WO2022215196A1 - 表示装置 - Google Patents

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WO2022215196A1
WO2022215196A1 PCT/JP2021/014770 JP2021014770W WO2022215196A1 WO 2022215196 A1 WO2022215196 A1 WO 2022215196A1 JP 2021014770 W JP2021014770 W JP 2021014770W WO 2022215196 A1 WO2022215196 A1 WO 2022215196A1
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WO
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display device
terminal electrode
insulating film
layer
tft
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PCT/JP2021/014770
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English (en)
French (fr)
Inventor
忠芳 宮本
Original Assignee
シャープディスプレイテクノロジー株式会社
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Publication date
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/02—Details
    • H05B33/04—Sealing arrangements, e.g. against humidity
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/873—Encapsulations
    • H10K59/8731—Encapsulations multilayered coatings having a repetitive structure, e.g. having multiple organic-inorganic bilayers

Definitions

  • the present invention relates to display devices.
  • EL display devices using organic electroluminescence (hereinafter also referred to as "EL") elements have attracted attention as display devices that can replace liquid crystal display devices.
  • a plurality of thin film transistors (hereinafter also referred to as "TFTs") are provided for each sub-pixel, which is the minimum unit of an image.
  • TFTs thin film transistors
  • a semiconductor layer constituting a TFT for example, a semiconductor layer made of polysilicon with high mobility, a semiconductor layer made of an oxide semiconductor such as In--Ga--Zn--O with small leakage current, and the like are well known. ing.
  • Patent Document 1 discloses a display device having a hybrid structure in which a first TFT using a polysilicon semiconductor and a second TFT using an oxide semiconductor are formed on a substrate.
  • the first TFT using a polysilicon semiconductor and the second TFT using an oxide semiconductor are arranged side by side.
  • the area occupied by the TFT becomes large. In that case, it becomes difficult to meet the demand for high-definition image display, so there is room for improvement.
  • the present invention has been made in view of this point, and its object is to reduce the area occupied by the thin film transistor in each sub-pixel.
  • a display device includes a base substrate layer and a thin film transistor layer provided on the base substrate layer, wherein the thin film transistor layer includes a first thin film transistor made of polysilicon.
  • a first thin film transistor having a semiconductor layer and a second thin film transistor having a second semiconductor layer formed of an oxide semiconductor are provided for each subpixel, and the first thin film transistor includes a first conductor region and a second thin film transistor separated from each other.
  • a second semiconductor layer having a conductor region and a fourth conductor region; a second gate insulating film provided on the second semiconductor layer; a third conductor provided on the second gate insulating film; a second gate electrode for controlling conduction between the region and the fourth conductor region; a third interlayer insulating film provided to cover the second gate electrode; the third conductor region and the fourth conductor region; and a third terminal electrode and a fourth terminal electrode electrically connected to each other, the third terminal electrode is provided so as to overlap at least a part of the second terminal electrode, and the second terminal electrode It is characterized by being electrically connected.
  • the area occupied by the thin film transistor can be reduced in each sub-pixel.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the invention.
  • FIG. 2 is a plan view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 3 is a cross-sectional view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 4 is an equivalent circuit diagram showing a pixel circuit of the organic EL display device according to the first embodiment of the invention.
  • FIG. 5 is a cross-sectional view showing an organic EL layer that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of the display area of the organic EL display device according to the second embodiment of the invention.
  • FIG. 7 is a cross-sectional view of the display area of the organic EL display device according to the third embodiment of the invention.
  • FIG. 8 is a cross-sectional view of the display area of the organic EL display device according
  • FIG. 1 is a plan view showing a schematic configuration of the organic EL display device 50a of this embodiment.
  • 2 is a plan view of the display area D of the organic EL display device 50a.
  • 3 is a cross-sectional view of the display area D of the organic EL display device 50a.
  • FIG. 4 is an equivalent circuit diagram showing a pixel circuit of the organic EL display device 50a.
  • FIG. 5 is a cross-sectional view showing the organic EL layer 33 forming the organic EL display device 50a.
  • the organic EL display device 50a includes, for example, a rectangular display area D for image display and a frame area F provided around the display area D, as shown in FIG.
  • the rectangular display area D is exemplified, but the rectangular shape includes, for example, a shape with arc-shaped sides, a shape with arc-shaped corners, and a shape with arc-shaped corners.
  • a substantially rectangular shape such as a shape with a notch is also included.
  • a plurality of sub-pixels P are arranged in a matrix.
  • sub-pixels P having a red light-emitting region Er for displaying red sub-pixels P having a green light-emitting region Eg for displaying green
  • a sub-pixel P having a blue light-emitting region Eb for displaying blue is provided so as to be adjacent to each other.
  • one pixel is configured by three adjacent sub-pixels P each having a red light emitting region Er, a green light emitting region Eg and a blue light emitting region Eb.
  • a terminal portion T is provided at the right end portion of the frame area F in FIG.
  • a bending portion that can be bent at 180° (in a U shape) with the vertical direction in the drawing as the bending axis.
  • B is provided so as to extend in one direction (vertical direction in the drawing).
  • the organic EL display device 50a includes a resin substrate layer 10 provided as a base substrate layer, a TFT layer 30a provided on the resin substrate layer 10, and a light emitting element layer on the TFT layer 30a.
  • An organic EL element layer 40 is provided, and a sealing film 45 is provided so as to cover the organic EL element layer 40 .
  • the resin substrate layer 10 is made of, for example, polyimide resin.
  • the TFT layer 30a includes a base coat film 11 provided on the resin substrate layer 10, four first TFTs 9A provided for each sub-pixel P on the organic EL element layer 40 side of the base coat film 11, It has three second TFTs 9B and one capacitor 9h (see FIG. 4), and a second planarization film 26 provided on each first TFT 9A and each second TFT 9B and each capacitor 9h.
  • the TFT layer 30a is provided with a plurality of gate lines 14g extending parallel to each other in the horizontal direction in the figure.
  • the TFT layer 30a is provided with a plurality of light emission control lines 14e extending parallel to each other in the horizontal direction in the figure.
  • the TFT layer 30a is provided with a plurality of second initialization power supply lines 23i extending parallel to each other in the horizontal direction in the drawing. As shown in FIG. 2, each light emission control line 14e is provided adjacent to each gate line 14g and each second initialization power supply line 23i. Further, as shown in FIG. 2, the TFT layer 30a is provided with a plurality of source lines 18f extending parallel to each other in the vertical direction in the figure. Further, as shown in FIG. 2, the TFT layer 30a is provided with a plurality of power supply lines 18g extending parallel to each other in the vertical direction in the figure. Each power supply line 18g is provided adjacent to each source line 18f, as shown in FIG.
  • the first TFT 9A includes a first semiconductor layer 12a provided on the base coat film 11 and a first gate insulating film provided on the first semiconductor layer 12a so as to cover the first semiconductor layer 12a. 13, a first gate electrode 14a provided on the first gate insulating film 13, a first interlayer insulating film 15 and a first planarization film 17 provided in this order so as to cover the first gate electrode 14a, 1.
  • a first terminal electrode 18a and a second terminal electrode 18b provided on the planarizing film 17 so as to be spaced apart from each other, and a second interlayer insulation provided so as to cover the first terminal electrode 18a and the second terminal electrode 18b.
  • a membrane 19 is provided.
  • the base coat film 11, the first gate insulating film 13, the first interlayer insulating film 15, the second interlayer insulating film 19, the second gate insulating film 22 and the third interlayer insulating film 24, which will be described later, are made of, for example, silicon nitride, silicon oxide, It is composed of a single layer film or a laminated film such as silicon oxynitride.
  • At least the second interlayer insulating film 19 and the second gate insulating film 22 on the second semiconductor layer 21a side are made of a silicon oxide film.
  • the first semiconductor layer 12a is formed of, for example, polysilicon such as LTPS (low temperature polysilicon), and as shown in FIG. , and a first channel region 12ac defined between the first conductor region 12aa and the second conductor region 12ab.
  • polysilicon such as LTPS (low temperature polysilicon)
  • LTPS low temperature polysilicon
  • the first gate electrode 14a is provided so as to overlap the first channel region 12ac of the first semiconductor layer 12a. configured to control conduction between
  • the first terminal electrode 18a and the second terminal electrode 18b as shown in FIG. and Hb to the first conductor region 12aa and the second conductor region 12ab of the first semiconductor layer 12a.
  • the second TFT 9B includes a second semiconductor layer 21a provided on the second interlayer insulating film 19 and a third terminal provided between the second interlayer insulating film 19 and the second semiconductor layer 21a.
  • the electrode 20a and the fourth terminal electrode 20b, the second gate insulating film 22 provided on the second semiconductor layer 21a so as to cover the second semiconductor layer 21a, and the second gate provided on the second gate insulating film 22 It has an electrode 23a and a third interlayer insulating film 24 provided to cover the second gate electrode 23a.
  • the second semiconductor layer 21a is formed of, for example, an In--Ga--Zn--O-based oxide semiconductor, and as shown in FIG. A region 21ab and a second channel region 21ac defined between the third conductor region 21aa and the fourth conductor region 21ab.
  • the In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition ratio) of In, Ga, and Zn is not particularly limited.
  • In--Ga--Zn--O based semiconductors may be amorphous or crystalline.
  • the crystalline In-Ga-Zn-O-based semiconductor As the crystalline In-Ga-Zn-O-based semiconductor, a crystalline In-Ga-Zn-O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable. Further, another oxide semiconductor may be included instead of the In--Ga--Zn--O-based semiconductor. Other oxide semiconductors may include, for example, In—Sn—Zn—O-based semiconductors (eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO). Here, the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • oxide semiconductors include In--Al--Zn--O based semiconductors, In--Al--Sn--Zn--O based semiconductors, Zn--O based semiconductors, In--Zn--O based semiconductors, Zn--Ti-- O-based semiconductor, Cd--Ge--O-based semiconductor, Cd--Pb--O-based semiconductor, CdO (cadmium oxide), Mg--Zn--O-based semiconductor, In--Ga--Sn--O-based semiconductor, In--Ga--O-based semiconductor Semiconductors, Zr-In-Zn-O-based semiconductors, Hf-In-Zn-O-based semiconductors, Al-Ga-Zn-O-based semiconductors, Ga-Zn-O-based semiconductors, In-Ga-Zn-Sn-O-based semiconductors Semiconductors such as InGaO 3 (ZnO) 5 , magnesium zinc oxide (Mg
  • the third terminal electrode 20a and the fourth terminal electrode 20b are in contact with the third conductor region 21aa and the fourth conductor region 21ab of the second semiconductor layer 21a, respectively, as shown in FIG. It is electrically connected to the 3-conductor region 21aa and the 4th conductor region 21ab.
  • the third terminal electrode 20a is provided so as to overlap at least a part of the second terminal electrode 18b of the first TFT 9A. It is electrically connected to the second terminal electrode 18b. Specifically, the third terminal electrode 20a of the anode discharge TFT 9g, which will be described later, is electrically connected to the second terminal electrode 18b of the light emission control TFT 9f, which will be described later.
  • the fourth terminal electrode 20b is electrically connected to the wiring 18c through a contact hole Hd formed in the second interlayer insulating film 19, as shown in FIG.
  • the wiring 18c is made of the same material as the first terminal electrode 18a, the second terminal electrode 18b, the source line 18f, the power line 18g, and the like, and is formed in the same layer.
  • the second gate electrode 23a is provided so as to overlap the second channel region 21ac of the second semiconductor layer 21a. configured to control conduction between
  • the four first TFTs 9A having the first semiconductor layer 12a made of polysilicon p-channel TFTs including a writing TFT 9c, a driving TFT 9d, a power supply TFT 9e, and a light emission control TFT 9f, which will be described later, are used.
  • the three second TFTs 9B each having a second semiconductor layer 21a made of an oxide semiconductor n-channel TFTs including an initialization TFT 9a, a compensation TFT 9b, and an anode discharge TFT 9g, which will be described later, are exemplified (see FIG. 4). ).
  • the four first TFTs 9A having the first semiconductor layer 12a made of polysilicon may be n-channel TFTs.
  • the first terminal electrodes 18a and the second terminal electrodes 18b of the TFTs 9c, 9d, 9e, and 9f are indicated by circled numerals 1 and 2, and the third terminals of the TFTs 9a, 9b, and 9g are shown.
  • the electrode 20a and the fourth terminal electrode 20b are indicated by circled numerals 3 and 4.
  • the equivalent circuit diagram of FIG. 4 shows the pixel circuit of the n-th row and m-th column sub-pixel P, it also includes part of the pixel circuit of the (n-1)-th row and m-th column sub-pixel P. there is In the equivalent circuit diagram of FIG.
  • the power supply line 18g for supplying the high power supply voltage ELVDD also serves as the first initialization power supply line, but the power supply line 18g and the first initialization power supply line are provided separately.
  • the same voltage as the low power supply voltage ELVSS is input to the second initialization power supply line 23i, it is not limited to this, and a voltage different from the low power supply voltage ELVSS can be applied to turn off the organic EL element 35. can be entered.
  • the initialization TFT 9a has its gate electrode electrically connected to the preceding (n-1) gate line 14g (n-1).
  • the electrode is electrically connected to the lower conductive layer of the capacitor 9h and the gate electrode of the driving TFT 9d, which will be described later, and the fourth terminal electrode is electrically connected to the power supply line 18g.
  • the compensation TFT 9b has its gate electrode electrically connected to the gate line 14g(n) of its own stage (n stage) in each sub-pixel P, and its third terminal electrode is used for driving. It is electrically connected to the gate electrode of the TFT 9d, and its fourth terminal electrode is electrically connected to the first terminal electrode of the driving TFT 9d.
  • the write TFT 9c has its gate electrode electrically connected to the gate line 14g(n) of its own stage (n stage), and its first terminal electrode corresponds to the gate line 14g(n).
  • the second terminal electrode of the source line 18f is electrically connected to the second terminal electrode of the driving TFT 9d.
  • the driving TFT 9d has its gate electrode electrically connected to the third terminal electrodes of the initialization TFT 9a and the compensation TFT 9b, and its first terminal electrode is connected to the compensation TFT 9b.
  • the second terminal electrodes of the TFT 9b for writing and the first terminal electrode of the TFT 9f for light emission control are electrically connected to the fourth terminal electrode of the TFT 9b for writing and the second terminal electrodes of the TFT 9e for power supply. is electrically connected to
  • the driving TFT 9 d is configured to control the current of the organic EL element 35 .
  • the power supply TFT 9e has its gate electrode electrically connected to the light emission control line 14e of its own stage (n stage), and its first terminal electrode connected to the power supply line 18g. and its second terminal electrode is electrically connected to the first terminal electrode of the driving TFT 9d.
  • the gate electrode of the light emission control TFT 9f is electrically connected to the light emission control line 14e of its own stage (n stage), and its first terminal electrode is connected to the drive TFT 9d.
  • the second terminal electrode is electrically connected to a first electrode 31 of an organic EL element 35, which will be described later.
  • the anode discharge TFT 9g has its gate electrode electrically connected to the gate line 14g(n) of its own stage (n stage) in each sub-pixel P, and its third terminal electrode is an organic electrode. It is electrically connected to the first electrode 31 of the EL element 35, and its fourth terminal electrode is electrically connected to the second initialization power supply line 23i.
  • the capacitor 9h includes, for example, a lower conductive layer (not shown) made of the same material as the first gate electrode 14a and formed in the same layer, a first interlayer insulating film 15 provided to cover the lower conductive layer, a first An upper conductive layer (not shown) is provided between the interlayer insulating film 15 and the first planarizing film 17 so as to overlap the lower conductive layer.
  • the capacitor 9h has its lower conductive layer electrically connected to the gate electrode of the driving TFT 9d and the third terminal electrodes of the initializing TFT 9a and the compensating TFT 9b in each sub-pixel P.
  • the upper conductive layer is electrically connected to the third terminal electrode of the anode discharge TFT 9g, the second terminal electrode of the light emission control TFT 9f, and the first electrode 31 of the organic EL element .
  • the first planarizing film 17 and the second planarizing film 26 have flat surfaces in the display region D, and are made of organic resin materials such as polyimide resin and acrylic resin, or polysiloxane-based SOG (spin on glass). ) is composed of materials, etc.
  • the organic EL element layer 40 includes a plurality of organic EL elements 35 provided in a matrix as a plurality of light emitting elements arranged to correspond to a plurality of sub-pixels P, and each organic EL element An edge cover 32 is provided in a grid pattern in common with all the sub-pixels P so as to cover the peripheral edge portion of the first electrode 31 , which will be described later.
  • the organic EL element 35 includes a first electrode 31 provided on the second planarizing film 26 of the TFT layer 30a and an organic EL element 35 provided on the first electrode 31 in each sub-pixel P.
  • An EL layer 33 and a second electrode 34 provided on the organic EL layer 33 are provided.
  • the first electrode 31 is connected through a contact hole (not shown) formed in the laminated film of the second interlayer insulating film 19, the second gate insulating film 22, the third interlayer insulating film 24, and the second planarization film 26. It is electrically connected to the second terminal electrode (18b) of the light emission control TFT 9f of each sub-pixel P.
  • the first electrode 31 also has a function of injecting holes into the organic EL layer 33 . Further, the first electrode 31 is more preferably made of a material having a large work function in order to improve the efficiency of injecting holes into the organic EL layer 33 .
  • examples of materials forming the first electrode 31 include silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), and gold (Au). , titanium (Ti), ruthenium (Ru), manganese (Mn), indium (In), ytterbium (Yb), lithium fluoride (LiF), platinum (Pt), palladium (Pd), molybdenum (Mo), iridium ( metal materials such as Ir) and tin (Sn). Also, the material forming the first electrode 31 may be an alloy such as astatine (At)/astatine oxide (AtO 2 ).
  • the material forming the first electrode 31 is, for example, conductive oxides such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO). There may be. Also, the first electrode 31 may be formed by laminating a plurality of layers made of the above materials. Compound materials having a large work function include, for example, indium tin oxide (ITO) and indium zinc oxide (IZO).
  • the edge cover 32 is made of, for example, an organic resin material such as polyimide resin or acrylic resin, or a polysiloxane-based SOG material.
  • the organic EL layer 33 includes a hole injection layer 1, a hole transport layer 2, a light emitting layer 3, an electron transport layer 4 and an electron injection layer 5 which are provided in this order on the first electrode 31. ing.
  • the hole injection layer 1 is also called an anode buffer layer, and has the function of bringing the energy levels of the first electrode 31 and the organic EL layer 33 close to each other and improving the efficiency of hole injection from the first electrode 31 to the organic EL layer 33 .
  • materials constituting the hole injection layer 1 include triazole derivatives, oxadiazole derivatives, imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, phenylenediamine derivatives, oxazole derivatives, styrylanthracene derivatives, fluorenone derivatives, hydrazone derivatives, stilbene derivatives and the like.
  • the hole transport layer 2 has the function of improving the transport efficiency of holes from the first electrode 31 to the organic EL layer 33 .
  • Examples of materials constituting the hole transport layer 2 include porphyrin derivatives, aromatic tertiary amine compounds, styrylamine derivatives, polyvinylcarbazole, poly-p-phenylene vinylene, polysilane, triazole derivatives, and oxadiazole.
  • the light-emitting layer 3 In the light-emitting layer 3, holes and electrons are injected from the first electrode 31 and the second electrode 34 when a voltage is applied by the first electrode 31 and the second electrode 34, and the holes and electrons recombine. area.
  • the light-emitting layer 3 is made of a material with high light-emitting efficiency. Examples of materials constituting the light-emitting layer 3 include metal oxinoid compounds [8-hydroxyquinoline metal complex], naphthalene derivatives, anthracene derivatives, diphenylethylene derivatives, vinylacetone derivatives, triphenylamine derivatives, butadiene derivatives, and coumarin derivatives.
  • the electron transport layer 4 has a function of efficiently transferring electrons to the light emitting layer 3 .
  • the materials constituting the electron transport layer 4 include, for example, organic compounds such as oxadiazole derivatives, triazole derivatives, benzoquinone derivatives, naphthoquinone derivatives, anthraquinone derivatives, tetracyanoanthraquinodimethane derivatives, diphenoquinone derivatives, and fluorenone derivatives. , silole derivatives, and metal oxinoid compounds.
  • the electron injection layer 5 has the function of bringing the energy levels of the second electrode 34 and the organic EL layer 33 close to each other and improving the efficiency with which electrons are injected from the second electrode 34 into the organic EL layer 33. With this function, The driving voltage of the organic EL element 35 can be lowered.
  • the electron injection layer 5 is also called a cathode buffer layer.
  • examples of materials constituting the electron injection layer 5 include lithium fluoride (LiF), magnesium fluoride (MgF 2 ), calcium fluoride (CaF 2 ), strontium fluoride (SrF 2 ), and barium fluoride.
  • inorganic alkali compounds such as (BaF 2 ), aluminum oxide (Al 2 O 3 ), strontium oxide (SrO), and the like.
  • the second electrode 34 is provided in common to all the sub-pixels P so as to cover each organic EL layer 33 and the edge cover 32, as shown in FIG.
  • the second electrode 34 also has a function of injecting electrons into the organic EL layer 33 .
  • the second electrode 34 is more preferably made of a material with a small work function in order to improve the efficiency of injecting electrons into the organic EL layer 33 .
  • materials constituting the second electrode 34 include silver (Ag), aluminum (Al), vanadium (V), calcium (Ca), titanium (Ti), yttrium (Y), and sodium (Na).
  • the second electrode 34 is composed of, for example, magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), astatine (At)/astatine oxide (AtO 2 ), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al), etc.
  • the second electrode 34 may be formed of conductive oxides such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO). . Also, the second electrode 34 may be formed by laminating a plurality of layers made of the above materials.
  • Examples of materials with a small work function include magnesium (Mg), lithium (Li), lithium fluoride (LiF), magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al) etc.
  • the sealing film 45 is provided so as to cover the second electrode 34 , and the first inorganic sealing film 41 , the organic sealing film 42 and the second sealing film 42 are laminated on the second electrode 34 in this order. It has an inorganic sealing film 43 and has a function of protecting the organic EL layer 33 of the organic EL element layer 35 from moisture and oxygen.
  • the first inorganic sealing film 41 and the second inorganic sealing film 43 are composed of an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film.
  • the organic sealing film 42 is made of an organic resin material such as acrylic resin, epoxy resin, silicone resin, polyurea resin, parylene resin, polyimide resin, or polyamide resin.
  • the organic EL display device 50a configured as described above, in each sub-pixel P, first, when the light emission control line 14e is selected and rendered inactive, the organic EL element 35 becomes non-light emitting. In the non-light-emitting state, the preceding gate line 14g(n-1) is selected, and a gate signal is input to the initialization TFT 9a via the gate line 14g(n-1), whereby the initialization TFT 9a is turned on, the high power supply voltage ELVDD of the power supply line 18g is applied to the capacitor 9h, and the driving TFT 9d is turned on. As a result, the charge in the capacitor 9h is discharged, and the voltage applied to the gate electrode of the driving TFT 9d is initialized.
  • the compensation TFT 9b and the writing TFT 9c are turned on, and the source signal is transmitted through the corresponding source line 18f. is written to the capacitor 9h via the diode-connected driving TFT 9d, the anode discharging TFT 9g is turned on, and the initialization signal is applied to the organic EL element via the second initialization power supply line 23i.
  • the charge accumulated in the first electrode 31 applied to the first electrode 31 of 35 is reset.
  • the light emission control line 14e is selected, the power supply TFT 9e and the light emission control TFT 9f are turned on, and the driving current corresponding to the voltage applied to the gate electrode of the driving TFT 9d is supplied to the organic EL element 35 from the power line 18g. be done.
  • the organic EL display device 50a in each sub-pixel P, the organic EL element 35 emits light with a luminance corresponding to the drive current to display an image.
  • the method of manufacturing the organic EL display device 50a includes a TFT layer forming process, an organic EL element layer forming process, and a sealing film forming process.
  • ⁇ TFT layer forming process> First, for example, a silicon nitride film (about 50 nm thick) and a silicon oxide film (about 250 nm thick) are sequentially formed on a resin substrate layer 10 formed on a glass substrate by plasma CVD (Chemical Vapor Deposition). A base coat film 11 is formed by film formation.
  • an amorphous silicon film (thickness of about 50 nm) is formed on the substrate surface on which the base coat film 11 is formed, for example, by plasma CVD, and the amorphous silicon film is crystallized by laser annealing or the like to form a polysilicon film. is formed, the polysilicon film is patterned to form the first semiconductor layer 12a and the like.
  • the first gate insulating film 13 is formed by forming a silicon oxide film (approximately 100 nm) on the surface of the substrate on which the first semiconductor layer 12a and the like are formed, by plasma CVD, for example.
  • a metal film such as a molybdenum film (thickness of about 200 nm) is formed on the surface of the substrate on which the first gate insulating film 13 is formed by, for example, a sputtering method, and then the metal film is patterned to form the first gate insulating film.
  • 1 gate electrode 14a and the like are formed.
  • part of the first semiconductor layer 12a is made conductive, thereby forming the first conductor region 12aa, the second conductor region 12ab, and the first channel region 12ac. Form.
  • the first interlayer insulating film 15 is formed by forming a silicon nitride film (approximately 100 nm) on the surface of the substrate where the first semiconductor layer 12a is partly conductive by, for example, plasma CVD. .
  • a polyimide-based photosensitive resin film (thickness of about 2 ⁇ m) is applied to the surface of the substrate on which the first interlayer insulating film 15 is formed by, for example, a spin coating method or a slit coating method. Then, pre-baking, exposure, development and post-baking are performed to form the first planarizing film 17. Further, the first gate insulating film 13 and the first interlayer insulating film 15 are appropriately patterned to form contact holes. Form.
  • a titanium film (about 50 nm thick), an aluminum film (about 400 nm thick), a titanium film (about 50 nm thick), and the like are sequentially formed on the substrate surface in which the contact holes are formed by, for example, a sputtering method.
  • the metal laminated film is patterned to form the first terminal electrode 18a, the second terminal electrode 18b, and the wiring 18c.
  • a silicon nitride film (about 100 nm thick) and a silicon oxide film (about 250 nm thick) are sequentially formed on the surface of the substrate on which the first terminal electrode 18a and the like are formed by, for example, a plasma CVD method, followed by patterning. By doing so, a second interlayer insulating film 19 is formed.
  • a titanium film (about 50 nm thick), an aluminum film (about 400 nm thick), and a titanium film (about 50 nm thick) are formed on the substrate surface on which the second interlayer insulating film 19 is formed by, for example, a sputtering method.
  • the metal laminated film is patterned to form the third terminal electrode 20a and the fourth terminal electrode 20b.
  • an oxide semiconductor film such as InGaZnO 4 is formed by, for example, a sputtering method on the substrate surface on which the third terminal electrode 20a is formed, and then the oxide semiconductor film is patterned. Thus, the second semiconductor layer 21a is formed.
  • the second gate insulating film 22 is formed by forming a silicon oxide film (about 100 nm thick) on the surface of the substrate on which the second semiconductor layer 21a is formed, by plasma CVD, for example.
  • a metal film such as a molybdenum film (thickness of about 200 nm) is formed on the surface of the substrate on which the second gate insulating film 22 is formed by, for example, a sputtering method, and then the metal film is patterned to form a second gate insulating film.
  • a metal film such as a molybdenum film (thickness of about 200 nm) is formed on the surface of the substrate on which the second gate insulating film 22 is formed by, for example, a sputtering method, and then the metal film is patterned to form a second gate insulating film.
  • 2 Gate electrodes 23a and the like are formed.
  • a silicon oxide film (thickness of about 300 nm) and a silicon nitride film (thickness of about 150 nm) are sequentially formed on the substrate surface on which the second gate electrode 23a is formed by, for example, plasma CVD.
  • a third interlayer insulating film 24 is formed.
  • a heat treatment after forming the third interlayer insulating film 24 forms a third conductor region 21aa, a fourth conductor region 21ab, and a second channel region 21ac in the second semiconductor layer 21a.
  • the surface of the substrate on which the third interlayer insulating film 24 is formed is coated with a polyimide-based photosensitive resin film (thickness of about 2 ⁇ m) by, for example, a spin coating method or a slit coating method. Then, pre-baking, exposure, development and post-baking are performed to form the second planarizing film 26. Further, the second gate insulating film 22 and the third interlayer insulating film 24 are appropriately patterned to form contact holes. Form.
  • the TFT layer 30a can be formed as described above.
  • the first electrode 31, the edge cover 32, the organic EL layer 33 (the hole injection layer 1, the A hole-transporting layer 2, a light-emitting layer 3, an electron-transporting layer 4, an electron-injecting layer 5) and a second electrode 34 are formed to form an organic EL element layer 40.
  • FIG. 1 the hole injection layer 1, the A hole-transporting layer 2, a light-emitting layer 3, an electron-transporting layer 4, an electron-injecting layer 5
  • a second electrode 34 are formed to form an organic EL element layer 40.
  • ⁇ Sealing film forming process> First, using a mask, an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is applied to the surface of the substrate on which the organic EL element layer 40 formed in the organic EL element layer forming step is formed. is deposited by the plasma CVD method to form the first inorganic sealing film 41 .
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is applied to the surface of the substrate on which the organic EL element layer 40 formed in the organic EL element layer forming step is formed. is deposited by the plasma CVD method to form the first inorganic sealing film 41 .
  • an organic resin material such as an acrylic resin is deposited on the surface of the substrate on which the first inorganic sealing film 41 is formed by, for example, an inkjet method to form an organic sealing film 42 .
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is formed by plasma CVD on the substrate on which the organic sealing film 42 is formed.
  • a sealing film 45 is formed by forming the second inorganic sealing film 43 .
  • a laser beam is irradiated from the glass substrate side of the resin substrate layer 10 to form the resin.
  • a glass substrate is removed from the lower surface of the substrate layer 10, and a protective sheet (not shown) is attached to the lower surface of the resin substrate layer 10 from which the glass substrate has been removed.
  • the organic EL display device 50a of the present embodiment can be manufactured.
  • the third terminal electrode 20a of the second TFT 9B is provided so as to overlap at least a part of the second terminal electrode 18b of the first TFT 9A, and the third terminal Since the electrode 20a is electrically connected to the second terminal electrode 18b, the first TFT 9A and the second TFT 9B are arranged vertically, and the area occupied by the TFTs in each sub-pixel P can be reduced. .
  • the first TFT 9A is provided with the first flattening film 17 having a thickness of about 2 ⁇ m.
  • the parasitic capacitance generated between signal lines such as the line 18g and the second initialization power supply line 23i is reduced, and noise from these signal lines is less likely to affect the driving TFT 9d.
  • the operation of the TFT 9d can be stabilized.
  • the first planarizing film 17 is provided thickly on the first TFT 9A, short-circuit defects at the intersections of the gate line 14g and the light emission control line 14e and the source line 18f and the power supply line 18g can be suppressed. can be done.
  • the organic EL display device 50a of the present embodiment after the first TFT 9A using polysilicon is formed on the resin substrate layer 10 at a relatively high process temperature, it can be formed at a relatively low process temperature. Since the second TFT 9B can be formed using an oxide semiconductor, the degree of freedom in the layout of TFTs and wiring is increased without adding a complicated manufacturing process, and the organic EL display device 50a can be made to have a higher definition and a narrower frame. can be realized.
  • FIG. 6 shows a second embodiment of the display device according to the invention.
  • FIG. 6 is a cross-sectional view of the display area D of the organic EL display device 50b of this embodiment.
  • the same parts as in FIGS. 1 to 5 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the organic EL display device 50a in which the second gate insulating film 22 is provided in a solid pattern is exemplified.
  • An EL display device 50b is illustrated.
  • the organic EL display device 50b includes, for example, a rectangular display region D and a frame region F provided around the display region D. I have.
  • the organic EL display device 50b includes a resin substrate layer 10, a TFT layer 30b provided on the resin substrate layer 10, an organic EL element layer 40 provided on the TFT layer 30b, and an organic EL element layer 40 provided on the TFT layer 30b. and a sealing film 45 provided to cover the EL element layer 40 .
  • the TFT layer 30b includes a base coat film 11 provided on the resin substrate layer 10, four first TFTs 9A provided for each sub-pixel P on the organic EL element layer 40 side of the base coat film 11, It has three second TFTs 9B and one capacitor 9h (see FIG. 4), and a second planarization film 26 provided on each first TFT 9A and each second TFT 9B and each capacitor 9h.
  • the TFT layer 30b includes a plurality of gate lines 14g, a plurality of light emission control lines 14e, a plurality of second initialization power supply lines 23i, and a plurality of source lines, similarly to the TFT layer 30a of the first embodiment. 18f and a plurality of power lines 18g are provided.
  • the second TFT 9B includes a second semiconductor layer 21a provided on the second interlayer insulating film 19 and a third terminal provided between the second interlayer insulating film 19 and the second semiconductor layer 21a.
  • an electrode 20a and a fourth terminal electrode 20b ; a second gate insulating film 22a provided in an island shape on the second semiconductor layer 21a; a second gate electrode 23a provided on the second gate insulating film 22a; and a third interlayer insulating film 24 provided to cover the gate electrode 23a.
  • the organic EL element 35 emits light with a luminance corresponding to the drive current to display an image, as in the organic EL display device 50a of the first embodiment. is done.
  • a silicon oxide film is formed on the surface of the substrate on which the second semiconductor layer 21a is formed in the TFT layer forming step in the manufacturing method of the organic EL display device 50a of the first embodiment. It can be manufactured by patterning after film formation to form the second gate insulating film 22a.
  • the third terminal electrode 20a of the second TFT 9B is provided so as to overlap at least part of the second terminal electrode 18b of the first TFT 9A, and the third terminal Since the electrode 20a is electrically connected to the second terminal electrode 18b, the first TFT 9A and the second TFT 9B are arranged vertically, and the area occupied by the TFTs in each sub-pixel P can be reduced. .
  • the first flattening film 17 is provided as thick as about 2 ⁇ m on the first TFT 9A.
  • the parasitic capacitance generated between signal lines such as the line 18g and the second initialization power supply line 23i is reduced, and noise from these signal lines is less likely to affect the driving TFT 9d.
  • the operation of the TFT 9d can be stabilized.
  • the first planarizing film 17 is provided thickly on the first TFT 9A, short-circuit defects at the intersections of the gate line 14g and the light emission control line 14e and the source line 18f and the power supply line 18g can be suppressed. can be done.
  • the organic EL display device 50b of the present embodiment after the first TFT 9A using polysilicon is formed on the resin substrate layer 10 at a relatively high process temperature, it can be formed at a relatively low process temperature. Since the second TFT 9B can be formed using an oxide semiconductor, the degree of freedom in the layout of TFTs and wiring is increased without adding a complicated manufacturing process, and the organic EL display device 50b can be made with higher definition and a narrower frame. can be realized.
  • FIG. 7 shows a second embodiment of the display device according to the invention.
  • FIG. 7 is a cross-sectional view of the display area D of the organic EL display device 50c of this embodiment.
  • the organic EL display device 50a in which the third terminal electrode 20a and the fourth terminal electrode 20b are provided on the resin substrate layer 10 side of the second semiconductor layer 21a is illustrated.
  • the embodiment exemplifies an organic EL display device 50c in which the third terminal electrode 25a and the fourth terminal electrode 25b are provided on the organic EL element layer 40 side of the second semiconductor layer 21c.
  • the organic EL display device 50c includes, for example, a rectangular display region D and a frame region F provided around the display region D. I have.
  • the organic EL display device 50c includes a resin substrate layer 10, a TFT layer 30c provided on the resin substrate layer 10, an organic EL element layer 40 provided on the TFT layer 30c, and an organic EL display device 50c. and a sealing film 45 provided to cover the EL element layer 40 .
  • the TFT layer 30c includes a base coat film 11 provided on the resin substrate layer 10, four first TFTs 9A provided for each sub-pixel P on the organic EL element layer 40 side of the base coat film 11, It has three second TFTs 9B and one capacitor 9h (see FIG. 4), and a second planarization film 26 provided on each first TFT 9A and each second TFT 9B and each capacitor 9h.
  • the TFT layer 30c includes a plurality of gate lines 14g, a plurality of light emission control lines 14e, a plurality of second initialization power supply lines 23i, and a plurality of source lines, similarly to the TFT layer 30a of the first embodiment. 18f and a plurality of power lines 18g are provided.
  • the second TFT 9B includes a second semiconductor layer 21c provided on the second interlayer insulating film 19 and a second semiconductor layer 21c provided on the second semiconductor layer 21c so as to cover the second semiconductor layer 21c.
  • the second semiconductor layer 21c is formed of, for example, an In--Ga--Zn--O-based oxide semiconductor, like the second semiconductor layer 21a of the first embodiment.
  • the third terminal electrode 25a and the fourth terminal electrode 25b are connected through upper portions of contact holes Hc and Hd formed in the laminated film of the second gate insulating film 22 and the third interlayer insulating film 24, as shown in FIG. are electrically connected to the third conductor region 21ca and the fourth conductor region 21cb of the second semiconductor layer 21c.
  • the second planarization film 26 is provided so as to cover the third terminal electrode 25a and the fourth terminal electrode 25b.
  • the third terminal electrode 25a is provided so as to overlap at least a part of the second terminal electrode 18b of the first TFT 9A, and is located under the contact hole Hc formed in the second interlayer insulating film 19. is electrically connected to the second terminal electrode 18b via the .
  • the fourth terminal electrode 25b is electrically connected to the wiring 18c through the lower portion of the contact hole Hd formed in the second interlayer insulating film 19, as shown in FIG.
  • the organic EL element 35 emits light with a luminance corresponding to the drive current to display an image, as in the organic EL display device 50a of the first embodiment. is done.
  • the organic EL display device 50c of the present embodiment has a third terminal electrode formed on the surface of the substrate on which the second interlayer insulating film 19 is formed in the TFT layer forming step in the manufacturing method of the organic EL display device 50a of the first embodiment.
  • 20a and the fourth terminal electrode 20b after forming a contact hole in the laminated film of the second interlayer insulating film 19, the second gate insulating film 22 and the third interlayer insulating film 24, the third terminal electrode 25a and the fourth terminal electrode 20b are formed. It can be manufactured by forming the fourth terminal electrode 25b.
  • the third terminal electrode 25a of the second TFT 9B is provided so as to overlap at least a part of the second terminal electrode 18b of the first TFT 9A, and the third terminal Since the electrode 25a is electrically connected to the second terminal electrode 18b, the first TFT 9A and the second TFT 9B are arranged vertically, and the area occupied by the TFTs in each sub-pixel P can be reduced. .
  • the first TFT 9A is provided with the first flattening film 17 having a thickness of about 2 ⁇ m.
  • the parasitic capacitance generated between signal lines such as the line 18g and the second initialization power supply line 23i is reduced, and noise from these signal lines is less likely to affect the driving TFT 9d.
  • the operation of the TFT 9d can be stabilized.
  • the first planarizing film 17 is provided thickly on the first TFT 9A, short-circuit defects at the intersections of the gate line 14g and the light emission control line 14e and the source line 18f and the power supply line 18g can be suppressed. can be done.
  • the organic EL display device 50c of the present embodiment after the first TFT 9A using polysilicon is formed on the resin substrate layer 10 at a relatively high process temperature, it can be formed at a relatively low process temperature. Since the second TFT 9B can be formed using an oxide semiconductor, the degree of freedom in the layout of TFTs and wiring is increased without adding a complicated manufacturing process, and the organic EL display device 50c can be made with higher definition and a narrower frame. can be realized.
  • FIG. 8 shows a second embodiment of the display device according to the invention.
  • FIG. 8 is a cross-sectional view of the display area D of the organic EL display device 50d of this embodiment.
  • the organic EL display device 50c in which the second gate insulating film 22 is provided in a solid pattern is exemplified.
  • An EL display device 50d is illustrated.
  • the organic EL display device 50d includes, for example, a rectangular display region D and a frame region F provided around the display region D. I have.
  • the organic EL display device 50d includes a resin substrate layer 10, a TFT layer 30d provided on the resin substrate layer 10, an organic EL element layer 40 provided on the TFT layer 30d, and an organic EL display device 50d. and a sealing film 45 provided to cover the EL element layer 40 .
  • the TFT layer 30d includes a base coat film 11 provided on the resin substrate layer 10, four first TFTs 9A provided for each sub-pixel P on the organic EL element layer 40 side of the base coat film 11, It has three second TFTs 9B and one capacitor 9h (see FIG. 4), and a second planarization film 26 provided on each first TFT 9A and each second TFT 9B and each capacitor 9h.
  • the TFT layer 30d includes a plurality of gate lines 14g, a plurality of light emission control lines 14e, a plurality of second initialization power supply lines 23i, and a plurality of source lines, similarly to the TFT layer 30a of the first embodiment. 18f and a plurality of power lines 18g are provided.
  • the second TFT 9B includes a second semiconductor layer 21c provided on the second interlayer insulating film 19, a second gate insulating film 22a provided in an island shape on the second semiconductor layer 21c, and a second gate insulating film 22a provided on the second semiconductor layer 21c.
  • the organic EL element 35 emits light with a luminance corresponding to the drive current to display an image, as in the organic EL display device 50a of the first embodiment. is done.
  • the organic EL display device 50d of the present embodiment has a silicon oxide film formed on the surface of the substrate on which the second semiconductor layer 21a is formed in the TFT layer forming step in the manufacturing method of the organic EL display device 50a of the first embodiment.
  • the second gate insulating film 22a by patterning after film formation and further forming the third terminal electrode 20a and the fourth terminal electrode 20b on the substrate surface on which the second interlayer insulating film 19 is formed
  • Manufactured by forming a third terminal electrode 25a and a fourth terminal electrode 25b after forming a contact hole in the laminated film of the second interlayer insulating film 19, the second gate insulating film 22 and the third interlayer insulating film 24. can be done.
  • the third terminal electrode 25a of the second TFT 9B is provided so as to overlap at least a part of the second terminal electrode 18b of the first TFT 9A, and the third terminal Since the electrode 25a is electrically connected to the second terminal electrode 18b, the first TFT 9A and the second TFT 9B are arranged vertically, and the area occupied by the TFTs in each sub-pixel P can be reduced. .
  • the first flattening film 17 is provided as thick as about 2 ⁇ m on the first TFT 9A.
  • the parasitic capacitance generated between signal lines such as the line 18g and the second initialization power supply line 23i is reduced, and noise from these signal lines is less likely to affect the driving TFT 9d.
  • the operation of the TFT 9d can be stabilized.
  • the first planarizing film 17 is provided thickly on the first TFT 9A, short-circuit defects at the intersections of the gate line 14g and the light emission control line 14e and the source line 18f and the power supply line 18g can be suppressed. can be done.
  • the organic EL display device 50d of the present embodiment after the first TFT 9A using polysilicon is formed on the resin substrate layer 10 at a relatively high process temperature, it can be formed at a relatively low process temperature. Since the second TFT 9B can be formed using an oxide semiconductor, the degree of freedom in the layout of TFTs and wiring is increased without adding a complicated manufacturing process, and the organic EL display device 50d can be made with higher definition and a narrower frame. can be realized.
  • an organic EL layer having a five-layer laminate structure of a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, and an electron injection layer was exemplified. It may have a three-layered structure of a layer-cum-hole-transporting layer, a light-emitting layer, and an electron-transporting layer-cum-electron-injecting layer.
  • the organic EL display device in which the first electrode is the anode and the second electrode is the cathode was exemplified. , and can also be applied to an organic EL display device in which the second electrode is an anode.
  • the organic EL display device is used as the display device, but the present invention can also be applied to a display device such as an active matrix driven liquid crystal display device.
  • the resin substrate layer was exemplified as the base substrate layer, but the base substrate layer may be a glass substrate or the like.
  • the display device in which the first TFT and the second TFT are provided for each sub-pixel in the display region was exemplified. can be combined to constitute a CMOS (complementary metal oxide semiconductor), and the first TFT and the second TFT can be applied to a display device provided as a driving circuit for the frame region.
  • CMOS complementary metal oxide semiconductor
  • an organic EL display device was described as an example of a display device.
  • QLED Quantum-dot light emitting diode
  • the present invention is useful for flexible display devices.

Landscapes

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Abstract

第１ＴＦＴ（９Ａ）は、第１半導体層（１２ａ）の第１導体領域（１２ａａ）及び第２導体領域（１２ａｂ）に電気的にそれぞれ接続された第１端子電極（１８ａ）及び第２端子電極（１８ｂ）を備え、第２ＴＦＴ（９Ｂ）は、第２半導体層（２１ａ）の第３導体領域（２１ａａ）及び第４導体領域（２１ａｂ）に電気的にそれぞれ接続された第３端子電極（２０ａ）及び第４端子電極（２０ｂ）を備え、第３端子電極（２０ａ）は、第２端子電極（１８ｂ）の少なくとも一部と重なるように設けられ、第２端子電極（１８ｂ）に電気的に接続されている。

Description

表示装置
　本発明は、表示装置に関するものである。
　近年、液晶表示装置に代わる表示装置として、有機エレクトロルミネッセンス（electroluminescence、以下「ＥＬ」とも称する）素子を用いた自発光型の有機ＥＬ表示装置が注目されている。この有機ＥＬ表示装置では、画像の最小単位であるサブ画素毎に複数の薄膜トランジスタ（thin film transistor、以下「ＴＦＴ」とも称する）が設けられている。ここで、ＴＦＴを構成する半導体層としては、例えば、移動度が高いポリシリコンからなる半導体層、リーク電流の小さいＩｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体からなる半導体層等がよく知られている。
　例えば、特許文献１には、ポリシリコン半導体を用いた第１のＴＦＴ、及び酸化物半導体を用いた第２のＴＦＴが基板上にそれぞれ形成されたハイブリッド構造を有する表示装置が開示されている。
特開２０２０－１７５５８号公報（図５、図６）
　ところで、上記特許文献１に開示されたハイブリッド構造を有する表示装置では、ポリシリコン半導体を用いた第１のＴＦＴと、酸化物半導体を用いた第２のＴＦＴとが横並びに配置されているので、表示領域を構成する各サブ画素において、ＴＦＴが占有する面積が大きくなってしまう。そうなると、高精細な画像表示の要望に応じ難くなるので、改善の余地がある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、各サブ画素において、薄膜トランジスタが占有する面積を小さくすることにある。
　上記目的を達成するために、本発明に係る表示装置は、ベース基板層と、上記ベース基板層上に設けられた薄膜トランジスタ層とを備え、上記薄膜トランジスタ層には、ポリシリコンにより形成された第１半導体層を有する第１薄膜トランジスタ、及び酸化物半導体により形成された第２半導体層を有する第２薄膜トランジスタがサブ画素毎に設けられ、上記第１薄膜トランジスタは、互いに離間するように第１導体領域及び第２導体領域が規定された上記第１半導体層と、該第１半導体層上に設けられた第１ゲート絶縁膜と、該第１ゲート絶縁膜上に設けられ、上記第１導体領域及び上記第２導体領域の間の導通を制御する第１ゲート電極と、該第１ゲート電極を覆うように設けられた第１層間絶縁膜と、該第１層間絶縁膜上に設けられた第１平坦化膜と、上記第１平坦化膜上に互いに離間するように設けられ、上記第１導体領域及び上記第２導体領域に電気的にそれぞれ接続された第１端子電極及び第２端子電極と、該第１端子電極及び該第２端子電極を覆うように設けられた第２層間絶縁膜とを備え、上記第２薄膜トランジスタは、上記第２層間絶縁膜上に設けられて互いに離間するように第３導体領域及び第４導体領域が規定された上記第２半導体層と、該第２半導体層上に設けられた第２ゲート絶縁膜と、該第２ゲート絶縁膜上に設けられ、上記第３導体領域及び上記第４導体領域の間の導通を制御する第２ゲート電極と、該第２ゲート電極を覆うように設けられた第３層間絶縁膜と、上記第３導体領域及び上記第４導体領域に電気的にそれぞれ接続された第３端子電極及び第４端子電極とを備え、上記第３端子電極は、上記第２端子電極の少なくとも一部と重なるように設けられ、該第２端子電極に電気的に接続されていることを特徴とする。
　本発明によれば、各サブ画素において、薄膜トランジスタが占有する面積を小さくすることができる。
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の概略構成を示す平面図である。 図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の平面図である。 図３は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の断面図である。 図４は、本発明の第１の実施形態に係る有機ＥＬ表示装置の画素回路を示す等価回路図である。 図５は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する有機ＥＬ層を示す断面図である。 図６は、本発明の第２の実施形態に係る有機ＥＬ表示装置の表示領域の断面図である。 図７は、本発明の第３の実施形態に係る有機ＥＬ表示装置の表示領域の断面図である。 図８は、本発明の第４の実施形態に係る有機ＥＬ表示装置の表示領域の断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《第１の実施形態》
　図１～図５は、本発明に係る表示装置の第１の実施形態を示している。なお、以下の各実施形態では、発光素子層を備えた表示装置として、有機ＥＬ素子層を備えた有機ＥＬ表示装置を例示する。ここで、図１は、本実施形態の有機ＥＬ表示装置５０ａの概略構成を示す平面図である。また、図２は、有機ＥＬ表示装置５０ａの表示領域Ｄの平面図である。また、図３は、有機ＥＬ表示装置５０ａの表示領域Ｄの断面図である。また、図４は、有機ＥＬ表示装置５０ａの画素回路を示す等価回路図である。また、図５は、有機ＥＬ表示装置５０ａを構成する有機ＥＬ層３３を示す断面図である。
　有機ＥＬ表示装置５０ａは、図１に示すように、例えば、矩形状に設けられた画像表示を行う表示領域Ｄと、表示領域Ｄの周囲に設けられた額縁領域Ｆとを備えている。なお、本実施形態では、矩形状の表示領域Ｄを例示したが、この矩形状には、例えば、辺が円弧状になった形状、角部が円弧状になった形状、辺の一部に切り欠きがある形状等の略矩形状も含まれる。
　表示領域Ｄには、図２に示すように、複数のサブ画素Ｐがマトリクス状に配列されている。また、表示領域Ｄでは、図２に示すように、例えば、赤色の表示を行うための赤色発光領域Ｅｒを有するサブ画素Ｐ、緑色の表示を行うための緑色発光領域Ｅｇを有するサブ画素Ｐ、及び青色の表示を行うための青色発光領域Ｅｂを有するサブ画素Ｐが互いに隣り合うように設けられている。なお、表示領域Ｄでは、例えば、赤色発光領域Ｅｒ、緑色発光領域Ｅｇ及び青色発光領域Ｅｂを有する隣り合う３つのサブ画素Ｐにより、１つの画素が構成されている。
　額縁領域Ｆの図１中の右端部には、端子部Ｔが設けられている。また、額縁領域Ｆにおいて、図１に示すように、表示領域Ｄ及び端子部Ｔの間には、図中の縦方向を折り曲げの軸として１８０°に（Ｕ字状に）折り曲げ可能な折り曲げ部Ｂが一方向（図中の縦方向）に延びるように設けられている。
　有機ＥＬ表示装置５０ａは、図３に示すように、ベース基板層として設けられた樹脂基板層１０と、樹脂基板層１０上に設けられたＴＦＴ層３０ａと、ＴＦＴ層３０ａ上に発光素子層として設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０を覆うように設けられた封止膜４５とを備えている。
　樹脂基板層１０は、例えば、ポリイミド樹脂等により構成されている。
　ＴＦＴ層３０ａは、図３に示すように、樹脂基板層１０上に設けられたベースコート膜１１と、ベースコート膜１１の有機ＥＬ素子層４０側にサブ画素Ｐ毎に設けられた４つの第１ＴＦＴ９Ａ、３つの第２ＴＦＴ９Ｂ及び１つのキャパシタ９ｈ（図４参照）と、各第１ＴＦＴ９Ａ及び各第２ＴＦＴ９Ｂ及び各キャパシタ９ｈ上に設けられた第２平坦化膜２６とを備えている。ここで、ＴＦＴ層３０ａには、図２に示すように、図中の横方向に互いに平行に延びるように複数のゲート線１４ｇが設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中の横方向に互いに平行に延びるように複数の発光制御線１４ｅが設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中の横方向に互いに平行に延びるように複数の第２初期化電源線２３ｉが設けられている。なお、各発光制御線１４ｅは、図２に示すように、各ゲート線１４ｇ及び各第２初期化電源線２３ｉと隣り合うように設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中の縦方向に互いに平行に延びるように複数のソース線１８ｆが設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中の縦方向に互いに平行に延びるように複数の電源線１８ｇが設けられている。なお、各電源線１８ｇは、図２に示すように、各ソース線１８ｆと隣り合うように設けられている。
　第１ＴＦＴ９Ａは、図３に示すように、ベースコート膜１１上に設けられた第１半導体層１２ａと、第１半導体層１２ａ上に第１半導体層１２ａを覆うように設けられた第１ゲート絶縁膜１３と、第１ゲート絶縁膜１３上に設けられた第１ゲート電極１４ａと、第１ゲート電極１４ａを覆うように順に設けられた第１層間絶縁膜１５及び第１平坦化膜１７と、第１平坦化膜１７上に互いに離間するように設けられた第１端子電極１８ａ及び第２端子電極１８ｂと、第１端子電極１８ａ及び第２端子電極１８ｂを覆うように設けられた第２層間絶縁膜１９を備えている。
　ベースコート膜１１、第１ゲート絶縁膜１３、第１層間絶縁膜１５、第２層間絶縁膜１９、後述する第２ゲート絶縁膜２２及び第３層間絶縁膜２４は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の単層膜又は積層膜により構成されている。なお、少なくとも第２層間絶縁膜１９及び第２ゲート絶縁膜２２の第２半導体層２１ａ側は、酸化シリコン膜により構成されている。
　第１半導体層１２ａは、例えば、ＬＴＰＳ（low temperature polysilicon）等のポリシリコンにより形成され、図３に示すように、互いに離間するように規定された第１導体領域１２ａａ及び第２導体領域１２ａｂと、第１導体領域１２ａａ及び第２導体領域１２ａｂの間に規定された第１チャネル領域１２ａｃとを備えている。
　第１ゲート電極１４ａは、図３に示すように、第１半導体層１２ａの第１チャネル領域１２ａｃに重なるように設けられ、第１半導体層１２ａの第１導体領域１２ａａ及び第２導体領域１２ａｂの間の導通を制御するように構成されている。
　第１端子電極１８ａ及び第２端子電極１８ｂは、図３に示すように、第１ゲート絶縁膜１３、第１層間絶縁膜１５及び第１平坦化膜１７の積層膜に形成されたコンタクトホールＨａ及びＨｂを介して、第１半導体層１２ａの第１導体領域１２ａａ及び第２導体領域１２ａｂに電気的にそれぞれ接続されている。
　第２ＴＦＴ９Ｂは、図３に示すように、第２層間絶縁膜１９上に設けられた第２半導体層２１ａと、第２層間絶縁膜１９及び第２半導体層２１ａの間に設けられた第３端子電極２０ａ及び第４端子電極２０ｂと、第２半導体層２１ａ上に第２半導体層２１ａを覆うように設けられた第２ゲート絶縁膜２２、第２ゲート絶縁膜２２上に設けられた第２ゲート電極２３ａと、第２ゲート電極２３ａを覆うように設けられた第３層間絶縁膜２４とを備えている。
　第２半導体層２１ａは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体により形成され、図３に示すように、互いに離間するように規定された第３導体領域２１ａａ及び第４導体領域２１ａｂと、第３導体領域２１ａａ及び第４導体領域２１ａｂの間に規定された第２チャネル領域２１ａｃとを備えている。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は特に限定されない。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の代わりに、他の酸化物半導体を含んでいてもよい。他の酸化物半導体としては、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えば、Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。ここで、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）及びＺｎ（亜鉛）の三元系酸化物である。また、他の酸化物半導体としては、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）等を含んでいてもよい。なお、Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素、１７族元素等のうち１種又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態のもの、多結晶状態のもの、非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。
　第３端子電極２０ａ及び第４端子電極２０ｂは、図３に示すように、第２半導体層２１ａの第３導体領域２１ａａ及び第４導体領域２１ａｂにそれぞれ接触して、第２半導体層２１ａの第３導体領域２１ａａ及び第４導体領域２１ａｂに電気的にそれぞれ接続されている。
　第３端子電極２０ａは、図３に示すように、第１ＴＦＴ９Ａの第２端子電極１８ｂの少なくとも一部と重なるように設けられ、第２層間絶縁膜１９に形成されたコンタクトホールＨｃを介して、第２端子電極１８ｂに電気的に接続されている。具体的には、後述する陽極放電用ＴＦＴ９ｇの第３端子電極２０ａは、後述する発光制御用ＴＦＴ９ｆの第２端子電極１８ｂに電気的に接続されている。
　第４端子電極２０ｂは、図３に示すように、第２層間絶縁膜１９に形成されたコンタクトホールＨｄを介して、配線１８ｃに電気的に接続されている。なお、配線１８ｃは、第１端子電極１８ａ、第２端子電極１８ｂ、ソース線１８ｆ及び電源線１８ｇ等と同一材料により同一層に形成されている。
　第２ゲート電極２３ａは、図３に示すように、第２半導体層２１ａの第２チャネル領域２１ａｃに重なるように設けられ、第２半導体層２１ａの第３導体領域２１ａａ及び第４導体領域２１ａｂの間の導通を制御するように構成されている。
　本実施形態では、ポリシリコンにより形成された第１半導体層１２ａを有する４つの第１ＴＦＴ９Ａとして、後述する書込用ＴＦＴ９ｃ、駆動用ＴＦＴ９ｄ、電源供給用ＴＦＴ９ｅ及び発光制御用ＴＦＴ９ｆのｐチャネル型ＴＦＴを例示し、酸化物半導体により形成された第２半導体層２１ａを有する３つの第２ＴＦＴ９Ｂとして、後述する初期化用ＴＦＴ９ａ、補償用ＴＦＴ９ｂ及び陽極放電用ＴＦＴ９ｇのｎチャネル型ＴＦＴを例示する（図４参照）。なお、ポリシリコンにより形成された第１半導体層１２ａを有する４つの第１ＴＦＴ９Ａは、ｎチャネル型ＴＦＴであってもよい。また、図４の等価回路図では、各ＴＦＴ９ｃ、９ｄ、９ｅ、９ｆの第１端子電極１８ａ及び第２端子電極１８ｂを丸数字の１及び２で示し、各ＴＦＴ９ａ、９ｂ、９ｇの第３端子電極２０ａ及び第４端子電極２０ｂを丸数字の３及び４で示している。また、図４の等価回路図では、ｎ行ｍ列目のサブ画素Ｐの画素回路を示しているが、（ｎ－１）行ｍ列目のサブ画素Ｐの画素回路の一部も含んでいる。また、図４の等価回路図では、高電源電圧ＥＬＶＤＤを供給する電源線１８ｇが第１初期化電源線を兼ねているが、電源線１８ｇ及び第１初期化電源線は、別々に設けられていてもよい。また、第２初期化電源線２３ｉには、低電源電圧ＥＬＶＳＳと同じ電圧を入力するが、これに限定されることなく、低電源電圧ＥＬＶＳＳと異なる電圧で有機ＥＬ素子３５が消灯するような電圧を入力してもよい。
　初期化用ＴＦＴ９ａは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が前段（ｎ－１段）のゲート線１４ｇ（ｎ－１）に電気的に接続され、その第３端子電極が後述するキャパシタ９ｈの下部導電層及び駆動用ＴＦＴ９ｄのゲート電極に電気的に接続され、その第４端子電極が電源線１８ｇに電気的に接続されている。
　補償用ＴＦＴ９ｂは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）のゲート線１４ｇ（ｎ）に電気的に接続され、その第３端子電極が駆動用ＴＦＴ９ｄのゲート電極に電気的に接続され、その第４端子電極が駆動用ＴＦＴ９ｄの第１端子電極に電気的に接続されている。
　書込用ＴＦＴ９ｃは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）のゲート線１４ｇ（ｎ）に電気的に接続され、その第１端子電極が対応するソース線１８ｆに電気的に接続され、その第２端子電極が駆動用ＴＦＴ９ｄの第２端子電極に電気的に接続されている。
　駆動用ＴＦＴ９ｄは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が初期化用ＴＦＴ９ａ及び補償用ＴＦＴ９ｂの各第３端子電極に電気的に接続され、その第１端子電極が補償用ＴＦＴ９ｂの第４端子電極及び電源供給用ＴＦＴ９ｅの各第２端子電極に電気的に接続され、その第２端子電極が書込用ＴＦＴ９ｃの第２端子電極及び発光制御用ＴＦＴ９ｆの第１端子電極に電気的に接続されている。ここで、駆動用ＴＦＴ９ｄは、有機ＥＬ素子３５の電流を制御するように構成されている。
　電源供給用ＴＦＴ９ｅは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）の発光制御線１４ｅに電気的に接続され、その第１端子電極が電源線１８ｇに電気的に接続され、その第２端子電極が駆動用ＴＦＴ９ｄの第１端子電極に電気的に接続されている。
　発光制御用ＴＦＴ９ｆは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）の発光制御線１４ｅに電気的に接続され、その第１端子電極が駆動用ＴＦＴ９ｄの第２端子電極に電気的に接続され、その第２端子電極が後述する有機ＥＬ素子３５の第１電極３１に電気的に接続されている。
　陽極放電用ＴＦＴ９ｇは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）のゲート線１４ｇ（ｎ）に電気的に接続され、その第３端子電極が有機ＥＬ素子３５の第１電極３１に電気的に接続され、その第４端子電極が第２初期化電源線２３ｉに電気的に接続されている。
　キャパシタ９ｈは、例えば、第１ゲート電極１４ａと同一材料により同一層に形成された下部導電層（不図示）と、下部導電層を覆うように設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５及び第１平坦化膜１７の間で下部導電層と重なるように設けられた上部導電層（不図示）とを備えている。また、キャパシタ９ｈは、図４に示すように、各サブ画素Ｐにおいて、その下部導電層が駆動用ＴＦＴ９ｄのゲート電極、初期化用ＴＦＴ９ａ及び補償用ＴＦＴ９ｂの各第３端子電極に電気的に接続され、その上部導電層が陽極放電用ＴＦＴ９ｇの第３端子電極、発光制御用ＴＦＴ９ｆの第２端子電極及び有機ＥＬ素子３５の第１電極３１に電気的に接続されている。
　第１平坦化膜１７及び第２平坦化膜２６は、表示領域Ｄにおいて、平坦な表面を有し、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ（spin on glass）材料等により構成されている。
　有機ＥＬ素子層４０は、図３に示すように、複数のサブ画素Ｐに対応するように配列された複数の発光素子としてマトリクス状に設けられた複数の有機ＥＬ素子３５と、各有機ＥＬ素子３５の後述する第１電極３１の周端部を覆うように全てのサブ画素Ｐに共通して格子状に設けられたエッジカバー３２とを備えている。
　有機ＥＬ素子３５は、図３に示すように、各サブ画素Ｐにおいて、ＴＦＴ層３０ａの第２平坦化膜２６上に設けられた第１電極３１と、第１電極３１上に設けられた有機ＥＬ層３３と、有機ＥＬ層３３上に設けられた第２電極３４とを備えている。
　第１電極３１は、第２層間絶縁膜１９、第２ゲート絶縁膜２２、第３層間絶縁膜２４及び第２平坦化膜２６の積層膜に形成されたコンタクトホール（不図示）を介して、各サブ画素Ｐの発光制御用ＴＦＴ９ｆの第２端子電極（１８ｂ）に電気的に接続されている。また、第１電極３１は、有機ＥＬ層３３にホール（正孔）を注入する機能を有している。また、第１電極３１は、有機ＥＬ層３３への正孔注入効率を向上させるために、仕事関数の大きな材料で形成するのがより好ましい。ここで、第１電極３１を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）等の金属材料が挙げられる。また、第１電極３１を構成する材料は、例えば、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）等の合金であっても構わない。さらに、第１電極３１を構成する材料は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）のような導電性酸化物等であってもよい。また、第１電極３１は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数の大きな化合物材料としては、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等が挙げられる。
　エッジカバー３２は、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ材料等により構成されている。
　有機ＥＬ層３３は、図５に示すように、第１電極３１上に順に設けられた正孔注入層１、正孔輸送層２、発光層３、電子輸送層４及び電子注入層５を備えている。
　正孔注入層１は、陽極バッファ層とも呼ばれ、第１電極３１と有機ＥＬ層３３とのエネルギーレベルを近づけ、第１電極３１から有機ＥＬ層３３への正孔注入効率を改善する機能を有している。ここで、正孔注入層１を構成する材料としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、フェニレンジアミン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体等が挙げられる。
　正孔輸送層２は、第１電極３１から有機ＥＬ層３３への正孔の輸送効率を向上させる機能を有している。ここで、正孔輸送層２を構成する材料としては、例えば、ポルフィリン誘導体、芳香族第三級アミン化合物、スチリルアミン誘導体、ポリビニルカルバゾール、ポリ－ｐ－フェニレンビニレン、ポリシラン、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アリールアミン誘導体、アミン置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体、水素化アモルファスシリコン、水素化アモルファス炭化シリコン、硫化亜鉛、セレン化亜鉛等が挙げられる。
　発光層３は、第１電極３１及び第２電極３４による電圧印加の際に、第１電極３１及び第２電極３４から正孔及び電子がそれぞれ注入されると共に、正孔及び電子が再結合する領域である。ここで、発光層３は、発光効率が高い材料により形成されている。そして、発光層３を構成する材料としては、例えば、金属オキシノイド化合物［８－ヒドロキシキノリン金属錯体］、ナフタレン誘導体、アントラセン誘導体、ジフェニルエチレン誘導体、ビニルアセトン誘導体、トリフェニルアミン誘導体、ブタジエン誘導体、クマリン誘導体、ベンズオキサゾール誘導体、オキサジアゾール誘導体、オキサゾール誘導体、ベンズイミダゾール誘導体、チアジアゾール誘導体、ベンゾチアゾール誘導体、スチリル誘導体、スチリルアミン誘導体、ビススチリルベンゼン誘導体、トリススチリルベンゼン誘導体、ペリレン誘導体、ペリノン誘導体、アミノピレン誘導体、ピリジン誘導体、ローダミン誘導体、アクイジン誘導体、フェノキサゾン、キナクリドン誘導体、ルブレン、ポリ－ｐ－フェニレンビニレン、ポリシラン等が挙げられる。
　電子輸送層４は、電子を発光層３まで効率良く移動させる機能を有している。ここで、電子輸送層４を構成する材料としては、例えば、有機化合物として、オキサジアゾール誘導体、トリアゾール誘導体、ベンゾキノン誘導体、ナフトキノン誘導体、アントラキノン誘導体、テトラシアノアントラキノジメタン誘導体、ジフェノキノン誘導体、フルオレノン誘導体、シロール誘導体、金属オキシノイド化合物等が挙げられる。
　電子注入層５は、第２電極３４と有機ＥＬ層３３とのエネルギーレベルを近づけ、第２電極３４から有機ＥＬ層３３へ電子が注入される効率を向上させる機能を有し、この機能により、有機ＥＬ素子３５の駆動電圧を下げることができる。なお、電子注入層５は、陰極バッファ層とも呼ばれる。ここで、電子注入層５を構成する材料としては、例えば、フッ化リチウム（ＬｉＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）、フッ化ストロンチウム（ＳｒＦ２）、フッ化バリウム（ＢａＦ２）のような無機アルカリ化合物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ストロンチウム（ＳｒＯ）等が挙げられる。
　第２電極３４は、図３に示すように、各有機ＥＬ層３３及びエッジカバー３２を覆うように全てのサブ画素Ｐに共通して設けられている。また、第２電極３４は、有機ＥＬ層３３に電子を注入する機能を有している。また、第２電極３４は、有機ＥＬ層３３への電子注入効率を向上させるために、仕事関数の小さな材料で構成するのがより好ましい。ここで、第２電極３４を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ナトリウム（Ｎａ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）等が挙げられる。また、第２電極３４は、例えば、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等の合金により形成されていてもよい。また、第２電極３４は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等の導電性酸化物により形成されていてもよい。また、第２電極３４は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数が小さい材料としては、例えば、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、フッ化リチウム（ＬｉＦ）、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等が挙げられる。
　封止膜４５は、図３に示すように、第２電極３４を覆うように設けられ、第２電極３４上に順に積層された第１無機封止膜４１、有機封止膜４２及び第２無機封止膜４３を備え、有機ＥＬ素子層３５の有機ＥＬ層３３を水分や酸素から保護する機能を有している。ここで、第１無機封止膜４１及び第２無機封止膜４３は、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜により構成されている。また、有機封止膜４２は、例えば、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂等の有機樹脂材料により構成されている。
　上記構成の有機ＥＬ表示装置５０ａでは、各サブ画素Ｐにおいて、まず、発光制御線１４ｅが選択されて非活性状態とされると、有機ＥＬ素子３５が非発光状態となる。その非発光状態で、前段のゲート線１４ｇ（ｎ－１）が選択され、そのゲート線１４ｇ（ｎ－１）を介してゲート信号が初期化用ＴＦＴ９ａに入力されることにより、初期化用ＴＦＴ９ａがオン状態となり、電源線１８ｇの高電源電圧ＥＬＶＤＤがキャパシタ９ｈに印加されると共に、駆動用ＴＦＴ９ｄがオン状態となる。これにより、キャパシタ９ｈの電荷が放電されて、駆動用ＴＦＴ９ｄのゲート電極にかかる電圧が初期化される。次に、自段のゲート線１４ｇ（ｎ）が選択されて活性状態とされることにより、補償用ＴＦＴ９ｂ及び書込用ＴＦＴ９ｃがオン状態となり、対応するソース線１８ｆを介して伝達されるソース信号に対応する所定の電圧がダイオード接続状態の駆動用ＴＦＴ９ｄを介してキャパシタ９ｈに書き込まれると共に、陽極放電用ＴＦＴ９ｇがオン状態となり、第２初期化電源線２３ｉを介して初期化信号が有機ＥＬ素子３５の第１電極３１に印加されて第１電極３１に蓄積した電荷がリセットされる。その後、発光制御線１４ｅが選択されて、電源供給用ＴＦＴ９ｅ及び発光制御用ＴＦＴ９ｆがオン状態となり、駆動用ＴＦＴ９ｄのゲート電極にかかる電圧に応じた駆動電流が電源線１８ｇから有機ＥＬ素子３５に供給される。このようにして、有機ＥＬ表示装置５０ａでは、各サブ画素Ｐにおいて、有機ＥＬ素子３５が駆動電流に応じた輝度で発光して、画像表示が行われる。
　次に、本実施形態の有機ＥＬ表示装置５０ａの製造方法について説明する。なお、有機ＥＬ表示装置５０ａの製造方法は、ＴＦＴ層形成工程、有機ＥＬ素子層形成工程及び封止膜形成工程を備える。
　＜ＴＦＴ層形成工程＞
　まず、例えば、ガラス基板上に形成した樹脂基板層１０上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜（厚さ５０ｎｍ程度）及び酸化シリコン膜（厚さ２５０ｎｍ程度）を順に成膜することにより、ベースコート膜１１を形成する。
　続いて、ベースコート膜１１が形成された基板表面に、例えば、プラズマＣＶＤ法により、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜し、そのアモルファスシリコン膜をレーザーアニール等により結晶化してポリシリコン膜を形成した後に、そのポリシリコン膜をパターニングして、第１半導体層１２ａ等を形成する。
　その後、第１半導体層１２ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（１００ｎｍ程度）を成膜することにより、第１ゲート絶縁膜１３を形成する。
　さらに、第１ゲート絶縁膜１３が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等の金属膜を成膜した後に、その金属膜をパターニングすることにより、第１ゲート電極１４ａ等を形成する。
　その後、第１ゲート電極１４ａをマスクとして、不純物イオンをドーピングすることにより、第１半導体層１２ａの一部を導体化して、第１導体領域１２ａａ、第２導体領域１２ａｂ及び第１チャネル領域１２ａｃを形成する。
　続いて、第１半導体層１２ａの一部が導体化された基板表面に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（１００ｎｍ程度）を成膜することにより、第１層間絶縁膜１５を形成する。
　その後、第１層間絶縁膜１５が形成された基板表面に、例えば、スピンコート法やスリットコート法により、ポリイミド系の感光性樹脂膜（厚さ２μｍ程度）を塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、第１平坦化膜１７を形成し、さらに、第１ゲート絶縁膜１３及び第１層間絶縁膜１５を適宜パターニングすることにより、コンタクトホールを形成する。
　続いて、上記コンタクトホールが形成された基板表面に、例えば、スパッタリング法により、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ４００ｎｍ程度）及びチタン膜（厚さ５０ｎｍ程度）等を順に成膜して金属積層膜を形成した後に、その金属積層膜をパターニングして、第１端子電極１８ａ、第２端子電極１８ｂ及び配線１８ｃを形成する。
　その後、第１端子電極１８ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ１００ｎｍ程度）及び酸化シリコン膜（厚さ２５０ｎｍ程度）を順に成膜した後に、パターニングすることにより、第２層間絶縁膜１９を形成する。
　さらに、第２層間絶縁膜１９が形成された基板表面に、例えば、スパッタリング法により、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ４００ｎｍ程度）及びチタン膜（厚さ５０ｎｍ程度）等を順に成膜して金属積層膜を形成した後に、その金属積層膜をパターニングすることにより、第３端子電極２０ａ及び第４端子電極２０ｂを形成する。
　続いて、第３端子電極２０ａが形成された基板表面に、例えば、スパッタリング法により、ＩｎＧａＺｎＯ４等の酸化物半導体膜（厚さ３０ｎｍ程度）を成膜した後に、その酸化物半導体膜をパターニングすることにより、第２半導体層２１ａを形成する。
　その後、第２半導体層２１ａが形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、第２ゲート絶縁膜２２を形成する。
　さらに、第２ゲート絶縁膜２２が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等の金属膜を成膜した後に、その金属膜をパターニングすることにより、第２ゲート電極２３ａ等を形成する。
　続いて、第２ゲート電極２３ａが形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ３００ｎｍ程度）及び窒化シリコン膜（厚さ１５０ｎｍ程度）を順に成膜することにより、第３層間絶縁膜２４を形成する。なお、第３層間絶縁膜２４を形成した後の熱処理により、第２半導体層２１ａに第３導体領域２１ａａ、第４導体領域２１ａｂ及び第２チャネル領域２１ａｃが形成される。
　その後、第３層間絶縁膜２４が形成された基板表面に、例えば、スピンコート法やスリットコート法により、ポリイミド系の感光性樹脂膜（厚さ２μｍ程度）を塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、第２平坦化膜２６を形成し、さらに、第２ゲート絶縁膜２２及び第３層間絶縁膜２４を適宜パターニングすることにより、コンタクトホールを形成する。
　以上のようにして、ＴＦＴ層３０ａを形成することができる。
　＜有機ＥＬ素子層形成工程＞
　上記ＴＦＴ層形成工程で形成されたＴＦＴ層３０ａの第２平坦化膜２６上に、周知の方法を用いて、第１電極３１、エッジカバー３２、有機ＥＬ層３３（正孔注入層１、正孔輸送層２、発光層３、電子輸送層４、電子注入層５）及び第２電極３４を形成して、有機ＥＬ素子層４０を形成する。
　＜封止膜形成工程＞
　まず、上記有機ＥＬ素子層形成工程で形成された有機ＥＬ素子層４０が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第１無機封止膜４１を形成する。
　続いて、第１無機封止膜４１が形成された基板表面に、例えば、インクジェット法により、アクリル樹脂等の有機樹脂材料を成膜して、有機封止膜４２を形成する。
　その後、有機封止膜４２が形成された基板に対して、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第２無機封止膜４３を形成することにより、封止膜４５を形成する。
　最後に、上記封止膜形成工程で封止膜４５が形成された基板表面に保護シート（不図示）を貼付した後に、樹脂基板層１０のガラス基板側からレーザー光を照射することにより、樹脂基板層１０の下面からガラス基板を剥離させ、ガラス基板を剥離させた樹脂基板層１０の下面に保護シート（不図示）を貼付する。
　以上のようにして、本実施形態の有機ＥＬ表示装置５０ａを製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置５０ａによれば、第２ＴＦＴ９Ｂの第３端子電極２０ａが第１ＴＦＴ９Ａの第２端子電極１８ｂの少なくとも一部と重なるように設けられ、第３端子電極２０ａが第２端子電極１８ｂに電気的に接続されているので、第１ＴＦＴ９Ａ及び第２ＴＦＴ９Ｂが縦並びに配置されることになり、各サブ画素Ｐにおいて、ＴＦＴが占有する面積を小さくすることができる。
　また、本実施形態の有機ＥＬ表示装置５０ａによれば、第１ＴＦＴ９Ａに第１平坦化膜１７が２μｍ程度に厚く設けられているので、第１ＴＦＴ９Ａとして設けられた駆動用ＴＦＴ９ｄとソース線１８ｆ、電源線１８ｇ、第２初期化電源線２３ｉ等の信号線との間に生じる寄生容量が小さくなったり、それらの信号線からのノイズが駆動用ＴＦＴ９ｄに影響を与え難くなったりすることにより、駆動用ＴＦＴ９ｄの動作を安定化させることができる。さらに、第１ＴＦＴ９Ａに第１平坦化膜１７が厚く設けられていることにより、ゲート線１４ｇ及び発光制御線１４ｅと、ソース線１８ｆ及び電源線１８ｇとが交差する部分での短絡不良を抑制することができる。
　また、本実施形態の有機ＥＬ表示装置５０ａによれば、樹脂基板層１０上に相対的に高いプロセス温度でポリシリコンを用いた第１ＴＦＴ９Ａを形成した後に、相対的に低いプロセス温度で形成可能な酸化物半導体を用いた第２ＴＦＴ９Ｂを形成することができるので、複雑な製造プロセスの追加を行わなくとも、ＴＦＴや配線のレイアウトの自由度が広がり、有機ＥＬ表示装置５０ａの高精細化及び狭額縁化を実現することができる。
　《第２の実施形態》
　図６は、本発明に係る表示装置の第２の実施形態を示している。ここで、図６は、本実施形態の有機ＥＬ表示装置５０ｂの表示領域Ｄの断面図である。なお、以下の各実施形態において、図１～図５と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記第１の実施形態では、第２ゲート絶縁膜２２がベタ状に設けられた有機ＥＬ表示装置５０ａを例示したが、本実施形態では、第２ゲート絶縁膜２２ａが島状に設けられた有機ＥＬ表示装置５０ｂを例示する。
　有機ＥＬ表示装置５０ｂは、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、例えば、矩形状に設けられた表示領域Ｄと、表示領域Ｄの周囲に設けられた額縁領域Ｆとを備えている。
　有機ＥＬ表示装置５０ｂは、図６に示すように、樹脂基板層１０と、樹脂基板層１０上に設けられたＴＦＴ層３０ｂと、ＴＦＴ層３０ｂ上に設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０を覆うように設けられた封止膜４５とを備えている。
　ＴＦＴ層３０ｂは、図６に示すように、樹脂基板層１０上に設けられたベースコート膜１１と、ベースコート膜１１の有機ＥＬ素子層４０側にサブ画素Ｐ毎に設けられた４つの第１ＴＦＴ９Ａ、３つの第２ＴＦＴ９Ｂ及び１つのキャパシタ９ｈ（図４参照）と、各第１ＴＦＴ９Ａ及び各第２ＴＦＴ９Ｂ及び各キャパシタ９ｈ上に設けられた第２平坦化膜２６とを備えている。ここで、ＴＦＴ層３０ｂには、上記第１の実施形態のＴＦＴ層３０ａと同様に、複数のゲート線１４ｇ、複数の発光制御線１４ｅ、複数の第２初期化電源線２３ｉ、複数のソース線１８ｆ及び複数の電源線１８ｇが設けられている。
　第２ＴＦＴ９Ｂは、図６に示すように、第２層間絶縁膜１９上に設けられた第２半導体層２１ａと、第２層間絶縁膜１９及び第２半導体層２１ａの間に設けられた第３端子電極２０ａ及び第４端子電極２０ｂと、第２半導体層２１ａ上に島状に設けられた第２ゲート絶縁膜２２ａ、第２ゲート絶縁膜２２ａ上に設けられた第２ゲート電極２３ａと、第２ゲート電極２３ａを覆うように設けられた第３層間絶縁膜２４とを備えている。
　上記構成の有機ＥＬ表示装置５０ｂでは、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、各サブ画素Ｐにおいて、有機ＥＬ素子３５が駆動電流に応じた輝度で発光して、画像表示が行われる。
　本実施形態の有機ＥＬ表示装置５０ｂは、上記第１の実施形態の有機ＥＬ表示装置５０ａの製造方法におけるＴＦＴ層形成工程において、第２半導体層２１ａが形成された基板表面に、酸化シリコン膜を成膜した後にパターニングして、第２ゲート絶縁膜２２ａを形成することにより製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置５０ｂによれば、第２ＴＦＴ９Ｂの第３端子電極２０ａが第１ＴＦＴ９Ａの第２端子電極１８ｂの少なくとも一部と重なるように設けられ、第３端子電極２０ａが第２端子電極１８ｂに電気的に接続されているので、第１ＴＦＴ９Ａ及び第２ＴＦＴ９Ｂが縦並びに配置されることになり、各サブ画素Ｐにおいて、ＴＦＴが占有する面積を小さくすることができる。
　また、本実施形態の有機ＥＬ表示装置５０ｂによれば、第１ＴＦＴ９Ａに第１平坦化膜１７が２μｍ程度に厚く設けられているので、第１ＴＦＴ９Ａとして設けられた駆動用ＴＦＴ９ｄとソース線１８ｆ、電源線１８ｇ、第２初期化電源線２３ｉ等の信号線との間に生じる寄生容量が小さくなったり、それらの信号線からのノイズが駆動用ＴＦＴ９ｄに影響を与え難くなったりすることにより、駆動用ＴＦＴ９ｄの動作を安定化させることができる。さらに、第１ＴＦＴ９Ａに第１平坦化膜１７が厚く設けられていることにより、ゲート線１４ｇ及び発光制御線１４ｅと、ソース線１８ｆ及び電源線１８ｇとが交差する部分での短絡不良を抑制することができる。
　また、本実施形態の有機ＥＬ表示装置５０ｂによれば、樹脂基板層１０上に相対的に高いプロセス温度でポリシリコンを用いた第１ＴＦＴ９Ａを形成した後に、相対的に低いプロセス温度で形成可能な酸化物半導体を用いた第２ＴＦＴ９Ｂを形成することができるので、複雑な製造プロセスの追加を行わなくとも、ＴＦＴや配線のレイアウトの自由度が広がり、有機ＥＬ表示装置５０ｂの高精細化及び狭額縁化を実現することができる。
　《第３の実施形態》
　図７は、本発明に係る表示装置の第２の実施形態を示している。ここで、図７は、本実施形態の有機ＥＬ表示装置５０ｃの表示領域Ｄの断面図である。
　上記第１及び第２の実施形態では、第３端子電極２０ａ及び第４端子電極２０ｂが第２半導体層２１ａの樹脂基板層１０側に設けられた有機ＥＬ表示装置５０ａを例示したが、本実施形態では、第３端子電極２５ａ及び第４端子電極２５ｂが第２半導体層２１ｃの有機ＥＬ素子層４０側に設けられた有機ＥＬ表示装置５０ｃを例示する。
　有機ＥＬ表示装置５０ｃは、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、例えば、矩形状に設けられた表示領域Ｄと、表示領域Ｄの周囲に設けられた額縁領域Ｆとを備えている。
　有機ＥＬ表示装置５０ｃは、図７に示すように、樹脂基板層１０と、樹脂基板層１０上に設けられたＴＦＴ層３０ｃと、ＴＦＴ層３０ｃ上に設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０を覆うように設けられた封止膜４５とを備えている。
　ＴＦＴ層３０ｃは、図７に示すように、樹脂基板層１０上に設けられたベースコート膜１１と、ベースコート膜１１の有機ＥＬ素子層４０側にサブ画素Ｐ毎に設けられた４つの第１ＴＦＴ９Ａ、３つの第２ＴＦＴ９Ｂ及び１つのキャパシタ９ｈ（図４参照）と、各第１ＴＦＴ９Ａ及び各第２ＴＦＴ９Ｂ及び各キャパシタ９ｈ上に設けられた第２平坦化膜２６とを備えている。ここで、ＴＦＴ層３０ｃには、上記第１の実施形態のＴＦＴ層３０ａと同様に、複数のゲート線１４ｇ、複数の発光制御線１４ｅ、複数の第２初期化電源線２３ｉ、複数のソース線１８ｆ及び複数の電源線１８ｇが設けられている。
　第２ＴＦＴ９Ｂは、図７に示すように、第２層間絶縁膜１９上に設けられた第２半導体層２１ｃと、第２半導体層２１ｃ上に第２半導体層２１ｃを覆うように設けられた第２ゲート絶縁膜２２、第２ゲート絶縁膜２２上に設けられた第２ゲート電極２３ａと、第２ゲート電極２３ａを覆うように設けられた第３層間絶縁膜２４と、第３層間絶縁膜２４上に設けられた第３端子電極２５ａ及び第４端子電極２５ｂとを備えている。
　第２半導体層２１ｃは、上記第１の実施形態の第２半導体層２１ａと同様に、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体により形成され、図７に示すように、互いに離間するように規定された第３導体領域２１ｃａ及び第４導体領域２１ｃｂと、第３導体領域２１ｃａ及び第４導体領域２１ｃｂの間に規定された第２チャネル領域２１ｃｃとを備えている。
　第３端子電極２５ａ及び第４端子電極２５ｂは、図７に示すように、第２ゲート絶縁膜２２及び第３層間絶縁膜２４の積層膜に形成されたコンタクトホールＨｃ及びＨｄの上側部分を介して、第２半導体層２１ｃの第３導体領域２１ｃａ及び第４導体領域２１ｃｂに電気的にそれぞれ接続されている。ここで、第２平坦化膜２６は、図７に示すように、第３端子電極２５ａ及び第４端子電極２５ｂを覆うように設けられている。
　第３端子電極２５ａは、図７に示すように、第１ＴＦＴ９Ａの第２端子電極１８ｂの少なくとも一部と重なるように設けられ、第２層間絶縁膜１９に形成されたコンタクトホールＨｃの下側部分を介して、第２端子電極１８ｂに電気的に接続されている。
　第４端子電極２５ｂは、図７に示すように、第２層間絶縁膜１９に形成されたコンタクトホールＨｄの下側部分を介して、配線１８ｃに電気的に接続されている。
　上記構成の有機ＥＬ表示装置５０ｃでは、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、各サブ画素Ｐにおいて、有機ＥＬ素子３５が駆動電流に応じた輝度で発光して、画像表示が行われる。
　本実施形態の有機ＥＬ表示装置５０ｃは、上記第１の実施形態の有機ＥＬ表示装置５０ａの製造方法におけるＴＦＴ層形成工程において、第２層間絶縁膜１９が形成された基板表面に第３端子電極２０ａ及び第４端子電極２０ｂを形成する代わりに、第２層間絶縁膜１９、第２ゲート絶縁膜２２及び第３層間絶縁膜２４の積層膜にコンタクトホールを形成した後に、第３端子電極２５ａ及び第４端子電極２５ｂを形成することにより製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置５０ｃによれば、第２ＴＦＴ９Ｂの第３端子電極２５ａが第１ＴＦＴ９Ａの第２端子電極１８ｂの少なくとも一部と重なるように設けられ、第３端子電極２５ａが第２端子電極１８ｂに電気的に接続されているので、第１ＴＦＴ９Ａ及び第２ＴＦＴ９Ｂが縦並びに配置されることになり、各サブ画素Ｐにおいて、ＴＦＴが占有する面積を小さくすることができる。
　また、本実施形態の有機ＥＬ表示装置５０ｃによれば、第１ＴＦＴ９Ａに第１平坦化膜１７が２μｍ程度に厚く設けられているので、第１ＴＦＴ９Ａとして設けられた駆動用ＴＦＴ９ｄとソース線１８ｆ、電源線１８ｇ、第２初期化電源線２３ｉ等の信号線との間に生じる寄生容量が小さくなったり、それらの信号線からのノイズが駆動用ＴＦＴ９ｄに影響を与え難くなったりすることにより、駆動用ＴＦＴ９ｄの動作を安定化させることができる。さらに、第１ＴＦＴ９Ａに第１平坦化膜１７が厚く設けられていることにより、ゲート線１４ｇ及び発光制御線１４ｅと、ソース線１８ｆ及び電源線１８ｇとが交差する部分での短絡不良を抑制することができる。
　また、本実施形態の有機ＥＬ表示装置５０ｃによれば、樹脂基板層１０上に相対的に高いプロセス温度でポリシリコンを用いた第１ＴＦＴ９Ａを形成した後に、相対的に低いプロセス温度で形成可能な酸化物半導体を用いた第２ＴＦＴ９Ｂを形成することができるので、複雑な製造プロセスの追加を行わなくとも、ＴＦＴや配線のレイアウトの自由度が広がり、有機ＥＬ表示装置５０ｃの高精細化及び狭額縁化を実現することができる。
　《第４の実施形態》
　図８は、本発明に係る表示装置の第２の実施形態を示している。ここで、図８は、本実施形態の有機ＥＬ表示装置５０ｄの表示領域Ｄの断面図である。
　上記第３の実施形態では、第２ゲート絶縁膜２２がベタ状に設けられた有機ＥＬ表示装置５０ｃを例示したが、本実施形態では、第２ゲート絶縁膜２２ａが島状に設けられた有機ＥＬ表示装置５０ｄを例示する。
　有機ＥＬ表示装置５０ｄは、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、例えば、矩形状に設けられた表示領域Ｄと、表示領域Ｄの周囲に設けられた額縁領域Ｆとを備えている。
　有機ＥＬ表示装置５０ｄは、図８に示すように、樹脂基板層１０と、樹脂基板層１０上に設けられたＴＦＴ層３０ｄと、ＴＦＴ層３０ｄ上に設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０を覆うように設けられた封止膜４５とを備えている。
　ＴＦＴ層３０ｄは、図８に示すように、樹脂基板層１０上に設けられたベースコート膜１１と、ベースコート膜１１の有機ＥＬ素子層４０側にサブ画素Ｐ毎に設けられた４つの第１ＴＦＴ９Ａ、３つの第２ＴＦＴ９Ｂ及び１つのキャパシタ９ｈ（図４参照）と、各第１ＴＦＴ９Ａ及び各第２ＴＦＴ９Ｂ及び各キャパシタ９ｈ上に設けられた第２平坦化膜２６とを備えている。ここで、ＴＦＴ層３０ｄには、上記第１の実施形態のＴＦＴ層３０ａと同様に、複数のゲート線１４ｇ、複数の発光制御線１４ｅ、複数の第２初期化電源線２３ｉ、複数のソース線１８ｆ及び複数の電源線１８ｇが設けられている。
　第２ＴＦＴ９Ｂは、図８に示すように、第２層間絶縁膜１９上に設けられた第２半導体層２１ｃと、第２半導体層２１ｃ上に島状に設けられた第２ゲート絶縁膜２２ａ、第２ゲート絶縁膜２２ａ上に設けられた第２ゲート電極２３ａと、第２ゲート電極２３ａを覆うように設けられた第３層間絶縁膜２４と、第３層間絶縁膜２４上に設けられた第３端子電極２５ａ及び第４端子電極２５ｂとを備えている。
　上記構成の有機ＥＬ表示装置５０ｄでは、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、各サブ画素Ｐにおいて、有機ＥＬ素子３５が駆動電流に応じた輝度で発光して、画像表示が行われる。
　本実施形態の有機ＥＬ表示装置５０ｄは、上記第１の実施形態の有機ＥＬ表示装置５０ａの製造方法におけるＴＦＴ層形成工程において、第２半導体層２１ａが形成された基板表面に、酸化シリコン膜を成膜した後にパターニングして、第２ゲート絶縁膜２２ａを形成し、さらに、第２層間絶縁膜１９が形成された基板表面に第３端子電極２０ａ及び第４端子電極２０ｂを形成する代わりに、第２層間絶縁膜１９、第２ゲート絶縁膜２２及び第３層間絶縁膜２４の積層膜にコンタクトホールを形成した後に、第３端子電極２５ａ及び第４端子電極２５ｂを形成することにより製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置５０ｄによれば、第２ＴＦＴ９Ｂの第３端子電極２５ａが第１ＴＦＴ９Ａの第２端子電極１８ｂの少なくとも一部と重なるように設けられ、第３端子電極２５ａが第２端子電極１８ｂに電気的に接続されているので、第１ＴＦＴ９Ａ及び第２ＴＦＴ９Ｂが縦並びに配置されることになり、各サブ画素Ｐにおいて、ＴＦＴが占有する面積を小さくすることができる。
　また、本実施形態の有機ＥＬ表示装置５０ｄによれば、第１ＴＦＴ９Ａに第１平坦化膜１７が２μｍ程度に厚く設けられているので、第１ＴＦＴ９Ａとして設けられた駆動用ＴＦＴ９ｄとソース線１８ｆ、電源線１８ｇ、第２初期化電源線２３ｉ等の信号線との間に生じる寄生容量が小さくなったり、それらの信号線からのノイズが駆動用ＴＦＴ９ｄに影響を与え難くなったりすることにより、駆動用ＴＦＴ９ｄの動作を安定化させることができる。さらに、第１ＴＦＴ９Ａに第１平坦化膜１７が厚く設けられていることにより、ゲート線１４ｇ及び発光制御線１４ｅと、ソース線１８ｆ及び電源線１８ｇとが交差する部分での短絡不良を抑制することができる。
　また、本実施形態の有機ＥＬ表示装置５０ｄによれば、樹脂基板層１０上に相対的に高いプロセス温度でポリシリコンを用いた第１ＴＦＴ９Ａを形成した後に、相対的に低いプロセス温度で形成可能な酸化物半導体を用いた第２ＴＦＴ９Ｂを形成することができるので、複雑な製造プロセスの追加を行わなくとも、ＴＦＴや配線のレイアウトの自由度が広がり、有機ＥＬ表示装置５０ｄの高精細化及び狭額縁化を実現することができる。
　《その他の実施形態》
　上記各実施形態では、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層の５層積層構造の有機ＥＬ層を例示したが、有機ＥＬ層は、例えば、正孔注入層兼正孔輸送層、発光層、及び電子輸送層兼電子注入層の３層積層構造であってもよい。
　また、上記各実施形態では、第１電極を陽極とし、第２電極を陰極とした有機ＥＬ表示装置を例示したが、本発明は、有機ＥＬ層の積層構造を反転させ、第１電極を陰極とし、第２電極を陽極とした有機ＥＬ表示装置にも適用することができる。
　また、上記各実施形態では、表示装置として有機ＥＬ表示装置したが、本発明は、アクティブマトリクス駆動方式の液晶表示装置等の表示装置にも適用することができる。
　また、上記各実施形態では、ベース基板層として樹脂基板層を例示したが、ベース基板層は、ガラス基板等であってもよい。
　また、上記各実施形態では、表示領域のサブ画素毎に第１ＴＦＴ及び第２ＴＦＴが設けられた表示装置を例示したが、本発明は、例えば、ｐチャネル型の第１ＴＦＴ及びｎチャネル型の第２ＴＦＴを組み合わせてＣＭＯＳ（complementary metal oxide semiconductor）を構成して、第１ＴＦＴ及び第２ＴＦＴが額縁領域の駆動回路として設けられた表示装置にも適用することができる。
　また、上記各実施形態では、表示装置として有機ＥＬ表示装置を例に挙げて説明したが、本発明は、電流によって駆動される複数の発光素子を備えた表示装置にも適用することができ、例えば、量子ドット含有層を用いた発光素子であるＱＬＥＤ（Quantum-dot light emitting diode）を備えた表示装置にも適用することができる。
　以上説明したように、本発明は、フレキシブルな表示装置について有用である。
Ｐ　　　　　サブ画素
９Ａ　　　　第１ＴＦＴ（第１薄膜トランジスタ）
９Ｂ　　　　第２ＴＦＴ（第２薄膜トランジスタ）
９ａ　　　　初期化用ＴＦＴ（第２薄膜トランジスタ）
９ｂ　　　　補償用ＴＦＴ（第２薄膜トランジスタ）
９ｃ　　　　書込用ＴＦＴ（第１薄膜トランジスタ）
９ｄ　　　　駆動用ＴＦＴ（第１薄膜トランジスタ）
９ｅ　　　　電源供給用ＴＦＴ（第１薄膜トランジスタ）
９ｆ　　　　発光制御用ＴＦＴ（第１薄膜トランジスタ）
９ｇ　　　　陽極放電用ＴＦＴ（第２薄膜トランジスタ）
１０　　　　樹脂基板層（ベース基板層）
１１　　　　ベースコート膜
１２ａ　　　第１半導体層
１２ａａ　　第１導体領域
１２ａｂ　　第２導体領域
１３　　　　ゲート絶縁膜
１４ａ　　　第１ゲート電極
１５　　　　第１層間絶縁膜
１７　　　　第１平坦化膜
１８ａ，２５ａ　　第１端子電極
１８ｂ，２５ｂ　　第２端子電極
１８ｃ　　　配線
１９　　　　第２層間絶縁膜
２０ａ　　　第３端子電極
２０ｂ　　　第４端子電極
２１ａ　　　第２半導体層
２１ａａ　　第３導体領域
２１ａｂ　　第４導体領域
２１ｃ　　　第２半導体層
２１ｃａ　　第３導体領域
２１ｃｂ　　第４導体領域
２２　　　　第２ゲート絶縁膜
２２ａ　　　第２ゲート絶縁膜
２３ａ　　　第２ゲート電極
２４　　　　第３層間絶縁膜
２６　　　　第２平坦化膜
３０ａ，３０ｂ，３０ｃ，３０ｄ　　ＴＦＴ層（薄膜トランジスタ層）
３５　　　　有機ＥＬ素子（発光素子、有機エレクトロルミネッセンス素子）
４０　　　　有機ＥＬ素子層（発光素子層）
４５　　　　封止膜
５０ａ，５０ｂ，５０ｃ，５０ｄ　　有機ＥＬ表示装置

Claims (14)

  1. 　ベース基板層と、
    　上記ベース基板層上に設けられた薄膜トランジスタ層とを備え、
    　上記薄膜トランジスタ層には、ポリシリコンにより形成された第１半導体層を有する第１薄膜トランジスタ、及び酸化物半導体により形成された第２半導体層を有する第２薄膜トランジスタがサブ画素毎に設けられ、
    　上記第１薄膜トランジスタは、互いに離間するように第１導体領域及び第２導体領域が規定された上記第１半導体層と、該第１半導体層上に設けられた第１ゲート絶縁膜と、該第１ゲート絶縁膜上に設けられ、上記第１導体領域及び上記第２導体領域の間の導通を制御する第１ゲート電極と、該第１ゲート電極を覆うように設けられた第１層間絶縁膜と、該第１層間絶縁膜上に設けられた第１平坦化膜と、上記第１平坦化膜上に互いに離間するように設けられ、上記第１導体領域及び上記第２導体領域に電気的にそれぞれ接続された第１端子電極及び第２端子電極と、該第１端子電極及び該第２端子電極を覆うように設けられた第２層間絶縁膜とを備え、
    　上記第２薄膜トランジスタは、上記第２層間絶縁膜上に設けられて互いに離間するように第３導体領域及び第４導体領域が規定された上記第２半導体層と、該第２半導体層上に設けられた第２ゲート絶縁膜と、該第２ゲート絶縁膜上に設けられ、上記第３導体領域及び上記第４導体領域の間の導通を制御する第２ゲート電極と、該第２ゲート電極を覆うように設けられた第３層間絶縁膜と、上記第３導体領域及び上記第４導体領域に電気的にそれぞれ接続された第３端子電極及び第４端子電極とを備え、
    　上記第３端子電極は、上記第２端子電極の少なくとも一部と重なるように設けられ、該第２端子電極に電気的に接続されていることを特徴とする表示装置。
  2. 　請求項１に記載された表示装置において、
    　上記第２ゲート絶縁膜は、上記第２半導体層を覆うように設けられていることを特徴とする表示装置。
  3. 　請求項２に記載された表示装置において、
    　上記第３端子電極及び上記第４端子電極は、上記第２層間絶縁膜と上記第２半導体層との間に設けられていることを特徴とする表示装置。
  4. 　請求項２に記載された表示装置において、
    　上記第３端子電極及び上記第４端子電極は、上記第３層間絶縁膜上に設けられていることを特徴とする表示装置。
  5. 　請求項４に記載された表示装置において、
    　上記第３層間絶縁膜上には、上記第３端子電極及び上記第４端子電極を覆うように第２平坦化膜が設けられていることを特徴とする表示装置。
  6. 　請求項１に記載された表示装置において、
    　上記第２ゲート絶縁膜は、上記第２半導体層上に島状に設けられていることを特徴とする表示装置。
  7. 　請求項６に記載された表示装置において、
    　上記第３端子電極及び上記第４端子電極は、上記第２層間絶縁膜と上記第２半導体層との間に設けられていることを特徴とする表示装置。
  8. 　請求項２に記載された表示装置において、
    　上記第３端子電極及び上記第４端子電極は、上記第３層間絶縁膜上に設けられていることを特徴とする表示装置。
  9. 　請求項８に記載された表示装置において、
    　上記第３層間絶縁膜上には、上記第３端子電極及び上記第４端子電極を覆うように第２平坦化膜が設けられていることを特徴とする表示装置。
  10. 　請求項１～９の何れか１つに記載された表示装置において、
    　上記第１平坦化膜及び上記第２層間絶縁膜の間には、上記第１端子電極及び上記第２端子電極と同一材料により同一層に形成され、上記第４端子電極に電気的に接続された配線が設けられていることを特徴とする表示装置。
  11. 　請求項１～１０の何れか１つに記載された表示装置において、
    　上記薄膜トランジスタ層は、上記ベース基板層上に設けられたベースコート膜を備え、
    　上記第１半導体層は、上記ベースコート膜上に設けられていることを特徴とする表示装置。
  12. 　請求項１～１１の何れか１つに記載された表示装置において、
    　上記第１ゲート絶縁膜は、上記第１半導体層を覆うように設けられていることを特徴とする表示装置。
  13. 　請求項１～１２の何れか１つに記載された表示装置において、
    　上記薄膜トランジスタ層上に設けられ、複数の発光素子が配列された発光素子層と、
    　上記発光素子層を覆うように設けられた封止膜とを備えていることを特徴とする表示装置。
  14. 　請求項１３に記載された表示装置において、
    　上記各発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示装置。
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