WO2024013808A1 - 表示装置 - Google Patents

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WO2024013808A1
WO2024013808A1 PCT/JP2022/027276 JP2022027276W WO2024013808A1 WO 2024013808 A1 WO2024013808 A1 WO 2024013808A1 JP 2022027276 W JP2022027276 W JP 2022027276W WO 2024013808 A1 WO2024013808 A1 WO 2024013808A1
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WO
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display device
gate electrode
layer
semiconductor
electrode
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Application number
PCT/JP2022/027276
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English (en)
French (fr)
Inventor
忠芳 宮本
Original Assignee
シャープディスプレイテクノロジー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープディスプレイテクノロジー株式会社 filed Critical シャープディスプレイテクノロジー株式会社
Priority to PCT/JP2022/027276 priority Critical patent/WO2024013808A1/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to a display device.
  • organic EL display devices using organic electroluminescence (hereinafter also referred to as "EL") elements have been attracting attention as display devices that can replace liquid crystal display devices.
  • EL organic electroluminescence
  • TFTs thin film transistors
  • the semiconductor layer constituting the TFT for example, a semiconductor layer made of polysilicon with high mobility, a semiconductor layer made of an oxide semiconductor such as In-Ga-Zn-O with small leakage current, etc. are well known. ing.
  • Patent Document 1 discloses a display device having a hybrid structure in which a first TFT using a polysilicon semiconductor and a second TFT using an oxide semiconductor are respectively formed on a substrate.
  • CMOS complementary metal
  • the present invention has been made in view of these points, and its purpose is to suppress characteristic deterioration in an off-state in an N-channel thin film transistor using an oxide semiconductor.
  • a display device includes a base substrate, a first thin film transistor provided on the base substrate and having a first semiconductor layer formed of polysilicon, and a first thin film transistor formed of an oxide semiconductor.
  • a display device in which a complementary metal oxide semiconductor circuit in which the second thin film transistor is combined is provided as part of a drive circuit, wherein the second thin film transistor in the complementary metal oxide semiconductor circuit is connected to the second semiconductor layer.
  • a first gate electrode provided on one surface side of the second semiconductor layer via a first inorganic insulating film; and a second gate electrode provided on the other surface side of the second semiconductor layer via a second inorganic insulating film.
  • the device is characterized in that it is configured to apply a negative voltage to the second gate electrode during an off period when no voltage is applied to the first gate electrode.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the present invention.
  • FIG. 2 is a plan view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 3 is a cross-sectional view of the display area of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 4 is an equivalent circuit diagram of a thin film transistor layer that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing an organic electroluminescent layer constituting the organic EL display device according to the first embodiment of the present invention.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the present invention.
  • FIG. 2 is a plan view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 3 is a cross-sectional view of the display area of the organic
  • FIG. 6 is an equivalent circuit diagram showing a drive circuit including a complementary metal oxide film semiconductor circuit constituting the organic EL display device according to the first embodiment of the present invention.
  • FIG. 7 is a cross-sectional view of a complementary metal oxide film semiconductor circuit constituting the organic EL display device according to the first embodiment of the present invention.
  • FIG. 8 is a voltage waveform diagram showing the driving operation of the second thin film transistor constituting the complementary metal oxide film semiconductor circuit of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 9 shows the threshold voltage in the on state when a stress test was conducted as a comparative example in the second thin film transistor constituting the complementary metal oxide semiconductor circuit of the organic EL display device according to the first embodiment of the present invention. It is a graph showing changes.
  • FIG. 8 is a cross-sectional view of a complementary metal oxide film semiconductor circuit constituting the organic EL display device according to the first embodiment of the present invention.
  • FIG. 8 is a voltage waveform diagram showing the driving operation of the second thin film
  • FIG. 10 shows the threshold voltage in the on state when a stress test was conducted as an example in the second thin film transistor constituting the complementary metal oxide semiconductor circuit of the organic EL display device according to the first embodiment of the present invention. It is a graph showing changes.
  • FIG. 11 shows the threshold voltage in the off state when a stress test was conducted as a comparative example in the second thin film transistor constituting the complementary metal oxide semiconductor circuit of the organic EL display device according to the first embodiment of the present invention. It is a graph showing changes.
  • FIG. 12 shows the threshold voltage in the off state when a stress test was conducted as an example in the second thin film transistor constituting the complementary metal oxide semiconductor circuit of the organic EL display device according to the first embodiment of the present invention. It is a graph showing changes.
  • FIG. 13 is a voltage waveform diagram showing the driving operation of the second thin film transistor constituting the complementary metal oxide film semiconductor circuit of the organic EL display device according to the second embodiment of the present invention.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device 50 of this embodiment.
  • 2 and 3 are a plan view and a cross-sectional view of the display area D of the organic EL display device 50.
  • FIG. 4 is an equivalent circuit diagram of the TFT layer 30 that constitutes the organic EL display device 50.
  • FIG. 5 is a cross-sectional view showing the organic EL layer 33 that constitutes the organic EL display device 50.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device 50 of this embodiment.
  • 2 and 3 are a plan view and a cross-sectional view of the display area D of the organic EL display device 50.
  • FIG. 4 is an equivalent circuit diagram of the TFT layer 30 that constitutes the organic EL display device 50.
  • FIG. 5 is a cross-sectional view showing the organic EL layer 33 that constitutes the organic EL display device 50.
  • FIG. 6 is an equivalent circuit diagram showing a gate driver circuit M including a CMOS circuit C that constitutes the organic EL display device 50.
  • FIG. 7 is a cross-sectional view of a CMOS circuit C that constitutes the organic EL display device 50.
  • FIG. 8 is a voltage waveform diagram showing the driving operation of the fifth peripheral TFT 9i that constitutes the CMOS circuit C of the organic EL display device 50.
  • the organic EL display device 50 includes, for example, a rectangular display area D for displaying an image, and a frame area F provided in a frame shape around the display area D.
  • a rectangular display area D is illustrated, but this rectangular shape may have, for example, a shape with arcuate sides, a shape with arcuate corners, or a shape with a part of the side.
  • a substantially rectangular shape such as a shape with a notch is also included.
  • a plurality of sub-pixels P are arranged in a matrix.
  • a sub-pixel P having a red light-emitting region Lr for displaying red color a sub-pixel P having a green light-emitting region Lg for displaying green color
  • sub-pixels P each having a blue light emitting region Lb for displaying blue color are provided adjacent to each other.
  • one pixel is configured by three adjacent sub-pixels P having, for example, a red light emitting region Lr, a green light emitting region Lg, and a blue light emitting region Lb.
  • a terminal portion T is provided at the right end of the frame area F in FIG. 1 so as to extend in one direction (Y direction in the figure).
  • a bending portion B that can be bent 180° (in a U-shape) is provided so as to extend in one direction (Y direction in the figure).
  • a gate driver circuit M is provided as a drive circuit at the upper and lower ends of the frame area F in FIG.
  • a CMOS circuit C combining a fourth peripheral TFT 9h and a fifth peripheral TFT 9i is provided as a part of a gate driver circuit M.
  • the organic EL display device 50 includes a resin substrate 10 provided as a base substrate, a TFT layer 30 provided on the resin substrate 10, and a light emitting element layer provided on the TFT layer 30. It includes an organic EL element layer 40 and a sealing film 45 provided on the organic EL element layer 40.
  • the resin substrate 10 is made of, for example, polyimide resin.
  • the TFT layer 30 includes a base coat film 11 provided on the resin substrate 10, a plurality of first pixel TFTs 9a provided as N-channel type second TFTs on the base coat film 11, and a plurality of first pixel TFTs 9a provided on the base coat film 11 as N-channel type second TFTs.
  • Two pixel TFTs 9b (see FIG. 4), a plurality of capacitors 9c (see FIG. 4) provided on the base coat film 11, and a plurality of capacitors 9c provided in order on each first pixel TFT 9a, each second pixel TFT 9b, and each capacitor 9c.
  • It includes a protective insulating film 21 and a planarization film 22.
  • the TFT layer 30 as shown in FIG.
  • a plurality of gate lines 18g are provided so as to extend parallel to each other in the X direction in the figure.
  • a plurality of source lines 20h are provided so as to extend parallel to each other in a direction intersecting (orthogonal to) the plurality of gate lines 18g, that is, in the Y direction in the figure.
  • a plurality of power supply lines 20i are provided so as to extend parallel to each other in the Y direction in the figure. As shown in FIG. 2, each power supply line 20i is provided adjacent to each source line 20h.
  • the TFT layer 30 as shown in FIG.
  • each sub-pixel P is provided with a first pixel TFT 9a, a second pixel TFT 9b, and a capacitor 9c.
  • a base coat film 11 a first semiconductor film to be a first semiconductor layer 12a to be described later, and a first gate provided as a third inorganic insulating film are formed on the resin substrate 10.
  • Second gate insulating films 17a and 17b provided as first inorganic insulating films, second metal film serving as gate line 18g, etc., second interlayer insulating film 19 provided as fourth inorganic insulating film, source line 20h and power source
  • a third metal film such as the line 20i, a protective insulating film 21, and a planarization film 22 are laminated in this order.
  • the base coat film 11, the first gate insulating film 13, the first interlayer insulating film 15, the second gate insulating films 17a and 17b, the second interlayer insulating film 19, and the protective insulating film 21 are made of silicon nitride, silicon oxide, oxynitride, etc. It is composed of a single-layer film or a laminated inorganic insulating film made of silicon or the like.
  • at least the first interlayer insulating film 15 on the second semiconductor layer 16a side and the second gate insulating films 17a and 17b on the second semiconductor layer 16a side are formed of a silicon oxide film.
  • the first pixel TFT 9a is electrically connected to the corresponding gate line 18g and source line 20h in each sub-pixel P. Further, as shown in FIG. 3, the first pixel TFT 9a is provided with a second semiconductor layer 16a provided on the first interlayer insulating film 15 and a second gate insulating film 17a provided on the second semiconductor layer 16a. A second source electrode 20a and a second drain electrode 20b are provided on the second interlayer insulating film 19 and spaced apart from each other. Note that in this embodiment, the first pixel TFT 9a has a single gate structure, but the first pixel TFT 9a may have a double gate structure like a fifth peripheral TFT 9i described later.
  • the second semiconductor layer 16a is formed of a second semiconductor film made of, for example, an oxide semiconductor such as In-Ga-Zn-O, and as shown in FIG. It includes a region 16aa, a second drain region 16ab, and a second channel region 16ac defined between the second source region 16aa and the second drain region 16ab.
  • the In-Ga-Zn-O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the proportion (composition ratio) of In, Ga, and Zn is is not particularly limited.
  • the In--Ga--Zn--O based semiconductor may be amorphous or crystalline.
  • the crystalline In-Ga-Zn-O-based semiconductor is preferably a crystalline In-Ga-Zn-O-based semiconductor in which the c-axis is oriented approximately perpendicular to the layer plane.
  • other oxide semiconductors may be included instead of the In-Ga-Zn-O-based semiconductor.
  • Other oxide semiconductors may include, for example, In--Sn--Zn--O based semiconductors (eg, In 2 O 3 --SnO 2 --ZnO; InSnZnO).
  • the In-Sn-Zn-O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • Zn-O-based semiconductors include ZnO amorphous ( It is possible to use a material in an amorphous state, a polycrystalline state, a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a material to which no impurity element is added.
  • the gate electrode 18a is provided so as to overlap the second channel region 16ac of the second semiconductor layer 16a, and is located between the second source region 16aa and the second drain region 16ab of the second semiconductor layer 16a.
  • the device is configured to control conduction.
  • the gate electrode 18a is formed of a second metal film, similar to the gate line 18g and the like.
  • the second source electrode 20a and the second drain electrode 20b are connected to the second source region 16aa and the second drain of the second semiconductor layer 16a through contact holes formed in the second interlayer insulating film 19. Each is electrically connected to region 16ab. Further, the second source electrode 20a and the second drain electrode 20b are formed of a third metal film, similarly to the source line 20h and the power supply line 20i.
  • the second pixel TFT 9b is electrically connected to the corresponding first pixel TFT 9a and the power supply line 20i in each sub-pixel P. Further, the second pixel TFT 9b includes a second semiconductor layer 16a, a gate electrode 18a, a second source electrode 20a, and a second drain electrode 20b, similarly to the first pixel TFT 9a described above.
  • the capacitor 9c is electrically connected to the corresponding first pixel TFT 9a and the power supply line 20i in each sub-pixel P.
  • the capacitor 9c includes, for example, a lower conductive layer formed of a second metal film, an upper conductive layer formed of a third metal film, and the lower conductive layer and the upper conductive layer. and a second interlayer insulating film 19 provided therebetween.
  • the upper conductive layer is electrically connected to the power supply line 20i via a contact hole formed in the second interlayer insulating film 19.
  • the flattening film 22 has a flat surface in the display area D, and is made of, for example, an organic resin material such as polyimide resin.
  • the organic EL element layer 40 includes a plurality of organic EL elements 35 provided as a plurality of light emitting elements so as to be arranged in a matrix on the TFT layer 30, corresponding to the plurality of sub-pixels P. It is equipped with
  • the organic EL element 35 includes a first electrode 31 provided on the TFT layer 30, an organic EL layer 33 provided on the first electrode 31, and a common layer in the entire display area D.
  • a second electrode 34 is provided on the organic EL layer 33 so as to do so.
  • the first electrode 31 is electrically connected to the second drain electrode 20b of the second pixel TFT 9b of each sub-pixel P via a contact hole formed in the protective insulating film 21 and the planarization film 22. Further, the first electrode 31 has a function of injecting holes into the organic EL layer 33. Moreover, in order to improve the efficiency of hole injection into the organic EL layer 33, the first electrode 31 is preferably formed of a material with a large work function.
  • examples of materials constituting the first electrode 31 include silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), and gold (Au).
  • the material constituting the first electrode 31 may be, for example, an alloy such as astatine (At)/astatine oxide (AtO 2 ).
  • the material constituting the first electrode 31 is, for example, a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO). There may be.
  • the first electrode 31 may be formed by laminating a plurality of layers made of the above materials.
  • compound materials with a large work function include indium tin oxide (ITO) and indium zinc oxide (IZO).
  • the peripheral end portion of the first electrode 31 is covered with an edge cover 22 provided in a grid pattern over the entire display area D.
  • the edge cover 32 is made of, for example, an organic resin material such as polyimide resin or acrylic resin, or a polysiloxane-based SOG (spin on glass) material.
  • the organic EL layer 33 includes a hole injection layer 1, a hole transport layer 2, a light emitting layer 3, an electron transport layer 4, and an electron injection layer 5, which are laminated in this order on the first electrode 31. ing.
  • the hole injection layer 1 is also called an anode buffer layer, and has a function of bringing the energy level of the first electrode 31 and the organic EL layer 33 close to each other and improving the hole injection efficiency from the first electrode 31 to the organic EL layer 33.
  • examples of the material constituting the hole injection layer 1 include triazole derivatives, oxadiazole derivatives, imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, phenylenediamine derivatives, oxazole derivatives, styryl anthracene derivatives, fluorenone derivatives, Examples include hydrazone derivatives and stilbene derivatives.
  • the hole transport layer 2 has a function of improving hole transport efficiency from the first electrode 31 to the organic EL layer 33.
  • examples of materials constituting the hole transport layer 2 include porphyrin derivatives, aromatic tertiary amine compounds, styrylamine derivatives, polyvinylcarbazole, poly-p-phenylene vinylene, polysilane, triazole derivatives, and oxadiazole.
  • the light-emitting layer 3 when voltage is applied by the first electrode 31 and the second electrode 34, holes and electrons are injected from the first electrode 31 and the second electrode 34, respectively, and the holes and electrons are recombined. It is an area.
  • the light emitting layer 3 is formed of a material with high luminous efficiency. Examples of materials constituting the light-emitting layer 3 include metal oxinoid compounds [8-hydroxyquinoline metal complexes], naphthalene derivatives, anthracene derivatives, diphenylethylene derivatives, vinylacetone derivatives, triphenylamine derivatives, butadiene derivatives, and coumarin derivatives.
  • the electron transport layer 4 has a function of efficiently transporting electrons to the light emitting layer 3.
  • the materials constituting the electron transport layer 4 include, for example, organic compounds such as oxadiazole derivatives, triazole derivatives, benzoquinone derivatives, naphthoquinone derivatives, anthraquinone derivatives, tetracyanoanthraquinodimethane derivatives, diphenoquinone derivatives, and fluorenone derivatives. , silole derivatives, metal oxinoid compounds, and the like.
  • the electron injection layer 5 has a function of bringing the energy levels of the second electrode 34 and the organic EL layer 33 close to each other and improving the efficiency with which electrons are injected from the second electrode 34 to the organic EL layer 33. With this function, The driving voltage of the organic EL element 35 can be lowered.
  • the electron injection layer 5 is also called a cathode buffer layer.
  • examples of materials constituting the electron injection layer 5 include lithium fluoride (LiF), magnesium fluoride (MgF 2 ), calcium fluoride (CaF 2 ), strontium fluoride (SrF 2 ), and barium fluoride.
  • examples include inorganic alkali compounds such as (BaF 2 ), aluminum oxide (Al 2 O 3 ), strontium oxide (SrO), and the like.
  • the second electrode 34 is provided so as to cover each organic EL layer 33 and the edge cover 32, as shown in FIG. Further, the second electrode 34 has a function of injecting electrons into the organic EL layer 33. Moreover, in order to improve the efficiency of electron injection into the organic EL layer 33, the second electrode 34 is preferably made of a material with a small work function.
  • materials constituting the second electrode 34 include silver (Ag), aluminum (Al), vanadium (V), calcium (Ca), titanium (Ti), yttrium (Y), and sodium (Na). , manganese (Mn), indium (In), magnesium (Mg), lithium (Li), ytterbium (Yb), lithium fluoride (LiF), and the like.
  • the second electrode 34 may be made of, for example, magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), astatine (At)/astatine oxide (AtO 2 ), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al), etc. You can. Further, the second electrode 34 may be formed of a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO). .
  • a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO).
  • the second electrode 34 may be formed by laminating a plurality of layers made of the above materials.
  • materials with a small work function include magnesium (Mg), lithium (Li), lithium fluoride (LiF), magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), and sodium.
  • (Na)/potassium (K) lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al) etc.
  • the sealing film 45 is provided to cover the second electrode 34, and includes a first inorganic sealing film 41, an organic sealing film 42, and a second It includes an inorganic sealing film 43 and has a function of protecting the organic EL layer 33 of the organic EL element 35 from moisture, oxygen, and the like.
  • the first inorganic sealing film 41 and the second inorganic sealing film 43 are made of, for example, an inorganic insulating film such as a silicon nitride film, a silicon oxide film, a silicon oxynitride film, or the like.
  • the organic sealing film 42 is made of an organic resin material such as acrylic resin, epoxy resin, silicone resin, polyurea resin, parylene resin, polyimide resin, or polyamide resin.
  • the gate driver circuit M in the frame area F of the organic EL display device 50 includes a flip-flop circuit A and a CMOS circuit C provided for each gate line 18g. ing.
  • the flip-flop circuit A includes a first peripheral TFT 9e, a second peripheral TFT 9f, and a third peripheral TFT 9g provided as P-channel type first TFTs, and one capacitor 9j, and receives a clock signal CK.
  • a gate signal shifted by a half period from the clock signal CK is output to the node N1.
  • the first peripheral TFT 9e, the second peripheral TFT 9f, and the third peripheral TFT 9g have a first semiconductor layer 12a, a third gate electrode 14a, a first source electrode 20c, and a first drain electrode 20d, similar to the fourth peripheral TFT 9h described later. We are prepared.
  • the first peripheral TFT 9e has a clock signal input to its gate electrode (third gate electrode 14a), and its source electrode (first source electrode 20c) is electrically connected to the high-level VDD power supply line.
  • the drain electrode (first drain electrode 20d) is electrically connected to the node N1.
  • the second peripheral TFT 9f has its gate electrode (third gate electrode 14a) electrically connected to the node N2, and has its source electrode (first source electrode 20c) connected to an inverted clock signal CKB. is input, and its drain electrode (first drain electrode 20d) is electrically connected to node N1.
  • the third peripheral TFT 9g has a clock signal inputted to its gate electrode (third gate electrode 14a), a start pulse SU inputted to its source electrode (first source electrode 20c), and its drain An electrode (first drain electrode 20d) is electrically connected to node N2.
  • the start pulse SU is applied when the flip-flop circuit A is the first stage, and when the flip-flop circuit A is the next second stage, the start pulse SU is applied instead of the start pulse SU.
  • the gate signal output from the first stage is input. Therefore, in subsequent stages, the gate signal of the preceding stage is input to the source electrode (first source electrode 20c) of the third peripheral TFT 9g of the flip-flop circuit A.
  • capacitor 9j is connected between nodes N1 and N2 and is configured to maintain the voltage between first drain electrode 20d and third gate electrode 14a in second peripheral TFT 9f. .
  • the CMOS circuit C includes a fourth peripheral TFT 9h provided as a P-channel type first TFT and a fifth peripheral TFT 9i provided as an N-channel type second TFT.
  • the fourth peripheral TFT 9h When the gate signal input from N3 is at the same potential as the low level voltage VSS, the fourth peripheral TFT 9h is turned on, the fifth peripheral TFT 9i is turned off, and the same potential as the high level voltage VDD is output from the node N4.
  • the gate signal input from node N3 is at the same potential as the high level voltage VDD, the fourth peripheral TFT 9h is turned off, the fifth peripheral TFT 9i is turned on, and the same potential as the low level voltage VSS is output from the node N4.
  • the node N3 of the CMOS circuit C is electrically connected to the node N1 of the flip-flop circuit A.
  • the fourth peripheral TFT 9h has its gate electrode (third gate electrode 14a) electrically connected to the node N3, and its source electrode (first source electrode 20c) connected to the high-level voltage VDD power source.
  • the drain electrode (first drain electrode 20d) is electrically connected to the node N4.
  • the fourth peripheral TFT 9h includes a first semiconductor layer 12a provided on the base coat film 11, and a first gate insulating film 13 on the opposite side of the first semiconductor layer 12a from the resin substrate 10.
  • the first source electrode 20c and the first drain electrode 20d are provided on the second interlayer insulating film 19 and spaced apart from each other.
  • the first semiconductor layer 12a is formed of polysilicon such as LTPS (low temperature polysilicon), for example, and has a first source region 12aa and a first drain region 12ab defined to be spaced apart from each other, as shown in FIG. , a first channel region 12ac defined between a first source region 12aa and a first drain region 12ab.
  • LTPS low temperature polysilicon
  • the third gate electrode 14a is provided to overlap the first channel region 12ac of the first semiconductor layer 12a, and is provided to overlap the first source region 12aa and first drain region 12ab of the first semiconductor layer 12a. and is configured to control conduction between the two. Further, the third gate electrode 14a is provided in the same layer and made of the same material as the second gate electrode 14b, and is formed of the first metal film as described above.
  • the first source electrode 20c and the first drain electrode 20d are connected to each other through contact holes formed in the first gate insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 19.
  • the first source region 12aa and the first drain region 12ab of the first semiconductor layer 12a are electrically connected to each other.
  • the first source electrode 20c and the first drain electrode 20d are formed of a third metal film, similarly to the source line 20h, the power line 20i, and the like.
  • the fifth peripheral TFT 9i has its gate electrode (first gate electrode 18b and second gate electrode 14b) electrically connected to the node N3, and its source electrode (second source electrode 20e). It is electrically connected to the power supply line of the low level voltage VSS, and its drain electrode (second drain electrode 20f) is electrically connected to the node N4. Further, as shown in FIG. 7, the fifth peripheral TFT 9i includes a second semiconductor layer 16b provided on the first interlayer insulating film 15, and a second gate insulating layer on the opposite side of the second semiconductor layer 16b to the resin substrate 10.
  • a second source electrode 20e and a second drain electrode 20f are provided on the electrode 19 and spaced apart from each other.
  • Vd is a voltage applied between the second source electrode 20e and the second drain electrode 20f.
  • the second semiconductor layer 16b is formed of a second semiconductor film made of an oxide semiconductor such as In-Ga-Zn-O, and is spaced apart from each other as shown in FIG.
  • the second source region 16ba and the second drain region 16bb are defined to have a second source region 16ba and the second drain region 16bb, and the second channel region 16bc is defined between the second source region 16ba and the second drain region 16bb.
  • the first gate electrode 18b is provided to overlap the second channel region 16bc of the second semiconductor layer 16b, and is provided to overlap the second source region 16ba and second drain region 16bb of the second semiconductor layer 16b. and is configured to control conduction between the two. Further, the first gate electrode 18b is formed of a second metal film, similar to the gate line 18g and the like.
  • the second gate electrode 14b is provided to overlap the second channel region 16bc of the second semiconductor layer 16b, and is provided to overlap the second source region 16ba and second drain region 16bb of the second semiconductor layer 16b. and is configured to control conduction between the two. Further, the second gate electrode 14b is formed of the first metal film similarly to the third gate electrode 14a.
  • the second source electrode 20e and the second drain electrode 20f are connected to the second source region 16ba of the second semiconductor layer 16b and the second Each is electrically connected to the drain region 16b. Further, the second source electrode 20e and the second drain electrode 20f are formed of a third metal film, similarly to the source line 20h, the power line 20i, and the like.
  • the flip-flop circuit A for example, when the clock signal CK is at a low level, the inverted clock signal CKB is at a high level, and the start pulse SU is at a low level, the first peripheral TFT 9e and the third peripheral TFT 9g turns on. At this time, a low-level start pulse SU is input to the third gate electrode 14a of the second peripheral TFT 9f, and the second peripheral TFT 9f is turned on. Since the clock signal CKB is applied, no current flows through the second peripheral TFT 9f. Therefore, a high level gate signal is output to the node N1.
  • the high-level gate signal output from the node N1 is input to the node N3, and since the gate signal has the same potential as the high-level voltage VDD, the fourth peripheral TFT 9h is turned off and the fifth peripheral TFT 9i is turned off. It is turned on, and a gate signal having the same potential as the low level voltage VSS is output from the node N4.
  • the flip-flop circuit A for example, when the clock signal CK is at a high level, the inverted clock signal CKB is at a low level, and the start pulse SU is at a high level, the first peripheral TFT 9e and the first 3 peripheral TFT 9g is turned off. At this time, the low-level inverted clock signal CKB is input to the first source electrode 20c of the second peripheral TFT 9f, so the second peripheral TFT 9f is turned on. Then, the high level voltage stored in the node N1 causes a current to flow through the second peripheral TFT 9f, and the voltage at the node N1 drops by the amount of the inverted clock signal CKB of the low level.
  • the node N2 to which one terminal of the capacitor 9j is connected becomes a floating state due to the third peripheral TFT 9g being turned off, so the voltage at the node N2 decreases by the amount that the voltage at the node N1 decreases, and is fully down. This is because it becomes possible. Therefore, a low level gate signal is output to the node N1. Subsequently, the low-level gate signal output from the node N1 is input to the node N3, and when the gate signal is at the same potential as the low-level voltage VSS, the fourth peripheral TFT 9h is turned on and the fifth peripheral TFT 9i is turned off. Then, a gate signal having the same potential as the high level voltage VDD is output from the node N4.
  • the organic EL display device 50 described above turns on the first pixel TFT 9a by inputting a gate signal to the first pixel TFT 9a via the gate line 18g in each sub-pixel P, and turns on the first pixel TFT 9a via the source line 20h.
  • a data signal is written in the gate electrode 18a and capacitor 9c of the two-pixel TFT 9b, and a current from the power supply line 20i corresponding to the gate voltage of the second pixel TFT 9b is supplied to the organic EL layer 33, thereby causing the organic EL layer 33 to emit light.
  • the layer 3 is configured to emit light to display an image.
  • the gate voltage of the second pixel TFT 9b is held by the capacitor 9c, so that the light emitting layer remains closed until the gate signal of the next frame is input. 3 is maintained.
  • the method for manufacturing the organic EL display device 50 of this embodiment includes a TFT layer forming step, an organic EL element layer forming step, and a sealing film forming step.
  • ⁇ TFT layer formation process First, a silicon nitride film (about 50 nm thick) and a silicon oxide film (about 250 nm thick) are sequentially formed on a resin substrate 10 formed on a glass substrate by, for example, a plasma CVD (Chemical Vapor Deposition) method. By this, a base coat film 11 is formed.
  • a plasma CVD Chemical Vapor Deposition
  • an amorphous silicon film (about 50 nm thick) is formed on the substrate surface on which the base coat film 11 is formed by, for example, plasma CVD, and the amorphous silicon film is crystallized by laser annealing or the like to form polysilicon.
  • the first semiconductor film is patterned to form the first semiconductor layer 12a and the like.
  • the first gate insulating film 13 is formed by depositing a silicon oxide film (about 100 nm thick) on the substrate surface on which the first semiconductor layer 12a and the like are formed, for example, by plasma CVD.
  • a first metal film such as a molybdenum film (about 200 nm thick) is formed on the substrate surface on which the first gate insulating film 13 is formed by, for example, sputtering, and then the first metal film is patterned.
  • the third gate electrode 14a, the second gate electrode 14b, etc. are formed.
  • a part of the first semiconductor layer 12a is made into a conductor, and a first source region 12aa is formed in the first semiconductor layer 12a. , a first drain region 12ab and a first channel region 12ac are formed.
  • a silicon nitride film (approximately 150 nm thick) and a silicon oxide film (approximately 100 nm thick) are sequentially formed on the surface of the substrate where a portion of the first semiconductor layer 12a has been made conductive, for example, by plasma CVD. As a result, a first interlayer insulating film 15 is formed.
  • second semiconductor films 16a and 16b are formed.
  • a silicon oxide film (about 100 nm thick) is formed on the surface of the substrate on which the second semiconductor layer 16a etc. are formed, for example, by plasma CVD, and then a molybdenum film (about 200 nm thick) is formed by sputtering.
  • the second metal film is patterned to form a gate electrode 18a, a first gate electrode 18b, a gate line 18g, etc.
  • a silicon oxide film (about 300 nm thick) and a silicon nitride film (about 150 nm thick) are sequentially formed on the substrate surface on which the second gate insulating films 17a and 17b etc. are formed, for example, by plasma CVD.
  • a second interlayer insulating film 19 is formed. Note that by heat treatment after forming the second interlayer insulating film 19, parts of the second semiconductor layers 16a and 16b are made conductive, and the second source region 16aa, the second drain region 16ab, and the second semiconductor layer 16a are formed in the second semiconductor layer 16a. A second channel region 16ac is formed, and a second source region 16ba, a second drain region 16bb, and a second channel region 16bc are also formed in the second semiconductor layer 16b.
  • a contact hole is formed by appropriately patterning the first gate insulating film 13, first interlayer insulating film 15, and second interlayer insulating film 19 on the substrate surface on which the second interlayer insulating film 19 is formed.
  • a titanium film (about 50 nm thick), an aluminum film (about 400 nm thick), a titanium film (about 100 nm thick), etc. are sequentially formed on the substrate surface where the contact hole is formed, for example, by sputtering.
  • the third metal film is patterned to form a second source electrode 20a, a second drain electrode 20b, a first source electrode 20c, a first drain electrode 20d, and a second source electrode 20e.
  • a second drain electrode 20f, a source line 20h, a power supply line 20i, etc. are formed.
  • a protective insulating film 21 is formed by depositing a silicon oxide film (about 250 nm thick) on the surface of the substrate on which the second source electrode 20a and the like are formed, for example, by plasma CVD.
  • an acrylic photosensitive resin film (about 2 ⁇ m thick) is applied to the substrate surface on which the protective insulating film 21 is formed, for example, by spin coating or slit coating, and then the coated film is coated with , pre-baking, exposure, development and post-baking, a planarized film 22 having contact holes is formed.
  • the protective insulating film 21 exposed from the contact hole of the planarization film 22 is removed to allow the contact hole to reach the second drain electrode 20b of the second pixel TFT 9b.
  • the TFT layer 30 can be formed.
  • Organic EL element layer formation process Using a well-known method, the first electrode 31, edge cover 32, organic EL layer 33 (hole injection layer 1, hole transport By forming layer 2, light emitting layer 3, electron transport layer 4, electron injection layer 5) and second electrode 34, organic EL element layer 40 is formed.
  • ⁇ Sealing film formation process> First, using a mask, an inorganic insulating film such as a silicon nitride film, a silicon oxide film, a silicon oxynitride film, etc.
  • a first inorganic sealing film 41 is formed by forming the first inorganic sealing film 41 by a plasma CVD method.
  • an organic resin material such as acrylic resin is deposited on the surface of the substrate on which the first inorganic sealing film 41 is formed, for example, by an inkjet method, to form an organic sealing film 42.
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, a silicon oxynitride film, etc. is formed by plasma CVD on the substrate on which the organic sealing film 42 is formed.
  • the sealing film 45 is formed.
  • a laser beam is irradiated from the glass substrate side of the resin substrate 10 to remove the glass substrate from the bottom surface of the resin substrate 10.
  • a protective sheet is attached to the lower surface of the resin substrate 10 from which the glass substrate has been peeled off.
  • the organic EL display device 50 of this embodiment can be manufactured.
  • FIGS. 9 and 10 are graphs showing changes in the threshold voltage in the on state when stress tests were conducted on the fifth peripheral TFT 9i constituting the CMOS circuit C as a comparative example and an example.
  • FIGS. 11 and 12 are graphs showing changes in threshold voltage in the off state when a stress test was conducted as a comparative example and an example in the fifth peripheral TFT 9i constituting the CMOS circuit C of the organic EL display device 50. It is.
  • the fifth peripheral TFT 9i is actually driven with an on/off pulse voltage waveform as shown in FIG. 8, but in this stress test, in order to emphasize the superiority and inferiority of the example and comparative example, A voltage was applied to the fifth peripheral TFT 9i in the on state and the off state, and the change in threshold voltage with respect to time was measured to evaluate the superiority or inferiority of the characteristic change of the fifth peripheral TFT 9i.
  • a voltage of +50V is applied to the first gate electrode 18b
  • a voltage of 0V is applied between the second source electrode 20e and the second drain electrode 20f
  • the A voltage of 0 V was applied to the second gate electrode 14b
  • the change in threshold voltage was measured without applying a voltage to the second gate electrode 14b.
  • the threshold voltage was stable even after a long time in the comparative example (FIG. 9) and the example (FIG. 10). Further, in the off state, the threshold voltage changed in a short time in the comparative example, as shown in FIG. 11, and in the example, the threshold voltage remained stable even for a long time, as shown in FIG. 12. As a result, it has been found that by applying a negative voltage to the second gate electrode 14b of the fifth peripheral TFT 9i in the off state, deterioration of the characteristics of the fifth peripheral TFT 9i in the off state can be suppressed.
  • the N-channel type fifth peripheral TFT 9i constituting the CMOS circuit C provided as a part of the gate driver circuit M is made of an oxide semiconductor.
  • a second gate electrode 14b is provided on the 10 side with a first interlayer insulating film 15 interposed therebetween.
  • the fifth peripheral TFT 9i is configured to apply a negative voltage to the second gate electrode 14b during the off period when no voltage is applied to the first gate electrode 18b, the second source TFT 9i is Even if the voltage applied between the electrode 20e and the second drain electrode 20f is high, the generation (accumulation) of hot carriers is suppressed, and the drain current (off current) can be reduced. Thereby, in the N-channel type fifth peripheral TFT 9i using an oxide semiconductor, characteristic deterioration in the off state can be suppressed.
  • FIG. 13 shows a second embodiment of a display device according to the present invention.
  • FIG. 13 is a voltage waveform diagram showing the driving operation of the fifth peripheral TFT 9i forming the CMOS circuit C of the organic EL display device of this embodiment.
  • the same parts as in FIGS. 1 to 12 are denoted by the same reference numerals, and detailed explanation thereof will be omitted.
  • the organic EL display device 50 is configured to apply a voltage of 0V to the second gate electrode 14b during the on period in the fifth peripheral TFT 9i, but in this embodiment, An organic EL display device configured to apply a positive voltage to the second gate electrode 14b during the on period in the fifth peripheral TFT 9i will be illustrated.
  • the organic EL display device of this embodiment is substantially different from the organic EL display device 50 of the first embodiment except that the driving operation of the fifth peripheral TFT 9i is different from that of the first embodiment. Therefore, the driving operation of the fifth peripheral TFT 9i will be mainly explained below.
  • the fifth peripheral TFT 9i has its gate electrode (first gate electrode 18b and second gate electrode 14b) electrically connected to the node N3, and its source electrode (second source electrode 20e) is electrically connected to the power supply line of the low level voltage VSS, and its drain electrode (second drain electrode 20f) is electrically connected to the node N4.
  • the fifth peripheral TFT 9i includes a second semiconductor layer 16b provided on the first interlayer insulating film 15, and a second semiconductor layer 16b on the opposite side of the second semiconductor layer 16b from the resin substrate 10.
  • a second source electrode 20e and a second drain electrode 20f are provided on the interlayer insulating film 19 and spaced apart from each other.
  • the positive voltage applied to the second gate electrode 14b during the on period of the fifth peripheral TFT 9i has the same potential as the positive voltage applied to the first gate electrode 18b during the on period. .
  • the organic EL display device of this embodiment has flexibility, and in each sub-pixel P, It is configured to display an image by causing the light emitting layer 3 of the organic EL layer 33 to emit light as appropriate.
  • the N-channel type fifth peripheral TFT 9i that constitutes the CMOS circuit C provided as a part of the gate driver circuit M is formed of an oxide semiconductor.
  • a first gate electrode 18b provided on the opposite side of the second semiconductor layer 16b from the resin substrate 10 with a second gate insulating film 17b interposed therebetween, and a resin substrate 10 of the second semiconductor layer 16b.
  • a second gate electrode 14b is provided on the side with a first interlayer insulating film 15 interposed therebetween.
  • the fifth peripheral TFT 9i is configured to apply a negative voltage to the second gate electrode 14b during the off period when no voltage is applied to the first gate electrode 18b, the second source TFT 9i is Even if the voltage applied between the electrode 20e and the second drain electrode 20f is high, the generation (accumulation) of hot carriers is suppressed, and the drain current (off current) can be reduced. Thereby, in the N-channel type fifth peripheral TFT 9i using an oxide semiconductor, characteristic deterioration in the off state can be suppressed.
  • the N-channel type fifth peripheral TFT 9i constituting the CMOS circuit C is connected to the second gate electrode 14b during the ON period when a voltage is applied to the first gate electrode 18b. Since the configuration is such that a positive voltage having the same potential as that of the first gate electrode 18b is applied to the first gate electrode 18b, the on-current of the fifth peripheral TFT 9i can be increased.
  • the organic EL layer has a five-layer stacked structure including a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer. It may be a three-layer stacked structure including a hole transport layer that also serves as a layer, a light emitting layer, and an electron injection layer that also serves as an electron transport layer.
  • an organic EL display device is illustrated in which the first electrode is an anode and the second electrode is a cathode, but the present invention reverses the stacked structure of the organic EL layer and uses the first electrode as a cathode. Therefore, it can also be applied to an organic EL display device in which the second electrode is an anode.
  • an organic EL display device is illustrated in which the electrode of the TFT connected to the first electrode is used as the drain electrode, but in the present invention, the electrode of the TFT connected to the first electrode is used as the source electrode.
  • the present invention can also be applied to organic EL display devices.
  • an organic EL display device is used as an example of a display device, but the present invention can be applied to a display device including a plurality of light emitting elements driven by an electric current, for example.
  • the present invention can be applied to a display device equipped with a QLED (Quantum-dot light emitting diode), which is a light-emitting element using a layer containing quantum dots.
  • QLED Quantum-dot light emitting diode
  • the present invention is useful for flexible display devices.

Abstract

額縁領域に駆動回路の一部として設けられたＣＭＯＳ回路（Ｃ）において、酸化物半導体により形成された第２半導体層（１６ｂ）を有する第２ＴＦＴ（９ｉ）は、第２半導体層（１６ｂ）の一方の表面側に第１無機絶縁膜（１７ｂ）を介して設けられた第１ゲート電極（１８ｂ）と、第２半導体層（１６ｂ）の他方の表面側に第２無機絶縁膜（１５）を介して設けられた第２ゲート電極（１４ｂ）とを備え、第１ゲート電極（１８ｂ）に電圧が印加されないオフ期間中に第２ゲート電極（１４ｂ）に負の電圧を印加するように構成されている。

Description

表示装置
　本発明は、表示装置に関するものである。
　近年、液晶表示装置に代わる表示装置として、有機エレクトロルミネッセンス（electroluminescence、以下、「ＥＬ」とも称する）素子を用いた自発光型の有機ＥＬ表示装置が注目されている。この有機ＥＬ表示装置では、画像の最小単位であるサブ画素毎に複数の薄膜トランジスタ（thin film transistor、以下「ＴＦＴ」とも称する）が設けられている。ここで、ＴＦＴを構成する半導体層としては、例えば、移動度が高いポリシリコンからなる半導体層、リーク電流が小さいＩｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体からなる半導体層等がよく知られている。
　例えば、特許文献１には、ポリシリコン半導体を用いた第１のＴＦＴ、及び酸化物半導体を用いた第２のＴＦＴが基板上にそれぞれ形成されたハイブリッド構造を有する表示装置が開示されている。
特開２０２０－１７５５８号公報
　ところで、ハイブリッド構造を有する有機ＥＬ表示装置では、駆動回路の一部として、ポリシリコン半導体を用いたＰチャネル型のＴＦＴと酸化物半導体を用いたＮチャネル型のＴＦＴとを組み合わせたＣＭＯＳ（complementary metal oxide semiconductor）回路を設けることが提案されている。しかしながら、このＣＭＯＳ回路を備えた有機ＥＬ表示装置では、酸化物半導体を用いたＮチャネル型のＴＦＴにおいて、オフ状態であっても、ソース電極及びドレイン電極の間の電圧が高いと、ホットキャリアの生成により、ドレイン電流が流れて、特性が劣化し易いので、改善の余地がある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、酸化物半導体を用いたＮチャネル型の薄膜トランジスタにおいて、オフ状態における特性劣化を抑制することにある。
　上記目的を達成するために、本発明に係る表示装置は、ベース基板と、上記ベース基板上に設けられ、ポリシリコンにより形成された第１半導体層を有する第１薄膜トランジスタ、及び酸化物半導体により形成された第２半導体層を有する第２薄膜トランジスタが配置された薄膜トランジスタ層とを備え、画像表示を行う表示領域、及び該表示領域の周囲に額縁領域が規定され、上記額縁領域に上記第１薄膜トランジスタ及び上記第２薄膜トランジスタを組み合わせた相補型金属酸化膜半導体回路が駆動回路の一部として設けられた表示装置であって、上記相補型金属酸化膜半導体回路における上記第２薄膜トランジスタは、上記第２半導体層の一方の表面側に第１無機絶縁膜を介して設けられた第１ゲート電極と、該第２半導体層の他方の表面側に第２無機絶縁膜を介して設けられた第２ゲート電極とを備え、上記第１ゲート電極に電圧が印加されないオフ期間中に上記第２ゲート電極に負の電圧を印加するように構成されていることを特徴とする。
　本発明によれば、酸化物半導体を用いたＮチャネル型の薄膜トランジスタにおいて、オフ状態における特性劣化を抑制することができる。
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の概略構成を示す平面図である。 図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の平面図である。 図３は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の断面図である。 図４は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する薄膜トランジスタ層の等価回路図である。 図５は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する有機エレクトロルミネッセンス層を示す断面図である。 図６は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する相補型金属酸化膜半導体回路を含む駆動回路を示す等価回路図である。 図７は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する相補型金属酸化膜半導体回路の断面図である。 図８は、本発明の第１の実施形態に係る有機ＥＬ表示装置の相補型金属酸化膜半導体回路を構成する第２薄膜トランジスタの駆動動作を示す電圧波形図である。 図９は、本発明の第１の実施形態に係る有機ＥＬ表示装置の相補型金属酸化膜半導体回路を構成する第２薄膜トランジスタにおいて、比較例としてストレス試験を行った際のオン状態における閾値電圧の変化を示すグラフである。 図１０は、本発明の第１の実施形態に係る有機ＥＬ表示装置の相補型金属酸化膜半導体回路を構成する第２薄膜トランジスタにおいて、実施例としてストレス試験を行った際のオン状態における閾値電圧の変化を示すグラフである。 図１１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の相補型金属酸化膜半導体回路を構成する第２薄膜トランジスタにおいて、比較例としてストレス試験を行った際のオフ状態における閾値電圧の変化を示すグラフである。 図１２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の相補型金属酸化膜半導体回路を構成する第２薄膜トランジスタにおいて、実施例としてストレス試験を行った際のオフ状態における閾値電圧の変化を示すグラフである。 図１３は、本発明の第２の実施形態に係る有機ＥＬ表示装置の相補型金属酸化膜半導体回路を構成する第２薄膜トランジスタの駆動動作を示す電圧波形図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《第１の実施形態》
　図１～図１２は、本発明に係る表示装置の第１の実施形態を示している。なお、以下の各実施形態では、発光素子層を備えた表示装置として、有機ＥＬ素子層を備えた有機ＥＬ表示装置を例示する。ここで、図１は、本実施形態の有機ＥＬ表示装置５０の概略構成を示す平面図である。また、図２及び図３は、有機ＥＬ表示装置５０の表示領域Ｄの平面図及び断面図である。また、図４は、有機ＥＬ表示装置５０を構成するＴＦＴ層３０の等価回路図である。また、図５は、有機ＥＬ表示装置５０を構成する有機ＥＬ層３３を示す断面図である。また、図６は、有機ＥＬ表示装置５０を構成するＣＭＯＳ回路Ｃを含むゲートドライバー回路Ｍを示す等価回路図である。また、図７は、有機ＥＬ表示装置５０を構成するＣＭＯＳ回路Ｃの断面図である。また、図８は、有機ＥＬ表示装置５０のＣＭＯＳ回路Ｃを構成する第５周辺ＴＦＴ９ｉの駆動動作を示す電圧波形図である。
　有機ＥＬ表示装置５０は、図１に示すように、例えば、矩形状に設けられた画像表示を行う表示領域Ｄと、表示領域Ｄの周囲に枠状に設けられた額縁領域Ｆとを備えている。なお、本実施形態では、矩形状の表示領域Ｄを例示したが、この矩形状には、例えば、辺が円弧状になった形状、角部が円弧状になった形状、辺の一部に切り欠きがある形状等の略矩形状も含まれる。
　表示領域Ｄには、図２に示すように、複数のサブ画素Ｐがマトリクス状に配列されている。また、表示領域Ｄでは、図２に示すように、例えば、赤色の表示を行うための赤色発光領域Ｌｒを有するサブ画素Ｐ、緑色の表示を行うための緑色発光領域Ｌｇを有するサブ画素Ｐ、及び青色の表示を行うための青色発光領域Ｌｂを有するサブ画素Ｐが互いに隣り合うように設けられている。なお、表示領域Ｄでは、例えば、赤色発光領域Ｌｒ、緑色発光領域Ｌｇ及び青色発光領域Ｌｂを有する隣り合う３つのサブ画素Ｐにより、１つの画素が構成されている。
　額縁領域Ｆの図１中の右端部には、端子部Ｔが一方向（図中のＹ方向）に延びるように設けられている。また、表示領域Ｄ及び端子部Ｔの間には、図１に示すように、すなわち、額縁領域Ｆにおいて、端子部Ｔの表示領域Ｄ側には、図中のＹ方向を折り曲げの軸として、例えば、１８０°に（Ｕ字状に）折り曲げ可能な折り曲げ部Ｂが一方向（図中のＹ方向）に延びるように設けられている。また、額縁領域Ｆの図１中の上端部及び下端部には、ゲートドライバー回路Ｍが駆動回路として設けられている。なお、額縁領域Ｆには、後述するように、第４周辺ＴＦＴ９ｈ及び第５周辺ＴＦＴ９ｉを組み合わせたＣＭＯＳ回路Ｃがゲートドライバー回路Ｍの一部として設けられている。
　有機ＥＬ表示装置５０は、図３に示すように、ベース基板として設けられた樹脂基板１０と、樹脂基板１０上に設けられたＴＦＴ層３０と、ＴＦＴ層３０上に発光素子層として設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０上に設けられた封止膜４５とを備えている。
　樹脂基板１０は、例えば、ポリイミド樹脂等により構成されている。
　ＴＦＴ層３０は、図３に示すように、樹脂基板１０上に設けられたベースコート膜１１と、ベースコート膜１１上にＮチャネル型の第２ＴＦＴとして設けられた複数の第１画素ＴＦＴ９ａ及び複数の第２画素ＴＦＴ９ｂ（図４参照）と、ベースコート膜１１上に設けられた複数のキャパシタ９ｃ（図４参照）と、各第１画素ＴＦＴ９ａ、各第２画素ＴＦＴ９ｂ及び各キャパシタ９ｃ上に順に設けられた保護絶縁膜２１及び平坦化膜２２とを備えている。ここで、ＴＦＴ層３０では、図２に示すように、図中のＸ方向に互いに平行に延びるように複数のゲート線１８ｇが設けられている。また、ＴＦＴ層３０では、図２に示すように、複数のゲート線１８ｇと交差（直交）する方向、すなわち、図中のＹ方向に互いに平行に延びるように複数のソース線２０ｈが設けられている。また、ＴＦＴ層３０では、図２に示すように、図中のＹ方向に互いに平行に延びるように複数の電源線２０ｉが設けられている。そして、各電源線２０ｉは、図２に示すように、各ソース線２０ｈと隣り合うように設けられている。また、ＴＦＴ層３０では、図４に示すように、各サブ画素Ｐにおいて、第１画素ＴＦＴ９ａ、第２画素ＴＦＴ９ｂ及びキャパシタ９ｃがそれぞれ設けられている。なお、ＴＦＴ層３０では、図３に示すように、樹脂基板１０上に、ベースコート膜１１、後述する第１半導体層１２ａとなる第１半導体膜、第３無機絶縁膜として設けられた第１ゲート絶縁膜１３、後述する第３ゲート電極１４ａ等となる第１金属膜、第２無機絶縁膜として設けられた第１層間絶縁膜１５、後述する第２半導体層１６ａ等となる第２半導体膜、第１無機絶縁膜として設けられた第２ゲート絶縁膜１７ａ及び１７ｂ、ゲート線１８ｇ等となる第２金属膜、第４無機絶縁膜として設けられた第２層間絶縁膜１９、ソース線２０ｈや電源線２０ｉ等となる第３金属膜、保護絶縁膜２１、並びに平坦化膜２２が順に積層されている。
　ベースコート膜１１、第１ゲート絶縁膜１３、第１層間絶縁膜１５、第２ゲート絶縁膜１７ａ及び１７ｂ、第２層間絶縁膜１９並びに保護絶縁膜２１は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の単層膜又は積層膜の無機絶縁膜により構成されている。ここで、少なくとも第１層間絶縁膜１５の第２半導体層１６ａ側、並びに第２ゲート絶縁膜１７ａ及び１７ｂの第２半導体層１６ａ側は、酸化シリコン膜により構成されている。
　第１画素ＴＦＴ９ａは、図４に示すように、各サブ画素Ｐにおいて、対応するゲート線１８ｇ及びソース線２０ｈに電気的に接続されている。また、第１画素ＴＦＴ９ａは、図３に示すように、第１層間絶縁膜１５上に設けられた第２半導体層１６ａと、第２半導体層１６ａ上に第２ゲート絶縁膜１７ａを介して設けられたゲート電極１８ａと、第２層間絶縁膜１９上に互いに離間するように設けられた第２ソース電極２０ａ及び第２ドレイン電極２０ｂとを備えている。なお、本実施形態では、シングルゲート構造を有する第１画素ＴＦＴ９ａを例示したが、第１画素ＴＦＴ９ａは、後述する第５周辺ＴＦＴ９ｉのように、ダブルゲート構造を有していてもよい。
　第２半導体層１６ａは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体からなる第２半導体膜により形成され、図３に示すように、互いに離間するように規定された第２ソース領域１６ａａ及び第２ドレイン領域１６ａｂと、第２ソース領域１６ａａ及び第２ドレイン領域１６ａｂの間に規定された第２チャネル領域１６ａｃとを備えている。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は、特に限定されない。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の代わりに、他の酸化物半導体を含んでいてもよい。他の酸化物半導体としては、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えば、Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。ここで、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）及びＺｎ（亜鉛）の三元系酸化物である。また、他の酸化物半導体としては、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）等を含んでいてもよい。なお、Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素、１７族元素等のうち１種又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態のもの、多結晶状態のもの、非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。
　ゲート電極１８ａは、図３に示すように、第２半導体層１６ａの第２チャネル領域１６ａｃに重なるように設けられ、第２半導体層１６ａの第２ソース領域１６ａａ及び第２ドレイン領域１６ａｂの間の導通を制御するように構成されている。また、ゲート電極１８ａは、ゲート線１８ｇ等と同様に、第２金属膜により形成されている。
　第２ソース電極２０ａ及び第２ドレイン電極２０ｂは、図３に示すように、第２層間絶縁膜１９に形成されたコンタクトホールを介して第２半導体層１６ａの第２ソース領域１６ａａ及び第２ドレイン領域１６ａｂに電気的にそれぞれ接続されている。また、第２ソース電極２０ａ及び第２ドレイン電極２０ｂは、ソース線２０ｈや電源線２０ｉと同様に、第３金属膜により形成されている。
　第２画素ＴＦＴ９ｂは、図４に示すように、各サブ画素Ｐにおいて、対応する第１画素ＴＦＴ９ａ及び電源線２０ｉに電気的に接続されている。また、第２画素ＴＦＴ９ｂは、上述した第１画素ＴＦＴ９ａと同様に、第２半導体層１６ａ、ゲート電極１８ａ、第２ソース電極２０ａ及び第２ドレイン電極２０ｂを備えている。
　キャパシタ９ｃは、図４に示すように、各サブ画素Ｐにおいて、対応する第１画素ＴＦＴ９ａ及び電源線２０ｉに電気的に接続されている。ここで、キャパシタ９ｃは、例えば、第２金属膜により形成された下側導電層と、第３金属膜により形成された設けられた上側導電層と、それらの下側導電層及び上側導電層の間に設けられた第２層間絶縁膜１９とを備えている。なお、上側導電層は、第２層間絶縁膜１９に形成されたコンタクトホールを介して電源線２０ｉに電気的に接続されている。
　平坦化膜２２は、表示領域Ｄにおいて、平坦な表面を有し、例えば、ポリイミド樹脂等の有機樹脂材料等により構成されている。
　有機ＥＬ素子層４０は、図３に示すように、複数のサブ画素Ｐに対応して、ＴＦＴ層３０上にマトリクス状に配列するように複数の発光素子として設けられた複数の有機ＥＬ素子３５を備えている。ここで、有機ＥＬ素子３５は、図３に示すように、ＴＦＴ層３０上に設けられた第１電極３１と、第１電極３１上に設けられた有機ＥＬ層３３、表示領域Ｄ全体で共通するように有機ＥＬ層３３上に設けられた第２電極３４とを備えている。
　第１電極３１は、保護絶縁膜２１及び平坦化膜２２に形成されたコンタクトホールを介して、各サブ画素Ｐの第２画素ＴＦＴ９ｂの第２ドレイン電極２０ｂに電気的に接続されている。また、第１電極３１は、有機ＥＬ層３３にホール（正孔）を注入する機能を有している。また、第１電極３１は、有機ＥＬ層３３への正孔注入効率を向上させるために、仕事関数の大きな材料で形成するのがより好ましい。ここで、第１電極３１を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）等の金属材料が挙げられる。また、第１電極３１を構成する材料は、例えば、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）等の合金であっても構わない。さらに、第１電極３１を構成する材料は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）のような導電性酸化物等であってもよい。また、第１電極３１は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数の大きな化合物材料としては、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等が挙げられる。さらに、第１電極３１の周端部は、表示領域Ｄ全体に格子状に設けられたエッジカバー２２で覆われている。ここで、エッジカバー３２は、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ（spin on glass）材料等により構成されている。
　有機ＥＬ層３３は、図５に示すように、第１電極３１上に順に積層された正孔注入層１、正孔輸送層２、発光層３、電子輸送層４及び電子注入層５を備えている。
　正孔注入層１は、陽極バッファ層とも呼ばれ、第１電極３１と有機ＥＬ層３３とのエネルギーレベルを近づけ、第１電極３１から有機ＥＬ層３３への正孔注入効率を改善する機能を有している。ここで、正孔注入層１を構成する材料としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、フェニレンジアミン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体等が挙げられる。
　正孔輸送層２は、第１電極３１から有機ＥＬ層３３への正孔の輸送効率を向上させる機能を有している。ここで、正孔輸送層２を構成する材料としては、例えば、ポルフィリン誘導体、芳香族第三級アミン化合物、スチリルアミン誘導体、ポリビニルカルバゾール、ポリ－ｐ－フェニレンビニレン、ポリシラン、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アリールアミン誘導体、アミン置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体、水素化アモルファスシリコン、水素化アモルファス炭化シリコン、硫化亜鉛、セレン化亜鉛等が挙げられる。
　発光層３は、第１電極３１及び第２電極３４による電圧印加の際に、第１電極３１及び第２電極３４から正孔及び電子がそれぞれ注入されると共に、正孔及び電子が再結合する領域である。ここで、発光層３は、発光効率が高い材料により形成されている。そして、発光層３を構成する材料としては、例えば、金属オキシノイド化合物［８－ヒドロキシキノリン金属錯体］、ナフタレン誘導体、アントラセン誘導体、ジフェニルエチレン誘導体、ビニルアセトン誘導体、トリフェニルアミン誘導体、ブタジエン誘導体、クマリン誘導体、ベンズオキサゾール誘導体、オキサジアゾール誘導体、オキサゾール誘導体、ベンズイミダゾール誘導体、チアジアゾール誘導体、ベンゾチアゾール誘導体、スチリル誘導体、スチリルアミン誘導体、ビススチリルベンゼン誘導体、トリススチリルベンゼン誘導体、ペリレン誘導体、ペリノン誘導体、アミノピレン誘導体、ピリジン誘導体、ローダミン誘導体、アクイジン誘導体、フェノキサゾン、キナクリドン誘導体、ルブレン、ポリ－ｐ－フェニレンビニレン、ポリシラン等が挙げられる。
　電子輸送層４は、電子を発光層３まで効率良く移動させる機能を有している。ここで、電子輸送層４を構成する材料としては、例えば、有機化合物として、オキサジアゾール誘導体、トリアゾール誘導体、ベンゾキノン誘導体、ナフトキノン誘導体、アントラキノン誘導体、テトラシアノアントラキノジメタン誘導体、ジフェノキノン誘導体、フルオレノン誘導体、シロール誘導体、金属オキシノイド化合物等が挙げられる。
　電子注入層５は、第２電極３４と有機ＥＬ層３３とのエネルギーレベルを近づけ、第２電極３４から有機ＥＬ層３３へ電子が注入される効率を向上させる機能を有し、この機能により、有機ＥＬ素子３５の駆動電圧を下げることができる。なお、電子注入層５は、陰極バッファ層とも呼ばれる。ここで、電子注入層５を構成する材料としては、例えば、フッ化リチウム（ＬｉＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）、フッ化ストロンチウム（ＳｒＦ２）、フッ化バリウム（ＢａＦ２）のような無機アルカリ化合物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ストロンチウム（ＳｒＯ）等が挙げられる。
　第２電極３４は、図３に示すように、各有機ＥＬ層３３及びエッジカバー３２を覆うように設けられている。また、第２電極３４は、有機ＥＬ層３３に電子を注入する機能を有している。また、第２電極３４は、有機ＥＬ層３３への電子注入効率を向上させるために、仕事関数の小さな材料で構成するのがより好ましい。ここで、第２電極３４を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ナトリウム（Ｎａ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）等が挙げられる。また、第２電極３４は、例えば、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等の合金により形成されていてもよい。また、第２電極３４は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等の導電性酸化物により形成されていてもよい。また、第２電極３４は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数が小さい材料としては、例えば、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、フッ化リチウム（ＬｉＦ）、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等が挙げられる。
　封止膜４５は、図３に示すように、第２電極３４を覆うように設けられ、第２電極３４上に順に積層された第１無機封止膜４１、有機封止膜４２及び第２無機封止膜４３を備え、有機ＥＬ素子３５の有機ＥＬ層３３を水分や酸素等から保護する機能を有している。ここで、第１無機封止膜４１及び第２無機封止膜４３は、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜により構成されている。また、有機封止膜４２は、例えば、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂等の有機樹脂材料により構成されている。
　また、有機ＥＬ表示装置５０（ＴＦＴ層３０）の額縁領域Ｆのゲートドライバー回路Ｍは、図６に示すように、各ゲート線１８ｇに対して設けられたフリップフロップ回路Ａ及びＣＭＯＳ回路Ｃを備えている。
　フリップフロップ回路Ａは、図６に示すように、Ｐチャネル型の第１ＴＦＴとして設けられた第１周辺ＴＦＴ９ｅ、第２周辺ＴＦＴ９ｆ及び第３周辺ＴＦＴ９ｇと、１つのキャパシタ９ｊとを備え、クロック信号ＣＫ及び反転されたクロック信号ＣＫＢを交差するように入力することにより、クロック信号ＣＫから半周期シフトされたゲート信号をノードＮ１に出力するように構成されている。
　第１周辺ＴＦＴ９ｅ、第２周辺ＴＦＴ９ｆ及び第３周辺ＴＦＴ９ｇは、後述する第４周辺ＴＦＴ９ｈと同様に、第１半導体層１２ａ、第３ゲート電極１４ａ、第１ソース電極２０ｃ及び第１ドレイン電極２０ｄを備えている。
　第１周辺ＴＦＴ９ｅは、図６に示すように、そのゲート電極（第３ゲート電極１４ａ）にクロック信号が入力され、そのソース電極（第１ソース電極２０ｃ）がハイレベルＶＤＤの電源線に電気的に接続され、そのドレイン電極（第１ドレイン電極２０ｄ）がノードＮ１に電気的に接続されている。
　第２周辺ＴＦＴ９ｆは、図６に示すように、そのゲート電極（第３ゲート電極１４ａ）がノードＮ２に電気的に接続され、そのソース電極（第１ソース電極２０ｃ）に反転されたクロック信号ＣＫＢが入力され、そのドレイン電極（第１ドレイン電極２０ｄ）がノードＮ１に電気的に接続されている。
　第３周辺ＴＦＴ９ｇは、図６に示すように、そのゲート電極（第３ゲート電極１４ａ）にクロック信号が入力され、そのソース電極（第１ソース電極２０ｃ）に開始パルスＳＵが入力され、そのドレイン電極（第１ドレイン電極２０ｄ）がノードＮ２に電気的に接続されている。ここで、開始パルスＳＵは、フリップフロップ回路Ａが最初の第１の段の場合に適用され、フリップフロップ回路Ａがその次の第２の段の場合には、開始パルスＳＵの代わりに、第１の段で出力されたゲート信号が入力される。そのため、それ以降の段では、フリップフロップ回路Ａの第３周辺ＴＦＴ９ｇのソース電極（第１ソース電極２０ｃ）には、その前段のゲート信号が入力される。
　キャパシタ９ｊは、図６に示すように、ノードＮ１及びＮ２の間に連結され、第２周辺ＴＦＴ９ｆにおける第１ドレイン電極２０ｄ及び第３ゲート電極１４ａの間の電圧を維持するように構成されている。
　ＣＭＯＳ回路Ｃは、図６及び図７に示すように、Ｐチャネル型の第１ＴＦＴとして設けられた第４周辺ＴＦＴ９ｈと、Ｎチャネル型の第２ＴＦＴとして設けられた第５周辺ＴＦＴ９ｉとを備え、ノードＮ３から入力されるゲート信号がローレベル電圧ＶＳＳと同電位の場合、第４周辺ＴＦＴ９ｈがオンになり、第５周辺ＴＦＴ９ｉがオフになり、ハイレベル電圧ＶＤＤと同電位をノードＮ４から出力し、ノードＮ３から入力されるゲート信号がハイレベル電圧ＶＤＤと同電位の場合、第４周辺ＴＦＴ９ｈがオフになり、第５周辺ＴＦＴ９ｉがオンになり、ローレベル電圧ＶＳＳと同電位をノードＮ４から出力するように構成されている。なお、ＣＭＯＳ回路ＣのノードＮ３は、フリップフロップ回路ＡのノードＮ１に電気的に接続されている。
　第４周辺ＴＦＴ９ｈは、図６に示すように、そのゲート電極（第３ゲート電極１４ａ）がノードＮ３に電気的に接続され、そのソース電極（第１ソース電極２０ｃ）がハイレベル電圧ＶＤＤの電源線に電気的に接続され、そのドレイン電極（第１ドレイン電極２０ｄ）がノードＮ４に電気的に接続されている。また、第４周辺ＴＦＴ９ｈは、図７に示すように、ベースコート膜１１上に設けられた第１半導体層１２ａと、第１半導体層１２ａの樹脂基板１０と反対側に第１ゲート絶縁膜１３を介して設けられた第３ゲート電極１４ａと、第２層間絶縁膜１９上に互いに離間するように設けられた第１ソース電極２０ｃ及び第１ドレイン電極２０ｄとを備えている。
　第１半導体層１２ａは、例えば、ＬＴＰＳ（low temperature polysilicon）等のポリシリコンにより形成され、図７に示すように、互いに離間するように規定された第１ソース領域１２ａａ及び第１ドレイン領域１２ａｂと、第１ソース領域１２ａａ及び第１ドレイン領域１２ａｂの間に規定された第１チャネル領域１２ａｃとを備えている。
　第３ゲート電極１４ａは、図７に示すように、第１半導体層１２ａの第１チャネル領域１２ａｃに重なるように設けられ、第１半導体層１２ａの第１ソース領域１２ａａ及び第１ドレイン領域１２ａｂの間の導通を制御するように構成されている。また、第３ゲート電極１４ａは、第２ゲート電極１４ｂと同一材料により同一層に設けられ、上述したように、第１金属膜により形成されている。
　第１ソース電極２０ｃ及び第１ドレイン電極２０ｄは、図７に示すように、第１ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１９に形成されたコンタクトホールを介して、第１半導体層１２ａの第１ソース領域１２ａａ及び第１ドレイン領域１２ａｂに電気的にそれぞれ接続されている。また、第１ソース電極２０ｃ及び第１ドレイン電極２０ｄは、ソース線２０ｈや電源線２０ｉ等と同様に、第３金属膜により形成されている。
　第５周辺ＴＦＴ９ｉは、図６に示すように、そのゲート電極（第１ゲート電極１８ｂ及び第２ゲート電極１４ｂ）がノードＮ３に電気的に接続され、そのソース電極（第２ソース電極２０ｅ）がローレベル電圧ＶＳＳの電源線に電気的に接続され、そのドレイン電極（第２ドレイン電極２０ｆ）がノードＮ４に電気的に接続されている。また、第５周辺ＴＦＴ９ｉは、図７に示すように、第１層間絶縁膜１５上に設けられた第２半導体層１６ｂと、第２半導体層１６ｂの樹脂基板１０と反対側に第２ゲート絶縁膜１７ｂを介して設けられた第１ゲート電極１８ｂと、第２半導体層１６ｂの樹脂基板１０側に第１層間絶縁膜１５を介して設けられた第２ゲート電極１４ｂと、第２層間絶縁膜１９上に互いに離間するように設けられた第２ソース電極２０ｅ及び第２ドレイン電極２０ｆとを備えている。さらに、第５周辺ＴＦＴ９ｉは、図８に示すように、第１ゲート電極１８ｂに電圧（Ｖｔｇ）が印加されないオフ期間（Ｖｔｇ＝０Ｖ）中に第２ゲート電極１４ｂに負の電圧（例えば、Ｖｂｇ＝－５～－４Ｖ）を印加するように構成され、オフ期間中のホットキャリアが蓄積されないようになっている。なお、図８において、Ｖｄは、第２ソース電極２０ｅ及び第２ドレイン電極２０ｆの間に印加される電圧である。また、第５周辺ＴＦＴ９ｉは、図８に示すように、第１ゲート電極１８ｂに電圧（Ｖｔｇ）が印加されるオン期間（例えば、Ｖｔｇ＝＋４０～＋５０Ｖ）中に第２ゲート電極１４ｂに０Ｖの電圧（Ｖｂｇ＝０Ｖ）を印加するように構成されている。
　第２半導体層１６ｂは、第２半導体層１６ａと同様に、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体からなる第２半導体膜により形成され、図７に示すように、互いに離間するように規定された第２ソース領域１６ｂａ及び第２ドレイン領域１６ｂｂと、第２ソース領域１６ｂａ及び第２ドレイン領域１６ｂｂの間に規定された第２チャネル領域１６ｂｃとを備えている。
　第１ゲート電極１８ｂは、図７に示すように、第２半導体層１６ｂの第２チャネル領域１６ｂｃに重なるように設けられ、第２半導体層１６ｂの第２ソース領域１６ｂａ及び第２ドレイン領域１６ｂｂの間の導通を制御するように構成されている。また、第１ゲート電極１８ｂは、ゲート線１８ｇ等と同様に、第２金属膜により形成されている。
　第２ゲート電極１４ｂは、図７に示すように、第２半導体層１６ｂの第２チャネル領域１６ｂｃに重なるように設けられ、第２半導体層１６ｂの第２ソース領域１６ｂａ及び第２ドレイン領域１６ｂｂの間の導通を制御するように構成されている。また、第２ゲート電極１４ｂは、第３ゲート電極１４ａと同様に、第１金属膜により形成されている。
　第２ソース電極２０ｅ及び第２ドレイン電極２０ｆは、図７に示すように、第２層間絶縁膜１９に形成されたコンタクトホールを介して、第２半導体層１６ｂの第２ソース領域１６ｂａ及び第２ドレイン領域１６ｂに電気的にそれぞれ接続されている。また、第２ソース電極２０ｅ及び第２ドレイン電極２０ｆは、ソース線２０ｈや電源線２０ｉ等と同様に、第３金属膜により形成されている。
　ここで、ゲートドライバー回路Ｍ（フリップフロップ回路Ａ及びＣＭＯＳ回路Ｃ）の動作について説明する。
　フリップフロップ回路Ａにおいて、例えば、クロック信号ＣＫがローレベルであり、反転されたクロック信号ＣＫＢがハイレベルであり、開始パルスＳＵがローレベルである場合には、第１周辺ＴＦＴ９ｅ及び第３周辺ＴＦＴ９ｇがオンとなる。このとき、第２周辺ＴＦＴ９ｆの第３ゲート電極１４ａにローレベルの開始パルスＳＵが入力され、第２周辺ＴＦＴ９ｆがオンとなるものの、第２周辺ＴＦＴ９ｆの第１ソース電極２０ｃにハイレベルの反転されたクロック信号ＣＫＢが印加されるので、第２周辺ＴＦＴ９ｆを介して電流が流れない。したがって、ノードＮ１には、ハイレベルのゲート信号が出力される。続いて、ノードＮ１から出力されたハイレベルのゲート信号がノードＮ３に入力され、そのゲート信号がハイレベル電圧ＶＤＤと同電位であるので、第４周辺ＴＦＴ９ｈがオフになり、第５周辺ＴＦＴ９ｉがオンになり、ローレベル電圧ＶＳＳと同電位のゲート信号がノードＮ４から出力される。
　次に、フリップフロップ回路Ａにおいて、例えば、クロック信号ＣＫがハイレベルであり、反転されたクロック信号ＣＫＢがローレベルであり、開始パルスＳＵがハイレベルである場合には、第１周辺ＴＦＴ９ｅ及び第３周辺ＴＦＴ９ｇがオフとなる。このとき、ローレベルの反転されたクロック信号ＣＫＢが第２周辺ＴＦＴ９ｆの第１ソース電極２０ｃに入力されるので、第２周辺ＴＦＴ９ｆがオンとなる。そして、ノードＮ１に格納されていたハイレベルの電圧により、第２周辺ＴＦＴ９ｆを介して電流が流れ、ノードＮ１では、ローレベルの反転されたクロック信号ＣＫＢだけ電圧が下降する。これは、キャパシタ９ｊの一方の端子が連結されたノードＮ２が、第３周辺ＴＦＴ９ｇのオフによりフローティング状態となるので、ノードＮ２の電圧は、ノードＮ１の電圧が下降する分だけ下降し、フルダウンが可能となるためである。したがって、ノードＮ１には、ローレベルのゲート信号が出力される。続いて、ノードＮ１から出力されたローレベルのゲート信号がノードＮ３に入力され、そのゲート信号がローレベル電圧ＶＳＳと同電位の場合、第４周辺ＴＦＴ９ｈがオンになり、第５周辺ＴＦＴ９ｉがオフになり、ハイレベル電圧ＶＤＤと同電位のゲート信号がノードＮ４から出力される。
　上述した有機ＥＬ表示装置５０は、各サブ画素Ｐにおいて、ゲート線１８ｇを介して第１画素ＴＦＴ９ａにゲート信号を入力することにより、第１画素ＴＦＴ９ａをオン状態にし、ソース線２０ｈを介して第２画素ＴＦＴ９ｂのゲート電極１８ａ及びキャパシタ９ｃにデータ信号を書き込み、第２画素ＴＦＴ９ｂのゲート電圧に応じた電源線２０ｉからの電流が有機ＥＬ層３３に供給されることにより、有機ＥＬ層３３の発光層３が発光して、画像表示を行うように構成されている。なお、有機ＥＬ表示装置５０では、第１画素ＴＦＴ９ａがオフ状態になっても、第２画素ＴＦＴ９ｂのゲート電圧がキャパシタ９ｃによって保持されるので、次のフレームのゲート信号が入力されるまで発光層３による発光が維持される。
　次に、本実施形態の有機ＥＬ表示装置５０の製造方法について説明する。ここで、本実施形態の有機ＥＬ表示装置５０の製造方法は、ＴＦＴ層形成工程、有機ＥＬ素子層形成工程及び封止膜形成工程を備える。
　＜ＴＦＴ層形成工程＞
　まず、ガラス基板上に形成した樹脂基板１０上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜（厚さ５０ｎｍ程度）及び酸化シリコン膜（厚さ２５０ｎｍ程度）を順に成膜することにより、ベースコート膜１１を形成する。
　続いて、ベースコート膜１１が形成された基板表面に、例えば、プラズマＣＶＤ法により、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜し、そのアモルファスシリコン膜をレーザーアニール等により結晶化して、ポリシリコンからなる第１半導体膜を形成した後に、その第１半導体膜をパターニングして、第１半導体層１２ａ等を形成する。
　その後、第１半導体層１２ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、第１ゲート絶縁膜１３を形成する。
　さらに、第１ゲート絶縁膜１３が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等の第１金属膜を成膜した後に、その第１金属膜をパターニングして、第３ゲート電極１４ａ及び第２ゲート電極１４ｂ等を形成する。
　続いて、第３ゲート電極１４ａをマスクとして、第１半導体層１２ａに不純物イオンをドーピングすることにより、第１半導体層１２ａの一部を導体化して、第１半導体層１２ａに第１ソース領域１２ａａ、第１ドレイン領域１２ａｂ及び第１チャネル領域１２ａｃを形成する。
　その後、第１半導体層１２ａの一部が導体化された基板表面に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ１５０ｎｍ程度）及び酸化シリコン膜（厚さ１００ｎｍ程度）を順に成膜することにより、第１層間絶縁膜１５を形成する。
　さらに、第１層間絶縁膜１５が形成された基板表面に、例えば、スパッタリング法により、ＩｎＧａＺｎＯ４膜（厚さ３０ｎｍ程度）等の酸化物半導体からなる第２半導体膜を成膜した後に、その第２半導体膜をパターニングすることにより、第２半導体層１６ａ及び１６ｂを形成する。
　続いて、第２半導体層１６ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜した後に、スパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等の第２金属膜を成膜した後に、その第２金属膜をパターニングして、ゲート電極１８ａ、第１ゲート電極１８ｂ及びゲート線１８ｇ等を形成する。
　その後、ゲート電極１８ａ、第１ゲート電極１８ｂ及びゲート線１８ｇから露出する酸化シリコン膜をエッチングすることにより、第２ゲート絶縁膜１７ａ及び１７ｂ等を形成する。
　さらに、第２ゲート絶縁膜１７ａ及び１７ｂ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ３００ｎｍ程度）及び窒化シリコン膜（厚さ１５０ｎｍ程度）を順に成膜することにより、第２層間絶縁膜１９を形成する。なお、第２層間絶縁膜１９を形成した後の熱処理により、第２半導体層１６ａ及び１６ｂの一部を導体化して、第２半導体層１６ａに第２ソース領域１６ａａ、第２ドレイン領域１６ａｂ及び第２チャネル領域１６ａｃが形成されると共に、第２半導体層１６ｂに第２ソース領域１６ｂａ、第２ドレイン領域１６ｂｂ及び第２チャネル領域１６ｂｃが形成される。
　続いて、第２層間絶縁膜１９が形成された基板表面において、第１ゲート絶縁膜１３、第１層間絶縁膜１５、第２層間絶縁膜１９を適宜パターニングすることにより、コンタクトホールを形成する。
　その後、上記コンタクトホールが形成された基板表面に、例えば、スパッタリング法により、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ４００ｎｍ程度）及びチタン膜（厚さ１００ｎｍ程度）等を順に成膜して第３金属膜を形成した後に、その第３金属膜をパターニングして、第２ソース電極２０ａ、第２ドレイン電極２０ｂ、第１ソース電極２０ｃ、第１ドレイン電極２０ｄ、第２ソース電極２０ｅ、第２ドレイン電極２０ｆ、ソース線２０ｈ及び電源線２０ｉ等を形成する。
　さらに、第２ソース電極２０ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ２５０ｎｍ程度）を成膜することにより、保護絶縁膜２１を形成する。
　続いて、保護絶縁膜２１が形成された基板表面に、例えば、スピンコート法やスリットコート法により、アクリル系の感光性樹脂膜（厚さ２μｍ程度）を塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、コンタクトホールを有する平坦化膜２２を形成する。
　最後に、平坦化膜２２のコンタクトホールから露出する保護絶縁膜２１を除去して、そのコンタクトホールを第２画素ＴＦＴ９ｂの第２ドレイン電極２０ｂに到達させる。
　以上のようにして、ＴＦＴ層３０を形成することができる。
　＜有機ＥＬ素子層形成工程＞
　上記ＴＦＴ層形成工程で形成されたＴＦＴ層３０の平坦化膜２２上に、周知の方法を用いて、第１電極３１、エッジカバー３２、有機ＥＬ層３３（正孔注入層１、正孔輸送層２、発光層３、電子輸送層４、電子注入層５）及び第２電極３４を形成することにより、有機ＥＬ素子層４０を形成する。
　＜封止膜形成工程＞
　まず、上記有機ＥＬ素子層形成工程で形成された有機ＥＬ素子層４０が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第１無機封止膜４１を形成する。
　続いて、第１無機封止膜４１が形成された基板表面に、例えば、インクジェット法により、アクリル樹脂等の有機樹脂材料を成膜して、有機封止膜４２を形成する。
　さらに、有機封止膜４２が形成された基板に対して、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第２無機封止膜４３を形成することにより、封止膜４５を形成する。
　最後に、封止膜４５が形成された基板表面に保護シート（不図示）を貼付した後に、樹脂基板１０のガラス基板側からレーザー光を照射することにより、樹脂基板１０の下面からガラス基板を剥離させ、さらに、ガラス基板を剥離させた樹脂基板１０の下面に保護シート（不図示）を貼付する。
　以上のようにして、本実施形態の有機ＥＬ表示装置５０を製造することができる。
　次に、本実施形態の有機ＥＬ表示装置５０のＣＭＯＳ回路Ｃを構成する第５周辺ＴＦＴ９ｉに対して具体的に行った実験（ストレス試験）について説明する。ここで、図９及び図１０は、ＣＭＯＳ回路Ｃを構成する第５周辺ＴＦＴ９ｉにおいて、比較例及び実施例としてストレス試験を行った際のオン状態における閾値電圧の変化を示すグラフである。また、図１１及び図１２は、有機ＥＬ表示装置５０のＣＭＯＳ回路Ｃを構成する第５周辺ＴＦＴ９ｉにおいて、比較例及び実施例としてストレス試験を行った際のオフ状態における閾値電圧の変化を示すグラフである。
　第５周辺ＴＦＴ９ｉは、実際には、図８に示すように、オン／オフのパルス形の電圧波形で駆動させるが、本ストレス試験では、実施例及び比較例での優劣を強調させるために、オン状態及びオフ状態に分けて、第５周辺ＴＦＴ９ｉに電圧を印加し、時間に対する閾値電圧の変化を測定し、第５周辺ＴＦＴ９ｉの特性変化の優劣を評価した。
　具体的に、オン状態のストレス試験において、第１ゲート電極１８ｂに＋５０Ｖの電圧を印加し、第２ソース電極２０ｅ及び第２ドレイン電極２０ｆの間に０Ｖの電圧を印加し、実施例では、第２ゲート電極１４ｂに０Ｖの電圧を印加し、比較例では、第２ゲート電極１４ｂに電圧を印加せずに、閾値電圧の変化を測定した。
　また、オフ状態のストレス試験において、第１ゲート電極１８ｂに０Ｖの電圧を印加し、第２ソース電極２０ｅ及び第２ドレイン電極２０ｆの間に＋５０Ｖの電圧を印加し、実施例では、第２ゲート電極１４ｂに－５Ｖの電圧を印加し、比較例では、第２ゲート電極１４ｂに電圧を印加せずに、閾値電圧の変化を測定した。
　実験結果としては、オン状態では、比較例（図９）及び実施例（図１０）においても、閾値電圧が長時間後でも安定していた。また、オフ状態では、比較例において、図１１に示すように、閾値電圧が短時間で変化し、実施例において、図１２に示すように、閾値電圧が長時間でも安定していた。これにより、オフ状態において、第５周辺ＴＦＴ９ｉの第２ゲート電極１４ｂに負の電圧を印加することにより、第５周辺ＴＦＴ９ｉのオフ状態における特性劣化が抑制されることが分かった。
　以上説明したように、本実施形態の有機ＥＬ表示装置５０によれば、ゲートドライバー回路Ｍの一部として設けられたＣＭＯＳ回路Ｃを構成するＮチャネル型の第５周辺ＴＦＴ９ｉは、酸化物半導体により形成された第２半導体層１６ｂと、第２半導体層１６ｂの樹脂基板１０と反対側に第２ゲート絶縁膜１７ｂを介して設けられた第１ゲート電極１８ｂと、第２半導体層１６ｂの樹脂基板１０側に第１層間絶縁膜１５を介して設けられた第２ゲート電極１４ｂとを備えている。ここで、第５周辺ＴＦＴ９ｉは、第１ゲート電極１８ｂに電圧が印加されないオフ期間中に第２ゲート電極１４ｂに負の電圧を印加するように構成されているので、オフ期間中に第２ソース電極２０ｅ及び第２ドレイン電極２０ｆの間に印加される電圧が高くても、ホットキャリアの生成（蓄積）が抑制され、ドレイン電流（オフ電流）を低減することができる。これにより、酸化物半導体を用いたＮチャネル型の第５周辺ＴＦＴ９ｉにおいて、オフ状態における特性劣化を抑制することができる。
　《第２の実施形態》
　図１３は、本発明に係る表示装置の第２の実施形態を示している。ここで、図１３は、本実施形態の有機ＥＬ表示装置のＣＭＯＳ回路Ｃを構成する第５周辺ＴＦＴ９ｉの駆動動作を示す電圧波形図である。なお、以下の実施形態において、図１～図１２と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記第１の実施形態では、第５周辺ＴＦＴ９ｉにおいて、オン期間中に第２ゲート電極１４ｂに０Ｖの電圧を印加するように構成された有機ＥＬ表示装置５０を例示したが、本実施形態では、第５周辺ＴＦＴ９ｉにおいて、オン期間中に第２ゲート電極１４ｂに正の電圧を印加するように構成された有機ＥＬ表示装置を例示する。
　本実施形態の有機ＥＬ表示装置は、第５周辺ＴＦＴ９ｉの駆動動作が上記第１の実施形態のものと異なっているだけで、それ以外が上記第１の実施形態の有機ＥＬ表示装置５０と実質的に同じになっているので、以下では、第５周辺ＴＦＴ９ｉの駆動動作を中心に説明する。
　第５周辺ＴＦＴ９ｉは、上記第１の実施形態と同様に、そのゲート電極（第１ゲート電極１８ｂ及び第２ゲート電極１４ｂ）がノードＮ３に電気的に接続され、そのソース電極（第２ソース電極２０ｅ）がローレベル電圧ＶＳＳの電源線に電気的に接続され、そのドレイン電極（第２ドレイン電極２０ｆ）がノードＮ４に電気的に接続されている。また、第５周辺ＴＦＴ９ｉは、上記第１の実施形態と同様に、第１層間絶縁膜１５上に設けられた第２半導体層１６ｂと、第２半導体層１６ｂの樹脂基板１０と反対側に第２ゲート絶縁膜１７ｂを介して設けられた第１ゲート電極１８ｂと、第２半導体層１６ｂの樹脂基板１０側に第１層間絶縁膜１５を介して設けられた第２ゲート電極１４ｂと、第２層間絶縁膜１９上に互いに離間するように設けられた第２ソース電極２０ｅ及び第２ドレイン電極２０ｆとを備えている。さらに、第５周辺ＴＦＴ９ｉは、図１３に示すように、第１ゲート電極１８ｂに電圧（Ｖｔｇ）が印加されないオフ期間（Ｖｔｇ＝０Ｖ）中に第２ゲート電極１４ｂに負の電圧（例えば、Ｖｂｇ＝－５～－４Ｖ）を印加するように構成され、オフ期間中のホットキャリアが蓄積されないようになっている。また、第５周辺ＴＦＴ９ｉは、図１３に示すように、第１ゲート電極１８ｂに電圧（Ｖｔｇ）が印加されるオン期間（例えば、Ｖｔｇ＝＋４０～＋５０Ｖ）中に第２ゲート電極１４ｂに正の電圧（例えば、Ｖｂｇ＝＋４０～＋５０Ｖ）を印加するように構成されている。ここで、第５周辺ＴＦＴ９ｉのオン期間中に第２ゲート電極１４ｂに印加される正の電圧は、そのオン期間中に第１ゲート電極１８ｂに印加される正の電圧と同電位になっている。
　本実施形態の有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置５０と同様に、可撓性を有し、各サブ画素Ｐにおいて、第１画素ＴＦＴ９ａ及び第２画素ＴＦＴ９ｂを介して有機ＥＬ層３３の発光層３を適宜発光させることにより、画像表示を行うように構成されている。
　以上説明したように、本実施形態の有機ＥＬ表示装置によれば、ゲートドライバー回路Ｍの一部として設けられたＣＭＯＳ回路Ｃを構成するＮチャネル型の第５周辺ＴＦＴ９ｉは、酸化物半導体により形成された第２半導体層１６ｂと、第２半導体層１６ｂの樹脂基板１０と反対側に第２ゲート絶縁膜１７ｂを介して設けられた第１ゲート電極１８ｂと、第２半導体層１６ｂの樹脂基板１０側に第１層間絶縁膜１５を介して設けられた第２ゲート電極１４ｂとを備えている。ここで、第５周辺ＴＦＴ９ｉは、第１ゲート電極１８ｂに電圧が印加されないオフ期間中に第２ゲート電極１４ｂに負の電圧を印加するように構成されているので、オフ期間中に第２ソース電極２０ｅ及び第２ドレイン電極２０ｆの間に印加される電圧が高くても、ホットキャリアの生成（蓄積）が抑制され、ドレイン電流（オフ電流）を低減することができる。これにより、酸化物半導体を用いたＮチャネル型の第５周辺ＴＦＴ９ｉにおいて、オフ状態における特性劣化を抑制することができる。
　また、本実施形態の有機ＥＬ表示装置によれば、ＣＭＯＳ回路Ｃを構成するＮチャネル型の第５周辺ＴＦＴ９ｉは、第１ゲート電極１８ｂに電圧が印加されるオン期間中に第２ゲート電極１４ｂに第１ゲート電極１８ｂと同電位の正の電圧を印加するように構成されているので、第５周辺ＴＦＴ９ｉのオン電流を増加させることができる。
　《その他の実施形態》
　上記各実施形態では、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層の５層積層構造の有機ＥＬ層を例示したが、有機ＥＬ層は、例えば、正孔注入層兼正孔輸送層、発光層、及び電子輸送層兼電子注入層の３層積層構造であってもよい。
　また、上記各実施形態では、第１電極を陽極とし、第２電極を陰極とした有機ＥＬ表示装置を例示したが、本発明は、有機ＥＬ層の積層構造を反転させ、第１電極を陰極とし、第２電極を陽極とした有機ＥＬ表示装置にも適用することができる。
　また、上記各実施形態では、第１電極に接続されたＴＦＴの電極をドレイン電極とした有機ＥＬ表示装置を例示したが、本発明は、第１電極に接続されたＴＦＴの電極をソース電極と呼ぶ有機ＥＬ表示装置にも適用することができる。
　また、上記各実施形態では、表示装置として有機ＥＬ表示装置を例に挙げて説明したが、本発明は、電流によって駆動される複数の発光素子を備えた表示装置に適用することができ、例えば、量子ドット含有層を用いた発光素子であるＱＬＥＤ（Quantum-dot light emitting diode）を備えた表示装置に適用することができる。
　以上説明したように、本発明は、フレキシブルな表示装置について有用である。
Ｃ　　　　ＣＭＯＳ回路（相補型金属酸化膜半導体回路）
Ｄ　　　　表示領域
Ｆ　　　　額縁領域
Ｍ　　　　ゲートドライバー回路（駆動回路）
Ｐ　　　　サブ画素
９ａ　　　第１画素ＴＦＴ（画素薄膜トランジスタ、第２薄膜トランジスタ）
９ｂ　　　第２画素ＴＦＴ（画素薄膜トランジスタ、第２薄膜トランジスタ）
９ｅ　　　第１周辺ＴＦＴ（第１薄膜トランジスタ）
９ｆ　　　第２周辺ＴＦＴ（第１薄膜トランジスタ）
９ｇ　　　第３周辺ＴＦＴ（第１薄膜トランジスタ）
９ｈ　　　第４周辺ＴＦＴ（第１薄膜トランジスタ）
９ｉ　　　第５周辺ＴＦＴ（第２薄膜トランジスタ）
１０　　　樹脂基板（ベース基板）
１２ａ　　第１半導体層
１３　　　第１ゲート絶縁膜（第３無機絶縁膜）
１４ａ　　第３ゲート電極
１４ｂ　　第２ゲート電極
１５　　　第１層間絶縁膜（第２無機絶縁膜）
１６ａ，１６ｂ　　第２半導体層
１７ｂ　　第２ゲート絶縁膜（第１無機絶縁膜）
１８ｂ　　第１ゲート電極
１９　　　第２層間絶縁膜（第４無機絶縁膜）
２０ｃ　　第１ソース電極
２０ｄ　　第１ドレイン電極
２０ｅ　　第２ソース電極
２０ｆ　　第２ドレイン電極
３０　　　ＴＦＴ層（薄膜トランジスタ層）
３５　　　有機ＥＬ素子（有機エレクトロルミネッセンス素子、発光素子）
４０　　　有機ＥＬ素子層（発光素子層）
４５　　　封止膜
５０　　　有機ＥＬ表示装置

Claims (10)

  1. 　ベース基板と、
    　上記ベース基板上に設けられ、ポリシリコンにより形成された第１半導体層を有する第１薄膜トランジスタ、及び酸化物半導体により形成された第２半導体層を有する第２薄膜トランジスタが配置された薄膜トランジスタ層とを備え、
    　画像表示を行う表示領域、及び該表示領域の周囲に額縁領域が規定され、
    　上記額縁領域に上記第１薄膜トランジスタ及び上記第２薄膜トランジスタを組み合わせた相補型金属酸化膜半導体回路が駆動回路の一部として設けられた表示装置であって、
    　上記相補型金属酸化膜半導体回路における上記第２薄膜トランジスタは、上記第２半導体層の一方の表面側に第１無機絶縁膜を介して設けられた第１ゲート電極と、該第２半導体層の他方の表面側に第２無機絶縁膜を介して設けられた第２ゲート電極とを備え、上記第１ゲート電極に電圧が印加されないオフ期間中に上記第２ゲート電極に負の電圧を印加するように構成されていることを特徴とする表示装置。
  2. 　請求項１に記載された表示装置において、
    　上記駆動回路における上記第２薄膜トランジスタは、上記第１ゲート電極に電圧が印加されるオン期間中に上記第２ゲート電極に正の電圧を印加するように構成されていることを特徴とする表示装置。
  3. 　請求項２に記載された表示装置において、
    　上記オン期間中に上記第２ゲート電極に印加される正の電圧は、該オン期間中に上記第１ゲート電極に印加される正の電圧と同電位であることを特徴とする表示装置。
  4. 　請求項１～３の何れか１つに記載された表示装置において、
    　上記第１ゲート電極は、上記第２半導体層の上記ベース基板と反対側に設けられ、
    　上記第２ゲート電極は、上記第２半導体層の上記ベース基板側に設けられていることを特徴とする表示装置。
  5. 　請求項４に記載された表示装置において、
    　上記第１薄膜トランジスタは、上記第１半導体層の上記ベース基板と反対側に第３無機絶縁膜を介して設けられた第３ゲート電極を備え、
    　上記第３ゲート電極は、上記第２ゲート電極と同一材料により同一層に設けられていることを特徴とする表示装置。
  6. 　請求項５に記載された表示装置において、
    　上記薄膜トランジスタ層には、ポリシリコンからなる第１半導体膜、上記第３無機絶縁膜、第１金属膜、上記第２無機絶縁膜、酸化物半導体からなる第２半導体膜、上記第１無機絶縁膜、第２金属膜、第４無機絶縁膜及び第３金属膜が順に積層され、
    　上記第１半導体層は、上記第１半導体膜により形成され、
    　上記第２半導体層は、上記第２半導体膜により形成され、
    　上記第１ゲート電極は、上記第２金属膜により形成され、
    　上記第２ゲート電極及び第３ゲート電極は、上記第１金属膜により形成されていることを特徴とする表示装置。
  7. 　請求項６に記載された表示装置において、
    　上記第１薄膜トランジスタは、上記第３金属膜により形成された第１ソース電極及び第１ドレイン電極を備え、
    　上記第２薄膜トランジスタは、上記第３金属膜により形成された第２ソース電極及び第２ドレイン電極を備えていることを特徴とする表示装置。
  8. 　請求項１～７の何れか１つに記載された表示装置において、　
    　上記表示領域を構成する各サブ画素には、上記第２薄膜トランジスタとして、複数の画素薄膜トランジスタが設けられていることを特徴とする表示装置。
  9. 　請求項１～８の何れか１つに記載された表示装置において、
    　上記薄膜トランジスタ層上に設けられ、上記表示領域を構成する複数のサブ画素に対応して複数の発光素子が配列された発光素子層と、
    　上記発光素子層上に設けられた封止膜とを備えていることを特徴とする表示装置。
  10. 　請求項９に記載された表示装置において、
    　上記各発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示装置。
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