WO2023112328A1 - 表示装置 - Google Patents

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WO2023112328A1
WO2023112328A1 PCT/JP2021/046821 JP2021046821W WO2023112328A1 WO 2023112328 A1 WO2023112328 A1 WO 2023112328A1 JP 2021046821 W JP2021046821 W JP 2021046821W WO 2023112328 A1 WO2023112328 A1 WO 2023112328A1
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WO
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film
insulating film
display device
layer
electrode
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Application number
PCT/JP2021/046821
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English (en)
French (fr)
Inventor
忠芳 宮本
好伸 中村
Original Assignee
シャープディスプレイテクノロジー株式会社
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements

Definitions

  • the present invention relates to display devices.
  • a thin film transistor (hereinafter also referred to as "TFT") is provided for each sub-pixel, which is the minimum unit of an image.
  • TFT thin film transistor
  • a semiconductor layer constituting a TFT for example, a semiconductor layer made of polysilicon with high mobility, a semiconductor layer made of an oxide semiconductor such as In--Ga--Zn--O with small leakage current, and the like are well known. ing.
  • Patent Document 1 exemplifies an organic EL display device as a display device using a TFT substrate including a TFT having an oxide semiconductor layer.
  • the wiring width is narrowed and the wiring is thickened to suppress an increase in wiring resistance due to the narrow width.
  • the present invention has been made in view of this point, and its object is to suppress deterioration in the characteristics of a thin film transistor using an oxide semiconductor caused by a flattening film.
  • a display device includes a base substrate, a first semiconductor film made of an oxide semiconductor, a first gate insulating film made of an inorganic insulating film, and a first gate insulating film, which are provided on the base substrate.
  • the thin film transistor layer is provided with a plurality of first wirings provided by the first metal film so as to extend parallel to each other, and by the second metal film so as to extend in parallel with each other in a direction crossing the plurality of first wirings. and a plurality of first thin film transistors provided corresponding to a plurality of sub-pixels forming a display region, wherein each of the first thin film transistors is formed of the first semiconductor film.
  • the protective insulating film is provided thinner at the intersections of the plurality of first wirings and the plurality of second wirings than the surrounding portions of the intersections. characterized in that it has a thin film portion that
  • the present invention it is possible to suppress deterioration in the characteristics of a thin film transistor using an oxide semiconductor due to the flattening film.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the invention.
  • FIG. 2 is a plan view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 3 is a cross-sectional view of the organic EL display device according to the first embodiment of the invention.
  • FIG. 4 is an equivalent circuit diagram of a TFT layer that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view of an organic EL layer that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the invention.
  • FIG. 2 is a plan view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 3 is a cross-sectional view of the organic EL display device according to the first embodiment of the invention.
  • FIG. 6 is a cross-sectional view of a main portion of a wiring crossing portion of a TFT layer that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 7 is a fragmentary cross-sectional view of the anode contact portion of the TFT layer that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 8 is a fragmentary cross-sectional view of a wiring crossing portion of a TFT layer constituting an organic EL display device according to a second embodiment of the present invention, and corresponds to FIG.
  • FIG. 1 is a plan view showing a schematic configuration of the organic EL display device 50 of this embodiment.
  • 2 is a plan view of the display area D of the organic EL display device 50.
  • FIG. 3 is a cross-sectional view of the organic EL display device 50.
  • FIG. 4 is an equivalent circuit diagram of the TFT layer 30a that constitutes the organic EL display device 50.
  • FIG. 1 is a plan view showing a schematic configuration of the organic EL display device 50 of this embodiment.
  • 2 is a plan view of the display area D of the organic EL display device 50.
  • FIG. 3 is a cross-sectional view of the organic EL display device 50.
  • FIG. 4 is an equivalent circuit diagram of the TFT layer 30a that constitutes the organic EL display device 50.
  • FIG. 1 is a plan view showing a schematic configuration of the organic EL display device 50 of this embodiment.
  • 2 is a plan view of the display area D of the organic EL display device 50.
  • FIG. 3 is a cross
  • FIG. 5 is a cross-sectional view of the organic EL layer 33 forming the organic EL display device 50.
  • FIG. 6 is a cross-sectional view of a main part of a wiring crossing portion of the TFT layer 30a.
  • FIG. 7 is a cross-sectional view of the main part of the anode contact portion of the thin film transistor layer 30a.
  • the organic EL display device 50 includes, for example, a rectangular display area D for displaying an image, and a frame area F provided around the display area D in a frame shape.
  • the rectangular display area D is exemplified, but the rectangular shape includes, for example, a shape with arc-shaped sides, a shape with arc-shaped corners, and a shape with arc-shaped corners.
  • a substantially rectangular shape such as a shape with a notch is also included.
  • a plurality of sub-pixels P are arranged in a matrix. Further, in the display region D, as shown in FIG. 2, for example, sub-pixels P having a red light-emitting region Lr for displaying red, sub-pixels P having a green light-emitting region Lg for displaying green, and a sub-pixel P having a blue light-emitting region Lb for displaying blue is provided so as to be adjacent to each other. In addition, in the display area D, for example, one pixel is configured by three adjacent sub-pixels P each having a red light emitting area Lr, a green light emitting area Lg, and a blue light emitting area Lb.
  • a terminal portion T is provided so as to extend in one direction (vertical direction in the figure) at the right end portion of the frame area F in FIG. Further, between the display area D and the terminal portion T, as shown in FIG. For example, a bent portion B that can be bent at 180° (U-shaped) is provided so as to extend in one direction (vertical direction in the figure).
  • Driving circuits M are provided as peripheral circuits at the upper and lower ends of the frame region F in FIG.
  • the organic EL display device 50 includes a resin substrate 10 provided as a base substrate, a TFT layer 30a provided on the resin substrate 10, and a light emitting element layer provided on the TFT layer 30a. It has an organic EL element layer 40 and a sealing film 45 provided to cover the organic EL element layer 40 .
  • the resin substrate 10 is made of, for example, polyimide resin.
  • the TFT layer 30a includes a base coat film 11 provided on the resin substrate 10, a plurality of first in-pixel TFTs 9a (see FIG. 4) provided on the base coat film 11, and a plurality of second TFTs 9a.
  • An insulating film 21 and a planarizing film 22 are provided.
  • the TFT layer 30a as shown in FIGS.
  • a plurality of gate lines 18g are provided as first lines so as to extend parallel to each other in the horizontal direction in the drawings.
  • a plurality of source lines 20f extend parallel to each other in a direction intersecting (perpendicular to) the plurality of gate lines 18g, that is, in the vertical direction in the drawings. It is provided as a second wiring.
  • a plurality of power supply lines 20g are provided as second wiring so as to extend parallel to each other in the vertical direction in the drawings.
  • Each power supply line 20g is provided adjacent to each source line 20f, as shown in FIG.
  • the TFT layer 30a as shown in FIG.
  • each sub-pixel P is provided with a first in-pixel TFT 9a, a second in-pixel TFT 9b, and a capacitor 9c.
  • a base coat film 11 a second semiconductor film serving as a second semiconductor layer 12a described later, a second gate insulating film 13, and a third semiconductor film serving as a second gate electrode 14a described later.
  • a metal film, a second interlayer insulating film 15, a first semiconductor film forming a first semiconductor layer 16a to be described later, a first gate insulating film 17, a first metal film forming a gate line 18g, a first interlayer insulating film 19, a source line A second metal film 20 d , a protective insulating film 21 and a planarization film 22 are laminated in this order on the resin substrate 10 .
  • the base coat film 11, the second gate insulating film 13, the second interlayer insulating film 15, the first gate insulating film 17, the first interlayer insulating film 19, and the protective insulating film 21 are made of, for example, silicon nitride, silicon oxide, silicon oxynitride, or the like. is composed of a single layer film or a laminated film of inorganic insulating films.
  • at least the second interlayer insulating film 15 and the first semiconductor layer 16a side of the first gate insulating film 17 are composed of a silicon oxide film.
  • the protective insulating film 21 is formed at the intersections of the plurality of gate lines 18g and the plurality of source lines 20f (and the plurality of power supply lines 20g) and the portions around the intersections. It has a thin film portion Ta provided thinner (for example, about 50 nm thick) than (for example, about 250 nm thick).
  • a two-dot chain line 21R in FIG. 6 indicates the surface of the protective insulating film 21 when not etched back in the TFT layer forming step of the manufacturing method described later.
  • the first in-pixel TFT 9a is electrically connected to the corresponding gate line 18g and source line 20f in each sub-pixel P, as shown in FIG.
  • the first in-pixel TFT 9a includes a first semiconductor layer (16a), a gate electrode (18a), a first source electrode (20a), and a first drain electrode (20b) in the same manner as the second in-pixel TFT 9b, which will be described later. provided as a first TFT.
  • the second in-pixel TFT 9b is electrically connected to the corresponding first in-pixel TFT 9a and the power supply line 20g in each sub-pixel P, as shown in FIG. Further, as shown in FIG. 3, the second in-pixel TFT 9b has a first semiconductor layer 16a provided on the second interlayer insulating film 15, and a first semiconductor layer 16a provided on the first semiconductor layer 16a with the first gate insulating film 17 interposed therebetween. A first gate electrode 18a is provided, and a first source electrode 20a and a first drain electrode 20b are provided on the first interlayer insulating film 19 so as to be separated from each other, and are provided as a first TFT.
  • the second semiconductor layer 16a is formed of, for example, an In--Ga--Zn--O-based oxide semiconductor, and as shown in FIG. It comprises a region 16ab and a first channel region 16ac defined between a first source region 16aa and a first drain region 16ab.
  • the In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition ratio) of In, Ga, and Zn is not particularly limited.
  • In--Ga--Zn--O based semiconductors may be amorphous or crystalline.
  • the crystalline In--Ga--Zn--O-based semiconductor As the crystalline In--Ga--Zn--O-based semiconductor, a crystalline In--Ga--Zn--O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable. Further, another oxide semiconductor may be included instead of the In--Ga--Zn--O-based semiconductor. Other oxide semiconductors may include, for example, In—Sn—Zn—O-based semiconductors (eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO). Here, the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • oxide semiconductors include In--Al--Zn--O based semiconductors, In--Al--Sn--Zn--O based semiconductors, Zn--O based semiconductors, In--Zn--O based semiconductors, Zn--Ti-- O-based semiconductor, Cd--Ge--O-based semiconductor, Cd--Pb--O-based semiconductor, CdO (cadmium oxide), Mg--Zn--O-based semiconductor, In--Ga--Sn--O-based semiconductor, In--Ga--O-based semiconductor Semiconductors, Zr-In-Zn-O-based semiconductors, Hf-In-Zn-O-based semiconductors, Al-Ga-Zn-O-based semiconductors, Ga-Zn-O-based semiconductors, In-Ga-Zn-Sn-O-based semiconductors Semiconductors such as InGaO 3 (ZnO) 5 , magnesium zinc oxide (Mg
  • the first gate electrode 18a is provided so as to overlap the first channel region 16ac of the first semiconductor layer 16a. configured to control conduction between The first gate electrode 18a is made of the first metal film, like the gate line 18g.
  • the first source electrode 20a and the first drain electrode 20b are connected to the first semiconductor layer 16a through contact holes formed in the first gate insulating film 17 and the first interlayer insulating film 19, as shown in FIG. It is electrically connected to the source region 16aa and the first drain region 16ab. Also, the first source electrode 20a and the first drain electrode 20b are formed of the second metal film, like the source line 20f and the power line 20g. As shown in FIG. 3, the first drain electrode 20b of the second in-pixel TFT 9b is connected to the first electrode 31a via a contact hole formed in the protective insulating film 21 and the planarizing film 22, as will be described later. is electrically connected to Here, as shown in FIG.
  • the protective insulating film 21 is formed in a portion (for example, thickness It has a thin film portion Tb which is thinner (for example, about 50 nm) than the thickness of about 250 nm).
  • a two-dot chain line 21R in FIG. 7 indicates the surface of the protective insulating film 21 when not etched back in the TFT layer forming step of the manufacturing method described later.
  • the capacitor 9c is electrically connected to the corresponding first in-pixel TFT 9a and power supply line 20g in each sub-pixel P, as shown in FIG.
  • the capacitor 9c is composed of, for example, a lower conductive layer formed of a first metal film, a provided upper conductive layer formed of a second metal film, and a combination of the lower conductive layer and the upper conductive layer. and a first interlayer insulating film 19 provided therebetween.
  • the upper conductive layer is electrically connected to the power line 20g through a contact hole formed in the first interlayer insulating film 19. As shown in FIG.
  • the planarization film 22 has a flat surface in the display area D, and is made of, for example, an organic resin material such as polyimide resin.
  • the organic EL element layer 40 includes a plurality of first electrodes 31a, a common edge cover 32a, a plurality of organic EL layers 33, and a common edge cover 32a, which are stacked in order corresponding to the plurality of sub-pixels P.
  • a second electrode 34 is provided.
  • the first electrode 31a, the organic EL layer 33 and the second electrode 34 constitute an organic EL element 35 (see FIG. 4), as shown in FIG.
  • the first electrode 31a is electrically connected to the first drain electrode 20b of the second intra-pixel TFT 9b of each sub-pixel P through a contact hole formed in the protective insulating film 21 and the planarizing film 22, as shown in FIG. properly connected.
  • the first electrode 31 a also has a function of injecting holes into the organic EL layer 33 .
  • the first electrode 31a is more preferably made of a material having a large work function in order to improve the efficiency of injecting holes into the organic EL layer 33 .
  • examples of materials constituting the first electrode 31a include silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), and gold (Au).
  • the material forming the first electrode 31a may be an alloy such as astatine (At)/astatine oxide (AtO 2 ).
  • the material constituting the first electrode 31a is, for example, conductive oxides such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO). There may be.
  • the first electrode 31a may be formed by laminating a plurality of layers made of the above materials. Compound materials having a large work function include, for example, indium tin oxide (ITO) and indium zinc oxide (IZO).
  • the edge cover 32a is made of, for example, an organic resin material such as polyimide resin or acrylic resin, or a polysiloxane-based SOG (spin on glass) material.
  • an organic resin material such as polyimide resin or acrylic resin
  • a polysiloxane-based SOG (spin on glass) material As shown in FIG. 3, part of the surface of the edge cover 32a protrudes upward in the drawing and serves as a pixel photospacer provided in an island shape.
  • the organic EL layer 33 is provided as a light emitting functional layer, and as shown in FIG. and an electron injection layer 5 .
  • the hole injection layer 1 is also called an anode buffer layer, and has the function of bringing the energy levels of the first electrode 31 a and the organic EL layer 33 closer to each other and improving the efficiency of hole injection from the first electrode 31 a to the organic EL layer 33 .
  • Examples of materials constituting the hole injection layer 1 include triazole derivatives, oxadiazole derivatives, imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, phenylenediamine derivatives, oxazole derivatives, styrylanthracene derivatives, fluorenone derivatives, hydrazone derivatives, stilbene derivatives and the like.
  • the hole transport layer 2 has a function of improving the transport efficiency of holes from the first electrode 31 a to the organic EL layer 33 .
  • Examples of materials constituting the hole transport layer 2 include porphyrin derivatives, aromatic tertiary amine compounds, styrylamine derivatives, polyvinylcarbazole, poly-p-phenylene vinylene, polysilane, triazole derivatives, and oxadiazole.
  • the light-emitting layer 3 In the light-emitting layer 3, holes and electrons are injected from the first electrode 31a and the second electrode 34 when voltage is applied by the first electrode 31a and the second electrode 34, and the holes and electrons recombine. area.
  • the light-emitting layer 3 is made of a material with high light-emitting efficiency. Examples of materials constituting the light-emitting layer 3 include metal oxinoid compounds [8-hydroxyquinoline metal complex], naphthalene derivatives, anthracene derivatives, diphenylethylene derivatives, vinylacetone derivatives, triphenylamine derivatives, butadiene derivatives, and coumarin derivatives.
  • the electron transport layer 4 has a function of efficiently transferring electrons to the light emitting layer 3 .
  • the materials constituting the electron transport layer 4 include, for example, organic compounds such as oxadiazole derivatives, triazole derivatives, benzoquinone derivatives, naphthoquinone derivatives, anthraquinone derivatives, tetracyanoanthraquinodimethane derivatives, diphenoquinone derivatives, and fluorenone derivatives. , silole derivatives, and metal oxinoid compounds.
  • the electron injection layer 5 has a function of bringing the energy levels of the second electrode 34 and the organic EL layer 33 close to each other and improving the efficiency of electron injection from the second electrode 34 to the organic EL layer 33. With this function, The driving voltage of the organic EL element 35 can be lowered.
  • the electron injection layer 5 is also called a cathode buffer layer.
  • examples of materials constituting the electron injection layer 5 include lithium fluoride (LiF), magnesium fluoride (MgF 2 ), calcium fluoride (CaF 2 ), strontium fluoride (SrF 2 ), and barium fluoride.
  • inorganic alkali compounds such as (BaF 2 ), aluminum oxide (Al 2 O 3 ), strontium oxide (SrO), and the like.
  • the second electrode 34 is commonly provided for all sub-pixels P so as to cover each organic EL layer 33 and the edge cover 32a.
  • the second electrode 34 also has a function of injecting electrons into the organic EL layer 33 .
  • the second electrode 34 is more preferably made of a material with a small work function in order to improve the efficiency of injecting electrons into the organic EL layer 33 .
  • materials constituting the second electrode 34 include silver (Ag), aluminum (Al), vanadium (V), calcium (Ca), titanium (Ti), yttrium (Y), and sodium (Na).
  • the second electrode 34 is composed of, for example, magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), astatine (At)/astatine oxide (AtO 2 ), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al), etc.
  • the second electrode 34 may be formed of conductive oxides such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO). . Also, the second electrode 34 may be formed by laminating a plurality of layers made of the above materials.
  • Examples of materials with a small work function include magnesium (Mg), lithium (Li), lithium fluoride (LiF), magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al) etc.
  • the sealing film 45 is provided so as to cover the second electrode 34 , and the first inorganic sealing film 41 , the organic sealing film 42 and the second sealing film 42 are laminated on the second electrode 34 in this order. It has an inorganic sealing film 43 and has a function of protecting the organic EL layer 33 of the organic EL element 35 from moisture, oxygen, and the like.
  • the first inorganic sealing film 41 and the second inorganic sealing film 43 are composed of an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film.
  • the organic sealing film 42 is made of an organic resin material such as acrylic resin, epoxy resin, silicone resin, polyurea resin, parylene resin, polyimide resin, or polyamide resin.
  • the organic EL display device 50 is provided on the flattening film 22 in the frame area F in an island shape so as to protrude upward in the figure via the conductive layer 31b.
  • a plurality of peripheral photospacers 32b are provided.
  • each peripheral photospacer 32b is formed in the same layer with the same material as the edge cover 32a.
  • the conductive layer 31b is formed in the same layer with the same material as the first electrode 31a.
  • the organic EL display device 50 includes a plurality of extra-pixel TFTs 9d provided as second TFTs constituting the drive circuit M in the frame area F, as shown in FIG.
  • the extra-pixel TFT 9d includes a second semiconductor layer 12a provided on the base coat film 11 and a second gate electrode provided on the second semiconductor layer 12a with the second gate insulating film 13 interposed therebetween. 14a, and a second source electrode 20c and a second drain electrode 20d provided on the first interlayer insulating film 19 so as to be spaced apart from each other.
  • the second semiconductor layer 12a is formed of, for example, polysilicon such as LTPS (low temperature polysilicon), and as shown in FIG. , and a second channel region 12ac defined between a second source region 12aa and a second drain region 12ab.
  • polysilicon such as LTPS (low temperature polysilicon)
  • LTPS low temperature polysilicon
  • the second gate electrode 14a is provided so as to overlap the second channel region 12ac of the second semiconductor layer 12a. configured to control conduction between Also, the second gate electrode 14a is formed of a third metal film.
  • the second source electrode 20c and the second drain electrode 20d are formed on the second gate insulating film 13, the second interlayer insulating film 15, the first gate insulating film 17 and the first interlayer insulating film 19, as shown in FIG. It is electrically connected to the second source region 12aa and the second drain region 12ab of the second semiconductor layer 12a through the contact holes.
  • the second source electrode 20c and the second drain electrode 20d are made of a second metal film, like the source line 20f, the power line 20g, the first source electrode 20a and the first drain electrode 20b.
  • the organic EL display device 50 includes a first damming wall provided in a frame shape so as to surround the display area D, and a second damming wall provided in a frame shape around the first damming wall. 2 dam walls.
  • the first damming wall and the second damming wall are provided, for example, on a lower resin layer formed in the same layer with the same material as the flattening film 22 and on the lower resin layer, and are provided on the edge cover. and an upper resin layer formed in the same layer from the same material as 32a.
  • the first damming wall is provided so as to overlap the outer peripheral end portion of the organic sealing film 42 of the sealing film 45, and is configured to suppress the spread of the ink forming the organic sealing film 42.
  • the organic EL display device 50 in each sub-pixel P, by inputting a gate signal to the first in-pixel TFT 9a through the gate line 18g, the first in-pixel TFT 9a is turned on, and the source line 20f turns on the first in-pixel TFT 9a. Then, a data signal is written to the first gate electrode 18a and the capacitor 9c of the second pixel TFT 9b, and a current from the power supply line 20g corresponding to the gate voltage of the second pixel TFT 9b is supplied to the organic EL layer 33.
  • the light-emitting layer 3 of the organic EL layer 33 emits light to display an image. In the organic EL display device 50, even when the first in-pixel TFT 9a is turned off, the gate voltage of the second in-pixel TFT 9b is held by the capacitor 9c. Light emission by the light emitting layer 3 is maintained.
  • the manufacturing method of the organic EL display device 50 of this embodiment includes a TFT layer forming process, an organic EL element layer forming process, and a sealing film forming process.
  • ⁇ TFT layer formation process First, a silicon nitride film (about 50 nm thick) and a silicon oxide film (about 250 nm thick) are sequentially formed on a resin substrate 10 formed on a glass substrate by, for example, plasma CVD (Chemical Vapor Deposition). Thus, a base coat film 11 is formed.
  • plasma CVD Chemical Vapor Deposition
  • an amorphous silicon film (thickness of about 50 nm) is formed on the substrate surface on which the base coat film 11 is formed, for example, by plasma CVD, and the amorphous silicon film is crystallized by laser annealing or the like to obtain polysilicon.
  • the second semiconductor film is patterned to form the second semiconductor layer 12a.
  • the second gate insulating film 13 is formed by forming a silicon oxide film (about 100 nm thick) on the surface of the substrate on which the second semiconductor layer 12a is formed, by, for example, plasma CVD.
  • the third metal film such as a molybdenum film (thickness of about 200 nm) on the substrate surface on which the second gate insulating film 13 is formed, for example, by sputtering, the third metal film is patterned. to form the second gate electrode 14a.
  • part of the second semiconductor layer 12a is made conductive, and the second source region 12aa is formed in the second semiconductor layer 12a. , forming a second drain region 12ab and a second channel region 12ac.
  • a silicon nitride film (about 150 nm thick) and a silicon oxide film (about 100 nm thick) are formed in this order on the surface of the substrate in which a part of the second semiconductor layer 12a has been made conductive by plasma CVD, for example.
  • a second interlayer insulating film 15 is formed.
  • a first semiconductor film made of an oxide semiconductor such as an InGaZnO 4 film (thickness of about 30 nm) is formed by, for example, a sputtering method.
  • a first semiconductor layer 16a is formed by patterning one semiconductor film.
  • the first gate insulating film 17 is formed by depositing a silicon oxide film (about 100 nm thick) on the surface of the substrate on which the first semiconductor layer 16a is formed, by plasma CVD, for example.
  • a first metal film such as a molybdenum film (thickness of about 200 nm) is formed on the substrate surface on which the first gate insulating film 17 is formed by, for example, a sputtering method, and then the first metal film is patterned. to form the first gate electrode 18a, the gate line 18g, and the like.
  • a silicon oxide film (thickness of about 300 nm) and a silicon nitride film (thickness of about 150 nm) are sequentially formed by, for example, a plasma CVD method.
  • a first interlayer insulating film 19 is formed.
  • part of the first semiconductor layer 16a is made conductive, and the first source region 16aa, the first drain region 16ab and the first channel are formed in the first semiconductor layer 16a.
  • a region 16ac is formed.
  • the second gate insulating film 13 the second interlayer insulating film 15, the first gate insulating film 17, and the first interlayer insulating film 19 are appropriately patterned. , to form contact holes.
  • a titanium film (about 50 nm thick), an aluminum film (about 400 nm thick), a titanium film (about 200 nm thick), etc. are formed in this order on the substrate surface in which the contact hole is formed, by, for example, a sputtering method.
  • the second metal film is patterned to form a first source electrode 20a, a first drain electrode 20b, a second source electrode 20c, a second drain electrode 20d, a source line 20f and a power source.
  • Form lines such as 20g.
  • the gate line 18g and the source line 20f are formed on the silicon oxide film.
  • the power supply line 20g, and the portion above the first drain electrode 20b of the second in-pixel TFT 9b are patterned (etch-backed) so as to be removed by dry etching, forming a thin film portion Ta with a thickness of about 50 nm and a A protective insulating film 21 having Tb is formed.
  • the coating film is , pre-bake, exposure, development and post-bake are performed to form a planarizing film 22 having a contact hole.
  • the TFT layer 30a can be formed as described above.
  • Organic EL element layer forming process A first electrode 31a, an edge cover 32a, an organic EL layer 33 (hole injection layer 1, hole transport By forming layer 2, light emitting layer 3, electron transport layer 4, electron injection layer 5) and second electrode 34, organic EL element layer 40 is formed.
  • ⁇ Sealing film forming process> First, using a mask, an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is applied to the surface of the substrate on which the organic EL element layer 40 formed in the organic EL element layer forming step is formed. is deposited by the plasma CVD method to form the first inorganic sealing film 41 .
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is applied to the surface of the substrate on which the organic EL element layer 40 formed in the organic EL element layer forming step is formed. is deposited by the plasma CVD method to form the first inorganic sealing film 41 .
  • an organic resin material such as an acrylic resin is deposited on the surface of the substrate on which the first inorganic sealing film 41 is formed by, for example, an inkjet method to form an organic sealing film 42 .
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is formed by plasma CVD on the substrate on which the organic sealing film 42 is formed, using a mask.
  • a sealing film 45 is formed by forming the second inorganic sealing film 43 .
  • the glass substrate is removed from the lower surface of the resin substrate 10 by irradiating laser light from the glass substrate side of the resin substrate 10 .
  • a protective sheet (not shown) is attached to the lower surface of the resin substrate 10 from which the glass substrate has been peeled off.
  • the organic EL display device 50 of this embodiment can be manufactured.
  • the protective insulating film 21 is formed around the intersections. Since the thin film portion Ta is provided thinner than the protective insulating film 21, the unevenness of the surface of the protective insulating film 21 can be reduced. Therefore, the thickness of the flattening film 22 provided on the protective insulating film 21 can be reduced (approximately 0.3 ⁇ m to 0.5 ⁇ m compared to the case without the thin film portion Ta).
  • the amount of hydrogen released from the planarizing film 22 can be reduced, so that deterioration in the characteristics of the first pixel TFT 9a and the second pixel TFT 9b using an oxide semiconductor caused by the planarizing film 22 can be prevented. can be suppressed. Furthermore, since the thickness of the planarizing film 22 can be reduced, the diameter of the contact hole formed in the planarizing film 22 can be reduced, and the aperture ratio of the sub-pixel P can be increased.
  • the protective insulating film 21 is provided at the portion where the first drain electrode 20b and the first electrode 31a of the second in-pixel TFT 9b in each sub-pixel P are connected. Since the thin film portion Tb is provided thinner than the surrounding portion of the portion where the first drain electrode 20b is formed, the hydrogen contained in the titanium layer of the first drain electrode 20b is removed from the protective insulating film 21 during heat treatment in the subsequent manufacturing process. It is possible to make it easier to escape to the outside from the thin film portion Tb. As a result, the amount of hydrogen released from the first drain electrode 20b can be reduced, so deterioration in the characteristics of the second in-pixel TFT 9b using an oxide semiconductor caused by the first drain electrode 20b can be suppressed. can.
  • FIG. 8 shows a second embodiment of the display device according to the invention.
  • FIG. 8 is a fragmentary cross-sectional view of a wiring intersection portion of the TFT layer 30b constituting the organic EL display device of this embodiment, and corresponds to FIG.
  • the same parts as those in FIGS. 1 to 7 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the organic EL display device 50 including the TFT layer 30a provided with the thin film portions Ta and Tb was exemplified.
  • An organic EL display device with layer 30b is illustrated.
  • the organic EL display device of the present embodiment includes a rectangular display region D and a frame-shaped frame around the display region D. A region F is provided.
  • the organic EL display device of this embodiment includes the resin substrate 10, the TFT layer 30b provided on the resin substrate 10, the organic EL element layer 40 on the TFT layer 30b, and the organic EL element layer 40 so as to cover the TFT layer 30b. and a sealing film 45 provided on the .
  • the TFT layer 30b includes a base coat film 11 provided on the resin substrate 10, a plurality of first pixel TFTs 9a provided on the base coat film 11, and a plurality of TFTs 9a, similarly to the TFT layer 30a of the first embodiment.
  • a protective insulating film 21 provided in order on the second in-pixel TFT 9b, the plurality of capacitors 9c, the plurality of out-of-pixel TFTs 9d, the first in-pixel TFTs 9a, the second in-pixel TFTs 9b, the capacitors 9c, and the out-of-pixel TFTs 9d. and a planarization film 22 .
  • a plurality of gate lines 18g, a plurality of source lines 20f, and a plurality of power supply lines 20g are provided as in the TFT layer 30a of the first embodiment.
  • a first in-pixel TFT 9a, a second in-pixel TFT 9b, and a capacitor 9c are provided in the same manner as in the TFT layer 30a of the first embodiment.
  • the base coat film 11, the second semiconductor film to be the second semiconductor layer 12a, the second gate insulating film 13, and the second gate electrode 14a are formed.
  • a second metal film that forms the line 20 d , a protective insulating film 21 and a planarization film 22 are laminated in this order on the resin substrate 10 .
  • the first interlayer insulating film 19 is formed at the intersections of the plurality of gate lines 18g and the plurality of source lines 20f (and the plurality of power supply lines 20g), and the portions around the intersections ( For example, it has a thin film portion Tc provided thinner (for example, about 300 nm thick) than about 450 nm thick.
  • the protective insulating film 21 is provided between the plurality of gate lines 18g and the plurality of source lines 20f (and the plurality of power supply lines 20g), similarly to the TFT layer 30a of the first embodiment.
  • the intersecting portion has a thin film portion Ta which is thinner (for example, about 50 nm thick) than the surrounding portion (for example, about 250 nm thick) of the intersecting portion.
  • Two-dot chain lines 19R and 21R in FIG. 8 respectively indicate the surfaces of the first interlayer insulating film 19 and the protective insulating film 21 when not etched back in the TFT layer forming process.
  • the protective insulating film 21, similarly to the TFT layer 30a of the first embodiment, is provided at the portion where the first drain electrode 20b and the first electrode 31a in each sub-pixel P are connected to each other. has a thin film portion Tb that is thinner (for example, about 50 nm) than the portion (for example, about 250 nm thick).
  • the organic EL display device of this embodiment like the organic EL display device 50a of the first embodiment, in the frame region F, a plurality of peripheral photospacers 32b, a plurality of extra-pixel TFTs 9d, and a first damming are formed. A wall and a second dam wall.
  • the organic EL display device including the TFT layer 30b configured as described above has flexibility, and in each sub-pixel P, the first in-pixel TFT 9a and the An image is displayed by appropriately causing the light-emitting layer 3 of the organic EL layer 33 to emit light through the second in-pixel TFT 9b.
  • the first interlayer insulating film 19 is formed after forming the first interlayer insulating film 19 in the TFT layer forming step in the manufacturing method of the organic EL display device 50 of the first embodiment.
  • the first interlayer insulating film 19 and the protective insulating film 21 are formed at the intersections of the gate lines 18g, the source lines 20f, and the power supply lines 20g. Since the thin film portions Tc and Ta are provided thinner than the surrounding portions of the portion where the protective insulating film 21 is formed, the unevenness of the surface of the protective insulating film 21 can be further reduced. Therefore, the thickness of the flattening film 22 provided on the protective insulating film 21 can be further reduced (approximately 0.5 ⁇ m to 0.7 ⁇ m compared to the case without the thin film portions Tc and Ta).
  • the amount of hydrogen released from the planarizing film 22 can be further reduced, and the characteristics of the first in-pixel TFT 9a and the second in-pixel TFT 9b using an oxide semiconductor due to the planarizing film 22 are degraded. can be further suppressed. Furthermore, since the thickness of the planarizing film 22 can be further reduced, the diameter of the contact hole formed in the planarizing film 22 can be further reduced, and the aperture ratio of the sub-pixel P can be further increased.
  • the protective insulating film 21 connects the first drain electrode 20b and the first electrode 31a of the second in-pixel TFT 9b in each sub-pixel P. Since the thin film portion Tb is provided thinner than the surrounding portion, hydrogen contained in the titanium layer of the first drain electrode 20b is removed from the thin film of the protective insulating film 21 during heat treatment in the subsequent manufacturing process. It is possible to make it easier to escape from the portion Tb to the outside. As a result, the amount of hydrogen released from the first drain electrode 20b can be reduced, so deterioration in the characteristics of the second in-pixel TFT 9b using an oxide semiconductor caused by the first drain electrode 20b can be suppressed. can.
  • an organic EL layer having a five-layer laminate structure of a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, and an electron injection layer was exemplified. It may have a three-layered structure of a layer-cum-hole-transporting layer, a light-emitting layer, and an electron-transporting layer-cum-electron-injecting layer.
  • the organic EL display device in which the first electrode is the anode and the second electrode is the cathode was exemplified. , and can also be applied to an organic EL display device in which the second electrode is an anode.
  • the organic EL display device in which the electrode of the TFT connected to the first electrode is used as the drain electrode is exemplified. It can also be applied to a so-called organic EL display device.
  • the first in-pixel TFT, the second in-pixel TFT, and the out-of-pixel TFT of the top-gate type are exemplified, but the first in-pixel TFT, the second in-pixel TFT, and the out-of-pixel TFT are bottom-gate TFTs.
  • a gate type TFT may be used.
  • the organic EL display device was taken as an example of the display device, but the present invention can also be applied to a liquid crystal display device or the like.
  • the flatness of the flattening film is ensured even if it is thin, so that when applied to a liquid crystal display device, the cell gap of the liquid crystal cell can be easily controlled.
  • an organic EL display device was described as an example of a display device.
  • a display device equipped with a QLED (Quantum-dot light emitting diode), which is a light emitting element using a quantum dot-containing layer was described as an example of a display device.
  • the present invention is useful, for example, for high-definition compact display devices such as HMD (Head Mounted Display) applications.
  • HMD Head Mounted Display

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Abstract

薄膜トランジスタ層（３０ａ）では、酸化物半導体からなる第１半導体膜、無機絶縁膜からなる第１ゲート絶縁膜（１７）、第１金属膜、無機絶縁膜からなる第１層間絶縁膜（１９）、第２金属膜、無機絶縁膜からなる保護絶縁膜（２１）、及び有機樹脂材料からなる平坦化膜（２２）が順に積層され、保護絶縁膜（２１）は、第１金属膜により形成された複数の第１配線（１８ｇ）と、第２金属膜により形成された複数の第２配線（２０ｆ）との交差する部分において、その交差する部分の周囲の部分よりも薄く設けられた薄膜部（Ｔａ）を有している。

Description

表示装置
　本発明は、表示装置に関するものである。
　近年、液晶表示装置に代わる表示装置として、有機エレクトロルミネッセンス（electroluminescence、以下、「ＥＬ」とも称する）素子を用いた自発光型の有機ＥＬ表示装置が注目されている。この有機ＥＬ表示装置では、画像の最小単位であるサブ画素毎に薄膜トランジスタ（thin film transistor、以下「ＴＦＴ」とも称する）が設けられている。ここで、ＴＦＴを構成する半導体層としては、例えば、移動度が高いポリシリコンからなる半導体層、リーク電流が小さいＩｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体からなる半導体層等がよく知られている。
　例えば、特許文献１には、酸化物半導体層を有するＴＦＴを備えるＴＦＴ基板が用いられる表示装置として、有機ＥＬ表示装置が例示されている。
特許第６３１１９００号公報
　ところで、酸化物半導体からなる半導体層を有するＴＦＴを備えた高精細な表示装置では、配線の幅を狭くすると共に、幅狭による配線抵抗の増加を抑制するために配線を厚くして、サブ画素の開口率を高めることが提案されている。そして、配線が厚くなると、配線の交差する部分で表面の凹凸が大きくなるので、その凹凸を解消するために設ける有機樹脂材料からなる平坦化膜が厚くなってしまう。そうなると、平坦化膜内に含まれる水素が、酸化物半導体を用いたＴＦＴに悪影響を及ぼし易くなるので、そのＴＦＴの特性が低下するおそれがある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、平坦化膜に起因する酸化物半導体を用いた薄膜トランジスタの特性の低下を抑制することにある。
　上記目的を達成するために、本発明に係る表示装置は、ベース基板と、上記ベース基板上に設けられ、酸化物半導体からなる第１半導体膜、無機絶縁膜からなる第１ゲート絶縁膜、第１金属膜、無機絶縁膜からなる第１層間絶縁膜、第２金属膜、無機絶縁膜からなる保護絶縁膜、及び有機樹脂材料からなる平坦化膜が順に積層された薄膜トランジスタ層とを備え、上記薄膜トランジスタ層は、互いに平行に延びるように上記第１金属膜により設けられた複数の第１配線と、該複数の第１配線と交差する方向に互いに平行に延びるように上記第２金属膜により設けられた複数の第２配線と、表示領域を構成する複数のサブ画素に対応して設けられた複数の第１薄膜トランジスタとを備え、上記各第１薄膜トランジスタは、上記第１半導体膜により形成された第１半導体層を有する表示装置であって、上記保護絶縁膜は、上記複数の第１配線と上記複数の第２配線との交差する部分において、該交差する部分の周囲の部分よりも薄く設けられた薄膜部を有していることを特徴とする。
　本発明によれば、平坦化膜に起因する酸化物半導体を用いた薄膜トランジスタの特性の低下を抑制することができる。
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の概略構成を示す平面図である。 図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の平面図である。 図３は、本発明の第１の実施形態に係る有機ＥＬ表示装置の断面図である。 図４は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の等価回路図である。 図５は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する有機ＥＬ層の断面図である。 図６は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の配線交差部の要部断面図である。 図７は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の陽極コンタクト部の要部断面図である。 図８は、本発明の第２の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の配線交差部の要部断面図であり、図６に相当する図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《第１の実施形態》
　図１～図７は、本発明に係る表示装置の第１の実施形態を示している。なお、以下の各実施形態では、発光素子層を備えた表示装置として、有機ＥＬ素子層を備えた有機ＥＬ表示装置を例示する。ここで、図１は、本実施形態の有機ＥＬ表示装置５０の概略構成を示す平面図である。また、図２は、有機ＥＬ表示装置５０の表示領域Ｄの平面図である。また、図３は、有機ＥＬ表示装置５０の断面図である。また、図４は、有機ＥＬ表示装置５０を構成するＴＦＴ層３０ａの等価回路図である。また、図５は、有機ＥＬ表示装置５０を構成する有機ＥＬ層３３の断面図である。また、図６は、ＴＦＴ層３０ａの配線交差部の要部断面図である。また、図７は、薄膜トランジスタ層３０ａの陽極コンタクト部の要部断面図である。
　有機ＥＬ表示装置５０は、図１に示すように、例えば、矩形状に設けられた画像表示を行う表示領域Ｄと、表示領域Ｄの周囲に枠状に設けられた額縁領域Ｆとを備えている。なお、本実施形態では、矩形状の表示領域Ｄを例示したが、この矩形状には、例えば、辺が円弧状になった形状、角部が円弧状になった形状、辺の一部に切り欠きがある形状等の略矩形状も含まれる。
　表示領域Ｄには、図２に示すように、複数のサブ画素Ｐがマトリクス状に配列されている。また、表示領域Ｄでは、図２に示すように、例えば、赤色の表示を行うための赤色発光領域Ｌｒを有するサブ画素Ｐ、緑色の表示を行うための緑色発光領域Ｌｇを有するサブ画素Ｐ、及び青色の表示を行うための青色発光領域Ｌｂを有するサブ画素Ｐが互いに隣り合うように設けられている。なお、表示領域Ｄでは、例えば、赤色発光領域Ｌｒ、緑色発光領域Ｌｇ及び青色発光領域Ｌｂを有する隣り合う３つのサブ画素Ｐにより、１つの画素が構成されている。
　額縁領域Ｆの図１中の右端部には、端子部Ｔが一方向（図中の縦方向）に延びるように設けられている。また、表示領域Ｄ及び端子部Ｔの間には、図１に示すように、すなわち、額縁領域Ｆにおいて、端子部Ｔの表示領域Ｄ側には、図中の縦方向を折り曲げの軸として、例えば、１８０°に（Ｕ字状に）折り曲げ可能な折り曲げ部Ｂが一方向（図中の縦方向）に延びるように設けられている。また、額縁領域Ｆの図１中の上端部及び下端部には、駆動回路Ｍが周辺回路として設けられている。
　有機ＥＬ表示装置５０は、図３に示すように、ベース基板として設けられた樹脂基板１０と、樹脂基板１０上に設けられたＴＦＴ層３０ａと、ＴＦＴ層３０ａ上に発光素子層として設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０を覆うように設けられた封止膜４５とを備えている。
　樹脂基板１０は、例えば、ポリイミド樹脂等により構成されている。
　ＴＦＴ層３０ａは、図３に示すように、樹脂基板１０上に設けられたベースコート膜１１と、ベースコート膜１１上に設けられた複数の第１画素内ＴＦＴ９ａ（図４参照）、複数の第２画素内ＴＦＴ９ｂ、複数のキャパシタ９ｃ（図４参照）及び複数の画素外ＴＦＴ９ｄと、各第１画素内ＴＦＴ９ａ、各第２画素内ＴＦＴ９ｂ、各キャパシタ９ｃ及び各画素外ＴＦＴ９ｄ上に順に設けられた保護絶縁膜２１及び平坦化膜２２とを備えている。ここで、ＴＦＴ層３０ａでは、図２及び図４に示すように、図中の横方向に互いに平行に延びるように複数のゲート線１８ｇが第１配線として設けられている。また、ＴＦＴ層３０ａでは、図２及び図４に示すように、複数のゲート線１８ｇと交差（直交）する方向、すなわち、図中の縦方向に互いに平行に延びるように複数のソース線２０ｆが第２配線として設けられている。また、ＴＦＴ層３０ａでは、図２及び図４に示すように、図中の縦方向に互いに平行に延びるように複数の電源線２０ｇが第２配線として設けられている。そして、各電源線２０ｇは、図２に示すように、各ソース線２０ｆと隣り合うように設けられている。また、ＴＦＴ層３０ａでは、図４に示すように、各サブ画素Ｐにおいて、第１画素内ＴＦＴ９ａ、第２画素内ＴＦＴ９ｂ及びキャパシタ９ｃがそれぞれ設けられている。なお、ＴＦＴ層３０ａでは、図３に示すように、ベースコート膜１１、後述する第２半導体層１２ａとなる第２半導体膜、第２ゲート絶縁膜１３、後述する第２ゲート電極１４ａとなる第３金属膜、第２層間絶縁膜１５、後述する第１半導体層１６ａとなる第１半導体膜、第１ゲート絶縁膜１７、ゲート線１８ｇとなる第１金属膜、第１層間絶縁膜１９、ソース線２０ｄとなる第２金属膜、保護絶縁膜２１及び平坦化膜２２が樹脂基板１０上に順に積層されている。
　ベースコート膜１１、第２ゲート絶縁膜１３、第２層間絶縁膜１５、第１ゲート絶縁膜１７、第１層間絶縁膜１９及び保護絶縁膜２１は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の無機絶縁膜の単層膜又は積層膜により構成されている。ここで、少なくとも第２層間絶縁膜１５及び第１ゲート絶縁膜１７の第１半導体層１６ａ側は、酸化シリコン膜により構成されている。ここで、保護絶縁膜２１は、図６に示すように、複数のゲート線１８ｇと複数のソース線２０ｆ（及び複数の電源線２０ｇ）との交差する部分において、その交差する部分の周囲の部分（例えば、厚さ２５０ｎｍ程度）よりも薄く（例えば、厚さ５０ｎｍ程度に）設けられた薄膜部Ｔａを有している。なお、図６中の２点鎖線２１Ｒは、後述する製造方法のＴＦＴ層形成工程において、エッチバックしない場合の保護絶縁膜２１の表面を示している。
　第１画素内ＴＦＴ９ａは、図４に示すように、各サブ画素Ｐにおいて、対応するゲート線１８ｇ及びソース線２０ｆに電気的に接続されている。また、第１画素内ＴＦＴ９ａは、後述する第２画素内ＴＦＴ９ｂと同様に、第１半導体層（１６ａ）、ゲート電極（１８ａ）、第１ソース電極（２０ａ）及び第１ドレイン電極（２０ｂ）を備え、第１ＴＦＴとして設けられている。
　第２画素内ＴＦＴ９ｂは、図４に示すように、各サブ画素Ｐにおいて、対応する第１画素内ＴＦＴ９ａ及び電源線２０ｇに電気的に接続されている。また、第２画素内ＴＦＴ９ｂは、図３に示すように、第２層間絶縁膜１５上に設けられた第１半導体層１６ａと、第１半導体層１６ａ上に第１ゲート絶縁膜１７を介して設けられた第１ゲート電極１８ａと、第１層間絶縁膜１９上に互いに離間するように設けられた第１ソース電極２０ａ及び第１ドレイン電極２０ｂとを備え、第１ＴＦＴとして設けられている。
　第２半導体層１６ａは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体により形成され、図３に示すように、互いに離間するように規定された第１ソース領域１６ａａ及び第１ドレイン領域１６ａｂと、第１ソース領域１６ａａ及び第１ドレイン領域１６ａｂの間に規定された第１チャネル領域１６ａｃとを備えている。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は、特に限定されない。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の代わりに、他の酸化物半導体を含んでいてもよい。他の酸化物半導体としては、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えば、Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。ここで、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）及びＺｎ（亜鉛）の三元系酸化物である。また、他の酸化物半導体としては、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）等を含んでいてもよい。なお、Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素、１７族元素等のうち１種又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態のもの、多結晶状態のもの、非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。
　第１ゲート電極１８ａは、図３に示すように、第１半導体層１６ａの第１チャネル領域１６ａｃに重なるように設けられ、第１半導体層１６ａの第１ソース領域１６ａａ及び第１ドレイン領域１６ａｂの間の導通を制御するように構成されている。また、第１ゲート電極１８ａは、ゲート線１８ｇと同様に、第１金属膜により形成されている。
　第１ソース電極２０ａ及び第１ドレイン電極２０ｂは、図３に示すように、第１ゲート絶縁膜１７及び第１層間絶縁膜１９に形成されたコンタクトホールを介して第１半導体層１６ａの第１ソース領域１６ａａ及び第１ドレイン領域１６ａｂに電気的にそれぞれ接続されている。また、第１ソース電極２０ａ及び第１ドレイン電極２０ｂは、ソース線２０ｆ及び電源線２０ｇと同様に、第２金属膜により形成されている。そして、第２画素内ＴＦＴ９ｂの第１ドレイン電極２０ｂは、図３に示すように、後述するように、保護絶縁膜２１及び平坦化膜２２に形成されたコンタクトホールを介して、第１電極３１ａに電気的に接続されている。ここで、保護絶縁膜２１は、図７に示すように、各サブ画素Ｐにおける第１ドレイン電極２０ｂと第１電極３１ａとを接続する部分において、その接続する部分の周囲の部分（例えば、厚さ２５０ｎｍ程度）よりも薄く（例えば、５０ｎｍ程度に）設けられた薄膜部Ｔｂを有している。なお、図７中の２点鎖線２１Ｒは、後述する製造方法のＴＦＴ層形成工程において、エッチバックしない場合の保護絶縁膜２１の表面を示している。
　キャパシタ９ｃは、図４に示すように、各サブ画素Ｐにおいて、対応する第１画素内ＴＦＴ９ａ及び電源線２０ｇに電気的に接続されている。ここで、キャパシタ９ｃは、例えば、第１金属膜により形成された下側導電層と、第２金属膜により形成された設けられた上側導電層と、それらの下側導電層及び上側導電層の間に設けられた第１層間絶縁膜１９とを備えている。なお、上側導電層は、第１層間絶縁膜１９に形成されたコンタクトホールを介して電源線２０ｇに電気的に接続されている。
　平坦化膜２２は、表示領域Ｄにおいて、平坦な表面を有し、例えば、ポリイミド樹脂等の有機樹脂材料等により構成されている。
　有機ＥＬ素子層４０は、図３に示すように、複数のサブ画素Ｐに対応して、順に積層された複数の第１電極３１ａ、共通のエッジカバー３２ａ、複数の有機ＥＬ層３３及び共通の第２電極３４を備えている。ここで、各サブ画素Ｐにおいて、第１電極３１ａ、有機ＥＬ層３３及び第２電極３４は、図３に示すように、有機ＥＬ素子３５（図４参照）を構成している。
　第１電極３１ａは、図３に示すように、保護絶縁膜２１及び平坦化膜２２に形成されたコンタクトホールを介して、各サブ画素Ｐの第２画素内ＴＦＴ９ｂの第１ドレイン電極２０ｂに電気的に接続されている。また、第１電極３１ａは、有機ＥＬ層３３にホール（正孔）を注入する機能を有している。また、第１電極３１ａは、有機ＥＬ層３３への正孔注入効率を向上させるために、仕事関数の大きな材料で形成するのがより好ましい。ここで、第１電極３１ａを構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）等の金属材料が挙げられる。また、第１電極３１ａを構成する材料は、例えば、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）等の合金であっても構わない。さらに、第１電極３１ａを構成する材料は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）のような導電性酸化物等であってもよい。また、第１電極３１ａは、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数の大きな化合物材料としては、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等が挙げられる。
　エッジカバー３２ａは、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ（spin on glass）材料等により構成されている。ここで、エッジカバー３２ａの表面の一部は、図３に示すように、図中の上方に突出して、島状に設けられた画素フォトスペーサになっている。
　有機ＥＬ層３３は、発光機能層として設けられ、図５に示すように、第１電極３１ａ上に順に積層された正孔注入層１、正孔輸送層２、発光層３、電子輸送層４及び電子注入層５を備えている。
　正孔注入層１は、陽極バッファ層とも呼ばれ、第１電極３１ａと有機ＥＬ層３３とのエネルギーレベルを近づけ、第１電極３１ａから有機ＥＬ層３３への正孔注入効率を改善する機能を有している。ここで、正孔注入層１を構成する材料としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、フェニレンジアミン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体等が挙げられる。
　正孔輸送層２は、第１電極３１ａから有機ＥＬ層３３への正孔の輸送効率を向上させる機能を有している。ここで、正孔輸送層２を構成する材料としては、例えば、ポルフィリン誘導体、芳香族第三級アミン化合物、スチリルアミン誘導体、ポリビニルカルバゾール、ポリ－ｐ－フェニレンビニレン、ポリシラン、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アリールアミン誘導体、アミン置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体、水素化アモルファスシリコン、水素化アモルファス炭化シリコン、硫化亜鉛、セレン化亜鉛等が挙げられる。
　発光層３は、第１電極３１ａ及び第２電極３４による電圧印加の際に、第１電極３１ａ及び第２電極３４から正孔及び電子がそれぞれ注入されると共に、正孔及び電子が再結合する領域である。ここで、発光層３は、発光効率が高い材料により形成されている。そして、発光層３を構成する材料としては、例えば、金属オキシノイド化合物［８－ヒドロキシキノリン金属錯体］、ナフタレン誘導体、アントラセン誘導体、ジフェニルエチレン誘導体、ビニルアセトン誘導体、トリフェニルアミン誘導体、ブタジエン誘導体、クマリン誘導体、ベンズオキサゾール誘導体、オキサジアゾール誘導体、オキサゾール誘導体、ベンズイミダゾール誘導体、チアジアゾール誘導体、ベンゾチアゾール誘導体、スチリル誘導体、スチリルアミン誘導体、ビススチリルベンゼン誘導体、トリススチリルベンゼン誘導体、ペリレン誘導体、ペリノン誘導体、アミノピレン誘導体、ピリジン誘導体、ローダミン誘導体、アクイジン誘導体、フェノキサゾン、キナクリドン誘導体、ルブレン、ポリ－ｐ－フェニレンビニレン、ポリシラン等が挙げられる。
　電子輸送層４は、電子を発光層３まで効率良く移動させる機能を有している。ここで、電子輸送層４を構成する材料としては、例えば、有機化合物として、オキサジアゾール誘導体、トリアゾール誘導体、ベンゾキノン誘導体、ナフトキノン誘導体、アントラキノン誘導体、テトラシアノアントラキノジメタン誘導体、ジフェノキノン誘導体、フルオレノン誘導体、シロール誘導体、金属オキシノイド化合物等が挙げられる。
　電子注入層５は、第２電極３４と有機ＥＬ層３３とのエネルギーレベルを近づけ、第２電極３４から有機ＥＬ層３３へ電子が注入される効率を向上させる機能を有し、この機能により、有機ＥＬ素子３５の駆動電圧を下げることができる。なお、電子注入層５は、陰極バッファ層とも呼ばれる。ここで、電子注入層５を構成する材料としては、例えば、フッ化リチウム（ＬｉＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）、フッ化ストロンチウム（ＳｒＦ２）、フッ化バリウム（ＢａＦ２）のような無機アルカリ化合物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ストロンチウム（ＳｒＯ）等が挙げられる。
　第２電極３４は、図３に示すように、各有機ＥＬ層３３及びエッジカバー３２ａを覆うように全てのサブ画素Ｐに共通して設けられている。また、第２電極３４は、有機ＥＬ層３３に電子を注入する機能を有している。また、第２電極３４は、有機ＥＬ層３３への電子注入効率を向上させるために、仕事関数の小さな材料で構成するのがより好ましい。ここで、第２電極３４を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ナトリウム（Ｎａ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）等が挙げられる。また、第２電極３４は、例えば、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等の合金により形成されていてもよい。また、第２電極３４は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等の導電性酸化物により形成されていてもよい。また、第２電極３４は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数が小さい材料としては、例えば、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、フッ化リチウム（ＬｉＦ）、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等が挙げられる。
　封止膜４５は、図３に示すように、第２電極３４を覆うように設けられ、第２電極３４上に順に積層された第１無機封止膜４１、有機封止膜４２及び第２無機封止膜４３を備え、有機ＥＬ素子３５の有機ＥＬ層３３を水分や酸素等から保護する機能を有している。ここで、第１無機封止膜４１及び第２無機封止膜４３は、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜により構成されている。また、有機封止膜４２は、例えば、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂等の有機樹脂材料により構成されている。
　また、有機ＥＬ表示装置５０は、図３に示すように、額縁領域Ｆにおいて、平坦化膜２２上に、導電層３１ｂを介して、図中上方に突出するように、島状に設けられた複数の周辺フォトスペーサ３２ｂを備えている。ここで、各周辺フォトスペーサ３２ｂは、エッジカバー３２ａと同一材料により同一層に形成されている。また、導電層３１ｂは、第１電極３１ａと同一材料により同一層に形成されている。
　また、有機ＥＬ表示装置５０は、図３に示すように、額縁領域Ｆにおいて、駆動回路Ｍを構成する第２ＴＦＴとして設けられた複数の画素外ＴＦＴ９ｄを備えている。
　画素外ＴＦＴ９ｄは、図３に示すように、ベースコート膜１１上に設けられた第２半導体層１２ａと、第２半導体層１２ａ上に第２ゲート絶縁膜１３を介して設けられた第２ゲート電極１４ａと、第１層間絶縁膜１９上に互いに離間するように設けられた第２ソース電極２０ｃ及び第２ドレイン電極２０ｄとを備えている。
　第２半導体層１２ａは、例えば、ＬＴＰＳ（low temperature polysilicon）等のポリシリコンにより形成され、図３に示すように、互いに離間するように規定された第２ソース領域１２ａａ及び第２ドレイン領域１２ａｂと、第２ソース領域１２ａａ及び第２ドレイン領域１２ａｂの間に規定された第２チャネル領域１２ａｃとを備えている。
　第２ゲート電極１４ａは、図３に示すように、第２半導体層１２ａの第２チャネル領域１２ａｃに重なるように設けられ、第２半導体層１２ａの第２ソース領域１２ａａ及び第２ドレイン領域１２ａｂの間の導通を制御するように構成されている。また、第２ゲート電極１４ａは、第３金属膜により形成されている。
　第２ソース電極２０ｃ及び第２ドレイン電極２０ｄは、図３に示すように、第２ゲート絶縁膜１３、第２層間絶縁膜１５、第１ゲート絶縁膜１７及び第１層間絶縁膜１９に形成されたコンタクトホールを介して第２半導体層１２ａの第２ソース領域１２ａａ及び第２ドレイン領域１２ａｂに電気的にそれぞれ接続されている。また、第２ソース電極２０ｃ及び第２ドレイン電極２０ｄは、ソース線２０ｆ、電源線２０ｇ、第１ソース電極２０ａ及び第１ドレイン電極２０ｂと同様に、第２金属膜により形成されている。
　また、有機ＥＬ表示装置５０は、額縁領域Ｆにおいて、表示領域Ｄを囲むように枠状に設けられた第１堰き止め壁と、その第１堰き止め壁の周囲に枠状に設けられた第２堰き止め壁とを備えている。ここで、第１堰き止め壁及び第２堰き止め壁は、例えば、平坦化膜２２と同一材料により同一層に形成された下側樹脂層と、その下側樹脂層上に設けられ、エッジカバー３２ａと同一材料により同一層に形成された上側樹脂層とをそれぞれ備えている。なお、第１堰き止め壁は、封止膜４５の有機封止膜４２の外周端部に重なるように設けられ、有機封止膜４２となるインクの拡がりを抑制するように構成されている。
　上述した有機ＥＬ表示装置５０は、各サブ画素Ｐにおいて、ゲート線１８ｇを介して第１画素内ＴＦＴ９ａにゲート信号を入力することにより、第１画素内ＴＦＴ９ａをオン状態にし、ソース線２０ｆを介して第２画素内ＴＦＴ９ｂの第１ゲート電極１８ａ及びキャパシタ９ｃにデータ信号を書き込み、第２画素内ＴＦＴ９ｂのゲート電圧に応じた電源線２０ｇからの電流が有機ＥＬ層３３に供給されることにより、有機ＥＬ層３３の発光層３が発光して、画像表示を行うように構成されている。なお、有機ＥＬ表示装置５０では、第１画素内ＴＦＴ９ａがオフ状態になっても、第２画素内ＴＦＴ９ｂのゲート電圧がキャパシタ９ｃによって保持されるので、次のフレームのゲート信号が入力されるまで発光層３による発光が維持される。
　次に、本実施形態の有機ＥＬ表示装置５０の製造方法について説明する。ここで、本実施形態の有機ＥＬ表示装置５０の製造方法は、ＴＦＴ層形成工程、有機ＥＬ素子層形成工程及び封止膜形成工程を備える。
　＜ＴＦＴ層形成工程＞
　まず、ガラス基板上に形成した樹脂基板１０上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜（厚さ５０ｎｍ程度）及び酸化シリコン膜（厚さ２５０ｎｍ程度）を順に成膜することにより、ベースコート膜１１を形成する。
　続いて、ベースコート膜１１が形成された基板表面に、例えば、プラズマＣＶＤ法により、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜し、そのアモルファスシリコン膜をレーザーアニール等により結晶化して、ポリシリコンからなる第２半導体膜を形成した後に、その第２半導体膜をパターニングして、第２半導体層１２ａを形成する。
　その後、第２半導体層１２ａが形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、第２ゲート絶縁膜１３を形成する。
　さらに、第２ゲート絶縁膜１３が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等の第３金属膜を成膜した後に、その第３金属膜をパターニングして、第２ゲート電極１４ａを形成する。
　続いて、第２ゲート電極１４ａをマスクとして、第２半導体層１２ａに不純物イオンをドーピングすることにより、第２半導体層１２ａの一部を導体化して、第２半導体層１２ａに第２ソース領域１２ａａ、第２ドレイン領域１２ａｂ及び第２チャネル領域１２ａｃを形成する。
　その後、第２半導体層１２ａの一部が導体化された基板表面に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ１５０ｎｍ程度）及び酸化シリコン膜（厚さ１００ｎｍ程度）を順に成膜することにより、第２層間絶縁膜１５を形成する。
　さらに、第２層間絶縁膜１５が形成された基板表面に、例えば、スパッタリング法により、ＩｎＧａＺｎＯ４膜（厚さ３０ｎｍ程度）等の酸化物半導体からなる第１半導体膜を成膜した後に、その第１半導体膜をパターニングすることにより、第１半導体層１６ａを形成する。
　続いて、第１半導体層１６ａが形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、第１ゲート絶縁膜１７を形成する。
　その後、第１ゲート絶縁膜１７が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等の第１金属膜を成膜した後に、その第１金属膜をパターニングして、第１ゲート電極１８ａ及びゲート線１８ｇ等を形成する。
　さらに、第１ゲート電極１８ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ３００ｎｍ程度）及び窒化シリコン膜（厚さ１５０ｎｍ程度）を順に成膜することにより、第１層間絶縁膜１９を形成する。なお、第１層間絶縁膜１９を形成した後の熱処理により、第１半導体層１６ａの一部を導体化して、第１半導体層１６ａに第１ソース領域１６ａａ、第１ドレイン領域１６ａｂ及び第１チャネル領域１６ａｃが形成される。
　続いて、第１層間絶縁膜１９が形成された基板表面において、第２ゲート絶縁膜１３、第２層間絶縁膜１５、第１ゲート絶縁膜１７、第１層間絶縁膜１９を適宜パターニングすることにより、コンタクトホールを形成する。
　その後、上記コンタクトホールが形成された基板表面に、例えば、スパッタリング法により、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ４００ｎｍ程度）及びチタン膜（厚さ２００ｎｍ程度）等を順に成膜して第２金属膜を形成した後に、その第２金属膜をパターニングして、第１ソース電極２０ａ、第１ドレイン電極２０ｂ、第２ソース電極２０ｃ、第２ドレイン電極２０ｄ、ソース線２０ｆ及び電源線２０ｇ等を形成する。
　さらに、第１ソース電極２０ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ２５０ｎｍ程度）を成膜した後に、その酸化シリコン膜におけるゲート線１８ｇとソース線２０ｆ及び電源線２０ｇとの交差する部分、並びに第２画素内ＴＦＴ９ｂの第１ドレイン電極２０ｂ上の部分をドライエッチングにより除去するようにパターニング（エッチバッグ）して、厚さ５０ｎｍ程度の薄膜部Ｔａ及びＴｂを有する保護絶縁膜２１を形成する。
　続いて、保護絶縁膜２１が形成された基板表面に、例えば、スピンコート法やスリットコート法により、アクリル系の感光性樹脂膜（厚さ２μｍ程度）を塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、コンタクトホールを有する平坦化膜２２を形成する。
　最後に、平坦化膜２２のコンタクトホールから露出する保護絶縁膜２１を除去して、そのコンタクトホールを第２画素内ＴＦＴ９ｂの第２ドレイン電極２０ｄに到達させる。
　以上のようにして、ＴＦＴ層３０ａを形成することができる。
　＜有機ＥＬ素子層形成工程＞
　上記ＴＦＴ層形成工程で形成されたＴＦＴ層３０ａの平坦化膜２２上に、周知の方法を用いて、第１電極３１ａ、エッジカバー３２ａ、有機ＥＬ層３３（正孔注入層１、正孔輸送層２、発光層３、電子輸送層４、電子注入層５）及び第２電極３４を形成することにより、有機ＥＬ素子層４０を形成する。
　＜封止膜形成工程＞
　まず、上記有機ＥＬ素子層形成工程で形成された有機ＥＬ素子層４０が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第１無機封止膜４１を形成する。
　続いて、第１無機封止膜４１が形成された基板表面に、例えば、インクジェット法により、アクリル樹脂等の有機樹脂材料を成膜して、有機封止膜４２を形成する。
　さらに、有機封止膜４２が形成された基板に対して、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第２無機封止膜４３を形成することにより、封止膜４５を形成する。
　最後に、封止膜４５が形成された基板表面に保護シート（不図示）を貼付した後に、樹脂基板１０のガラス基板側からレーザー光を照射することにより、樹脂基板１０の下面からガラス基板を剥離させ、さらに、ガラス基板を剥離させた樹脂基板１０の下面に保護シート（不図示）を貼付する。
　以上のようにして、本実施形態の有機ＥＬ表示装置５０を製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置５０によれば、ゲート線１８ｇとソース線２０ｆ及び電源線２０ｇとの交差する部分において、保護絶縁膜２１がその交差する部分の周囲の部分よりも薄く設けられた薄膜部Ｔａを有しているので、保護絶縁膜２１の表面の凹凸を小さくすることができる。そのため、保護絶縁膜２１上に設ける平坦化膜２２の厚さを（薄膜部Ｔａを有しない場合よりも０．３μｍ～０．５μｍ程度）薄くすることができる。これにより、平坦化膜２２から放出される水素の量を減らすことができるので、平坦化膜２２に起因する酸化物半導体を用いた第１画素内ＴＦＴ９ａ及び第２画素内ＴＦＴ９ｂの特性の低下を抑制することができる。さらに、平坦化膜２２の厚さを薄くすることができるので、平坦化膜２２に形成するコンタクトホールの直径を小さくでき、サブ画素Ｐの開口率を高めることができる。
　また、本実施形態の有機ＥＬ表示装置５０によれば、各サブ画素Ｐにおける第２画素内ＴＦＴ９ｂの第１ドレイン電極２０ｂと第１電極３１ａとを接続する部分において、保護絶縁膜２１がその接続する部分の周囲の部分よりも薄く設けられた薄膜部Ｔｂを有しているので、その後の製造工程で熱処理する際に、第１ドレイン電極２０ｂのチタン層に含まれる水素を保護絶縁膜２１の薄膜部Ｔｂから外部に逃し易くすることができる。これにより、第１ドレイン電極２０ｂから放出される水素の量を減らすことができるので、第１ドレイン電極２０ｂに起因する酸化物半導体を用いた第２画素内ＴＦＴ９ｂの特性の低下を抑制することができる。
　《第２の実施形態》
　図８は、本発明に係る表示装置の第２の実施形態を示している。ここで、図８は、本実施形態の有機ＥＬ表示装置を構成するＴＦＴ層３０ｂの配線交差部の要部断面図であり、図６に相当する図である。なお、以下の実施形態において、図１～図７と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記第１の実施形態では、薄膜部Ｔａ及びＴｂが設けられたＴＦＴ層３０ａを備えた有機ＥＬ表示装置５０を例示したが、本実施形態では、薄膜部Ｔａ、Ｔｂ及びＴｃが設けられたＴＦＴ層３０ｂを備えた有機ＥＬ表示装置を例示する。
　本実施形態の有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、矩形状に設けられた表示領域Ｄと、表示領域Ｄの周囲に枠状に設けられた額縁領域Ｆとを備えている。
　また、本実施形態の有機ＥＬ表示装置は、樹脂基板１０と、樹脂基板１０上に設けられたＴＦＴ層３０ｂと、ＴＦＴ層３０ｂ上に有機ＥＬ素子層４０と、有機ＥＬ素子層４０を覆うように設けられた封止膜４５とを備えている。
　ＴＦＴ層３０ｂは、上記第１の実施形態のＴＦＴ層３０ａと同様に、樹脂基板１０上に設けられたベースコート膜１１と、ベースコート膜１１上に設けられた複数の第１画素内ＴＦＴ９ａ、複数の第２画素内ＴＦＴ９ｂ、複数のキャパシタ９ｃ及び複数の画素外ＴＦＴ９ｄと、各第１画素内ＴＦＴ９ａ、各第２画素内ＴＦＴ９ｂ、各キャパシタ９ｃ及び各画素外ＴＦＴ９ｄ上に順に設けられた保護絶縁膜２１及び平坦化膜２２とを備えている。ここで、ＴＦＴ層３０ｂでは、上記第１の実施形態のＴＦＴ層３０ａと同様に、複数のゲート線１８ｇ、複数のソース線２０ｆ及び複数の電源線２０ｇが設けられている。また、ＴＦＴ層３０ｂでは、上記第１の実施形態のＴＦＴ層３０ａと同様に、各サブ画素Ｐにおいて、第１画素内ＴＦＴ９ａ、第２画素内ＴＦＴ９ｂ及びキャパシタ９ｃがそれぞれ設けられている。また、ＴＦＴ層３０ｂでは、上記第１の実施形態のＴＦＴ層３０ａと同様に、ベースコート膜１１、第２半導体層１２ａとなる第２半導体膜、第２ゲート絶縁膜１３、第２ゲート電極１４ａとなる第３金属膜、第２層間絶縁膜１５、第１半導体層１６ａとなる第１半導体膜、第１ゲート絶縁膜１７、ゲート線１８ｇとなる第１金属膜、第１層間絶縁膜１９、ソース線２０ｄとなる第２金属膜、保護絶縁膜２１及び平坦化膜２２が樹脂基板１０上に順に積層されている。
　第１層間絶縁膜１９は、図８に示すように、複数のゲート線１８ｇと複数のソース線２０ｆ（及び複数の電源線２０ｇ）との交差する部分において、その交差する部分の周囲の部分（例えば、厚さ４５０ｎｍ程度）よりも薄く（例えば、厚さ３００ｎｍ程度に）設けられた薄膜部Ｔｃを有している。また、保護絶縁膜２１は、上記第１の実施形態のＴＦＴ層３０ａと同様に、図８に示すように、複数のゲート線１８ｇと複数のソース線２０ｆ（及び複数の電源線２０ｇ）との交差する部分において、その交差する部分の周囲の部分（例えば、厚さ２５０ｎｍ程度）よりも薄く（例えば、厚さ５０ｎｍ程度に）設けられた薄膜部Ｔａを有している。なお、図８中の２点鎖線１９Ｒ及び２１Ｒは、ＴＦＴ層形成工程において、エッチバックしない場合の第１層間絶縁膜１９及び保護絶縁膜２１の表面をそれぞれ示している。また、保護絶縁膜２１は、上記第１の実施形態のＴＦＴ層３０ａと同様に、各サブ画素Ｐにおける第１ドレイン電極２０ｂと第１電極３１ａとを接続する部分において、その接続する部分の周囲の部分（例えば、厚さ２５０ｎｍ程度）よりも薄く（例えば、５０ｎｍ程度に）設けられた薄膜部Ｔｂを有している。
　また、本実施形態の有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、額縁領域Ｆにおいて、複数の周辺フォトスペーサ３２ｂ、複数の画素外ＴＦＴ９ｄ、第１堰き止め壁及び第２堰き止め壁を備えている。
　上記構成のＴＦＴ層３０ｂを備えた有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置５０と同様に、可撓性を有し、各サブ画素Ｐにおいて、第１画素内ＴＦＴ９ａ及び第２画素内ＴＦＴ９ｂを介して有機ＥＬ層３３の発光層３を適宜発光させることにより、画像表示を行うように構成されている。
　本実施形態の有機ＥＬ表示装置５０は、上記第１の実施形態の有機ＥＬ表示装置５０の製造方法におけるＴＦＴ層形成工程において、第１層間絶縁膜１９を形成した後に、第１層間絶縁膜１９におけるゲート線１８ｇとソース線２０ｆ及び電源線２０ｇとの交差する予定の部分をドライエッチングにより除去するようにパターニング（エッチバッグ）することにより、製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置によれば、ゲート線１８ｇとソース線２０ｆ及び電源線２０ｇとの交差する部分において、第１層間絶縁膜１９及び保護絶縁膜２１がその交差する部分の周囲の部分よりも薄く設けられた薄膜部Ｔｃ及びＴａを有しているので、保護絶縁膜２１の表面の凹凸をいっそう小さくすることができる。そのため、保護絶縁膜２１上に設ける平坦化膜２２の厚さを（薄膜部Ｔｃ及びＴａを有しない場合よりも０．５μｍ～０．７μｍ程度）いっそう薄くすることができる。これにより、平坦化膜２２から放出される水素の量をいっそう減らすことができるので、平坦化膜２２に起因する酸化物半導体を用いた第１画素内ＴＦＴ９ａ及び第２画素内ＴＦＴ９ｂの特性の低下をいっそう抑制することができる。さらに、平坦化膜２２の厚さをいっそう薄くすることができるので、平坦化膜２２に形成するコンタクトホールの直径をいっそう小さくでき、サブ画素Ｐの開口率をいっそう高めることができる。
　また、本実施形態の有機ＥＬ表示装置によれば、各サブ画素Ｐにおける第２画素内ＴＦＴ９ｂの第１ドレイン電極２０ｂと第１電極３１ａとを接続する部分において、保護絶縁膜２１がその接続する部分の周囲の部分よりも薄く設けられた薄膜部Ｔｂを有しているので、その後の製造工程で熱処理する際に、第１ドレイン電極２０ｂのチタン層に含まれる水素を保護絶縁膜２１の薄膜部Ｔｂから外部に逃し易くすることができる。これにより、第１ドレイン電極２０ｂから放出される水素の量を減らすことができるので、第１ドレイン電極２０ｂに起因する酸化物半導体を用いた第２画素内ＴＦＴ９ｂの特性の低下を抑制することができる。
　《その他の実施形態》
　上記各実施形態では、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層の５層積層構造の有機ＥＬ層を例示したが、有機ＥＬ層は、例えば、正孔注入層兼正孔輸送層、発光層、及び電子輸送層兼電子注入層の３層積層構造であってもよい。
　また、上記各実施形態では、第１電極を陽極とし、第２電極を陰極とした有機ＥＬ表示装置を例示したが、本発明は、有機ＥＬ層の積層構造を反転させ、第１電極を陰極とし、第２電極を陽極とした有機ＥＬ表示装置にも適用することができる。
　また、上記各実施形態では、第１電極に接続されたＴＦＴの電極をドレイン電極とした有機ＥＬ表示装置を例示したが、本発明は、第１電極に接続されたＴＦＴの電極をソース電極と呼ぶ有機ＥＬ表示装置にも適用することができる。
　また、上記各実施形態では、トップゲート型の第１画素内ＴＦＴ、第２画素内ＴＦＴ及び画素外ＴＦＴを例示したが、第１画素内ＴＦＴ、第２画素内ＴＦＴ及び画素外ＴＦＴは、ボトムゲート型のＴＦＴであってもよい。
　また、上記各実施形態では、表示装置として有機ＥＬ表示装置を例に挙げて説明したが、本発明は、液晶表示装置等にも適用することができる。なお、本発明では、薄くても平坦化膜の平坦性が確保されるので、液晶表示装置に適用すると、液晶セルのセルギャップのコントロールが容易になる。
　また、上記各実施形態では、表示装置として有機ＥＬ表示装置を例に挙げて説明したが、本発明は、電流によって駆動される複数の発光素子を備えた表示装置に適用することができ、例えば、量子ドット含有層を用いた発光素子であるＱＬＥＤ（Quantum-dot light emitting diode）を備えた表示装置に適用することができる。
　以上説明したように、本発明は、例えば、ＨＭＤ（Head Mounted Display）用途等の高精細な小型の表示装置について有用である。
Ｄ　　　　　表示領域
Ｍ　　　　　駆動回路（周辺回路）
Ｐ　　　　　サブ画素
Ｔａ，Ｔｂ，Ｔｃ　　薄膜部
９ａ　　　　第１画素内ＴＦＴ（第１ＴＦＴ、第１薄膜トランジスタ）
９ｂ　　　　第２画素内ＴＦＴ（第１ＴＦＴ、第１薄膜トランジスタ）
９ｄ　　　　画素外ＴＦＴ（第２ＴＦＴ、第２薄膜トランジスタ）
１０　　　　樹脂基板（ベース基板）
１２ａ　　　第２半導体層
１２ａａ　　第２ソース領域
１２ａｂ　　第２ドレイン領域
１３　　　　第２ゲート絶縁膜
１４ａ　　　第２ゲート電極
１５　　　　第２層間絶縁膜
１６ａ　　　第１半導体層
１６ａａ　　第１ソース領域
１６ａｂ　　第１ドレイン領域
１７　　　　第１ゲート絶縁膜
１８ａ　　　第１ゲート電極
１８ｇ　　　ゲート線（第１配線）
１９　　　　第１層間絶縁膜
２０ａ　　　第１ソース電極
２０ｂ　　　第１ドレイン電極
２０ｃ　　　第２ソース電極
２０ｄ　　　第２ドレイン電極
２０ｆ　　　ソース線（第１配線）
２１　　　　保護絶縁膜
２２　　　　平坦化膜
３０ａ，３０ｂ　　ＴＦＴ層（薄膜トランジスタ層）
３１ａ　　　第１電極
３３　　　　有機ＥＬ層（有機エレクトロルミネッセンス層）
３４　　　　第２電極
４０　　　　有機ＥＬ素子層（発光素子層）
４５　　　　封止膜
５０　　　　有機ＥＬ表示装置

Claims (10)

  1. 　ベース基板と、
    　上記ベース基板上に設けられ、酸化物半導体からなる第１半導体膜、無機絶縁膜からなる第１ゲート絶縁膜、第１金属膜、無機絶縁膜からなる第１層間絶縁膜、第２金属膜、無機絶縁膜からなる保護絶縁膜、及び有機樹脂材料からなる平坦化膜が順に積層された薄膜トランジスタ層とを備え、
    　上記薄膜トランジスタ層は、互いに平行に延びるように上記第１金属膜により設けられた複数の第１配線と、該複数の第１配線と交差する方向に互いに平行に延びるように上記第２金属膜により設けられた複数の第２配線と、表示領域を構成する複数のサブ画素に対応して設けられた複数の第１薄膜トランジスタとを備え、
    　上記各第１薄膜トランジスタは、上記第１半導体膜により形成された第１半導体層を有する表示装置であって、
    　上記保護絶縁膜は、上記複数の第１配線と上記複数の第２配線との交差する部分において、該交差する部分の周囲の部分よりも薄く設けられた薄膜部を有していることを特徴とする表示装置。
  2. 　請求項１に記載された表示装置において、
    　上記第１層間絶縁膜は、上記複数の第１配線と上記複数の第２配線との交差する部分において、該交差する部分の周囲の部分よりも薄く設けられた薄膜部を有していることを特徴とする表示装置。
  3. 　請求項２に記載された表示装置において、
    　上記薄膜トランジスタ層上に設けられ、上記複数のサブ画素に対応して、複数の第１電極、複数の発光機能層及び共通の第２電極が順に積層された発光素子層を備え、
    　上記各第１薄膜トランジスタは、互いに離間するように第１ソース領域及び第１ドレイン領域が規定された上記第１半導体層と、該第１半導体層上に上記第１ゲート絶縁膜を介して上記第１金属膜により設けられた第１ゲート電極と、上記第１層間絶縁膜上に互いに離間するように上記第２金属膜により設けられ、上記第１ソース領域及び上記第１ドレイン領域に電気的にそれぞれ接続された第１ソース電極及び第１ドレイン電極とを備え、
    　上記保護絶縁膜は、上記各サブ画素における対応する上記第１ドレイン電極と対応する上記第１電極とを接続する部分において、該接続する部分の周囲の部分よりも薄く設けられた薄膜部を有していることを特徴とする表示装置。
  4. 　請求項１～３の何れか１つに記載された表示装置において、
    　上記薄膜トランジスタ層には、ポリシリコンからなる第２半導体膜により形成された第２半導体層を有する第２薄膜トランジスタが設けられていることを特徴とする表示装置。
  5. 　請求項４に記載された表示装置において、
    　上記薄膜トランジスタ層は、上記第２半導体膜上に順に積層された無機絶縁膜からなる第２ゲート絶縁膜、第３金属膜、無機絶縁膜からなる第２層間絶縁膜、上記第１半導体膜、上記第１ゲート絶縁膜、上記第１金属膜、上記第１層間絶縁膜、上記第２金属膜、上記保護絶縁膜及び上記平坦化膜を備えていることを特徴とする表示装置。
  6. 　請求項５に記載された表示装置において、
    　上記第２薄膜トランジスタは、互いに離間するように第２ソース領域及び第２ドレイン領域が規定された上記第２半導体層と、該第２半導体層上に上記第２ゲート絶縁膜を介して上記第３金属膜により設けられた第２ゲート電極と、上記第１層間絶縁膜上に互いに離間するように上記第２金属膜により設けられ、上記第２ソース領域及び上記第２ドレイン領域に電気的にそれぞれ接続された第２ソース電極及び第２ドレイン電極とを備えていることを特徴とする表示装置。
  7. 　請求項４～６の何れか１つに記載された表示装置において、
    　上記第２薄膜トランジスタは、周辺回路を構成するように設けられていることを特徴とする表示装置。
  8. 　請求項１～７の何れか１つに記載された表示装置において、
    　上記各第１配線は、ゲート線であり、
    　上記各第２配線は、ソース線であることを特徴とする表示装置。
  9. 　請求項３に記載された表示装置において、
    　上記発光素子層を覆うように設けられた封止膜を備えていることを特徴とする表示装置。
  10. 　請求項３又は９に記載された表示装置において、
    　上記各発光機能層は、有機エレクトロルミネッセンス層であることを特徴とする表示装置。
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