WO2023013039A1 - 表示装置及びその製造方法 - Google Patents

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WO2023013039A1
WO2023013039A1 PCT/JP2021/029323 JP2021029323W WO2023013039A1 WO 2023013039 A1 WO2023013039 A1 WO 2023013039A1 JP 2021029323 W JP2021029323 W JP 2021029323W WO 2023013039 A1 WO2023013039 A1 WO 2023013039A1
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WO
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contact hole
conductor region
insulating film
interlayer insulating
layer
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Application number
PCT/JP2021/029323
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English (en)
French (fr)
Inventor
貴翁 斉藤
庸輔 神崎
雅貴 山中
昌彦 三輪
屹 孫
正樹 藤原
Original Assignee
シャープディスプレイテクノロジー株式会社
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements

Definitions

  • the present invention relates to a display device and its manufacturing method.
  • EL display devices using organic electroluminescence (hereinafter also referred to as "EL") elements have attracted attention as display devices that can replace liquid crystal display devices.
  • a plurality of thin film transistors (hereinafter also referred to as "TFTs") are provided for each sub-pixel, which is the minimum unit of an image.
  • TFTs thin film transistors
  • a semiconductor layer constituting a TFT for example, a semiconductor layer made of polysilicon with high mobility, a semiconductor layer made of an oxide semiconductor such as In--Ga--Zn--O with small leakage current, and the like are well known. ing.
  • Patent Document 1 discloses a display device including an inverted staggered (bottom gate structure) TFT in which a buffer layer is provided between an oxide semiconductor and a source electrode layer and a drain electrode layer.
  • contact holes are formed for electrically connecting the semiconductor layer made of polysilicon or the semiconductor layer made of an oxide semiconductor with the source electrode and the drain electrode.
  • Each contact hole is formed by patterning the inorganic insulating film forming these TFTs by dry etching, for example.
  • the surface oxide film of the polysilicon film exposed at the bottom of the contact hole is removed. Hydrofluoric acid (HF) cleaning is performed for removal.
  • the surface of the oxide semiconductor film exposed at the bottom of another contact hole is also brought into contact with the hydrofluoric acid cleaning liquid. Since the hydrofluoric acid cleaning solution corrodes the oxide semiconductor film, there is a risk that manufacturing defects of TFTs using oxide semiconductors, such as defects in the oxide semiconductor and disconnection defects in the oxide semiconductor pattern, may occur during cleaning with hydrofluoric acid. .
  • the present invention has been made in view of this point, and its object is to suppress manufacturing defects of TFTs using an oxide semiconductor caused by cleaning with hydrofluoric acid.
  • a display device includes a substrate and a thin film transistor layer provided on the substrate, the thin film transistor layer having a first semiconductor layer made of polysilicon.
  • a display device in which a first thin film transistor and a second thin film transistor having a second semiconductor layer made of an oxide semiconductor are provided for each sub-pixel, wherein the second thin film transistor is formed on the first interlayer insulating film.
  • a second semiconductor layer provided at a position further away from the substrate than the first semiconductor layer; a second interlayer insulating film provided to cover the second semiconductor layer; a terminal electrode; a contact hole provided so as to expose at least a portion of two semiconductor layers; a metal layer provided to cover an exposed surface of the second semiconductor layer exposed in the contact hole; , is electrically connected to the second semiconductor layer through the contact hole and the metal layer.
  • a method of manufacturing a display device includes a substrate and a thin film transistor layer provided on the substrate, the thin film transistor layer having a first semiconductor layer formed of polysilicon. and a second thin film transistor having a second semiconductor layer made of an oxide semiconductor.
  • a second semiconductor layer forming step of forming the second semiconductor layer at a position distant from the layer includes a second interlayer insulating film forming step of forming a second interlayer insulating film so as to cover the second semiconductor layer; a contact hole forming step of forming a contact hole exposing at least part of the second semiconductor layer; forming a metal film on the second interlayer insulating film in which the contact hole is formed; and then patterning the metal film.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the invention.
  • FIG. 2 is a plan view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 3 is a cross-sectional view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 4 is an enlarged cross-sectional view of the periphery of a second TFT showing a TFT layer that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 5 is an equivalent circuit diagram of the organic EL display device according to the first embodiment of the invention.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the invention.
  • FIG. 2 is a plan view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 3 is a cross-sectional view of the display area of the organic EL
  • FIG. 6 is a cross-sectional view showing an organic EL layer that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 7 is an enlarged cross-sectional view of the periphery of a second TFT showing a TFT layer constituting an organic EL display device according to a second embodiment of the invention, and corresponds to FIG.
  • FIG. 8 is an enlarged cross-sectional view of the periphery of the second TFT showing a modified example of the TFT layer forming the organic EL display device according to the second embodiment of the invention, and corresponds to FIG. FIG.
  • FIG. 9 is an enlarged cross-sectional view of the periphery of a second TFT showing a TFT layer constituting an organic EL display device according to the third embodiment of the invention, and corresponds to FIG.
  • FIG. 10 is an enlarged cross-sectional view of the periphery of the second TFT showing a modified example of the TFT layer constituting the organic EL display device according to the third embodiment of the invention, and corresponds to FIG.
  • FIG. 1 is a plan view showing a schematic configuration of the organic EL display device 50a of this embodiment.
  • 2 and 3 are a plan view and a cross-sectional view of the display area D of the organic EL display device 50a.
  • FIG. 4 is an enlarged sectional view of the periphery of the second TFT 9B showing the TFT layer 30a constituting the organic EL display device 50a.
  • FIG. 5 is an equivalent circuit diagram of the organic EL display device 50a.
  • FIG. 6 is a cross-sectional view showing the organic EL layer 33 forming the organic EL display device 50a.
  • the organic EL display device 50a includes, for example, a rectangular display area D for image display and a frame area F provided around the display area D in a frame shape.
  • the rectangular display area D is exemplified, but the rectangular shape includes, for example, a shape with arc-shaped sides, a shape with arc-shaped corners, and a shape with arc-shaped corners.
  • a substantially rectangular shape such as a shape with a notch is also included.
  • a plurality of sub-pixels P are arranged in a matrix.
  • sub-pixels P having a red light-emitting region Er for displaying red sub-pixels P having a green light-emitting region Eg for displaying green
  • a sub-pixel P having a blue light-emitting region Eb for displaying blue is provided so as to be adjacent to each other.
  • one pixel is configured by three adjacent sub-pixels P each having a red light emitting region Er, a green light emitting region Eg and a blue light emitting region Eb.
  • a terminal portion T is provided at the right end portion of the frame area F in FIG.
  • a bending portion that can be bent at 180° (in a U shape) with the vertical direction in the drawing as the bending axis.
  • B is provided so as to extend in one direction (vertical direction in the drawing).
  • the organic EL display device 50a includes a resin substrate 10 provided as a base substrate (base substrate), a TFT layer 30a provided on the resin substrate 10, and light emitting elements on the TFT layer 30a. It has an organic EL element layer 40 provided as an element layer and a sealing film 45 provided so as to cover the organic EL element layer 40 .
  • the resin substrate 10 is made of, for example, polyimide resin.
  • the TFT layer 30a includes a base coat film 11 provided on a resin substrate 10, four first TFTs 9A, three second TFTs 9B and one TFT 9B provided on the base coat film 11 for each sub-pixel P. It has a capacitor 9h and a planarizing film 23 provided on each first TFT 9A, each second TFT 9B and each capacitor 9h.
  • the TFT layer 30a is provided with a plurality of gate lines 14g extending parallel to each other in the horizontal direction in the figure.
  • the TFT layer 30a is provided with a plurality of light emission control lines 14e extending parallel to each other in the horizontal direction in the figure.
  • the TFT layer 30a is provided with a plurality of second initialization power supply lines 20i extending parallel to each other in the lateral direction in the drawing. As shown in FIG. 2, each light emission control line 14e is provided adjacent to each gate line 14g and each second initialization power supply line 20i. Further, as shown in FIG. 2, the TFT layer 30a is provided with a plurality of source lines 22f extending parallel to each other in the vertical direction in the figure. Further, as shown in FIG. 2, the TFT layer 30a is provided with a plurality of power supply lines 22g extending parallel to each other in the longitudinal direction of the drawing. In addition, each power supply line 22g is provided so as to be adjacent to each source line 22f, as shown in FIG.
  • the first TFT 9A includes, as shown in FIG.
  • the first gate electrode 14a provided, the first interlayer insulating film 15 provided so as to cover the first gate electrode 14a, the second interlayer insulating film 17 provided on the first interlayer insulating film 15 in this order, It has a third interlayer insulating film 19, a fourth interlayer insulating film 21, and a first terminal electrode 22a and a second terminal electrode 22b provided on the fourth interlayer insulating film 21 so as to be spaced apart from each other.
  • the base coat film 11, the gate insulating film 13, the first interlayer insulating film 15, the second interlayer insulating film 17, the third interlayer insulating film 19, and the fourth interlayer insulating film 21 are made of, for example, silicon nitride, silicon oxide, silicon oxynitride, or the like. is composed of a single layer film or a laminated film.
  • the first semiconductor layer 12a is formed of, for example, polysilicon such as LTPS (low temperature polysilicon), and as shown in FIG. , and a first channel region 12ac defined between the first conductor region 12aa and the second conductor region 12ab.
  • polysilicon such as LTPS (low temperature polysilicon)
  • LTPS low temperature polysilicon
  • the first gate electrode 14a is provided so as to overlap the first channel region 12ac of the first semiconductor layer 12a. configured to control conduction between
  • the first terminal electrode 22a and the second terminal electrode 22b as shown in FIG. It is electrically connected to the first conductor region 12aa and the second conductor region 12ab of the first semiconductor layer 12a through the first contact hole Ha and the second contact hole Hb formed in the laminated film of the film 21, respectively.
  • the second TFT 9B includes a second semiconductor layer 16a provided on the first interlayer insulating film 15 and a second interlayer insulating film 17 provided to cover the second semiconductor layer 16a. , the third interlayer insulating film 19 provided on the second interlayer insulating film 17, the second gate electrode 20a provided on the third interlayer insulating film 19, and the second gate electrode 20a provided to cover the second gate electrode 20a. and a third terminal electrode 22c and a fourth terminal electrode 22d provided on the fourth interlayer insulating film 21 so as to be spaced apart from each other.
  • the second semiconductor layer 16a is formed of, for example, an In--Ga--Zn--O-based oxide semiconductor, and as shown in FIGS. It comprises a fourth conductor region 16ab and a second channel region 16ac defined between the third conductor region 16aa and the fourth conductor region 16ab. As shown in FIG. 3, the second semiconductor layer 16a is provided at a position farther from the resin substrate 10 than the first semiconductor layer 12a.
  • the In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition ratio) of In, Ga, and Zn is not particularly limited.
  • In--Ga--Zn--O based semiconductors may be amorphous or crystalline.
  • a crystalline In-Ga-Zn-O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • another oxide semiconductor may be included instead of the In--Ga--Zn--O-based semiconductor.
  • Other oxide semiconductors may include, for example, In—Sn—Zn—O-based semiconductors (eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO).
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • other oxide semiconductors include In--Al--Zn--O based semiconductors, In--Al--Sn--Zn--O based semiconductors, Zn--O based semiconductors, In--Zn--O based semiconductors, Zn--Ti-- O-based semiconductor, Cd--Ge--O-based semiconductor, Cd--Pb--O-based semiconductor, CdO (cadmium oxide), Mg--Zn--O-based semiconductor, In--Ga--Sn--O-based semiconductor, In--Ga--O-based semiconductor Semiconductors, Zr-In-Zn-O-based semiconductors, Hf-In-Zn-O-based semiconductors, Al-Ga-Zn-O-based semiconductors, Ga-Zn-O-based semiconductors,
  • the second gate electrode 20a is provided so as to overlap the second channel region 16ac of the second semiconductor layer 16a. It is configured to control conduction between regions 16ab.
  • the third terminal electrode 22c and the fourth terminal electrode 22d are formed in the laminated film of the second interlayer insulating film 17, the third interlayer insulating film 19 and the fourth interlayer insulating film 21, as shown in FIGS. It is electrically connected to the third conductor region 16aa and the fourth conductor region 16ab of the second semiconductor layer 16a through the third contact hole Hc and the fourth contact hole Hd, respectively.
  • the third contact hole Hc and the fourth contact hole Hd pass through the fourth interlayer insulating film 21 and the third interlayer insulating film 19 in this order from the top to form the third contact hole.
  • the third conductor region 16aa and the fourth conductor region 16ab of the second semiconductor layer 16a are formed up to the inside of the second interlayer insulating film 17 so that at least part of the surface thereof is exposed.
  • the third contact hole Hc and the fourth contact hole Hd are formed so as to overlap the third conductor region 16aa and the fourth conductor region 16ab in a plan view, and the third conductor region 16aa and the fourth conductor region 16aa are formed so as to overlap the fourth conductor region 16ab.
  • the third conductor region 16aa and the fourth conductor region 16ab are exposed in the third contact hole Hc and the fourth contact hole Hd, respectively.
  • the exposed surfaces of the third conductor region 16aa and the fourth conductor region 16ab are formed on the upper surfaces of the third conductor region 16aa and the fourth conductor region 16ab exposed from the bottoms of the third contact hole Hc and the fourth contact hole Hd, respectively.
  • the third conductor region 16aa and the fourth conductor region 16ab of the second semiconductor layer 16a exposed in the third contact hole Hc and the fourth contact hole Hd A first metal layer 18a and a second metal layer 18b are provided so as to cover the exposed surface (upper surface) of each.
  • the first metal layer 18a and the second metal layer 18b are formed from the upper surfaces (exposed surfaces) of the third conductor regions 16aa and the fourth conductor regions 16ab along the shapes of the bottoms of the third contact holes Hc and the fourth contact holes Hd. , over the periphery of the second interlayer insulating film 17 along the periphery of the third contact hole Hc and the fourth contact hole Hd.
  • the first metal layer 18a and the second metal layer 18b form the upper surface of the third conductor region 16aa and the fourth conductor region 16ab, and the second interlayer insulation along the periphery of the third contact hole Hc and the fourth contact hole Hd. It is formed in an inverted hat shape in cross section so as to be continuous with the peripheral end surface (peripheral side surface) of the film 17 and the upper surface of the second interlayer insulating film 17 along the periphery of the third contact hole Hc and the fourth contact hole Hd.
  • first metal layer 18a and the second metal layer 18b form the exposed surfaces of the third conductor region 16aa and the fourth conductor region 16ab, the third terminal electrode 22c and the third terminal electrode 22c in the third contact hole Hc and the fourth contact hole Hd. It is interposed between the fourth terminal electrode 22d and is in contact with both. That is, the third terminal electrode 22c and the fourth terminal electrode 22d are connected to the second semiconductor layer 16a through the third contact hole Hc and the fourth contact hole Hd, and the first metal layer 18a and the second metal layer 18b. It is electrically connected to the third conductor region 16aa and the fourth conductor region 16ab.
  • the exposed surfaces of the third conductor region 16aa and the fourth conductor region 16ab, the first metal layer 18a and the second metal layer 18b, and the third terminal electrode 22c and the fourth terminal electrode 22d are electrically connected in this order. Contact paths are formed respectively.
  • the first metal layer 18a and the second metal layer 18b are formed in the same layer with the same material as the upper conductive layer 18c of the capacitor 9h, which will be described later.
  • Materials constituting the first metal layer 18a and the second metal layer 18b include, for example, silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), Gold (Au), Titanium (Ti), Ruthenium (Ru), Manganese (Mn), Indium (In), Ytterbium (Yb), Lithium Fluoride (LiF), Platinum (Pt), Palladium (Pd), Molybdenum (Mo ), iridium (Ir), tin (Sn), and other metal materials (including alloys).
  • the first metal layer 18a and the second metal layer 18b may be metal single-layer films made of the above metal materials.
  • Mo upper layer
  • Al middle layer
  • Mo molybdenum
  • main component refers to a component whose content in the metal material constituting the first metal layer 18a and the second metal layer 18b exceeds 50% by mass.
  • the thicknesses of the first metal layer 18a and the second metal layer 18b are not particularly limited, they are, for example, about 50 nm or more and 300 nm or less.
  • the first metal layer 18a is formed on the third conductor region 16aa and the fourth conductor region 16ab of the second semiconductor layer 16a, which are exposed from the bottoms of the third contact hole Hc and the fourth contact hole Hd. and a second metal layer 18b are provided, respectively.
  • the four first TFTs 9A having the first semiconductor layer 12a made of polysilicon are p-channel type TFTs 9c for writing, a TFT 9d for driving, a TFT 9e for supplying power, and a TFT 9f for light emission control, which will be described later.
  • n-channel TFTs including an initialization TFT 9a, a compensation TFT 9b, and an anode discharge TFT 9g, which will be described later, are illustrated. (See Figure 5).
  • the four first TFTs 9A having the first semiconductor layer 12a made of polysilicon may be n-channel TFTs. In the equivalent circuit diagram of FIG.
  • the first terminal electrodes 22a and the second terminal electrodes 22b of the TFTs 9c, 9d, 9e, and 9f are indicated by circled numerals 1 and 2, and the third terminals of the TFTs 9a, 9b, and 9g are shown.
  • the electrode 22c and the fourth terminal electrode 22d are indicated by circled numerals 3 and 4.
  • the equivalent circuit diagram of FIG. 5 shows the pixel circuit of the n-th row and m-th column sub-pixel P, part of the pixel circuit of the (n ⁇ 1)-th row and m-th column sub-pixel P is also included. there is In the equivalent circuit diagram of FIG.
  • the power supply line 22g for supplying the high power supply voltage ELVDD also serves as the first initialization power supply line, but the power supply line 22g and the first initialization power supply line are provided separately.
  • the same voltage as the low power supply voltage ELVSS is input to the second initialization power supply line 20i, the present invention is not limited to this. voltage can be input.
  • the initialization TFT 9a has its gate electrode electrically connected to the previous stage (n-1 stage) gate line 14g (n-1) and its third terminal.
  • the electrode is electrically connected to the lower conductive layer (first gate electrode 14a) of the capacitor 9h and the gate electrode of the driving TFT 9d, and the fourth terminal electrode is electrically connected to the power supply line 22g.
  • the compensation TFT 9b has its gate electrode electrically connected to the gate line 14g(n) of its own stage (n stage) in each sub-pixel P, and its third terminal electrode is used for driving. It is electrically connected to the gate electrode of the TFT 9d, and its fourth terminal electrode is electrically connected to the first terminal electrode of the driving TFT 9d.
  • the write TFT 9c has its gate electrode electrically connected to the gate line 14g(n) of its own stage (n stage) in each sub-pixel P, and its first terminal electrode corresponds to the gate line 14g(n).
  • the second terminal electrode of the source line 22f is electrically connected to the second terminal electrode of the driving TFT 9d.
  • the driving TFT 9d has its gate electrode electrically connected to the third terminal electrodes of the initialization TFT 9a and the compensation TFT 9b, and its first terminal electrode is connected to the compensation TFT 9b.
  • the second terminal electrodes of the TFT 9b for writing and the first terminal electrode of the TFT 9f for light emission control are electrically connected to the fourth terminal electrode of the TFT 9b for writing and the second terminal electrodes of the TFT 9e for power supply. is electrically connected to
  • the driving TFT 9 d is configured to control the current of the organic EL element 35 .
  • the gate insulating film 13 is thicker than the second interlayer insulating film 17.
  • the S value in the subthreshold region in the Id-Vg characteristic is increased to flatten the rising curve. be able to.
  • the amount of change in current with respect to the amount of change in voltage can be reduced, so the change in luminance of the organic EL element 35 can be suppressed, and suitable TFT characteristics can be obtained for the driving TFT 9d. can.
  • the power supply TFT 9e has its gate electrode electrically connected to the light emission control line 14e of its own stage (n stage), and its first terminal electrode connected to the power supply line 22g. and its second terminal electrode is electrically connected to the first terminal electrode of the driving TFT 9d.
  • the gate electrode of the light emission control TFT 9f is electrically connected to the light emission control line 14e of its own stage (n stage), and its first terminal electrode is connected to the drive TFT 9d. and the second terminal electrode is electrically connected to a first electrode 31, which will be described later, of an organic EL element 35, which will be described later.
  • the anode discharge TFT 9g has its gate electrode electrically connected to the gate line 14g(n) of its own stage (n stage) in each sub-pixel P, and its third terminal electrode is an organic electrode. It is electrically connected to the first electrode 31 of the EL element 35, and its fourth terminal electrode is electrically connected to the second initialization power supply line 20i.
  • the capacitor 9h includes, for example, a first gate electrode 14a as a lower conductive layer, a first interlayer insulating film 15 and a second interlayer insulating film 17 provided on the first gate electrode 14a, An upper conductive layer 18c is provided on the second interlayer insulating film 17 so as to overlap with the first gate electrode 14a.
  • the upper conductive layer 18c is formed in the same layer with the same material as the first metal layer 18a and the second metal layer 18b.
  • the capacitor 9h has a lower conductive layer (first gate electrode 14a) connected to the gate electrode of the driving TFT 9d, the initializing TFT 9a, and the compensating TFT 9b.
  • the upper conductive layer 18c is electrically connected to the third terminal electrode of the anode discharge TFT 9g, the second terminal electrode of the light emission control TFT 9f and the first electrode 31 of the organic EL element 35. ing.
  • the planarizing film 23 has a flat surface in the display region D, and is made of, for example, an organic resin material such as polyimide resin or acrylic resin, or a polysiloxane-based SOG (spin on glass) material.
  • the organic EL element layer 40 includes a plurality of organic EL elements 35 provided as a plurality of light emitting elements arranged in a matrix corresponding to a plurality of sub-pixels P, and each organic EL element 35 .
  • An edge cover 32 provided in a grid pattern in common with all the sub-pixels P is provided so as to cover the peripheral edge of the first electrode 31 of the element 35 .
  • the organic EL element 35 includes a first electrode 31 provided on the planarizing film 23 of the TFT layer 30a and an organic EL layer 31 provided on the first electrode 31. 33 and a second electrode 34 provided on the organic EL layer 33 .
  • the first electrode 31 is electrically connected to the second terminal electrode of the light emission control TFT 9f of each sub-pixel P through a contact hole formed in the planarizing film 23. As shown in FIG.
  • the first electrode 31 also has a function of injecting holes into the organic EL layer 33 .
  • the first electrode 31 is more preferably made of a material having a large work function in order to improve the efficiency of injecting holes into the organic EL layer 33 .
  • examples of materials forming the first electrode 31 include silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), and gold (Au).
  • the material forming the first electrode 31 may be an alloy such as astatine (At)/astatine oxide (AtO 2 ). Further, the material forming the first electrode 31 is, for example, conductive oxides such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO). There may be. Also, the first electrode 31 may be formed by laminating a plurality of layers made of the above materials. Compound materials having a large work function include, for example, indium tin oxide (ITO) and indium zinc oxide (IZO).
  • the organic EL layer 33 includes a hole injection layer 1, a hole transport layer 2, a light emitting layer 3, an electron transport layer 4 and an electron injection layer 5 which are provided in this order on the first electrode 31. ing.
  • the hole injection layer 1 is also called an anode buffer layer, and has the function of bringing the energy levels of the first electrode 31 and the organic EL layer 33 close to each other and improving the efficiency of hole injection from the first electrode 31 to the organic EL layer 33 .
  • materials constituting the hole injection layer 1 include triazole derivatives, oxadiazole derivatives, imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, phenylenediamine derivatives, oxazole derivatives, styrylanthracene derivatives, fluorenone derivatives, hydrazone derivatives, stilbene derivatives and the like.
  • the hole transport layer 2 has the function of improving the transport efficiency of holes from the first electrode 31 to the organic EL layer 33 .
  • Examples of materials constituting the hole transport layer 2 include porphyrin derivatives, aromatic tertiary amine compounds, styrylamine derivatives, polyvinylcarbazole, poly-p-phenylene vinylene, polysilane, triazole derivatives, and oxadiazole.
  • the light-emitting layer 3 In the light-emitting layer 3, holes and electrons are injected from the first electrode 31 and the second electrode 34 when a voltage is applied by the first electrode 31 and the second electrode 34, and the holes and electrons recombine. area.
  • the light-emitting layer 3 is made of a material with high light-emitting efficiency. Examples of materials constituting the light-emitting layer 3 include metal oxinoid compounds [8-hydroxyquinoline metal complex], naphthalene derivatives, anthracene derivatives, diphenylethylene derivatives, vinylacetone derivatives, triphenylamine derivatives, butadiene derivatives, and coumarin derivatives.
  • the electron transport layer 4 has a function of efficiently transferring electrons to the light emitting layer 3 .
  • the materials constituting the electron transport layer 4 include, for example, organic compounds such as oxadiazole derivatives, triazole derivatives, benzoquinone derivatives, naphthoquinone derivatives, anthraquinone derivatives, tetracyanoanthraquinodimethane derivatives, diphenoquinone derivatives, and fluorenone derivatives. , silole derivatives, and metal oxinoid compounds.
  • the electron injection layer 5 has the function of bringing the energy levels of the second electrode 34 and the organic EL layer 33 close to each other and improving the efficiency with which electrons are injected from the second electrode 34 into the organic EL layer 33. With this function, The driving voltage of the organic EL element 35 can be lowered.
  • the electron injection layer 5 is also called a cathode buffer layer.
  • examples of materials constituting the electron injection layer 5 include lithium fluoride (LiF), magnesium fluoride (MgF 2 ), calcium fluoride (CaF 2 ), strontium fluoride (SrF 2 ), and barium fluoride.
  • inorganic alkali compounds such as (BaF 2 ), aluminum oxide (Al 2 O 3 ), strontium oxide (SrO), and the like.
  • the second electrode 34 is provided in common to all the sub-pixels P so as to cover each organic EL layer 33 and the edge cover 32, as shown in FIG.
  • the second electrode 34 also has a function of injecting electrons into the organic EL layer 33 .
  • the second electrode 34 is more preferably made of a material with a small work function in order to improve the efficiency of injecting electrons into the organic EL layer 33 .
  • materials constituting the second electrode 34 include silver (Ag), aluminum (Al), vanadium (V), calcium (Ca), titanium (Ti), yttrium (Y), and sodium (Na).
  • the second electrode 34 is composed of, for example, magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), astatine (At)/astatine oxide (AtO 2 ), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al), etc.
  • the second electrode 34 may be formed of conductive oxides such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO). . Also, the second electrode 34 may be formed by laminating a plurality of layers made of the above materials.
  • Examples of materials with a small work function include magnesium (Mg), lithium (Li), lithium fluoride (LiF), magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al) etc.
  • the edge cover 32 is made of, for example, an organic resin material such as polyimide resin or acrylic resin, or a polysiloxane-based SOG material.
  • the sealing film 45 is provided so as to cover the second electrode 34 , and the first inorganic sealing film 41 , the organic sealing film 42 and the second sealing film 42 are laminated on the second electrode 34 in this order. It has an inorganic sealing film 43 and has a function of protecting the organic EL layer 33 of the organic EL element layer 40 from moisture and oxygen.
  • the first inorganic sealing film 41 and the second inorganic sealing film 43 are composed of inorganic insulating films such as silicon nitride films, silicon oxide films, and silicon oxynitride films, for example.
  • the organic sealing film 42 is made of an organic resin material such as acrylic resin, epoxy resin, silicone resin, polyurea resin, parylene resin, polyimide resin, or polyamide resin.
  • the organic EL display device 50a configured as described above, in each sub-pixel P, first, when the light emission control line 14e is selected and rendered inactive, the organic EL element 35 becomes non-light emitting. In the non-light-emitting state, the preceding gate line 14g(n-1) is selected, and a gate signal is input to the initialization TFT 9a via the gate line 14g(n-1), whereby the initialization TFT 9a is turned on, the high power supply voltage ELVDD of the power supply line 22g is applied to the capacitor 9h, and the driving TFT 9d is turned on. As a result, the charge in the capacitor 9h is discharged, and the voltage applied to the gate electrode of the driving TFT 9d is initialized.
  • the compensation TFT 9b and the writing TFT 9c are turned on, and the source signal is transmitted through the corresponding source line 22f. is written to the capacitor 9h through the diode-connected driving TFT 9d, the anode discharge TFT 9g is turned on, and the initialization signal is applied to the organic EL element through the second initialization power supply line 20i. The charge accumulated in the first electrode 31 applied to the first electrode 31 of 35 is reset.
  • the light emission control line 14e is selected, the power supply TFT 9e and the light emission control TFT 9f are turned on, and the driving current corresponding to the voltage applied to the gate electrode of the driving TFT 9d is supplied from the power line 22g to the organic EL element 35. be done.
  • the organic EL display device 50a in each sub-pixel P, the organic EL element 35 emits light with a luminance corresponding to the drive current to display an image.
  • the manufacturing method of the organic EL display device 50a includes a TFT layer forming process, an organic EL element layer forming process, and a sealing film forming process.
  • the TFT layer forming process includes a base coat film forming process, a first semiconductor layer forming process, a gate insulating film forming process, a first gate electrode forming process, a doping process, a first interlayer insulating film forming process, and a second semiconductor.
  • ⁇ TFT layer formation process> (Base coat film forming step) First, for example, on a resin substrate 10 formed on a glass substrate, a silicon oxide film (about 250 nm thick) and a silicon nitride film (about 100 nm thick) are sequentially formed by plasma CVD (Chemical Vapor Deposition). A base coat film 11 is formed by film forming.
  • First semiconductor layer forming step An amorphous silicon film (thickness of about 50 nm) is formed on the substrate surface on which the base coat film 11 is formed, for example, by plasma CVD, and the amorphous silicon film is crystallized by laser annealing or the like to form a polysilicon film. Later, the polysilicon film is patterned to form the first semiconductor layer 12a.
  • a gate insulating film 13 is formed by forming a silicon oxide film (thickness of about 100 nm) on the substrate surface (entire surface) on which the first semiconductor layer 12a is formed, by plasma CVD, for example.
  • Step of forming first gate electrode A metal layer such as a molybdenum film (thickness of about 200 nm) is formed on the substrate surface on which the gate insulating film 13 is formed by, for example, a sputtering method, and then the metal layer is patterned to form the first gate electrode 14a. to form When forming the first gate electrode 14a, the gate line 14g, the light emission control line 14e, the lower conductive layer (first gate electrode 14a) forming the capacitor 9h, and the like are also formed.
  • a metal layer such as a molybdenum film (thickness of about 200 nm) is formed on the substrate surface on which the gate insulating film 13 is formed by, for example, a sputtering method, and then the metal layer is patterned to form the first gate electrode 14a. to form When forming the first gate electrode 14a, the gate line 14g, the light emission control line 14e, the lower conductive layer (first gate electrode 14a) forming the capacitor 9h, and the like
  • Doping process By doping impurity ions such as phosphorus and boron using the first gate electrode 14a as a mask, a part of the first semiconductor layer 12a is made conductive, and the first conductor region 12aa and the second conductor are formed in the first semiconductor layer 12a. A region 12ab and a first channel region 12ac are formed.
  • a first interlayer insulating film 15 is formed by forming a silicon oxide film (approximately 100 nm) by plasma CVD, for example, on the substrate surface (entire surface) where a portion of the first semiconductor layer 12a is made conductive. .
  • a second interlayer insulating film 17 is formed by depositing a silicon oxide film (thickness of about 300 nm) on the substrate surface (entire surface) on which the second semiconductor layer 16a is formed, by plasma CVD, for example.
  • the second interlayer insulating film 17 On the substrate surface on which the second interlayer insulating film 17 is formed, the second interlayer insulating film 17, the first interlayer insulating film 15 and the gate insulating film 13 are appropriately patterned in this order from the top to form the first contact hole Ha and the second contact hole Ha.
  • Contact holes such as a contact hole Hb, a third contact hole Hc, and a fourth contact hole Hd (hereinafter also referred to as "lower contact holes”) are formed.
  • the first contact hole Ha and the second contact hole Hb are formed so as to reach the first conductor region 12aa and the second conductor region 12ab of the first semiconductor layer 12a and expose their upper surfaces.
  • the third contact hole Hc and the fourth contact hole Hd reach the second semiconductor layer 16a (the third conductor region 16aa and the fourth conductor region 16ab formed in the fourth interlayer insulating film formation process described later). , are formed so that their upper surfaces are exposed.
  • Metal layer forming step After forming a metal film such as a molybdenum film (thickness of about 200 nm) by, for example, a sputtering method on the substrate surface in which the lower contact hole is formed, the metal film is patterned to form the third contact hole Hc and the A first metal layer 18a and a second metal layer 18b are formed to cover the upper surfaces (exposed surfaces) of the third conductor region 16aa and the fourth conductor region 16ab exposed in the fourth contact hole Hd, respectively.
  • the upper conductive layer 18c and the like constituting the capacitor 9h are also formed.
  • hird interlayer insulating film forming step By forming a silicon oxide film (thickness of about 300 nm) by plasma CVD, for example, on the substrate surface (whole surface) where the lower contact hole and the first metal layer 18a and the second metal layer 18b are formed. , a third interlayer insulating film 19 is formed.
  • a metal film such as a molybdenum film (thickness of about 200 nm) on the surface of the substrate on which the third interlayer insulating film 19 is formed, by, for example, sputtering, the metal film is patterned to form a second gate.
  • An electrode 20a is formed.
  • a second initialization power supply line 20i is also formed when forming the second gate electrode 20a.
  • a silicon oxide film (thickness of about 300 nm) and a silicon nitride film (thickness of about 150 nm) are sequentially formed on the substrate surface (entire surface) on which the second gate electrode 20a is formed by, for example, plasma CVD.
  • a fourth interlayer insulating film 21 is formed.
  • a part of the second semiconductor layer 16a is made conductive by heat treatment after the formation of the fourth interlayer insulating film 21, so that the third conductor region 16aa, the fourth conductor region 16ab and the second channel are formed in the second semiconductor layer 16a.
  • a region 16ac is formed.
  • the fourth interlayer insulating film 21 and the third interlayer insulating film 19 are appropriately patterned in this order from the top to form the first contact hole Ha, the second contact hole Hb, the third 3.
  • An upper contact hole such as a contact hole Hc and a fourth contact hole Hd, which is continuous with the lower contact hole is formed.
  • the first contact hole Ha and the second contact hole Hb are formed. Hydrofluoric acid cleaning is performed to remove the surface oxide film of the polysilicon film exposed at the bottom of the (hydrofluoric acid cleaning step). Thereby, the first contact hole Ha and the second contact hole Hb reaching the first conductor region 12aa and the second conductor region 12ab of the first semiconductor layer 12a can be reliably formed.
  • Terminal electrode forming step A titanium film (about 50 nm thick), an aluminum film (about 400 nm thick), a titanium film (about 50 nm thick), etc. are formed by, for example, a sputtering method on the surface of the substrate where the contact holes such as the first contact hole Ha are formed. are formed in order, the metal laminated film is patterned to form a first terminal electrode 22a, a second terminal electrode 22b, a third terminal electrode 22c and a fourth terminal electrode 22d. In addition, when forming the first terminal electrode 22a and the like, the source line 22f, the power line 22g and the like are also formed.
  • planarization film forming step Finally, the surface of the substrate on which the first terminal electrodes 22a and the like are formed is coated with a polyimide-based photosensitive resin film (thickness of about 2 ⁇ m) by, for example, a spin coating method or a slit coating method. By performing pre-baking, exposure, development and post-baking, the planarizing film 23 is formed.
  • the TFT layer 30a can be formed as described above.
  • Organic EL element layer forming process A first electrode 31, an edge cover 32, an organic EL layer 33 (hole injection layer 1, hole transport The layer 2, the light emitting layer 3, the electron transport layer 4, the electron injection layer 5) and the second electrode 34 are formed to form the organic EL element layer 40.
  • FIG. 1 An edge cover 32, an organic EL layer 33 (hole injection layer 1, hole transport The layer 2, the light emitting layer 3, the electron transport layer 4, the electron injection layer 5) and the second electrode 34 are formed to form the organic EL element layer 40.
  • ⁇ Sealing film forming process> First, using a mask, an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is applied to the surface of the substrate on which the organic EL element layer 40 formed in the organic EL element layer forming step is formed. is deposited by the plasma CVD method to form the first inorganic sealing film 41 .
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is applied to the surface of the substrate on which the organic EL element layer 40 formed in the organic EL element layer forming step is formed. is deposited by the plasma CVD method to form the first inorganic sealing film 41 .
  • an organic resin material such as an acrylic resin is deposited on the surface of the substrate on which the first inorganic sealing film 41 is formed by, for example, an inkjet method to form an organic sealing film 42 .
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is formed by plasma CVD on the surface of the substrate on which the organic sealing film 42 is formed. 2.
  • a sealing film 45 is formed by forming an inorganic sealing film 43 .
  • the glass substrate is removed from the lower surface of the resin substrate 10 by irradiating laser light from the glass substrate side of the resin substrate 10 .
  • a protective sheet (not shown) is attached to the lower surface of the resin substrate 10 from which the glass substrate has been peeled off.
  • the organic EL display device 50a of the present embodiment can be manufactured.
  • the organic EL display device 50a molybdenum covering the upper surfaces (exposed surfaces) of the third conductor region 16aa and the fourth conductor region 16ab of the second semiconductor layer 16a exposed from the bottoms of the third contact hole Hc and the fourth contact hole Hd.
  • a first metal layer 18a and a second metal layer 18b made of a metal material such as (Mo) are provided.
  • the metal layer forming step of forming the first metal layer 18a and the second metal layer 18b is performed before the terminal electrode forming step of forming the terminal electrode as the source electrode or the drain electrode. Specifically, it is performed before cleaning with hydrofluoric acid.
  • the method of manufacturing the organic EL display device 50a includes, in the TFT layer forming process, after forming the first interlayer insulating film 15, forming a lower contact hole, forming a metal layer such as an upper conductive layer 18c of the capacitor 9h, and forming a second semiconductor layer 16a.
  • the second semiconductor layer 16a is first formed, the second interlayer insulating film 17 is formed, and the order of steps of forming the lower contact hole and the metal layer is devised. With this order of steps, the first metal layer 18a and the second metal layer 18b can be formed together when forming the upper conductive layer 18c of the capacitor 9h. can be easily manufactured.
  • FIG. 7 is an enlarged cross-sectional view of the periphery of the second TFT 9B showing the TFT layer 30ba constituting the organic EL display device 50b according to the present embodiment, and corresponds to FIG.
  • FIG. 8 is an enlarged cross-sectional view of the periphery of the second TFT 9B showing a TFT layer 30bb as a modified example of the TFT layer 30ba constituting the organic EL display device 50b according to the present embodiment, and corresponds to FIG.
  • the overall configuration of the organic EL display device 50b is the same as that of the first embodiment, except for the configuration of the second TFTs 9B that constitute the TFT layers 30ba and 30bb, so detailed description is omitted here. Also, the same reference numerals are assigned to the same components as in the first embodiment, and the description thereof will be omitted.
  • the third contact hole Hc and the fourth contact hole Hd correspond to the third conductor region 16aa and the fourth conductor region 16aa of the second semiconductor layer 16a. 16ab, respectively.
  • the third contact hole Hc and the fourth contact hole Hd are formed by the fourth interlayer insulating film 21, the third interlayer insulating film 19, the second interlayer insulating film 17, the third conductor region 16aa, or the fourth contact hole Hd in this order from the top.
  • the third conductor region 16aa and the fourth conductor region 16ab are formed so as to penetrate through the conductor region 16ab, the first interlayer insulating film 15 and the gate insulating film 13 and expose at least part of the surfaces of the third conductor region 16aa and the fourth conductor region 16ab. Further, the third contact hole Hc and the fourth contact hole Hd are formed so as to overlap the third conductor region 16aa and the fourth conductor region 16ab in plan view, as in the first embodiment. As a result, exposed surfaces of the third conductor region 16aa and the fourth conductor region 16ab exposed in the third contact hole Hc and the fourth contact hole Hd are exposed from the outer peripheral surfaces of the third contact hole Hc and the fourth contact hole Hd. are formed on the peripheral end surfaces (peripheral side surfaces) of the third conductor region 16aa and the fourth conductor region 16ab.
  • the first metal layer 18a and the second metal layer 18b are provided so as to cover the peripheral end surfaces (exposed surfaces) of the third conductor region 16aa and the fourth conductor region 16ab.
  • the first metal layer 18a and the second metal layer 18b are formed along the shapes of the third contact hole Hc and the fourth contact hole Hd to form the bottom portions (bottom surfaces) of the third contact hole Hc and the fourth contact hole Hd. ) to the peripheral edge (peripheral upper surface) of the second interlayer insulating film 17 along the periphery of the third contact hole Hc and the fourth contact hole Hd.
  • the contact hole forming step is performed, for example, as follows. do it. By adjusting (increasing) the amount of etching and removing the first interlayer insulating film 15 and the gate insulating film 13 by dry etching through the third conductor region 16aa and the fourth conductor region 16ab, the third contact hole Hc and the gate insulating film 13 are removed. Each fourth contact hole Hd may be formed.
  • the second TFT 9B that constitutes the TFT layer 30bb of the present embodiment may be a film residue (residue) after patterning of the metal film provided on the two-layer insulating film 17 .
  • the upper ends of the residual film are higher than the upper surfaces of the third conductor region 16aa and the fourth conductor region 16ab along the peripheral side surfaces (peripheral side surfaces) of the third contact hole Hc and the fourth contact hole Hd.
  • the exposed surfaces (peripheral end surfaces) of the third conductor region 16aa and the fourth conductor region 16ab are covered with the first metal layer 18a and the second metal layer 18b formed as residual metal films.
  • the metal layer forming step is performed, for example, as follows. do it. After forming a metal film on the substrate surface in which the third contact hole Hc and the fourth contact hole Hd are formed, a resist is applied on the metal film. Subsequently, the resist in the regions of the third contact hole Hc and the fourth contact hole Hd is exposed. As a result, the resist remains on the periphery of the bottoms of the third contact hole Hc and the fourth contact hole Hd after the exposure.
  • the metal film is etched using the residual resist remaining on the periphery of the bottoms of the third contact hole Hc and the fourth contact hole Hd as a mask, thereby exposing the third conductor in the third contact hole Hc and the fourth contact hole Hd.
  • a first metal layer 18a and a second metal layer 18b are formed to cover exposed surfaces of the region 16aa and the fourth conductor region 16ab.
  • the remaining films as the first metal layer 18a and the second metal layer 18b only need to exist on the exposed surfaces of the third conductor region 16aa and the fourth conductor region 16ab (so as to cover the exposed surfaces).
  • the remaining films as the first metal layer 18a and the second metal layer 18b only need to exist on the exposed surfaces of the third conductor region 16aa and the fourth conductor region 16ab (so as to cover the exposed surfaces).
  • the third contact hole Hc and the fourth contact hole Hd pass through the third conductor region 16aa and the fourth conductor region 16ab, and exposed surfaces are formed on the peripheral end faces of the third conductor region 16aa and the fourth conductor region 16ab. Even in such a case, since the exposed surface is covered with the first metal layer 18a and the second metal layer 18b, contact with the hydrofluoric acid cleaning liquid is suppressed.
  • the third terminal electrode 22c and the fourth terminal electrode 22d are formed by the first metal layer 18a formed along the peripheral side surfaces of the third contact hole Hc and the fourth contact hole Hd. and the second metal layer 18b. Therefore, compared to the case where the first metal layer 18a and the second metal layer 18b are absent, the surface of the third contact hole Hc and the fourth contact hole Hd serving as bases for forming the third terminal electrode 22c and the fourth terminal electrode 22d is There is also the advantage that the step difference between the third terminal electrode 22c and the fourth terminal electrode 22d can be prevented from breaking.
  • the manufacturing method thereof by etching the metal film using the residual resist remaining on the bottom periphery of the third contact hole Hc and the fourth contact hole Hd as a mask, A first metal layer 18a and a second metal layer 18b are formed. Therefore, there is an advantage that a photomask for forming the first metal layer 18a and the second metal layer 18b becomes unnecessary.
  • FIG. 9 is an enlarged cross-sectional view of the periphery of the second TFT 9B showing the TFT layer 30ca constituting the organic EL display device 50c according to the present embodiment, and corresponds to FIG.
  • FIG. 10 is an enlarged cross-sectional view of the periphery of the second TFT 9B showing a TFT layer 30cb as a modified example of the TFT layer 30ca constituting the organic EL display device 50c according to this embodiment, and corresponds to FIG.
  • the overall configuration of the organic EL display device 50c is the same as in the first and second embodiments, except for the configuration of the second TFTs 9B that constitute the TFT layers 30ca and 30cb, so detailed description thereof will be omitted here. . Also, the same reference numerals are assigned to the same components as those in the first and second embodiments, and the description thereof is omitted.
  • the second TFT 9B forming the TFT layer 30ca of the present embodiment as in the TFT layer 30ba of the second embodiment, as shown in FIG. They are formed so as to penetrate through the third conductor region 16aa and the fourth conductor region 16ab of the semiconductor layer 16a.
  • the depths (bottom positions) of the third contact holes Hc and the fourth contact holes Hd are different from those in the TFT layer 30ba.
  • the third contact hole Hc and the fourth contact hole Hd forming the TFT layer 30ca are formed by the fourth interlayer insulating film 21, the third interlayer insulating film 19, the second interlayer insulating film 17, the third It is formed up to an intermediate portion in the thickness direction of the first interlayer insulating film 15 through the conductor region 16aa or the fourth conductor region 16ab.
  • the bottoms of the third contact hole Hc and the fourth contact hole Hd are formed in the first interlayer insulating film 15, but the present invention is not limited to this. 15 and formed in the gate insulating film 13 (for example, about the middle portion in the thickness direction of the gate insulating film 13).
  • the organic EL display device 50c having the TFT layer 30ca of the present embodiment is produced by forming contact holes in the TFT layer forming step in the manufacturing method of the organic EL display device 50b having the TFT layer 30ba of the second embodiment. For example, the amount of etching may be reduced. Specifically, the third contact hole Hc and the fourth contact are removed by dry etching through the third conductor region 16aa and the fourth conductor region 16ab and removing the first interlayer insulating film 15 up to the middle portion in the thickness direction. A hole Hd may be formed.
  • the second TFT 9B forming the TFT layer 30cb of the present embodiment as in the TFT layer 30bb of the second embodiment, as shown in FIG.
  • the contact hole Hc and the fourth contact hole Hd are formed of film residue (residue) after patterning of the metal film provided on the second interlayer insulating film 17 in which the contact hole Hc and the fourth contact hole Hd are formed.
  • the depths (bottom positions) of the third contact holes Hc and the fourth contact holes Hd are different from those in the TFT layer 30bb.
  • the bottom positions of the third contact hole Hc and the fourth contact hole Hd forming the TFT layer 30cb are the same as those of the TFT layer 30ca.
  • the organic EL display device 50c having the TFT layer 30cb of the present embodiment can be manufactured by performing the same step as the TFT layer forming step in the manufacturing method of the organic EL display device 50b having the TFT layer 30bb of the second embodiment. Just do it.
  • the same effects as those of the second embodiment can be obtained. That is, compared with the second embodiment, the etching amount for forming the third contact hole Hc and the fourth contact hole Hd is small (the depth of the third contact hole Hc and the fourth contact hole Hd is shallow). Even in this case, the same measures as in the second embodiment can be taken.
  • an organic EL layer having a five-layer laminate structure of a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, and an electron injection layer was exemplified. It may have a three-layered structure of a layer-cum-hole-transporting layer, a light-emitting layer, and an electron-transporting layer-cum-electron-injecting layer.
  • the organic EL display device having the first electrode as the anode and the second electrode as the cathode was exemplified. It can also be applied to an organic EL display device using the second electrode as an anode.
  • the organic EL display device is used as the display device in each of the above embodiments, the present invention can also be applied to a display device such as a liquid crystal display device using an active matrix drive system.
  • a resin substrate is used as the substrate (base substrate), but the substrate may be a glass substrate or the like.
  • the display device in which the first TFT and the second TFT are provided for each sub-pixel in the display region was exemplified, but the present invention combines, for example, the p-channel first TFT and the n-channel second TFT.
  • the present invention can be applied to a display device configured with a CMOS (complementary metal oxide semiconductor) and provided with the first TFT and the second TFT as driving circuits for the frame region.
  • CMOS complementary metal oxide semiconductor
  • an organic EL display device was taken as an example of a display device, but the present invention can be applied to a display device having a plurality of light-emitting elements driven by current.
  • QLED Quantum-dot light emitting diode
  • the present invention is useful for flexible display devices.

Landscapes

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Abstract

第２ＴＦＴ（９Ｂ）は、酸化物半導体により形成された第２半導体層（１６ａ）と、第２半導体層（１６ａ）を覆うように設けられた第２層間絶縁膜（１７）と、端子電極（２２ｃ，２２ｄ）と、第２半導体層（１６ａ）の少なくとも一部が露出するように設けられたコンタクトホール（Ｈｃ，Ｈｄ）とを備え、コンタクトホール（Ｈｃ，Ｈｄ）内で露出する第２半導体層（１６ａ）の露出面を覆うように金属層（１８ａ、１８ｂ）が設けられ、端子電極（２２ｃ，２２ｄ）は、コンタクトホール（Ｈｃ，Ｈｄ）及び金属層（１８ａ、１８ｂ）を介して、第２半導体層（１６ａ）に電気的に接続されている。

Description

表示装置及びその製造方法
　本発明は、表示装置及びその製造方法に関するものである。
　近年、液晶表示装置に代わる表示装置として、有機エレクトロルミネッセンス（electroluminescence、以下「ＥＬ」とも称する）素子を用いた自発光型の有機ＥＬ表示装置が注目されている。この有機ＥＬ表示装置では、画像の最小単位であるサブ画素毎に複数の薄膜トランジスタ（thin film transistor、以下「ＴＦＴ」とも称する）が設けられている。ここで、ＴＦＴを構成する半導体層としては、例えば、移動度が高いポリシリコンからなる半導体層、リーク電流が小さいＩｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体からなる半導体層等がよく知られている。
　例えば、特許文献１には、酸化物半導体とソース電極層及びドレイン電極層との間にバッファ層を設けた逆スタガ型（ボトムゲート構造）のＴＦＴを含む表示装置が開示されている。
特開２０１６－９６３４７号公報
　ところで、近年、ポリシリコン半導体を用いたＴＦＴ、及び酸化物半導体を用いたＴＦＴが基板上にそれぞれ形成されたハイブリッド構造を有する表示装置が提案されている。
　上記の表示装置では、ポリシリコンからなる半導体層又は酸化物半導体からなる半導体層と、ソース電極及びドレイン電極とを電気的に接続するための各コンタクトホールが形成される。各コンタクトホールは、例えばドライエッチングにより、これらＴＦＴを構成する無機絶縁膜をパターニングすることにより形成される。ここで、ポリシリコン半導体を用いたＴＦＴでは、無機絶縁膜のパターニング後であって、ソース電極及びドレイン電極を形成する前に、コンタクトホールの底部に露出しているポリシリコン膜の表面酸化膜を除去するためにフッ酸（ＨＦ）洗浄を行う。このフッ酸洗浄により、ポリシリコンからなる半導体層に到達するコンタクトホールが確実に形成され、その結果、当該半導体層と、ソース電極及びドレイン電極との接触抵抗が低下する。
　上記のフッ酸洗浄を行う際に、別のコンタクトホールの底部に露出している酸化物半導体膜の表面にもフッ酸洗浄液が接触する。フッ酸洗浄液は酸化物半導体膜を侵食するため、フッ酸洗浄の際に、酸化物半導体の欠損や酸化物半導体パターンの断線不良等、酸化物半導体を用いたＴＦＴの製造不良が生じるおそれがある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、フッ酸洗浄に起因する酸化物半導体を用いたＴＦＴの製造不良を抑制することにある。
　上記目的を達成するために、本発明に係る表示装置は、基板と、上記基板上に設けられた薄膜トランジスタ層とを備え、上記薄膜トランジスタ層には、ポリシリコンにより形成された第１半導体層を有する第１薄膜トランジスタと、酸化物半導体により形成された第２半導体層を有する第２薄膜トランジスタとがサブ画素毎に設けられた表示装置であって、上記第２薄膜トランジスタは、第１層間絶縁膜上に上記基板に対して上記第１半導体層よりも離れた位置に設けられた上記第２半導体層と、該第２半導体層を覆うように設けられた第２層間絶縁膜と、端子電極と、該第２半導体層の少なくとも一部が露出するように設けられたコンタクトホールとを備え、上記コンタクトホール内で露出する上記第２半導体層の露出面を覆うように金属層が設けられ、上記端子電極は、上記コンタクトホール及び金属層を介して、上記第２半導体層に電気的に接続されていることを特徴とする。
　本発明に係る表示装置の製造方法は、基板と、上記基板上に設けられた薄膜トランジスタ層とを備え、上記薄膜トランジスタ層には、ポリシリコンにより形成された第１半導体層を有する第１薄膜トランジスタと、酸化物半導体により形成された第２半導体層を有する第２薄膜トランジスタとがサブ画素毎に設けられた表示装置の製造方法であって、第１層間絶縁膜上に上記基板に対して上記第１半導体層よりも離れた位置に上記第２半導体層を形成する第２半導体層形成工程と、上記第２半導体層を覆うように第２層間絶縁膜を成膜する第２層間絶縁膜形成工程と、上記第２半導体層の少なくとも一部を露出するコンタクトホールを形成するコンタクトホール形成工程と、上記コンタクトホールが形成された上記第２層間絶縁膜上に金属膜を成膜した後に該金属膜をパターニングして、該コンタクトホール内で露出する上記第２半導体層の露出面を覆う金属層を形成する金属層形成工程と、上記コンタクトホール及び金属層を介して、上記第２半導体層に電気的に接続する端子電極を形成する端子電極形成工程とを備えることを特徴とする。
　本発明によれば、フッ酸洗浄に起因する酸化物半導体を用いたＴＦＴの製造不良を抑制することができる。
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の概略構成を示す平面図である。 図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の平面図である。 図３は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の断面図である。 図４は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層を示す第２ＴＦＴ周辺の拡大断面図である。 図５は、本発明の第１の実施形態に係る有機ＥＬ表示装置の等価回路図である。 図６は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する有機ＥＬ層を示す断面図である。 図７は、本発明の第２の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層を示す第２ＴＦＴ周辺の拡大断面図であり、図４に相当する図である。 図８は、本発明の第２の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の変形例を示す第２ＴＦＴ周辺の拡大断面図であり、図４に相当する図である。 図９は、本発明の第３の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層を示す第２ＴＦＴ周辺の拡大断面図であり、図４に相当する図である。 図１０は、本発明の第３の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の変形例を示す第２ＴＦＴ周辺の拡大断面図であり、図４に相当する図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《第１の実施形態》
　図１～図６は、本発明に係る表示装置の第１の実施形態を示している。なお、以下の各実施形態では、発光素子を備えた表示装置として、有機ＥＬ素子を備えた有機ＥＬ表示装置を例示する。ここで、図１は、本実施形態の有機ＥＬ表示装置５０ａの概略構成を示す平面図である。図２及び図３は、有機ＥＬ表示装置５０ａの表示領域Ｄの平面図及び断面図である。図４は、有機ＥＬ表示装置５０ａを構成するＴＦＴ層３０ａを示す第２ＴＦＴ９Ｂ周辺の拡大断面図である。図５は、有機ＥＬ表示装置５０ａの等価回路図である。図６は、有機ＥＬ表示装置５０ａを構成する有機ＥＬ層３３を示す断面図である。
　有機ＥＬ表示装置５０ａは、図１に示すように、例えば、矩形状に設けられた画像表示を行う表示領域Ｄと、表示領域Ｄの周囲に枠状に設けられた額縁領域Ｆとを備える。なお、本実施形態では、矩形状の表示領域Ｄを例示したが、この矩形状には、例えば、辺が円弧状になった形状、角部が円弧状になった形状、辺の一部に切り欠きがある形状等の略矩形状も含まれる。
　表示領域Ｄには、図２に示すように、複数のサブ画素Ｐがマトリクス状に配列されている。また、表示領域Ｄでは、図２に示すように、例えば、赤色の表示を行うための赤色発光領域Ｅｒを有するサブ画素Ｐ、緑色の表示を行うための緑色発光領域Ｅｇを有するサブ画素Ｐ、及び青色の表示を行うための青色発光領域Ｅｂを有するサブ画素Ｐが互いに隣り合うように設けられている。なお、表示領域Ｄでは、例えば、赤色発光領域Ｅｒ、緑色発光領域Ｅｇ及び青色発光領域Ｅｂを有する隣り合う３つのサブ画素Ｐにより、１つの画素が構成されている。
　額縁領域Ｆの図１中の右端部には、端子部Ｔが設けられている。また、額縁領域Ｆにおいて、図１に示すように、表示領域Ｄ及び端子部Ｔの間には、図中の縦方向を折り曲げの軸として１８０°に（Ｕ字状に）折り曲げ可能な折り曲げ部Ｂが一方向（図中の縦方向）に延びるように設けられている。
　有機ＥＬ表示装置５０ａは、図３に示すように、ベースとなる基板（ベース基板）として設けられた樹脂基板１０と、樹脂基板１０上に設けられたＴＦＴ層３０ａと、ＴＦＴ層３０ａ上に発光素子層として設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０を覆うように設けられた封止膜４５とを備えている。
　樹脂基板１０は、例えば、ポリイミド樹脂等により構成されている。
　ＴＦＴ層３０ａは、図３に示すように、樹脂基板１０上に設けられたベースコート膜１１と、ベースコート膜１１上にサブ画素Ｐ毎に設けられた４つの第１ＴＦＴ９Ａ、３つの第２ＴＦＴ９Ｂ及び１つのキャパシタ９ｈと、各第１ＴＦＴ９Ａ及び各第２ＴＦＴ９Ｂ及び各キャパシタ９ｈ上に設けられた平坦化膜２３とを備えている。ここで、ＴＦＴ層３０ａには、図２に示すように、図中の横方向に互いに平行に延びるように複数のゲート線１４ｇが設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中の横方向に互いに平行に延びるように複数の発光制御線１４ｅが設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中の横方向に互いに平行に延びるように複数の第２初期化電源線２０ｉが設けられている。なお、各発光制御線１４ｅは、図２に示すように、各ゲート線１４ｇ及び各第２初期化電源線２０ｉと隣り合うように設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中の縦方向に互いに平行に延びるように複数のソース線２２ｆが設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中の縦方向に互いに平行に延びるように複数の電源線２２ｇが設けられている。なお、各電源線２２ｇは、図２に示すように、各ソース線２２ｆと隣り合うように設けられている。
　第１ＴＦＴ９Ａは、図３に示すように、ベースコート膜１１上に設けられた第１半導体層１２ａと、第１半導体層１２ａを覆うように設けられたゲート絶縁膜１３と、ゲート絶縁膜１３上に設けられた第１ゲート電極１４ａと、第１ゲート電極１４ａを覆うように設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５上に順に設けられた第２層間絶縁膜１７、第３層間絶縁膜１９及び第４層間絶縁膜２１と、第４層間絶縁膜２１上に互いに離間するように設けられた第１端子電極２２ａ及び第２端子電極２２ｂとを備えている。
　ベースコート膜１１、ゲート絶縁膜１３、第１層間絶縁膜１５、第２層間絶縁膜１７、第３層間絶縁膜１９及び第４層間絶縁膜２１は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の単層膜又は積層膜により構成されている。
　第１半導体層１２ａは、例えば、ＬＴＰＳ（low temperature polysilicon）等のポリシリコンにより形成され、図３に示すように、互いに離間するように規定された第１導体領域１２ａａ及び第２導体領域１２ａｂと、第１導体領域１２ａａ及び第２導体領域１２ａｂの間に規定された第１チャネル領域１２ａｃとを備えている。
　第１ゲート電極１４ａは、図３に示すように、第１半導体層１２ａの第１チャネル領域１２ａｃに重なるように設けられ、第１半導体層１２ａの第１導体領域１２ａａ及び第２導体領域１２ａｂの間の導通を制御するように構成されている。
　第１端子電極２２ａ及び第２端子電極２２ｂは、図３に示すように、ゲート絶縁膜１３、第１層間絶縁膜１５、第２層間絶縁膜１７、第３層間絶縁膜１９及び第４層間絶縁膜２１の積層膜内に形成された第１コンタクトホールＨａ及び第２コンタクトホールＨｂを介して、第１半導体層１２ａの第１導体領域１２ａａ及び第２導体領域１２ａｂに電気的にそれぞれ接続されている。
　第２ＴＦＴ９Ｂは、図３及び図４に示すように、第１層間絶縁膜１５上に設けられた第２半導体層１６ａと、第２半導体層１６ａを覆うように設けられた第２層間絶縁膜１７と、第２層間絶縁膜１７上に設けられた第３層間絶縁膜１９と、第３層間絶縁膜１９上に設けられた第２ゲート電極２０ａと、第２ゲート電極２０ａを覆うように設けられた第４層間絶縁膜２１と、第４層間絶縁膜２１上に互いに離間するように設けられた第３端子電極２２ｃ及び第４端子電極２２ｄとを備えている。
　第２半導体層１６ａは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体により形成され、図３及び図４に示すように、互いに離間するように規定された第３導体領域１６ａａ及び第４導体領域１６ａｂと、第３導体領域１６ａａ及び第４導体領域１６ａｂの間に規定された第２チャネル領域１６ａｃとを備えている。第２半導体層１６ａは、図３に示すように、樹脂基板１０に対して第１半導体層１２ａよりも離れた位置に設けられている。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は特に限定されない。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の代わりに、他の酸化物半導体を含んでいてもよい。他の酸化物半導体としては、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えば、Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。ここで、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）及びＺｎ（亜鉛）の三元系酸化物である。また、他の酸化物半導体としては、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）等を含んでいてもよい。なお、Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素、１７族元素等のうち１種又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態のもの、多結晶状態のもの、非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。
　第２ゲート電極２０ａは、図３及び図４に示すように、第２半導体層１６ａの第２チャネル領域１６ａｃに重なるように設けられ、第２半導体層１６ａの第３導体領域１６ａａ及び第４導体領域１６ａｂの間の導通を制御するように構成されている。
　第３端子電極２２ｃ及び第４端子電極２２ｄは、図３及び図４に示すように、第２層間絶縁膜１７、第３層間絶縁膜１９及び第４層間絶縁膜２１の積層膜内に形成された第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを介して第２半導体層１６ａの第３導体領域１６ａａ及び第４導体領域１６ａｂに電気的にそれぞれ接続されている。
　本実施形態では、図３及び図４に示すように、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄは、上から順に第４層間絶縁膜２１及び第３層間絶縁膜１９を貫通して、第２半導体層１６ａの第３導体領域１６ａａ及び第４導体領域１６ａｂの少なくとも一部の表面が露出するように第２層間絶縁膜１７内まで形成されている。具体的には、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄは、第３導体領域１６ａａ及び第４導体領域１６ａｂと平面視で重畳するように形成され、第３導体領域１６ａａ及び第４導体領域１６ａｂに到達している。つまり、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄ内で第３導体領域１６ａａ及び第４導体領域１６ａｂがそれぞれ露出している。第３導体領域１６ａａ及び第４導体領域１６ａｂの露出面は、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの底部から露出する第３導体領域１６ａａ及び第４導体領域１６ａｂの上面にそれぞれ形成されている。
　ここで、本実施形態では、図３及び図４に示すように、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄ内で露出する第２半導体層１６ａの第３導体領域１６ａａ及び第４導体領域１６ａｂの露出面（上面）を覆うように第１金属層１８ａ及び第２金属層１８ｂがそれぞれ設けられている。第１金属層１８ａ及び第２金属層１８ｂは、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの底部の形状に沿って、第３導体領域１６ａａ及び第４導体領域１６ａｂの上面（露出面）から、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの周囲に沿う第２層間絶縁膜１７の周縁に跨るようにそれぞれ設けられている。換言すると、第１金属層１８ａ及び第２金属層１８ｂは、第３導体領域１６ａａ及び第４導体領域１６ａｂの上面と、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの周囲に沿う第２層間絶縁膜１７の周端面（周側面）と、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの周囲に沿う第２層間絶縁膜１７の上面とに連続する断面逆ハット状にそれぞれ形成されている。
　また、第１金属層１８ａ及び第２金属層１８ｂは、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄにおいて、第３導体領域１６ａａ及び第４導体領域１６ａｂの露出面と、第３端子電極２２ｃ及び第４端子電極２２ｄとの間に介在され、両者とそれぞれ接触している。つまり、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄと、第１金属層１８ａ及び第２金属層１８ｂとを介して、第３端子電極２２ｃ及び第４端子電極２２ｄは、第２半導体層１６ａの第３導体領域１６ａａ及び第４導体領域１６ａｂに電気的にそれぞれ接続されている。これにより、第３導体領域１６ａａ及び第４導体領域１６ａｂの露出面、第１金属層１８ａ及び第２金属層１８ｂ、及び第３端子電極２２ｃ及び第４端子電極２２ｄの順に電気的に接続されたコンタクト経路がそれぞれ形成される。
　なお、第１金属層１８ａ及び第２金属層１８ｂは、キャパシタ９ｈの後述する上部導電層１８ｃと同一材料により同一層に形成されている。第１金属層１８ａ及び第２金属層１８ｂを構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）等の金属材料（合金を含む）が挙げられる。第１金属層１８ａ及び第２金属層１８ｂは、上記金属材料からなる金属単層膜であってもよく、例えば、Ｍｏ（上層）／Ａｌ（中層）／Ｍｏ（下層）、Ｔｉ／Ａｌ／Ｔｉ、Ａｌ（上層）／Ｔｉ（下層）、Ｃｕ／Ｍｏ、Ｃｕ／Ｔｉ等の金属積層膜であってもよい。上記金属材料の中では、フッ酸耐性を有するモリブデン（Ｍｏ）が好ましく、第１金属層１８ａ及び第２金属層１８ｂは、モリブデン（Ｍｏ）を主成分として含む金属材料で構成されていることが好ましい。なお、本明細書において、主成分とは、第１金属層１８ａ及び第２金属層１８ｂを構成する金属材料における含有量が５０質量％を超過する成分をいう。第１金属層１８ａ及び第２金属層１８ｂの厚みは特に限定されないが、例えば５０ｎｍ以上３００ｎｍ以下程度である。
　このように、本実施形態では、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの底部から露出する、第２半導体層１６ａの第３導体領域１６ａａ及び第４導体領域１６ａｂ上に第１金属層１８ａ及び第２金属層１８ｂがそれぞれ設けられている。
　また、本実施形態では、ポリシリコンにより形成された第１半導体層１２ａを有する４つの第１ＴＦＴ９Ａとして、後述する書込用ＴＦＴ９ｃ、駆動用ＴＦＴ９ｄ、電源供給用ＴＦＴ９ｅ及び発光制御用ＴＦＴ９ｆのｐチャネル型のＴＦＴを例示し、酸化物半導体により形成された第２半導体層１６ａを有する３つの第２ＴＦＴ９Ｂとして、後述する初期化用ＴＦＴ９ａ、補償用ＴＦＴ９ｂ及び陽極放電用ＴＦＴ９ｇのｎチャネル型のＴＦＴを例示する（図５参照）。なお、ポリシリコンにより形成された第１半導体層１２ａを有する４つの第１ＴＦＴ９Ａは、ｎチャネル型のＴＦＴであってもよい。また、図５の等価回路図では、各ＴＦＴ９ｃ、９ｄ、９ｅ、９ｆの第１端子電極２２ａ及び第２端子電極２２ｂを丸数字の１及び２で示し、各ＴＦＴ９ａ、９ｂ、９ｇの第３端子電極２２ｃ及び第４端子電極２２ｄを丸数字の３及び４で示している。また、図５の等価回路図では、ｎ行ｍ列目のサブ画素Ｐの画素回路を示しているが、（ｎ－１）行ｍ列目のサブ画素Ｐの画素回路の一部も含んでいる。また、図５の等価回路図では、高電源電圧ＥＬＶＤＤを供給する電源線２２ｇが第１初期化電源線を兼ねているが、電源線２２ｇ及び第１初期化電源線は、別々に設けられていてもよい。また、第２初期化電源線２０ｉには、低電源電圧ＥＬＶＳＳと同じ電圧を入力するが、これに限定されることなく、低電源電圧ＥＬＶＳＳと異なる電圧で後述する有機ＥＬ素子３５が消灯するような電圧を入力してもよい。
　初期化用ＴＦＴ９ａは、図５に示すように、各サブ画素Ｐにおいて、そのゲート電極が前段（ｎ－１段）のゲート線１４ｇ（ｎ－１）に電気的に接続され、その第３端子電極が後述するキャパシタ９ｈの下部導電層（第１ゲート電極１４ａ）及び駆動用ＴＦＴ９ｄのゲート電極に電気的に接続され、その第４端子電極が電源線２２ｇに電気的に接続されている。
　補償用ＴＦＴ９ｂは、図５に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）のゲート線１４ｇ（ｎ）に電気的に接続され、その第３端子電極が駆動用ＴＦＴ９ｄのゲート電極に電気的に接続され、その第４端子電極が駆動用ＴＦＴ９ｄの第１端子電極に電気的に接続されている。
　書込用ＴＦＴ９ｃは、図５に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）のゲート線１４ｇ（ｎ）に電気的に接続され、その第１端子電極が対応するソース線２２ｆに電気的に接続され、その第２端子電極が駆動用ＴＦＴ９ｄの第２端子電極に電気的に接続されている。
　駆動用ＴＦＴ９ｄは、図５に示すように、各サブ画素Ｐにおいて、そのゲート電極が初期化用ＴＦＴ９ａ及び補償用ＴＦＴ９ｂの各第３端子電極に電気的に接続され、その第１端子電極が補償用ＴＦＴ９ｂの第４端子電極及び電源供給用ＴＦＴ９ｅの各第２端子電極に電気的に接続され、その第２端子電極が書込用ＴＦＴ９ｃの第２端子電極及び発光制御用ＴＦＴ９ｆの第１端子電極に電気的に接続されている。ここで、駆動用ＴＦＴ９ｄは、有機ＥＬ素子３５の電流を制御するように構成されている。また、駆動用ＴＦＴ９ｄを構成する第１ＴＦＴ９Ａでは、ゲート絶縁膜１３が第２層間絶縁膜１７よりも厚くなっているので、Ｉｄ－Ｖｇ特性におけるサブスレッショルド領域のＳ値を大きくし、立ち上がり曲線を寝かすことができる。これにより、第１ＴＦＴ９Ａでは、電圧の変化量に対する電流の変化量を小さくすることができるので、有機ＥＬ素子３５の輝度変化を抑制することができ、駆動用ＴＦＴ９ｄに適切なＴＦＴ特性を得ることができる。
　電源供給用ＴＦＴ９ｅは、図５に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）の発光制御線１４ｅに電気的に接続され、その第１端子電極が電源線２２ｇに電気的に接続され、その第２端子電極が駆動用ＴＦＴ９ｄの第１端子電極に電気的に接続されている。
　発光制御用ＴＦＴ９ｆは、図５に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）の発光制御線１４ｅに電気的に接続され、その第１端子電極が駆動用ＴＦＴ９ｄの第２端子電極に電気的に接続され、その第２端子電極が後述する有機ＥＬ素子３５の後述する第１電極３１に電気的に接続されている。
　陽極放電用ＴＦＴ９ｇは、図５に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）のゲート線１４ｇ（ｎ）に電気的に接続され、その第３端子電極が有機ＥＬ素子３５の第１電極３１に電気的に接続され、その第４端子電極が第２初期化電源線２０ｉに電気的に接続されている。
　キャパシタ９ｈは、図３に示すように、例えば、下部導電層としての第１ゲート電極１４ａと、第１ゲート電極１４ａ上に設けられた第１層間絶縁膜１５及び第２層間絶縁膜１７と、第２層間絶縁膜１７上に第１ゲート電極１４ａと重なるように設けられた上部導電層１８ｃとを備えている。上部導電層１８ｃは、第１金属層１８ａ及び第２金属層１８ｂと同一材料により同一層に形成されている。また、キャパシタ９ｈは、図５に示すように、各サブ画素Ｐにおいて、その下部導電層（第１ゲート電極１４ａ）が駆動用ＴＦＴ９ｄのゲート電極、初期化用ＴＦＴ９ａ及び補償用ＴＦＴ９ｂの各第３端子電極に電気的に接続され、その上部導電層１８ｃが陽極放電用ＴＦＴ９ｇの第３端子電極、発光制御用ＴＦＴ９ｆの第２端子電極及び有機ＥＬ素子３５の第１電極３１に電気的に接続されている。
　平坦化膜２３は、表示領域Ｄにおいて、平坦な表面を有し、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ（spin on glass）材料等により構成されている。
　有機ＥＬ素子層４０は、図３に示すように、複数のサブ画素Ｐに対応して、マトリクス状に配列するように複数の発光素子として設けられた複数の有機ＥＬ素子３５と、各有機ＥＬ素子３５の第１電極３１の周端部を覆うように全てのサブ画素Ｐに共通して格子状に設けられたエッジカバー３２とを備えている。
　有機ＥＬ素子３５は、図３に示すように、各サブ画素Ｐにおいて、ＴＦＴ層３０ａの平坦化膜２３上に設けられた第１電極３１と、第１電極３１上に設けられた有機ＥＬ層３３と、有機ＥＬ層３３上に設けられた第２電極３４とを備えている。
　第１電極３１は、平坦化膜２３に形成されたコンタクトホールを介して、各サブ画素Ｐの発光制御用ＴＦＴ９ｆの第２端子電極に電気的に接続されている。また、第１電極３１は、有機ＥＬ層３３にホール（正孔）を注入する機能を有している。また、第１電極３１は、有機ＥＬ層３３への正孔注入効率を向上させるために、仕事関数の大きな材料で形成するのがより好ましい。ここで、第１電極３１を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）等の金属材料が挙げられる。また、第１電極３１を構成する材料は、例えば、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）等の合金であっても構わない。さらに、第１電極３１を構成する材料は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）のような導電性酸化物等であってもよい。また、第１電極３１は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数の大きな化合物材料としては、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等が挙げられる。
　有機ＥＬ層３３は、図５に示すように、第１電極３１上に順に設けられた正孔注入層１、正孔輸送層２、発光層３、電子輸送層４及び電子注入層５を備えている。
　正孔注入層１は、陽極バッファ層とも呼ばれ、第１電極３１と有機ＥＬ層３３とのエネルギーレベルを近づけ、第１電極３１から有機ＥＬ層３３への正孔注入効率を改善する機能を有している。ここで、正孔注入層１を構成する材料としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、フェニレンジアミン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体等が挙げられる。
　正孔輸送層２は、第１電極３１から有機ＥＬ層３３への正孔の輸送効率を向上させる機能を有している。ここで、正孔輸送層２を構成する材料としては、例えば、ポルフィリン誘導体、芳香族第三級アミン化合物、スチリルアミン誘導体、ポリビニルカルバゾール、ポリ－ｐ－フェニレンビニレン、ポリシラン、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アリールアミン誘導体、アミン置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体、水素化アモルファスシリコン、水素化アモルファス炭化シリコン、硫化亜鉛、セレン化亜鉛等が挙げられる。
　発光層３は、第１電極３１及び第２電極３４による電圧印加の際に、第１電極３１及び第２電極３４から正孔及び電子がそれぞれ注入されると共に、正孔及び電子が再結合する領域である。ここで、発光層３は、発光効率が高い材料により形成されている。そして、発光層３を構成する材料としては、例えば、金属オキシノイド化合物［８－ヒドロキシキノリン金属錯体］、ナフタレン誘導体、アントラセン誘導体、ジフェニルエチレン誘導体、ビニルアセトン誘導体、トリフェニルアミン誘導体、ブタジエン誘導体、クマリン誘導体、ベンズオキサゾール誘導体、オキサジアゾール誘導体、オキサゾール誘導体、ベンズイミダゾール誘導体、チアジアゾール誘導体、ベンゾチアゾール誘導体、スチリル誘導体、スチリルアミン誘導体、ビススチリルベンゼン誘導体、トリススチリルベンゼン誘導体、ペリレン誘導体、ペリノン誘導体、アミノピレン誘導体、ピリジン誘導体、ローダミン誘導体、アクイジン誘導体、フェノキサゾン、キナクリドン誘導体、ルブレン、ポリ－ｐ－フェニレンビニレン、ポリシラン等が挙げられる。
　電子輸送層４は、電子を発光層３まで効率良く移動させる機能を有している。ここで、電子輸送層４を構成する材料としては、例えば、有機化合物として、オキサジアゾール誘導体、トリアゾール誘導体、ベンゾキノン誘導体、ナフトキノン誘導体、アントラキノン誘導体、テトラシアノアントラキノジメタン誘導体、ジフェノキノン誘導体、フルオレノン誘導体、シロール誘導体、金属オキシノイド化合物等が挙げられる。
　電子注入層５は、第２電極３４と有機ＥＬ層３３とのエネルギーレベルを近づけ、第２電極３４から有機ＥＬ層３３へ電子が注入される効率を向上させる機能を有し、この機能により、有機ＥＬ素子３５の駆動電圧を下げることができる。なお、電子注入層５は、陰極バッファ層とも呼ばれる。ここで、電子注入層５を構成する材料としては、例えば、フッ化リチウム（ＬｉＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）、フッ化ストロンチウム（ＳｒＦ２）、フッ化バリウム（ＢａＦ２）のような無機アルカリ化合物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ストロンチウム（ＳｒＯ）等が挙げられる。
　第２電極３４は、図３に示すように、各有機ＥＬ層３３及びエッジカバー３２を覆うように全てのサブ画素Ｐに共通して設けられている。また、第２電極３４は、有機ＥＬ層３３に電子を注入する機能を有している。また、第２電極３４は、有機ＥＬ層３３への電子注入効率を向上させるために、仕事関数の小さな材料で構成するのがより好ましい。ここで、第２電極３４を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ナトリウム（Ｎａ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）等が挙げられる。また、第２電極３４は、例えば、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等の合金により形成されていてもよい。また、第２電極３４は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等の導電性酸化物により形成されていてもよい。また、第２電極３４は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数が小さい材料としては、例えば、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、フッ化リチウム（ＬｉＦ）、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等が挙げられる。
　エッジカバー３２は、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ材料等により構成されている。
　封止膜４５は、図３に示すように、第２電極３４を覆うように設けられ、第２電極３４上に順に積層された第１無機封止膜４１、有機封止膜４２及び第２無機封止膜４３を備え、有機ＥＬ素子層４０の有機ＥＬ層３３を水分や酸素から保護する機能を有している。
　第１無機封止膜４１及び第２無機封止膜４３は、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜により構成されている。
　有機封止膜４２は、例えば、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂等の有機樹脂材料により構成されている。
　上記構成の有機ＥＬ表示装置５０ａでは、各サブ画素Ｐにおいて、まず、発光制御線１４ｅが選択されて非活性状態とされると、有機ＥＬ素子３５が非発光状態となる。その非発光状態で、前段のゲート線１４ｇ（ｎ－１）が選択され、そのゲート線１４ｇ（ｎ－１）を介してゲート信号が初期化用ＴＦＴ９ａに入力されることにより、初期化用ＴＦＴ９ａがオン状態となり、電源線２２ｇの高電源電圧ＥＬＶＤＤがキャパシタ９ｈに印加されると共に、駆動用ＴＦＴ９ｄがオン状態となる。これにより、キャパシタ９ｈの電荷が放電されて、駆動用ＴＦＴ９ｄのゲート電極にかかる電圧が初期化される。次に、自段のゲート線１４ｇ（ｎ）が選択されて活性状態とされることにより、補償用ＴＦＴ９ｂ及び書込用ＴＦＴ９ｃがオン状態となり、対応するソース線２２ｆを介して伝達されるソース信号に対応する所定の電圧がダイオード接続状態の駆動用ＴＦＴ９ｄを介してキャパシタ９ｈに書き込まれると共に、陽極放電用ＴＦＴ９ｇがオン状態となり、第２初期化電源線２０ｉを介して初期化信号が有機ＥＬ素子３５の第１電極３１に印加されて第１電極３１に蓄積した電荷がリセットされる。その後、発光制御線１４ｅが選択されて、電源供給用ＴＦＴ９ｅ及び発光制御用ＴＦＴ９ｆがオン状態となり、駆動用ＴＦＴ９ｄのゲート電極にかかる電圧に応じた駆動電流が電源線２２ｇから有機ＥＬ素子３５に供給される。このようにして、有機ＥＬ表示装置５０ａでは、各サブ画素Ｐにおいて、有機ＥＬ素子３５が駆動電流に応じた輝度で発光して、画像表示が行われる。
　次に、本実施形態の有機ＥＬ表示装置５０ａの製造方法について説明する。有機ＥＬ表示装置５０ａの製造方法は、ＴＦＴ層形成工程、有機ＥＬ素子層形成工程及び封止膜形成工程を備える。ＴＦＴ層形成工程は、ベースコート膜形成工程と、第１半導体層形成工程と、ゲート絶縁膜形成工程と、第１ゲート電極形成工程と、ドーピング工程と、第１層間絶縁膜形成工程、第２半導体層形成工程と、第２層間絶縁膜形成工程と、コンタクトホール形成工程と、金属層形成工程と、第３層間絶縁膜形成工程と、第２ゲート電極形成工程と、第４層間絶縁膜形成工程と、上部コンタクトホール形成工程と、端子電極形成工程と、平坦化膜形成工程とを備える。
　＜ＴＦＴ層形成工程＞
　（ベースコート膜形成工程）
　まず、例えば、ガラス基板上に形成した樹脂基板１０上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコン膜（厚さ２５０ｎｍ程度）及び窒化シリコン膜（厚さ１００ｎｍ程度）を順に成膜することにより、ベースコート膜１１を形成する。
　（第１半導体層形成工程）
　ベースコート膜１１が形成された基板表面に、例えば、プラズマＣＶＤ法により、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜し、そのアモルファスシリコン膜をレーザーアニール等により結晶化してポリシリコン膜を形成した後に、そのポリシリコン膜をパターニングして、第１半導体層１２ａを形成する。
　（ゲート絶縁膜形成工程）
　第１半導体層１２ａが形成された基板表面（全面）に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、ゲート絶縁膜１３を形成する。
　（第１ゲート電極形成工程）
　ゲート絶縁膜１３が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等の金属層を成膜した後に、その金属層をパターニングすることにより、第１ゲート電極１４ａを形成する。なお、第１ゲート電極１４ａを形成する際には、ゲート線１４ｇ、発光制御線１４ｅ、キャパシタ９ｈを構成する下部導電層（第１ゲート電極１４ａ）等も形成される。
　（ドーピング工程）
　第１ゲート電極１４ａをマスクとして、リンやホウ素等の不純物イオンをドーピングすることにより、第１半導体層１２ａの一部を導体化して、第１半導体層１２ａに第１導体領域１２ａａ、第２導体領域１２ａｂ及び第１チャネル領域１２ａｃを形成する。
　（第１層間絶縁膜形成工程）
　第１半導体層１２ａの一部が導体化された基板表面（全面）に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（１００ｎｍ程度）を成膜することにより、第１層間絶縁膜１５を形成する。
　（第２半導体層形成工程）
　第１層間絶縁膜１５が形成された基板表面（第１半導体層１２ａよりも樹脂基板１０から離れた位置にある基板表面）に、例えば、スパッタリング法により、ＩｎＧａＺｎＯ４等の酸化物半導体膜（厚さ３０ｎｍ程度）を成膜した後に、その酸化物半導体膜をパターニングすることにより、第２半導体層１６ａを形成する。
　（第２層間絶縁膜形成工程）
　第２半導体層１６ａが形成された基板表面（全面）に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ３００ｎｍ程度）を成膜することにより、第２層間絶縁膜１７を形成する。
　（コンタクトホール形成工程）
　第２層間絶縁膜１７が形成された基板表面において、上から順に第２層間絶縁膜１７、第１層間絶縁膜１５及びゲート絶縁膜１３を適宜パターニングすることにより、第１コンタクトホールＨａ、第２コンタクトホールＨｂ、第３コンタクトホールＨｃ、第４コンタクトホールＨｄ等のコンタクトホール（以下「下部コンタクトホール」ともいう）を形成する。このとき、第１コンタクトホールＨａ及び第２コンタクトホールＨｂは、第１半導体層１２ａの第１導体領域１２ａａ及び第２導体領域１２ａｂに到達して、これら上面が露出するようにそれぞれ形成する。また、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄは、第２半導体層１６ａ（後述する第４層間絶縁膜形成工程で形成される第３導体領域１６ａａ及び第４導体領域１６ａｂ）に到達して、これら上面が露出するようにそれぞれ形成する。
　（金属層形成工程）
　下部コンタクトホールが形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等の金属膜を成膜した後に、その金属膜をパターニングすることにより、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄ内で露出する第３導体領域１６ａａ及び第４導体領域１６ａｂの上面（露出面）を覆う第１金属層１８ａ及び第２金属層１８ｂをそれぞれ形成する。なお、第１金属層１８ａ及び第２金属層１８ｂを形成する際には、キャパシタ９ｈを構成する上部導電層１８ｃ等も形成される。
　（第３層間絶縁膜形成工程）
　下部コンタクトホールと、第１金属層１８ａ及び第２金属層１８ｂとが形成された基板表面（全面）に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ３００ｎｍ程度）を成膜することにより、第３層間絶縁膜１９を形成する。
　（第２ゲート電極形成工程）
　第３層間絶縁膜１９が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等の金属膜を成膜した後に、その金属膜をパターニングすることにより、第２ゲート電極２０ａを形成する。なお、第２ゲート電極２０ａを形成する際には、第２初期化電源線２０ｉも形成される。
　（第４層間絶縁膜形成工程）
　第２ゲート電極２０ａが形成された基板表面（全面）に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ３００ｎｍ程度）及び窒化シリコン膜（厚さ１５０ｎｍ程度）を順に成膜することにより、第４層間絶縁膜２１を形成する。なお、第４層間絶縁膜２１を形成した後の熱処理により、第２半導体層１６ａの一部を導体化して、第２半導体層１６ａに第３導体領域１６ａａ、第４導体領域１６ａｂ及び第２チャネル領域１６ａｃが形成される。
　（上部コンタクトホール形成工程）
　第４層間絶縁膜２１が形成された基板表面において、上から順に第４層間絶縁膜２１及び第３層間絶縁膜１９を適宜パターニングすることにより、第１コンタクトホールＨａ、第２コンタクトホールＨｂ、第３コンタクトホールＨｃ、第４コンタクトホールＨｄ等の下部コンタクトホールに連続する上部コンタクトホールを形成する。これにより、下部コンタクトホール及び上部コンタクトホールで構成される第１コンタクトホールＨａ、第２コンタクトホールＨｂ、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄが完成する。
　なお、第３層間絶縁膜１９及び第４層間絶縁膜２１の積層膜をドライエッチングによりパターニングした後であって、後述する端子電極形成工程の前において、第１コンタクトホールＨａ及び第２コンタクトホールＨｂの底部に露出するポリシリコン膜の表面酸化膜を除去するためにフッ酸洗浄を行う（フッ酸洗浄工程）。これにより、第１半導体層１２ａの第１導体領域１２ａａ及び第２導体領域１２ａｂに到達する第１コンタクトホールＨａ及び第２コンタクトホールＨｂを確実に形成できる。このとき、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの底部に露出する第２半導体層１６ａの表面、具体的には、第３導体領域１６ａａ及び第４導体領域１６ａｂの上面（露出面）は、金属層形成工程で形成された第１金属層１８ａ及び第２金属層１８ｂでそれぞれ覆われている。そのため、フッ酸洗浄液が第３導体領域１６ａａ及び第４導体領域１６ａｂに接触することが抑制される。つまり、フッ酸洗浄液に起因するＩｎＧａＺｎＯ４等の酸化物半導体膜の侵食（エッチング）が抑制され、酸化物半導体膜の欠損やパターンの断線不良等が抑制される。
　（端子電極形成工程）
　第１コンタクトホールＨａ等のコンタクトホールが形成された基板表面に、例えば、スパッタリング法により、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ４００ｎｍ程度）及びチタン膜（厚さ５０ｎｍ程度）等を順に成膜した後に、その金属積層膜をパターニングして、第１端子電極２２ａ、第２端子電極２２ｂ、第３端子電極２２ｃ及び第４端子電極２２ｄを形成する。なお、第１端子電極２２ａ等を形成する際には、ソース線２２ｆや電源線２２ｇ等も形成される。
　（平坦化膜形成工程）
　最後に、第１端子電極２２ａ等が形成された基板表面に、例えば、スピンコート法やスリットコート法により、ポリイミド系の感光性樹脂膜（厚さ２μｍ程度）を塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、平坦化膜２３を形成する。
　以上のようにして、ＴＦＴ層３０ａを形成することができる。
　＜有機ＥＬ素子層形成工程＞
　上記ＴＦＴ層形成工程で形成されたＴＦＴ層３０ａの平坦化膜２３上に、周知の方法を用いて、第１電極３１、エッジカバー３２、有機ＥＬ層３３（正孔注入層１、正孔輸送層２、発光層３、電子輸送層４、電子注入層５）及び第２電極３４を形成して、有機ＥＬ素子層４０を形成する。
　＜封止膜形成工程＞
　まず、上記有機ＥＬ素子層形成工程で形成された有機ＥＬ素子層４０が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第１無機封止膜４１を形成する。
　続いて、第１無機封止膜４１が形成された基板表面に、例えば、インクジェット法により、アクリル樹脂等の有機樹脂材料を成膜して、有機封止膜４２を形成する。
　その後、有機封止膜４２が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第２無機封止膜４３を形成することにより、封止膜４５を形成する。
　最後に、封止膜４５が形成された基板表面に保護シート（不図示）を貼付した後に、樹脂基板１０のガラス基板側からレーザー光を照射することにより、樹脂基板１０の下面からガラス基板を剥離させ、ガラス基板を剥離させた樹脂基板１０の下面に保護シート（不図示）を貼付する。
　以上のようにして、本実施形態の有機ＥＬ表示装置５０ａを製造することができる。
　＜効果＞
　以上説明したように、本実施形態に係る有機ＥＬ表示装置５０ａ及びその製造方法によれば、以下の効果を得ることができる。
　有機ＥＬ表示装置５０ａでは、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの底部から露出する第２半導体層１６ａの第３導体領域１６ａａ及び第４導体領域１６ａｂの上面（露出面）を覆う、モリブデン（Ｍｏ）等の金属材料で構成される第１金属層１８ａ及び第２金属層１８ｂがそれぞれ設けられている。そして、有機ＥＬ表示装置５０ａの製造方法では、第１金属層１８ａ及び第２金属層１８ｂを形成する金属層形成工程は、ソース電極又はドレイン電極としての端子電極を形成する端子電極形成工程の前、具体的にはフッ酸洗浄を行う前に実施される。そのため、フッ酸洗浄液が第３導体領域１６ａａ及び第４導体領域１６ａｂに接触することが抑制される。つまり、フッ酸洗浄の際に、フッ酸洗浄液による第３導体領域１６ａａ及び第４導体領域１６ａｂの侵食（エッチング）を抑制できる。これにより、第２半導体層１６ａを構成するＩｎＧａＺｎＯ４等の酸化物半導体膜の欠損やパターン断線不良等の不都合が生じ難くなり、酸化物半導体を用いた第２半導体層１６ａに正常な信号を供給できる。その結果、フッ酸洗浄に起因する酸化物半導体を用いた第２ＴＦＴ９Ｂの製造不良を抑制できる。
　有機ＥＬ表示装置５０ａの製造方法は、ＴＦＴ層形成工程において、第１層間絶縁膜１５形成後に、下部コンタクトホール形成、キャパシタ９ｈの上部導電層１８ｃ等の金属層形成、第２半導体層１６ａ形成という従来の工程順序を見直し、まず第２半導体層１６ａを形成し、第２層間絶縁膜１７を形成する工程を設けて、下部コンタクトホール形成、金属層形成という工程順序を想到したものである。当該工程順序であれば、キャパシタ９ｈの上部導電層１８ｃ等を形成する際に、第１金属層１８ａ及び第２金属層１８ｂも一緒に形成できるため、複雑な工程を経ずに、上記の効果を有する有機ＥＬ表示装置５０ａを容易に製造できる。
　《第２の実施形態》
　次に、本発明の第２の実施形態について説明する。図７及び図８は、本発明に係る表示装置の第２の実施形態を示している。図７は、本実施形態に係る有機ＥＬ表示装置５０ｂを構成するＴＦＴ層３０ｂａを示す第２ＴＦＴ９Ｂ周辺の拡大断面図であり、図４に相当する図である。図８は、本実施形態に係る有機ＥＬ表示装置５０ｂを構成するＴＦＴ層３０ｂａの変形例としてＴＦＴ層３０ｂｂを示す第２ＴＦＴ９Ｂ周辺の拡大断面図であり、図４に相当する図である。
　有機ＥＬ表示装置５０ｂの全体構成は、ＴＦＴ層３０ｂａ及びＴＦＴ層３０ｂｂを構成する第２ＴＦＴ９Ｂの構成以外、上記第１の実施形態の場合と同じであるため、ここでは詳しい説明を省略する。また、第１の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。
　本実施形態のＴＦＴ層３０ｂａを構成する第２ＴＦＴ９Ｂでは、図７に示すように、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄは、第２半導体層１６ａの第３導体領域１６ａａ及び第４導体領域１６ａｂを貫通するようにそれぞれ形成されている。具体的には、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄは、上から順に第４層間絶縁膜２１、第３層間絶縁膜１９、第２層間絶縁膜１７、第３導体領域１６ａａ又は第４導体領域１６ａｂ、第１層間絶縁膜１５及びゲート絶縁膜１３を貫通して、第３導体領域１６ａａ及び第４導体領域１６ａｂの少なくとも一部の表面が露出するように形成されている。また、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄは、上記第１の実施形態と同様に、第３導体領域１６ａａ及び第４導体領域１６ａｂと平面視で重畳するように形成されている。これにより、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄ内で露出する第３導体領域１６ａａ及び第４導体領域１６ａｂの露出面は、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの外周面から露出する第３導体領域１６ａａ及び第４導体領域１６ａｂの周端面（周側面）にそれぞれ形成される。
　第１金属層１８ａ及び第２金属層１８ｂは、図７に示すように、第３導体領域１６ａａ及び第４導体領域１６ａｂの周端面（露出面）を覆うようにそれぞれ設けられている。具体的には、第１金属層１８ａ及び第２金属層１８ｂは、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの形状に沿って、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの底部（底面）から、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの周囲に沿う第２層間絶縁膜１７の周縁（周囲上面）に跨るように断面逆ハット状にそれぞれ設けられている。
　本実施形態のＴＦＴ層３０ｂａを備えた有機ＥＬ表示装置５０ｂは、上記第１の実施形態の有機ＥＬ表示装置５０ａの製造方法におけるＴＦＴ層形成工程において、コンタクトホール形成工程を例えば以下のように実施すればよい。エッチング量を調整し（増やし）、第３導体領域１６ａａ及び第４導体領域１６ａｂを貫通して第１層間絶縁膜１５及びゲート絶縁膜１３をドライエッチングにより除去することにより、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄをそれぞれ形成すればよい。
　《第２の実施形態の変形例》
　本実施形態のＴＦＴ層３０ｂｂを構成する第２ＴＦＴ９Ｂでは、図８に示すように、第１金属層１８ａ及び第２金属層１８ｂは、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄが形成された第２層間絶縁膜１７上に設けられた金属膜のパターニング後の膜残り（残渣）であってもよい。この膜残りは、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄに周側面（周囲側面）に沿って、その上端が第３導体領域１６ａａ及び第４導体領域１６ａｂの上面よりも高くなっている。つまり、第３導体領域１６ａａ及び第４導体領域１６ａｂの露出面（周端面）が、金属膜の膜残りとして形成された第１金属層１８ａ及び第２金属層１８ｂで覆われている。
　本実施形態のＴＦＴ層３０ｂｂを備えた有機ＥＬ表示装置５０ｂは、上記第１の実施形態の有機ＥＬ表示装置５０ａの製造方法におけるＴＦＴ層形成工程において、金属層形成工程を例えば以下のように実施すればよい。第３コンタクトホールＨｃ及び第４コンタクトホールＨｄが形成された基板表面上に金属膜を成膜した後に、該金属膜上にレジストを塗布する。続いて、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄ領域におけるレジストを露光する。これにより、露光後に第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの底部周縁にレジストが残る。その後、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの底部周縁に残る残留レジストをマスクとして該金属膜をエッチングすることにより、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄ内で露出する第３導体領域１６ａａ及び第４導体領域１６ａｂの露出面を覆う第１金属層１８ａ及び第２金属層１８ｂが形成される。つまり、残留レジストは、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの底部周縁で厚くなっているため、該金属膜のエッチング後に金属膜の一部が該底部周縁に残る。この膜残りが第１金属層１８ａ及び第２金属層１８ｂとなる。この場合、第１金属層１８ａ及び第２金属層１８ｂとしての膜残りは、第３導体領域１６ａａ及び第４導体領域１６ａｂの露出面上に（露出面を覆うように）存在していればよく、図８に示すように、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの底部の一部に成膜されていてもよい。
　＜効果＞
　以上説明したように、本実施形態に係る有機ＥＬ表示装置５０ｂ及びその変形例、並びにそれらの製造方法によれば、上記と同様の効果を得ることができる。つまり、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄが第３導体領域１６ａａ及び第４導体領域１６ａｂを貫通して、第３導体領域１６ａａ及び第４導体領域１６ａｂの周端面に露出面が形成される場合であっても、該露出面が第１金属層１８ａ及び第２金属層１８ｂで覆われているため、フッ酸洗浄液に接触することが抑制される。
　また、図７及び図８に示すように、第３端子電極２２ｃ及び第４端子電極２２ｄは、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの周側面に沿って形成された第１金属層１８ａ及び第２金属層１８ｂ上に形成される。そのため、第１金属層１８ａ及び第２金属層１８ｂが無い場合に比べ、第３端子電極２２ｃ及び第４端子電極２２ｄを形成するときのベースとなる第３コンタクトホールＨｃ及び第４コンタクトホールＨｄ表面の段差が緩やかになり、第３端子電極２２ｃ及び第４端子電極２２ｄの断線を抑制できるというメリットもある。
　本実施形態に係る有機ＥＬ表示装置５０ｂの変形例及びその製造方法によれば、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの底部周縁に残る残留レジストをマスクとして金属膜をエッチングすることにより、第１金属層１８ａ及び第２金属層１８ｂが形成される。そのため、第１金属層１８ａ及び第２金属層１８ｂを形成するためのフォトマスクが不要になるというメリットがある。
　《第３の実施形態》
　次に、本発明の第３の実施形態について説明する。図９及び図１０は、本発明に係る表示装置の第３の実施形態を示している。図９は、本実施形態に係る有機ＥＬ表示装置５０ｃを構成するＴＦＴ層３０ｃａを示す第２ＴＦＴ９Ｂ周辺の拡大断面図であり、図４に相当する図である。図１０は、本実施形態に係る有機ＥＬ表示装置５０ｃを構成するＴＦＴ層３０ｃａの変形例としてＴＦＴ層３０ｃｂを示す第２ＴＦＴ９Ｂ周辺の拡大断面図であり、図４に相当する図である。
　有機ＥＬ表示装置５０ｃの全体構成は、ＴＦＴ層３０ｃａ及びＴＦＴ層３０ｃｂを構成する第２ＴＦＴ９Ｂの構成以外、上記第１及び第２の実施形態の場合と同じであるため、ここでは詳しい説明を省略する。また、第１及び第２の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。
　本実施形態のＴＦＴ層３０ｃａを構成する第２ＴＦＴ９Ｂでは、上記第２の実施形態のＴＦＴ層３０ｂａと同様に、図９に示すように、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄは、第２半導体層１６ａの第３導体領域１６ａａ及び第４導体領域１６ａｂを貫通するようにそれぞれ形成されている。一方、ＴＦＴ層３０ｃａでは、ＴＦＴ層３０ｂａと比較して、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの深さ（底部位置）が異なっている。具体的には、ＴＦＴ層３０ｃａを構成する第３コンタクトホールＨｃ及び第４コンタクトホールＨｄは、上から順に第４層間絶縁膜２１、第３層間絶縁膜１９、第２層間絶縁膜１７、第３導体領域１６ａａ又は第４導体領域１６ａｂを貫通して、第１層間絶縁膜１５の厚み方向中間部まで形成されている。なお、図９では、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄは、その底部が第１層間絶縁膜１５内に形成されているが、これに限定されず、該底部が第１層間絶縁膜１５を貫通して、ゲート絶縁膜１３内（例えばゲート絶縁膜１３の厚み方向中間部程度）に形成されていてもよい。
　本実施形態のＴＦＴ層３０ｃａを備えた有機ＥＬ表示装置５０ｃは、上記第２の実施形態のＴＦＴ層３０ｂａを備えた有機ＥＬ表示装置５０ｂの製造方法におけるＴＦＴ層形成工程のコンタクトホール形成工程において、例えばエッチング量を少なくすればよい。具体的には、第３導体領域１６ａａ及び第４導体領域１６ａｂを貫通して第１層間絶縁膜１５をその厚み方向中間部までドライエッチングにより除去することにより、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを形成すればよい。
　《第３の実施形態の変形例》
　本実施形態のＴＦＴ層３０ｃｂを構成する第２ＴＦＴ９Ｂでは、上記第２の実施形態のＴＦＴ層３０ｂｂと同様に、図１０に示すように、第１金属層１８ａ及び第２金属層１８ｂは、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄが形成された第２層間絶縁膜１７上に設けられた金属膜のパターニング後の膜残り（残渣）で形成されている。一方、ＴＦＴ層３０ｃｂでは、ＴＦＴ層３０ｂｂと比較して、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの深さ（底部位置）が異なっている。ＴＦＴ層３０ｃｂを構成する第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの底部位置は、ＴＦＴ層３０ｃａと同様である。
　本実施形態のＴＦＴ層３０ｃｂを備えた有機ＥＬ表示装置５０ｃは、上記第２の実施形態のＴＦＴ層３０ｂｂを備えた有機ＥＬ表示装置５０ｂの製造方法におけるＴＦＴ層形成工程と同様の工程を実施すればよい。
　＜効果＞
　以上説明したように、本実施形態に係る有機ＥＬ表示装置５０ｃ及びその変形例、並びにそれらの製造方法によれば、上記第２の実施形態と同様の効果を得ることができる。つまり、第２の実施形態と比較して、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを形成するときのエッチング量が少ない（第３コンタクトホールＨｃ及び第４コンタクトホールＨｄの深さが浅い）場合であっても、第２の実施形態と同様の対策を取ることができる。
　《その他の実施形態》
　上記各実施形態では、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層の５層積層構造の有機ＥＬ層を例示したが、有機ＥＬ層は、例えば、正孔注入層兼正孔輸送層、発光層、及び電子輸送層兼電子注入層の３層積層構造であってもよい。
　上記各実施形態では、第１電極を陽極とし、第２電極を陰極とした有機ＥＬ表示装置を例示したが、本発明は、有機ＥＬ層の積層構造を反転させ、第１電極を陰極とし、第２電極を陽極とした有機ＥＬ表示装置にも適用することができる。
　上記各実施形態では、表示装置として有機ＥＬ表示装置したが、本発明は、アクティブマトリクス駆動方式の液晶表示装置等の表示装置にも適用することができる。
　上記各実施形態では、基板（ベース基板）として樹脂基板を例示したが、基板は、ガラス基板等であってもよい。
　上記各実施形態では、表示領域のサブ画素毎に第１ＴＦＴ及び第２ＴＦＴが設けられた表示装置を例示したが、本発明は、例えば、ｐチャネル型の第１ＴＦＴ及びｎチャネル型の第２ＴＦＴを組み合わせることにより、ＣＭＯＳ（complementary metal oxide semiconductor）を構成して、第１ＴＦＴ及び第２ＴＦＴが額縁領域の駆動回路として設けられた表示装置にも適用することができる。
　上記各実施形態では、表示装置として有機ＥＬ表示装置を例に挙げて説明したが、本発明は、電流によって駆動される複数の発光素子を備えた表示装置に適用することができる。例えば、量子ドット含有層を用いた発光素子であるＱＬＥＤ（Quantum-dot light emitting diode）を備えた表示装置に適用することができる。
　以上説明したように、本発明は、フレキシブルな表示装置について有用である。
Ｈａ　　　第１コンタクトホール
Ｈｂ　　　第２コンタクトホール
Ｈｃ　　　第３コンタクトホール
Ｈｄ　　　第４コンタクトホール
Ｐ　　　　サブ画素
９Ａ　　　第１ＴＦＴ（第１薄膜トランジスタ）
９Ｂ　　　第２ＴＦＴ（第２薄膜トランジスタ）
９ａ　　　初期化用ＴＦＴ（第２薄膜トランジスタ）
９ｂ　　　補償用ＴＦＴ（第２薄膜トランジスタ）
９ｃ　　　書込用ＴＦＴ（第１薄膜トランジスタ）
９ｄ　　　駆動用ＴＦＴ（第１薄膜トランジスタ）
９ｅ　　　電源供給用ＴＦＴ（第１薄膜トランジスタ）
９ｆ　　　発光制御用ＴＦＴ（第１薄膜トランジスタ）
９ｇ　　　陽極放電用ＴＦＴ（第２薄膜トランジスタ）
９ｈ　　　キャパシタ
１０　　　樹脂基板（基板）
１１　　　ベースコート膜 
１２ａ　　第１半導体層 
１２ａａ　第１導体領域 
１２ａｂ　第２導体領域 
１２ａｃ　第１チャネル領域 
１３　　　ゲート絶縁膜 
１４ａ　　第１ゲート電極 
１５　　　第１層間絶縁膜 
１６ａ　　第２半導体層 
１６ａａ　第３導体領域 
１６ａｂ　第４導体領域 
１６ａｃ　第２チャネル領域 
１７　　　第２層間絶縁膜 
１８ａ　　第１金属層 
１８ｂ　　第２金属層
１８ｃ　　上部導電層 
１９　　　第３層間絶縁膜 
２０ａ　　第２ゲート電極 
２１　　　第４層間絶縁膜 
２２ａ　　第１端子電極 
２２ｂ　　第２端子電極 
２２ｃ　　第３端子電極 
２２ｄ　　第４端子電極 
２３　　　平坦化膜 
３０ａ，３０ｂａ，３０ｂｂ，３０ｃａ，３０ｃｂ　ＴＦＴ層（薄膜トランジスタ層） 
３５　　　有機ＥＬ素子（有機エレクトロルミネッセンス素子、発光素子） 
４０　　　有機ＥＬ素子層（発光素子層） 
４５　　　封止膜 
５０ａ，５０ｂ，５０ｃ　有機ＥＬ表示装置 

Claims (20)

  1. 　基板と、
    　上記基板上に設けられた薄膜トランジスタ層とを備え、
    　上記薄膜トランジスタ層には、ポリシリコンにより形成された第１半導体層を有する第１薄膜トランジスタと、酸化物半導体により形成された第２半導体層を有する第２薄膜トランジスタとがサブ画素毎に設けられた表示装置であって、
    　上記第２薄膜トランジスタは、第１層間絶縁膜上に上記基板に対して上記第１半導体層よりも離れた位置に設けられた上記第２半導体層と、該第２半導体層を覆うように設けられた第２層間絶縁膜と、端子電極と、該第２半導体層の少なくとも一部が露出するように設けられたコンタクトホールとを備え、
    　上記コンタクトホール内で露出する上記第２半導体層の露出面を覆うように金属層が設けられ、
    　上記端子電極は、上記コンタクトホール及び金属層を介して、上記第２半導体層に電気的に接続されていることを特徴とする表示装置。
  2. 　請求項１に記載された表示装置において、
    　上記薄膜トランジスタ層には、キャパシタがサブ画素毎に設けられ、
    　上記キャパシタは、下部導電層と、該下部導電層を覆うように設けられた上記第１層間絶縁膜と、該第１層間絶縁膜上に設けられた上記第２層間絶縁膜と、該第２層間絶縁膜上に上記下部導電層と重なるように設けられた上部導電層とを備え、
    　上記金属層は、上記上部導電層と同一材料により同一層に形成されていることを特徴とする表示装置。
  3. 　請求項１又は２に記載された表示装置において、
    　上記金属層は、モリブデンを主成分として含む金属材料で構成されていることを特徴とする表示装置。
  4. 　請求項１～３の何れか１つに記載された表示装置において、
    　上記第１薄膜トランジスタは、互いに離間するように第１導体領域及び第２導体領域が規定された上記第１半導体層と、該第１半導体層を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、該第１導体領域及び第２導体領域の間の導通を制御する第１ゲート電極と、該第１ゲート電極を覆うように設けられた上記第１層間絶縁膜と、互いに離間するように設けられた第１端子電極及び第２端子電極と、該第１導体領域及び第２導体領域が露出するようにそれぞれ設けられた第１コンタクトホール及び第２コンタクトホールとを備え、
    　上記第２薄膜トランジスタにおいて、
    　上記第２半導体層は、互いに離間するように第３導体領域及び第４導体領域が規定され、
    　上記第２層間絶縁膜上には、第３層間絶縁膜が設けられ、
    　上記第３層間絶縁膜上には、上記第３導体領域及び第４導体領域の間の導通を制御する第２ゲート電極が設けられ、
    　上記第２ゲート電極を覆うように第４層間絶縁膜が設けられ、
    　上記端子電極として、互いに離間するように第３端子電極及び第４端子電極がそれぞれ設けられ、
    　上記コンタクトホールとして、上記第３導体領域及び第４導体領域を露出する第３コンタクトホール及び第４コンタクトホールがそれぞれ設けられ、
    　上記金属層として、上記第３コンタクトホール及び第４コンタクトホール内で露出する上記第３導体領域及び第４導体領域の露出面を覆うように第１金属層及び第２金属層がそれぞれ設けられており、
    　上記第１端子電極、第２端子電極、第３端子電極及び第４端子電極は、上記第４層間絶縁膜上に設けられ、
    　上記第１端子電極及び第２端子電極は、上記第１コンタクトホール及び第２コンタクトホールを介して、該第１導体領域及び第２導体領域に電気的にそれぞれ接続され、
    　上記第３端子電極及び第４端子電極は、上記第３コンタクトホール及び第４コンタクトホールと上記第１金属層及び第２金属層とを介して、上記第３導体領域及び第４導体領域に電気的にそれぞれ接続されていることを特徴とする表示装置。
  5. 　請求項４に記載された表示装置において、
    　上記第３コンタクトホール及び第４コンタクトホールは、上記第３導体領域及び第４導体領域と平面視で重畳するようにそれぞれ形成されていることを特徴とする表示装置。
  6. 　請求項４又は５に記載された表示装置において、
    　上記第３コンタクトホール及び第４コンタクトホールは、上記第２層間絶縁膜、第３層間絶縁膜及び第４層間絶縁膜の積層膜内にそれぞれ形成され、
    　上記第３導体領域及び第４導体領域の露出面は、上記第３コンタクトホール及び第４コンタクトホールの底部から露出する該第３導体領域及び第４導体領域の上面にそれぞれ形成され、
    　上記第１金属層及び第２金属層は、上記第３導体領域及び第４導体領域の上面から、上記第３コンタクトホール及び第４コンタクトホールに沿う上記第２層間絶縁膜の周縁に跨るようにそれぞれ設けられていることを特徴とする表示装置。
  7. 　請求項４又は５に記載された表示装置において、
    　上記第３コンタクトホール及び第４コンタクトホールは、上記第３導体領域及び第４導体領域を貫通するようにそれぞれ形成され、
    　上記第３導体領域及び第４導体領域の露出面は、上記第３コンタクトホール及び第４コンタクトホールの周側面から露出する該第３導体領域及び第４導体領域の周端面にそれぞれ形成され、
    　上記第１金属層及び第２金属層は、上記第３導体領域及び第４導体領域の周端面を覆うようにそれぞれ設けられていることを特徴とする表示装置。
  8. 　請求項７に記載された表示装置において、
    　上記第１金属層及び第２金属層は、上記第３コンタクトホール及び第４コンタクトホールの底部から、該第３コンタクトホール及び第４コンタクトホールに沿う上記第２層間絶縁膜の周縁に跨るようにそれぞれ設けられていることを特徴とする表示装置。
  9. 　請求項７に記載された表示装置において、
    　上記第１金属層及び第２金属層は、上記第２層間絶縁膜上に設けられた金属膜のパターニング後の膜残りであることを特徴とする表示装置。
  10. 　請求項７～９の何れか１つに記載された表示装置において、
    　上記第３コンタクトホール及び第４コンタクトホールは、上記ゲート絶縁膜を貫通するようにそれぞれ形成されていることを特徴とする表示装置。
  11. 　請求項４～１０の何れか１つに記載された表示装置において、
    　上記薄膜トランジスタ層は、上記第１端子電極、第２端子電極、第３端子電極及び第４端子電極を覆うように設けられた平坦化膜を備えていることを特徴とする表示装置。
  12. 　請求項１～１１の何れか１つに記載された表示装置において、
    　上記薄膜トランジスタ層上に設けられ、複数の発光素子が配列された発光素子層と、
    　上記発光素子層を覆うように設けられた封止膜とを備えていることを特徴とする表示装置。
  13. 　請求項１２に記載された表示装置において、
    　上記各発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示装置。
  14. 　基板と、
    　上記基板上に設けられた薄膜トランジスタ層とを備え、
    　上記薄膜トランジスタ層には、ポリシリコンにより形成された第１半導体層を有する第１薄膜トランジスタと、酸化物半導体により形成された第２半導体層を有する第２薄膜トランジスタとがサブ画素毎に設けられた表示装置の製造方法であって、
    　第１層間絶縁膜上に上記基板に対して上記第１半導体層よりも離れた位置に上記第２半導体層を形成する第２半導体層形成工程と、
    　上記第２半導体層を覆うように第２層間絶縁膜を成膜する第２層間絶縁膜形成工程と、
    　上記第２半導体層の少なくとも一部を露出するコンタクトホールを形成するコンタクトホール形成工程と、
    　上記コンタクトホールが形成された上記第２層間絶縁膜上に金属膜を成膜した後に該金属膜をパターニングして、該コンタクトホール内で露出する上記第２半導体層の露出面を覆う金属層を形成する金属層形成工程と、
    　上記コンタクトホール及び金属層を介して、上記第２半導体層に電気的に接続する端子電極を形成する端子電極形成工程とを備えることを特徴とする表示装置の製造方法。
  15. 　請求項１４に記載された表示装置の製造方法において、
    　上記第２薄膜トランジスタにおいて、
    　上記第２半導体層は、互いに離間する第３導体領域及び第４導体領域、並びに該第３導体領域及び第４導体領域の間に第２チャネル領域が規定され、
    　上記第２層間絶縁膜上には、第３層間絶縁膜が設けられ、
    　上記第３層間絶縁膜上には、上記第３導体領域及び第４導体領域の間の導通を制御する第２ゲート電極が設けられ、
    　上記第２ゲート電極を覆うように第４層間絶縁膜が設けられ、
    　上記コンタクトホール形成工程において、上記コンタクトホールとして、上記第３導体領域及び第４導体領域に到達して、該第３導体領域及び第４導体領域を露出する第３コンタクトホール及び第４コンタクトホールをそれぞれ形成し、
    　上記金属層形成工程において、上記金属層として、上記第３コンタクトホール及び第４コンタクトホール内で露出する上記第３導体領域及び第４導体領域の露出面を覆う第１金属層及び第２金属層をそれぞれ形成し、
    　上記金属層形成工程に続いて、
    　上記第２層間絶縁膜上に上記第３層間絶縁膜を形成する第３層間絶縁膜形成工程と、
    　上記第３層間絶縁膜上に上記第２ゲート電極を形成する第２ゲート電極形成工程と、
    　上記第２ゲート電極上に上記第４層間絶縁膜を形成する第４層間絶縁膜形成工程と、
    　上記第３コンタクトホール及び第４コンタクトホールに連続する上部コンタクトホールを形成する上部コンタクトホール形成工程とを備え、
    　上記上部コンタクトホール形成工程に続く上記端子電極形成工程において、上記端子電極として、上記第４層間絶縁膜上に、上記第３コンタクトホール及び第４コンタクトホールと、上記第１金属層及び第２金属層とを介して、上記第３導体領域及び第４導体領域に電気的にそれぞれ接続する第３端子電極及び第４端子電極を形成することを特徴とする表示装置の製造方法。
  16. 　基板と、
    　上記基板上に設けられた薄膜トランジスタ層とを備え、
    　上記薄膜トランジスタ層には、ポリシリコンにより形成された第１半導体層を有する第１薄膜トランジスタと、酸化物半導体により形成された第２半導体層を有する第２薄膜トランジスタとがサブ画素毎に設けられた表示装置の製造方法であって、
    　第１層間絶縁膜上に上記基板に対して上記第１半導体層よりも離れた位置に上記第２半導体層を形成する第２半導体層形成工程と、
    　上記第２半導体層を覆うように第２層間絶縁膜を成膜する第２層間絶縁膜形成工程と、
    　上記第２半導体層の少なくとも一部を露出するコンタクトホールを形成するコンタクトホール形成工程と、
    　上記コンタクトホールが形成された上記第２層間絶縁膜上に金属膜を成膜した後に該金属膜上にレジストを塗布し、露光後に該コンタクトホールの底部周縁に残るレジストをマスクとして該金属膜をエッチングして、該コンタクトホール内で露出する上記第２半導体層の露出面を覆う金属層を形成する金属層形成工程と、
    　上記コンタクトホール及び金属層を介して、上記第２半導体層に電気的に接続する端子電極を形成する端子電極形成工程とを備えることを特徴とする表示装置の製造方法。
  17. 　請求項１６に記載された表示装置の製造方法において、
    　上記第２薄膜トランジスタにおいて、
    　上記第２半導体層は、互いに離間する第３導体領域及び第４導体領域、並びに該第３導体領域及び第４導体領域の間に第２チャネル領域が規定され、
    　上記第２層間絶縁膜上には、第３層間絶縁膜が設けられ、
    　上記第３層間絶縁膜上には、上記第３導体領域及び第４導体領域の間の導通を制御する第２ゲート電極が設けられ、
    　上記第２ゲート電極を覆うように第４層間絶縁膜が設けられ、
    　上記コンタクトホール形成工程において、上記コンタクトホールとして、上記第３導体領域及び第４導体領域を貫通して、該第３導体領域及び第４導体領域を露出する第３コンタクトホール及び第４コンタクトホールをそれぞれ形成し、
    　上記金属層形成工程において、上記金属層として、上記第３コンタクトホール及び第４コンタクトホール内で露出する上記第３導体領域及び第４導体領域の露出面を覆う第１金属層及び第２金属層をそれぞれ形成し、
    　上記金属層形成工程に続いて、
    　上記第２層間絶縁膜上に上記第３層間絶縁膜を形成する第３層間絶縁膜形成工程と、
    　上記第３層間絶縁膜上に上記第２ゲート電極を形成する第２ゲート電極形成工程と、
    　上記第２ゲート電極上に上記第４層間絶縁膜を形成する第４層間絶縁膜形成工程と、
    　上記第３コンタクトホール及び第４コンタクトホールに連続する上部コンタクトホールを形成する上部コンタクトホール形成工程とを備え、
    　上記上部コンタクトホール形成工程に続く上記端子電極形成工程において、上記端子電極として、上記第４層間絶縁膜上に、上記第３コンタクトホール及び第４コンタクトホールと、上記第１金属層及び第２金属層とを介して、上記第３導体領域及び第４導体領域に電気的にそれぞれ接続する第３端子電極及び第４端子電極を形成することを特徴とする表示装置の製造方法。
  18. 　請求項１４～１７の何れか１つに記載された表示装置の製造方法において、
    　上記第１薄膜トランジスタは、ベースコート膜上に設けられて互いに離間するように第１導体領域及び第２導体領域が規定された上記第１半導体層と、該第１半導体層を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に設けられ、上記第１導体領域及び第２導体領域の間の導通を制御する第１ゲート電極と、上記第１ゲート電極を覆うように設けられた第１層間絶縁膜と、互いに離間するように設けられ、上記第１導体領域及び第２導体領域に電気的にそれぞれ接続された第１端子電極及び第２端子電極とを備え、
    　上記ベースコート膜上に上記第１半導体層を形成する第１半導体層形成工程と、
    　上記第１半導体層上に上記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    　上記ゲート絶縁膜上に上記第１ゲート電極を形成する第１ゲート電極形成工程と、
    　上記第１ゲート電極をマスクとしてドーピングを行い、上記第１導体領域、第１チャネル領域及び第２導体領域を形成するドーピング工程と、
    　上記第１ゲート電極上に上記第１層間絶縁膜を形成する第１層間絶縁膜形成工程とを備え、
    　上記コンタクトホール形成工程において、上記コンタクトホールとして、上記第１導体領域及び第２導体領域に到達する第１コンタクトホール及び第２コンタクトホールをそれぞれ形成し、
    　上記端子電極形成工程において、上記端子電極として、上記第１端子電極及び第２端子電極をそれぞれ形成することを特徴とする表示装置の製造方法。
  19. 　請求項１４～１８の何れか１つに記載された表示装置の製造方法において、
    　上記端子電極を覆うように平坦化膜を形成する平坦化膜形成工程と、
    　上記平坦化膜上に複数の発光素子が配列された発光素子層を形成する発光素子層形成工程と、
    　上記発光素子層を覆うように封止膜を形成する封止膜形成工程とを備えることを特徴とする表示装置の製造方法。
  20. 　請求項１９に記載された表示装置の製造方法において、
    　上記各発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示装置の製造方法。
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