WO2023021623A1 - 表示装置及びその製造方法 - Google Patents

表示装置及びその製造方法 Download PDF

Info

Publication number
WO2023021623A1
WO2023021623A1 PCT/JP2021/030237 JP2021030237W WO2023021623A1 WO 2023021623 A1 WO2023021623 A1 WO 2023021623A1 JP 2021030237 W JP2021030237 W JP 2021030237W WO 2023021623 A1 WO2023021623 A1 WO 2023021623A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
insulating film
conductor
conductor region
display device
Prior art date
Application number
PCT/JP2021/030237
Other languages
English (en)
French (fr)
Inventor
忠芳 宮本
好伸 中村
俊博 金子
Original Assignee
シャープディスプレイテクノロジー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープディスプレイテクノロジー株式会社 filed Critical シャープディスプレイテクノロジー株式会社
Priority to PCT/JP2021/030237 priority Critical patent/WO2023021623A1/ja
Publication of WO2023021623A1 publication Critical patent/WO2023021623A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements

Definitions

  • the present invention relates to a display device and its manufacturing method.
  • EL display devices using organic electroluminescence (hereinafter also referred to as "EL") elements have attracted attention as display devices that can replace liquid crystal display devices.
  • a plurality of thin film transistors (hereinafter also referred to as "TFTs") are provided for each sub-pixel, which is the minimum unit of an image.
  • TFTs thin film transistors
  • a semiconductor layer constituting a TFT for example, a semiconductor layer made of polysilicon with high mobility, a semiconductor layer made of an oxide semiconductor such as In--Ga--Zn--O with small leakage current, and the like are well known. ing.
  • Patent Document 1 discloses a display device having a hybrid structure in which a first TFT using a polysilicon semiconductor and a second TFT using an oxide semiconductor are formed on a substrate.
  • a metal film is brought into contact with the oxide semiconductor, and a contact hole is formed in the metal film. It is possible to collectively form contact holes for direct connection.
  • the thickness of the insulating film on the polysilicon semiconductor differs from the thickness of the insulating film on the oxide semiconductor. However, it is difficult to perform ion doping at the same time, and there is room for improvement.
  • the present invention has been made in view of the above points, and an object of the present invention is to collectively form contact holes for electrically connecting to respective semiconductor layers formed of polysilicon and an oxide semiconductor. In addition, ion doping is simultaneously performed on each of these semiconductor layers.
  • a display device includes a base substrate layer and a thin film transistor layer provided on the base substrate layer, wherein the thin film transistor layer includes a first thin film transistor made of polysilicon.
  • a first thin film transistor having a semiconductor layer and a second thin film transistor having a second semiconductor layer formed of an oxide semiconductor are provided for each subpixel, and the first thin film transistor includes a first conductor region and a second thin film transistor separated from each other.
  • the second thin film transistor includes: the second semiconductor layer defining a third conductor region and a fourth conductor region spaced apart from each other; and the third conductor region and the fourth conductor region on the base substrate layer side.
  • first conductor layer and a second conductor layer respectively provided and formed in the same layer with the same material as the first semiconductor layer; a second gate insulating film provided on the second semiconductor layer; a second gate electrode provided on the gate insulating film for controlling conduction between the third conductor region and the fourth conductor region; the interlayer insulating film provided to cover the second gate electrode; Electrically connecting the first conductor layer and the second conductor layer through a third contact hole and a fourth contact hole provided on the interlayer insulation film so as to be spaced apart from each other and formed at least in the interlayer insulation film. and a third terminal electrode and a fourth terminal electrode respectively connected to .
  • a method of manufacturing a display device includes a base substrate layer and a thin film transistor layer provided on the base substrate layer, and the thin film transistor layer includes a first semiconductor layer made of polysilicon. and a second thin film transistor having a second semiconductor layer formed of an oxide semiconductor are provided for each sub-pixel, wherein the first thin film transistors are spaced apart from each other.
  • a first semiconductor layer having a first conductor region and a second conductor region defined in the above; a first gate insulating film provided on the first semiconductor layer; a first gate insulating film provided on the first gate insulating film; a first gate electrode for controlling conduction between the first conductor region and the second conductor region; an interlayer insulating film provided so as to cover the first gate electrode; and electrically connected to the first conductor region and the second conductor region through at least the first contact hole and the second contact hole formed in the interlayer insulating film; and a second terminal electrode, the second thin film transistor comprising: the second semiconductor layer defining a third conductor region and a fourth conductor region spaced apart from each other; and the third conductor region and the fourth conductor region.
  • first conductor layer and a second conductor layer formed on the same layer of the same material as the first semiconductor layer; and a second gate provided on the second semiconductor layer.
  • a second semiconductor layer forming step a gate insulating film forming step of respectively forming the first gate insulating film and the second gate insulating film so as to cover the first semiconductor layer and the second semiconductor layer; a gate electrode forming step of forming the first gate electrode and the second gate electrode on the first gate insulating film and the second gate insulating film, respectively;
  • the first semiconductor layer is formed with the above-mentioned forming a first conductor region and the second conductor region; forming the third conductor region and the fourth conductor region in the second semiconductor layer; and forming the first polysilicon layer and the second polysilicon layer as conductors forming the first conductor layer and the second conductor layer by forming the first conductor layer and the second conductor layer; forming the interlayer insulation film so as to cover the first gate electrode and the second gate electrode; an interlayer
  • contact holes for electrically connecting to each semiconductor layer formed of polysilicon and an oxide semiconductor can be collectively formed, and ion doping can be applied to each of these semiconductor layers. can be done simultaneously.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the invention.
  • FIG. 2 is a plan view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 3 is a cross-sectional view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 4 is an equivalent circuit diagram of a TFT layer that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing an organic EL layer that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the invention.
  • FIG. 2 is a plan view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 3 is a cross-sectional view of the display area of the organic EL display device according to
  • FIG. 6 is a cross-sectional view showing a first modification of the TFT layer forming the organic EL display device according to the first embodiment of the invention.
  • FIG. 7 is a cross-sectional view showing a second modification of the TFT layer that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 8 is a cross-sectional view showing a third modification of the TFT layer forming the organic EL display device according to the first embodiment of the invention.
  • FIG. 9 is a first cross-sectional view showing part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 10 is a second cross-sectional view following FIG. 9 showing part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 11 is a third cross-sectional view following FIG. 10 showing part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 12 is a fourth cross-sectional view following FIG. 11 showing part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 13 is a fifth cross-sectional view following FIG. 12 showing part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 14 is a sixth cross-sectional view following FIG. 13 showing part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 15 is a seventh cross-sectional view following FIG.
  • FIG. 16 is an eighth cross-sectional view following FIG. 15 showing part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 17 is a ninth cross-sectional view following FIG. 16 showing part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 18 is a tenth cross-sectional view following FIG. 17 showing part of the manufacturing process of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 19 is a cross-sectional view of the display area of the TFT layer that constitutes the organic EL display device according to the second embodiment of the present invention.
  • FIG. 20 is a first cross-sectional view showing part of the manufacturing process of the organic EL display device according to the third embodiment of the invention.
  • FIG. 21 is a second cross-sectional view following FIG. 20 showing part of the manufacturing process of the organic EL display device according to the third embodiment of the present invention.
  • FIG. 22 is a first cross-sectional view showing part of the manufacturing process of the modification of the organic EL display device according to the third embodiment of the present invention.
  • FIG. 23 is a second cross-sectional view following FIG. 22 showing part of the manufacturing process of the modification of the organic EL display device according to the third embodiment of the present invention.
  • FIG. 1 is a plan view showing a schematic configuration of the organic EL display device 50 of this embodiment.
  • 2 and 3 are a plan view and a cross-sectional view of the display area D of the organic EL display device 50.
  • FIG. 4 is an equivalent circuit diagram of the TFT layer 30a that constitutes the organic EL display device 50.
  • FIG. 5 is a cross-sectional view showing the organic EL layer 33 forming the organic EL display device 50.
  • FIG. 6, 7 and 8 are cross-sectional views of a TFT layer 30aa, a TFT layer 30ab and a TFT layer 30ac showing first, second and third modifications of the TFT layer 30a.
  • the organic EL display device 50 includes, for example, a rectangular display area D for image display and a frame area F provided around the display area D.
  • the rectangular display area D is exemplified, but the rectangular shape includes, for example, a shape with arc-shaped sides, a shape with arc-shaped corners, and a shape with arc-shaped corners.
  • a substantially rectangular shape such as a shape with a notch is also included.
  • a plurality of sub-pixels P are arranged in a matrix.
  • sub-pixels P having a red light-emitting region Er for displaying red sub-pixels P having a green light-emitting region Eg for displaying green
  • a sub-pixel P having a blue light-emitting region Eb for displaying blue is provided so as to be adjacent to each other.
  • one pixel is configured by three adjacent sub-pixels P each having a red light emitting region Er, a green light emitting region Eg and a blue light emitting region Eb.
  • a terminal portion T is provided at the right end portion of the frame area F in FIG.
  • a bending portion that can be bent at 180° (in a U shape) with the vertical direction in the drawing as the bending axis.
  • B is provided so as to extend in one direction (vertical direction in the drawing).
  • the organic EL display device 50 includes a resin substrate layer 10 provided as a base substrate layer, a TFT layer 30a provided on the resin substrate layer 10, and a light emitting element layer on the TFT layer 30a.
  • An organic EL element layer 40 is provided, and a sealing film 45 is provided so as to cover the organic EL element layer 40 .
  • the resin substrate layer 10 is made of, for example, polyimide resin.
  • the TFT layer 30a comprises, as shown in FIG. and a planarizing film 20 provided on each first TFT 9A, each second TFT 9B, and each capacitor 9h (see FIG. 4).
  • the TFT layer 30a is provided with a plurality of gate lines 15g extending parallel to each other in the horizontal direction in the figure.
  • the TFT layer 30a is provided with a plurality of light emission control lines 15e extending parallel to each other in the horizontal direction in the figure.
  • the TFT layer 30a is provided with a plurality of second initialization power supply lines 17i extending parallel to each other in the horizontal direction in the drawing.
  • FIG. 1 the TFT layer 30a is provided with a plurality of gate lines 15g extending parallel to each other in the horizontal direction in the figure.
  • the TFT layer 30a is provided with a plurality of light emission control lines 15e extending parallel to each other in the horizontal direction in the figure.
  • the TFT layer 30a is provided with a plurality of second initialization power supply lines 17i
  • each light emission control line 15e is provided adjacent to each gate line 15g and each second initialization power supply line 17i.
  • the TFT layer 30a is provided with a plurality of source lines 19f extending parallel to each other in the vertical direction in the figure.
  • the TFT layer 30a is provided with a plurality of power supply lines 19g extending parallel to each other in the vertical direction in the figure.
  • Each power supply line 19g is provided adjacent to each source line 19f, as shown in FIG.
  • the gate line 15g and the light emission control line 15e are provided on the gate insulating film 14, which will be described later.
  • the second initialization power supply line 17i is provided on the first interlayer insulating film 16, which will be described later.
  • the line 19g is provided on a second interlayer insulating film 18, which will be described later.
  • the first TFT 9A as shown in FIG. a first gate electrode 15a, a first interlayer insulating film 16 and a second interlayer insulating film 18 provided in this order so as to cover the first gate electrode 15a, and a second interlayer insulating film 18 provided on the second interlayer insulating film 18 so as to be spaced apart from each other.
  • a first terminal electrode 19a and a second terminal electrode 19b are provided.
  • the base coat film 11, the gate insulating film 14, the first interlayer insulating film 16, and the second interlayer insulating film 18 are composed of, for example, a single layer film or a laminated film of inorganic insulating films such as silicon nitride, silicon oxide, and silicon oxynitride. ing.
  • at least the sides of the base coat film 11 and the gate insulating film 14 on the second semiconductor layer 13a side, which will be described later, are made of, for example, a silicon oxide film.
  • the first gate electrode 15a is provided so as to overlap with a first channel region 12ac, which will be described later, of the first semiconductor layer 12a. It is configured to control conduction between conductor regions 12ab.
  • the first semiconductor layer 12a is formed of, for example, polysilicon such as LTPS (low temperature polysilicon), and as shown in FIG. , and a first channel region 12ac defined between the first conductor region 12aa and the second conductor region 12ab.
  • polysilicon such as LTPS (low temperature polysilicon)
  • LTPS low temperature polysilicon
  • the first terminal electrode 19a and the second terminal electrode 19b as shown in FIG. It is electrically connected to the first conductor region 12aa and the second conductor region 12ab of the first semiconductor layer 12a through Ha and the second contact hole Hb, respectively.
  • the second TFT 9B includes a second semiconductor layer 13a provided on the base coat film 11, and a resin substrate layer 10 of a third conductor region 13aa and a fourth conductor region 13ab of the second semiconductor layer 13a, which will be described later.
  • a third terminal electrode 19c and a fourth terminal electrode 19d are provided so as to be separated from each other.
  • the second semiconductor layer 13a is formed of, for example, an In--Ga--Zn--O-based oxide semiconductor, and as shown in FIG. A region 13ab and a second channel region 13ac defined between the third conductor region 13aa and the fourth conductor region 13ab.
  • the In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition ratio) of In, Ga, and Zn is not particularly limited.
  • In--Ga--Zn--O based semiconductors may be amorphous or crystalline.
  • the crystalline In-Ga-Zn-O-based semiconductor As the crystalline In-Ga-Zn-O-based semiconductor, a crystalline In-Ga-Zn-O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable. Further, another oxide semiconductor may be included instead of the In--Ga--Zn--O-based semiconductor. Other oxide semiconductors may include, for example, In—Sn—Zn—O-based semiconductors (eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO). Here, the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • oxide semiconductors include In--Al--Zn--O based semiconductors, In--Al--Sn--Zn--O based semiconductors, Zn--O based semiconductors, In--Zn--O based semiconductors, Zn--Ti-- O-based semiconductor, Cd--Ge--O-based semiconductor, Cd--Pb--O-based semiconductor, CdO (cadmium oxide), Mg--Zn--O-based semiconductor, In--Ga--Sn--O-based semiconductor, In--Ga--O-based semiconductor Semiconductors, Zr-In-Zn-O-based semiconductors, Hf-In-Zn-O-based semiconductors, Al-Ga-Zn-O-based semiconductors, Ga-Zn-O-based semiconductors, In-Ga-Zn-Sn-O-based semiconductors Semiconductors such as InGaO 3 (ZnO) 5 , magnesium zinc oxide (Mg
  • the first conductor layer 12b and the second conductor layer 12c are in contact with the resin substrate layer 10 side of the third conductor region 13aa and the fourth conductor region 13ab at both ends of the second semiconductor layer 13a. are provided in each.
  • the first conductor layer 12b and the second conductor layer 12c are made of polysilicon doped with impurity ions such as phosphorus, and are made of the same material as the first semiconductor layer 12a and provided in the same layer.
  • the second gate electrode 15b is provided so as to overlap the second channel region 13ac of the second semiconductor layer 13a. configured to control conduction between
  • the third terminal electrode 19c and the fourth terminal electrode 19d are electrically connected to the first conductor layer 12b and the second conductor layer 12c through the fourth contact holes Hd, respectively.
  • a writing TFT 9c, a driving TFT 9d, a power supply TFT 9e, and a light emission control TFT 9f which will be described later, are exemplified as the four first TFTs 9A having the first semiconductor layer 12a made of polysilicon.
  • the first terminal electrodes 20a and the second terminal electrodes 20b of the TFTs 9c, 9d, 9e, and 9f are indicated by circled numerals 1 and 2, and the third terminals of the TFTs 9a, 9b, and 9g are shown.
  • the electrode 20c and the fourth terminal electrode 20d are indicated by circled numerals 3 and 4.
  • the equivalent circuit diagram of FIG. 4 shows the pixel circuit of the n-th row and m-th column sub-pixel P, it also includes part of the pixel circuit of the (n-1)-th row and m-th column sub-pixel P. there is In the equivalent circuit diagram of FIG.
  • the power supply line 19g for supplying the high power supply voltage ELVDD also serves as the first initialization power supply line, but the power supply line 19g and the first initialization power supply line are provided separately.
  • the same voltage as the low power supply voltage ELVSS is input to the second initialization power supply line 17i, the present invention is not limited to this. voltage can be input.
  • the initialization TFT 9a has its gate electrode electrically connected to the preceding (n-1) gate line 15g (n-1), and its third terminal The electrode is electrically connected to the lower conductive layer of the capacitor 9h and the gate electrode of the driving TFT 9d, which will be described later, and the fourth terminal electrode is electrically connected to the power supply line 19g.
  • the compensation TFT 9b has its gate electrode electrically connected to the gate line 15g(n) of its own stage (n stage) in each sub-pixel P, and its third terminal electrode is used for driving. It is electrically connected to the gate electrode of the TFT 9d, and its fourth terminal electrode is electrically connected to the first terminal electrode of the driving TFT 9d.
  • the write TFT 9c has its gate electrode electrically connected to the gate line 15g(n) of its own stage (n stage), and its first terminal electrode corresponds to the gate line 15g(n).
  • the second terminal electrode of the source line 19f is electrically connected to the second terminal electrode of the driving TFT 9d.
  • the driving TFT 9d has its gate electrode electrically connected to the third terminal electrodes of the initialization TFT 9a and the compensation TFT 9b, and its first terminal electrode is connected to the compensation TFT 9b.
  • the second terminal electrodes of the TFT 9b for writing and the first terminal electrode of the TFT 9f for light emission control are electrically connected to the fourth terminal electrode of the TFT 9b for writing and the second terminal electrodes of the TFT 9e for power supply. is electrically connected to
  • the driving TFT 9 d is configured to control the current of the organic EL element 35 .
  • the power supply TFT 9e has its gate electrode electrically connected to the light emission control line 15e of its own stage (n stage), and its first terminal electrode connected to the power supply line 19g. and its second terminal electrode is electrically connected to the first terminal electrode of the driving TFT 9d.
  • the gate electrode of the light emission control TFT 9f is electrically connected to the light emission control line 15e of its own stage (n stage), and its first terminal electrode is connected to the driving TFT 9d. and the second terminal electrode is electrically connected to a first electrode 31, which will be described later, of an organic EL element 35, which will be described later.
  • the anode discharge TFT 9g has its gate electrode electrically connected to the gate line 15g(n) of its own stage (n stage) in each sub-pixel P, and its third terminal electrode is an organic electrode. It is electrically connected to the first electrode 31 of the EL element 35, and its fourth terminal electrode is electrically connected to the second initialization power supply line 17i.
  • the capacitor 9h includes, for example, a lower conductive layer (not shown) made of the same material as the first gate electrode 15a and the second gate electrode 15b and formed in the same layer, and a first interlayer insulating layer provided to cover the lower conductive layer. and an upper conductive layer (not shown) provided on the first interlayer insulating film 16 so as to overlap with the lower conductive layer and formed of the same material and in the same layer as the second initialization power supply line 17i.
  • the capacitor 9h has its lower conductive layer electrically connected to the gate electrode of the driving TFT 9d and the third terminal electrodes of the initializing TFT 9a and the compensating TFT 9b in each sub-pixel P.
  • the upper conductive layer is electrically connected to the third terminal electrode of the anode discharge TFT 9g, the second terminal electrode of the light emission control TFT 9f, and the first electrode 31 of the organic EL element .
  • the planarizing film 20 has a flat surface in the display area D, and is made of, for example, an organic resin material such as polyimide resin or acrylic resin, or a polysiloxane-based SOG (spin on glass) material.
  • the TFT layer 30a in which the first semiconductor layer 12a and the first conductor layer 12b are separately provided is illustrated, but the first TFT 9A and the second TFT 9B are shown in FIGS. 6, 7 and 8, respectively.
  • the structure of the TFT layer 30aa, the TFT layer 30ab, and the TFT layer 30ac as shown may be partially included.
  • the first conductor layer 12b of the second TFT 9B (FIG. 3) are formed integrally with the second conductor region 12ab of the first TFT 9A and are omitted. Since the TFT layer 30aa eliminates the need for a space for forming a contact hole, the area occupied by the TFT in each sub-pixel can be reduced, and the degree of freedom in design can be increased in a high-definition display device. can be done.
  • the TFT layer 30ab in the portion where the second conductor region 12ab of the first TFT 9A and the first conductor layer 12b of the second TFT 9B are electrically connected, as shown in FIG.
  • the first conductor layer 12b (see FIG. 3) is omitted because it is integrally formed with the second conductor region 12ab of the first TFT 9A.
  • the second conductor region 12ab is formed longer and used as a wiring, and is electrically connected to the source line 19f having a lower electrical resistance. According to the TFT layer 30ab, by utilizing the second conductor region 12ab as a local wiring, the wiring layout becomes easy, so that the manufacturing yield can be improved.
  • the TFT layer 30ac As in the case of the TFT layer 30aa, in the portion where the second conductor region 12ab of the first TFT 9A and the first conductor layer 12b of the second TFT 9B are electrically connected, as shown in FIG.
  • the first conductor layer 12b (see FIG. 3) is omitted because it is integrally formed with the second conductor region 12ab of the first TFT 9A.
  • the third conductor region 13aa is formed longer and used as wiring to electrically connect the second conductor region 12ab in contact with the third conductor region 13aa and the source line 19f. According to the TFT layer 30ac, by using the third conductor region 13aa as a local wiring, the wiring layout becomes easy, so that the manufacturing yield can be improved.
  • the organic EL element layer 40 includes a plurality of organic EL elements 35 provided as a plurality of light emitting elements arranged in a matrix corresponding to a plurality of sub-pixels P, and each organic EL element 35 .
  • An edge cover 32 provided in a grid pattern in common with all the sub-pixels P is provided so as to cover the peripheral edge of the first electrode 31 of the element 35 .
  • the organic EL element 35 includes a first electrode 31 provided on the planarizing film 20 of the TFT layer 30a and an organic EL layer 31 provided on the first electrode 31. 33 and a second electrode 34 provided on the organic EL layer 33 .
  • the first electrode 31 is electrically connected to the second terminal electrode of the light emission control TFT 9f of each sub-pixel P through a contact hole formed in the planarizing film 20. As shown in FIG.
  • the first electrode 31 also has a function of injecting holes into the organic EL layer 33 .
  • the first electrode 31 is more preferably made of a material having a large work function in order to improve the efficiency of injecting holes into the organic EL layer 33 .
  • examples of materials forming the first electrode 31 include silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), and gold (Au).
  • the material forming the first electrode 31 may be an alloy such as astatine (At)/astatine oxide (AtO 2 ). Further, the material forming the first electrode 31 is, for example, conductive oxides such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO). There may be. Also, the first electrode 31 may be formed by laminating a plurality of layers made of the above materials. Compound materials having a large work function include, for example, indium tin oxide (ITO) and indium zinc oxide (IZO).
  • the organic EL layer 33 includes a hole injection layer 1, a hole transport layer 2, a light emitting layer 3, an electron transport layer 4 and an electron injection layer 5 which are provided in this order on the first electrode 31. ing.
  • the hole injection layer 1 is also called an anode buffer layer, and has the function of bringing the energy levels of the first electrode 31 and the organic EL layer 33 close to each other and improving the efficiency of hole injection from the first electrode 31 to the organic EL layer 33 .
  • materials constituting the hole injection layer 1 include triazole derivatives, oxadiazole derivatives, imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, phenylenediamine derivatives, oxazole derivatives, styrylanthracene derivatives, fluorenone derivatives, hydrazone derivatives, stilbene derivatives and the like.
  • the hole transport layer 2 has the function of improving the transport efficiency of holes from the first electrode 31 to the organic EL layer 33 .
  • Examples of materials constituting the hole transport layer 2 include porphyrin derivatives, aromatic tertiary amine compounds, styrylamine derivatives, polyvinylcarbazole, poly-p-phenylene vinylene, polysilane, triazole derivatives, and oxadiazole.
  • the light-emitting layer 3 In the light-emitting layer 3, holes and electrons are injected from the first electrode 31 and the second electrode 34 when a voltage is applied by the first electrode 31 and the second electrode 34, and the holes and electrons recombine. area.
  • the light-emitting layer 3 is made of a material with high light-emitting efficiency. Examples of materials constituting the light-emitting layer 3 include metal oxinoid compounds [8-hydroxyquinoline metal complex], naphthalene derivatives, anthracene derivatives, diphenylethylene derivatives, vinylacetone derivatives, triphenylamine derivatives, butadiene derivatives, and coumarin derivatives.
  • the electron transport layer 4 has a function of efficiently transferring electrons to the light emitting layer 3 .
  • the materials constituting the electron transport layer 4 include, for example, organic compounds such as oxadiazole derivatives, triazole derivatives, benzoquinone derivatives, naphthoquinone derivatives, anthraquinone derivatives, tetracyanoanthraquinodimethane derivatives, diphenoquinone derivatives, and fluorenone derivatives. , silole derivatives, and metal oxinoid compounds.
  • the electron injection layer 5 has the function of bringing the energy levels of the second electrode 34 and the organic EL layer 33 close to each other and improving the efficiency with which electrons are injected from the second electrode 34 into the organic EL layer 33. With this function, The driving voltage of the organic EL element 35 can be lowered.
  • the electron injection layer 5 is also called a cathode buffer layer.
  • examples of materials constituting the electron injection layer 5 include lithium fluoride (LiF), magnesium fluoride (MgF 2 ), calcium fluoride (CaF 2 ), strontium fluoride (SrF 2 ), and barium fluoride.
  • inorganic alkali compounds such as (BaF 2 ), aluminum oxide (Al 2 O 3 ), strontium oxide (SrO), and the like.
  • the second electrode 34 is provided in common to all the sub-pixels P so as to cover each organic EL layer 33 and the edge cover 32, as shown in FIG.
  • the second electrode 34 also has a function of injecting electrons into the organic EL layer 33 .
  • the second electrode 34 is more preferably made of a material with a small work function in order to improve the efficiency of injecting electrons into the organic EL layer 33 .
  • materials constituting the second electrode 34 include silver (Ag), aluminum (Al), vanadium (V), calcium (Ca), titanium (Ti), yttrium (Y), and sodium (Na).
  • the second electrode 34 is composed of, for example, magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), astatine (At)/astatine oxide (AtO 2 ), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al), etc.
  • the second electrode 34 may be formed of conductive oxides such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO). . Also, the second electrode 34 may be formed by laminating a plurality of layers made of the above materials.
  • Examples of materials with a small work function include magnesium (Mg), lithium (Li), lithium fluoride (LiF), magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al) etc.
  • the edge cover 32 is made of, for example, an organic resin material such as polyimide resin or acrylic resin, or a polysiloxane-based SOG material.
  • the sealing film 45 is provided so as to cover the second electrode 34 , and the first inorganic sealing film 41 , the organic sealing film 42 and the second sealing film 42 are laminated on the second electrode 34 in this order. It has an inorganic sealing film 43 and has a function of protecting the organic EL layer 33 of the organic EL element layer 35 from moisture and oxygen.
  • the first inorganic sealing film 41 and the second inorganic sealing film 43 are composed of inorganic insulating films such as silicon nitride films, silicon oxide films, and silicon oxynitride films, for example.
  • the organic sealing film 42 is made of an organic resin material such as acrylic resin, epoxy resin, silicone resin, polyurea resin, parylene resin, polyimide resin, or polyamide resin.
  • the organic EL display device 50 configured as described above, in each sub-pixel P, first, when the light emission control line 15e is selected and rendered inactive, the organic EL element 35 becomes non-light emitting. In the non-light-emitting state, the preceding gate line 15g(n-1) is selected, and a gate signal is input to the initialization TFT 9a through the gate line 15g(n-1), whereby the initialization TFT 9a is activated. is turned on, the high power supply voltage ELVDD of the power supply line 19g is applied to the capacitor 9h, and the driving TFT 9d is turned on. As a result, the charge in the capacitor 9h is discharged, and the voltage applied to the gate electrode of the driving TFT 9d is initialized.
  • the compensation TFT 9b and the writing TFT 9c are turned on, and the source signal is transmitted through the corresponding source line 19f. is written to the capacitor 9h through the diode-connected driving TFT 9d, the anode discharge TFT 9g is turned on, and the initialization signal is applied to the organic EL element through the second initialization power supply line 17i.
  • the charge accumulated in the first electrode 31 applied to the first electrode 31 of 35 is reset.
  • the light emission control line 15e is selected, the power supply TFT 9e and the light emission control TFT 9f are turned on, and the driving current corresponding to the voltage applied to the gate electrode of the driving TFT 9d is supplied to the organic EL element 35 from the power line 19g. be done.
  • the organic EL display device 50 in each sub-pixel P, the organic EL element 35 emits light with luminance corresponding to the drive current, and image display is performed.
  • the method of manufacturing the organic EL display device 50 includes a TFT layer forming process, an organic EL element layer forming process, and a sealing film forming process.
  • FIGS. 9, 10, 11, 12, 13, 14, 15, 16, 17 and 18 show part of the TFT layer forming process of the manufacturing method of the organic EL display device continuously.
  • 1A and 1B are schematic first, second, third, fourth, fifth, sixth, seventh, eighth, ninth and tenth cross-sectional views;
  • ⁇ TFT layer forming process> First, for example, on a resin substrate layer 10 formed on a glass substrate, for example, a silicon nitride film (about 50 nm) and a silicon oxide film (about 250 nm thick) are formed in order by plasma CVD (Chemical Vapor Deposition). By doing so, the base coat film 11 is formed.
  • a silicon nitride film about 50 nm
  • a silicon oxide film about 250 nm thick
  • an amorphous silicon film (thickness of about 50 nm) is formed on the surface of the substrate on which the base coat film 11 is formed by, for example, plasma CVD, and the amorphous silicon film is crystallized by laser annealing or the like. 4, a polysilicon film 12 is formed. After that, the polysilicon film 12 is patterned to form a first semiconductor layer 12a, a first polysilicon layer 12bp and a second polysilicon layer 12cp as shown in FIG. 10 (first semiconductor layer forming step).
  • an oxide semiconductor film such as InGaZnO 4 is formed by, for example, a sputtering method on the substrate surface on which the first semiconductor layer 12a, the first polysilicon layer 12bp and the second polysilicon layer 12cp are formed. 13 (thickness of about 30 nm) is formed, as shown in FIG. 12, the second semiconductor layer 13a is formed by patterning the oxide semiconductor film 13 (second semiconductor layer forming step). Note that the film quality of the oxide semiconductor may be improved by performing an annealing treatment after forming the second semiconductor layer 13a.
  • the gate insulating film 14 is formed by forming a silicon oxide film (about 100 nm thick) on the surface of the substrate on which the second semiconductor layer 13a is formed by plasma CVD, for example.
  • a metal film 15 such as a molybdenum film (thickness of about 200 nm) is formed by, for example, a sputtering method (gate insulating film forming step).
  • the metal film 15 is patterned to form a first gate electrode 15a and a second gate electrode 15b as shown in FIG. 14 (gate electrode forming step).
  • the gate line 15g, the emission control line 15e, and the like are also formed.
  • impurity ions Ip such as phosphorus are doped in the first semiconductor layer 12a as shown in FIG.
  • a conductor region 12ab and a first channel region 12ac are formed, a third conductor region 13aa, a fourth conductor region 13ab and a second channel region 13ac are formed in the second semiconductor layer 13a, and a first polysilicon layer 12bp and a second polysilicon layer 12bp are formed.
  • a first conductor layer 12b and a second conductor layer 12c are formed by converting the silicon layer 12cp into a conductor (ion doping step). After doping the impurity ions Ip, an annealing process may be performed to activate the polysilicon.
  • a first interlayer insulating film 16 is formed by depositing a silicon oxide film (thickness of about 300 nm) on the surface of the formed substrate by plasma CVD, for example.
  • a metal film such as a molybdenum film (thickness of about 200 nm) is formed on the substrate surface on which the first interlayer insulating film 16 is formed by, for example, a sputtering method.
  • 2 Initialization power line 17i and the like are formed.
  • a second interlayer insulating film 18 was formed by forming a silicon nitride film (about 150 nm thick) by plasma CVD, for example, on the surface of the substrate on which the second initialization power supply line 17i and the like were formed. Later, the laminated film of the gate insulating film 14, the first interlayer insulating film 16 and the second interlayer insulating film 18 is patterned by sequentially performing dry etching with CF 4 or SF 6 or the like and wet etching with hydrofluoric acid or the like. 16, a first contact hole Ha, a second contact hole Hb, a third contact hole Hc, a fourth contact hole Hd, etc. are formed (interlayer insulating film formation step).
  • a titanium film (about 50 nm thick) and aluminum are deposited by, for example, a sputtering method on the substrate surface in which the first contact hole Ha, the second contact hole Hb, the third contact hole Hc, the fourth contact hole Hd, etc. are formed.
  • the metal laminated film is patterned to form a first terminal electrode 19a and a second terminal electrode 19a, as shown in FIG. 19b, a third terminal electrode 19c and a fourth terminal electrode 19d are formed (terminal electrode forming step).
  • the source line 19f and the power line 19g are also formed.
  • a polyimide-based photosensitive layer is applied by spin coating or slit coating, for example. After coating a flexible resin film (thickness of about 2 ⁇ m), the coating film is pre-baked, exposed, developed, and post-baked to form a planarizing film 20 as shown in FIG. film forming step).
  • the TFT layer 30a can be formed as described above.
  • Organic EL element layer forming step (light emitting element layer forming step)> A first electrode 31, an edge cover 32, an organic EL layer 33 (hole injection layer 1, hole transport The layer 2, the light emitting layer 3, the electron transport layer 4, the electron injection layer 5) and the second electrode 34 are formed to form the organic EL element layer 40.
  • FIG. 1 An edge cover 32, an organic EL layer 33 (hole injection layer 1, hole transport The layer 2, the light emitting layer 3, the electron transport layer 4, the electron injection layer 5) and the second electrode 34 are formed to form the organic EL element layer 40.
  • ⁇ Sealing film forming process> First, using a mask, an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is applied to the surface of the substrate on which the organic EL element layer 40 formed in the organic EL element layer forming step is formed. is deposited by the plasma CVD method to form the first inorganic sealing film 41 .
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is applied to the surface of the substrate on which the organic EL element layer 40 formed in the organic EL element layer forming step is formed. is deposited by the plasma CVD method to form the first inorganic sealing film 41 .
  • an organic resin material such as an acrylic resin is deposited on the surface of the substrate on which the first inorganic sealing film 41 is formed by, for example, an inkjet method to form an organic sealing film 42 .
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is formed by plasma CVD on the surface of the substrate on which the organic sealing film 42 is formed. 2.
  • a sealing film 45 is formed by forming an inorganic sealing film 43 .
  • a laser beam is irradiated from the glass substrate side of the resin substrate layer 10 to remove the glass from the lower surface of the resin substrate layer 10 .
  • the substrate is peeled off, and a protective sheet (not shown) is attached to the lower surface of the resin substrate layer 10 from which the glass substrate has been peeled off.
  • the organic EL display device 50 of this embodiment can be manufactured.
  • the first semiconductor layer 12a, the first polysilicon layer 12bp and the second polysilicon layer 12a, 12bp and the second polysilicon layer are formed by polysilicon in the first semiconductor layer formation step.
  • a silicon layer 12cp is formed, and in a second semiconductor layer forming step, a second semiconductor layer 13a is formed from an oxide semiconductor on the first polysilicon layer 12bp and the second polysilicon layer 12cp.
  • impurity ions Ip are doped into the first semiconductor layer 12a, the first polysilicon layer 12bp, and the second polysilicon layer 12cp, thereby forming the n + 1-conductor region 12aa and the n + 1-conductor region 12aa in the first semiconductor layer 12a.
  • the second conductor region 12ab is formed, the first polysilicon layer 12bp and the second polysilicon layer 12cp are made conductive to form the n + first conductor layer 12b and the second conductor layer 12c, and the second semiconductor layer 13a
  • the third conductor region 13aa and the fourth conductor region 13ab are formed in the second semiconductor layer 13a.
  • the first conductor region 12aa, the second conductor region 12ab, and the first conductor layer are formed on the laminated film of the gate insulating film 14, the first interlayer insulating film 16, and the second interlayer insulating film 18.
  • a first contact hole Ha, a second contact hole Hb, a third contact hole Hc and a fourth contact hole Hd are formed to reach 12b and the second conductor layer 12c.
  • the third contact hole Hc and the fourth contact hole Hd are not the third conductor region 13aa and the fourth conductor region 13ab formed of an oxide semiconductor that is easily dissolved in hydrofluoric acid, but are made of poly that is difficult to dissolve in hydrofluoric acid.
  • the first contact hole Ha, the second contact hole Hb, the third contact hole Hc and the fourth contact hole are formed so as to reach the first conductor layer 12b and the second conductor layer 12c made of silicon and made conductive. Holes Hd can be formed collectively. Further, in the ion doping process, when doping the first semiconductor layer 12a and the second semiconductor layer 13a with impurity ions Ip using the first gate electrode 15a and the second gate electrode 15b as masks, the first semiconductor layer 12a and the second semiconductor layer 13a are Since only the gate insulating film 14 is arranged between the first gate electrode 15a (which serves as its mask) and between the second semiconductor layer 13a and the second gate electrode 15b (which serves as its mask), The first semiconductor layer 12a and the second semiconductor layer 13a can be simultaneously doped with impurity ions Ip.
  • the first contact hole Ha and the second contact hole Hb for electrically connecting to the first semiconductor layer 12a made of polysilicon and the semiconductor layer 13a made of an oxide semiconductor are electrically connected. It is possible to simultaneously form the third contact hole Hc and the fourth contact hole Hd for the first semiconductor layer 12a and the semiconductor layer 13a at the same time.
  • FIG. 19 shows a second embodiment of the display device and its manufacturing method according to the present invention.
  • FIG. 19 is a cross-sectional view of the display area D of the TFT layer 30b that constitutes the organic EL display device of this embodiment.
  • the same parts as those in FIGS. 1 to 18 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the organic EL display device 50 including the TFT layer 30a in which the gate insulating film 14 is provided in a solid manner is exemplified.
  • An organic EL display device including a TFT layer 30b in which an insulating film 14b is provided in an island shape is exemplified.
  • the organic EL display device of the present embodiment has, for example, a rectangular display region D and a frame region provided around the display region D, as in the organic EL display device 50 of the first embodiment. F.
  • the organic EL display device of this embodiment includes a resin substrate layer 10, a TFT layer 30b provided on the resin substrate layer 10, an organic EL element layer 40 provided on the TFT layer 30b, and an organic EL element layer 40. and a sealing film 45 provided to cover the .
  • the TFT layer 30b includes a base coat film 11 provided on the resin substrate layer 10, and a base coat film 11 provided on the base coat film 11 for each sub-pixel P in the same manner as the TFT layer 30a of the first embodiment.
  • Four first TFTs 9A, three second TFTs 9B, and one capacitor 9h are provided, and a planarization film 20 is provided on each first TFT 9A, each second TFT 9B, and each capacitor 9h.
  • the TFT layer 30b includes a plurality of gate lines 15g, a plurality of light emission control lines 15e, a plurality of second initialization power supply lines 17i, and a plurality of source lines, similarly to the TFT layer 30a of the first embodiment. 19f and a plurality of power lines 19g are provided.
  • the first TFT 9A includes a first semiconductor layer 12a provided on a base coat film 11 and a first gate insulating film provided in an island shape on a first channel region 12ac of the first semiconductor layer 12a. 14a, a first gate electrode 15a provided on the first gate insulating film 14a, a first interlayer insulating film 16 and a second interlayer insulating film 18 provided in this order so as to cover the first gate electrode 15a, A first terminal electrode 19a and a second terminal electrode 19b are provided on the two-layer insulating film 18 so as to be spaced apart from each other.
  • the first terminal electrode 19a and the second terminal electrode 19b as shown in FIG.
  • the first gate insulating film 14a is formed in an island shape so as to overlap the first gate electrode 15a.
  • the second TFT 9B is formed on the resin substrate layer 10 side of the second semiconductor layer 13a provided on the base coat film 11, and the third conductor region 13aa and the fourth conductor region 13ab of the second semiconductor layer 13a.
  • a first conductor layer 12b and a second conductor layer 12c provided respectively, a second gate insulating film 14b provided in an island shape on the second channel region 13ac of the second semiconductor layer 13a, and a second gate insulating film 14b
  • a second gate electrode 15b provided thereon, a first interlayer insulating film 16 and a second interlayer insulating film 18 provided in order so as to cover the second gate electrode 15b, and spaced apart from each other on the second interlayer insulating film 18
  • a third terminal electrode 19c and a fourth terminal electrode 19d are provided so as to be connected to each other.
  • the third terminal electrode 19c and the fourth terminal electrode 19d are, as shown in FIG. It is electrically connected to the first conductor layer 12b and the second conductor layer 12c through four contact holes Hd.
  • the second gate insulating film 14b is provided in an island shape so as to overlap with the second gate electrode 15b, and is formed in the same layer as the first gate insulating film 14a with the same material.
  • the organic EL element 35 emits light with a luminance corresponding to the driving current to display an image. is done.
  • the first gate electrode 15a and the second gate electrode 15b are formed in the gate electrode forming step of the TFT layer forming step in the manufacturing method of the organic EL display device 50 of the first embodiment.
  • the gate insulating film 14 underlying the first gate electrode 15a and the second gate electrode 15b is also patterned at the same time.
  • the first semiconductor layer 12a, the first polysilicon layer 12bp and the second polysilicon layer are formed by polysilicon in the first semiconductor layer forming step.
  • the second semiconductor layer 13a is formed from an oxide semiconductor on the first polysilicon layer 12bp and the second polysilicon layer 12cp.
  • the first semiconductor layer 12a, the first polysilicon layer 12bp, and the second polysilicon layer 12cp are doped with impurity ions Ip, thereby forming n + first conductor regions 12aa in the first semiconductor layer 12a.
  • the first polysilicon layer 12bp and the second polysilicon layer 12cp are made conductive to form a first conductor layer 12b and a second conductor layer 12c, and impurity ions are added to the second semiconductor layer 13a.
  • a third conductor region 13aa and a fourth conductor region 13ab are formed in the second semiconductor layer 13a.
  • a first conductor region 12aa, a second conductor region 12ab, a first conductor layer 12b and a second conductor are formed on the laminated film of the first interlayer insulating film 16 and the second interlayer insulating film 18.
  • a first contact hole Ha, a second contact hole Hb, a third contact hole Hc and a fourth contact hole Hd reaching the layer 12c are formed.
  • the third contact hole Hc and the fourth contact hole Hd are not the third conductor region 13aa and the fourth conductor region 13ab formed of an oxide semiconductor that is easily dissolved in hydrofluoric acid, but are made of poly that is difficult to dissolve in hydrofluoric acid.
  • the first contact hole Ha, the second contact hole Hb, the third contact hole Hc and the fourth contact hole are formed so as to reach the first conductor layer 12b and the second conductor layer 12c made of silicon and made conductive. Holes Hd can be formed collectively.
  • the first semiconductor layer 12a and the second semiconductor layer 13a are A first gate insulating film 14a and a second gate insulating film 14b are formed between the first gate electrode 15a (to be the mask) and between the second semiconductor layer 13a and the second gate electrode 15b (to be the mask). Therefore, the first semiconductor layer 12a and the second semiconductor layer 13a can be simultaneously doped with the impurity ions Ip.
  • the first contact hole Ha and the second contact hole Hb for electrically connecting to the first semiconductor layer 12a made of polysilicon and the semiconductor layer 13a made of an oxide semiconductor are electrically connected. It is possible to simultaneously form the third contact hole Hc and the fourth contact hole Hd for the first semiconductor layer 12a and the semiconductor layer 13a at the same time.
  • the organic EL display device and the manufacturing method thereof of the present embodiment when doping the first semiconductor layer 12a and the second semiconductor layer 13a with the impurity ions Ip in the ion doping step, the first conductor region 12aa , the second conductor region 12ab, the first conductor layer 12b, the second conductor layer 12c, the third conductor region 13aa, and the fourth conductor region 13ab are exposed from the first gate insulating film 14a and the second gate insulating film 14b. Therefore, the impurity ions Ip can be efficiently doped, and the manufacturing cost can be suppressed.
  • FIG. 20 is a first cross-sectional view showing part of the manufacturing process of the organic EL display device of this embodiment
  • FIG. 21 is a second cross-sectional view following
  • FIG. 22 is a first cross-sectional view showing part of the manufacturing process of the modification of the organic EL display device of the present embodiment
  • FIG. 23 is a second cross-sectional view following FIG.
  • the method of manufacturing an organic EL display device in which phosphorus is doped as impurity ions is exemplified.
  • the method of manufacturing an organic EL display device in which phosphorus and boron are doped as impurity ions is exemplified. do.
  • impurity ions Ib such as boron are doped to form a first conductor region 12aa, a second conductor region 12ab and a first channel region 12ac in the first semiconductor layer 12a.
  • impurity ions Ip such as phosphorus are doped using the second gate electrode 15b as a mask.
  • a third conductor region 13aa, a fourth conductor region 13ab, and a second channel region 13ac are formed in the second semiconductor layer 13a, and the first polysilicon layer 12bp and the second polysilicon layer 12cp are made conductive to form the first conductor.
  • a layer 12b and a second conductor layer 12c are formed.
  • the P-type first TFT 9A and the N-type second TFT 9B can be formed on the same substrate.
  • the third semiconductor 12d (see FIG. 22) and the corresponding third gate electrode 15c (see FIG. 22) are formed in advance, and the TFT layer forming step is performed.
  • a resist Ra is formed so as to cover the second gate electrode 15b and the third gate electrode 15c.
  • an impurity such as boron
  • a first conductor region 12aa, a second conductor region 12ab and a first channel region 12ac are formed in the first semiconductor layer 12a.
  • a third conductor region 13aa, a fourth conductor region 13ab and a second channel region 13ac are formed in the second semiconductor layer 13a, and a conductor region 12da, a conductor region 12db and a channel are formed in the third semiconductor 12d.
  • a region 12dc is formed, and the first polysilicon layer 12bp and the second polysilicon layer 12cp are made conductive to form the first conductor layer 12b and the second conductor layer 12c.
  • the P-type first TFT 9Aa, the N-type first TFT 9Ab, and the N-type second TFT 9B can be formed on the same substrate.
  • a high-performance drive circuit can be formed in the frame area F by constructing a metal oxide semiconductor.
  • the first semiconductor layer 12a, the first polysilicon layer 12bp and the second polysilicon layer are formed by polysilicon in the first semiconductor layer forming step.
  • the second semiconductor layer 13a is formed from an oxide semiconductor on the first polysilicon layer 12bp and the second polysilicon layer 12cp.
  • the first semiconductor layer 12a is doped with impurity ions Ib to form a p + first conductor region 12aa and a second conductor region 12ab in the first semiconductor layer 12a.
  • the first polysilicon layer 12bp and the second polysilicon layer 12cp are doped with impurity ions Ip to form the third conductor region 13aa and the fourth conductor region 13ab in the second semiconductor layer 13a, and the first polysilicon layer 12cp.
  • the silicon layer 12bp and the second polysilicon layer 12cp are made conductive to form the n + first conductor layer 12b and second conductor layer 12c.
  • the first conductor region 12aa, the second conductor region 12ab, and the first conductor layer are formed on the laminated film of the gate insulating film 14, the first interlayer insulating film 16, and the second interlayer insulating film 18.
  • a first contact hole Ha, a second contact hole Hb, a third contact hole Hc and a fourth contact hole Hd are formed to reach 12b and the second conductor layer 12c.
  • the third contact hole Hc and the fourth contact hole Hd are not the third conductor region 13aa and the fourth conductor region 13ab formed of an oxide semiconductor that is easily dissolved in hydrofluoric acid, but are made of poly that is difficult to dissolve in hydrofluoric acid.
  • the first contact hole Ha, the second contact hole Hb, the third contact hole Hc and the fourth contact hole are formed so as to reach the first conductor layer 12b and the second conductor layer 12c made of silicon and made conductive. Holes Hd can be formed collectively.
  • the organic EL display device and the manufacturing method thereof of the present embodiment when forming the P-type first TFT 9Aa and the N-type first TFT 9Ab as the first TFTs, they are combined to form a CMOS. Thus, a high-performance driving circuit can be formed in the frame region F.
  • an organic EL layer having a five-layer laminate structure of a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, and an electron injection layer was exemplified. It may have a three-layered structure of a layer-cum-hole-transporting layer, a light-emitting layer, and an electron-transporting layer-cum-electron-injecting layer.
  • the organic EL display device in which the first electrode is the anode and the second electrode is the cathode was exemplified. , and can also be applied to an organic EL display device in which the second electrode is an anode.
  • an organic EL display device is exemplified as a display device, but the present invention can also be applied to a display device such as an active matrix drive type liquid crystal display device, for example.
  • an organic EL display device was described as an example of a display device.
  • QLED Quantum-dot light emitting diode
  • the present invention is useful for flexible display devices.

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

第１ＴＦＴ（９Ａ）は、ポリシリコンにより形成された第１半導体層（１２ａ）と、第１半導体層（１２ａ）上に第１ゲート絶縁膜（１４）を介して設けられた第１ゲート電極（１５ａ）とを備え、第２ＴＦＴ（９Ｂ）は、第１半導体層（１２ａ）と同一材料により同一層に形成された第１導体層（１２ｂ）及び第２導体層（１２ｃ）と、第１導体層（１２ｂ）及び第２導体層（１２ｃ）上に酸化物半導体により形成された第２半導体層（１３ａ）と、第２半導体層（１３ａ）上に第２ゲート絶縁膜（１４）を介して設けられた第２ゲート電極（１５ｂ）とを備えている。

Description

表示装置及びその製造方法
　本発明は、表示装置及びその製造方法に関するものである。
　近年、液晶表示装置に代わる表示装置として、有機エレクトロルミネッセンス（electroluminescence、以下「ＥＬ」とも称する）素子を用いた自発光型の有機ＥＬ表示装置が注目されている。この有機ＥＬ表示装置では、画像の最小単位であるサブ画素毎に複数の薄膜トランジスタ（thin film transistor、以下「ＴＦＴ」とも称する）が設けられている。ここで、ＴＦＴを構成する半導体層としては、例えば、移動度が高いポリシリコンからなる半導体層、リーク電流の小さいＩｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体からなる半導体層等がよく知られている。
　例えば、特許文献１には、ポリシリコン半導体を用いた第１のＴＦＴ、及び酸化物半導体を用いた第２のＴＦＴが基板上にそれぞれ形成されたハイブリッド構造を有する表示装置が開示されている。
特開２０２０－１７５５８号公報（図５、図６）
　ところで、上記特許文献１に開示されたハイブリッド構造を有する表示装置では、酸化物半導体に金属膜を接触させ、その金属膜に対してコンタクトホールを形成するので、ポリシリコン半導体及び酸化物半導体に電気的に接続するためのコンタクトホールを一括に形成することができる。しかしながら、上記特許文献１に開示されたハイブリッド構造を有する表示装置では、ポリシリコン半導体上の絶縁膜の厚さと、酸化物半導体上の絶縁膜の厚さとが異なるので、ポリシリコン半導体及び酸化物半導体に対して、イオンドーピングを同時に行うことが困難であり、改善の余地がある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ポリシリコン及び酸化物半導体により形成された各半導体層に電気的に接続するためのコンタクトホールを一括に形成すると共に、それらの各半導体層に対してイオンドーピングを同時に行うことにある。
　上記目的を達成するために、本発明に係る表示装置は、ベース基板層と、上記ベース基板層上に設けられた薄膜トランジスタ層とを備え、上記薄膜トランジスタ層には、ポリシリコンにより形成された第１半導体層を有する第１薄膜トランジスタ、及び酸化物半導体により形成された第２半導体層を有する第２薄膜トランジスタがサブ画素毎に設けられ、上記第１薄膜トランジスタは、互いに離間するように第１導体領域及び第２導体領域が規定された上記第１半導体層と、該第１半導体層上に設けられた第１ゲート絶縁膜と、該第１ゲート絶縁膜上に設けられ、上記第１導体領域及び上記第２導体領域の間の導通を制御する第１ゲート電極と、該第１ゲート電極を覆うように設けられた層間絶縁膜と、該層間絶縁膜上に互いに離間するように設けられ、少なくとも上記層間絶縁膜に形成された第１コンタクトホール及び第２コンタクトホールを介して、上記第１導体領域及び上記第２導体領域に電気的にそれぞれ接続された第１端子電極及び第２端子電極とを備え、上記第２薄膜トランジスタは、互いに離間するように第３導体領域及び第４導体領域が規定された上記第２半導体層と、上記第３導体領域及び上記第４導体領域の上記ベース基板層側にそれぞれ設けられ、上記第１半導体層と同一材料により同一層に形成された第１導体層及び第２導体層と、上記第２半導体層上に設けられた第２ゲート絶縁膜と、該第２ゲート絶縁膜上に設けられ、上記第３導体領域及び上記第４導体領域の間の導通を制御する第２ゲート電極と、該第２ゲート電極を覆うように設けられた上記層間絶縁膜と、該層間絶縁膜上に互いに離間するように設けられ、少なくとも上記層間絶縁膜に形成された第３コンタクトホール及び第４コンタクトホールを介して、上記第１導体層及び上記第２導体層に電気的にそれぞれ接続された第３端子電極及び第４端子電極とを備え、上記第２ゲート絶縁膜は、上記第１ゲート絶縁膜と同一材料により同一層に形成されていることを特徴とする。
　また、本発明に係る表示装置の製造方法は、ベース基板層と、上記ベース基板層上に設けられた薄膜トランジスタ層とを備え、上記薄膜トランジスタ層には、ポリシリコンにより形成された第１半導体層を有する第１薄膜トランジスタ、及び酸化物半導体により形成された第２半導体層を有する第２薄膜トランジスタがサブ画素毎に設けられた表示装置を製造する方法であって、上記第１薄膜トランジスタは、互いに離間するように第１導体領域及び第２導体領域が規定された上記第１半導体層と、該第１半導体層上に設けられた第１ゲート絶縁膜と、該第１ゲート絶縁膜上に設けられ、上記第１導体領域及び上記第２導体領域の間の導通を制御する第１ゲート電極と、該第１ゲート電極を覆うように設けられた層間絶縁膜と、該層間絶縁膜上に互いに離間するように設けられ、少なくとも上記層間絶縁膜に形成された第１コンタクトホール及び第２コンタクトホールを介して、上記第１導体領域及び上記第２導体領域に電気的にそれぞれ接続された第１端子電極及び第２端子電極とを備え、上記第２薄膜トランジスタは、互いに離間するように第３導体領域及び第４導体領域が規定された上記第２半導体層と、上記第３導体領域及び上記第４導体領域の上記ベース基板層側にそれぞれ設けられ、上記第１半導体層と同一材料により同一層に形成された第１導体層及び第２導体層と、上記第２半導体層上に設けられた第２ゲート絶縁膜と、該第２ゲート絶縁膜上に設けられ、上記第３導体領域及び上記第４導体領域の間の導通を制御する第２ゲート電極と、該第２ゲート電極を覆うように設けられた上記層間絶縁膜と、該層間絶縁膜上に互いに離間するように設けられ、少なくとも上記層間絶縁膜に形成された第３コンタクトホール及び第４コンタクトホールを介して、上記第１導体層及び上記第２導体層に電気的にそれぞれ接続された第３端子電極及び第４端子電極とを備えており、上記ベース基板層上に上記第１半導体層、上記第１導体層となる第１ポリシリコン層、及び上記第２導体層となる第２ポリシリコン層を形成する第１半導体層形成工程と、上記第１ポリシリコン層及び上記第２ポリシリコン層上に上記第２半導体層を形成する第２半導体層形成工程と、上記第１半導体層及び上記第２半導体層を覆うように上記第１ゲート絶縁膜及び上記第２ゲート絶縁膜をそれぞれ形成するゲート絶縁膜形成工程と、上記第１ゲート絶縁膜及び上記第２ゲート絶縁膜上に上記第１ゲート電極及び上記第２ゲート電極をそれぞれ形成するゲート電極形成工程と、上記第１ゲート電極をマスクとして上記第１半導体層に不純物イオンをドーピングすると共に、上記第２ゲート電極をマスクとして上記第２半導体層、上記第１ポリシリコン層及び上記第２ポリシリコン層に不純物イオンをドーピングすることにより、上記第１半導体層に上記第１導体領域及び上記第２導体領域を形成し、上記第２半導体層に上記第３導体領域及び上記第４導体領域を形成し、上記第１ポリシリコン層及び上記第２ポリシリコン層を導体化して上記第１導体層及び上記第２導体層を形成するイオンドーピング工程と、上記第１ゲート電極及び上記第２ゲート電極を覆うように上記層間絶縁膜を形成した後に、少なくとも該層間絶縁膜に上記第１コンタクトホール、上記第２コンタクトホール、上記第３コンタクトホール及び上記第４コンタクトホールを形成する層間絶縁膜形成工程と、上記層間絶縁膜上に上記第１端子電極、上記第２端子電極、上記第３端子電極及び上記第４端子電極を形成する端子電極形成工程とを備えることを特徴とする。
　本発明によれば、ポリシリコン及び酸化物半導体により形成された各半導体層に電気的に接続するためのコンタクトホールを一括に形成することができると共に、それらの各半導体層に対してイオンドーピングを同時に行うことができる。
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の概略構成を示す平面図である。 図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の平面図である。 図３は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の断面図である。 図４は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の等価回路図である。 図５は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する有機ＥＬ層を示す断面図である。 図６は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の第１の変形例を示す断面図である。 図7は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の第２の変形例を示す断面図である。 図８は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の第３の変形例を示す断面図である。 図９は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す第１の断面図である。 図１０は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図９に続く第２の断面図である。 図１１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１０に続く第３の断面図である。 図１２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１１に続く第４の断面図である。 図１３は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１２に続く第５の断面図である。 図１４は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１３に続く第６の断面図である。 図１５は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１４に続く第７の断面図である。 図１６は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１５に続く第８の断面図である。 図１７は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１６に続く第９の断面図である。 図１８は、本発明の第１の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図１７に続く第１０の断面図である。 図１９は、本発明の第２の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の表示領域の断面図である。 図２０は、本発明の第３の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す第１の断面図である。 図２１は、本発明の第３の実施形態に係る有機ＥＬ表示装置の製造工程の一部を示す図２０に続く第２の断面図である。 図２２は、本発明の第３の実施形態に係る有機ＥＬ表示装置の変形例の製造工程の一部を示す第１の断面図である。 図２３は、本発明の第３の実施形態に係る有機ＥＬ表示装置の変形例の製造工程の一部を示す図２２に続く第２の断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《第１の実施形態》
　図１～図１８は、本発明に係る表示装置及びその製造方法の第１の実施形態を示している。なお、以下の各実施形態では、発光素子層を備えた表示装置として、有機ＥＬ素子層を備えた有機ＥＬ表示装置を例示する。ここで、図１は、本実施形態の有機ＥＬ表示装置５０の概略構成を示す平面図である。また、図２及び図３は、有機ＥＬ表示装置５０の表示領域Ｄの平面図及び断面図である。また、図４は、有機ＥＬ表示装置５０を構成するＴＦＴ層３０ａの等価回路図である。また、図５は、有機ＥＬ表示装置５０を構成する有機ＥＬ層３３を示す断面図である。また、図６、図７及び図８は、ＴＦＴ層３０ａの第１、第２及び第３の変形例を示すＴＦＴ層３０ａａ、ＴＦＴ層３０ａｂ及びＴＦＴ層３０ａｃの断面図である。
　有機ＥＬ表示装置５０は、図１に示すように、例えば、矩形状に設けられた画像表示を行う表示領域Ｄと、表示領域Ｄの周囲に設けられた額縁領域Ｆとを備えている。なお、本実施形態では、矩形状の表示領域Ｄを例示したが、この矩形状には、例えば、辺が円弧状になった形状、角部が円弧状になった形状、辺の一部に切り欠きがある形状等の略矩形状も含まれる。
　表示領域Ｄには、図２に示すように、複数のサブ画素Ｐがマトリクス状に配列されている。また、表示領域Ｄでは、図２に示すように、例えば、赤色の表示を行うための赤色発光領域Ｅｒを有するサブ画素Ｐ、緑色の表示を行うための緑色発光領域Ｅｇを有するサブ画素Ｐ、及び青色の表示を行うための青色発光領域Ｅｂを有するサブ画素Ｐが互いに隣り合うように設けられている。なお、表示領域Ｄでは、例えば、赤色発光領域Ｅｒ、緑色発光領域Ｅｇ及び青色発光領域Ｅｂを有する隣り合う３つのサブ画素Ｐにより、１つの画素が構成されている。
　額縁領域Ｆの図１中の右端部には、端子部Ｔが設けられている。また、額縁領域Ｆにおいて、図１に示すように、表示領域Ｄ及び端子部Ｔの間には、図中の縦方向を折り曲げの軸として１８０°に（Ｕ字状に）折り曲げ可能な折り曲げ部Ｂが一方向（図中の縦方向）に延びるように設けられている。
　有機ＥＬ表示装置５０は、図３に示すように、ベース基板層として設けられた樹脂基板層１０と、樹脂基板層１０上に設けられたＴＦＴ層３０ａと、ＴＦＴ層３０ａ上に発光素子層として設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０を覆うように設けられた封止膜４５とを備えている。
　樹脂基板層１０は、例えば、ポリイミド樹脂等により構成されている。
　ＴＦＴ層３０ａは、図３に示すように、樹脂基板層１０上に設けられたベースコート膜１１と、ベースコート膜１１上にサブ画素Ｐ毎に設けられた４つの第１ＴＦＴ９Ａ、３つの第２ＴＦＴ９Ｂ及び１つのキャパシタ９ｈ（図４参照）と、各第１ＴＦＴ９Ａ及び各第２ＴＦＴ９Ｂ及び各キャパシタ９ｈ上に設けられた平坦化膜２０とを備えている。ここで、ＴＦＴ層３０ａには、図２に示すように、図中の横方向に互いに平行に延びるように複数のゲート線１５ｇが設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中の横方向に互いに平行に延びるように複数の発光制御線１５ｅが設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中の横方向に互いに平行に延びるように複数の第２初期化電源線１７ｉが設けられている。なお、各発光制御線１５ｅは、図２に示すように、各ゲート線１５ｇ及び各第２初期化電源線１７ｉと隣り合うように設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中の縦方向に互いに平行に延びるように複数のソース線１９ｆが設けられている。また、ＴＦＴ層３０ａには、図２に示すように、図中の縦方向に互いに平行に延びるように複数の電源線１９ｇが設けられている。なお、各電源線１９ｇは、図２に示すように、各ソース線１９ｆと隣り合うように設けられている。また、ゲート線１５ｇ及び発光制御線１５ｅは、後述するゲート絶縁膜１４上に設けられ、第２初期化電源線１７ｉは、後述する第１層間絶縁膜１６上に設けられ、ソース線１９ｆ及び電源線１９ｇは、後述する第２層間絶縁膜１８上に設けられている。
　第１ＴＦＴ９Ａは、図３に示すように、ベースコート膜１１上に設けられた第１半導体層１２ａと、第１半導体層１２ａ上に設けられたゲート絶縁膜１４と、ゲート絶縁膜１４上に設けられた第１ゲート電極１５ａと、第１ゲート電極１５ａを覆うように順に設けられた第１層間絶縁膜１６及び第２層間絶縁膜１８と、第２層間絶縁膜１８上に互いに離間するように設けられた第１端子電極１９ａ及び第２端子電極１９ｂとを備えている。
　ベースコート膜１１、ゲート絶縁膜１４、第１層間絶縁膜１６及び第２層間絶縁膜１８は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の無機絶縁膜の単層膜又は積層膜により構成されている。ここで、少なくともベースコート膜１１及びゲート絶縁膜１４の後述する第２半導体層１３ａ側は、例えば、酸化シリコン膜により構成されている。
　第１ゲート電極１５ａは、図３に示すように、第１半導体層１２ａの後述する第１チャネル領域１２ａｃに重なるように設けられ、第１半導体層１２ａの後述する第１導体領域１２ａａ及び第２導体領域１２ａｂの間の導通を制御するように構成されている。
　第１半導体層１２ａは、例えば、ＬＴＰＳ（low temperature polysilicon）等のポリシリコンにより形成され、図３に示すように、互いに離間するように規定された第１導体領域１２ａａ及び第２導体領域１２ａｂと、第１導体領域１２ａａ及び第２導体領域１２ａｂの間に規定された第１チャネル領域１２ａｃとを備えている。
　第１端子電極１９ａ及び第２端子電極１９ｂは、図３に示すように、ゲート絶縁膜１４、第１層間絶縁膜１６、及び第２層間絶縁膜１８の積層膜に形成された第１コンタクトホールＨａ及び第２コンタクトホールＨｂを介して第１半導体層１２ａの第１導体領域１２ａａ及び第２導体領域１２ａｂに電気的にそれぞれ接続されている。
　第２ＴＦＴ９Ｂは、図３に示すように、ベースコート膜１１上に設けられた第２半導体層１３ａと、第２半導体層１３ａの後述する第３導体領域１３ａａ及び第４導体領域１３ａｂの樹脂基板層１０側にそれぞれ設けられた第１導体層１２ｂ及び第２導体層１２ｃと、第２半導体層１３ａ、第１導体層１２ｂ及び第２導体層１２ｃ上に設けられたゲート絶縁膜１４と、ゲート絶縁膜１４上に設けられた第２ゲート電極１５ｂと、第２ゲート電極１５ｂを覆うように順に設けられた第１層間絶縁膜１６及び第２層間絶縁膜１８と、第２層間絶縁膜１８上に互いに離間するように設けられた第３端子電極１９ｃ及び第４端子電極１９ｄとを備えている。
　第２半導体層１３ａは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体により形成され、図３に示すように、互いに離間するように規定された第３導体領域１３ａａ及び第４導体領域１３ａｂと、第３導体領域１３ａａ及び第４導体領域１３ａｂの間に規定された第２チャネル領域１３ａｃとを備えている。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は特に限定されない。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の代わりに、他の酸化物半導体を含んでいてもよい。他の酸化物半導体としては、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えば、Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。ここで、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）及びＺｎ（亜鉛）の三元系酸化物である。また、他の酸化物半導体としては、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）等を含んでいてもよい。なお、Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素、１７族元素等のうち１種又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態のもの、多結晶状態のもの、非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。
　第１導体層１２ｂ及び第２導体層１２ｃは、図３に示すように、第２半導体層１３ａの両端部の第３導体領域１３ａａ及び第４導体領域１３ａｂの樹脂基板層１０側に接触するようにそれぞれ設けられている。ここで、第１導体層１２ｂ及び第２導体層１２ｃは、例えば、リン等の不純物イオンがドーピングされたポリシリコンにより形成され、第１半導体層１２ａと同一材料により同一層に設けられている。
　第２ゲート電極１５ｂは、図３に示すように、第２半導体層１３ａの第２チャネル領域１３ａｃに重なるように設けられ、第２半導体層１３ａの第３導体領域１３ａａ及び第４導体領域１３ａｂの間の導通を制御するように構成されている。
　第３端子電極１９ｃ及び第４端子電極１９ｄは、図３に示すように、ゲート絶縁膜１４、第１層間絶縁膜１６及び第２層間絶縁膜１８の積層膜に形成された第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを介して第１導体層１２ｂ及び第２導体層１２ｃに電気的にそれぞれ接続されている。
　本実施形態では、ポリシリコンにより形成された第１半導体層１２ａを有する４つの第１ＴＦＴ９Ａとして、後述する書込用ＴＦＴ９ｃ、駆動用ＴＦＴ９ｄ、電源供給用ＴＦＴ９ｅ及び発光制御用ＴＦＴ９ｆを例示し、酸化物半導体により形成された第２半導体層１３ａを有する３つの第２ＴＦＴ９Ｂとして、後述する初期化用ＴＦＴ９ａ、補償用ＴＦＴ９ｂ及び陽極放電用ＴＦＴ９ｇを例示する（図４参照）。なお、図４の等価回路図では、各ＴＦＴ９ｃ、９ｄ、９ｅ、９ｆの第１端子電極２０ａ及び第２端子電極２０ｂを丸数字の１及び２で示し、各ＴＦＴ９ａ、９ｂ、９ｇの第３端子電極２０ｃ及び第４端子電極２０ｄを丸数字の３及び４で示している。また、図４の等価回路図では、ｎ行ｍ列目のサブ画素Ｐの画素回路を示しているが、（ｎ－１）行ｍ列目のサブ画素Ｐの画素回路の一部も含んでいる。また、図４の等価回路図では、高電源電圧ＥＬＶＤＤを供給する電源線１９ｇが第１初期化電源線を兼ねているが、電源線１９ｇ及び第１初期化電源線は、別々に設けられていてもよい。また、第２初期化電源線１７ｉには、低電源電圧ＥＬＶＳＳと同じ電圧を入力するが、これに限定されることなく、低電源電圧ＥＬＶＳＳと異なる電圧で後述する有機ＥＬ素子３５が消灯するような電圧を入力してもよい。
　初期化用ＴＦＴ９ａは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が前段（ｎ－１段）のゲート線１５ｇ（ｎ－１）に電気的に接続され、その第３端子電極が後述するキャパシタ９ｈの下部導電層及び駆動用ＴＦＴ９ｄのゲート電極に電気的に接続され、その第４端子電極が電源線１９ｇに電気的に接続されている。
　補償用ＴＦＴ９ｂは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）のゲート線１５ｇ（ｎ）に電気的に接続され、その第３端子電極が駆動用ＴＦＴ９ｄのゲート電極に電気的に接続され、その第４端子電極が駆動用ＴＦＴ９ｄの第１端子電極に電気的に接続されている。
　書込用ＴＦＴ９ｃは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）のゲート線１５ｇ（ｎ）に電気的に接続され、その第１端子電極が対応するソース線１９ｆに電気的に接続され、その第２端子電極が駆動用ＴＦＴ９ｄの第２端子電極に電気的に接続されている。
　駆動用ＴＦＴ９ｄは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が初期化用ＴＦＴ９ａ及び補償用ＴＦＴ９ｂの各第３端子電極に電気的に接続され、その第１端子電極が補償用ＴＦＴ９ｂの第４端子電極及び電源供給用ＴＦＴ９ｅの各第２端子電極に電気的に接続され、その第２端子電極が書込用ＴＦＴ９ｃの第２端子電極及び発光制御用ＴＦＴ９ｆの第１端子電極に電気的に接続されている。ここで、駆動用ＴＦＴ９ｄは、有機ＥＬ素子３５の電流を制御するように構成されている。
　電源供給用ＴＦＴ９ｅは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）の発光制御線１５ｅに電気的に接続され、その第１端子電極が電源線１９ｇに電気的に接続され、その第２端子電極が駆動用ＴＦＴ９ｄの第１端子電極に電気的に接続されている。
　発光制御用ＴＦＴ９ｆは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）の発光制御線１５ｅに電気的に接続され、その第１端子電極が駆動用ＴＦＴ９ｄの第２端子電極に電気的に接続され、その第２端子電極が後述する有機ＥＬ素子３５の後述する第１電極３１に電気的に接続されている。
　陽極放電用ＴＦＴ９ｇは、図４に示すように、各サブ画素Ｐにおいて、そのゲート電極が自段（ｎ段）のゲート線１５ｇ（ｎ）に電気的に接続され、その第３端子電極が有機ＥＬ素子３５の第１電極３１に電気的に接続され、その第４端子電極が第２初期化電源線１７ｉに電気的に接続されている。
　キャパシタ９ｈは、例えば、第１ゲート電極１５ａ及び第２ゲート電極１５ｂと同一材料により同一層に形成された下部導電層（不図示）と、下部導電層を覆うように設けられた第１層間絶縁膜１６と、第１層間絶縁膜１６上に下部導電層と重なるように設けられ、第２初期化電源線１７ｉと同一材料により同一層に形成された上部導電層（不図示）とを備えている。また、キャパシタ９ｈは、図４に示すように、各サブ画素Ｐにおいて、その下部導電層が駆動用ＴＦＴ９ｄのゲート電極、初期化用ＴＦＴ９ａ及び補償用ＴＦＴ９ｂの各第３端子電極に電気的に接続され、その上部導電層が陽極放電用ＴＦＴ９ｇの第３端子電極、発光制御用ＴＦＴ９ｆの第２端子電極及び有機ＥＬ素子３５の第１電極３１に電気的に接続されている。
　平坦化膜２０は、表示領域Ｄにおいて、平坦な表面を有し、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ（spin on glass）材料等により構成されている。
　なお、本実施形態では、第１半導体層１２ａ及び第１導体層１２ｂが分離して設けられたＴＦＴ層３０ａを例示したが、第１ＴＦＴ９Ａ及び第２ＴＦＴ９Ｂは、図６、図７及び図８にそれぞれ示すようなＴＦＴ層３０ａａ、ＴＦＴ層３０ａｂ及びＴＦＴ層３０ａｃの構造を部分的に有していてもよい。
　ＴＦＴ層３０ａａでは、第１ＴＦＴ９Ａの第２導体領域１２ａｂと第２ＴＦＴ９Ｂの第１導体層１２ｂとが電気的に接続される部分において、図６に示すように、第２ＴＦＴ９Ｂの第１導体層１２ｂ（図３参照）を第１ＴＦＴ９Ａの第２導体領域１２ａｂと一体に形成して省略している。このＴＦＴ層３０ａａによれば、コンタクトホールを形成するスペースが不要になるので、各サブ画素におけるＴＦＴが占有する面積を小さくすることができ、高精細化な表示装置において、設計自由度を広げることができる。
　ＴＦＴ層３０ａｂでは、ＴＦＴ層３０ａａと同様に、第１ＴＦＴ９Ａの第２導体領域１２ａｂと第２ＴＦＴ９Ｂの第１導体層１２ｂとが電気的に接続される部分において、図７に示すように、第２ＴＦＴ９Ｂの第１導体層１２ｂ（図３参照）を第１ＴＦＴ９Ａの第２導体領域１２ａｂと一体に形成して省略している。そして、ＴＦＴ層３０ａｂでは、第２導体領域１２ａｂをより長く形成して配線として利用し、より電気抵抗の低いソース線１９ｆに電気的に接続している。このＴＦＴ層３０ａｂによれば、第２導体領域１２ａｂを局所的な配線として活用することにより、配線レイアウトが容易になるので、製造歩留まりを向上させることができる。
　ＴＦＴ層３０ａｃでは、ＴＦＴ層３０ａａと同様に、第１ＴＦＴ９Ａの第２導体領域１２ａｂと第２ＴＦＴ９Ｂの第１導体層１２ｂとが電気的に接続される部分において、図８に示すように、第２ＴＦＴ９Ｂの第１導体層１２ｂ（図３参照）を第１ＴＦＴ９Ａの第２導体領域１２ａｂと一体に形成して省略している。そして、ＴＦＴ層３０ａｃでは、第３導体領域１３ａａをより長く形成して配線として利用し、第３導体領域１３ａａに接触する第２導体領域１２ａｂとソース線１９ｆとを電気的に接続している。このＴＦＴ層３０ａｃによれば、第３導体領域１３ａａを局所的な配線として活用することにより、配線レイアウトが容易になるので、製造歩留まりを向上させることができる。
　有機ＥＬ素子層４０は、図３に示すように、複数のサブ画素Ｐに対応して、マトリクス状に配列するように複数の発光素子として設けられた複数の有機ＥＬ素子３５と、各有機ＥＬ素子３５の第１電極３１の周端部を覆うように全てのサブ画素Ｐに共通して格子状に設けられたエッジカバー３２とを備えている。
　有機ＥＬ素子３５は、図３に示すように、各サブ画素Ｐにおいて、ＴＦＴ層３０ａの平坦化膜２０上に設けられた第１電極３１と、第１電極３１上に設けられた有機ＥＬ層３３と、有機ＥＬ層３３上に設けられた第２電極３４とを備えている。
　第１電極３１は、平坦化膜２０に形成されたコンタクトホールを介して、各サブ画素Ｐの発光制御用ＴＦＴ９ｆの第２端子電極に電気的に接続されている。また、第１電極３１は、有機ＥＬ層３３にホール（正孔）を注入する機能を有している。また、第１電極３１は、有機ＥＬ層３３への正孔注入効率を向上させるために、仕事関数の大きな材料で形成するのがより好ましい。ここで、第１電極３１を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）等の金属材料が挙げられる。また、第１電極３１を構成する材料は、例えば、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）等の合金であっても構わない。さらに、第１電極３１を構成する材料は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）のような導電性酸化物等であってもよい。また、第１電極３１は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数の大きな化合物材料としては、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等が挙げられる。
　有機ＥＬ層３３は、図５に示すように、第１電極３１上に順に設けられた正孔注入層１、正孔輸送層２、発光層３、電子輸送層４及び電子注入層５を備えている。
　正孔注入層１は、陽極バッファ層とも呼ばれ、第１電極３１と有機ＥＬ層３３とのエネルギーレベルを近づけ、第１電極３１から有機ＥＬ層３３への正孔注入効率を改善する機能を有している。ここで、正孔注入層１を構成する材料としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、フェニレンジアミン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体等が挙げられる。
　正孔輸送層２は、第１電極３１から有機ＥＬ層３３への正孔の輸送効率を向上させる機能を有している。ここで、正孔輸送層２を構成する材料としては、例えば、ポルフィリン誘導体、芳香族第三級アミン化合物、スチリルアミン誘導体、ポリビニルカルバゾール、ポリ－ｐ－フェニレンビニレン、ポリシラン、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アリールアミン誘導体、アミン置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体、水素化アモルファスシリコン、水素化アモルファス炭化シリコン、硫化亜鉛、セレン化亜鉛等が挙げられる。
　発光層３は、第１電極３１及び第２電極３４による電圧印加の際に、第１電極３１及び第２電極３４から正孔及び電子がそれぞれ注入されると共に、正孔及び電子が再結合する領域である。ここで、発光層３は、発光効率が高い材料により形成されている。そして、発光層３を構成する材料としては、例えば、金属オキシノイド化合物［８－ヒドロキシキノリン金属錯体］、ナフタレン誘導体、アントラセン誘導体、ジフェニルエチレン誘導体、ビニルアセトン誘導体、トリフェニルアミン誘導体、ブタジエン誘導体、クマリン誘導体、ベンズオキサゾール誘導体、オキサジアゾール誘導体、オキサゾール誘導体、ベンズイミダゾール誘導体、チアジアゾール誘導体、ベンゾチアゾール誘導体、スチリル誘導体、スチリルアミン誘導体、ビススチリルベンゼン誘導体、トリススチリルベンゼン誘導体、ペリレン誘導体、ペリノン誘導体、アミノピレン誘導体、ピリジン誘導体、ローダミン誘導体、アクイジン誘導体、フェノキサゾン、キナクリドン誘導体、ルブレン、ポリ－ｐ－フェニレンビニレン、ポリシラン等が挙げられる。
　電子輸送層４は、電子を発光層３まで効率良く移動させる機能を有している。ここで、電子輸送層４を構成する材料としては、例えば、有機化合物として、オキサジアゾール誘導体、トリアゾール誘導体、ベンゾキノン誘導体、ナフトキノン誘導体、アントラキノン誘導体、テトラシアノアントラキノジメタン誘導体、ジフェノキノン誘導体、フルオレノン誘導体、シロール誘導体、金属オキシノイド化合物等が挙げられる。
　電子注入層５は、第２電極３４と有機ＥＬ層３３とのエネルギーレベルを近づけ、第２電極３４から有機ＥＬ層３３へ電子が注入される効率を向上させる機能を有し、この機能により、有機ＥＬ素子３５の駆動電圧を下げることができる。なお、電子注入層５は、陰極バッファ層とも呼ばれる。ここで、電子注入層５を構成する材料としては、例えば、フッ化リチウム（ＬｉＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）、フッ化ストロンチウム（ＳｒＦ２）、フッ化バリウム（ＢａＦ２）のような無機アルカリ化合物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ストロンチウム（ＳｒＯ）等が挙げられる。
　第２電極３４は、図３に示すように、各有機ＥＬ層３３及びエッジカバー３２を覆うように全てのサブ画素Ｐに共通して設けられている。また、第２電極３４は、有機ＥＬ層３３に電子を注入する機能を有している。また、第２電極３４は、有機ＥＬ層３３への電子注入効率を向上させるために、仕事関数の小さな材料で構成するのがより好ましい。ここで、第２電極３４を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ナトリウム（Ｎａ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）等が挙げられる。また、第２電極３４は、例えば、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等の合金により形成されていてもよい。また、第２電極３４は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等の導電性酸化物により形成されていてもよい。また、第２電極３４は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数が小さい材料としては、例えば、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、フッ化リチウム（ＬｉＦ）、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等が挙げられる。
　エッジカバー３２は、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ材料等により構成されている。
　封止膜４５は、図３に示すように、第２電極３４を覆うように設けられ、第２電極３４上に順に積層された第１無機封止膜４１、有機封止膜４２及び第２無機封止膜４３を備え、有機ＥＬ素子層３５の有機ＥＬ層３３を水分や酸素から保護する機能を有している。
　第１無機封止膜４１及び第２無機封止膜４３は、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜により構成されている。
　有機封止膜４２は、例えば、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂等の有機樹脂材料により構成されている。
　上記構成の有機ＥＬ表示装置５０では、各サブ画素Ｐにおいて、まず、発光制御線１５ｅが選択されて非活性状態とされると、有機ＥＬ素子３５が非発光状態となる。その非発光状態で、前段のゲート線１５ｇ（ｎ－１）が選択され、そのゲート線１５ｇ（ｎ－１）を介してゲート信号が初期化用ＴＦＴ９ａに入力されることにより、初期化用ＴＦＴ９ａがオン状態となり、電源線１９ｇの高電源電圧ＥＬＶＤＤがキャパシタ９ｈに印加されると共に、駆動用ＴＦＴ９ｄがオン状態となる。これにより、キャパシタ９ｈの電荷が放電されて、駆動用ＴＦＴ９ｄのゲート電極にかかる電圧が初期化される。次に、自段のゲート線１５ｇ（ｎ）が選択されて活性状態とされることにより、補償用ＴＦＴ９ｂ及び書込用ＴＦＴ９ｃがオン状態となり、対応するソース線１９ｆを介して伝達されるソース信号に対応する所定の電圧がダイオード接続状態の駆動用ＴＦＴ９ｄを介してキャパシタ９ｈに書き込まれると共に、陽極放電用ＴＦＴ９ｇがオン状態となり、第２初期化電源線１７ｉを介して初期化信号が有機ＥＬ素子３５の第１電極３１に印加されて第１電極３１に蓄積した電荷がリセットされる。その後、発光制御線１５ｅが選択されて、電源供給用ＴＦＴ９ｅ及び発光制御用ＴＦＴ９ｆがオン状態となり、駆動用ＴＦＴ９ｄのゲート電極にかかる電圧に応じた駆動電流が電源線１９ｇから有機ＥＬ素子３５に供給される。このようにして、有機ＥＬ表示装置５０では、各サブ画素Ｐにおいて、有機ＥＬ素子３５が駆動電流に応じた輝度で発光して、画像表示が行われる。
　次に、本実施形態の有機ＥＬ表示装置５０の製造方法について説明する。なお、有機ＥＬ表示装置５０の製造方法は、ＴＦＴ層形成工程、有機ＥＬ素子層形成工程及び封止膜形成工程を備える。ここで、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７及び図１８は、有機ＥＬ表示装置の製造方法のＴＦＴ層形成工程一部を連続的に示す第１、第２、第３、第４、第５、第６、第７、第８、第９及び第１０の断面図である。
　＜ＴＦＴ層形成工程＞
　まず、例えば、ガラス基板上に形成した樹脂基板層１０上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜（５０ｎｍ程度）及び酸化シリコン膜（厚さ２５０ｎｍ程度）を順に成膜することにより、ベースコート膜１１を形成する。
　続いて、ベースコート膜１１が形成された基板表面に、例えば、プラズマＣＶＤ法により、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜し、そのアモルファスシリコン膜をレーザーアニール等により結晶化して、図９に示すように、ポリシリコン膜１２を形成する。その後、ポリシリコン膜１２をパターニングして、図１０に示すように、第１半導体層１２ａ、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐを形成する（第１半導体層形成工程）。
　さらに、第１半導体層１２ａ、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐが形成された基板表面に、図１１に示すように、例えば、スパッタリング法により、ＩｎＧａＺｎＯ４等の酸化物半導体膜１３（厚さ３０ｎｍ程度）を成膜した後に、図１２に示すように、酸化物半導体膜１３をパターニングすることにより、第２半導体層１３ａを形成する（第２半導体層形成工程）。なお、第２半導体層１３ａを形成した後に、アニール処理を行うことにより、酸化物半導体の膜質を向上させてもよい。
　続いて、第２半導体層１３ａが形成された基板表面に、図１３に示すように、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）成膜することにより、ゲート絶縁膜１４を形成した後に、例えば、スパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等の金属膜１５を成膜する（ゲート絶縁膜形成工程）。その後、金属膜１５をパターニングして、図１４に示すように、第１ゲート電極１５ａ及び第２ゲート電極１５ｂを形成する（ゲート電極形成工程）。なお、第１ゲート電極１５ａ及び第２ゲート電極１５ｂを形成する際には、ゲート線１５ｇや発光制御線１５ｅ等も形成される。
　さらに、第１ゲート電極１５ａ及び第２ゲート電極１５ｂをマスクとして、図１５に示すように、リン等の不純物イオンＩｐをドーピングすることにより、第１半導体層１２ａに第１導体領域１２ａａ、第２導体領域１２ａｂ及び第１チャネル領域１２ａｃを形成し、第２半導体層１３ａに第３導体領域１３ａａ、第４導体領域１３ａｂ及び第２チャネル領域１３ａｃを形成し、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐを導体化して第１導体層１２ｂ及び第２導体層１２ｃを形成する（イオンドーピング工程）。なお、不純物イオンＩｐをドーピングした後に、アニール処理を行うことにより、ポリシリコンに対する活性化処理を行ってもよい。
　その後、第１導体領域１２ａａ、第２導体領域１２ａｂ、第１チャネル領域１２ａｃ、第３導体領域１３ａａ、第４導体領域１３ａｂ、第２チャネル領域１３ａｃ、第１導体層１２ｂ及び第２導体層１２ｃが形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ３００ｎｍ程度）を成膜することにより、第１層間絶縁膜１６を形成する。
　続いて、第１層間絶縁膜１６が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２００ｎｍ程度）等の金属膜を成膜した後、その金属膜をパターニングして、第２初期化電源線１７ｉ等を形成する。
　さらに、第２初期化電源線１７ｉ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ１５０ｎｍ程度）を成膜することにより、第２層間絶縁膜１８を形成した後に、ゲート絶縁膜１４、第１層間絶縁膜１６及び第２層間絶縁膜１８の積層膜を、例えば、ＣＦ４やＳＦ６等によるドライエッチング及びフッ酸等によるウエットエッチングを順に行ってパターニングすることにより、図１６に示すように、第１コンタクトホールＨａ、第２コンタクトホールＨｂ、第３コンタクトホールＨｃ、第４コンタクトホールＨｄ等を形成する（層間絶縁膜形成工程）。
　その後、第１コンタクトホールＨａ、第２コンタクトホールＨｂ、第３コンタクトホールＨｃ、第４コンタクトホールＨｄ等が形成された基板表面に、例えば、スパッタリング法により、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ４００ｎｍ程度）及びチタン膜（厚さ５０ｎｍ程度）等を順に成膜した後に、その金属積層膜をパターニングして、図１７に示すように、第１端子電極１９ａ、第２端子電極１９ｂ、第３端子電極１９ｃ及び第４端子電極１９ｄを形成する（端子電極形成工程）。なお、第１端子電極１９ａ、第２端子電極１９ｂ、第３端子電極１９ｃ及び第４端子電極１９ｄを形成する際には、ソース線１９ｆ及び電源線１９ｇも形成される。
　最後に、第１端子電極１９ａ、第２端子電極１９ｂ、第３端子電極１９ｃ及び第４端子電極１９ｄ等が形成された基板表面に、例えば、スピンコート法やスリットコート法により、ポリイミド系の感光性樹脂膜（厚さ２μｍ程度）を塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、図１８に示すように、平坦化膜２０を形成する（平坦化膜形成工程）。
　以上のようにして、ＴＦＴ層３０ａを形成することができる。
　＜有機ＥＬ素子層形成工程（発光素子層形成工程）＞
　上記ＴＦＴ層形成工程で形成されたＴＦＴ層３０ａの平坦化膜２０上に、周知の方法を用いて、第１電極３１、エッジカバー３２、有機ＥＬ層３３（正孔注入層１、正孔輸送層２、発光層３、電子輸送層４、電子注入層５）及び第２電極３４を形成して、有機ＥＬ素子層４０を形成する。
　＜封止膜形成工程＞
　まず、上記有機ＥＬ素子層形成工程で形成された有機ＥＬ素子層４０が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第１無機封止膜４１を形成する。
　続いて、第１無機封止膜４１が形成された基板表面に、例えば、インクジェット法により、アクリル樹脂等の有機樹脂材料を成膜して、有機封止膜４２を形成する。
　その後、有機封止膜４２が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第２無機封止膜４３を形成することにより、封止膜４５を形成する。
　最後に、封止膜４５が形成された基板表面に保護シート（不図示）を貼付した後に、樹脂基板層１０のガラス基板側からレーザー光を照射することにより、樹脂基板層１０の下面からガラス基板を剥離させ、ガラス基板を剥離させた樹脂基板層１０の下面に保護シート（不図示）を貼付する。
　以上のようにして、本実施形態の有機ＥＬ表示装置５０を製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置５０及びその製造方法によれば、第１半導体層形成工程において、ポリシリコンにより第１半導体層１２ａ、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐを形成し、第２半導体層形成工程において、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐ上に酸化物半導体により第２半導体層１３ａを形成することになる。その後、イオンドーピング工程において、第１半導体層１２ａ、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐに不純物イオンＩｐをドーピングすることにより、第１半導体層１２ａにｎ＋の１導体領域１２ａａ及び第２導体領域１２ａｂを形成し、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐを導体化してｎ＋の第１導体層１２ｂ及び第２導体層１２ｃを形成し、第２半導体層１３ａに不純物イオンＩｐをドーピングすることにより、第２半導体層１３ａに第３導体領域１３ａａ及び第４導体領域１３ａｂを形成することになる。さらに、層間絶縁膜形成工程において、ゲート絶縁膜１４、第１層間絶縁膜１６及び第２層間絶縁膜１８の積層膜に対して、第１導体領域１２ａａ、第２導体領域１２ａｂ、第１導体層１２ｂ及び第２導体層１２ｃに到達する第１コンタクトホールＨａ、第２コンタクトホールＨｂ、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを形成することになる。ここで、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄは、フッ酸に溶解し易い酸化物半導体により形成された第３導体領域１３ａａ及び第４導体領域１３ａｂでなく、フッ酸に溶解し難いポリシリコンにより形成されて導体化された第１導体層１２ｂ及び第２導体層１２ｃに到達するように形成するので、第１コンタクトホールＨａ、第２コンタクトホールＨｂ、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを一括に形成することができる。また、イオンドーピング工程において、第１ゲート電極１５ａ及び第２ゲート電極１５ｂをマスクとして、第１半導体層１２ａ及び第２半導体層１３ａに不純物イオンＩｐをドーピングする際には、第１半導体層１２ａと（そのマスクとなる）第１ゲート電極１５ａとの間、及び第２半導体層１３ａと（そのマスクとなる）第２ゲート電極１５ｂとの間にゲート絶縁膜１４だけが配置されているので、第１半導体層１２ａ及び第２半導体層１３ａに不純物イオンＩｐを同時にドーピングすることができる。したがって、ポリシリコンにより形成された第１半導体層１２ａに電気的に接続するための第１コンタクトホールＨａ及び第２コンタクトホールＨｂ、並びに酸化物半導体により形成された半導体層１３ａに電気的に接続するための第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを一括に形成すると共に、第１半導体層１２ａ及び半導体層１３ａに対してイオンドーピングを同時に行うことができる。
　《第２の実施形態》
　図１９は、本発明に係る表示装置及びその製造方法の第２の実施形態を示している。ここで、図１９は、本実施形態の有機ＥＬ表示装置を構成するＴＦＴ層３０ｂの表示領域Ｄの断面図である。なお、以下の各実施形態において、図１～図１８と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記第１の実施形態では、ゲート絶縁膜１４がべた状に設けられたＴＦＴ層３０ａを備えた有機ＥＬ表示装置５０を例示したが、本実施形態では、第１ゲート絶縁膜１４ａ及び第２ゲート絶縁膜１４ｂが島状に設けられたＴＦＴ層３０ｂを備えた有機ＥＬ表示装置を例示する。
　本実施形態の有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置５０と同様に、例えば、矩形状に設けられた表示領域Ｄと、表示領域Ｄの周囲に設けられた額縁領域Ｆとを備えている。
　本実施形態の有機ＥＬ表示装置は、樹脂基板層１０と、樹脂基板層１０上に設けられたＴＦＴ層３０ｂと、ＴＦＴ層３０ｂ上に設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０を覆うように設けられた封止膜４５とを備えている。
　ＴＦＴ層３０ｂは、図１９に示すように、上記第１の実施形態のＴＦＴ層３０ａと同様に、樹脂基板層１０上に設けられたベースコート膜１１と、ベースコート膜１１上にサブ画素Ｐ毎に設けられた４つの第１ＴＦＴ９Ａ、３つの第２ＴＦＴ９Ｂ及び１つのキャパシタ９ｈ（図４参照）と、各第１ＴＦＴ９Ａ及び各第２ＴＦＴ９Ｂ及び各キャパシタ９ｈ上に設けられた平坦化膜２０とを備えている。ここで、ＴＦＴ層３０ｂには、上記第１の実施形態のＴＦＴ層３０ａと同様に、複数のゲート線１５ｇ、複数の発光制御線１５ｅ、複数の第２初期化電源線１７ｉ、複数のソース線１９ｆ及び複数の電源線１９ｇが設けられている。
　第１ＴＦＴ９Ａは、図１９に示すように、ベースコート膜１１上に設けられた第１半導体層１２ａと、第１半導体層１２ａの第１チャネル領域１２ａｃ上に島状に設けられた第１ゲート絶縁膜１４ａと、第１ゲート絶縁膜１４ａ上に設けられた第１ゲート電極１５ａと、第１ゲート電極１５ａを覆うように順に設けられた第１層間絶縁膜１６及び第２層間絶縁膜１８と、第２層間絶縁膜１８上に互いに離間するように設けられた第１端子電極１９ａ及び第２端子電極１９ｂとを備えている。ここで、第１端子電極１９ａ及び第２端子電極１９ｂは、図１９に示すように、第１層間絶縁膜１６及び第２層間絶縁膜１８の積層膜に形成された第１コンタクトホールＨａ及び第２コンタクトホールＨｂを介して第１半導体層１２ａの第１導体領域１２ａａ及び第２導体領域１２ａｂに電気的にそれぞれ接続されている。なお、第１ゲート絶縁膜１４ａは、図１９に示すように、第１ゲート電極１５ａと重なり合うように島状に設けられている。
　第２ＴＦＴ９Ｂは、図１９に示すように、ベースコート膜１１上に設けられた第２半導体層１３ａと、第２半導体層１３ａの第３導体領域１３ａａ及び第４導体領域１３ａｂの樹脂基板層１０側にそれぞれ設けられた第１導体層１２ｂ及び第２導体層１２ｃと、第２半導体層１３ａの第２チャネル領域１３ａｃ上に島状に設けられた第２ゲート絶縁膜１４ｂと、第２ゲート絶縁膜１４ｂ上に設けられた第２ゲート電極１５ｂと、第２ゲート電極１５ｂを覆うように順に設けられた第１層間絶縁膜１６及び第２層間絶縁膜１８と、第２層間絶縁膜１８上に互いに離間するように設けられた第３端子電極１９ｃ及び第４端子電極１９ｄとを備えている。ここで、第３端子電極１９ｃ及び第４端子電極１９ｄは、図１９に示すように、第１層間絶縁膜１６及び第２層間絶縁膜１８の積層膜に形成された第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを介して第１導体層１２ｂ及び第２導体層１２ｃに電気的にそれぞれ接続されている。なお、第２ゲート絶縁膜１４ｂは、図１９に示すように、第２ゲート電極１５ｂと重なり合うように島状に設けられ、第１ゲート絶縁膜１４ａと同一材料により同一層に形成されている。
　本実施形態の有機ＥＬ表示装置では、上記第１の実施形態の有機ＥＬ表示装置５０と同様に、各サブ画素Ｐにおいて、有機ＥＬ素子３５が駆動電流に応じた輝度で発光して、画像表示が行われる。
　本実施形態の有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置５０の製造方法におけるＴＦＴ層形成工程のゲート電極形成工程において、第１ゲート電極１５ａ及び第２ゲート電極１５ｂを形成する際に、第１ゲート電極１５ａ及び第２ゲート電極１５ｂの下層のゲート絶縁膜１４も同時にパターニングすることにより、製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置及びその製造方法によれば、第１半導体層形成工程において、ポリシリコンにより第１半導体層１２ａ、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐを形成し、第２半導体層形成工程において、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐ上に酸化物半導体により第２半導体層１３ａを形成することになる。その後、イオンドーピング工程において、第１半導体層１２ａ、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐに不純物イオンＩｐをドーピングすることにより、第１半導体層１２ａにｎ＋の第１導体領域１２ａａ及び第２導体領域１２ａｂを形成し、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐを導体化して第１導体層１２ｂ及び第２導体層１２ｃを形成し、第２半導体層１３ａに不純物イオンＩｐをドーピングすることにより、第２半導体層１３ａに第３導体領域１３ａａ及び第４導体領域１３ａｂを形成することになる。さらに、層間絶縁膜形成工程において、第１層間絶縁膜１６及び第２層間絶縁膜１８の積層膜に対して、第１導体領域１２ａａ、第２導体領域１２ａｂ、第１導体層１２ｂ及び第２導体層１２ｃに到達する第１コンタクトホールＨａ、第２コンタクトホールＨｂ、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを形成することになる。ここで、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄは、フッ酸に溶解し易い酸化物半導体により形成された第３導体領域１３ａａ及び第４導体領域１３ａｂでなく、フッ酸に溶解し難いポリシリコンにより形成されて導体化された第１導体層１２ｂ及び第２導体層１２ｃに到達するように形成するので、第１コンタクトホールＨａ、第２コンタクトホールＨｂ、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを一括に形成することができる。また、イオンドーピング工程において、第１ゲート電極１５ａ及び第２ゲート電極１５ｂをマスクとして、第１半導体層１２ａ及び第２半導体層１３ａに不純物イオンＩｐをドーピングする際には、第１半導体層１２ａと（そのマスクとなる）第１ゲート電極１５ａとの間、及び第２半導体層１３ａと（そのマスクとなる）第２ゲート電極１５ｂとの間に第１ゲート絶縁膜１４ａ及び第２ゲート絶縁膜１４ｂだけ配置されているので、第１半導体層１２ａ及び第２半導体層１３ａに不純物イオンＩｐを同時にドーピングすることができる。したがって、ポリシリコンにより形成された第１半導体層１２ａに電気的に接続するための第１コンタクトホールＨａ及び第２コンタクトホールＨｂ、並びに酸化物半導体により形成された半導体層１３ａに電気的に接続するための第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを一括に形成すると共に、第１半導体層１２ａ及び半導体層１３ａに対してイオンドーピングを同時に行うことができる。
　また、本実施形態の有機ＥＬ表示装置及びその製造方法によれば、イオンドーピング工程において、第１半導体層１２ａ及び第２半導体層１３ａに不純物イオンＩｐをドーピングする際には、第１導体領域１２ａａ、第２導体領域１２ａｂ、第１導体層１２ｂ、第２導体層１２ｃ、第３導体領域１３ａａ及び第４導体領域１３ａｂとなる領域が第１ゲート絶縁膜１４ａ及び第２ゲート絶縁膜１４ｂから露出しているので、不純物イオンＩｐを効率的にドーピングすることができ、製造コストを抑制することができる。
　《第３の実施形態》
　図２０～図２３は、本発明に係る表示装置及びその製造方法の第３の実施形態を示している。ここで、図２０は、本実施形態の有機ＥＬ表示装置の製造工程の一部を示す第１の断面図であり、図２１は、図２０に続く第２の断面図である。また、図２２は、本実施形態の有機ＥＬ表示装置の変形例の製造工程の一部を示す第１の断面図であり、図２３は、図２２に続く第２の断面図である。
　上記第１の実施形態では、不純物イオンとしてリンをドーピングする有機ＥＬ表示装置の製造方法を例示したが、本実施形態では、不純物イオンとしてリン及びホウ素をドーピングする有機ＥＬ表示装置の製造方法を例示する。
　具体的には、上記第１の実施形態で説明したＴＦＴ層形成工程のイオンドーピング工程において、まず、図２０に示すように、第２ゲート電極１５ｂを覆うようにレジストＲａを形成した後に、第１ゲート電極１５ａをマスクとして、ホウ素等の不純物イオンＩｂをドーピングすることにより、第１半導体層１２ａに第１導体領域１２ａａ、第２導体領域１２ａｂ及び第１チャネル領域１２ａｃを形成する。続いて、レジストＲａを除去し、図２１に示すように、第１ゲート電極１５ａを覆うようにレジストＲｂを形成した後に、第２ゲート電極１５ｂをマスクとして、リン等の不純物イオンＩｐをドーピングすることにより、第２半導体層１３ａに第３導体領域１３ａａ、第４導体領域１３ａｂ及び第２チャネル領域１３ａｃを形成し、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐを導体化して第１導体層１２ｂ及び第２導体層１２ｃを形成する。これにより、同一基板上にＰ型の第１ＴＦＴ９Ａ及びＮ型の第２ＴＦＴ９Ｂを形成することができる。
　また、第１半導体層１２ａ及び第２半導体層１３ａの他に、第３半導体１２ｄ（図２２参照）及びそれに対応する第３ゲート電極１５ｃ（図２２参照）を予め形成し、上記ＴＦＴ層形成工程のイオンドーピング工程において、まず、図２２に示すように、第２ゲート電極１５ｂ及び第３ゲート電極１５ｃを覆うようにレジストＲａを形成した後に、第１ゲート電極１５ａをマスクとして、ホウ素等の不純物イオンＩｂをドーピングすることにより、第１半導体層１２ａに第１導体領域１２ａａ、第２導体領域１２ａｂ及び第１チャネル領域１２ａｃを形成する。続いて、レジストＲａを除去し、図２３に示すように、第１ゲート電極１５ａを覆うようにレジストＲｂを形成した後に、第２ゲート電極１５ｂ及び第３ゲート電極１５ｃをマスクとして、リン等の不純物イオンＩｐをドーピングすることにより、第２半導体層１３ａに第３導体領域１３ａａ、第４導体領域１３ａｂ及び第２チャネル領域１３ａｃを形成し、第３半導体１２ｄに導体領域１２ｄａ、導体領域１２ｄｂ及びチャネル領域１２ｄｃを形成し、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐを導体化して第１導体層１２ｂ及び第２導体層１２ｃを形成する。これにより、同一基板上にＰ型の第１ＴＦＴ９Ａａ、Ｎ型の第１ＴＦＴ９Ａｂ及びＮ型の第２ＴＦＴ９Ｂを形成することができ、Ｐ型の第１ＴＦＴ９ＡａとＮ型の第１ＴＦＴ９Ａｂとを組み合わせて、ＣＭＯＳ（complementary metal oxide semiconductor）を構成することにより、額縁領域Ｆに高性能な駆動回路を形成することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置及びその製造方法によれば、第１半導体層形成工程において、ポリシリコンにより第１半導体層１２ａ、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐを形成し、第２半導体層形成工程において、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐ上に酸化物半導体により第２半導体層１３ａを形成することになる。その後、イオンドーピング工程において、第１半導体層１２ａに不純物イオンＩｂをドーピングすることにより、第１半導体層１２ａにｐ＋の第１導体領域１２ａａ及び第２導体領域１２ａｂを形成し、第２半導体層１３ａ、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐに不純物イオンＩｐをドーピングすることにより、第２半導体層１３ａに第３導体領域１３ａａ及び第４導体領域１３ａｂを形成すると共に、第１ポリシリコン層１２ｂｐ及び第２ポリシリコン層１２ｃｐを導体化してｎ＋の第１導体層１２ｂ及び第２導体層１２ｃを形成することになる。さらに、層間絶縁膜形成工程において、ゲート絶縁膜１４、第１層間絶縁膜１６及び第２層間絶縁膜１８の積層膜に対して、第１導体領域１２ａａ、第２導体領域１２ａｂ、第１導体層１２ｂ及び第２導体層１２ｃに到達する第１コンタクトホールＨａ、第２コンタクトホールＨｂ、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを形成することになる。ここで、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄは、フッ酸に溶解し易い酸化物半導体により形成された第３導体領域１３ａａ及び第４導体領域１３ａｂでなく、フッ酸に溶解し難いポリシリコンにより形成されて導体化された第１導体層１２ｂ及び第２導体層１２ｃに到達するように形成するので、第１コンタクトホールＨａ、第２コンタクトホールＨｂ、第３コンタクトホールＨｃ及び第４コンタクトホールＨｄを一括に形成することができる。
　また、本実施形態の有機ＥＬ表示装置及びその製造方法によれば、第１ＴＦＴとして、Ｐ型の第１ＴＦＴ９Ａａ及びＮ型の第１ＴＦＴ９Ａｂを形成する場合には、それらを組み合わせて、ＣＭＯＳを構成することにより、額縁領域Ｆに高性能な駆動回路を形成することができる。
　《その他の実施形態》
　上記各実施形態では、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層の５層積層構造の有機ＥＬ層を例示したが、有機ＥＬ層は、例えば、正孔注入層兼正孔輸送層、発光層、及び電子輸送層兼電子注入層の３層積層構造であってもよい。
　また、上記各実施形態では、第１電極を陽極とし、第２電極を陰極とした有機ＥＬ表示装置を例示したが、本発明は、有機ＥＬ層の積層構造を反転させ、第１電極を陰極とし、第２電極を陽極とした有機ＥＬ表示装置にも適用することができる。
　また、上記各実施形態では、表示装置として有機ＥＬ表示装置を例示したが、本発明は、例えば、アクティブマトリクス駆動方式の液晶表示装置等の表示装置にも適用することができる。
　また、上記各実施形態では、表示装置として有機ＥＬ表示装置を例に挙げて説明したが、本発明は、電流によって駆動される複数の発光素子を備えた表示装置に適用することができ、例えば、量子ドット含有層を用いた発光素子であるＱＬＥＤ（Quantum-dot light emitting diode）を備えた表示装置に適用することができる。
　以上説明したように、本発明は、フレキシブルな表示装置について有用である。
Ｈａ　　　　第１コンタクトホール
Ｈｂ　　　　第２コンタクトホール
Ｈｃ　　　　第３コンタクトホール
Ｈｄ　　　　第４コンタクトホール
Ｉｂ　　　　ホウ素（不純物イオン）
Ｉｐ　　　　リン（不純物イオン）
Ｐ　　　　　サブ画素
９Ａ　　　　第１ＴＦＴ（第１薄膜トランジスタ、Ｎ型薄膜トランジスタ）
９Ａａ　　　第１ＴＦＴ（第１薄膜トランジスタ、Ｐ型薄膜トランジスタ）
９Ａｂ　　　第１ＴＦＴ（第１薄膜トランジスタ、Ｎ型薄膜トランジスタ）
９Ｂ　　　　第２ＴＦＴ（第２薄膜トランジスタ、Ｎ型薄膜トランジスタ）
９ａ　　　　初期化用ＴＦＴ（第２薄膜トランジスタ）
９ｂ　　　　補償用ＴＦＴ（第２薄膜トランジスタ）
９ｃ　　　　書込用ＴＦＴ（第１薄膜トランジスタ）
９ｄ　　　　駆動用ＴＦＴ（第１薄膜トランジスタ）
９ｅ　　　　電源供給用ＴＦＴ（第１薄膜トランジスタ）
９ｆ　　　　発光制御用ＴＦＴ（第１薄膜トランジスタ）
９ｇ　　　　陽極放電用ＴＦＴ（第２薄膜トランジスタ）
１０　　　　樹脂基板層（ベース基板層）
１２ａ　　　第１半導体層
１２ａａ　　第１導体領域
１２ａｂ　　第２導体領域
１２ｂ　　　第１導体層
１２ｂｐ　　第１ポリシリコン層
１２ｃ　　　第２導体層
１２ｃｐ　　第２ポリシリコン層
１３ａ　　　第２半導体層
１３ａａ　　第３導体領域
１３ａｂ　　第４導体領域
１４　　　　ゲート絶縁膜
１４ａ　　　第１ゲート絶縁膜
１４ｂ　　　第２ゲート絶縁膜
１５ａ　　　第１ゲート電極
１５ｂ　　　第２ゲート電極
１６　　　　第１層間絶縁膜
１８　　　　第２層間絶縁膜
１９ａ　　　第１端子電極
１９ｂ　　　第２端子電極
１９ｃ　　　第３端子電極
１９ｄ　　　第４端子電極
２０　　　　平坦化膜
３０ａ，３０ａａ，３０ａｂ，３０ａｃ，３０ｂ　　ＴＦＴ層（薄膜トランジスタ層）
３５　　　　有機ＥＬ素子（有機エレクトロルミネッセンス素子、発光素子）
４０　　　　有機ＥＬ素子層（発光素子層）
５０　　　　有機ＥＬ表示装置

Claims (13)

  1. 　ベース基板層と、
    　上記ベース基板層上に設けられた薄膜トランジスタ層とを備え、
    　上記薄膜トランジスタ層には、ポリシリコンにより形成された第１半導体層を有する第１薄膜トランジスタ、及び酸化物半導体により形成された第２半導体層を有する第２薄膜トランジスタがサブ画素毎に設けられ、
    　上記第１薄膜トランジスタは、互いに離間するように第１導体領域及び第２導体領域が規定された上記第１半導体層と、該第１半導体層上に設けられた第１ゲート絶縁膜と、該第１ゲート絶縁膜上に設けられ、上記第１導体領域及び上記第２導体領域の間の導通を制御する第１ゲート電極と、該第１ゲート電極を覆うように設けられた層間絶縁膜と、該層間絶縁膜上に互いに離間するように設けられ、少なくとも上記層間絶縁膜に形成された第１コンタクトホール及び第２コンタクトホールを介して、上記第１導体領域及び上記第２導体領域に電気的にそれぞれ接続された第１端子電極及び第２端子電極とを備え、
    　上記第２薄膜トランジスタは、互いに離間するように第３導体領域及び第４導体領域が規定された上記第２半導体層と、上記第３導体領域及び上記第４導体領域の上記ベース基板層側にそれぞれ設けられ、上記第１半導体層と同一材料により同一層に形成された第１導体層及び第２導体層と、上記第２半導体層上に設けられた第２ゲート絶縁膜と、該第２ゲート絶縁膜上に設けられ、上記第３導体領域及び上記第４導体領域の間の導通を制御する第２ゲート電極と、該第２ゲート電極を覆うように設けられた上記層間絶縁膜と、該層間絶縁膜上に互いに離間するように設けられ、少なくとも上記層間絶縁膜に形成された第３コンタクトホール及び第４コンタクトホールを介して、上記第１導体層及び上記第２導体層に電気的にそれぞれ接続された第３端子電極及び第４端子電極とを備え、
    　上記第２ゲート絶縁膜は、上記第１ゲート絶縁膜と同一材料により同一層に形成されていることを特徴とする表示装置。
  2. 　請求項１に記載された表示装置において、
    　上記第１ゲート絶縁膜及び上記第２ゲート絶縁膜は、互いに一体に形成されたゲート絶縁膜であることを特徴とする表示装置。
  3. 　請求項２に記載された表示装置において、
    　上記第１コンタクトホール、上記第２コンタクトホール、上記第３コンタクトホール及び上記第４コンタクトホールは、上記ゲート絶縁膜及び上記層間絶縁膜に形成されていることを特徴とする表示装置。
  4. 　請求項１に記載された表示装置において、
    　上記第１ゲート絶縁膜は、上記第１ゲート電極と重なり合うように島状に設けられ、
    　上記第２ゲート絶縁膜は、上記第２ゲート電極と重なり合うように島状に設けられていることを特徴とする表示装置。
  5. 　請求項１～４の何れか１つに記載された表示装置において、
    　上記第１ゲート絶縁膜及び上記第２ゲート絶縁膜の少なくとも上記ベース基板層側は、酸化シリコン膜により構成されていることを特徴とする表示装置。
  6. 　請求項１～５の何れか１つに記載された表示装置において、
    　上記第１導体領域、上記第２導体領域、上記第１導体層及び上記第２導体層には、リンがドーピングされていることを特徴とする表示装置。
  7. 　請求項１～５の何れか１つに記載された表示装置において、
    　上記第１導体領域及び上記第２導体領域には、ホウ素がドーピングされ、
    　上記第１導体層及び上記第２導体層には、リンがドーピングされていることを特徴とする表示装置。
  8. 　請求項１～５の何れか１つに記載された表示装置において、
    　上記第２薄膜トランジスタは、上記第１導体層及び上記第２導体層にリンがドーピングされたＮ型薄膜トランジスタであり、
    　上記第１薄膜トランジスタは、上記第１導体領域及び上記第２導体領域にリンがドーピングされたＮ型薄膜トランジスタと、上記第１導体領域及び上記第２導体領域にホウ素がドーピングされたＰ型薄膜トランジスタとを備えていることを特徴とする表示装置。
  9. 　請求項１～８の何れか１つに記載された表示装置において、
    　上記薄膜トランジスタ層上に設けられ、複数の上記サブ画素に対応して複数の発光素子が配列された発光素子層と、
    　上記発光素子層を覆うように設けられた封止膜とを備えていることを特徴とする表示装置。
  10. 　請求項９に記載された表示装置において、
    　上記各発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示装置。
  11. 　ベース基板層と、
    　上記ベース基板層上に設けられた薄膜トランジスタ層とを備え、
    　上記薄膜トランジスタ層には、ポリシリコンにより形成された第１半導体層を有する第１薄膜トランジスタ、及び酸化物半導体により形成された第２半導体層を有する第２薄膜トランジスタがサブ画素毎に設けられた表示装置を製造する方法であって、
    　上記第１薄膜トランジスタは、互いに離間するように第１導体領域及び第２導体領域が規定された上記第１半導体層と、該第１半導体層上に設けられた第１ゲート絶縁膜と、該第１ゲート絶縁膜上に設けられ、上記第１導体領域及び上記第２導体領域の間の導通を制御する第１ゲート電極と、該第１ゲート電極を覆うように設けられた層間絶縁膜と、該層間絶縁膜上に互いに離間するように設けられ、少なくとも上記層間絶縁膜に形成された第１コンタクトホール及び第２コンタクトホールを介して、上記第１導体領域及び上記第２導体領域に電気的にそれぞれ接続された第１端子電極及び第２端子電極とを備え、
    　上記第２薄膜トランジスタは、互いに離間するように第３導体領域及び第４導体領域が規定された上記第２半導体層と、上記第３導体領域及び上記第４導体領域の上記ベース基板層側にそれぞれ設けられ、上記第１半導体層と同一材料により同一層に形成された第１導体層及び第２導体層と、上記第２半導体層上に設けられた第２ゲート絶縁膜と、該第２ゲート絶縁膜上に設けられ、上記第３導体領域及び上記第４導体領域の間の導通を制御する第２ゲート電極と、該第２ゲート電極を覆うように設けられた上記層間絶縁膜と、該層間絶縁膜上に互いに離間するように設けられ、少なくとも上記層間絶縁膜に形成された第３コンタクトホール及び第４コンタクトホールを介して、上記第１導体層及び上記第２導体層に電気的にそれぞれ接続された第３端子電極及び第４端子電極とを備えており、
    　上記ベース基板層上に上記第１半導体層、上記第１導体層となる第１ポリシリコン層、及び上記第２導体層となる第２ポリシリコン層を形成する第１半導体層形成工程と、
    　上記第１ポリシリコン層及び上記第２ポリシリコン層上に上記第２半導体層を形成する第２半導体層形成工程と、
    　上記第１半導体層及び上記第２半導体層を覆うように上記第１ゲート絶縁膜及び上記第２ゲート絶縁膜をそれぞれ形成するゲート絶縁膜形成工程と、
    　上記第１ゲート絶縁膜及び上記第２ゲート絶縁膜上に上記第１ゲート電極及び上記第２ゲート電極をそれぞれ形成するゲート電極形成工程と、
    　上記第１ゲート電極をマスクとして上記第１半導体層に不純物イオンをドーピングすると共に、上記第２ゲート電極をマスクとして上記第２半導体層、上記第１ポリシリコン層及び上記第２ポリシリコン層に不純物イオンをドーピングすることにより、上記第１半導体層に上記第１導体領域及び上記第２導体領域を形成し、上記第２半導体層に上記第３導体領域及び上記第４導体領域を形成し、上記第１ポリシリコン層及び上記第２ポリシリコン層を導体化して上記第１導体層及び上記第２導体層を形成するイオンドーピング工程と、
    　上記第１ゲート電極及び上記第２ゲート電極を覆うように上記層間絶縁膜を形成した後に、少なくとも該層間絶縁膜に上記第１コンタクトホール、上記第２コンタクトホール、上記第３コンタクトホール及び上記第４コンタクトホールを形成する層間絶縁膜形成工程と、
    　上記層間絶縁膜上に上記第１端子電極、上記第２端子電極、上記第３端子電極及び上記第４端子電極を形成する端子電極形成工程とを備えることを特徴とする表示装置の製造方法。
  12. 　請求項１１に記載された表示装置の製造方法において、
    　上記第１端子電極、上記第２端子電極、上記第３端子電極及び上記第４端子電極を覆うように平坦化膜を形成する平坦化膜形成工程と、
    　上記平坦化膜上に複数の上記サブ画素に対応して複数の発光素子が配列された発光素子層を形成する発光素子層形成工程と、
    　上記発光素子層を覆うように封止膜を形成する封止膜形成工程とを備えることを特徴とする表示装置の製造方法。
  13. 　請求項１２に記載された表示装置の製造方法において、
    　上記各発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示装置の製造方法。
PCT/JP2021/030237 2021-08-18 2021-08-18 表示装置及びその製造方法 WO2023021623A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/030237 WO2023021623A1 (ja) 2021-08-18 2021-08-18 表示装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/030237 WO2023021623A1 (ja) 2021-08-18 2021-08-18 表示装置及びその製造方法

Publications (1)

Publication Number Publication Date
WO2023021623A1 true WO2023021623A1 (ja) 2023-02-23

Family

ID=85240330

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/030237 WO2023021623A1 (ja) 2021-08-18 2021-08-18 表示装置及びその製造方法

Country Status (1)

Country Link
WO (1) WO2023021623A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180226462A1 (en) * 2016-12-22 2018-08-09 Shenzhen China Star Optoelectronics Technology Co., Ltd. Organic light emitting display panel and manufacturing method thereof
JP2020017558A (ja) * 2018-07-23 2020-01-30 株式会社ジャパンディスプレイ 表示装置
JP2020202223A (ja) * 2019-06-07 2020-12-17 株式会社ジャパンディスプレイ 半導体装置
JP2020205402A (ja) * 2019-06-14 2020-12-24 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 薄膜デバイス
JP2020205388A (ja) * 2019-06-19 2020-12-24 株式会社ジャパンディスプレイ 半導体装置
CN112331680A (zh) * 2020-11-13 2021-02-05 武汉华星光电技术有限公司 阵列基板及其制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180226462A1 (en) * 2016-12-22 2018-08-09 Shenzhen China Star Optoelectronics Technology Co., Ltd. Organic light emitting display panel and manufacturing method thereof
JP2020017558A (ja) * 2018-07-23 2020-01-30 株式会社ジャパンディスプレイ 表示装置
JP2020202223A (ja) * 2019-06-07 2020-12-17 株式会社ジャパンディスプレイ 半導体装置
JP2020205402A (ja) * 2019-06-14 2020-12-24 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 薄膜デバイス
JP2020205388A (ja) * 2019-06-19 2020-12-24 株式会社ジャパンディスプレイ 半導体装置
CN112331680A (zh) * 2020-11-13 2021-02-05 武汉华星光电技术有限公司 阵列基板及其制备方法

Similar Documents

Publication Publication Date Title
WO2021161465A1 (ja) 表示装置
WO2019171581A1 (ja) 表示装置
WO2019186819A1 (ja) 表示装置及びその製造方法
WO2019224917A1 (ja) 表示装置
WO2019186702A1 (ja) 表示装置
WO2023021623A1 (ja) 表示装置及びその製造方法
WO2023062695A1 (ja) 表示装置
WO2023062696A1 (ja) 表示装置
WO2022215196A1 (ja) 表示装置
WO2023175794A1 (ja) 表示装置及びその製造方法
US20240040836A1 (en) Display device and method for manufacturing same
WO2023286168A1 (ja) 表示装置
WO2023105569A1 (ja) 表示装置
WO2023013039A1 (ja) 表示装置及びその製造方法
WO2023100365A1 (ja) 表示装置
WO2023112328A1 (ja) 表示装置
WO2023157293A1 (ja) 表示装置
WO2022230060A1 (ja) 表示装置
WO2023238297A1 (ja) 表示装置
US20240164151A1 (en) Display device
WO2023127165A1 (ja) 表示装置
WO2022201487A1 (ja) 表示装置
WO2024105749A1 (ja) 表示装置
WO2022054117A1 (ja) 表示装置及びその製造方法
WO2023218637A1 (ja) 表示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21954196

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 18574429

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE