WO2023238297A1 - 表示装置 - Google Patents

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WO2023238297A1
WO2023238297A1 PCT/JP2022/023176 JP2022023176W WO2023238297A1 WO 2023238297 A1 WO2023238297 A1 WO 2023238297A1 JP 2022023176 W JP2022023176 W JP 2022023176W WO 2023238297 A1 WO2023238297 A1 WO 2023238297A1
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display device
transistor
film
wiring
scanning signal
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Application number
PCT/JP2022/023176
Other languages
English (en)
French (fr)
Inventor
保 酒井
Original Assignee
シャープディスプレイテクノロジー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements

Definitions

  • the present invention relates to a display device.
  • organic EL display devices using organic electroluminescence (hereinafter also referred to as "EL") elements have been attracting attention as display devices that can replace liquid crystal display devices.
  • EL organic electroluminescence
  • TFTs thin film transistors
  • the semiconductor layer constituting the TFT for example, a semiconductor layer made of polysilicon with high mobility, a semiconductor layer made of an oxide semiconductor such as In-Ga-Zn-O with small leakage current, etc. are well known. ing.
  • Patent Document 1 discloses a display device having a hybrid structure in which a first TFT using a polysilicon semiconductor and a second TFT using an oxide semiconductor are respectively formed on a substrate.
  • an organic EL display device in which six TFTs, ie, an initialization transistor, a threshold voltage compensation transistor, a write control transistor, a drive transistor, a power supply control transistor, and a light emission control transistor, are provided for each subpixel, the initialization transistor and the threshold voltage It has been proposed to use an oxide semiconductor for the voltage compensation transistor and to use polysilicon for the write control transistor, drive transistor, power supply control transistor, and light emission control transistor.
  • the threshold voltage compensation transistor using an oxide semiconductor is an N-channel type
  • the voltage of the gate electrode (node G) of the drive transistor electrically connected to the threshold voltage compensation transistor On the negative side, due to the feedthrough that occurs when the transistor is turned off, and the N-type capacitance formed at the intersection of the wiring connected to the gate electrode of the drive transistor and the scanning signal line for transmitting the scanning signal to the N-channel transistor. I get drawn into it. In this case, it becomes difficult for the drive transistor of that sub-pixel to generate a black potential in the off state, resulting in display unevenness.
  • the node G Measures are taken to raise the voltage.
  • the P-type capacitor is formed in two parts: a part where the scanning signal line and the metal layer overlap, and a part where the scanning signal line and the wiring layer made of an oxide semiconductor overlap, manufacturing variations (for example, (width variations), the capacitance varies. In this case, since the voltage at the node G cannot be raised stably, display unevenness will occur, so there is room for improvement.
  • the present invention has been made in view of this point, and its purpose is to suppress variations in the electric capacitance of the P-type capacitor and stably raise the voltage of the gate electrode of the drive transistor. .
  • a display device includes a base substrate, a first semiconductor film made of polysilicon, a first inorganic insulating film, a first metal film, and a second semiconductor film provided on the base substrate.
  • a first conductor region and a second conductor region are defined in the thin film transistor layer so as to be spaced apart from each other, and a first channel region is defined between the first conductor region and the second conductor region.
  • a first transistor having a first semiconductor layer formed of a semiconductor film and a first gate electrode formed of the first metal film so as to overlap with the first channel region; and a third conductor region spaced apart from each other. and a second semiconductor layer formed of the second semiconductor film, in which a fourth conductor region is defined and a second channel region is defined between the third conductor region and the fourth conductor region, and the second semiconductor layer;
  • a second transistor having a second gate electrode formed of the third metal film so as to overlap the region is provided for each sub-pixel constituting the display region, and the first transistor includes a write control transistor and a drive transistor.
  • a power supply control transistor and a light emission control transistor are provided, an initialization transistor and a threshold voltage compensation transistor are provided as the second transistor, and the third conductor region in the initialization transistor and the third conductor region in the threshold voltage compensation transistor are provided.
  • 3 conductor regions are electrically connected to each other through a first wiring formed by the second semiconductor film, and the first gate electrode of the drive transistor is connected to the third conductor region through a second wiring formed by the fourth metal film.
  • a first scanning signal electrically connected to the first gate electrode of the write control transistor and formed by the first metal film
  • a second scanning signal line electrically connected to the second gate electrode of the threshold voltage compensation transistor on one side of the first scanning signal line and formed of the third metal film
  • another second scanning signal line that is electrically connected to the second gate electrode of the initialization transistor and formed of the third metal film extends in parallel with each other.
  • a third wiring formed of the second metal film is electrically connected to the second wiring, and the first wiring is provided at least on the first scanning signal line.
  • the third wiring is characterized in that it is provided so as to cover the third wiring.
  • FIG. 1 is a block diagram of the overall configuration of an organic EL display device according to a first embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram of a pixel circuit of a TFT layer constituting the organic EL display device according to the first embodiment of the present invention.
  • FIG. 3 is a plan view of a TFT layer that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view schematically showing the structure of a laminated film of TFT layers constituting the organic EL display device according to the first embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of the TFT layer taken along line VI-VI in FIG.
  • FIG. 7 is a timing chart for explaining the operation of the pixel circuit of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 8 is a plan view of a TFT layer constituting an organic EL display device according to a second embodiment of the present invention, and corresponds to FIG. 3.
  • FIG. 1 is a block diagram of the overall configuration of an organic EL display device 100 of this embodiment.
  • FIG. 2 is an equivalent circuit diagram of a pixel circuit of the TFT layer 30a that constitutes the organic EL display device 100.
  • FIG. 3 is a plan view of the TFT layer 30a.
  • FIG. 4 is a cross-sectional view of the organic EL display device 100. Further, FIG.
  • FIG. 5 is a cross-sectional view schematically showing the structure of the laminated film of the TFT layer 30a.
  • 6 is a cross-sectional view of the TFT layer 30a taken along line VI-VI in FIG. 3.
  • FIG. 7 is a timing chart for explaining the operation of the pixel circuit of the organic EL display device 100.
  • the same hatching as in the plan view of FIG. 3 is used for components corresponding to the components in the plan view of FIG.
  • the organic EL display device 100 includes a display area 50 in which a plurality of sub-pixels P are provided in a matrix, and a gate driver 60 and an emission driver 70 provided in a frame area around the display area 50. and a source driver 80.
  • a display control circuit 150 is provided outside the organic EL display device 100 and is electrically connected to the gate driver 60, the emission driver 70, and the source driver 80.
  • the organic EL display device 100 includes a resin substrate 10 provided as a base substrate, a TFT layer 30a provided on the resin substrate 10, and a light emitting element layer provided on the TFT layer 30a.
  • a sealing film 45 is provided on the organic EL element layer 40 and the organic EL element layer 40.
  • the resin substrate 10 is made of, for example, polyimide resin.
  • the TFT layer 30a includes a base coat film 11 provided on the resin substrate 10, and four P-channel type first transistors 9A, N provided on the base coat film 11 for each sub-pixel P. It includes three channel-type second transistors 9B, one capacitor 9h (see FIG. 2), and a planarization film 22 provided on each first transistor 9A, each second transistor 9B, and each capacitor 9h. There is.
  • a second semiconductor film 17, a second gate insulating film 18, a third metal film 19, a second interlayer insulating film 20, a fourth metal film 21, and a planarization film 22 are laminated in this order on the resin substrate 10.
  • the gate insulating film 18 and the second interlayer insulating film 20 provided as the fourth inorganic insulating film are made of, for example, a single layer film or a laminated film of silicon nitride, silicon oxide, silicon oxynitride, or the like.
  • at least the first interlayer insulating film 15 and the third gate insulating film 18 on the second semiconductor layer 17a side, which will be described later, are made of a silicon oxide film.
  • the first semiconductor film 12 is made of polysilicon, and is a film for forming, for example, a first semiconductor layer 12a, which will be described later.
  • the first metal film 14 is, for example, a film for forming a first gate electrode 14a, which will be described later.
  • the second metal film 16 is, for example, a film for forming a third wiring 16c, which will be described later.
  • the second semiconductor film 17 is made of an oxide semiconductor, and is, for example, a film for forming a second semiconductor layer 17a, a first wiring 17c, etc., which will be described later, and has a thickness (for example, about 30 nm) of the second semiconductor layer 17a, which will be described later.
  • the third metal film 19 is a film for forming, for example, a second gate electrode 19a, which will be described later.
  • the fourth metal film 21 is, for example, a film for forming a second wiring 21c, which will be described later.
  • i number of first scanning signal lines PS(1) to PS(i) and (i+1) number of second scanning signal lines NS(0) to NS(i), i light emission control lines EM(1) to EM(i), and j data signal lines D(1) to D(j) are provided.
  • i and j are integers greater than or equal to 2
  • n is an integer greater than or equal to 1 and less than or equal to i
  • m is an integer greater than or equal to 1 and less than or equal to j.
  • the first scanning signal line PS, second scanning signal line NS, and data signal line D are not shown in the display area 50.
  • the first scanning signal lines PS(1) to PS(i) are signal lines for transmitting a first scanning signal that is a control signal for a P-channel transistor.
  • the second scanning signal lines NS(0) to NS(i) are signal lines for transmitting a second scanning signal, which is a control signal for an N-channel transistor.
  • the light emission control lines EM(1) to EM(i) are signal lines for transmitting light emission control signals. Note that the first scanning signal lines PS(1) to PS(i), the second scanning signal lines NS(0) to NS(i), and the emission control lines EM(1) to EM(i) are as shown in FIG. As shown in 3, they are provided parallel to each other. Further, as shown in FIG.
  • the first scanning signal lines PS(1) to PS(i) and the data signal lines D(1) to D(j) are provided to be orthogonal to each other.
  • the first scanning signals given to the first scanning signal lines PS(1) to PS(i) are also given symbols PS(1) to PS(i)
  • the codes NS(0) to NS(i) are also given to the second scanning signals given to the two scanning signal lines NS(0) to NS(i), respectively, and the second scanning signals are given to the emission control lines EM(1) to EM(i).
  • the codes EM(1) to EM(i) are also attached to the light emission control signals given to each one, and the codes D(1) are also attached to the data signals (data voltages) given to the data signal lines D(1) to D(j), respectively. ) to D(j) are attached.
  • a power line (hereinafter referred to as a "high level power line”) for supplying a high level power supply voltage ELVDD for driving an organic EL element 35, which will be described later, is connected to the organic EL element 35. (hereinafter referred to as the "low level power supply line”) and a power supply line that supplies the initialization voltage Vini (hereinafter referred to as the "initialization power supply line”).
  • the high level power line is also labeled with the symbol ELVDD
  • the low level power source line is also labeled with the symbol ELVSS
  • the initialization power source line is also labeled with the symbol Vini, as necessary.
  • the high-level power supply voltage ELVDD, the low-level power supply voltage ELVSS, and the initialization voltage Vini are supplied from a power supply circuit (not shown).
  • the first transistor 9A includes a first semiconductor layer 12a provided on the base coat film 11, and a first gate provided on the first semiconductor layer 12a with a first gate insulating film 13 interposed therebetween. and an electrode 14a.
  • the first semiconductor layer 12a is formed of a first semiconductor film 12 made of polysilicon such as LTPS (low temperature polysilicon), for example, and as shown in FIG. and a second conductor region 12ab, and a first channel region 12ac defined between the first conductor region 12aa and the second conductor region 12ab.
  • LTPS low temperature polysilicon
  • the first gate electrode 14a is formed on the first metal film 14, and is provided so as to overlap the first channel region 12ac of the first semiconductor layer 12a, as shown in FIG. It is configured to control conduction between the region 12aa and the second conductor region 12ab.
  • the first transistor 9A has two layers formed on a laminated film of the first gate insulating film 13, the first interlayer insulating film 15, the second gate insulating film 18, and the second interlayer insulating film 20, as necessary.
  • a first terminal electrode and a second terminal are electrically connected to the first conductor region 12aa and the second conductor region 12ab of the first semiconductor layer 12a through the contact holes, and are formed on the second interlayer insulating film 20. Electrodes are provided.
  • the second transistor 9B includes a second semiconductor layer 17a provided on the first interlayer insulating film 15, and a second gate insulating film 18 provided on the second semiconductor layer 17a. and a second gate electrode 19a.
  • the second semiconductor layer 17a is formed of, for example, an oxide semiconductor such as In-Ga-Zn-O, and as shown in FIG. and a second channel region 17ac defined between a third conductor region 17aa and a fourth conductor region 17ab.
  • the In-Ga-Zn-O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the proportion (composition ratio) of In, Ga, and Zn is is not particularly limited.
  • the In--Ga--Zn--O based semiconductor may be amorphous or crystalline.
  • the crystalline In-Ga-Zn-O-based semiconductor is preferably a crystalline In-Ga-Zn-O-based semiconductor in which the c-axis is oriented approximately perpendicular to the layer plane.
  • other oxide semiconductors may be included instead of the In-Ga-Zn-O-based semiconductor.
  • Other oxide semiconductors may include, for example, In--Sn--Zn--O based semiconductors (eg, In 2 O 3 --SnO 2 --ZnO; InSnZnO).
  • the In-Sn-Zn-O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • Zn-O-based semiconductors include ZnO amorphous ( It is possible to use a material in an amorphous state, a polycrystalline state, a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a material to which no impurity element is added.
  • the second gate electrode 19a is formed of the third metal film 19, and is provided so as to overlap the second channel region 17ac of the second semiconductor layer 17a, as shown in FIG. It is configured to control conduction between the region 17aa and the fourth conductor region 17ab.
  • the second transistor 9B has two contact holes formed in the laminated film of the second gate insulating film 18 and the second interlayer insulating film 20, as well as a third conductor region 17aa and a fourth conductor region, as necessary. 17ab are electrically connected to the third conductor region 17aa and the fourth conductor region 17ab of the second semiconductor layer 17a through a conductive layer formed of the second metal film 16 so as to be in contact with the second interlayer insulating film 17ab.
  • a third terminal electrode and a fourth terminal electrode formed on 20 are provided.
  • four P-channel type first transistors 9A having a first semiconductor layer 12a made of polysilicon include a write control transistor 9c, a drive transistor 9d, a power supply control transistor 9e, and a light emission control transistor 9c, which will be described later.
  • the transistor 9f is provided, and the three N-channel type second transistors 9B having the second semiconductor layer 17a formed of an oxide semiconductor include an initialization transistor 9a, a threshold voltage compensation transistor 9b, and an anode discharge transistor 9g, which will be described later. (See Figure 2).
  • FIG. 1 In the equivalent circuit diagram of FIG.
  • the first terminal electrode (first conductor region 12aa) and second terminal electrode (second conductor region 12ab) of each transistor 9c, 9d, 9e, 9f are indicated by circled numbers 1 and 2.
  • the third terminal electrode (third conductor region 17aa) and fourth terminal electrode (fourth conductor region 17ab) of each transistor 9a, 9b, and 9g are indicated by circled numbers 3 and 4
  • the third terminal electrode (third conductor region 17aa) and fourth terminal electrode (fourth conductor region 17ab) of each transistor 9a, 9b, and 9g are indicated by circle numbers 3 and 4
  • the first capacitor electrode and the second capacitor electrode are indicated by circle numbers 5 and 6.
  • the initialization transistor 9a has a second gate electrode 19a that is a part of the second scanning signal line NS(n-1) in the (n-1)th row, so that the initialization transistor 9a is
  • the third terminal electrode (third conductor region 17aa) is electrically connected to the second scanning signal line NS (n-1), and the third terminal electrode (third conductor region 17aa) of the threshold voltage compensation transistor 9b is connected to the drive transistor. It is connected to the first gate electrode 14a of capacitor 9d and the second capacitance electrode of capacitor 9h, and its fourth terminal electrode (fourth conductor region 17ab) is electrically connected to initialization power supply line Vini.
  • the third conductor region 17aa of the initialization transistor 9a and the third conductor region 17aa of the threshold voltage compensation transistor 9b are connected to each other via a first wiring 17c formed of the second semiconductor film 17. and are electrically connected.
  • the first wiring 17c is constituted by each third conductor region 17aa of the initialization transistor 9a and the threshold voltage compensation transistor 9b.
  • the fourth conductive region 17ab of the initialization transistor 9a has a conductive layer laminated thereunder and formed of the second metal film 16, and a contact formed in the first interlayer insulating film 15 under the conductive layer. It is electrically connected to the initialization power supply line Vini formed by the first metal film 14 via the hole.
  • the second scanning signal line NS which functions as the second gate electrode 19a of the initialization transistor 9a, is formed of the third metal film 19.
  • the first wiring 17c forms a P-type capacitor Cgp in a portion overlapping with the first scanning signal line PS(n).
  • the P-type capacitor Cgp is provided to cover the first scanning signal line PS made of the wiring layer 14b formed by the first metal film 14 and the first scanning signal line PS.
  • a third wiring 16c provided on the first interlayer insulation film 15 by a second metal film 16; and a first wiring 17c provided directly on the third wiring 16c.
  • the P-type capacitance Cgp corresponds to the voltage of the first gate electrode 14a of the drive transistor 9d, that is, the voltage at the node G (in FIG. It is configured to raise the voltage of NG).
  • the threshold voltage compensation transistor 9b has a second gate electrode 19a that is a part of the second scanning signal line NS(n) in the n-th row, so that the second scanning signal line NS(n) NS(n), and its third terminal electrode (third conductor region 17aa) is connected to the third terminal electrode of the initialization transistor 9a, the first gate electrode 14a of the drive transistor 9d, and the second terminal electrode of the capacitor 9h. It is electrically connected to the capacitor electrode, and its fourth terminal electrode (fourth conductor region 17ab) is connected to the second terminal electrode (second conductor region 12ab) of the drive transistor 9d and the first terminal electrode (the fourth conductor region 12ab) of the light emission control transistor 9f.
  • the fourth conductor region 17ab of the threshold voltage compensation transistor 9b includes a conductive layer laminated thereunder and formed of the second metal film 16, and a first interlayer insulating film 15 and a first interlayer insulating film 15 under the conductive layer. It is electrically connected to the second conductor region 12ab of the drive transistor 9d via a contact hole formed in the stacked film of the gate insulating film 13.
  • the write control transistor 9c has a first gate electrode 14a that is part of the first scanning signal line PS(n) in the n-th row, so that the first scanning signal line PS(n), its first terminal electrode (first conductor region 12aa) is electrically connected to the m-th column data signal line D(m), and its second terminal electrode (second The conductor region 12ab) is electrically connected to the first terminal electrode (first conductor region 12aa) of the drive transistor 9d and the second terminal electrode (second conductor region 12ab) of the power supply control transistor 9e.
  • the first scanning signal line PS functioning as the first gate electrode 14a of the write control transistor 9c is formed of the first metal film 14.
  • the drive transistor 9d has its first gate electrode 14a connected to the third terminal electrode (third conductor region 17aa) of the initialization transistor 9a and the third terminal electrode (third conductor region 17aa) of the threshold voltage compensation transistor 9b.
  • the first terminal electrode (first conductor region 12aa) is electrically connected to the second terminal electrode (second conductor region 17aa) of the write control transistor 9c.
  • 12ab) is electrically connected to the second terminal electrode (second conductor region 12ab) of the power supply control transistor 9e, and the second terminal electrode (second conductor region 12ab) is the fourth terminal electrode of the threshold voltage compensation transistor 9b.
  • the fourth conductor region 17ab and the first terminal electrode (the first conductor region 12aa) of the light emission control transistor 9f.
  • the high-level power supply voltage ELVDD is input to the first terminal electrode (first conductor region 12aa) of the drive transistor 9d during the period when the organic EL element 35 emits light
  • the data signal D is input during the period when writing to the capacitor 9h. (m) is input.
  • the first gate electrode 14a of the drive transistor 9d and each third conductor region 17aa of the initialization transistor 9a and threshold voltage compensation transistor 9b, that is, the first wiring 17c are formed of the fourth metal film 21. It is electrically connected via the second wiring 21c.
  • the first conductor region 12aa of the drive transistor 9d is provided integrally with the second conductor region 12ab of the write control transistor 9c and the second conductor region 12ab of the power supply control transistor 9e, so that write control is performed. It is electrically connected to the second conductor region 12ab of the transistor 9c and the second conductor region 12ab of the power supply control transistor 9e. Further, the second conductor region 12ab of the drive transistor 9d is provided integrally with the first conductor region 12aa of the light emission control transistor 9f, so that it is electrically connected to the first conductor region 12aa of the light emission control transistor 9f. There is.
  • the second wiring 21c intersects (orthogonally crosses) the second scanning signal line NS(n) arranged on one side (lower side in the figure) of the first scanning signal line PS(n). ), and an N-type capacitor Cgn is formed in a portion overlapping with the second scanning signal line NS(n).
  • the N-type capacitance Cgn is connected to the second scanning signal line NS formed by the third metal film 19, the second interlayer insulating film 20 provided so as to cover the second scanning signal line NS, and the second interlayer insulating film 20 provided so as to cover the second scanning signal line NS.
  • a second wiring 21c provided on the insulating film 20 is provided.
  • the N-type capacitance Cgn is connected to the voltage of the first gate electrode 14a of the drive transistor 9d, that is, the voltage of the node G(NG). is configured to lower the Note that the capacitance of the N-type capacitor Cgn is designed to be smaller than that of the P-type capacitor Cgp.
  • the second wiring 21c has a contact hole H formed in the laminated film of the second gate insulating film 18 and the second interlayer insulating film 20, and the first wiring 17c. 3 wirings 16c are electrically connected. Then, as shown in FIG.
  • the contact hole H may be arranged on the first scanning signal line PS and provided so as to penetrate the first wiring 17c. That is, as shown in FIGS. 3 and 6, the contact hole H is provided in a region overlapping with the third wiring 16c in a plan view, and in a region where the first wiring 17c and the third wiring 16c overlap in a plan view.
  • the first wiring 17c may be provided so as to pass through the first wiring 17c.
  • the power supply control transistor 9e has a first gate electrode 14a that is part of the n-th emission control line EM(n), so that the emission control line EM(n)
  • the first terminal electrode (first conductor region 12aa) is electrically connected to the high-level power supply line ELVDD and the first capacitance electrode of the capacitor 9h
  • the second terminal electrode (second conductor region 12aa) region 12ab) is electrically connected to a second terminal electrode (second conductor region 12ab) of write control transistor 9c and a first terminal electrode (first conductor region 12aa) of drive transistor 9d.
  • the emission control line EM includes a wiring layer formed of the first metal film 14 and a wiring layer formed of the third metal film 19.
  • the emission control transistor 9f has its first gate electrode 14a part of the n-th emission control line EM(n), so that the emission control transistor 9f is connected to the emission control line EM(n).
  • the first terminal electrode (first conductor region 12aa) is electrically connected to the fourth terminal electrode (fourth conductor region 17ab) of the threshold voltage compensation transistor 9b and the second terminal electrode (second conductor region 17ab) of the drive transistor 9d. region 12ab), and its second terminal electrode (second conductor region 12ab) is electrically connected to the fourth terminal electrode (fourth conductor region 17ab) of the anode discharge transistor 9g and the first It is electrically connected to the electrode 31.
  • the second conductor region 12ab of the light emission control transistor 9f includes a conductive layer laminated below the fourth conductor region 17ab of the anode discharge transistor 9g and formed of the second metal film 16, and a conductive layer below the conductive layer. It is electrically connected to the fourth conductor region 17ab of the anode discharge transistor 9g via a contact hole formed in the laminated film of the first interlayer insulating film 15 and the first gate insulating film 13.
  • the anode discharge transistor 9g has its second gate electrode 19a projecting sideways from the n-th row emission control line EM(n), so that the emission control line EM(n) (n), its third terminal electrode (third conductor region 17aa) is electrically connected to the initialization power supply line Vini, and its fourth terminal electrode (fourth conductor region 17ab) controls light emission. It is electrically connected to the second terminal electrode (second conductor region 12ab) of the transistor 9f and the first electrode 31 of the organic EL element 35.
  • the third conductor region 17aa of the anode discharge transistor 9g is formed in the conductive layer formed by the second metal film 16 laminated thereunder, and the first interlayer insulating film 15 under the conductive layer. It is electrically connected to the initialization power supply line Vini via a contact hole.
  • the fourth conductive region 17ab of the anode discharge transistor 9g is formed of a laminated film of a conductive layer formed of the second metal film 16, a second gate insulating film 18, and a second interlayer insulating film 20 laminated therebelow.
  • the conductive layer formed by the fourth metal film 21 and the contact hole formed in the planarization film 22 are electrically connected to the first electrode 31 through the contact hole formed in the fourth metal film 21 and the planarization film 22 .
  • the capacitor 9h includes, for example, a first capacitive electrode formed by the second metal film 16, a second capacitive electrode formed by the first metal film 14, and between the first capacitive electrode and the second capacitive electrode.
  • a first interlayer insulating film 15 is provided.
  • the capacitor 9h has its first capacitance electrode electrically connected to the high-level power supply line ELVDD and the first terminal electrode (first conductor region 12aa) of the power supply control transistor 9e, and its second capacitance electrode electrically connected to the third terminal electrode (third conductor region 17aa) of the threshold voltage compensation transistor 9a, the third terminal electrode (third conductor region 17aa) of the threshold voltage compensation transistor 9b, and the first gate electrode 14a of the drive transistor 9d. ing.
  • the first capacitor electrode of the capacitor 9h connects to the high level power supply line ELVDD formed of the fourth metal film through a contact hole formed in the laminated film of the second gate insulating film 18 and the second interlayer insulating film 20. electrically connected to.
  • the second capacitance electrode of the capacitor 9h is provided integrally with the first gate electrode 14a of the drive transistor 9d, thereby being electrically connected to the first gate electrode 14a of the drive transistor 9d.
  • the capacitor 9h includes a first capacitive electrode formed by the second metal film 16 described above, a second capacitive electrode formed by the first metal film 14, and the first capacitive electrode and the second capacitive electrode.
  • a first capacitor electrode formed by a second metal film 16 and a third capacitor formed by a third metal film 19.
  • a second capacitor including an electrode and a second gate insulating film 18 provided between the first capacitor electrode and the third capacitor electrode may be provided.
  • the flattening film 22 has a flat surface in the display area 50 and is made of, for example, an organic resin material such as polyimide resin or acrylic resin, or a polysiloxane-based SOG (spin on glass) material.
  • the organic EL element layer 40 includes a plurality of organic EL elements 35 provided as a plurality of light emitting elements so as to be arranged in a matrix, corresponding to a plurality of sub-pixels P, and each organic EL element.
  • the element 35 includes an edge cover 32 provided in a lattice pattern common to all sub-pixels P so as to cover the peripheral edge of a first electrode 31 (to be described later) of the element 35 .
  • the organic EL element 35 includes a first electrode (anode) 31 provided on the flattening film 22 of the TFT layer 30a and an anode provided on the first electrode 31 in each sub-pixel P. It includes an organic EL layer 33 and a second electrode (cathode) 34 provided on the organic EL layer 33.
  • the first electrode 31 is electrically connected to the second conductor region of the light emission control transistor 9f of each sub-pixel P via a contact hole formed in the planarization film 22. Further, the first electrode 31 has a function of injecting holes into the organic EL layer 33. Moreover, in order to improve the efficiency of hole injection into the organic EL layer 33, the first electrode 31 is preferably formed of a material with a large work function.
  • materials constituting the first electrode 31 include silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), and gold (Au).
  • the material constituting the first electrode 31 may be, for example, an alloy such as astatine (At)/astatine oxide (AtO2).
  • the material constituting the first electrode 31 is, for example, a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO). There may be. Further, the first electrode 31 may be formed by laminating a plurality of layers made of the above materials. Note that examples of compound materials with a large work function include indium tin oxide (ITO) and indium zinc oxide (IZO).
  • the organic EL layer 33 includes a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer provided on the first electrode 31 in this order.
  • the hole injection layer is also called an anode buffer layer, and brings the energy level of the first electrode 31 and the organic EL layer 33 close to each other to improve hole injection efficiency from the first electrode 31 to the organic EL layer 33. It has a function.
  • Examples of materials constituting the hole injection layer include triazole derivatives, oxadiazole derivatives, imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, phenylenediamine derivatives, oxazole derivatives, styryl anthracene derivatives, fluorenone derivatives, and hydrazone derivatives. , stilbene derivatives, and the like. Further, the hole transport layer has a function of improving the transport efficiency of holes from the first electrode 31 to the organic EL layer 33.
  • examples of materials constituting the hole transport layer include porphyrin derivatives, aromatic tertiary amine compounds, styrylamine derivatives, polyvinylcarbazole, poly-p-phenylenevinylene, polysilanes, triazole derivatives, oxadiazole derivatives, Imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, pyrazolone derivatives, phenylenediamine derivatives, arylamine derivatives, amine-substituted chalcone derivatives, oxazole derivatives, styryl anthracene derivatives, fluorenone derivatives, hydrazone derivatives, stilbene derivatives, hydrogenated amorphous silicon, hydrogenated Examples include amorphous silicon carbide, zinc sulfide, and zinc selenide.
  • the materials constituting the light-emitting layer include, for example, metal oxinoid compounds [8-hydroxyquinoline metal complexes], naphthalene derivatives, anthracene derivatives, diphenylethylene derivatives, vinylacetone derivatives, triphenylamine derivatives, butadiene derivatives, coumarin derivatives, Benzoxazole derivatives, oxadiazole derivatives, oxazole derivatives, benzimidazole derivatives, thiadiazole derivatives, benzothiazole derivatives, styryl derivatives, styrylamine derivatives, bisstyrylbenzene derivatives, trisstyrylbenzene derivatives, perylene derivatives, perinone derivatives, aminopyrene
  • the electron transport layer has a function of efficiently transferring electrons to the light emitting layer.
  • materials constituting the electron transport layer include organic compounds such as oxadiazole derivatives, triazole derivatives, benzoquinone derivatives, naphthoquinone derivatives, anthraquinone derivatives, tetracyanoanthraquinodimethane derivatives, diphenoquinone derivatives, fluorenone derivatives, and silole. Examples include derivatives, metal oxinoid compounds, and the like.
  • the electron injection layer has a function of bringing the energy levels of the second electrode 34 and the organic EL layer 33 closer together and improving the efficiency with which electrons are injected from the second electrode 34 to the organic EL layer 33. , the driving voltage of the organic EL element 35 can be lowered.
  • materials constituting the electron injection layer include lithium fluoride (LiF), magnesium fluoride (MgF 2 ), calcium fluoride (CaF 2 ), strontium fluoride (SrF 2 ), and barium fluoride (BaF 2 ). 2 ), aluminum oxide (Al 2 O 3 ), strontium oxide (SrO), and the like.
  • the second electrode 34 is provided in common to all sub-pixels P so as to cover each organic EL layer 33 and edge cover 32. Further, the second electrode 34 has a function of injecting electrons into the organic EL layer 33. Moreover, in order to improve the efficiency of electron injection into the organic EL layer 33, the second electrode 34 is preferably made of a material with a small work function. Further, the second electrode 34 is electrically connected to the low level power supply line ELVSS, as shown in FIG.
  • examples of materials constituting the second electrode 34 include silver (Ag), aluminum (Al), vanadium (V), calcium (Ca), titanium (Ti), yttrium (Y), and sodium (Na).
  • the second electrode 34 may be made of, for example, magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), astatine (At)/astatine oxide (AtO2). , lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al), etc. Good too.
  • the second electrode 34 may be formed of a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO). . Further, the second electrode 34 may be formed by laminating a plurality of layers made of the above materials. Examples of materials with a small work function include magnesium (Mg), lithium (Li), lithium fluoride (LiF), magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), and sodium.
  • a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), or indium zinc oxide (IZO).
  • the second electrode 34 may be formed by laminating a plurality of layers made of the above materials. Examples of materials with a small work function include magnesium (Mg), lithium (Li), lithium fluoride (LiF), magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag
  • the edge cover 32 is made of, for example, an organic resin material such as polyimide resin or acrylic resin, or a polysiloxane-based SOG material.
  • the sealing film 45 is provided to cover the second electrode 34, and includes a first inorganic sealing film 41, an organic sealing film 42, and a second sealing film laminated in this order on the second electrode 34. It includes an inorganic sealing film 43 and has a function of protecting the organic EL layer 33 of the organic EL element layer 35 from moisture and oxygen.
  • the first inorganic sealing film 41 and the second inorganic sealing film 43 are made of an inorganic insulating film such as a silicon nitride film, a silicon oxide film, a silicon oxynitride film, etc., for example.
  • the organic sealing film 42 is made of an organic resin material such as acrylic resin, epoxy resin, silicone resin, polyurea resin, parylene resin, polyimide resin, or polyamide resin.
  • the display control circuit 150 receives an input image signal DIN and a timing signal group (horizontal synchronization signal, vertical synchronization signal, etc.) TG sent from the outside, and controls the digital video signal DV and the operation of the gate driver 60. It outputs a gate control signal GCTL to control, an emission driver control signal EMCTL to control the operation of the emission driver 70, and a source control signal SCTL to control the operation of the source driver 80.
  • the gate control signal GCTL includes a gate start pulse signal, a gate clock signal, etc.
  • the emission driver control signal EMCTL includes an emission start pulse signal, an emission clock signal, and the like.
  • the source control signal SCTL includes a source start pulse signal, a source clock signal, a latch strobe signal, and the like.
  • the gate driver 60 is electrically connected to the first scanning signal lines PS(1) to PS(i) and the second scanning signal lines NS(0) to NS(i). Then, the gate driver 60 applies the first scanning signal to the first scanning signal lines PS(1) to PS(i) based on the gate control signal GCTL output from the display control circuit 150, and applies the second scanning signal to the first scanning signal line PS(1) to PS(i). A second scanning signal is applied to lines NS(0) to NS(i).
  • the emission driver 70 is electrically connected to the emission control lines EM(1) to EM(i). Then, the emission driver 70 applies a light emission control signal to the light emission control lines EM(1) to EM(i) based on the emission driver control signal EMCTL output from the display control circuit 150.
  • the source driver 80 includes a j-bit shift register, a sampling circuit, a latch circuit, and j D/A converters (not shown).
  • the shift register has j registers connected in cascade, and sequentially transfers the pulses of the source start pulse signal supplied to the first stage register from the input end to the output end based on the source clock signal.
  • sampling pulses are output from the registers at each stage in accordance with the transfer of the pulses.
  • the sampling circuit stores the digital video signal DV based on the sampling pulse.
  • the latch circuit captures and holds one row of digital video signal DV stored in the sampling circuit in accordance with the latch strobe signal.
  • the D/A converter is provided corresponding to each data signal line D(1) to D(j), converts the digital video signal DV held in the latch circuit into an analog voltage, and converts the digital video signal DV held in the latch circuit into an analog voltage.
  • An analog voltage is simultaneously applied as a data signal (data voltage) to all data signal lines D(1) to D(j).
  • data signals are applied to data signal lines D(1) to D(j), first scanning signals are applied to first scanning signal lines PS(1) to PS(i), and second scanning signals are applied to first scanning signal lines PS(1) to PS(i).
  • a second scanning signal is applied to the scanning signal lines NS(0) to NS(i), and a light emission control signal is applied to the light emission control lines EM(1) to EM(i).
  • An image is displayed in display area 50.
  • the first scanning signal PS(n) is at a high level
  • the second scanning signal NS(n-1), the second scanning signal NS(n), and the light emission control signal EM (n) is at a low level.
  • the power supply control transistor 9e and the light emission control transistor 9f are in an on state
  • the anode discharge transistor 9g is in an off state. Therefore, before time t01, a drive current corresponding to the charging voltage of the capacitor 9h is supplied to the organic EL element 35, and the organic EL element 35 emits light according to the magnitude of the drive current.
  • the light emission control signal EM(n) changes from low level to high level, thereby turning off the power supply control transistor 9e and the light emission control transistor 9f.
  • the supply of drive current to the organic EL element 35 is cut off, and the organic EL element 35 is turned off.
  • the anode discharge transistor 9g is turned on by changing the light emission control signal EM(n) from low level to high level.
  • the voltage of the first electrode 31 of the organic EL element 35 is initialized based on the initialization voltage Vini.
  • the second scanning signal NS(n-1) changes from low level to high level, thereby turning on the initialization transistor 9a.
  • the gate voltage of drive transistor 9d is initialized. That is, the gate voltage of the drive transistor 9d becomes equal to the initialization voltage Vini.
  • the second scanning signal NS(n-1) changes from high level to low level, thereby turning off the initialization transistor 9a. Furthermore, at time t03, the second scanning signal NS(n) changes from low level to high level. As a result, the threshold voltage compensation transistor 9b is turned on.
  • the first scanning signal PS(n) changes from high level to low level, thereby turning on the write control transistor 9c.
  • the threshold voltage compensation transistor 9b is turned on at time t03
  • the write control transistor 9c is turned on at time t04, thereby causing the write control transistor 9c, the drive transistor 9d, and the threshold voltage compensation transistor
  • the data signal D(m) is input to the second capacitive electrode of the capacitor 9h via the capacitor 9b. Thereby, the capacitor 9h is charged.
  • the first scanning signal PS(n) changes from low level to high level, thereby turning off the write control transistor 9c.
  • the second scanning signal NS(n) changes from high level to low level, thereby turning off the threshold voltage compensation transistor 9b.
  • the light emission control signal EM(n) changes from high level to low level, thereby turning off the anode discharge transistor 9g and turning on the power supply control transistor 9e and the light emission control transistor 9f.
  • a drive current corresponding to the charging voltage of the capacitor 9h is supplied to the organic EL element 35, and as a result, the organic EL element 35 emits light according to the magnitude of the drive current.
  • the organic EL element 35 in each sub-pixel P emits light with a brightness according to the drive current, and an image is displayed.
  • Ga indicates the behavior of the voltage at node G (NG) when no P-type capacitance is added to node G (NG)
  • Gb indicates the behavior of the voltage at node G (NG) when a P-type capacitance is not added to node G (NG).
  • the behavior of the voltage at the node G (NG) in the case of this embodiment in which a type capacitance is added is shown
  • Gc is the behavior of the voltage at the node G (NG) in the case where an unstable P type capacitance is added to the node G (NG) (which the above invention will solve).
  • 3 shows the behavior of the voltage at node G (NG) in the case where the display unevenness described in the problem described above occurs.
  • the voltage of the node G (Ga, Gb, Gc) is a black potential.
  • the gate voltage of the drive transistor 9d is initialized, and the voltage of the node G (NG) becomes equal to the initialization voltage Vini in Ga, Gb, and Gc.
  • the first scanning signal PS(n) changes from low level to high level, thereby raising the voltage of node G(NG) in Ga, Gb, and Gc.
  • a P-type capacitor is not added (Ga)
  • the voltage of the node G (NG) is raised only to a potential lower than the black potential.
  • a stable P-type capacitor is added (Gb)
  • the voltage of the node G (NG) is pulled up to a potential higher than the black potential.
  • an unstable P-type capacitor is added (Gc) the voltage at the node G (NG) rises to the same level as the black potential.
  • the second scanning signal NS(n) changes from high level to low level, so that the voltage at node G(NG) in Ga, Gb, and Gc is lowered.
  • a P-type capacitor is not added (Ga)
  • the voltage of the node G (NG) which is lower than the black potential
  • a stable P-type capacitor is added (Gb)
  • Gc an unstable P-type capacitor is added (Gc)
  • the voltage of the node G (NG) becomes lower than the black potential.
  • the organic EL display device 100 of this embodiment by adding the P-type capacitor with stable capacitance, the voltage of the gate electrode of the drive transistor 9d can be stably raised, and the black potential can be increased. can be secured.
  • the method for manufacturing the organic EL display device 100 includes a TFT layer forming step, an organic EL element layer forming step, and a sealing film forming step.
  • a base coat film 11 is formed by forming a silicon oxide film (about 100 nm thick) on a resin substrate 10 formed on a glass substrate, for example, by a plasma CVD (Chemical Vapor Deposition) method. .
  • an amorphous silicon film (about 50 nm thick) is formed on the substrate surface on which the base coat film 11 is formed by, for example, plasma CVD, and the amorphous silicon film is crystallized by laser annealing or the like to form polysilicon.
  • the first semiconductor film 12 is patterned to form the first semiconductor layer 12a and the like.
  • the first gate insulating film 13 is formed by depositing a silicon oxide film (about 100 nm thick) on the substrate surface on which the first semiconductor layer 12a and the like are formed, for example, by plasma CVD.
  • the first metal film 14 is formed. 14 is patterned to form the first gate electrode 14a and the like.
  • variations in the line width during manufacturing of the first scanning signal line PS formed by patterning the first metal film 14 will be explained by the line width of the first wiring 17c formed by patterning the second semiconductor film 17 later. greater than the width variation.
  • a part of the first semiconductor layer 12a is made into a conductor, and a first conductor region 12aa and a second conductor region 12ab are formed in the first semiconductor layer 12a. and form a first channel region 12ac.
  • a first interlayer insulating film 15 is formed by forming a silicon nitride film (about 100 nm thick) on the surface of the substrate where a part of the first semiconductor layer 12a has been made conductive, for example, by plasma CVD method. do.
  • the second metal film 16 is formed. 16 is patterned to form a third wiring 16c and the like.
  • variations in the line width during manufacturing of the third wiring 16c formed by patterning the second metal film 16 are explained by variations in the line width of the first wiring 17c formed later by patterning the second semiconductor film 17. greater than the dispersion.
  • a second semiconductor film 17 made of an oxide semiconductor is formed by forming a film of InGaZnO 4 (about 30 nm thick) or the like by, for example, sputtering on the surface of the substrate on which the third wiring 16c and the like are formed. , by patterning the second semiconductor film 17, a second semiconductor layer 17a and the like are formed.
  • the second gate insulating film 18 is formed by depositing a silicon oxide film (about 100 nm thick) on the surface of the substrate on which the second semiconductor layer 17a and the like are formed, for example, by plasma CVD.
  • the third metal film 19 is formed by forming a molybdenum film (about 250 nm thick) by sputtering, for example, on the substrate surface on which the second gate insulating film 18 is formed.
  • the third metal film 19 is formed. 19 is patterned to form a second gate electrode 19a and the like.
  • a silicon oxide film (about 300 nm thick) and a silicon nitride film (about 150 nm thick) are sequentially formed on the substrate surface on which the second gate electrode 19a and the like are formed, for example, by plasma CVD.
  • a second interlayer insulating film 20 is formed. Note that by heat treatment after forming the second interlayer insulating film 20, a part of the second semiconductor layer 17a is made into a conductor, and a third conductor region 17aa (first wiring 17c) and a fourth conductor are formed in the second semiconductor layer 17a. Region 17ab and second channel region 17ac are formed.
  • a titanium film (approximately 50 nm thick), an aluminum film (approximately 400 nm thick), a titanium film (approximately 50 nm thick), etc. are sequentially formed on the surface of the substrate in which the contact hole is formed, for example, by sputtering.
  • the fourth metal film 21 is patterned to form the second wiring 21c and the like.
  • a polyimide-based photosensitive resin film (about 2 ⁇ m thick) is applied to the surface of the substrate on which the second wiring 21c and the like are formed, for example, by spin coating or slit coating. Then, a flattening film 22 is formed by performing prebaking, exposure, development, and postbaking.
  • the TFT layer 30a can be formed.
  • a first electrode 31, an edge cover 32, an organic EL layer 33, and a second electrode 34 are formed on the flattening film 22 of the TFT layer 30a formed in the above TFT layer forming step using a well-known method.
  • An organic EL element layer 40 is formed.
  • ⁇ Sealing film formation process> First, using a mask, an inorganic insulating film such as a silicon nitride film, a silicon oxide film, a silicon oxynitride film, etc.
  • a first inorganic sealing film 41 is formed by forming a film by a plasma CVD method.
  • an organic resin material such as acrylic resin is deposited on the surface of the substrate on which the first inorganic sealing film 41 is formed, for example, by an inkjet method, to form an organic sealing film 42.
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, a silicon oxynitride film, etc., is formed by plasma CVD using a mask on the surface of the substrate on which the organic sealing film 42 has been formed.
  • a sealing film 45 is formed.
  • a laser beam is irradiated from the glass substrate side of the resin substrate 10 to remove the glass substrate from the bottom surface of the resin substrate 10.
  • a protective sheet is attached to the lower surface of the resin substrate 10 from which the glass substrate has been peeled off.
  • the organic EL display device 100 of this embodiment can be manufactured.
  • the P-type capacitor Cgp electrically connected to the first gate electrode 14a of the drive transistor 9d via the second wiring 21c is A first scanning signal line PS formed of a metal film 14, a first interlayer insulating film 15 provided to cover the first scanning signal line PS, and a second metal film 16 formed on the first interlayer insulating film 15.
  • a third wiring 16c is provided, and a first wiring 17c is provided on the third wiring 16c.
  • the first wiring 17c is provided so as to cover the third wiring 16c at least on the first scanning signal line PS, it is assumed that the variation in the width of the third wiring 16c in the P-type capacitance Cgp is Even if the width is large, the width of the first wiring 17c provided to cover the third wiring 16c is small, so the width of the conductive layer overlapping the first scanning signal line PS via the first interlayer insulating film 15 is not uniform. The width of the first wiring 17c is small. Thereby, variations in the electric capacitance of the P-type capacitor Cgp can be suppressed, and the voltage of the first gate electrode 14a of the drive transistor 9d can be stably raised. Since the voltage of the first gate electrode 14a of the drive transistor 9d is stably raised in each sub-pixel P, it is possible to suppress the occurrence of display unevenness in the organic EL display device 100.
  • the third wiring 16c formed of the second metal film 16 is below the first wiring 17c formed of the second semiconductor film 17 made of an oxide semiconductor. is arranged, so that when forming a contact hole reaching the first interconnect 17c in the laminated film of the second gate insulating film 18 and the second interlayer insulating film 20, the contact hole penetrates through the first interconnect 17c and the contact hole reaches the first interconnect 17c. Penetration of the interlayer insulating film 15 can also be suppressed.
  • the contact hole penetrates the first interlayer insulating film 15, the second wiring 21c and the first scanning signal line PS will be short-circuited, making it impossible to form the P-type capacitor Cgp.
  • the organic EL display device 100 of the present embodiment since the base coat film 11 made of an inorganic insulating film is provided between the resin substrate 10 and the first semiconductor layer 12a, the film of the first semiconductor layer 12a is Peeling can be suppressed.
  • FIG. 8 shows a second embodiment of a display device according to the present invention.
  • FIG. 8 is a plan view of the TFT layer 30b constituting the organic EL display device of this embodiment, and corresponds to FIG. 3 described in the first embodiment.
  • the same parts as in FIGS. 1 to 7 are denoted by the same reference numerals, and detailed explanation thereof will be omitted.
  • the organic EL display device 100 includes the TFT layer 30a provided with the first scanning signal line PS having a constant width.
  • An organic EL display device including a TFT layer 30b provided with a scanning signal line PS is illustrated.
  • the organic EL display device of this embodiment includes a display area 50 in which a plurality of sub-pixels P are provided in a matrix, and a frame around the display area 50.
  • the device includes a gate driver 60, an emission driver 70, and a source driver 80 provided in the region.
  • a display electrically connected to the gate driver 60, the emission driver 70, and the source driver 80 is provided as in the organic EL display device 100 of the first embodiment.
  • a control circuit 150 is provided.
  • the organic EL display device of this embodiment includes a resin substrate 10 provided as a base substrate, a TFT layer 30b provided on the resin substrate 10, and an organic EL element layer provided as a light emitting element layer on the TFT layer 30b. 40, and a sealing film 45 provided on the organic EL element layer 40.
  • the TFT layer 30b includes a base coat film 11 provided on the resin substrate 10, and a P-channel type 4 film provided on the base coat film 11 for each sub-pixel P.
  • the base coat film 11, the first semiconductor film 12, the first gate insulating film 13, the first metal film 14, the first interlayer insulating film 15 , a second metal film 16 , a second semiconductor film 17 , a second gate insulating film 18 , a third metal film 19 , a second interlayer insulating film 20 , a fourth metal film 21 and a planarization film 22 are sequentially formed on the resin substrate 10 .
  • first scanning signal lines PS(1) to PS(i) and (i+1) number of second scanning signal lines are provided, similarly to the TFT layer 30a of the first embodiment.
  • Signal lines NS(0) to NS(i), i emission control lines EM(1) to EM(i), j data signal lines D(1) to D(j), high level power supply line, A low level power line and an initialization power line are provided.
  • the first scanning signal line PS has a wide portion W that is wider than the adjacent portion in a portion where the first wiring 17d in each sub-pixel P covers the third wiring 16c. are doing.
  • the write control transistors 9c, A drive transistor 9d, a power supply control transistor 9e, and a light emission control transistor 9f are provided, and three N-channel type second transistors 9B having a second semiconductor layer 17a formed of an oxide semiconductor include an initialization transistor 9a and a threshold value.
  • a voltage compensation transistor 9b and an anode discharge transistor 9g are provided.
  • the third conductor region 17aa of the initialization transistor 9a and the third conductor region 17aa of the threshold voltage compensation transistor 9b are connected to the first wiring 17d formed by the second semiconductor film 17, as shown in FIG. are electrically connected via.
  • the first wiring 17d is provided so that the portion overlapping the wide portion W extends in a direction perpendicular to the first scanning signal line PS.
  • the length La for example, about 10 ⁇ m
  • the length La for example, about 10 ⁇ m
  • the length Lb for example, about 5 ⁇ m
  • the first wiring 17d forms a P-type capacitor Cgp in a portion overlapping with the first scanning signal line PS(n).
  • the P-type capacitor Cgp is connected to the first scanning signal line PS formed by the first metal film 14, the first interlayer insulating film 15 provided so as to cover the first scanning signal line PS, and the first interlayer insulating film 15 provided so as to cover the first scanning signal line PS.
  • the third wiring 16c is provided on the insulating film 15 by the second metal film 16, and the first wiring 17d is provided so as to cover the third wiring 16c at least on the first scanning signal line PS. Note that the numerical values of the lengths La and Lb mentioned above are merely illustrative since they vary depending on the definition and configuration of the panel.
  • the organic EL element 35 emits light with a brightness according to the drive current. Image display is performed.
  • the organic EL display device of this embodiment has a shape when patterning the first metal film 14 and a shape of the second semiconductor film 17 in the TFT layer forming step in the manufacturing method of the organic EL display device 100 of the first embodiment. It can be manufactured by changing the shape when patterning.
  • the P-type capacitor Cgp electrically connected to the first gate electrode 14a of the drive transistor 9d via the second wiring 21c is A first scanning signal line PS formed by the film 14, a first interlayer insulating film 15 provided to cover the first scanning signal line PS, and a second metal film 16 provided on the first interlayer insulating film 15.
  • the first wiring 17d is provided on the third wiring 16c and the third wiring 16c.
  • the first wiring 17d is provided so as to cover the third wiring 16c at least on the first scanning signal line PS, it is assumed that variations in the width of the third wiring 16c occur in the P-type capacitance Cgp.
  • the width of the first wiring 17d provided to cover the third wiring 16c is small, so the width of the conductive layer overlapping the first scanning signal line PS with the first interlayer insulating film 15 interposed therebetween is small.
  • the width of the first wiring 17d is small. Thereby, variations in the electric capacitance of the P-type capacitor Cgp can be suppressed, and the voltage of the first gate electrode 14a of the drive transistor 9d can be stably raised. Since the voltage of the first gate electrode 14a of the drive transistor 9d is stably raised in each sub-pixel P, it is possible to suppress the occurrence of display unevenness in the organic EL display device.
  • the length La of the portion of the first wiring 17d that overlaps with the wide portion W along the direction perpendicular to the first scanning signal line PS is equal to the length La of the portion where the first scanning signal line PS extends. It is longer than the length Lb of the portion of the first wiring 17d along the direction that overlaps with the wide portion W.
  • the variation in the width direction (X direction) of the first wiring 17d made of an oxide semiconductor formed by the second semiconductor film 17 made of an oxide semiconductor is determined by the first scanning signal formed by the first metal film 14. This tends to be smaller than the variation in the width direction (Y direction) of the line PS.
  • the variation in the X direction of the first wiring 17d is set to ⁇ 1 ⁇ m
  • the variation in the Y direction of the first scanning signal line PS is set to ⁇ 2 ⁇ m
  • the length La is set to 10 ⁇ m due to the magnitude relationship of length La>length Lb.
  • the area of La ⁇ Lb which is proportional to the electric capacitance of the P-type capacitor Cgp, is (8 to 12 ⁇ m) ⁇ (4 to 6 ⁇ m), 32 to 72 ⁇ m 2 .
  • the third wiring 16c formed of the second metal film 16 is located below the first wiring 17d formed of the second semiconductor film 17 made of an oxide semiconductor. Therefore, when forming a contact hole reaching the first interconnect 17d in the laminated film of the second gate insulating film 18 and the second interlayer insulating film 20, the contact hole penetrates through the first interconnect 17d, Penetrating through the insulating film 15 can also be suppressed.
  • the contact hole penetrates the first interlayer insulating film 15 the second wiring 21c and the first scanning signal line PS will be short-circuited, making it impossible to form the P-type capacitor Cgp.
  • the organic EL display device of the present embodiment since the base coat film 11 made of an inorganic insulating film is provided between the resin substrate 10 and the first semiconductor layer 12a, peeling of the first semiconductor layer 12a is prevented. can be suppressed.
  • the organic EL layer has a five-layer stacked structure including a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer. It may be a three-layer stacked structure including a hole transport layer that also serves as a layer, a light emitting layer, and an electron injection layer that also serves as an electron transport layer.
  • an organic EL display device is illustrated in which the first electrode is an anode and the second electrode is a cathode, but the present invention reverses the stacked structure of the organic EL layer and uses the first electrode as a cathode. Therefore, it can also be applied to an organic EL display device in which the second electrode is an anode.
  • an organic EL display device is used as an example of a display device, but the present invention can be applied to a display device including a plurality of light emitting elements driven by an electric current, for example.
  • the present invention can be applied to a display device equipped with a QLED (Quantum-dot light emitting diode), which is a light-emitting element using a layer containing quantum dots.
  • QLED Quantum-dot light emitting diode
  • the present invention is useful for flexible display devices.

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Abstract

トランジスタ（９ａ）とトランジスタ（９ｂ）とが第１配線（１７ｃ）を介して接続され、トランジスタ（９ｄ）のゲート電極が第２配線（２１ｃ）を介して第１配線（１７ｃ）に接続され、各サブ画素において、トランジスタ（９ｃ）のゲート電極の第１走査信号線（ＰＳ）と、トランジスタ（９ｂ）のゲート電極の第２走査信号線（ＮＳ）と、トランジスタ（９ａ）のゲート電極の第２走査信号線（ＮＳ）とが互いに平行に延びるように設けられ、第２配線（２１ｃ）には、第３配線（１６ｃ）が接続され、第１配線（１７ｃ）は、第１走査信号線（ＰＳ）上で第３配線（１６ｃ）を覆うように設けられている。

Description

表示装置
　本発明は、表示装置に関するものである。
　近年、液晶表示装置に代わる表示装置として、有機エレクトロルミネッセンス（electroluminescence、以下、「ＥＬ」とも称する）素子を用いた自発光型の有機ＥＬ表示装置が注目されている。この有機ＥＬ表示装置では、画像の最小単位であるサブ画素毎に複数の薄膜トランジスタ（thin film transistor、以下、「ＴＦＴ」とも称する）が設けられている。ここで、ＴＦＴを構成する半導体層としては、例えば、移動度が高いポリシリコンからなる半導体層、リーク電流が小さいＩｎ－Ｇａ－Ｚｎ－Ｏ等の酸化物半導体からなる半導体層等がよく知られている。
　例えば、特許文献１には、ポリシリコン半導体を用いた第１のＴＦＴ、及び酸化物半導体を用いた第２のＴＦＴが基板上にそれぞれ形成されたハイブリッド構造を有する表示装置が開示されている。
特開２０２０－１７５５８号公報
　ところで、初期化トランジスタ、閾値電圧補償トランジスタ、書込制御トランジスタ、駆動トランジスタ、電源供給制御トランジスタ及び発光制御トランジスタの６つのＴＦＴがサブ画素毎に設けられた有機ＥＬ表示装置において、初期化トランジスタ及び閾値電圧補償トランジスタに酸化物半導体を用い、書込制御トランジスタ、駆動トランジスタ、電源供給制御トランジスタ及び発光制御トランジスタにポリシリコンを用いることが提案されている。ここで、酸化物半導体を用いた閾値電圧補償トランジスタは、Ｎチャネル型であるので、閾値電圧補償トランジスタに電気的に接続された駆動トランジスタのゲート電極（ノードＧ）の電圧が、閾値電圧補償トランジスタのオフ時に起こるフィードスルー、及び駆動トランジスタのゲート電極に繋がる配線とＮチャネル型のトランジスタに走査信号を伝達するための走査信号線との交差する部分に形成されるＮ型容量により、マイナス側に引き込まれてしまう。そうなると、そのサブ画素の駆動トランジスタにおいて、消灯状態の黒電位が出難くなるので、表示むらが発生してしまう。そこで、Ｐチャネル型のトランジスタに走査信号を伝達するための走査信号線を利用してＰ型容量を形成し、そのＰ型容量を駆動トランジスタのゲート電極に電気的に接続することにより、ノードＧの電圧を引き上げる手段が講ぜられる。しかしながら、Ｐ型容量は、走査信号線及び金属層が重なる部分と、走査信号線及び酸化物半導体からなる配線層が重なる部分とに分かれて形成されるので、製造ばらつき（例えば、金属層の線幅のばらつき）により、その電気容量がばらついてしまう。そうなると、ノードＧの電圧を安定して引き上げられないことにより、表示むらが発生してしまうので、改善の余地がある。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、Ｐ型容量の電気容量のばらつきを抑制して、駆動トランジスタのゲート電極の電圧を安定して引き上げることにある。
　上記目的を達成するために、本発明に係る表示装置は、ベース基板と、上記ベース基板上に設けられ、ポリシリコンからなる第１半導体膜、第１無機絶縁膜、第１金属膜、第２無機絶縁膜、第２金属膜、酸化物半導体からなる第２半導体膜、第３無機絶縁膜、第３金属膜、第４無機絶縁膜及び第４金属膜が順に積層された薄膜トランジスタ層とを備え、上記薄膜トランジスタ層には、互いに離間するように第１導体領域及び第２導体領域が規定されて該第１導体領域及び該第２導体領域の間に第１チャネル領域が規定された上記第１半導体膜により形成された第１半導体層、並びに上記第１チャネル領域に重なるように上記第１金属膜により形成された第１ゲート電極を有する第１トランジスタと、互いに離間するように第３導体領域及び第４導体領域が規定されて該第３導体領域及び該第４導体領域の間に第２チャネル領域が規定された上記第２半導体膜により形成された第２半導体層、並びに上記第２チャネル領域に重なるように上記第３金属膜により形成された第２ゲート電極を有する第２トランジスタとが表示領域を構成するサブ画素毎に設けられ、上記第１トランジスタとして、書込制御トランジスタ、駆動トランジスタ、電源供給制御トランジスタ及び発光制御トランジスタが設けられ、上記第２トランジスタとして、初期化トランジスタ及び閾値電圧補償トランジスタが設けられ、上記初期化トランジスタにおける上記第３導体領域と上記閾値電圧補償トランジスタにおける上記第３導体領域とが上記第２半導体膜により形成された第１配線を介して電気的に接続され、上記駆動トランジスタにおける上記第１ゲート電極が上記第４金属膜により形成された第２配線を介して上記第１配線に電気的に接続され、上記各サブ画素には、上記書込制御トランジスタにおける上記第１ゲート電極に電気的に接続され、上記第１金属膜により形成された第１走査信号線と、該第１走査信号線の一方の側方において上記閾値電圧補償トランジスタにおける上記第２ゲート電極に電気的に接続され、上記第３金属膜により形成された第２走査信号線と、上記第１走査信号線の他方の側方において上記初期化トランジスタにおける上記第２ゲート電極に電気的に接続され、上記第３金属膜により形成された他の第２走査信号線とが互いに平行に延びるように設けられ、上記第２配線には、上記第２金属膜により形成された第３配線が電気的に接続された表示装置であって、上記第１配線は、少なくとも上記第１走査信号線上において、上記第３配線を覆うように設けられていることを特徴とする。
　本発明によれば、Ｐ型容量の電気容量のばらつきを抑制して、駆動トランジスタのゲート電極の電圧を安定して引き上げることができる。
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の全体構成のブロック図である。 図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の画素回路の等価回路図である。 図３は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の平面図である。 図４は、本発明の第１の実施形態に係る有機ＥＬ表示装置の断面図である。 図５は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の積層膜の構造を概略的に示す断面図である。 図６は、図３中のVI－VI線に沿ったＴＦＴ層の断面図である。 図７は、本発明の第１の実施形態に係る有機ＥＬ表示装置の画素回路の動作を説明するためのタイミングチャートである。 図８は、本発明の第２の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の平面図であり、図３に相当する図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《第１の実施形態》
　図１～図７は、本発明に係る表示装置の第１の実施形態を示している。なお、以下の各実施形態では、発光素子層を備えた表示装置として、有機ＥＬ素子層を備えた有機ＥＬ表示装置を例示する。ここで、図１は、本実施形態の有機ＥＬ表示装置１００の全体構成のブロック図である。また、図２は、有機ＥＬ表示装置１００を構成するＴＦＴ層３０ａの画素回路の等価回路図である。また、図３は、ＴＦＴ層３０ａの平面図である。また、図４は、有機ＥＬ表示装置１００の断面図である。また、図５は、ＴＦＴ層３０ａの積層膜の構造を概略的に示す断面図である。また、図６は、図３中のVI－VI線に沿ったＴＦＴ層３０ａの断面図である。また、図７は、有機ＥＬ表示装置１００の画素回路の動作を説明するためのタイミングチャートである。なお、図４及び図５の断面図では、図３の平面図中の構成要素に対応するものに対して、図３の平面図でのハッチングと同じハッチングを用いている。
　有機ＥＬ表示装置１００は、図１に示すように、複数のサブ画素Ｐがマトリクス状に設けられた表示領域５０と、表示領域５０の周囲の額縁領域に設けられたゲートドライバ６０、エミッションドライバ７０及びソースドライバ８０とを備えている。なお、有機ＥＬ表示装置１００の外部には、図１に示すように、ゲートドライバ６０、エミッションドライバ７０及びソースドライバ８０に電気的に接続された表示制御回路１５０が設けられている。
　また、有機ＥＬ表示装置１００は、図４に示すように、ベース基板として設けられた樹脂基板１０と、樹脂基板１０上に設けられたＴＦＴ層３０ａと、ＴＦＴ層３０ａ上に発光素子層として設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０上に設けられた封止膜４５とを備えている。
　樹脂基板１０は、例えば、ポリイミド樹脂等により構成されている。
　ＴＦＴ層３０ａは、図４に示すように、樹脂基板１０上に設けられたベースコート膜１１と、ベースコート膜１１上にサブ画素Ｐ毎に設けられたＰチャネル型の４つの第１トランジスタ９Ａ、Ｎチャネル型の３つの第２トランジスタ９Ｂ、及び１つのキャパシタ９ｈ（図２参照）と、各第１トランジスタ９Ａ、各第２トランジスタ９Ｂ及び各キャパシタ９ｈ上に設けられた平坦化膜２２とを備えている。また、ＴＦＴ層３０ａでは、図５に示すように、ベースコート膜１１、第１半導体膜１２、第１ゲート絶縁膜１３、第１金属膜１４、第１層間絶縁膜１５、第２金属膜１６、第２半導体膜１７、第２ゲート絶縁膜１８、第３金属膜１９、第２層間絶縁膜２０、第４金属膜２１及び平坦化膜２２が樹脂基板１０上に順に積層されている。ここで、ベースコート膜１１、第１無機絶縁膜として設けられた第１ゲート絶縁膜１３、第２無機絶縁膜として設けられた第１層間絶縁膜１５、第３無機絶縁膜として設けられた第３ゲート絶縁膜１８、及び第４無機絶縁膜として設けられた第２層間絶縁膜２０は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の単層膜又は積層膜により構成されている。なお、少なくとも第１層間絶縁膜１５及び第３ゲート絶縁膜１８の後述する第２半導体層１７ａ側は、酸化シリコン膜により構成されている。また、第１半導体膜１２は、ポリシリコンからなり、例えば、後述する第１半導体層１２ａ等を形成するための膜である。また、第１金属膜１４は、例えば、後述する第１ゲート電極１４ａ等を形成するための膜である。また、第２金属膜１６は、例えば、後述する第３配線１６ｃ等を形成するための膜である。また、第２半導体膜１７は、酸化物半導体からなり、例えば、後述する第２半導体層１７ａや第１配線１７ｃ等を形成するための膜であり、その膜厚（例えば、３０ｎｍ程度）が第２金属膜１６の膜厚（例えば、２５０ｎｍ程度）よりも小さくなっている。また、第３金属膜１９は、例えば、後述する第２ゲート電極１９ａ等を形成するための膜である。また、第４金属膜２１は、例えば、後述する第２配線２１ｃ等を形成するための膜である。
　ＴＦＴ層３０ａの表示領域５０には、図１に示すように、ｉ本の第１走査信号線ＰＳ（１）～ＰＳ（ｉ）、（ｉ＋１）本の第２走査信号線ＮＳ（０）～ＮＳ（ｉ）、ｉ本の発光制御線ＥＭ（１）～ＥＭ（ｉ）、及びｊ本のデータ信号線Ｄ（１）～Ｄ（ｊ）が設けられている。なお、ｉ及びｊは、２以上の整数であり、ｎは、１以上ｉ以下の整数であり、ｍは、１以上ｊ以下の整数である。また、図１では、表示領域５０内において、第１走査信号線ＰＳ、第２走査信号線ＮＳ及びデータ信号線Ｄの図示を省略している。ここで、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）は、Ｐチャネル型のトランジスタ用の制御信号である第１走査信号を伝達するための信号線である。また、第２走査信号線ＮＳ（０）～ＮＳ（ｉ）は、Ｎチャネル型のトランジスタ用の制御信号である第２走査信号を伝達するための信号線である。また、発光制御線ＥＭ（１）～ＥＭ（ｉ）は、発光制御信号を伝達するための信号線である。なお、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）と、第２走査信号線ＮＳ（０）～ＮＳ（ｉ）と、発光制御線ＥＭ（１）～ＥＭ（ｉ）とは、図３に示すように、互いに平行（並行）に設けられている。また、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）と、データ信号線Ｄ（１）～Ｄ（ｊ）とは、図３に示すように、互いに直交するように設けられている。また、後述する図７のタイミングチャートでは、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）にそれぞれ与えられる第１走査信号にも符号ＰＳ（１）～ＰＳ（ｉ）を付し、第２走査信号線ＮＳ（０）～ＮＳ（ｉ）にそれぞれ与えられる第２走査信号にも符号ＮＳ（０）～ＮＳ（ｉ）を付し、発光制御線ＥＭ（１）～ＥＭ（ｉ）にそれぞれ与えられる発光制御信号にも符号ＥＭ（１）～ＥＭ（ｉ）を付し、データ信号線Ｄ（１）～Ｄ（ｊ）にそれぞれ与えられるデータ信号（データ電圧）にも符号Ｄ（１）～Ｄ（ｊ）を付している。
　さらに、ＴＦＴ層３０ａの表示領域５０には、後述する有機ＥＬ素子３５を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給する電源線（以下、「ハイレベル電源線」という。）、有機ＥＬ素子３５を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給する電源線（以下、「ローレベル電源線」という。）、及び初期化電圧Ｖｉｎｉを供給する電源線（以下、「初期化電源線」という。）が設けられている。なお、本実施形態では、必要に応じて、ハイレベル電源線にも符号ＥＬＶＤＤを付し、ローレベル電源線にも符号ＥＬＶＳＳを付し、初期化電源線にも符号Ｖｉｎｉを付している。また、ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、及び初期化電圧Ｖｉｎｉは、図示しない電源回路から供給される。
　第１トランジスタ９Ａは、図４に示すように、ベースコート膜１１上に設けられた第１半導体層１２ａと、第１半導体層１２ａ上に第１ゲート絶縁膜１３を介して設けられた第１ゲート電極１４ａとを備えている。
　第１半導体層１２ａは、例えば、ＬＴＰＳ（low temperature polysilicon）等のポリシリコンからなる第１半導体膜１２により形成され、図４に示すように、互いに離間するように規定された第１導体領域１２ａａ及び第２導体領域１２ａｂと、第１導体領域１２ａａ及び第２導体領域１２ａｂの間に規定された第１チャネル領域１２ａｃとを備えている。
　第１ゲート電極１４ａは、第１金属膜１４に形成され、図４に示すように、第１半導体層１２ａの第１チャネル領域１２ａｃに重なるように設けられ、第１半導体層１２ａの第１導体領域１２ａａ及び第２導体領域１２ａｂの間の導通を制御するように構成されている。
　なお、第１トランジスタ９Ａには、必要に応じて、第１ゲート絶縁膜１３、第１層間絶縁膜１５、第２ゲート絶縁膜１８及び第２層間絶縁膜２０の積層膜に形成された２つのコンタクトホールを介して、第１半導体層１２ａの第１導体領域１２ａａ及び第２導体領域１２ａｂに電気的にそれぞれ接続され、第２層間絶縁膜２０上に形成された第１端子電極及び第２端子電極が設けられている。
　第２トランジスタ９Ｂは、図４に示すように、第１層間絶縁膜１５上に設けられた第２半導体層１７ａと、第２半導体層１７ａ上に第２ゲート絶縁膜１８を介して設けられた第２ゲート電極１９ａとを備えている。
　第２半導体層１７ａは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系等の酸化物半導体により形成され、図４に示すように、互いに離間するように規定された第３導体領域１７ａａ及び第４導体領域１７ａｂと、第３導体領域１７ａａ及び第４導体領域１７ａｂの間に規定された第２チャネル領域１７ａｃとを備えている。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は特に限定されない。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の代わりに、他の酸化物半導体を含んでいてもよい。他の酸化物半導体としては、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えば、Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。ここで、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）及びＺｎ（亜鉛）の三元系酸化物である。また、他の酸化物半導体としては、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）等を含んでいてもよい。なお、Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素、１７族元素等のうち１種又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態のもの、多結晶状態のもの、非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。
　第２ゲート電極１９ａは、第３金属膜１９により形成され、図４に示すように、第２半導体層１７ａの第２チャネル領域１７ａｃに重なるように設けられ、第２半導体層１７ａの第３導体領域１７ａａ及び第４導体領域１７ａｂの間の導通を制御するように構成されている。
　なお、第２トランジスタ９Ｂには、必要に応じて、第２ゲート絶縁膜１８及び第２層間絶縁膜２０の積層膜に形成された２つのコンタクトホール、並びに第３導体領域１７ａａ及び第４導体領域１７ａｂに接するように第２金属膜１６により形成された導電層を介して、第２半導体層１７ａの第３導体領域１７ａａ及び第４導体領域１７ａｂに電気的にそれぞれ接続され、第２層間絶縁膜２０上に形成された第３端子電極及び第４端子電極が設けられている。
　本実施形態では、ポリシリコンにより形成された第１半導体層１２ａを有するＰチャネル型の４つの第１トランジスタ９Ａとして、後述する書込制御トランジスタ９ｃ、駆動トランジスタ９ｄ、電源供給制御トランジスタ９ｅ及び発光制御トランジスタ９ｆが設けられ、酸化物半導体により形成された第２半導体層１７ａを有するＮチャネル型の３つの第２トランジスタ９Ｂとして、後述する初期化トランジスタ９ａ、閾値電圧補償トランジスタ９ｂ及び陽極放電トランジスタ９ｇを設けられている（図２参照）。なお、図２の等価回路図では、各トランジスタ９ｃ、９ｄ、９ｅ、９ｆの第１端子電極（第１導体領域１２ａａ）及び第２端子電極（第２導体領域１２ａｂ）を丸数字の１及び２で示し、各トランジスタ９ａ、９ｂ、９ｇの第３端子電極（第３導体領域１７ａａ）及び第４端子電極（第４導体領域１７ａｂ）を丸数字の３及び４で示し、後述するキャパシタ９ｈの第１容量電極及び第２容量電極を丸数字の５及び６で示している。
　初期化トランジスタ９ａは、図２及び図３に示すように、その第２ゲート電極１９ａが（ｎ－１）行目の第２走査信号線ＮＳ（ｎ－１）の一部であることにより第２走査信号線ＮＳ（ｎ－１）に電気的に接続され、その第３端子電極（第３導体領域１７ａａ）が閾値電圧補償トランジスタ９ｂの第３端子電極（第３導体領域１７ａａ）、駆動トランジスタ９ｄの第１ゲート電極１４ａ、及びキャパシタ９ｈの第２容量電極に接続され、その第４端子電極（第４導体領域１７ａｂ）が初期化電源線Ｖｉｎｉに電気的に接続されている。ここで、初期化トランジスタ９ａの第３導体領域１７ａａと閾値電圧補償トランジスタ９ｂの第３導体領域１７ａａとは、図３に示すように、第２半導体膜１７により形成された第１配線１７ｃを介して、電気的に接続されている。なお、第１配線１７ｃは、初期化トランジスタ９ａ及び閾値電圧補償トランジスタ９ｂの各第３導体領域１７ａａにより構成されている。また、初期化トランジスタ９ａの第４導体領域１７ａｂは、その下層に積層されて第２金属膜１６により形成された導電層、及びその導電層の下層の第１層間絶縁膜１５に形成されたコンタクトホールを介して、第１金属膜１４により形成された初期化電源線Ｖｉｎｉに電気的に接続されている。また、初期化トランジスタ９ａの第２ゲート電極１９ａとして機能する第２走査信号線ＮＳは、第３金属膜１９により形成されている。
　第１配線１７ｃは、図３に示すように、第１走査信号線ＰＳ（ｎ）と重なる部分にＰ型容量Ｃｇｐを構成している。ここで、Ｐ型容量Ｃｇｐは、図６に示すように、第１金属膜１４により形成された配線層１４ｂからなる第１走査信号線ＰＳと、第１走査信号線ＰＳを覆うように設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５上に第２金属膜１６により設けられた第３配線１６ｃと、少なくとも第１走査信号線ＰＳ上において第３配線１６ｃを覆うように第３配線１６ｃ上に直に設けられた第１配線１７ｃとを備えている。また、Ｐ型容量Ｃｇｐは、第１走査信号線ＰＳ（ｎ）がローレベルからハイレベルに変化する際に、駆動トランジスタ９ｄの第１ゲート電極１４ａの電圧、すなわち、ノードＧ（図２中のＮＧ）の電圧を引き上げるように構成されている。
　閾値電圧補償トランジスタ９ｂは、図２及び図３に示すように、その第２ゲート電極１９ａがｎ行目の第２走査信号線ＮＳ（ｎ）の一部であることにより、第２走査信号線ＮＳ（ｎ）に電気的に接続され、その第３端子電極（第３導体領域１７ａａ）が初期化トランジスタ９ａの第３端子電極、駆動トランジスタ９ｄの第１ゲート電極１４ａ、及びキャパシタ９ｈの第２容量電極に電気的に接続され、その第４端子電極（第４導体領域１７ａｂ）が駆動トランジスタ９ｄの第２端子電極（第２導体領域１２ａｂ）、及び発光制御トランジスタ９ｆの第１端子電極（第１導体領域１２ａａ）に電気的に接続されている。ここで、閾値電圧補償トランジスタ９ｂの第４導体領域１７ａｂは、その下層に積層されて第２金属膜１６により形成された導電層、及びその導電層の下層の第１層間絶縁膜１５及び第１ゲート絶縁膜１３の積層膜に形成されたコンタクトホールを介して、駆動トランジスタ９ｄの第２導体領域１２ａｂに電気的に接続されている。
　書込制御トランジスタ９ｃは、図２及び図３に示すように、その第１ゲート電極１４ａがｎ行目の第１走査信号線ＰＳ（ｎ）の一部であることにより、第１走査信号線ＰＳ（ｎ）に電気的に接続され、その第１端子電極（第１導体領域１２ａａ）がｍ列目のデータ信号線Ｄ（ｍ）に電気的に接続され、その第２端子電極（第２導体領域１２ａｂ）が駆動トランジスタ９ｄの第１端子電極（第１導体領域１２ａａ）、及び電源供給制御トランジスタ９ｅの第２端子電極（第２導体領域１２ａｂ）に電気的に接続されている。ここで、書込制御トランジスタ９ｃの第１ゲート電極１４ａとして機能する第１走査信号線ＰＳは、第１金属膜１４により形成されている。
　駆動トランジスタ９ｄは、図２及び図３に示すように、その第１ゲート電極１４ａが初期化トランジスタ９ａの第３端子電極（第３導体領域１７ａａ）、閾値電圧補償トランジスタ９ｂの第３端子電極（第３導体領域１７ａａ）、及びキャパシタ９ｈの第２容量電極に電気的に接続され、その第１端子電極（第１導体領域１２ａａ）が書込制御トランジスタ９ｃの第２端子電極（第２導体領域１２ａｂ）、電源供給制御トランジスタ９ｅの第２端子電極（第２導体領域１２ａｂ）に電気的に接続され、その第２端子電極（第２導体領域１２ａｂ）が閾値電圧補償トランジスタ９ｂの第４端子電極（第４導体領域１７ａｂ）、及び発光制御トランジスタ９ｆの第１端子電極（第１導体領域１２ａａ）に電気的に接続されている。なお、駆動トランジスタ９ｄの第１端子電極（第１導体領域１２ａａ）には、有機ＥＬ素子３５を発光させる期間にハイレベル電源電圧ＥＬＶＤＤが入力され、キャパシタ９ｈへの書き込みを行う期間にデータ信号Ｄ（ｍ）が入力される。ここで、駆動トランジスタ９ｄの第１ゲート電極１４ａと、初期化トランジスタ９ａ及び閾値電圧補償トランジスタ９ｂの各第３導体領域１７ａａ、すなわち、第１配線１７ｃとは、第４金属膜２１により形成された第２配線２１ｃを介して電気的に接続されている。なお、駆動トランジスタ９ｄの第１導体領域１２ａａは、書込制御トランジスタ９ｃの第２導体領域１２ａｂ、及び電源供給制御トランジスタ９ｅの第２導体領域１２ａｂと一体に設けられていることにより、書込制御トランジスタ９ｃの第２導体領域１２ａｂ、及び電源供給制御トランジスタ９ｅの第２導体領域１２ａｂに電気的に接続されている。また、駆動トランジスタ９ｄの第２導体領域１２ａｂは、発光制御トランジスタ９ｆの第１導体領域１２ａａと一体に設けられていることにより、発光制御トランジスタ９ｆの第１導体領域１２ａａに電気的に接続されている。
　第２配線２１ｃは、図３に示すように、第１走査信号線ＰＳ（ｎ）の一方の側方（図中の下側）に配置する第２走査信号線ＮＳ（ｎ）と交差（直交）するように設けられ、第２走査信号線ＮＳ（ｎ）と重なる部分にＮ型容量Ｃｇｎを構成している。ここで、Ｎ型容量Ｃｇｎは、第３金属膜１９により形成された第２走査信号線ＮＳと、第２走査信号線ＮＳを覆うように設けられた第２層間絶縁膜２０と、第２層間絶縁膜２０上に設けられた第２配線２１ｃとを備えている。また、Ｎ型容量Ｃｇｎは、第２走査信号線ＮＳ（ｎ）がハイレベルからローレベルに変化する際に、駆動トランジスタ９ｄの第１ゲート電極１４ａの電圧、すなわち、ノードＧ（ＮＧ）の電圧を引き下げるように構成されている。なお、Ｎ型容量Ｃｇｎの電気容量は、Ｐ型容量Ｃｇｐの電気容量よりも小さくなるように設計されている。また、第２配線２１ｃには、図６に示すように、第２ゲート絶縁膜１８及び第２層間絶縁膜２０の積層膜に形成されたコンタクトホールＨ、及び第１配線１７ｃを介して、第３配線１６ｃが電気的に接続されている。そして、コンタクトホールＨは、図６に示すように、第１走査信号線ＰＳ上に配置され、第１配線１７ｃを貫通するように設けられていてもよい。すなわち、コンタクトホールＨは、図３及び図６に示すように、平面視で第３配線１６ｃと重なる領域であって、平面視で第１配線１７ｃと第３配線１６ｃとが重なる領域に設けられており、第１配線１７ｃを貫通するように設けられていてもよい。
　電源供給制御トランジスタ９ｅは、図２及び図３に示すように、その第１ゲート電極１４ａがｎ行目の発光制御線ＥＭ（ｎ）の一部であることにより、発光制御線ＥＭ（ｎ）に電気的に接続され、その第１端子電極（第１導体領域１２ａａ）がハイレベル電源線ＥＬＶＤＤ、及びキャパシタ９ｈの第１容量電極に電気的に接続され、その第２端子電極（第２導体領域１２ａｂ）が書込制御トランジスタ９ｃの第２端子電極（第２導体領域１２ａｂ）、及び駆動トランジスタ９ｄの第１端子電極（第１導体領域１２ａａ）に電気的に接続されている。なお、発光制御線ＥＭは、図３に示すように、第１金属膜１４により形成された配線層と、第３金属膜１９により形成された配線層とを備えている。
　発光制御トランジスタ９ｆは、図２及び図３に示すように、その第１ゲート電極１４ａがｎ行目の発光制御線ＥＭ（ｎ）の一部であることにより、発光制御線ＥＭ（ｎ）に電気的に接続され、その第１端子電極（第１導体領域１２ａａ）が閾値電圧補償トランジスタ９ｂの第４端子電極（第４導体領域１７ａｂ）、及び駆動トランジスタ９ｄの第２端子電極（第２導体領域１２ａｂ）に電気的に接続され、その第２端子電極（第２導体領域１２ａｂ）が陽極放電トランジスタ９ｇの第４端子電極（第４導体領域１７ａｂ）、及び有機ＥＬ素子３５の後述する第１電極３１に電気的に接続されている。ここで、発光制御トランジスタ９ｆの第２導体領域１２ａｂは、陽極放電トランジスタ９ｇの第４導体領域１７ａｂの下層に積層されて第２金属膜１６により形成された導電層、及びその導電層の下層の第１層間絶縁膜１５及び第１ゲート絶縁膜１３の積層膜に形成されたコンタクトホールを介して、陽極放電トランジスタ９ｇの第４導体領域１７ａｂに電気的に接続されている。
　陽極放電トランジスタ９ｇは、図２及び図３に示すように、その第２ゲート電極１９ａがｎ行目の発光制御線ＥＭ（ｎ）の側方への突出部であることにより、発光制御線ＥＭ（ｎ）に電気的に接続され、その第３端子電極（第３導体領域１７ａａ）が初期化電源線Ｖｉｎｉに電気的に接続され、その第４端子電極（第４導体領域１７ａｂ）が発光制御トランジスタ９ｆの第２端子電極（第２導体領域１２ａｂ）、及び有機ＥＬ素子３５の第１電極３１に電気的に接続されている。ここで、陽極放電トランジスタ９ｇの第３導体領域１７ａａは、その下層に積層されて第２金属膜１６により形成された導電層、及びその導電層の下層の第１層間絶縁膜１５に形成されたコンタクトホールを介して、初期化電源線Ｖｉｎｉに電気的に接続されている。また、陽極放電トランジスタ９ｇの第４導体領域１７ａｂは、その下層に積層されて第２金属膜１６により形成された導電層、第２ゲート絶縁膜１８及び第２層間絶縁膜２０の積層膜に形成されたコンタクトホール、第４金属膜２１により形成された導電層、並びに平坦化膜２２に形成されたコンタクトホールを介して、第１電極３１に電気的に接続されている。
　キャパシタ９ｈは、例えば、第２金属膜１６により形成された第１容量電極と、第１金属膜１４により形成された第２容量電極と、それらの第１容量電極及び第２容量電極の間に設けられた第１層間絶縁膜１５とを備えている。ここで、キャパシタ９ｈは、その第１容量電極がハイレベル電源線ＥＬＶＤＤ、電源供給制御トランジスタ９ｅの第１端子電極（第１導体領域１２ａａ）に電気的に接続され、その第２容量電極が初期化トランジスタ９ａの第３端子電極（第３導体領域１７ａａ）、閾値電圧補償トランジスタ９ｂの第３端子電極（第３導体領域１７ａａ）、及び駆動トランジスタ９ｄの第１ゲート電極１４ａに電気的に接続されている。なお、キャパシタ９ｈの第１容量電極は、第２ゲート絶縁膜１８及び第２層間絶縁膜２０の積層膜に形成されたコンタクトホールを介して、第４金属膜により形成されたハイレベル電源線ＥＬＶＤＤに電気的に接続されている。また、キャパシタ９ｈの第２容量電極は、駆動トランジスタ９ｄの第１ゲート電極１４ａと一体に設けられることにより、駆動トランジスタ９ｄの第１ゲート電極１４ａに電気的に接続されている。また、キャパシタ９ｈは、上述した第２金属膜１６により形成された第１容量電極と、第１金属膜１４により形成された第２容量電極と、それらの第１容量電極及び第２容量電極の間に設けられた第１層間絶縁膜１５とを備えた第１のキャパシタに加えて、第２金属膜１６により形成された第１容量電極と、第３金属膜１９により形成された第３容量電極と、それらの第１容量電極及び第３容量電極の間に設けられた第２ゲート絶縁膜１８とを備えた第２のキャパシタが設けられていてもよい。
　平坦化膜２２は、表示領域５０において、平坦な表面を有し、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ（spin on glass）材料等により構成されている。
　有機ＥＬ素子層４０は、図４に示すように、複数のサブ画素Ｐに対応して、マトリクス状に配列するように複数の発光素子として設けられた複数の有機ＥＬ素子３５と、各有機ＥＬ素子３５の後述する第１電極３１の周端部を覆うように全てのサブ画素Ｐに共通して格子状に設けられたエッジカバー３２とを備えている。
　有機ＥＬ素子３５は、図４に示すように、各サブ画素Ｐにおいて、ＴＦＴ層３０ａの平坦化膜２２上に設けられた第１電極（陽極）３１と、第１電極３１上に設けられた有機ＥＬ層３３と、有機ＥＬ層３３上に設けられた第２電極（陰極）３４とを備えている。
　第１電極３１は、平坦化膜２２に形成されたコンタクトホールを介して、各サブ画素Ｐの発光制御用トランジスタ９ｆの第２導体領域に電気的に接続されている。また、第１電極３１は、有機ＥＬ層３３にホール（正孔）を注入する機能を有している。また、第１電極３１は、有機ＥＬ層３３への正孔注入効率を向上させるために、仕事関数の大きな材料で形成するのがより好ましい。ここで、第１電極３１を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）等の金属材料が挙げられる。また、第１電極３１を構成する材料は、例えば、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）等の合金であっても構わない。さらに、第１電極３１を構成する材料は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）のような導電性酸化物等であってもよい。また、第１電極３１は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数の大きな化合物材料としては、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等が挙げられる。
　有機ＥＬ層３３は、第１電極３１上に順に設けられた正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層を備えている。ここで、正孔注入層は、陽極バッファ層とも呼ばれ、第１電極３１と有機ＥＬ層３３とのエネルギーレベルを近づけ、第１電極３１から有機ＥＬ層３３への正孔注入効率を改善する機能を有している。なお、正孔注入層を構成する材料としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、フェニレンジアミン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体等が挙げられる。また、正孔輸送層は、第１電極３１から有機ＥＬ層３３への正孔の輸送効率を向上させる機能を有している。なお、正孔輸送層を構成する材料としては、例えば、ポルフィリン誘導体、芳香族第三級アミン化合物、スチリルアミン誘導体、ポリビニルカルバゾール、ポリ－ｐ－フェニレンビニレン、ポリシラン、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アリールアミン誘導体、アミン置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体、水素化アモルファスシリコン、水素化アモルファス炭化シリコン、硫化亜鉛、セレン化亜鉛等が挙げられる。また、発光層は、第１電極３１及び第２電極３４による電圧印加の際に、第１電極３１及び第２電極３４から正孔及び電子がそれぞれ注入されると共に、正孔及び電子が再結合する領域である。なお、発光層を構成する材料としては、例えば、金属オキシノイド化合物［８－ヒドロキシキノリン金属錯体］、ナフタレン誘導体、アントラセン誘導体、ジフェニルエチレン誘導体、ビニルアセトン誘導体、トリフェニルアミン誘導体、ブタジエン誘導体、クマリン誘導体、ベンズオキサゾール誘導体、オキサジアゾール誘導体、オキサゾール誘導体、ベンズイミダゾール誘導体、チアジアゾール誘導体、ベンゾチアゾール誘導体、スチリル誘導体、スチリルアミン誘導体、ビススチリルベンゼン誘導体、トリススチリルベンゼン誘導体、ペリレン誘導体、ペリノン誘導体、アミノピレン誘導体、ピリジン誘導体、ローダミン誘導体、アクイジン誘導体、フェノキサゾン、キナクリドン誘導体、ルブレン、ポリ－ｐ－フェニレンビニレン、ポリシラン等が挙げられる。また、電子輸送層は、電子を発光層まで効率良く移動させる機能を有している。なお、電子輸送層を構成する材料としては、例えば、有機化合物として、オキサジアゾール誘導体、トリアゾール誘導体、ベンゾキノン誘導体、ナフトキノン誘導体、アントラキノン誘導体、テトラシアノアントラキノジメタン誘導体、ジフェノキノン誘導体、フルオレノン誘導体、シロール誘導体、金属オキシノイド化合物等が挙げられる。また、電子注入層は、第２電極３４と有機ＥＬ層３３とのエネルギーレベルを近づけ、第２電極３４から有機ＥＬ層３３へ電子が注入される効率を向上させる機能を有し、この機能により、有機ＥＬ素子３５の駆動電圧を下げることができる。なお、電子注入層を構成する材料としては、例えば、フッ化リチウム（ＬｉＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）、フッ化ストロンチウム（ＳｒＦ２）、フッ化バリウム（ＢａＦ２）のような無機アルカリ化合物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ストロンチウム（ＳｒＯ）等が挙げられる。
　第２電極３４は、図４に示すように、各有機ＥＬ層３３及びエッジカバー３２を覆うように全てのサブ画素Ｐに共通して設けられている。また、第２電極３４は、有機ＥＬ層３３に電子を注入する機能を有している。また、第２電極３４は、有機ＥＬ層３３への電子注入効率を向上させるために、仕事関数の小さな材料で構成するのがより好ましい。また、第２電極３４は、図２に示すように、ローレベル電源線ＥＬＶＳＳに電気的に接続されている。ここで、第２電極３４を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ナトリウム（Ｎａ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）等が挙げられる。また、第２電極３４は、例えば、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等の合金により形成されていてもよい。また、第２電極３４は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等の導電性酸化物により形成されていてもよい。また、第２電極３４は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数が小さい材料としては、例えば、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、フッ化リチウム（ＬｉＦ）、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等が挙げられる。
　エッジカバー３２は、例えば、ポリイミド樹脂、アクリル樹脂等の有機樹脂材料、又はポリシロキサン系のＳＯＧ材料等により構成されている。
　封止膜４５は、図４に示すように、第２電極３４を覆うように設けられ、第２電極３４上に順に積層された第１無機封止膜４１、有機封止膜４２及び第２無機封止膜４３を備え、有機ＥＬ素子層３５の有機ＥＬ層３３を水分や酸素から保護する機能を有している。
　第１無機封止膜４１及び第２無機封止膜４３は、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜により構成されている。
　有機封止膜４２は、例えば、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂等の有機樹脂材料により構成されている。
　次に、上記構成の有機ＥＬ表示装置１００の動作について説明する。
　＜周辺回路の動作＞
　表示制御回路１５０は、図１に示すように、外部から送られる入力画像信号ＤＩＮ及びタイミング信号群（水平同期信号、垂直同期信号等）ＴＧを受け取り、デジタル映像信号ＤＶ、ゲートドライバ６０の動作を制御するゲート制御信号ＧＣＴＬ、エミッションドライバ７０の動作を制御するエミッションドライバ制御信号ＥＭＣＴＬ、及びソースドライバ８０の動作を制御するソース制御信号ＳＣＴＬを出力する。ここで、ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号、ゲートクロック信号等が含まれる。また、エミッションドライバ制御信号ＥＭＣＴＬには、エミッションスタートパルス信号、エミッションクロック信号等が含まれる。また、ソース制御信号ＳＣＴＬには、ソーススタートパルス信号、ソースクロック信号、ラッチストローブ信号等が含まれる。
　ゲートドライバ６０は、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）及び２走査信号線ＮＳ（０）～ＮＳ（ｉ）に電気的に接続されている。そして、ゲートドライバ６０は、表示制御回路１５０から出力されたゲート制御信号ＧＣＴＬに基づいて、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）に第１走査信号を印加し、第２走査信号線ＮＳ（０）～ＮＳ（ｉ）に第２走査信号を印加する。
　エミッションドライバ７０は、発光制御線ＥＭ（１）～ＥＭ（ｉ）に電気的に接続されている。そして、エミッションドライバ７０は、表示制御回路１５０から出力されたエミッションドライバ制御信号ＥＭＣＴＬに基づいて、発光制御線ＥＭ（１）～ＥＭ（ｉ）に発光制御信号を印加する。
　ソースドライバ８０は、図示しないｊビットのシフトレジスタ、サンプリング回路、ラッチ回路、及びｊ個のＤ／Ａコンバータ等を含んでいる。ここで、シフトレジスタは、縦続接続されたｊ個のレジスタを有し、ソースクロック信号に基づき、初段のレジスタに供給されるソーススタートパルス信号のパルスを入力端から出力端へと順次に転送し、そのパルスの転送に応じて、各段のレジスタからサンプリングパルスが出力される。そして、サンプリング回路は、そのサンプリングパルスに基づいて、デジタル映像信号ＤＶを記憶する。そして、ラッチ回路は、サンプリング回路に記憶された１行分のデジタル映像信号ＤＶをラッチストローブ信号に従って取り込んで保持する。そして、Ｄ／Ａコンバータは、各データ信号線Ｄ（１）～Ｄ（ｊ）に対応するように設けられ、ラッチ回路に保持されたデジタル映像信号ＤＶをアナログ電圧に変換し、その変換されたアナログ電圧を、データ信号（データ電圧）として全てのデータ信号線Ｄ（１）～Ｄ（ｊ）に一斉に印加する。
　以上のようにして、データ信号線Ｄ（１）～Ｄ（ｊ）にデータ信号が印加され、第１走査信号線ＰＳ（１）～ＰＳ（ｉ）に第１走査信号が印加され、第２走査信号線ＮＳ（０）～ＮＳ（ｉ）に第２走査信号が印加され、発光制御線ＥＭ（１）～ＥＭ（ｉ）に発光制御信号が印加されることによって、入力画像信号ＤＩＮに基づく画像が表示領域５０に表示される。
　＜表示領域の画素回路の動作＞
　以下に、図７のタイミングチャートを用いて、本実施形態の有機ＥＬ表示装置１００の画素回路の動作について説明する。なお、この画素回路の動作は、１例であって、これには限定されない。
　まず、時刻ｔ０１以前には、第１走査信号ＰＳ（ｎ）は、ハイレベルとなっており、第２走査信号ＮＳ（ｎ－１）、第２走査信号ＮＳ（ｎ）、及び発光制御信号ＥＭ（ｎ）は、ローレベルとなっている。このとき、電源供給制御トランジスタ９ｅ及び発光制御トランジスタ９ｆは、オン状態となっていて、陽極放電トランジスタ９ｇは、オフ状態となっている。したがって、時刻ｔ０１以前では、キャパシタ９ｈの充電電圧に応じた駆動電流が有機ＥＬ素子３５に供給され、その駆動電流の大きさに応じて有機ＥＬ素子３５が発光している。
　時刻ｔ０１になると、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化することにより、電源供給制御トランジスタ９ｅ及び発光制御トランジスタ９ｆがオフ状態となる。その結果、有機ＥＬ素子３５への駆動電流の供給が遮断され、有機ＥＬ素子３５は、消灯状態となる。また、発光制御信号ＥＭ（ｎ）がローレベルからハイレベルに変化することによって、陽極放電トランジスタ９ｇは、オン状態となる。これにより、有機ＥＬ素子３５の第１電極３１の電圧が初期化電圧Ｖｉｎｉに基づいて初期化される。
　時刻ｔ０２になると、第２走査信号ＮＳ（ｎ－１）がローレベルからハイレベルに変化することにより、初期化トランジスタ９ａがオン状態となる。その結果、駆動トランジスタ９ｄのゲート電圧が初期化される。すなわち、駆動トランジスタ９ｄのゲート電圧が初期化電圧Ｖｉｎｉに等しくなる。
　時刻ｔ０３になると、第２走査信号ＮＳ（ｎ－１）がハイレベルからローレベルに変化することにより、初期化トランジスタ９ａがオフ状態となる。また、時刻ｔ０３には、第２走査信号ＮＳ（ｎ）がローレベルからハイレベルに変化する。これにより、閾値電圧補償トランジスタ９ｂは、オン状態となる。
　時刻ｔ０４になると、第１走査信号ＰＳ（ｎ）がハイレベルからローレベルに変化することにより、書込制御トランジスタ９ｃがオン状態となる。ここで、閾値電圧補償トランジスタ９ｂが時刻ｔ０３にオン状態となっているので、時刻ｔ０４に書込制御トランジスタ９ｃがオン状態となることにより、書込制御トランジスタ９ｃ、駆動トランジスタ９ｄ及び閾値電圧補償トランジスタ９ｂを介して、データ信号Ｄ（ｍ）がキャパシタ９ｈの第２容量電極に入力される。これにより、キャパシタ９ｈは、充電される。
　時刻ｔ０５になると、第１走査信号ＰＳ（ｎ）がローレベルからハイレベルに変化することにより、書込制御トランジスタ９ｃがオフ状態となる。
　時刻ｔ０６になると、第２走査信号ＮＳ（ｎ）がハイレベルからローレベルに変化することにより、閾値電圧補償トランジスタ９ｂがオフ状態となる。
　時刻ｔ０７になると、発光制御信号ＥＭ（ｎ）がハイレベルからローレベルに変化することにより、陽極放電トランジスタ９ｇがオフ状態となると共に電源供給制御トランジスタ９ｅ及び発光制御トランジスタ９ｆがオン状態となる。これにより、キャパシタ９ｈの充電電圧に応じた駆動電流が有機ＥＬ素子３５に供給され、その結果、その駆動電流の大きさに応じて有機ＥＬ素子３５が発光する。
　このようにして、有機ＥＬ表示装置１００では、各サブ画素Ｐにおいて、有機ＥＬ素子３５が駆動電流に応じた輝度で発光して、画像表示が行われる。
　ここで、有機ＥＬ表示装置１００における駆動トランジスタ９ｄのゲート電圧（ノードＧ（ＮＧ）の電圧）の挙動について説明する。なお、図７のタイミングチャートにおいて、Ｇａは、ノードＧ（ＮＧ）にＰ型容量が付加されない場合のノードＧ（ＮＧ）の電圧の挙動を示し、Ｇｂは、ノードＧ（ＮＧ）に安定なＰ型容量が付加される本実施形態の場合のノードＧ（ＮＧ）の電圧の挙動を示し、Ｇｃは、ノードＧ（ＮＧ）に不安定なＰ型容量が付加される場合（上記発明が解決しようとする課題で説明した表示むらが発生する場合）でのノードＧ（ＮＧ）の電圧の挙動を示している。
　具体的に、時刻ｔ０２よりも以前では、ノードＧ（Ｇａ、Ｇｂ、Ｇｃ）の電圧が黒電位になっている。
　時刻ｔ０２になると、上述したように、駆動トランジスタ９ｄのゲート電圧が初期化され、Ｇａ、Ｇｂ及びＧｃにおいて、ノードＧ（ＮＧ）の電圧が初期化電圧Ｖｉｎｉに等しくなる。
　時刻ｔ０５になると、第１走査信号ＰＳ（ｎ）がローレベルからハイレベルに変化することにより、Ｇａ、Ｇｂ及びＧｃにおいて、ノードＧ（ＮＧ）の電圧が引き上がる。ここで、Ｐ型容量が付加されない場合（Ｇａ）には、ノードＧ（ＮＧ）の電圧が黒電位よりも低い電位までしか引き上がらない。また、安定なＰ型容量が付加される場合（Ｇｂ）には、ノードＧ（ＮＧ）の電圧が黒電位よりも高い電位まで引き上がる。また、不安定なＰ型容量が付加される場合（Ｇｃ）には、ノードＧ（ＮＧ）の電圧が黒電位と同程度に引き上がる。
　時刻ｔ０６になると、第２走査信号ＮＳ（ｎ）がハイレベルからローレベルに変化することにより、Ｇａ、Ｇｂ及びＧｃにおいて、ノードＧ（ＮＧ）の電圧が引き下がる。ここで、Ｐ型容量が付加されない場合（Ｇａ）には、黒電位よりも低いノードＧ（ＮＧ）の電圧がさらに低くなる。また、安定なＰ型容量が付加される場合（Ｇｂ）には、ノードＧ（ＮＧ）の電圧が引き下がっても、予め引き上げているので、ノードＧ（ＮＧ）の電圧が黒電位になる。また、不安定なＰ型容量が付加される場合（Ｇｃ）には、ノードＧ（ＮＧ）の電圧が黒電位よりも低くなる。
　以上のようにして、本実施形態の有機ＥＬ表示装置１００では、電気容量が安定したＰ型容量が付加されることにより、駆動トランジスタ９ｄのゲート電極の電圧を安定して引き上げて、黒電位を確保することができる。
　次に、本実施形態の有機ＥＬ表示装置１００の製造方法について説明する。なお、有機ＥＬ表示装置１００の製造方法は、ＴＦＴ層形成工程、有機ＥＬ素子層形成工程及び封止膜形成工程を備える。
　＜ＴＦＴ層形成工程＞
　まず、例えば、ガラス基板上に形成した樹脂基板１０上に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、ベースコート膜１１を形成する。
　続いて、ベースコート膜１１が形成された基板表面に、例えば、プラズマＣＶＤ法により、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜し、そのアモルファスシリコン膜をレーザーアニール等により結晶化してポリシリコンからなる第１半導体膜１２を形成した後に、第１半導体膜１２をパターニングして、第１半導体層１２ａ等を形成する。
　その後、第１半導体層１２ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、第１ゲート絶縁膜１３を形成する。
　さらに、第１ゲート絶縁膜１３が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２５０ｎｍ程度）等を成膜して第１金属膜１４を形成した後に、第１金属膜１４をパターニングして、第１ゲート電極１４ａ等を形成する。ここで、第１金属膜１４をパターニングして形成される第１走査信号線ＰＳの製造上の線幅のばらつきは、後に第２半導体膜１７をパターニングして形成される第１配線１７ｃの線幅のばらつきよりも大きい。
　続いて、第１ゲート電極１４ａをマスクとして、不純物イオンをドーピングすることにより、第１半導体層１２ａの一部を導体化して、第１半導体層１２ａに第１導体領域１２ａａ、第２導体領域１２ａｂ及び第１チャネル領域１２ａｃを形成する。
　その後、第１半導体層１２ａの一部が導体化された基板表面に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、第１層間絶縁膜１５を形成する。
　さらに、第１層間絶縁膜１５が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２５０ｎｍ程度）等を成膜して第２金属膜１６を形成した後に、第２金属膜１６をパターニングして、第３配線１６ｃ等を形成する。ここで、第２金属膜１６をパターニングして形成される第３配線１６ｃの製造上の線幅のばらつきは、後に第２半導体膜１７をパターニングして形成される第１配線１７ｃの線幅のばらつきよりも大きい。
　続いて、第３配線１６ｃ等が形成された基板表面に、例えば、スパッタリング法により、ＩｎＧａＺｎＯ４（厚さ３０ｎｍ程度）等を成膜して酸化物半導体からなる第２半導体膜１７を形成した後に、第２半導体膜１７をパターニングすることにより、第２半導体層１７ａ等を形成する。
　その後、第２半導体層１７ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、第２ゲート絶縁膜１８を形成する。
　さらに、第２ゲート絶縁膜１８が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２５０ｎｍ程度）等を成膜して第３金属膜１９を形成した後に、第３金属膜１９をパターニングして、第２ゲート電極１９ａ等を形成する。
　続いて、第２ゲート電極１９ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ３００ｎｍ程度）及び窒化シリコン膜（厚さ１５０ｎｍ程度）を順に成膜することにより、第２層間絶縁膜２０を形成する。なお、第２層間絶縁膜２０を形成した後の熱処理により、第２半導体層１７ａの一部を導体化して、第２半導体層１７ａに第３導体領域１７ａａ（第１配線１７ｃ）、第４導体領域１７ａｂ及び第２チャネル領域１７ａｃが形成される。
　その後、第２層間絶縁膜２０が形成された基板表面において、第１ゲート絶縁膜１３、第１層間絶縁膜１５、第２ゲート絶縁膜１８及び第２層間絶縁膜２０を適宜パターニングすることにより、コンタクトホールを形成する。
　さらに、コンタクトホールが形成された基板表面に、例えば、スパッタリング法により、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ４００ｎｍ程度）及びチタン膜（厚さ５０ｎｍ程度）等を順に成膜して第４金属膜２１を形成した後に、第４金属膜２１をパターニングして、第２配線２１ｃ等を形成する。
　最後に、第２配線２１ｃ等が形成された基板表面に、例えば、スピンコート法やスリットコート法により、ポリイミド系の感光性樹脂膜（厚さ２μｍ程度）を塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、平坦化膜２２を形成する。
　以上のようにして、ＴＦＴ層３０ａを形成することができる。
　＜有機ＥＬ素子層形成工程＞
　上記ＴＦＴ層形成工程で形成されたＴＦＴ層３０ａの平坦化膜２２上に、周知の方法を用いて、第１電極３１、エッジカバー３２、有機ＥＬ層３３及び第２電極３４を形成して、有機ＥＬ素子層４０を形成する。
　＜封止膜形成工程＞
　まず、上記有機ＥＬ素子層形成工程で形成された有機ＥＬ素子層４０が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第１無機封止膜４１を形成する。
　続いて、第１無機封止膜４１が形成された基板表面に、例えば、インクジェット法により、アクリル樹脂等の有機樹脂材料を成膜して、有機封止膜４２を形成する。
　その後、有機封止膜４２が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第２無機封止膜４３を形成することにより、封止膜４５を形成する。
　最後に、封止膜４５が形成された基板表面に保護シート（不図示）を貼付した後に、樹脂基板１０のガラス基板側からレーザー光を照射することにより、樹脂基板１０の下面からガラス基板を剥離させ、ガラス基板を剥離させた樹脂基板１０の下面に保護シート（不図示）を貼付する。
　以上のようにして、本実施形態の有機ＥＬ表示装置１００を製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置１００によれば、駆動トランジスタ９ｄの第１ゲート電極１４ａに第２配線２１ｃを介して電気的に接続されたＰ型容量Ｃｇｐは、第１金属膜１４により形成された第１走査信号線ＰＳと、第１走査信号線ＰＳを覆うように設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５上に第２金属膜１６により設けられた第３配線１６ｃと、第３配線１６ｃ上に設けられた第１配線１７ｃとを備えている。ここで、第１配線１７ｃは、少なくとも第１走査信号線ＰＳ上において、第３配線１６ｃを覆うように設けられているので、仮に、Ｐ型容量Ｃｇｐにおいて、第３配線１６ｃの幅のばらつきが大きくても、第３配線１６ｃを覆うように設けられた第１配線１７ｃの幅のばらつきが小さいので、第１走査信号線ＰＳに第１層間絶縁膜１５を介して重なる導電層の幅がばらつきの小さい第１配線１７ｃの幅になる。これにより、Ｐ型容量Ｃｇｐの電気容量のばらつきを抑制することができ、駆動トランジスタ９ｄの第１ゲート電極１４ａの電圧を安定して引き上げることができる。そして、各サブ画素Ｐにおいて、駆動トランジスタ９ｄの第１ゲート電極１４ａの電圧を安定して引き上げるので、有機ＥＬ表示装置１００において、表示むらの発生を抑制することができる。
　また、本実施形態の有機ＥＬ表示装置１００によれば、酸化物半導体からなる第２半導体膜１７により形成された第１配線１７ｃの下層に、第２金属膜１６により形成された第３配線１６ｃが配置するので、第２ゲート絶縁膜１８及び第２層間絶縁膜２０の積層膜に第１配線１７ｃに到達するコンタクトホールを形成する際に、コンタクトホールが第１配線１７ｃを突き抜けて、第１層間絶縁膜１５をも突き抜けることを抑制することができる。ここで、コンタクトホールが第１層間絶縁膜１５を突き抜けると、第２配線２１ｃと第１走査信号線ＰＳとが短絡してしまうので、Ｐ型容量Ｃｇｐを形成することができなくなる。
　また、本実施形態の有機ＥＬ表示装置１００によれば、樹脂基板１０と第１半導体層１２ａとの間に無機絶縁膜からなるベースコート膜１１が設けられているので、第１半導体層１２ａの膜剥がれを抑制することができる。
　《第２の実施形態》
　図８は、本発明に係る表示装置の第２の実施形態を示している。ここで、図８は、本実施形態の有機ＥＬ表示装置を構成するＴＦＴ層３０ｂの平面図であり、上記第１の実施形態で説明した図３に相当する図である。なお、以下の実施形態において、図１～図７と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記第１の実施形態では、一定の幅の第１走査信号線ＰＳが設けられたＴＦＴ層３０ａを備えた有機ＥＬ表示装置１００を例示したが、本実施形態では、幅広部Ｗを有する第１走査信号線ＰＳが設けられたＴＦＴ層３０ｂを備えた有機ＥＬ表示装置を例示する。
　本実施形態の有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置１００と同様に、複数のサブ画素Ｐがマトリクス状に設けられた表示領域５０と、表示領域５０の周囲の額縁領域に設けられたゲートドライバ６０、エミッションドライバ７０及びソースドライバ８０とを備えている。なお、本実施形態の有機ＥＬ表示装置の外部には、上記第１の実施形態の有機ＥＬ表示装置１００と同様に、ゲートドライバ６０、エミッションドライバ７０及びソースドライバ８０に電気的に接続された表示制御回路１５０が設けられている。
　本実施形態の有機ＥＬ表示装置は、ベース基板として設けられた樹脂基板１０と、樹脂基板１０上に設けられたＴＦＴ層３０ｂと、ＴＦＴ層３０ｂ上に発光素子層として設けられた有機ＥＬ素子層４０と、有機ＥＬ素子層４０上に設けられた封止膜４５とを備えている。
　ＴＦＴ層３０ｂは、上記第１の実施形態のＴＦＴ層３０ａと同様に、樹脂基板１０上に設けられたベースコート膜１１と、ベースコート膜１１上にサブ画素Ｐ毎に設けられたＰチャネル型の４つの第１トランジスタ９Ａ、Ｎチャネル型の３つの第２トランジスタ９Ｂ、及び１つのキャパシタ９ｈと、各第１トランジスタ９Ａ、各第２トランジスタ９Ｂ及び各キャパシタ９ｈ上に設けられた平坦化膜２２とを備えている。また、ＴＦＴ層３０ｂでは、上記第１の実施形態のＴＦＴ層３０ａと同様に、ベースコート膜１１、第１半導体膜１２、第１ゲート絶縁膜１３、第１金属膜１４、第１層間絶縁膜１５、第２金属膜１６、第２半導体膜１７、第２ゲート絶縁膜１８、第３金属膜１９、第２層間絶縁膜２０、第４金属膜２１及び平坦化膜２２が樹脂基板１０上に順に積層されている。
　ＴＦＴ層３０ｂの表示領域５０には、上記第１の実施形態のＴＦＴ層３０ａと同様に、ｉ本の第１走査信号線ＰＳ（１）～ＰＳ（ｉ）、（ｉ＋１）本の第２走査信号線ＮＳ（０）～ＮＳ（ｉ）、ｉ本の発光制御線ＥＭ（１）～ＥＭ（ｉ）、及びｊ本のデータ信号線Ｄ（１）～Ｄ（ｊ）、ハイレベル電源線、ローレベル電源線、及び初期化電源線が設けられている。ここで、第１走査信号線ＰＳは、図８に示すように、各サブ画素Ｐにおける上記第１配線１７ｄが第３配線１６ｃを覆う部分において、隣接する部分よりも幅広な幅広部Ｗを有している。
　ＴＦＴ層３０ｂでは、上記第１の実施形態のＴＦＴ層３０ａと同様に、ポリシリコンにより形成された第１半導体層１２ａを有するＰチャネル型の４つの第１トランジスタ９Ａとして、書込制御トランジスタ９ｃ、駆動トランジスタ９ｄ、電源供給制御トランジスタ９ｅ及び発光制御トランジスタ９ｆが設けられ、酸化物半導体により形成された第２半導体層１７ａを有するＮチャネル型の３つの第２トランジスタ９Ｂとして、初期化トランジスタ９ａ、閾値電圧補償トランジスタ９ｂ及び陽極放電トランジスタ９ｇを設けられている。
　ＴＦＴ層３０ｂにおいて、初期化トランジスタ９ａの第３導体領域１７ａａと閾値電圧補償トランジスタ９ｂの第３導体領域１７ａａとは、図８に示すように、第２半導体膜１７により形成された第１配線１７ｄを介して、電気的に接続されている。
　第１配線１７ｄは、図８に示すように、幅広部Ｗと重なる部分が第１走査信号線ＰＳと直交する方向に延びるように設けられている。ここで、第１走査信号線ＰＳと直交する方向に沿う第１配線１７ｄの幅広部Ｗと重なる部分の長さＬａ（例えば、１０μｍ程度）は、第１走査信号線ＰＳの延びる方向に沿う第１配線１７ｄの幅広部Ｗと重なる部分の長さＬｂ（例えば、５μｍ程度）よりも大きくなっている。また、第１配線１７ｄは、上記第１の実施形態の第１配線１７ｃと同様に、第１走査信号線ＰＳ（ｎ）と重なる部分にＰ型容量Ｃｇｐを構成している。ここで、Ｐ型容量Ｃｇｐは、第１金属膜１４により形成された第１走査信号線ＰＳと、第１走査信号線ＰＳを覆うように設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５上に第２金属膜１６により設けられた第３配線１６ｃと、少なくとも第１走査信号線ＰＳ上において第３配線１６ｃを覆うように設けられた第１配線１７ｄとを備えている。なお、上述した長さＬａ及びＬｂの数値は、パネルの精細度及び構成により異なるので、単なる例示に過ぎないものである。
　本実施形態の有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置１００の動作と同様に、各サブ画素Ｐにおいて、有機ＥＬ素子３５が駆動電流に応じた輝度で発光して、画像表示が行われる。
　本実施形態の有機ＥＬ表示装置は、上記第１の実施形態の有機ＥＬ表示装置１００の製造方法におけるＴＦＴ層形成工程において、第１金属膜１４をパターニングする際の形状、及び第２半導体膜１７をパターニングする際の形状を変更することにより、製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置によれば、駆動トランジスタ９ｄの第１ゲート電極１４ａに第２配線２１ｃを介して電気的に接続されたＰ型容量Ｃｇｐは、第１金属膜１４により形成された第１走査信号線ＰＳと、第１走査信号線ＰＳを覆うように設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５上に第２金属膜１６により設けられた第３配線１６ｃと、第３配線１６ｃ上に設けられた第１配線１７ｄとを備えている。ここで、第１配線１７ｄは、少なくとも第１走査信号線ＰＳ上において、第３配線１６ｃを覆うように設けられているので、仮に、Ｐ型容量Ｃｇｐにおいて、第３配線１６ｃの幅のばらつきが大きくても、第３配線１６ｃを覆うように設けられた第１配線１７ｄの幅のばらつきが小さいので、第１走査信号線ＰＳに第１層間絶縁膜１５を介して重なる導電層の幅がばらつきの小さい第１配線１７ｄの幅になる。これにより、Ｐ型容量Ｃｇｐの電気容量のばらつきを抑制することができ、駆動トランジスタ９ｄの第１ゲート電極１４ａの電圧を安定して引き上げることができる。そして、各サブ画素Ｐにおいて、駆動トランジスタ９ｄの第１ゲート電極１４ａの電圧を安定して引き上げるので、有機ＥＬ表示装置において、表示むらの発生を抑制することができる。
　また、本実施形態の有機ＥＬ表示装置によれば、第１走査信号線ＰＳと直交する方向に沿う第１配線１７ｄの幅広部Ｗと重なる部分の長さＬａが第１走査信号線ＰＳの延びる方向に沿う第１配線１７ｄの幅広部Ｗと重なる部分の長さＬｂよりも大きくなっている。ここで、酸化物半導体からなる第２半導体膜１７により形成された酸化物半導体からなる第１配線１７ｄの幅方向（Ｘ方向）のばらつきは、第１金属膜１４により形成された第１走査信号線ＰＳの幅方向（Ｙ方向）のばらつきよりも小さくなる傾向がある。そのため、第１配線１７ｄのＸ方向のばらつきを±１μｍとし、第１走査信号線ＰＳのＹ方向のばらつきを±２μｍとし、長さＬａ＞長さＬｂという大小関係により、長さＬａを１０μｍとし、長さＬｂを５μｍとすると、Ｐ型容量Ｃｇｐの電気容量に比例するＬａ×Ｌｂの面積は、（８～１２μｍ）×（４～６μｍ）の３２～７２μｍ２となる。これとは反対に、長さＬａ＜長さＬｂという大小関係により、長さＬａを５μｍとし、長さＬｂを１０μｍとすると、Ｐ型容量Ｃｇｐの電気容量に比例するＬａ×Ｌｂの面積は、（３～７μｍ）×（９～１１μｍ）の２７～７７μｍ２となる。したがって、長さＬａ＞長さＬｂという大小関係であれば、Ｐ型容量Ｃｇｐの電気容量のばらつきを抑制することができる。
　また、本実施形態の有機ＥＬ表示装置によれば、酸化物半導体からなる第２半導体膜１７により形成された第１配線１７ｄの下層に、第２金属膜１６により形成された第３配線１６ｃが配置するので、第２ゲート絶縁膜１８及び第２層間絶縁膜２０の積層膜に第１配線１７ｄに到達するコンタクトホールを形成する際に、コンタクトホールが第１配線１７ｄを突き抜けて、第１層間絶縁膜１５をも突き抜けることを抑制することができる。ここで、コンタクトホールが第１層間絶縁膜１５を突き抜けると、第２配線２１ｃと第１走査信号線ＰＳとが短絡してしまうので、Ｐ型容量Ｃｇｐを形成することができなくなる。
　また、本実施形態の有機ＥＬ表示装置によれば、樹脂基板１０と第１半導体層１２ａとの間に無機絶縁膜からなるベースコート膜１１が設けられているので、第１半導体層１２ａの膜剥がれを抑制することができる。
　《その他の実施形態》
　上記各実施形態では、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層の５層積層構造の有機ＥＬ層を例示したが、有機ＥＬ層は、例えば、正孔注入層兼正孔輸送層、発光層、及び電子輸送層兼電子注入層の３層積層構造であってもよい。
　また、上記各実施形態では、第１電極を陽極とし、第２電極を陰極とした有機ＥＬ表示装置を例示したが、本発明は、有機ＥＬ層の積層構造を反転させ、第１電極を陰極とし、第２電極を陽極とした有機ＥＬ表示装置にも適用することができる。
　また、上記各実施形態では、表示装置として有機ＥＬ表示装置を例に挙げて説明したが、本発明は、電流によって駆動される複数の発光素子を備えた表示装置に適用することができ、例えば、量子ドット含有層を用いた発光素子であるＱＬＥＤ（Quantum-dot light emitting diode）を備えた表示装置に適用することができる。
　以上説明したように、本発明は、フレキシブルな表示装置について有用である。
Ｈ　　　　　コンタクトホール
ＮＳ　　　　第２走査信号線
ＮＧ　　　　ノードＧ
Ｐ　　　　　サブ画素
ＰＳ　　　　第１走査信号線
Ｗ　　　　　幅広部
９Ａ　　　　第１トランジスタ
９Ｂ　　　　第２トランジスタ
９Ｃ　　　　第３トランジスタ
９ａ　　　　初期化トランジスタ（第２トランジスタ）
９ｂ　　　　閾値電圧補償トランジスタ（第２トランジスタ）
９ｃ　　　　書込制御トランジスタ（第１トランジスタ）
９ｄ　　　　駆動トランジスタ（第１トランジスタ）
９ｅ　　　　電源供給制御トランジスタ（第１トランジスタ）
９ｆ　　　　発光制御トランジスタ（第１トランジスタ）
９ｇ　　　　陽極放電トランジスタ（第２トランジスタ）
１０　　　　樹脂基板（ベース基板）
１１　　　　ベースコート膜
１２　　　　第１半導体膜
１２ａ　　　第１半導体層
１２ａａ　　第１導体領域
１２ａｂ　　第２導体領域
１２ａｃ　　第１チャネル領域
１３　　　　第１ゲート絶縁膜（第１無機絶縁膜）
１４　　　　第１金属膜
１４ａ　　　第１ゲート電極
１５　　　　第１層間絶縁膜（第２無機絶縁膜）
１６　　　　第２金属膜
１６ｃ　　　第３配線
１７　　　　第２半導体膜
１７ａ　　　第２半導体層
１７ａａ　　第３導体領域
１７ａｂ　　第４導体領域
１７ａｃ　　第２チャネル領域
１７ｃ，１７ｄ　　第１配線
１８　　　　第２ゲート絶縁膜（第３無機絶縁膜）
１９　　　　第３金属膜
１９ａ　　　第２ゲート電極
２０　　　　第２層間絶縁膜（第４無機絶縁膜）
２１　　　　第４金属膜
２１ｃ　　　第２配線
３０ａ，３０ｂ　　ＴＦＴ層（薄膜トランジスタ層）
３５　　　　有機ＥＬ素子（有機エレクトロルミネッセンス素子、発光素子）
４０　　　　有機ＥＬ素子層（発光素子層）
４５　　　　封止膜
５０　　　　表示領域
１００　　　有機ＥＬ表示装置

Claims (15)

  1. 　ベース基板と、
    　上記ベース基板上に設けられ、ポリシリコンからなる第１半導体膜、第１無機絶縁膜、第１金属膜、第２無機絶縁膜、第２金属膜、酸化物半導体からなる第２半導体膜、第３無機絶縁膜、第３金属膜、第４無機絶縁膜及び第４金属膜が順に積層された薄膜トランジスタ層とを備え、
    　上記薄膜トランジスタ層には、互いに離間するように第１導体領域及び第２導体領域が規定されて該第１導体領域及び該第２導体領域の間に第１チャネル領域が規定された上記第１半導体膜により形成された第１半導体層、並びに上記第１チャネル領域に重なるように上記第１金属膜により形成された第１ゲート電極を有する第１トランジスタと、互いに離間するように第３導体領域及び第４導体領域が規定されて該第３導体領域及び該第４導体領域の間に第２チャネル領域が規定された上記第２半導体膜により形成された第２半導体層、並びに上記第２チャネル領域に重なるように上記第３金属膜により形成された第２ゲート電極を有する第２トランジスタとが表示領域を構成するサブ画素毎に設けられ、
    　上記第１トランジスタとして、書込制御トランジスタ、駆動トランジスタ、電源供給制御トランジスタ及び発光制御トランジスタが設けられ、
    　上記第２トランジスタとして、初期化トランジスタ及び閾値電圧補償トランジスタが設けられ、
    　上記初期化トランジスタにおける上記第３導体領域と上記閾値電圧補償トランジスタにおける上記第３導体領域とが上記第２半導体膜により形成された第１配線を介して電気的に接続され、
    　上記駆動トランジスタにおける上記第１ゲート電極が上記第４金属膜により形成された第２配線を介して上記第１配線に電気的に接続され、
    　上記各サブ画素には、上記書込制御トランジスタにおける上記第１ゲート電極に電気的に接続され、上記第１金属膜により形成された第１走査信号線と、該第１走査信号線の一方の側方において上記閾値電圧補償トランジスタにおける上記第２ゲート電極に電気的に接続され、上記第３金属膜により形成された第２走査信号線と、上記第１走査信号線の他方の側方において上記初期化トランジスタにおける上記第２ゲート電極に電気的に接続され、上記第３金属膜により形成された他の第２走査信号線とが互いに平行に延びるように設けられ、
    　上記第２配線には、上記第２金属膜により形成された第３配線が電気的に接続された表示装置であって、
    　上記第１配線は、少なくとも上記第１走査信号線上において、上記第３配線を覆うように設けられていることを特徴とする表示装置。
  2. 　請求項１に記載された表示装置において、
    　上記第２半導体膜の膜厚は、上記第２金属膜の膜厚よりも小さくなっていることを特徴とする表示装置。
  3. 　請求項１又は２に記載された表示装置において、
    　上記第２配線は、上記第１走査信号線の一方の側方に設けられた上記第２走査信号線と交差するように設けられていることを特徴とする表示装置。
  4. 　請求項１～３の何れか１つに記載された表示装置において、
    　上記第１配線は、上記第３配線上に直に設けられていることを特徴とする表示装置。
  5. 　請求項１～４の何れか１つに記載された表示装置において、
    　上記第２配線は、上記第３無機絶縁膜及び上記第４無機絶縁膜に形成されたコンタクトホールを介して、上記第１配線に電気的に接続され、
    　上記コンタクトホールは、平面視で上記第３配線と重なる領域に設けられていることを特徴とする表示装置。
  6. 　請求項５に記載された表示装置において、
    　上記コンタクトホールは、平面視で上記第１配線と上記第３配線とが重なる領域に設けられていることを特徴とする表示装置。
  7. 　請求項６に記載された表示装置において、
    　上記コンタクトホールは、上記第１配線を貫通するように設けられていることを特徴とする表示装置。
  8. 　請求項５～７の何れか１つに記載された表示装置において、
    　上記コンタクトホールは、上記第１走査信号線上に設けられていることを特徴とする表示装置。
  9. 　請求項１～８の何れか１つに記載された表示装置において、
    　上記第２金属膜は、モリブデン膜により構成されていることを特徴とする表示装置。
  10. 　請求項１～９の何れか１つに記載された表示装置において、
    　上記第２トランジスタとして、陽極放電トランジスタが設けられていることを特徴とする表示装置。
  11. 　請求項１～１０の何れか１つに記載された表示装置において、
    　上記第１走査信号線は、上記第１配線が上記第３配線を覆う部分において、隣接する部分よりも幅広な幅広部を有し、
    　上記第１配線は、上記幅広部と重なる部分が上記第１走査信号線と直交する方向に延びるように設けられ、
    　上記第１走査信号線と直交する方向に沿う上記第１配線の上記幅広部と重なる部分の長さは、上記第１走査信号線の延びる方向に沿う上記第１配線の上記幅広部と重なる部分の長さよりも大きくなっていることを特徴とする表示装置。
  12. 　請求項１１に記載された表示装置において、
    　上記第１金属膜は、モリブデン膜により構成されていることを特徴とする表示装置。
  13. 　請求項１～１２の何れか１つに記載された表示装置において、
    　上記ベース基板は、樹脂基板であり、
    　上記樹脂基板上には、ベースコート膜が設けられ、
    　上記第１半導体膜は、上記ベースコート膜上に設けられていることを特徴とする表示装置。
  14. 　請求項１～１３の何れか１つに記載された表示装置において、
    　上記薄膜トランジスタ層上に設けられ、複数の発光素子が配列された発光素子層と、
    　上記発光素子層上に設けられた封止膜とを備えていることを特徴とする表示装置。
  15. 　請求項１４に記載された表示装置において、
    　上記各発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示装置。
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