JP2019211775A - 酸化物トランジスタ閾値電圧に対して感度が低減された低リフレッシュレート表示画素を有する電子デバイス - Google Patents

Abstract

【課題】ＯＬＥＤを通って流れる任意の発光電流は、半導体酸化物トランジスタの閾値電圧における任意の潜在的な電位ドリフトに対して非感受性となる。【解決手段】各表示画素は、発光ダイオード３０４と、発光ダイオード３０４と直列に結合された駆動トランジスタＴ２と、駆動トランジスタＴ２のドレイン端子とゲート端子との間に結合された第１の半導体型のトランジスタＴ３と、第１の半導体型のトランジスタＴ３と駆動トランジスタＴ２のゲート端子との間に介在する第２の半導体型のトランジスタＴ７と、駆動トランジスタＴ２及び発光ダイオード３０４と直列に結合された第１の発光トランジスタＴ５と、駆動トランジスタＴ２及び電力線と直列に結合された第２の発光トランジスタＴ４と、発光ダイオード３０４に直接結合された初期化トランジスタＴ６と、駆動トランジスタＴ２のソース端子に直接結合されたデータローディングトランジスタＴ１と、を含む。【選択図】図６Ａ

Description

本出願は、２０１８年９月７日付出願の米国特許出願第１６／１２５，４４９号、及び２０１８年６月５日付出願の米国仮特許出願第６２／６８０，９１１号に対する優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれる。
本出願は、一般的には、電子デバイスに関し、より具体的には、ディスプレイを有する電子デバイスに関する。

電子デバイスは、多くの場合、ディスプレイを含む。例えば、セルラー電話及びポータブルコンピュータは、ユーザに情報を提示するディスプレイを含む。

有機発光ダイオードディスプレイなどのディスプレイは、発光ダイオードに基づく表示画素のアレイを有する。このタイプのディスプレイでは、各表示画素は、発光ダイオードと、光を生成するために発光ダイオードへの信号の印加を制御する薄膜トランジスタとを含む。

例えば、表示画素は、多くの場合、発光ダイオードを通って流れる電流量を制御する駆動薄膜トランジスタと、駆動薄膜トランジスタのゲート端子に直接接続されたスイッチングトランジスタとを含む。スイッチングトランジスタは、半導体酸化物トランジスタとして実装され、典型的には、スイッチングトランジスタがオフにされるとき低リークを呈する。半導体酸化物スイッチングトランジスタのこの低リーク特性は、駆動薄膜トランジスタが発光ダイオードに電流を通過させて光を生成するときに、駆動薄膜トランジスタのゲート端子における電圧を、表示画素の所与の発光期間中に比較的一定に保つのに役立つ。

しかしながら、半導体酸化物スイッチングトランジスタは、ディスプレイの寿命にわたって信頼性の問題を呈する。具体的には、半導体酸化物トランジスタは、半導体酸化物トランジスタが繰り返しオン及びオフになるにつれて、経時的にドリフトする閾値電圧を有する。半導体酸化物トランジスタの閾値電圧が変化するにつれて、発光直前の駆動薄膜トランジスタのゲート端子における電圧も影響を受けることになる。これは、発光ダイオードを通って流れる電流量に直接影響を及ぼし、表示画素によって生成される光又は輝度の量を制御する。半導体酸化物スイッチングトランジスタの閾値電圧に対する発光ダイオード電流のこの感度は、ディスプレイにわたる輝度の不均一性、ディスプレイの寿命にわたる輝度低下、ディスプレイの寿命にわたる（例えば、ディスプレイ上にシアン／緑がかった色合いをもたらす）望ましくない色シフトなどの、理想的でない表示挙動のリスクを増大させる。

電子デバイスは、表示画素のアレイを有するディスプレイを含むことができる。表示画素は、有機発光ダイオード表示画素であってもよい。各表示画素は、発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタと、駆動トランジスタのドレイン端子とゲート端子との間に結合された第１の半導体型のトランジスタ（例えば、半導体酸化物薄膜トランジスタ）と、第１の半導体型のトランジスタと駆動トランジスタのゲート端子との間に介在する第２の半導体型のトランジスタ（例えば、低温ポリシリコントランジスタなどのシリコン薄膜トランジスタ）と、駆動トランジスタ及び発光ダイオードと直列に結合された第１の発光トランジスタと、駆動トランジスタ及び電力線と直列に結合された第２の発光トランジスタと、発光ダイオードに直接結合された初期化トランジスタと、駆動トランジスタのソース端子に直接結合されたデータローディングトランジスタと、を含むことができる。具体的には、半導体酸化物トランジスタは、駆動トランジスタのゲート端子におけるリークを低減するように構成することができ、シリコントランジスタは、発光ダイオードを通って半導体酸化物トランジスタの閾値電圧に流れる発光電流の感度を低減するように構成することができる。

各表示画素は、駆動トランジスタのゲート端子に結合された蓄積コンデンサ（例えば、表示画素に対するデータ信号を記憶するように構成されている蓄積コンデンサ）と、半導体酸化物トランジスタのソース端子又はドレイン端子のいずれかに直接結合された整合コンデンサとを更に含んでもよい。整合コンデンサは、半導体酸化物トランジスタがオフにされるときに、半導体酸化物トランジスタを通って流れる再バランス電流を低減するように構成されてもよい。整合コンデンサは、一般に、蓄積コンデンサよりも実質的に小さくてもよい（例えば、整合コンデンサは、蓄積コンデンサよりも少なくとも２倍小さく、蓄積コンデンサよりも、少なくとも４倍小さく、少なくとも８倍小さく、少なくとも１０倍小さく、２〜１０倍小さく、１０〜２０倍小さく、２０〜１００倍小さく、１００〜１０００倍小さく、又は１０００倍超小さくてもよい）。

１つの好適な構成では、半導体酸化物トランジスタは、走査制御信号を受信するように構成されているゲート端子を有し、一方、シリコントランジスタは、走査制御信号とは異なる発光制御信号を受信するように構成されているゲート端子を有する。別の好適な構成では、半導体酸化物トランジスタ及びシリコントランジスタは、同じ走査制御信号を受信するように構成されているゲート端子を有する。シリコントランジスタの閾値電圧は、半導体酸化物トランジスタが走査制御信号の立ち下がりエッジにおいてオフにされる前にシリコントランジスタがオフにされることを確実にするために、半導体酸化物トランジスタの閾値電圧よりも大きくてもよい。このように構成され動作されることにより、電子デバイスはディスプレイにわたって輝度均一性を呈し、ディスプレイの寿命にわたって輝度低下が低減され、ディスプレイの寿命にわたって色ずれが低減される。

別の好適な構成によれば、ディスプレイは、ディスプレイの輝度を変調するパルス幅変調（ＰＷＭ）方式を使用して制御されてもよい。ＰＷＭ方式のデューティサイクルは、ディスプレイに対する任意の輝度低下を補償するために、１００〜１０００時間毎に１回増加され得る。

更に別の好適な構成によれば、半導体酸化物トランジスタを制御する走査制御信号は、半導体酸化物トランジスタの閾値電圧における変化に適合させて、ディスプレイ内の任意の輝度低下を補償することができる。一例として、走査制御信号のハイ電圧レベルは、ディスプレイの輝度を意図されたレベルに維持するのを助けるために、少なくとも３００時間毎に１回３０〜７０ｍＶだけ減少させてもよい。別の例として、走査制御信号のロー電圧レベルは、ディスプレイの輝度を所望のレベルに維持するのを助けるために、少なくとも３００時間毎に１回３０〜７０ｍＶだけ増加させてもよい。

一実施形態に係る、有機発光ダイオード（ＯＬＥＤ）表示画素のアレイを有する有機発光ダイオードディスプレイなどの例示的なディスプレイの図である。

一実施形態に係る、低リフレッシュレート表示駆動方式の図である。

酸化物トランジスタ閾値電圧に敏感な発光電流を生成するように構成されている有機発光ダイオード表示画素の回路図である。

図３Ａに示す有機発光ダイオード表示画素内の半導体酸化物トランジスタをオフにするときの、電荷注入及びクロックフィードスルーの影響を示す図である。

図３Ａに示す有機発光ダイオード表示画素の動作を示すタイミング図である。

半導体酸化物トランジスタの閾値電圧及びシリコントランジスタの閾値電圧が経時的にどのように変化するかを示す図である。

図３Ａに示す有機発光ダイオード表示画素内の半導体酸化物トランジスタの閾値電圧に対するＯＬＥＤ発光電流の感度を示す図である。

一実施形態に係る、酸化物トランジスタ閾値電圧に対する感度が低い発光電流を生成するように構成されている、例示的な有機発光ダイオード表示画素の回路図である。

いくつかの実施形態に係る、図６Ａの表示画素内の酸化物半導体トランジスタがオフにされた後に再バランス電流を低減するための異なるコンデンサ構成を示す図である。 いくつかの実施形態に係る、図６Ａの表示画素内の酸化物半導体トランジスタがオフにされた後に再バランス電流を低減するための異なるコンデンサ構成を示す図である。 いくつかの実施形態に係る、図６Ａの表示画素内の酸化物半導体トランジスタがオフにされた後に再バランス電流を低減するための異なるコンデンサ構成を示す図である。 いくつかの実施形態に係る、図６Ａの表示画素内の酸化物半導体トランジスタがオフにされた後に再バランス電流を低減するための異なるコンデンサ構成を示す図である。 いくつかの実施形態に係る、図６Ａの表示画素内の酸化物半導体トランジスタがオフにされた後に再バランス電流を低減するための異なるコンデンサ構成を示す図である。 いくつかの実施形態に係る、図６Ａの表示画素内の酸化物半導体トランジスタがオフにされた後に再バランス電流を低減するための異なるコンデンサ構成を示す図である。

一実施形態に係る、図６Ａに示す有機発光ダイオード表示画素の動作を示すタイミング図である。

一実施形態に係る、半導体酸化物トランジスタ及び直列接続されたシリコントランジスタが同じ走査信号によって制御される、酸化物トランジスタ閾値電圧に対する感度が低い発光電流を生成するように構成されている例示的な有機発光ダイオード表示画素の回路図である。

一実施形態に係る、図８に示す有機発光ダイオード表示画素の動作を示すタイミング図である。

一実施形態に係る、対応する発光及び走査制御信号を生成するように構成されている例示的なゲートドライバ回路の図である。

一実施形態に係る、他のゲートドライバ回路に関連付けられた制御信号を受信する発光ゲートドライバの回路図である。

一実施形態に係る、図１１Ａに示す発光ゲートドライバの動作を示すタイミング図である。

一実施形態に係る、図１１Ａに示す発光ゲートドライバよりも少ないコンデンサを有する発光ゲートドライバの回路図である。

一実施形態に係る、輝度低下を補償するために、ディスプレイの寿命にわたって発光信号のパルス幅をどのように増加し得るかを示すタイミング図である。

一実施形態に係る、発光信号のデューティサイクルを経時的にどのように調節し得るかを示すプロットである。

一実施形態に係る、第１の明るさ設定で、発光信号のパルス幅オフセットを経時的にどのように増加し得るかを示す図である。

一実施形態に係る、第２の明るさ設定で、発光信号のパルス幅オフセットを経時的にどのように増加し得るかを示す図である。

一実施形態に係る、アクティブハイ走査制御信号の図である。

一実施形態に係る、表示輝度低下を緩和するために、アクティブハイ走査制御信号の正電圧レベルをどのように調整し得るかを示すタイミング図である。

一実施形態に係る、アクティブハイ走査制御信号の正電圧レベルを低減することが、どのように表示輝度を高めるのに役立ち得るかを示すプロットである。

一実施形態に係る、アクティブロー走査制御信号の図である。

一実施形態に係る、表示輝度低下を緩和するためにアクティブロー走査制御信号のロー電圧レベルをどのように調整し得るかを示すタイミング図である。

一実施形態に係る、アクティブロー走査制御信号のロー電圧レベルを増加することが、どのように表示輝度を高めるのに役立ち得るかを示すプロットである。

電子デバイスのディスプレイは、表示画素のアレイ上に画像を表示するためのドライバ回路を備えることができる。例示的なディスプレイを図１に示す。図１に示すように、ディスプレイ１４は、基板２４などの１つ以上の層を有してもよい。基板２４などの層は、平面ガラス層などの材料の平面矩形層から形成されてもよい。ディスプレイ１４は、ユーザ用の画像を表示するための表示画素２２のアレイを有してもよい。表示画素２２のアレイは、基板２４上の表示画素構造の行及び列から形成されてもよい。これらの構造体は、ポリシリコン薄膜トランジスタ、半導体酸化物薄膜トランジスタなどの薄膜トランジスタを含んでもよい。表示画素２２のアレイ内には、任意の好適な数の行及び列が存在し得る（例えば、１０以上、１００以上、又は１０００以上）。

ディスプレイドライバ集積回路１６などのディスプレイドライバ回路は、はんだ又は導電性接着剤を使用して基板２４上の金属トレースなどの導電性経路に連結してもよい。ディスプレイドライバ集積回路１６（タイミングコントローラチップと呼ばれることがある）は、経路２５を通じてシステム制御回路と通信するための通信回路を含むことができる。経路２５は、フレキシブルプリント回路又は他のケーブル上のトレースから形成してもよい。システム制御回路は、セルラー電話、コンピュータ、コンピュータタブレット、テレビ、セットトップボックス、メディアプレーヤ、腕時計、ポータブル電子デバイス、又はディスプレイ１４が使用されている他の電子機器などの電子デバイス内のメインロジックボード上に配置されてもよい。動作中、システム制御回路は、ディスプレイ１４上に表示される画像に関する情報を、経路２５を介して表示ドライバ集積回路１６に供給することができる。表示画素２２上に画像を表示するために、表示ドライバ集積回路１６は、行ドライバ回路１８及び列ドライバ回路２０などの表示ドライバ回路に、クロック信号及び他の制御信号を供給することができる。行ドライバ回路１８及び／又は列ドライバ回路２０は、基板２４上の１つ以上の集積回路及び／又は１つ以上の薄膜トランジスタ回路から形成されてもよい。

行ドライバ回路１８は、ディスプレイ１４の左端及び右端上に、ディスプレイ１４の単一の端部のみに、又はディスプレイ１４の他の場所に配置されてもよい。動作中、行ドライバ回路１８は、水平線２８（行線又は「走査」線と呼ばれることがある）上に、行制御信号を提供することができる。それゆえ、行ドライバ回路１８は、走査線ドライバ回路と呼ばれることがある。行ドライバ回路１８はまた、所望であれば、発光制御線などの他の行制御信号を提供するために使用されてもよい。

列ドライバ回路２０は、表示ドライバ集積回路１６からのデータ信号Ｄを、複数の対応する垂直線２６上に供給するために使用することができる。列ドライバ回路２０は、データ線ドライバ回路又はソースドライバ回路と呼ばれることがある。垂直線２６は、データ線と呼ばれることがある。補償動作中、列ドライバ回路２０は、垂直線２６などの経路を使用して、基準電圧を供給することができる。プログラミング動作中、表示データは、線２６を使用して表示画素２２内にロードされる。

各データ線２６は、表示画素２２のそれぞれの列に関連付けられている。水平信号線２８のセットは、ディスプレイ１４にわたって水平に走る。電源経路及び他の線はまた、画素２２に信号を供給してもよい。水平信号線２８の各セットは、表示画素２２のそれぞれの行に関連付けられている。各行内の水平信号線の数は、水平信号線によって独立して制御されている表示画素２２内のトランジスタの数によって決定され得る。異なる構成の表示画素が、異なる数の制御線、データ線、電源線などによって動作されてもよい。

行ドライバ回路１８は、ディスプレイ１４中の行線２８上で制御信号をアサートし得る。例えば、ドライバ回路１８は、表示ドライバ集積回路１６からクロック信号及び他の制御信号を受信することができ、受信信号に応じて、表示画素２２の各行に制御信号をアサートすることができる。表示画素２２の行は、表示画素のアレイの最上部から開始し、アレイの底部で終了する画像データの各フレームに対する処理をしながら、順番に処理されてもよい。行の走査線がアサートされている間、回路１６によって列ドライバ回路２０に提供される制御信号及びデータ信号は、行の表示画素がデータ線Ｄ上に現れている表示データでプログラムされるように、関連付けられたデータ信号Ｄをデータ線２６上に逆多重化して駆動するように回路２０に指示する。表示画素は、次いで、ロードされた表示データを表示することができる。

ディスプレイ１４などの有機発光ダイオード（ＯＬＥＤ）ディスプレイでは、各表示画素は、発光用のそれぞれの有機発光ダイオードを含む。駆動トランジスタは、有機発光ダイオードからの光出力量を制御する。表示画素内の制御回路は、有機発光ダイオードからの出力信号の強度が、駆動トランジスタの閾値電圧とは無関係である間に、表示画素内にロードされたデータ信号のサイズに比例するように、閾値電圧補償動作を実行するように構成されている。

ディスプレイ１４は、低リフレッシュレート動作をサポートするように構成することができる。比較的低いリフレッシュレート（例えば、１Ｈｚ、２Ｈｚ、１〜１０Ｈｚ、１００Ｈｚ未満、６０Ｈｚ未満、３０Ｈｚ未満、１０Ｈｚ未満、５Ｈｚ未満、１Ｈｚ未満、又は他の好適に低レートのリフレッシュレート）を使用してディスプレイ１４を動作させることは、静的又はほぼ静的であるコンテンツを出力するアプリケーション、及び／又は最小限の電力消費を必要とするアプリケーションに好適であり得る。図２は、一実施形態に係る、低リフレッシュレート表示駆動方式の図である。図２に示すように、ディスプレイ１４は、（期間Ｔ＿ｒｅｆｒｅｓｈによって示されるような）短いデータリフレッシュフェーズと延長ブランキング期間Ｔ＿ｂｌａｎｋとの間で交互動作してもよい。期間Ｔ＿ｒｅｆｒｅｓｈ中、各表示画素内のデータ値は、リフレッシュされ、「上書きされ」、又は更新されてもよい。

一例として、各データリフレッシュ期間Ｔ＿ｒｅｆｒｅｓｈは、６０Ｈｚのデータリフレッシュ動作に従って約１６．６７ミリ秒（ｍｓ）であってもよく、一方、各期間Ｔ＿ｂｌａｎｋは、ディスプレイ１４の全体リフレッシュレートが（低リフレッシュレート表示動作の一例として）１Ｈｚに低下するように、約１秒であってもよい。そのように構成すれば、Ｔ＿ｂｌａｎｋの持続時間を調整して、ディスプレイ１４の全体リフレッシュレートを調整することができる。例えば、Ｔ＿ｂｌａｎｋの継続時間が０．５秒に調整される場合、全体リフレッシュレートは２Ｈｚに増加し得る。別の例として、Ｔ＿ｂｌａｎｋの持続時間が４分の１秒に調整された場合、全体リフレッシュレートは４Ｈｚに増加し得る。本明細書に記載される実施形態では、ブランキングインターバルＴ＿ｂｌａｎｋは、Ｔ＿ｒｅｆｒｅｓｈの持続時間の少なくとも２倍、Ｔ＿ｒｅｆｒｅｓｈの持続時間の少なくとも１０倍、Ｔ＿ｒｅｆｒｅｓｈの持続時間の少なくとも２０倍、Ｔ＿ｒｅｆｒｅｓｈの持続時間の少なくとも３０倍、Ｔ＿ｒｅｆｒｅｓｈの持続時間の少なくとも６０倍、Ｔ＿ｒｅｆｒｅｓｈの持続時間の２〜１００倍、Ｔ＿ｒｅｆｒｅｓｈの持続時間の１００倍超であってもよい。

低リフレッシュレート動作をサポートするために使用できるディスプレイ１４内の例示的な有機発光ダイオード表示画素２２の概略図を、図３Ａに示す。図３Ａに示すように、表示画素２２は、蓄積コンデンサＣｓｔ、並びにｎ型（すなわち、ｎチャネル）トランジスタＴ１、Ｔ２、Ｔ２、Ｔ３、Ｔ４、Ｔ５、及びＴ６などのトランジスタを含み得る。画素２２のトランジスタは、シリコン（例えば、ＬＴＰＳ又は低温ポリシリコンと呼ばれることがある、低温プロセスを使用して堆積されたポリシリコン）、半導体酸化物（例えば、インジウムガリウム亜鉛酸化物（ＩＧＺＯ））、又は他の好適な半導体材料などの半導体から形成された薄膜トランジスタであってもよい。換言すれば、これらの薄膜トランジスタのアクティブ領域及び／又はチャネル領域は、ポリシリコン又は半導電酸化物材料から形成されてもよい。

表示画素２２は、発光ダイオード３０４を含んでもよい。正電源電圧ＶＤＤＥＬ（例えば、１Ｖ、２Ｖ、１Ｖ超、０．５〜５Ｖ、１〜１０Ｖ、又は他の好適な正電圧）は、正電源端子３００に供給することができ、接地電源電圧ＶＳＳＥＬ（例えば、０Ｖ、−１Ｖ、−２Ｖ、又は他の好適な負電圧）は、接地電源端子３０２に供給することができる。トランジスタＴ２の状態は、端子３００から端子３０２に、ダイオード３０４を通って流れる電流の量を制御し、したがって、表示画素２２からの発光３０６の量を制御する。それゆえ、トランジスタＴ２は、「駆動トランジスタ」と呼ばれることがある。ダイオード３０４は、関連する寄生容量ＣＯＬＥＤ（図示せず）を有し得る。

端子３０８は、初期化電圧Ｖｉｎｉ（例えば、１Ｖ、２Ｖ、１Ｖ未満、１〜５Ｖ、又は他の好適な電圧などの正電圧）を供給するために使用され、ダイオード３０４が使用されていないときにダイオード３０４をオフにするのを支援する。図１の行ドライバ回路１８などの表示ドライバ回路からの制御信号は、端子３１２、３１３、３１４、及び３１５などの制御端子に供給される。端子３１２及び３１３は、第１及び第２の走査制御端子としてそれぞれ機能することができ、一方、端子３１４及び３１５は、第１及び第２の発光制御端子としてそれぞれ機能することができる。走査制御信号Ｓｃａｎ１及びＳｃａｎ２は、走査端子３１２及び３１３にそれぞれ適用されてもよい。発光制御信号ＥＭ１及びＥＭ２は、端子３１４及び３１５にそれぞれ供給されてもよい。データ信号端子３１０などのデータ入力端子は、表示画素２２に対する画像データを受信するために、図１のそれぞれのデータ線２６に結合される。

トランジスタＴ４、Ｔ２、Ｔ５、及びダイオード３０４は、電源端子３００と３０２との間で直列に結合されてもよい。具体的には、トランジスタＴ４は、正電源端子３００に結合されたドレイン端子と、発光制御信号ＥＭ２を受信するゲート端子と、トランジスタＴ２及びＴ３に結合されたソース端子（ノードＮ１としてラベル付けされてる）とを有する。トランジスタの「ソース」端子及び「ドレイン」端子の用語は、時に、互換的に使用され得る。駆動トランジスタＴ２は、ノードＮ１に結合されたドレイン端子と、ノードＮ２に結合されたゲート端子と、ノードＮ３に結合されたソース端子とを有する。トランジスタＴ５は、ノードＮ３に結合されたドレイン端子と、発光制御信号ＥＭ１を受信するゲート端子と、ノードＮ４に結合されたソース端子とを有する。ノードＮ４は、有機発光ダイオード３０４を介して接地電源端子３０２に結合される。

トランジスタＴ３、コンデンサＣｓｔ、及びトランジスタＴ６は、ノードＮ１と端子３０８との間に直列に結合される。具体的には、トランジスタＴ３は、ノードＮ１に結合されたドレイン端子と、走査線３１２から走査制御信号Ｓｃａｎ１を受信するゲート端子と、ノードＮ２に結合されたソース端子とを有する。蓄積コンデンサＣｓｔは、ノードＮ２に結合された第１の端子と、ノードＮ４に結合された第２の端子とを有する。トランジスタＴ６は、ノードＮ４に結合されたドレイン端子と、走査線３１２を介して走査制御信号Ｓｃａｎ１を受信するゲート端子と、端子３０８を介して初期化電圧Ｖｉｎｉを受信するソース端子とを有する。

トランジスタＴ１は、データ線３１０を介してデータ信号を受信するドレイン端子と、走査線３１３を介して走査制御信号Ｓｃａｎ２を受信するゲート端子と、ノードＮ３に結合されたソース端子とを有する。このように接続されることにより、発光制御信号ＥＭ２は、トランジスタＴ４をイネーブルするためにアサートされてもよく（例えば、信号ＥＭ２は、トランジスタＴ４をオンにするためにハイ電圧レベルに駆動されてもよい）、発光制御信号ＥＭ１は、トランジスタＴ５を起動するためにアサートされてもよく、走査制御信号Ｓｃａｎ２は、トランジスタＴ１をオンにするためにアサートされてもよく、走査制御信号Ｓｃａｎ１は、トランジスタＴ３及びＴ６を同時にオンに切り替えるためにアサートされてもよい。トランジスタＴ４及びＴ５は、発光トランジスタと呼ばれることがある。トランジスタＴ６は、初期化トランジスタと呼ばれることがある。トランジスタＴ１は、データローディングトランジスタと呼ばれることがある。

１つの好適な構成では、トランジスタＴ３は半導体酸化物トランジスタとして実装されてもよく、残りのトランジスタＴ１、Ｔ２、及びＴ４〜Ｔ６はシリコントランジスタである。半導体酸化物トランジスタは、シリコントランジスタよりも比較的呈するリークが低いので、半導体酸化物トランジスタとしてトランジスタＴ３を実装することは、低リフレッシュレートにおいてフリッカを低減するのに役立つ（例えば、信号Ｓｃａｎ１がデアサートされるか又はローに駆動されるときに、Ｔ３を通って電流がリークするのを防止することにより）。

図４は、図３Ａに示す有機発光ダイオード表示画素２２の動作を示すタイミング図である。時間ｔ１の前に、信号Ｓｃａｎ１及びＳｃａｎ２がデアサートされ（例えば、走査制御信号は両方ともロー電圧レベルにある）、一方、信号ＥＭ１及びＥＭ２がアサートされる（例えば、発光制御信号は両方ともハイ電圧レベルにある）。両方の発光制御信号ＥＭ１及びＥＭ２がハイの場合、発光電流は、駆動トランジスタＴ２を通って対応する有機発光ダイオード３０４内に流れて、光３０６を生成する（図３Ａを参照）。発光電流は、ＯＬＥＤ電流又はＯＬＥＤ発光電流と呼ばれることがあり、ダイオード３０４においてＯＬＥＤ電流が能動的に光を生成する期間は、発光フェーズと呼ばれる。

時間ｔ１において、発光制御信号ＥＭ１は、デアサートされて（すなわち、ローに駆動されて）発光フェーズを一時的に中断し、データリフレッシュ又はデータプログラミングフェーズを開始する。時間ｔ２において、信号Ｓｃａｎ１は、ハイにパルス化されてトランジスタＴ３及びＴ６を起動することができ、コンデンサＣｓｔにわたる電圧を所定の電圧差（例えば、ＶＤＤＥＬ−Ｖｉｎｉ）に初期化する。

時間ｔ３において、信号Ｓｃａｎ２がアサートされている間に、かつ、信号ＥＭ１及びＥＭ２が両方ともデアサートされている間に、走査制御信号Ｓｃａｎ１は、ハイにパルス化されて、データ線３１０から表示画素２２内に所望のデータ信号をロードする。時間ｔ４において、走査制御信号Ｓｃａｎ１はデアサートされ（例えば、ローに駆動され）、データプログラミングフェーズの終了を意味する。時間ｔ４における信号Ｓｃａｎ１の立ち下がりエッジは、トランジスタＴ３の非起動に関連する任意の意図されない寄生効果がノードＮ２における電圧に影響を与えるため、重要なイベントであり得る。これは、対応する発光フェーズにおいて（例えば、発光制御信号が再アサートされる時間ｔ５において）アクティブＯＬＥＤ電流に、それゆえ、画素２２によって生成される、結果としての輝度に、直接影響を及ぼすことになる。

図３Ｂは、図３Ａの表示画素２２内の半導体酸化物トランジスタＴ３をオフにするときの、クロックフィードスルー及び電荷注入の影響を示す図である。図３Ｂに示すように、半導体酸化物トランジスタＴ３は、そのゲート端子とソース端子との間に結合されたゲートソース間寄生容量Ｃｇｓと、そのゲート端子とドレイン端子との間に結合されたゲートドレイン間寄生容量Ｃｇｄとを有する。信号Ｓｃａｎ１がローに駆動されると、Ｓｃａｎ１パルスの立ち下がりエッジは、寄生容量Ｃｇｓを介してノードＮ２に結合され得る。この過渡的な寄生結合イベントの結果として、ノードＮ２は、瞬間的な電圧シフトを経験する場合がある。トランジスタＴ３のゲート端子からトランジスタＴ３のソース端子に、立ち下がり信号エッジ挙動が結合されるこの効果は、「クロックフィードスルー」と呼ばれることがある。Ｓｃａｎ１クロックフィードスルーの量は、経時的に比較的固定されたままであるトランジスタＴ３の物理的特性である寄生容量Ｃｇｓの関数である。

信号Ｓｃａｎ１がハイからローに遷移すると、電荷はまた、半導体酸化物トランジスタＴ３のゲート端子から、そのソース端子に（電荷注入経路３９２によって示すように）及びそのドレイン端子に（電荷注入経路３９０によって示すように）流れることができ、「電荷注入」と呼ばれることがある現象となる。ノードＮ２内に注入される電荷３９２の量及びノードＮ１内に注入される電荷３９０の量は、一般に、ノードＮ１とノードＮ２との間の容量における相対的な差に依存し得る。ノードＮ１における総実効容量とノードＮ２における総実効容量との差が小さい場合、電荷注入量３９０及び３９２は比較的類似することになるため、ノードＮ１及びＮ２におけるエンディング電圧は等しくなる。しかしながら、ノードＮ１における総実効容量とノードＮ２における総実効容量との差が大きい場合、電荷注入量３９０及び３９２は異なる。

信号Ｓｃａｎ１がアサートされるとき、ノードＮ１における電圧（ＶＮ１）及びノードＮ２における電圧（ＶＮ２）は等しい。しかしながら、トランジスタＴ３がオフに切り替えられると、クロックフィードスルーと電荷注入との組み合わせが、ＶＮ１をＶＮ２から不整合にさせる場合がある。信号Ｓｃａｎ１が立ち下がる時にＶＮ１がＶＮ２に等しくない場合、電流Ｉ１２などのソースドレイン間再バランス電流又は再結合電流は、ノードＮ１からノードＮ２へ、又はノードＮ２からノードＮ１へと流れる可能性があり、それによってたとえトランジスタＴ３が遮断された後であっても、ノードＮ２における電圧の変化を引き起こすことになる。

クロックフィードスルー及び電荷注入の両方は、駆動トランジスタＴ２のゲート端子に短絡されるノードＮ２における電圧に影響を及ぼすので、両方の寄生効果は、ＯＬＥＤ発光電流量が少なくとも部分的にトランジスタＴ２のゲート電圧によって設定されるために、ＯＬＥＤ表示画素２２によって生成される輝度に潜在的に影響を及ぼし得る。ノードＮ２における電圧摂動量、したがって、再バランス電流Ｉ１２の大きさは、半導体酸化物トランジスタＴ３の閾値電圧の関数であってもよい（すなわち、Ｉ１２は半導体酸化物トランジスタ閾値電圧Ｖｔｈ＿ｏｘに依存する）。トランジスタＴ３を半導体酸化物トランジスタとして実装することは、駆動トランジスタＴ２のゲート端子におけるリーク電流を最小化するのに役立つが、半導体酸化物トランジスタＴ３は、信頼性の問題を被る可能性がある。

表示画素２２のデータプログラミング動作の間、走査クロック信号Ｓｃａｎ１は、ハイ電圧レベルＶＳＨ（例えば、１０Ｖ、１０Ｖ超、１〜１０Ｖ、５Ｖ超、１〜５Ｖ、１０〜１５Ｖ、２０Ｖ、２０Ｖ超、又は他の好適な正／高電圧レベル）までプルアップされてもよく、また、ロー電圧レベルＶＳＬ（例えば、−５Ｖ、−１Ｖ、０〜−５Ｖ、−５〜−１０Ｖ、０Ｖ未満、−１Ｖ未満、−４Ｖ未満、−５Ｖ未満、−１０Ｖ未満、又は他の好適な負／低電圧レベル）までプルダウンされてもよい。具体的には、発光フェーズ中の半導体酸化物トランジスタＴ３のゲート端子における負電圧ＶＳＬの印加により、トランジスタＴ３にわたる負のゲートソース間電圧ストレスがかかり、それによって酸化物劣化（経年劣化効果と呼ばれることがある）をもたらし、経時的にＶｔｈ＿ｏｘをドリフトさせる原因となる。図５Ａは、酸化半導体トランジスタＴ３の閾値電圧が経時的にどのように変化するかを示す図である。トレース５００は、ディスプレイ１４の寿命にわたる半導体酸化物トランジスタＴ３の閾値電圧を表す。トレース５００に示すように、Ｖｔｈ＿ｏｘは、経時的に変化する（例えば、通常表示動作の１〜４週にわたって、通常表示動作の１〜１２か月にわたって、表示動作の少なくとも１年にわたって、表示動作の１〜５年にわたって、表示動作の１〜１０年にわたって）。

図５Ｂは、Ｖｔｈ＿ｏｘにおける電圧変化量の関数として、ＯＬＥＤ発光電流ＩＯＬＥＤの百分率変化をプロットしている。トレース５０２は、図３Ａの有機発光ダイオード表示画素２２内のトランジスタＴ３の閾値電圧Ｖｔｈ＿ｏｘに対するＩＯＬＥＤの感度を示す。図５Ｂのトレース５０２によって示すように、電流ＩＯＬＥＤは、Ｖｔｈ＿ｏｘが公称閾値電圧量から１．５Ｖだけ逸脱した場合に約５０％増加する可能性があり、Ｖｔｈ＿ｏｘが公称閾値電圧量から−１．５Ｖだけ逸脱した場合に約４０％減少する可能性がある。トレース５０２によって表されるような、Ｖｔｈ＿ｏｘにおける変化に対するＯＬＥＤ電流のこの比較的高い感度は、Ｖｔｈ＿ｏｘが経時的にドリフトするにつれて、ディスプレイにわたる輝度不均一性、輝度低下、及びディスプレイ内の望ましくない色シフトなどの、理想的でない挙動を引き起こす場合がある。

半導体酸化物トランジスタＴ３に関連する信頼性の問題を緩和することを助けるため、ｎチャネルＬＴＰＳトランジスタＴ７などのシリコントランジスタを、半導体酸化物トランジスタＴ３とノードＮ２との間に介在させることができる（例えば、図６ＡのＯＬＥＤ表示画素２２を参照）。図６Ａに示すように、シリコントランジスタＴ７は、中間ノードＮ５においてトランジスタＴ３のソース端子に接続されたドレイン端子と、ノードＮ２において駆動トランジスタＴ２のゲート端子に接続されたソース端子と、別の発光線３１６を介して発光制御信号ＥＭ３を受信するゲート端子とを有する。信号ＥＭ３は、トランジスタＴ７を選択的にオンにするためにアサートされ（例えば、ハイに駆動され）てもよく、トランジスタＴ７を選択的にオフにするためにデアサートされ（例えば、ローに駆動され）てもよい。図３Ａの画素回路と同じ参照番号でマーキングされた図６Ａにおける画素２２の残りの部分は、同様の構成を使用して相互接続されており、本実施形態を不明瞭にすることを避けるために、詳細に反復される必要はない。

図７は、図６Ａに示すタイプのＯＬＥＤ表示画素２２の動作を示すタイミング図である。時間ｔ１の前に、信号Ｓｃａｎ１及びＳｃａｎ２がデアサートされ（例えば、走査制御信号は両方ともＶＳＬにローに駆動され）、一方、信号ＥＭ１、ＥＭ２、及びＥＭ３がアサートされる（例えば、発光制御信号は両方とも正電源電圧レベルにある）。両方の発光制御信号ＥＭ１及びＥＭ２がハイの場合、発光電流は、駆動トランジスタＴ２を通って対応する有機発光ダイオード３０４内に流れて、発光フェーズ中に光を生成する。発光制御信号ＥＭ３がアサートされると、ノードＮ５は、シリコントランジスタＴ７を介してノードＮ２に効果的に短絡される。

時間ｔ１において、発光制御信号ＥＭ１は、デアサートされて（例えば、ローに駆動されて）発光フェーズを一時的に中断し、データプログラミングフェーズを開始する。時間ｔ２において、信号Ｓｃａｎ１は、ハイにパルス化されてトランジスタＴ３及びＴ６を起動することができ、それによってコンデンサＣｓｔにわたる電圧を所定の電圧差（例えば、ＶＤＤＥＬ−Ｖｉｎｉ）に初期化する。時間ｔ３において、信号Ｓｃａｎ２がアサートされている間に、かつ、信号ＥＭ１及びＥＭ２が両方ともデアサートされている間に、走査制御信号Ｓｃａｎ１は、ハイにパルス化されて、データ線３１０から表示画素２２内に所望のデータ信号をロードする。

時間ｔ５において、走査制御信号Ｓｃａｎ１はデアサートされ（例えば、ローに駆動され）、データプログラミングフェーズの終了を意味する。図７に示すように、発光制御信号ＥＭ３は、信号Ｓｃａｎ１の立ち下がりクロックエッジを囲むΔＰＷのパルス幅で一時的にローにパルス化されてもよい（例えば、信号ＥＭ３は、時間ｔ４においてＳｃａｎ１の立ち下がりエッジ前にデアサートされ、時間ｔ６においてＳｃａｎ１がローである後に再アサートされてもよい）。このように動作させることにより、時間ｔ５において半導体酸化物トランジスタＴ３がオフにされる前に、シリコントランジスタＴ７が最初にオフにされる。発光フェーズ中にトランジスタＴ７をオンにすることは、トランジスタＴ７がオンに切り替えられている場合にトランジスタＴ７を通ってリークする電流が全く存在しないことになるため、フリッカを低減するのに役立ち得る。

時間ｔ５において半導体酸化物トランジスタＴ３がオフにされると、信号Ｓｃａｎ１の立ち下がりエッジから誘導されたクロックフィードスルー及び電荷注入が、ノードＮ５における電圧（ＶＮ５）をノードＮ１における電圧（ＶＮ１）から潜在的に不整合とさせ得るため、その結果、電流Ｉ１５がトランジスタＴ３を通って流れてノードＮ１及びＮ５を再バランス化し得る。時間ｔ６においてトランジスタＴ７が後にオンにされると、（トランジスタＴ３の閾値電圧Ｖｔｈ＿ｏｘの関数である）ＶＮ５はＶＮ２と再バランス化されることになり、これは駆動トランジスタＴ２のゲート電圧が、Ｖｔｈ＿ｏｘにおける任意のドリフトに敏感であるというリスクにさらされることを意味する。

再バランス電流Ｉ１５を最小化するのに役立ち、したがって、Ｖｔｈ＿ｏｘに対するＯＬＥＤ電流のこの感度を緩和するために、コンデンサＣｎ５などの整合コンデンサを、ノードＮ５に取り付けることができる（例えば、図６Ａを参照）。コンデンサＣｎ５は、ノードＮ５における総実効容量を、ノードＮ１における総実効容量と等しくする容量値を有する。換言すれば、コンデンサＣｎ５は、時間ｔ４におけるＳｃａｎ１の立ち下がりエッジの直後にＶＮ１がＶＮ５に相対的に等しくなることを可能にし、それによって半導体酸化物トランジスタＴ３を通って流れる潜在的な再バランス電流Ｉ１５を最小化する値を有するべきである。半導体酸化物トランジスタＴ３のＶｔｈ＿ｏｘの関数である、トランジスタＴ３を通る再バランス電流Ｉ１５の量を低減することにより、Ｖｔｈ＿ｏｘに対する、ノードＮ２における駆動トランジスタゲート電圧の感度を緩和することができる（それによってＯＬＥＤ発光電流を直接制御する）。コンデンサＣｎ５は、蓄積コンデンサＣｓｔよりも実質的に小さくてもよい（例えば、Ｃｎ５は、Ｃｓｔよりも少なくとも２倍小さく、Ｃｓｔよりも、少なくとも４倍小さく、少なくとも８倍小さく、少なくとも１０倍小さく、２〜１０倍小さく、１０〜２０倍小さく、２０〜１００倍小さく、１００〜１０００倍小さく、又は１０００倍超小さくてもよい）。

それゆえ、シリコントランジスタＴ７の追加は、ノードＮ１とＮ５との間の容量整合を可能にする。図３Ａの画素２２内の半導体酸化物トランジスタＴ３のソース端子及びドレイン端子における容量を整合させることは、Ｃｓｔの容量が比較的大きいため、実現可能ではない。このように、ノードＮ１における容量をＣｓｔに整合させるいかなる試みも、画素面積を劇的に増加させ得る大きなコンデンサを追加することを必要とし得る。半導体酸化物トランジスタＴ３と比較すると、シリコントランジスタＴ７は、少なくともクロックフィードスルー及び電荷注入に関して、改善された物理的特性を呈する。

一般に、シリコントランジスタＴ７は、半導体酸化物トランジスタＴ３と比較して実質的により低いゲートソース間寄生容量Ｃｇｓを呈し、これが時間ｔ６において発光制御信号がアサートされるときにクロックフィードスルーの影響を低減する。１つの好適な構成では、シリコントランジスタＴ７は、最小のＣｇｓに対して最適化するために、トップゲートシリコントランジスタ（例えば、ＬＴＰＳ半導体材料の上方に形成された金属ゲート導体を有する薄膜トランジスタ）として実装されてもよい。トップゲートシリコントランジスタとは対照的に、ボトムゲートシリコントランジスタ（例えば、ＬＴＰＳ半導体材料の下方に形成された金属ゲート導体を有する薄膜トランジスタ）は、比較的より大きいＣｇｓを呈する傾向がある。

ディスプレイの寿命にわたってドリフトする閾値電圧Ｖｔｈ＿ｏｘを有する半導体酸化物トランジスタＴ３とは対照的に、シリコントランジスタＴ７は、経時的に比較的一定のままである閾値電圧Ｖｔｈ＿ｌｔｐｓを有する（例えば、図５Ａのトレース５５０を参照）。これは、シリコントランジスタが、一般に、少なくともチャネル整合性に関して、半導体酸化物トランジスタよりも信頼性が高いためである。このように、たとえ時間ｔ６においてトランジスタＴ７がオンにされても、ノードＮ２への電荷注入の量、及びトランジスタＴ７を通ってノードＮ２に流れる再バランス電流Ｉ５２の量は、経時的に一定かつ予測可能となる。

このように構成することにより、発光制御信号ＥＭ１及びＥＭ２が両方ともハイである時間ｔ７において図６Ａの表示画素２２によって生成される対応するＯＬＥＤ電流は、図５Ｂのトレース５５２によって示すように、Ｖｔｈ＿ｏｘにおける変化に対して実質的に感度がより低い。トレース５５２によって示すように、たとえＶｔｈ＿ｏｘが＋／−１．５Ｖだけ逸脱しても、結果として生じるＩＯＬＥＤの変化は、少なくとも２０％未満、１０％未満、５％未満、１％未満、トレース５０２の感度の１０倍未満、トレース５０２の感度の２０倍未満、などであり得る。トランジスタＴ３のＶｔｈ＿ｏｘにおける偏差に対するＯＬＥＤ電流感度を緩和することは、ディスプレイにわたる輝度均一性を提供し、ディスプレイの寿命にわたる輝度低下を低減させ、ディスプレイの寿命にわたる色シフトを低減させ、ディスプレイの他の理想的でない挙動を減少させる。

図６Ａの例では、コンデンサＣｎ５（例えば、信号Ｓｃａｎ１がデアサートされた後に再バランス電流が半導体酸化物トランジスタＴ３を通って流れるのを防ぐために、ノードＮ５の総容量をノードＮ１における総容量とおおよそ等しくするように構成されているディスクリートコンデンサ構造）が、ノードＮ５と正の電源線３００との間に結合される。この特定の構成は、単なる例示に過ぎない。図６Ｂ〜図６Ｇは、図６ＡのトランジスタＴ３をオフにした後の再バランス電流を低減するための異なるコンデンサ構成を示す図である。

図６Ｂは、コンデンサＣｎ５が、ノードＮ５に接続された第１の端子と、接地線３０２に接続された第２の端子（すなわち、接地電源電圧ＶＳＳＥＬが提供される接地線）とを有する、別の好適な構成を示す。図６Ｃは、コンデンサＣｎ５が、ノードＮ５に接続された第１の端子と、発光線３１６に接続された第２の端子（すなわち、発光制御信号ＥＭ３が提供される端子）とを有する、別の好適な構成を示す。図６Ｄは、コンデンサＣｎ５が、ノードＮ５に接続された第１の端子と、走査線３１２に接続された第２の端子（すなわち、走査制御信号Ｓｃａｎ１が提供される端子）とを有する、更に別の好適な構成を示す。

追加の容量整合／バランスコンデンサＣｎ５がノードＮ５に結合されている図６Ａ〜図６Ｄに示す実施例は、単なる例示である。追加のコンデンサは、常にノードＮ５に結合される必要はない。他の適切な実施形態では、信号Ｓｃａｎ１がデアサートされた後に、再バランス電流が半導体酸化物トランジスタＴ３を通って流れることを防ぐための追加の容量再バランスコンデンサを、ノードＮ１に代わりに取り付けることができる（例えば、図６Ｅ〜図６ＧのコンデンサＣｎ１を参照）。図６Ｅは、コンデンサＣｎ１が、ノードＮ１に接続された第１の端子と、走査線３１２に接続された第２の端子（すなわち、走査制御信号Ｓｃａｎ１が提供される端子）とを有する、１つの好適な構成を示す。図６Ｆは、コンデンサＣｎ１が、ノードＮ１に接続された第１の端子と、正の電源線３００に接続された第２の端子（すなわち、正の電源電圧ＶＤＤＥＬが提供される端子）とを有する、別の好適な構成を示す。図６Ｇは、コンデンサＣｎ１が、ノードＮ１に接続された第１の端子と、接地線３０２に接続された第２の端子とを有する、更に別の好適な構成を示す。

追加の容量がノードＮ５及びＮ１に結合される図６Ａ〜図６Ｇの実施例は、単なる例示に過ぎない。所望であれば、追加の容量がノードＮ５及びノードＮ１の両方に結合されてもよい（すなわち、第１の追加のコンデンサがノードＮ５に取り付けられてもよく、他方、単一の実施形態では、第２の追加のコンデンサがノードＮ１に取り付けられてもよい）。一般に、トランジスタＴ３がオフにされ、信号Ｓｃａｎ１がデアサートされた後にトランジスタＴ３を流れる再バランス電流を最小化するように、ＶＮ５がＶＮ１に実質的に等しいことを確実にするための他の好適な方法を実装することができる。

一般に、駆動トランジスタＴ２及び半導体酸化物トランジスタＴ３は、ｎチャネル薄膜トランジスタとして実装されるべきである。所望であれば、残りのトランジスタＴ１及びＴ４〜Ｔ７は、任意選択的に、ｐチャネル薄膜トランジスタとして実装することができる。ｎチャネルトランジスタとは対照的に、ｐチャネルトランジスタは、アクティブロースイッチである（すなわち、ｐチャネルトランジスタは、オンになるためにそのゲートにロー電圧信号を受信する必要がある）。したがって、トランジスタＴ４が（一例として）ｐチャネルトランジスタとして実装された場合、信号ＥＭ２の波形は、図７に示すものの反転バージョンとなり得る。

別の好適な構成では、トランジスタＴ３及びＴ６は、半導体酸化物トランジスタとして実装されてもよく、残りのトランジスタＴ１、Ｔ２、Ｔ４、Ｔ５、及びＴ７は、シリコントランジスタである。両方のトランジスタＴ３及びＴ６が両方とも信号Ｓｃａｎ１によって制御されるので、同じトランジスタタイプとしてそれらを形成することは、製造の簡略化を助け得る。

更に別の好適な構成では、トランジスタＴ３、Ｔ６、及びＴ２も、半導体酸化物トランジスタとして実装されてもよく、残りのトランジスタＴ１、Ｔ４、Ｔ５、及びＴ７は、シリコントランジスタである。駆動トランジスタＴ２は、画素２２の発光電流に重要な閾値電圧を有する。トップゲート半導体酸化物トランジスタとして駆動トランジスタＴ２を形成することは、ヒステリシスを低減する（例えば、トップゲートＩＧＺＯトランジスタが、シリコントランジスタよりも低い閾値電圧ヒステリシスを経験する）のに役立ち得る。所望であれば、トランジスタＴ１〜Ｔ６は全て半導体酸化物トランジスタであってもよい。

シリコントランジスタＴ７が別個の発光制御信号ＥＭ３を受信する図６Ａの実施例は、単なる例示に過ぎない。この追加の発光線を排除するために、シリコントランジスタＴ７は、走査制御信号Ｓｃａｎ１によって制御することができる（例えば、図８のＯＬＥＤ表示画素２２を参照）。図８における画素２２の残りの部分は、同様の構成を使用して相互接続されており、本実施形態を不明瞭にすることを避けるために、詳細に反復される必要はない。

図９は、図８に示すタイプのＯＬＥＤ表示画素２２の動作を示すタイミング図である。時間ｔ１の前に、信号Ｓｃａｎ１及びＳｃａｎ２がデアサートされ（例えば、走査制御信号は両方ともＶＳＬにある）、一方、信号ＥＭ１及びＥＭ２がアサートされる（例えば、発光制御信号は両方とも正電源電圧レベルにある）。両方の発光制御信号ＥＭ１及びＥＭ２がハイの場合、発光電流は、対応する有機発光ダイオード３０４内に駆動トランジスタＴ２を通って流れて、発光フェーズ中に光を生成する。

時間ｔ１において、発光制御信号ＥＭ１は、デアサートされて（例えば、ローに駆動されて）発光フェーズを一時的に中断し、データプログラミングフェーズを開始する。時間ｔ２において、信号Ｓｃａｎ１は、ハイにパルス化されてトランジスタＴ３、Ｔ６、及びＴ７を起動することができ、それによってコンデンサＣｓｔにわたる電圧を所定の電圧差（例えば、ＶＤＤＥＬ−Ｖｉｎｉ）に初期化する。時間ｔ３において、信号Ｓｃａｎ２がアサートされている間に、かつ、信号ＥＭ１及びＥＭ２が両方ともデアサートされている間に、走査制御信号Ｓｃａｎ１は、ハイにパルス化されて、データ線３１０から表示画素２２内に所望のデータ信号をロードする。

時間ｔ４において、走査制御信号Ｓｃａｎ１はデアサートされ（例えば、ローに駆動され）、データプログラミングフェーズの終了を意味する。走査制御信号Ｓｃａｎ１は、図８の実施形態では両方のトランジスタＴ３及びＴ７を制御するので、トランジスタＴ３及びＴ７は両方とも、Ｓｃａｎ１の立ち下がりエッジにおいてオフにされ得る。しかしながら、トランジスタＴ３がオフにされる前にトランジスタＴ７が最初にオフにされて、半導体酸化物トランジスタＴ３の寄生効果からノードＮ２を絶縁するのを助けることが一般的に望ましい。トランジスタＴ３が信号Ｓｃａｎ１の立ち下がりエッジにおいてオフにされる前にトランジスタＴ７がオフにされることを確実にするために、トランジスタＴ３及びＴ７に異なる閾値電圧レベルを提供することができる。トランジスタＴ３及びＴ７が両方ともｎチャネルトランジスタとして実装されると仮定すると、トランジスタＴ７の閾値電圧は、トランジスタＴ７が最初にオフにされるようにトランジスタＴ３の閾値電圧よりも大きいことが好ましい。これはまた、図６Ａ〜図６Ｇの実施形態にも当てはまり得る。このイベントのシーケンスを、図９の拡大図９００に示す。例えば、時間ｔ４においてＶＳＨからＶＳＬまでの信号Ｓｃａｎ１が遷移すると、シリコントランジスタＴ７は、時間ｔ４’において最初にオフにされ、一方、半導体酸化物トランジスタＴ３は、その後に時間ｔ４’’においてオフにされる。

トランジスタＴ７が時間ｔ４〜ｔ４’にオフにされる前に、トランジスタＴ３を通って流れる電流Ｉ１５が依然として存在しており、トランジスタＴ７がまだオンであるためノードＮ２における電圧に影響を与えることになる。トランジスタＴ７がオンである間に、電流Ｉ１５がトランジスタＴ３を通って流れてノードＮ１及びＮ５を再バランスする場合、駆動トランジスタＴ２のゲート電圧は、Ｖｔｈ＿ｏｘにおける任意のドリフトに敏感であるというリスクにさらされることになる。電流Ｉ１５を最小化するのに役立ち、したがって、Ｖｔｈ＿ｏｘに対するＯＬＥＤ電流のこの感度を緩和するために、コンデンサＣｎ５などの整合コンデンサを、ノードＮ５に取り付けることができる（例えば、図８を参照）。コンデンサＣｎ５は、ノードＮ５における総実効容量を、ノードＮ１における総実効容量と等しくする容量値を有する。換言すれば、コンデンサＣｎ５は、時間ｔ４におけるＳｃａｎ１の立ち下がりエッジの直後にＶＮ１がＶＮ５に相対的に等しくなることを可能にし、それによって半導体酸化物トランジスタＴ３を通って流れる潜在的な再バランス電流Ｉ１５を最小化する値を有するべきである。半導体酸化物トランジスタＴ３のＶｔｈ＿ｏｘの関数である、トランジスタＴ３を通る再バランス電流Ｉ１５の量を低減することにより、Ｖｔｈ＿ｏｘに対する、ノードＮ２における駆動トランジスタゲート電圧の感度を緩和することができる（それによってＯＬＥＤ発光電流を直接制御する）。更に、コンデンサＣｎ５の値は、フリッカを低減するように更に調整されてもよい。

それゆえ、シリコントランジスタＴ７の追加は、ノードＮ１とＮ５との間の容量整合を可能にする。図３Ａの画素２２内の半導体酸化物トランジスタＴ３のソース端子及びドレイン端子における容量を整合させることは、Ｃｓｔの容量が比較的大きいため、実現可能ではない。したがって、ノードＮ１における容量をＣｓｔに整合させるいかなる試みも、画素面積を劇的に増加させ得る大きなコンデンサを追加することを必要とし得る。半導体酸化物トランジスタＴ３と比較すると、シリコントランジスタＴ７は、少なくともクロックフィードスルー及び電荷注入に関して、改善された物理的特性を呈する。

一般に、シリコントランジスタＴ７は、半導体酸化物トランジスタＴ３と比較して実質的により低いゲートソース間寄生容量Ｃｇｓを呈し、これが時間ｔ６において発光制御信号がアサートされるときにクロックフィードスルーの影響を低減する。１つの好適な構成では、シリコントランジスタＴ７は、最小のＣｇｓに対して最適化するために、トップゲートシリコントランジスタ（例えば、ＬＴＰＳ半導体材料の上方に形成された金属ゲート導体を有する薄膜トランジスタ）として実装されてもよい。ディスプレイの寿命にわたってドリフトする閾値電圧Ｖｔｈ＿ｏｘを有する半導体酸化物トランジスタＴ３とは対照的に、シリコントランジスタＴ７は、経時的に比較的一定のままである閾値電圧Ｖｔｈ＿ｌｔｐｓを有する（例えば、図５Ａのトレース５５０を参照）。これは、シリコントランジスタが、一般に、少なくともチャネル整合性に関して、半導体酸化物トランジスタよりも信頼性が高いためである。このように、たとえ時間ｔ４’においてトランジスタＴ７がオフにされても、ノードＮ２への電荷注入の量、及びトランジスタＴ７を通ってノードＮ２に流れる再バランス電流Ｉ５２の量は、経時的に一定かつ予測可能となる。

このように構成することにより、発光制御信号ＥＭ１及びＥＭ２が両方ともハイである時間ｔ５において図８の表示画素２２によって生成される対応するＯＬＥＤ電流は、図５Ｂのトレース５５２によって示すように、Ｖｔｈ＿ｏｘにおける変化に対して実質的に感度がより低い。トランジスタＴ３のＶｔｈ＿ｏｘにおける偏差に対するＯＬＥＤ電流感度を緩和することは、ディスプレイにわたる輝度均一性を提供し、ディスプレイの寿命にわたる輝度低下を低減させ、ディスプレイの寿命にわたる色シフトを低減させ、ディスプレイの他の理想的でない挙動を減少させる。

図８の例では、コンデンサＣｎ５（例えば、信号Ｓｃａｎ１がデアサートされるときに再バランス電流が半導体酸化物トランジスタＴ３を通って流れるのを防ぐために、ノードＮ５における総容量をノードＮ１における総容量と等しくするように構成されているディスクリートコンデンサ回路）が、ノードＮ５と走査線３１２との間に結合される。この特定の構成は、単なる例示に過ぎない。所望であれば、１つ以上の追加のコンデンサ構成要素を、任意の好適な方法でノードＮ５及び／又はノードＮ１に結合することができる（例えば、図６Ａ〜図６Ｇを参照）。

トランジスタＴ７などのシリコントランジスタ、及びコンデンサＣｎ５又はＣｎ１などのコンデンサを使用して、半導体酸化物トランジスタＴ３のＶｔｈ＿ｏｘにおける潜在的な変化に対するＯＬＥＤ発光電流の感度を低減する、図６〜図９に関連して説明される様々な実施形態は、単なる例示に過ぎない。一般に、これらの技術は、１つ以上の駆動トランジスタ及び少なくとも３個の付随するスイッチングトランジスタ、少なくとも４個の付随するスイッチングトランジスタ、少なくとも５個の付随するスイッチングトランジスタ、少なくとも６個の付随するスイッチングトランジスタ、１〜１０個の関連するスイッチングトランジスタ、１０個以上の関連するスイッチングトランジスタ、などを含む任意のタイプの表示画素に適用されて、フリッカを低減し、輝度の均一性を提供し、低リフレッシュレートディスプレイの寿命にわたって輝度低下及び色シフトを防止するのに役立つことができる。

図６Ａに示すタイプのピクセル２２を制御するための様々な走査制御信号及び発光制御信号は、行ドライバ回路１８（図１）の一部として形成されたそれぞれの走査線ドライバ回路及び発光線ドライバ回路を使用して生成されてもよい。図１０は、対応する発光及び走査制御信号を生成するように構成されている、例示的なゲートドライバ回路の図である。図１０に示すように、行ドライバ回路１８は、発光制御信号ＥＭ１を生成するように構成されている第１の発光線ドライバ１００２と、発光制御信号ＥＭ２を生成するように構成されている第２の発光線ドライバ１００４と、発光制御信号ＥＭ３を生成するように構成されている第３の発光線ドライバ１００６と、走査制御信号Ｓｃａｎ１を生成するように構成されている第１の走査線ドライバ１００８と、走査制御信号Ｓｃａｎ２を生成するように構成されている第２の走査線ドライバ１０１０と、を含んでもよい。

発光線ドライバは、発光クロック信号のそれぞれのペアを使用してそれぞれ制御されてもよい。例えば、第１の発光線ドライバ１００２は、第１のクロックペアＥＭ１＿ＣＬＫ１及びＥＭ１＿ＣＬＫ２を使用して制御されてもよく、第２の発光線ドライバ１００４は、第２のクロックペアＥＭ２＿ＣＬＫ１及びＥＭ２＿ＣＬＫ２を使用して制御されてもよい。特に、発光線ドライバ１００６は、発光クロックペアのうちの１つを使用して制御されてもよい。図１０の実施例では、発光線ドライバ１００６は、経路１０２０及び１０２２によって示すように、第２のクロック対ＥＭ２＿ＣＬＫ１及びＥＭ２＿ＣＬＫ２を使用して、それぞれ制御される。発光線ドライバ１００６はまた、フィードバックルーティング経路１０３０及び１０３２によって示すように、走査制御信号Ｓｃａｎ１及びＳｃａｎ２を使用して、それぞれ制御されてもよい。このようにして、発光線ドライバ１００６を制御するために、他のゲートドライバから制御信号を使用し共有することにより、回路面積を劇的に低減することができる。更に、ドライバ１００２、１００４、１００８、及びドライバ１０１０は、開始パルス信号をそれぞれ必要とし得るが、ドライバ１００６は別個の開始パルス信号を必要としないため、設計の複雑さを単純化するのにも役立つ。

図１１Ａは、発光線ドライバ１００６の１つの好適な実装を示す回路図である。図１１Ａに示すように、発光線ドライバ１００６は、第１の電源線１０４（例えば、電圧ＶＳＨが設けられる電源線）と第２の電源線１０６（例えば、電圧ＶＥＬが設けられる電源線）との間に直列に結合されたプルアップ出力トランジスタ１１０及びプルダウン出力トランジスタ１１２を含んでもよい。電圧ＶＳＨは、走査線ドライバ１００８及び／又は１０１０のうちの１つから借用された正の電源線であってもよく、一方、電圧ＶＥＬは、他の発光線ドライバ１００２及び／又は１００４のうちの１つから借用された負の電源線であってもよい。一般に、電圧ＶＳＨはＶＤＤＥＬより大きくてもよく、電圧ＶＥＬはＶＳＳＥＬより小さくてもよい。一例として、ＶＤＤＥＬが８．５Ｖである場合、ＶＳＨは１０．５Ｖであり得る。別の例として、ＶＳＳＥＬが０Ｖである場合、ＶＥＬは−３Ｖであり得る。これらの例は単なる例示に過ぎず、本実施形態の範囲を限定する役割を果たさない。所望であれば、ＶＳＨは、固定された電源電圧である必要はなく、柔軟性の増大のために独立して調整されてもよい。トランジスタ１１０のゲート端子はノードＱとしてラベル付けされてもよく、トランジスタ１１２のトランジスタ１１２のゲート端子はノードＱＢとしてラベル付けされてもよい。第１のコンデンサＣＱは、トランジスタ１１０のゲート及びソース端子にわたって結合され、一方、第２のコンデンサＣＱＢは、トランジスタ１１２のゲート及びソース端子にわたって結合される。

ノードＱＢは、トランジスタ１２６を使用して、ローに駆動又はデアサートされ得る。トランジスタ１２６は、ＥＭ＿ＣＬＫ２（例えば、図１０のＥＭ１＿ＣＬＫ２又はＥＭ２＿ＣＬＫ２のいずれか）を受信するゲート端子を有する。他方、ノードＱＢは、第３の電源線１０２（例えば、電圧ＶＥＨが提供される電源線）とノードＱＢとの間に直列に結合されたトランジスタ１２０、１２２、及び１２４を使用して、ハイに駆動又はアサートされ得る。電圧ＶＥＨは、発光線ドライバ１００２及び／又は１００４のうちの１つから借用した正の電源線であってもよい。一般に、電圧ＶＥＨは、ＶＤＤＥＬよりも大きく、またＶＳＨより大きくてもよい。一例として、ＶＳＨが１０．５Ｖである場合、ＶＥＨは１２．５Ｖであり得る。トランジスタ１２０は、ＥＭ＿ＣＬＫ１（例えば、図１０のＥＭ１＿ＣＬＫ１又はＥＭ２＿ＣＬＫ１のいずれか）を受信するゲート端子を有する。トランジスタ１２２は、Ｓｃａｎ２を受信するゲート端子を有する。トランジスタ１２４は、Ｓｃａｎ１を受信するゲート端子を有する。このように直列に接続されることにより、トランジスタ１２０、１２２、及び１２４は、信号ＥＭ＿ＣＬＫ１、Ｓｃａｎ１、及びＳｃａｎ２の全てが同時にハイである場合にのみ、ノードＱＢをハイに駆動する論理ＡＮＤ回路１１９を形成し得る。

ノードＱは、ノードＱと電源線１０２との間に結合されたトランジスタ１３０を使用して、ハイに駆動又はアサートされ得る。トランジスタ１３０は、ＥＭ＿ＣＬＫ２を受信するゲート端子を有する。他方、ノードＱは、ノードＱと電源線１０６との間に直列に結合されたトランジスタ１３２及び１３４を使用して、ローに駆動又はデアサートされ得る。トランジスタ１３２は、電源線１０２から固定された電源電圧ＶＥＨを受信するゲート端子を有する（すなわち、トランジスタ１３２は常にオンである）。トランジスタ１３４は、走査制御線Ｓｃａｎ１を受信するゲート端子を有する。このようにして構成されることにより、ドライバ１００６において受信された全ての制御信号が他のゲートドライバ回路から借用され、それによって表示境界領域の要件が劇的に低減される。

図１１Ｂは、図１１Ａに関して説明したタイプの発光線ドライバ１００６の動作を示すタイミング図である。図１１Ａに示すように、信号Ｓｃａｎ１及びＳｃａｎ２は異なるパルス幅を有し、信号ＥＭ＿ＣＬＫ１は信号ＥＭ＿ＣＬＫ２の遅延バージョンである。時間ｔ１において、信号Ｓｃａｎ１は、信号Ｓｃａｎ２が既にハイである間に、最初にパルス化され得る。信号Ｓｃａｎ１をアサートすることにより、トランジスタ１３４をオンにし、それによってノードＱを電圧ＶＥＬに向かって駆動し、トランジスタ１１０をオフにする。これは、トランジスタ１１２がその後オンにされるときに、任意の潜在的な駆動競合を排除するのに役立つ。

時間ｔ２において、信号ＥＭ＿ＣＬＫ１はハイにパルス化され、トランジスタ１２０をオンにする。信号ＥＭ＿ＣＬＫ１、Ｓｃａｎ１、及びＳｃａｎ２の全てがこの時点でハイであるため、ＡＮＤロジック１１９はノードＱＢをハイに引き上げるように起動され、プルダウントランジスタ１１２をオンにして信号ＥＭ３を（矢印１５０によって示すように）ローに駆動する。

信号ＥＭ３は、信号ＥＭ＿ＣＬＫ２がハイにパルス化されると、時間ｔ３までデアサートされたままである。信号ＥＭ＿ＣＬＫ２がハイにパルス化されると、トランジスタ１２６がオンにされてノードＱＢをＶＥＬに向かって引き寄せ、トランジスタ１１２をオフにする。これは、トランジスタ１１０との潜在的な駆動競合を排除するのに役立つ。ＥＭ＿ＣＬＫ２をアサートすることはまた、トランジスタ１３０をオンにしてノードＱをＶＥＨに向かって引き寄せ、それによってトランジスタ１１０をオンにして、残りの発光期間、信号ＥＭ３を（矢印１５２によって示すように）ハイに戻すように駆動する。

図１１Ａに示すような発光ゲートドライバ１００６の実装は、大きいコンデンサＣＱがプルアップ出力トランジスタ１１０のゲート端子に存在するときに、高電圧レベルで信号ＥＭ３を維持するのがより容易であるため、低周波数表示動作に特に適し得る。しかしながら、一般に、図１１Ａの発光ゲートドライバ１００６は、任意の好適な周波数の表示動作をサポートするために使用することができる。

図１２は、発光線ドライバ１００６の別の好適な実装を示す回路図である。図１１Ａに関連して既に説明されているものと同じ参照番号及び接続を有する構造的構成要素は、実質的に同様の機能を果たすため、反復される必要はない。しかしながら、ノードＱは、２段階サブドライバ回路を使用して制御されることに留意されたい。図１２に示すように、ドライバ１００６は、第２のサブドライバ段階１６０−２と直列に接続された第１のサブドライバ段階１６０−１を含んでもよい。第１の段階１６０−１は、電源線１０２と１０６との間のトランジスタ１７２と直列に接続されたトランジスタ１７０を含む。トランジスタ１７０は、ＥＭ＿ＣＬＫ２を受信するゲート端子を有し、トランジスタ１７２は、Ｓｃａｎ１を受信するゲート端子を有する。段階１６０−１の出力は、ノードＱ’とラベル付けされる。第２の段階１６０−２は、電源線１０２と１０６との間のトランジスタ１８２と直列に接続されたトランジスタ１８０を含む。トランジスタ１８０は、ノードＱ’に直接接続されたゲート端子を有し、トランジスタ１８２は、Ｓｃａｎ１も受信するゲート端子を有する。段階１６０−２の出力は、ノードＱに直接接続される。

発光線ドライバ１００６を制御する信号は、図１１Ｂに関して既に示され説明されているものと同一であり、その詳細は、簡潔さのために再反復される必要はない。ＥＭ＿ＣＬＫ２を受信するトランジスタ１３０がノードＱに直接結合される図１１Ｂの設計とは対照的に、図１２の２段階実装は、トランジスタ１７０のゲート端子からのクロック結合をノードＱから分離するのに役立ち得る。その結果、ノードＱで必要とされる総容量を、はるかに小さくすることができる。特に、図１２の設計は、トランジスタ１１０のゲート及びソース端子にわたってディスクリートコンデンサＣＱさえも必要としないため、回路面積を大幅に低減することに留意されたい。

酸化物トランジスタＴ３に関連する閾値電圧変動を分離するためにトランジスタＴ７などのシリコントランジスタを使用することを含む図６〜図１２の実施形態は、単なる例示に過ぎない。別の好適な構成によれば、発光信号のパルス幅は、酸化物トランジスタＴ３に関連して予想される閾値電圧シフトを補償するのに役立つために、経時的に徐々に調整することができる。発光動作中、発光制御信号（例えば、図３の実施例における発光制御信号ＥＭ１及びＥＭ２を参照）は、パルス幅変調（ＰＷＭ）方式を使用してトグルされて、ディスプレイの輝度を制御することができる。発光制御信号のパルス幅を増大させることにより、ＰＷＭデューティサイクルを増加させ、それによってディスプレイの対応する輝度を高め得る。対照的に、発光制御信号のパルス幅を低減することにより、ＰＷＭデューティサイクルを減少させ、それによってディスプレイの対応する輝度を低下させ得る。

図１３Ａは、一実施形態に係る、輝度低下を補償するために、ディスプレイ１４の寿命にわたって発光信号のパルス幅をどのように増加し得るかを示すタイミング図である。図１３Ａに示すように、発光制御信号ＥＭ（ＰＷＭ方式を使用して制御される任意の数の発光制御信号を表す）は、時間Ｔ０（すなわち、ディスプレイがまだ比較的新しいとき）において公称パルス幅ＰＷを有してもよい。

いくらかの期間及び時間Ｔ１の後、ディスプレイ１４の輝度は、酸化物トランジスタＴ３（一例として）の閾値電圧ドリフト又は何らかの他の一時的な経時効果により、ある程度低下している可能性がある。Ｔ０〜Ｔ１の時間量は、少なくとも５０時間、少なくとも１００時間、１００〜５００時間、５００時間超、又はディスプレイ１４が輝度において望ましくない変化を被ったかもしれない他の好適な動作期間であってもよい。輝度低下を緩和するために、発光制御信号ＥＭのパルス幅は、総パルス幅が今、（ＰＷ＋ΔＴ）に増加するように、パルス幅オフセット量ΔＴによって増大され得る。このようにＥＭのパルス幅を増大させることにより、デューティサイクルを増大させ、時間Ｔ０において、劣化した輝度をその意図された／元のレベルに高める。

いくらかの期間及び時間Ｔ２の後、ディスプレイ１４の輝度は、酸化物トランジスタＴ３（一例として）の閾値電圧ドリフト又は何らかの他の一時的な経時効果により、もう少し低下している可能性がある。Ｔ１〜Ｔ２の時間量は、少なくとも５０時間、少なくとも１００時間、１００〜５００時間、５００時間超、又はディスプレイ１４が輝度において望ましくない変化を被ったかもしれない他の好適な動作期間であってもよい。輝度低下を緩和するために、発光制御信号ＥＭのパルス幅は、総パルス幅が今、（ＰＷ＋２＊ΔＴ）に増加するように、別のパルス幅オフセット量ΔＴによって更に増大され得る。このようにＥＭのパルス幅を増大させることにより、デューティサイクルを更に増大させ、時間Ｔ０において、劣化した輝度をその意図された／元のレベルに高める。

このプロセスは、ディスプレイ１４の寿命の終了まで無限に継続してもよい。時間ＴＮにおいて、総パルス幅は、（ＰＷ＋Ｎ＊ΔＴ）に拡大されていることに留意されたい。一部の時点では（すなわち、デューティサイクルが１００％のその限度に近づいているとき）、デューティサイクルはもはや増加し得ない。それゆえ、時間ＴＮは、通常動作用途の少なくとも２年、通常動作の２〜５年、通常動作用途の５〜１０年、又は通常の動作使用の１０年超に対応するべきである。

図１３Ｂは、一実施形態に係る、発光信号のデューティサイクルを経時的にどのように調節し得るかを示すプロットである。図１３Ｂに示すように、時間Ｔ０において、発光制御信号のパルス幅はその公称値にあり、したがってデューティサイクルは公称デューティサイクルレベルＤＣｎｏｍに設定される。時間Ｔ１において、発光制御信号のパルス幅は、第１のオフセット量によって増大し、ＤＣ１へのデューティサイクルを増加させる。時間Ｔ２において、発光制御信号のパルス幅は、第２のオフセット量によって増大し、ＤＣ２へのデューティサイクルを増加させる。時間Ｔ３において、発光制御信号のパルス幅は、第３のオフセット量によって増大し、ＤＣ３へのデューティサイクルを増加させる。このプロセスは、ＰＷＭデューティサイクルが１００％で最大になるまで無限に継続してもよい。

図１３Ｃは、ＥＭ信号パルス幅オフセットの経時的な影響を示す図である。トレース１３０２は、パルス幅が一定レベルに維持された場合（すなわち、デューティサイクルが決して変化しない場合）の経時的な輝度低下の百分率を示す。時間Ｔ１において、第１の量のパルス幅オフセットＡ１を公称パルス幅値ＰＷに適用してもよく、それによって輝度をトレース１３０４上の第１の対応する点まで連れ戻し得る。時間Ｔ２において、第２の量の累積パルス幅オフセットＡ２を公称パルス幅値ＰＷに適用してもよく、それによって輝度をトレース１３０４上の第２の対応する点まで押し戻し得る。時間Ｔ３において、第３の量の累積パルス幅オフセットＡ３を公称パルス幅値ＰＷに適用してもよく、それによって輝度をトレース１３０４上の第３の対応する点まで押し戻し得る。時間Ｔ４において、第４の量の累積パルス幅オフセットＡ４を公称パルス幅値ＰＷに適用してもよく、それによって輝度をトレース１３０４上の第４の対応する点まで押し戻し得る。このプロセスは、ＥＭのデューティサイクルが１００％に達するまで無限に継続してもよい。

図１３Ｃの例では、第１の表示輝度帯域（例えば、第１のユーザ選択された又は外部から供給された明るさ設定）に対応してもよい。一般に、パルス幅オフセット量は、異なる表示輝度帯域において変化し得る（すなわち、異なる表示明るさ設定は、異なる量のパルス幅増大を必要とし得る）。図１３Ｃと同様に、図１３Ｄのトレース１３０２は、パルス幅が第１の輝度帯域で固定レベルに維持された場合の経時的な輝度低下の百分率を示す。図１３Ｄのトレース１３０６は、パルス幅が第１の輝度帯域よりも高い輝度出力を有する第２の輝度帯域において固定レベルに維持された場合の、経時的な輝度低下の百分率を示す。

時間Ｔ１において、第１の量のパルス幅オフセットＢ１を公称パルス幅値ＰＷに適用してもよく、それによって輝度をトレース１３０４’上の第１の対応する点まで連れ戻し得る。時間Ｔ２において、第２の量の累積パルス幅オフセットＢ２を公称パルス幅値ＰＷに適用してもよく、それによって輝度をトレース１３０４’上の第２の対応する点まで押し戻し得る。時間Ｔ３において、第３の量の累積パルス幅オフセットＢ３を公称パルス幅値ＰＷに適用してもよく、それによって輝度をトレース１３０４’上の第３の対応する点まで押し戻し得る。時間Ｔ４において、第４の量の累積パルス幅オフセットＢ４を公称パルス幅値ＰＷに適用してもよく、それによって輝度をトレース１３０４’上の第４の対応する点まで押し戻し得る。このプロセスは、ＥＭのデューティサイクルが１００％に達するまで無限に継続してもよい。

トレース１３０４’はトレース１３０４と実質的に類似していてもよいことに留意されたい。しかしながら、図１３Ｃ及び図１３Ｄ間の並置で示すように、ＥＭパルス幅オフセット量は、異なる明るさ設定において異なる（すなわち、Ａ１はＢ１に等しくない、Ａ２はＢ２に等しくない、Ａ３はＢ３に等しくない、Ａ４はＢ４に等しくない、Ａ５はＢ５に等しくない、など）。換言すれば、ＰＷＭオフセットは、異なる輝度レベルに対して別々に制御されてもよい。所望であれば、ＰＷＭオフセット量は、全ての輝度帯域に普遍的に適用されて、ディスプレイ１４の制御を単純化することができる（すなわち、単一のＰＷＭ増大シーケンスは、全ての外部から供給される明るさ設定に適用される）。

一般に、表示輝度を維持するための、図１３Ａ〜図１３Ｄに関連して説明する方法は、明るさ／輝度を制御するためのパルス幅変調方式を使用する任意の好適なタイプのディスプレイに（例えば、ＯＬＥＤディスプレイ、ＬＣＤディスプレイ、プラズマディスプレイ、又は他のタイプのディスプレイに）適用することができる。

図３Ｂに関連して上述したように、ＯＬＥＤ電流量、及びそれゆえのディスプレイ輝度は、酸化物トランジスタＴ３などの問題のあるトランジスタがオフにされているときに生じる電荷注入及びソースドレイン間再バランス電流の関数である。本実施形態では、酸化物トランジスタＴ３は、アクティブハイ走査制御信号によって制御される（すなわち、走査制御信号Ｓｃａｎ１は、ハイに駆動されてトランジスタＴ３をオンにし、ローに駆動されてトランジスタＴ３をオフにする）。図１４Ａに示すように、信号Ｓｃａｎ１は、正電圧レベルＶＳＨから負電圧レベルＶＳＬへとデアサート又は駆動されて、トランジスタＴ３を（他のトランジスタの中で）オフにすることができる。一般に、ゲートノードＮ２に注入される電荷の量（例えば、図３Ａを参照）は、以下のように表すことができる。

同様に、ソース−ドレイン電荷再バランス電流の量は、以下のように表すことができる。

式１及び式２の太字部分に示すように、電荷注入量Ｑｃｈ及び再バランス電流レベルＩ１２は両方とも、ＶＳＨとＶｔｈ＿ｏｘとの差に少なくとも部分的に比例する。（図５Ａの例に示すように）Ｖｔｈ＿ｏｘが経時的に減少すると仮定すると、Ｑｃｈ及びＩ１２を一定に維持する方法は、次いで、Ｖｔｈ＿ｏｘのおけるドリフトと同様のペースでＶＳＨを低減すること含み得る。

図１４Ｂは、一実施形態に係る、アクティブハイ走査制御信号Ｓｃａｎ１のＶＳＨをどのように調節してＶｔｈ＿ｏｘの変化に適応させ、それによって表示輝度低下を緩和し得るかを示すタイミング図である。時間Ｔ０（すなわち、ディスプレイがまだ比較的新しい場合）において、ＶＳＨは公称正電源レベルＶＳＨｎｏｍでバイアスされてもよい。

いくらかの期間及び時間Ｔ１の後、ディスプレイ１４の輝度は、酸化物トランジスタＴ３の閾値電圧ドリフトにより、ある程度低下している可能性がある。０〜Ｔ１の時間量は、少なくとも５０時間、少なくとも１００時間、１００〜５００時間、５００時間超、又はディスプレイ１４が輝度において望ましくない変化を被ったかもしれない他の好適な動作期間であってもよい。輝度低下を緩和するために、ＶＳＨが電圧オフセット量ΔＶだけ低減されて、Ｖｔｈ＿ｏｘの変化に追従し得る。オフセット量ΔＶは、１０ｍＶ、１０〜５０ｍＶ、５０〜１００ｍＶ、又はＶｔｈ＿ｏｘにおける電圧ドリフトに適応するための他の好適なオフセット量であってもよい。

いくらかの期間及び時間Ｔ２の後、ディスプレイ１４の輝度は、酸化物トランジスタＴ３の閾値電圧ドリフトにおける更なる低減により、もう少し劣化している可能性がある。Ｔ１〜Ｔ２の時間量は、少なくとも５０時間、少なくとも１００時間、１００〜５００時間、５００時間超、又はディスプレイ１４が輝度において望ましくない変化を被ったかもしれない他の好適な動作期間であってもよい。輝度低下を緩和するために、ＶＳＨが別の電圧オフセット量ΔＶだけ更に低減されて、Ｖｔｈ＿ｏｘの変化に追従し得る。このプロセスは、ディスプレイ１４の寿命の終了が、通常動作用途の少なくとも２年、通常動作の２〜５年、通常動作用途の５〜１０年、又は通常動作使用の１０年超続くまで、無期限に継続してもよい。

図１４Ｃは、走査制御信号Ｓｃａｎ１のＶＳＨの低減が、どのように表示輝度を高めるのに役立ち得るかを示すプロットである。曲線１４０２に示すように、ディスプレイの寿命にわたって線形又は段階的な様式でＶＳＨを低減することは、ＶＴＨ＿ｏｘのおける変化によって引き起こされる望ましくない輝度低下を補償するためにその輝度を高めるのに役立ち得る。一般に、図１４Ｂ及び図１４Ｃに示す技術は、ディスプレイの輝度に影響を及ぼし得る、閾値電圧が変動しているトランジスタを有する任意の表示画素に適用されてもよい。

酸化物トランジスタＴ３がアクティブハイ走査制御信号によって制御される上記の例は、単なる例示に過ぎず、本実施形態の範囲を限定することを意図するものではない。他の好適な実施形態によれば、酸化物トランジスタＴ３は、アクティブロー走査制御信号によって制御されるｐチャネル薄膜トランジスタである（すなわち、走査制御信号Ｓｃａｎ１は、ローに駆動されてトランジスタＴ３をオンにし、ハイに駆動されてトランジスタＴ３をオフにする）。図１５Ａに示すように、信号Ｓｃａｎ１は、負電圧レベルＶＳＬから正電圧レベルＶＳＨへとデアサート又は駆動されて、トランジスタＴ３を（他のトランジスタの中で）オフにすることができる。上述の式１及び式２はまた、極性が切り替えられていることを除いて、ｐチャネルトランジスタについても当てはまる。換言すれば、Ｑｃｈ及びＩ１２を一定に維持することは、Ｖｔｈ＿ｏｘにおけるドリフトと同様のペースでＶＳＬを実際に増加させることを含み得る（Ｖｔ＿ｏｘがｐ型トランジスタに対して経時的に増加すると仮定して）。

図１５Ｂは、一実施形態に係る、アクティブロー走査制御信号Ｓｃａｎ１のＶＳＬをどのように調節してＶｔｈ＿ｏｘの変化に適応させ、それによって表示輝度低下を緩和し得るかを示すタイミング図である。時間Ｔ０（すなわち、ディスプレイがまだ比較的新しい場合）において、ＶＳＬは公称接地電源レベルＶＳＬｎｏｍでバイアスされてもよい。

いくらかの期間及び時間Ｔ１の後、ディスプレイ１４の輝度は、酸化物トランジスタＴ３の閾値電圧ドリフトにより、ある程度低下している可能性がある。Ｔ０〜Ｔ１の時間量は、少なくとも５０時間、少なくとも１００時間、１００〜５００時間、５００時間超、又はディスプレイ１４が輝度において望ましくない変化を被ったかもしれない他の好適な動作期間であってもよい。輝度低下を緩和するために、ＶＳＬが電圧オフセット量ΔＶだけ増加されて、Ｖｔｈ＿ｏｘの変化に追従し得る。オフセット量ΔＶは、１０ｍＶ、１０〜５０ｍＶ、３０〜７０ｍＶ、５０〜１００ｍＶ、又はＶｔｈ＿ｏｘにおける電圧ドリフトに適応するための他の好適なオフセット量であってもよい。

いくらかの期間及び時間Ｔ２の後、ディスプレイ１４の輝度は、酸化物トランジスタＴ３の閾値電圧ドリフトにおける更なる増加により、もう少し劣化している可能性がある。Ｔ１〜Ｔ２の時間量は、少なくとも５０時間、少なくとも１００時間、１００〜５００時間、５００時間超、又はディスプレイ１４が輝度において望ましくない変化を被ったかもしれない他の好適な動作期間であってもよい。輝度低下を緩和するために、ＶＳＬが別の電圧オフセット量ΔＶだけ更に増加されて、Ｖｔｈ＿ｏｘの変化に追従し得る。このプロセスは、ディスプレイ１４の寿命の終了が、通常動作用途の少なくとも２年、通常動作の２〜５年、通常動作用途の５〜１０年、又は通常動作使用の１０年超続くまで、無期限に継続してもよい。

図１５Ｃは、走査制御信号Ｓｃａｎ１のＶＳＬを上昇させることが、どのように表示輝度を高めるのに役立ち得るかを示すプロットである。曲線１５０２に示すように、ディスプレイの寿命にわたって線形又は段階的な様式でＶＳＬを拡大することは、ＶＴＨ＿ｏｘのおける変化によって引き起こされる望ましくない輝度低下を補償するためにその輝度を高めるのに役立ち得る。一般に、図１５Ｂ及び図１５Ｃに示す技術は、ディスプレイの輝度に影響を及ぼし得る、閾値電圧が変動しているトランジスタを有する任意の表示画素に適用されてもよい。

一実施形態によれば、発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタであって、ドレイン端子とゲート端子とソース端子とを含む、駆動トランジスタと、駆動トランジスタのドレイン端子とゲート端子との間に結合された第１の半導体型のトランジスタであって、駆動トランジスタのゲート端子におけるリークを低減するように構成されており、かつ、閾値電圧を有する、第１の半導体型のトランジスタと、第１の半導体型とは異なる第２の半導体型のトランジスタであって、第１の半導体型のトランジスタと駆動トランジスタのゲート端子との間に介在し、第１の半導体型のトランジスタの閾値電圧に対して、発光ダイオードを通って流れる発光電流の感度を低減するように構成されている、第２の半導体型のトランジスタと、を含む表示画素が提供される。

別の実施形態によれば、第１の半導体型のトランジスタは、半導体酸化物内に形成されたチャネルを有する半導体酸化物薄膜トランジスタを含む。

別の実施形態によれば、第２の半導体型のトランジスタは、シリコン内に形成されたチャネルを有するシリコン薄膜トランジスタを含む。

別の実施形態によれば、第１の半導体型のトランジスタ及び第２の半導体型のトランジスタは、両方ともｎチャネル薄膜トランジスタである。

別の実施形態によれば、第１の半導体型のトランジスタはｎチャネル薄膜トランジスタであり、第２の半導体型のトランジスタはｐチャネル薄膜トランジスタである。

別の実施形態によれば、表示画素は、駆動トランジスタのゲート端子に結合された蓄積コンデンサであって、表示画素に対するデータ信号を記憶するように構成されている、蓄積コンデンサと、第１の半導体型のトランジスタと第２の半導体型のトランジスタとの間の中間ノードに結合された整合コンデンサであって、第１の半導体型のトランジスタがオフになると、第１の半導体型のトランジスタを通じて流れる再バランス電流を低減するように構成されている、整合コンデンサと、を含む。

別の実施形態によれば、整合コンデンサは、蓄積コンデンサよりも小さい。

別の実施形態によれば、表示画素は、駆動トランジスタのゲート端子に結合された蓄積コンデンサであって、表示画素に対するデータ信号を記憶するように構成されている、蓄積コンデンサと、駆動トランジスタのドレイン端子に結合された整合コンデンサであって、第１の半導体型のトランジスタがオフになると、第１の半導体型のトランジスタを通じて流れる再バランス電流を低減するように構成されている、整合コンデンサと、を含む。

別の実施形態によれば、第１の半導体型のトランジスタは、走査制御信号を受信するように構成されているゲート端子を有し、第２の半導体型のトランジスタは、走査制御信号とは異なる発光制御信号を受信するように構成されているゲート端子を有する。

別の実施形態によれば、第１の半導体型のトランジスタ及び第２の半導体型のトランジスタは、同じ走査制御信号を受信するように構成されているゲート端子を有する。

別の実施形態によれば、第１の半導体型のトランジスタは第１の閾値電圧を有し、第２の半導体型のトランジスタは、第１の閾値電圧よりも大きい第２の閾値電圧を有する。

別の実施形態によれば、表示画素は、駆動トランジスタ及び発光ダイオードと直列に結合された第１の発光トランジスタと、駆動トランジスタ及び発光ダイオードと直列に結合された第２の発光トランジスタと、発光ダイオードに直接結合された初期化トランジスタと、駆動トランジスタのソース端子に直接結合されたデータローディングトランジスタと、を含む。

一実施形態によれば、発光フェーズ中に、表示画素内の駆動トランジスタを使用して、表示画素内の発光ダイオードに発光電流を伝達することであって、駆動トランジスタがドレイン端子とゲート端子とを含む、ことと、発光フェーズ中に、駆動トランジスタのドレイン端子とゲート端子との間に結合された第１の半導体型のトランジスタを使用して、駆動トランジスタのゲート端子におけるリークを低減することであって、第１の半導体型のトランジスタが閾値電圧を有する、ことと、第１の半導体型のトランジスタと駆動トランジスタのゲート端子との間に介在する第２の半導体型のトランジスタを使用して、第１の半導体型のトランジスタの閾値電圧に対する発光電流の感度を低減することと、を含む、表示画素を動作させる方法が提供される。

別の実施形態によれば、第１の半導体型のトランジスタは半導体酸化物薄膜トランジスタを含み、第２の半導体型のトランジスタはシリコン薄膜トランジスタを含む。

別の実施形態によれば、方法は、第１の半導体型のトランジスタのゲート端子に走査制御信号を提供することと、第２の半導体型のトランジスタのゲート端子に走査制御信号とは異なる発光制御信号を提供することと、走査制御信号の立ち下がりエッジ前に発光制御信号をデアサートし、走査制御信号の立ち下がりエッジ後に発光制御信号をアサートすることと、を含む。

別の実施形態によれば、方法は、第１の半導体型のトランジスタのゲート端子に走査制御信号を提供することと、第２の半導体型のトランジスタのゲート端子に走査制御信号を提供することと、走査制御信号の立ち下がりエッジにおいて、第１の半導体型のトランジスタをオフにする前に、第２の半導体型のトランジスタをオフにすることと、を含む。

一実施形態によれば、表示画素のアレイを有するディスプレイを含む電子デバイスが提供され、表示画素のアレイ内の各表示画素は、発光ダイオードと、発光ダイオードと直列に結合された駆動トランジスタであって、ドレイン端子とゲート端子とソース端子とを含む、駆動トランジスタと、駆動トランジスタのドレイン端子とゲート端子との間に結合された半導体酸化物トランジスタと、半導体酸化物トランジスタと駆動トランジスタのゲート端子との間に結合されたシリコントランジスタと、を含む。

別の実施形態によれば、表示画素のアレイ内の各表示画素は、駆動トランジスタのゲート端子に直接結合された蓄積コンデンサと、半導体酸化物トランジスタに直接結合された整合コンデンサであって、半導体酸化物トランジスタを通って流れる再バランス電流を低減するように構成されている、整合コンデンサと、を含む。

別の実施形態によれば、整合コンデンサは、蓄積コンデンサよりも実質的に小さい。

別の実施形態によれば、表示画素のアレイ内の各表示画素は、駆動トランジスタ及び発光ダイオードと直列に結合された第１の発光トランジスタと、駆動トランジスタ及び発光ダイオードと直列に結合された第２の発光トランジスタと、発光ダイオードに直接結合された初期化トランジスタと、駆動トランジスタのソース端子に直接結合されたデータローディングトランジスタと、を含む。

別の実施形態によれば、電子デバイスは、第１の走査制御信号を半導体酸化物トランジスタのゲート端子及び初期化トランジスタのゲート端子に出力するように構成されている第１の走査線ドライバ回路と、データローディングトランジスタのゲート端子に第２の走査制御信号を出力するように構成されている第２の走査線ドライバ回路と、第１の発光トランジスタのゲート端子に第１の発光制御信号を出力するように構成されている第１の発光線ドライバ回路と、第２の発光トランジスタのゲート端子に第２の発光制御信号を出力するように構成されている第２の発光線ドライバ回路と、シリコントランジスタのゲート端子に第３の発光制御信号を出力するように構成されている第３の発光線ドライバ回路であって、第１の走査線ドライバ回路から第１の走査制御信号を受信し、第２の走査線ドライバ回路から第２の走査制御信号を受信するように構成されている、第３の発光線ドライバ回路と、を含む。

別の実施形態によれば、第１の発光線ドライバ回路は、第１のクロック信号ペアを受信するように構成されており、第２の発光線ドライバは、第２のクロック信号ペアを受信するように構成されており、第３の発光線ドライバ回路は、第１の発光線ドライバ回路に関連付けられた第１のクロック信号ペア及び第２の発光線ドライバ回路に関連付けられた第２のクロック信号ペアのうちの選択された１つを受信するように更に構成されている。

別の実施形態によれば、第３の発光線ドライバ回路は、開始パルス信号を受信しない。

別の実施形態によれば、第３の発光線ドライバ回路は、プルアップトランジスタと、プルアップトランジスタと直列に接続されたプルダウントランジスタと、選択されたクロック信号ペアにおいて第１のクロック信号を受信するように構成されているゲート端子を有する第１のトランジスタ、及び第１の走査制御信号を受信するように構成されているゲート端子を有する第２のトランジスタ、及び第２の走査制御信号を受信するように構成されているゲート端子を有する第３のトランジスタであって、使用されて、プルダウントランジスタを同時にオンにする、第１、第２、及び第３のトランジスタと、選択されたクロック信号ペアにおいて第２のクロック信号を受信するように構成されているゲート端子を有する第４のトランジスタであって、使用されてプルダウントランジスタをオフにする、第４のトランジスタと、を含む。

別の実施形態によれば、第３の発光線ドライバ回路は、選択されたクロック信号ペアにおいて第２のクロック信号を受信するように構成されているゲート端子を有する第５のトランジスタであって、使用されてプルアップトランジスタをオンにする、第５のトランジスタと、固定電源電圧を受信するように構成されているゲート端子を有する第６のトランジスタ、及び第１の走査制御信号を受信するように構成されているゲート端子を有する第７のトランジスタであって、使用されてプルアップトランジスタを同時にオフにする、第６及び第７のトランジスタと、を含む。

別の実施形態によれば、第３の発光線ドライバ回路は、選択されたクロック信号ペアにおいて第１の走査制御信号及び第２のクロック信号を受信するように構成されている第１の段階と、第１の段階からの第１の走査制御信号及び信号を受信するように構成されている第２の段階であって、プルアップトランジスタのゲート端子に直接接続された出力を有し、プルアップトランジスタのゲート端子に結合されたディスクリートコンデンサが存在しない、第２の段階と、を含む。

一実施形態によれば、輝度を呈するディスプレイを動作させる方法であって、パルス幅変調（ＰＷＭ）方式を使用して、ディスプレイの輝度を制御することと、表示経時変化によりディスプレイの輝度が低下した第１の期間後に、ＰＷＭ方式のデューティサイクルを増加させて、輝度低下を補償することと、を含む方法が提供される。

別の実施形態によれば、第１の期間は少なくとも１００時間である。

別の実施形態によれば、方法は、第１の期間に続く第２の期間の後に、ＰＷＭ方式のデューティサイクルを更に増加させて、ディスプレイ内の任意の輝度低下を補償することを含み、第２の期間が第１の期間に等しい。

別の実施形態によれば、ＰＷＭ方式を使用することは、パルス幅が変調された発光制御信号を、ディスプレイ上の対応する発光トランジスタに供給することを含む。

別の実施形態によれば、ＰＷＭ方式のデューティサイクルを増加させることは、ディスプレイが第１の表示明るさ設定にあるときに、発光制御信号のパルス幅を第１の量だけ増大させること、ディスプレイが第２の表示明るさ設定にあるときに、発光制御信号のパルス幅を、第１の量とは異なる第２の量だけ増大させることと、を含む。

一実施形態によれば、駆動トランジスタと、駆動トランジスタのゲート端子に結合された半導体酸化物トランジスタとを有する表示画素を動作させる方法であって、半導体酸化物トランジスタのゲート端子に走査制御信号を供給することであって、半導体酸化物トランジスタが経時的に変化する閾値電圧を有し、半導体酸化物トランジスタの閾値電圧の変化がディスプレイに対する輝度低下を引き起こす、ことと、走査制御信号をアサートして、査制御信号を第１の電圧レベルに駆動することによって半導体酸化物トランジスタをオンにすることと、走査制御信号をデアサートして、走査制御信号を第１の電圧レベルから第２の電圧レベルへと駆動することによって、半導体酸化物トランジスタをオフにすることと、走査制御信号の第１の電圧レベルを半導体酸化物トランジスタの閾値電圧の変化に適応させて、輝度低下を補償することと、を含む方法が提供される。

別の実施形態によれば、走査制御信号の第１の電圧レベルを適応させることは、通常の表示動作の少なくとも３００時間毎に１回、３０〜７０ｍＶだけ第１の電圧レベルを減少させることを含む。

別の実施形態によれば、走査制御信号の第１の電圧レベルを適応させることは、通常の表示動作の少なくとも３００時間毎に１回、３０〜７０ｍＶだけ第１の電圧レベルを増加させることを含む。

前述は、単なる例示に過ぎず、説明された実施形態に対して多様な変更を行うことができる。前述の実施形態は、個別に又は任意の組合せで実施され得る。

Claims (20)

1. 表示画素であって、
   発光ダイオードと、
   前記発光ダイオードと直列に結合されている駆動トランジスタであって、ドレイン端子とゲート端子とソース端子とを含む、駆動トランジスタと、
   前記駆動トランジスタの前記ドレイン端子と前記ゲート端子との間に結合されている第１の半導体型のトランジスタであって、前記駆動トランジスタの前記ゲート端子におけるリークを低減するように構成されており、かつ、閾値電圧を有する、第１の半導体型のトランジスタと、
   前記第１の半導体型とは異なる第２の半導体型のトランジスタであって、前記第１の半導体型の前記トランジスタと前記駆動トランジスタ前記のゲート端子との間に介在しており、かつ、前記第１の半導体型の前記トランジスタの前記閾値電圧に対して、前記発光ダイオードを通じて流れる発光電流の感度を低減するように構成されている、第２の半導体型のトランジスタと、を備える、表示画素。
2. 前記第１の半導体型の前記トランジスタは、半導体酸化物内に形成されたチャネルを有する半導体酸化物薄膜トランジスタを含む、請求項１に記載の表示画素。
3. 前記第２の半導体型の前記トランジスタは、シリコン内に形成されたチャネルを有するシリコン薄膜トランジスタを含む、請求項２に記載の表示画素。
4. 前記第１の半導体型の前記トランジスタ及び前記第２の半導体型の前記トランジスタは、両方ともｎチャネル薄膜トランジスタである、請求項３に記載の表示画素。
5. 前記第１の半導体型の前記トランジスタはｎチャネル薄膜トランジスタであり、前記第２の半導体型の前記トランジスタはｐチャネル薄膜トランジスタである、請求項３に記載の表示画素。
6. 前記駆動トランジスタの前記ゲート端子に結合された蓄積コンデンサであって、前記表示画素に対するデータ信号を記憶するように構成されている、蓄積コンデンサと、
   前記第１の半導体型の前記トランジスタと前記第２の半導体型の前記トランジスタとの間の中間ノードに結合されている整合コンデンサであって、前記第１の半導体型の前記トランジスタがオフにされるときに、前記第１の半導体型の前記トランジスタを通じて流れる再バランス電流を低減するように構成されている、整合コンデンサと、を更に備える、請求項３に記載の表示画素。
7. 前記整合コンデンサは前記蓄積コンデンサよりも小さい、請求項６に記載の表示画素。
8. 前記駆動トランジスタの前記ゲート端子に結合されている蓄積コンデンサであって、前記表示画素に対するデータ信号を記憶するように構成されている、蓄積コンデンサと、
   前記駆動トランジスタの前記ドレイン端子に結合されている整合コンデンサであって、前記第１の半導体型の前記トランジスタがオフにされるときに、前記第１の半導体型の前記トランジスタを通じて流れる再バランス電流を低減するように構成されている、整合コンデンサと、を更に備える、請求項３に記載の表示画素。
9. 前記第１の半導体型の前記トランジスタは、走査制御信号を受信するように構成されているゲート端子を有し、前記第２の半導体型の前記トランジスタは、前記走査制御信号とは異なる発光制御信号を受信するように構成されているゲート端子を有する、請求項３に記載の表示画素。
10. 前記第１の半導体型の前記トランジスタ及び前記第２の半導体型の前記トランジスタは、同じ走査制御信号を受信するように構成されているゲート端子を有する、請求項３に記載の表示画素。
11. 前記第１の半導体型の前記トランジスタは第１の閾値電圧を有し、前記第２の半導体型の前記トランジスタは、前記第１の閾値電圧よりも大きい第２の閾値電圧を有する、請求項１０に記載の表示画素。
12. 前記駆動トランジスタ及び前記発光ダイオードと直列に結合されている第１の発光トランジスタと、
    前記駆動トランジスタ及び前記発光ダイオードと直列に結合されている第２の発光トランジスタと、
    前記発光ダイオードに直接結合されている初期化トランジスタと、
    前記駆動トランジスタの前記ソース端子に直接結合されているデータローディングトランジスタと、を更に備える、請求項３に記載の表示画素。
13. 表示画素を動作させる方法であって、
    発光フェーズ中に、前記表示画素内の駆動トランジスタを使用して、前記表示画素内の発光ダイオードに発光電流を伝達することであって、前記駆動トランジスタがドレイン端子とゲート端子とを含む、ことと、
    前記発光フェーズ中に、前記駆動トランジスタの前記ドレイン端子と前記ゲート端子との間に結合されている第１の半導体型のトランジスタを使用して、前記駆動トランジスタの前記ゲート端子におけるリークを低減することであって、前記第１の半導体型の前記トランジスタが閾値電圧を有する、ことと、
    前記第１の半導体型の前記トランジスタと前記駆動トランジスタの前記ゲート端子との間に介在する第２の半導体型のトランジスタを使用して、前記第１の半導体型の前記トランジスタの前記閾値電圧に対して前記発光電流の感度を低減することと、を含む、方法。
14. 前記第１の半導体型の前記トランジスタは半導体酸化物薄膜トランジスタを含み、前記第２の半導体型の前記トランジスタはシリコン薄膜トランジスタを含む、請求項１３に記載の方法。
15. 前記第１の半導体型の前記トランジスタのゲート端子に走査制御信号を提供することと、
    前記第２の半導体型の前記トランジスタのゲート端子に、前記走査制御信号とは異なる発光制御信号を提供することと、
    前記走査制御信号の立ち下がりエッジ前に前記発光制御信号をデアサートし、前記走査制御信号の前記立ち下がりエッジ後に前記発光制御信号をアサートすることと、を更に含む、請求項１４に記載の方法。
16. 前記第１の半導体型の前記トランジスタのゲート端子に走査制御信号を提供することと、
    前記第２の半導体型の前記トランジスタのゲート端子に前記走査制御信号を提供することと、
    前記走査制御信号の立ち下がりエッジにおいて、前記第１の半導体型の前記トランジスタをオフにする前に、前記第２の半導体型の前記トランジスタをオフにすることと、を更に含む、請求項１４に記載の方法。
17. 輝度を呈するディスプレイを動作させる方法であって、
    前記ディスプレイの前記輝度を制御するために、パルス幅変調（ＰＷＭ）方式を使用することと、
    表示経時変化により前記ディスプレイの前記輝度が低下した第１の期間後に、前記ＰＷＭ方式のデューティサイクルを増加させて、前記輝度低下を補償することと、を含む、方法。
18. 前記第１の期間が少なくとも１００時間である、請求項１７に記載の方法。
19. 前記第１の期間に続く第２の期間後に、前記ＰＷＭ方式の前記デューティサイクルを更に増加させて、前記ディスプレイ内の任意の輝度低下を補償することであって、前記第２の期間は前記第１の期間に等しい、ことを更に含む、請求項１７に記載の方法。
20. 前記ＰＷＭ方式を使用することは、
    前記ディスプレイ上の対応する発光トランジスタに、パルス幅が変調された発光制御信号を供給することを含み、前記ＰＷＭ方式の前記デューティサイクルを増加させることは、
    前記ディスプレイが第１の表示明るさ設定にあるときに、前記発光制御信号の前記パルス幅を第１の量だけ増大させることと、
    前記ディスプレイが第２の表示明るさ設定にあるときに、前記発光制御信号の前記パルス幅を、前記第１の量とは異なる第２の量だけ増大させることと、を含む、請求項１７に記載の方法。

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