JP2004341352A - アクティブマトリクス型表示装置 - Google Patents
アクティブマトリクス型表示装置 Download PDFInfo
- Publication number
- JP2004341352A JP2004341352A JP2003139443A JP2003139443A JP2004341352A JP 2004341352 A JP2004341352 A JP 2004341352A JP 2003139443 A JP2003139443 A JP 2003139443A JP 2003139443 A JP2003139443 A JP 2003139443A JP 2004341352 A JP2004341352 A JP 2004341352A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- switches
- display device
- gate
- scanning line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000011159 matrix material Substances 0.000 title claims abstract description 29
- 239000010409 thin film Substances 0.000 claims abstract description 33
- 230000001934 delay Effects 0.000 claims abstract description 4
- 239000003990 capacitor Substances 0.000 claims description 17
- 230000004044 response Effects 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 239000010408 film Substances 0.000 description 17
- 239000010410 layer Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 7
- 230000001276 controlling effect Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 238000005192 partition Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 150000002894 organic compounds Chemical class 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910000600 Ba alloy Inorganic materials 0.000 description 1
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 1
- 150000001342 alkaline earth metals Chemical class 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
Images
Landscapes
- Electroluminescent Light Sources (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
【課題】表示ムラを低減し、画像品位の向上したアクティブマトリクス型表示装置を提供する。
【解決手段】マトリクス状に配列された複数の表示画素ＰＸは、自己発光素子１６、自己発光素子に流れる電流量を映像信号に応じて制御する駆動トランジスタ２２、および薄膜トランジスタにより形成され駆動トランジスタのゲート、ドレイン間に直列に接続された複数のスイッチ２４ａ、２４ｂ、２４ｃをそれぞれ有している。複数のスイッチの内、駆動トランジスタの最もゲート側に設けられたスイッチを除く他のスイッチと走査線との間には、最もゲート側に設けられたスイッチに対して他のスイッチのオン、オフ切換えタイミングを遅延させる遅延素子３０が接続されている。
【選択図】 図２
【解決手段】マトリクス状に配列された複数の表示画素ＰＸは、自己発光素子１６、自己発光素子に流れる電流量を映像信号に応じて制御する駆動トランジスタ２２、および薄膜トランジスタにより形成され駆動トランジスタのゲート、ドレイン間に直列に接続された複数のスイッチ２４ａ、２４ｂ、２４ｃをそれぞれ有している。複数のスイッチの内、駆動トランジスタの最もゲート側に設けられたスイッチを除く他のスイッチと走査線との間には、最もゲート側に設けられたスイッチに対して他のスイッチのオン、オフ切換えタイミングを遅延させる遅延素子３０が接続されている。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば有機エレクトロ・ルミネッセンス（以下、ＥＬと称する）素子のような自己発光素子を含む表示画素をマトリクス状に配列して表示画面を構成したアクティブマトリクス型表示装置に関する。
【０００２】
【従来の技術】
パーソナルコンピュータ、情報携帯端末あるいはテレビジョン等の表示装置として、平面型のアクティブマトリクス型表示装置が広く利用されている。近年、このような平面型のアクティブマトリクス型表示装置として、有機ＥＬ素子のような自己発光素子を用いた有機ＥＬ表示装置が注目され、盛んに研究開発が行われている。この有機ＥＬ表示装置は、薄型軽量化の妨げとなるバックライトを必要とせず、高速な応答性から動画再生に適し、さらに低温で輝度低下しないために寒冷地でも使用できるという特徴を備えている。
【０００３】
一般に、有機ＥＬ表示装置は、複数行、複数列に並んで設けられ表示画面を構成した複数の表示画素、表示画素の各行に沿って延びた複数の走査線、表示画素の各列に沿って延びた複数の信号線、各走査線を駆動する走査線駆動回路、各信号線を駆動する信号線駆動回路等を備えている。各表示画素は自己発光素子である有機ＥＬ素子、およびこの有機ＥＬ素子に駆動電流を供給する画素回路により構成されている。各画素回路は、走査線および信号線の交差位置近傍に配置された画素スイッチ、一対の電源線間で有機ＥＬ素子と直列に接続され薄膜トランジスタによって構成された駆動トランジスタ、および駆動トランジスタのゲート制御電圧を保持する容量素子を有している。画素スイッチは対応走査線から供給される走査信号に応答して導通し、対応信号線から供給される映像信号を取り込む。この映像信号はゲート制御電圧として保持容量に書き込まれ所定期間保持される。そして、駆動トランジスタは保持容量に書き込まれたゲート制御電圧に応じた電流量を有機ＥＬ素子に供給し、発光動作を行う。
【０００４】
有機ＥＬ素子は、蛍光性有機化合物を含む薄膜である発光層をカソード電極およびアノード電極間に挟持した構造を有し、発光層に電子および正孔を注入しこれらを再結合させることにより励起子を生成させ、この励起子の失活時に生じる光放出により発光する。そして、有機ＥＬ素子は、供給電流量に対応する輝度で発光し、１０Ｖ以下の印加電圧でも１００〜１０００００ｃｄ／ｍ２程度の輝度を得ることができる。
【０００５】
このような有機ＥＬ表示装置において、駆動トランジスタとして用いられる薄膜トランジスタは、ガラス等の絶縁基板上に形成された半導体薄膜を用いて形成されている。そのため、閾値電圧Ｖｔｈやキャリア移動度μのような駆動トランジスタの特性は、製造プロセス等に依存しバラツキが生じ易い。駆動トランジスタの閾値電圧Ｖｔｈにバラツキがあると、有機ＥＬ素子を適切な輝度で発光させることが困難となり、複数の表示画素間で輝度のバラツキが発生し表示ムラの原因となる。
【０００６】
従来、このような閾値電圧Ｖｔｈのバラツキによる影響を回避するため、全表示画素に閾値キャンセル回路を設けた表示装置が提案されている（例えば、特許文献１）。各閾値キャンセル回路は、信号線駆動回路から映像信号に先だって供給されるリセット信号を用いて駆動トランジスタの制御電圧を初期化するように構成されている。また、他の表示装置として、映像信号の書き込みを電流信号により行ない、駆動トランジスタにおける閾値電圧のバラツキの影響を低減し、発光輝度の均一化を図った表示装置が提案されている（例えば、特許文献２）。
【０００７】
【特許文献１】
米国特許第６，２２９，５０６号明細書
【０００８】
【特許文献２】
米国特許第６，３７３，４５４号明細書
【０００９】
【発明が解決しようとする課題】
上述した表示装置において、各表示画素の画素回路は、リーク電流を抑制し駆動トランジスタのゲート制御電圧を所望の値に維持するため、駆動トランジスタのゲート、ドレイン間には複数のスイッチが直列に接続されている。これらのスイッチはそれぞれ薄膜トランジスタで構成され、同時にオン、オフ制御される。しかしながら、これらのスイッチがオンからオフに切換わる際、スイッチのゲート、ソース間に形成された寄生容量に起因するフィードスルー電圧ΔＶｐが生じる。そして、複数のスイッチが設けられている場合、これらのスイッチで発生したフィードスルー電圧が保持容量に流れ込み、駆動トランジスタのゲート制御電圧を変動させてしまう。そのため、駆動トランジスタのゲート制御電圧にバラツキが発生し、複数の表示画素間で輝度のバラツキを生じる。このような表示画素間の輝度のバラツキは表示ムラとなって現われ、表示品位を低下させる。
【００１０】
この発明は以上の点に鑑みなされたもので、その目的は、表示ムラを低減し、表示品位の向上したアクティブマトリクス型表示装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、この発明の態様に係るアクティブマトリクス型表示装置は、マトリクス状に配列された複数の表示素子と、第１端子が第１電源端子に接続され、第２端子が前記表示素子に接続され、制御端子が保持容量を介して前記第１端子に接続する駆動トランジスタと、それぞれトランジスタにより形成され前記制御端子、前記第２端子間に直列に接続されているとともに走査線からの制御信号に応じてオン、オフ制御される複数のスイッチと、前記複数のスイッチの内、前記駆動トランジスタの最も前記制御端子側に設けられたスイッチを除く他のスイッチと前記走査線との間に接続され、前記最も前記制御端子側に設けられたスイッチに対して前記他のスイッチのオン、オフ切換えタイミングを遅延させる遅延素子と、を備えたこと特徴としている。
【００１２】
この発明の他の態様に係るアクティブマトリクス型表示装置は、マトリクス状に配列された複数の表示画素と、前記表示画素の行毎に接続されそれぞれ独立して設けられた複数の第１および第２走査線と、前記表示画素の列毎に接続された複数の信号線と、を備え、
各表示画素は、供給電流に対応して発光する自己発光素子、前記第１走査線からの制御信号に応じてオン、オフ制御され前記信号線上の映像信号を取り込む画素スイッチ、前記画素スイッチを介して取り込まれた映像信号に対応する制御電圧を保持する保持容量、第１および第２電圧電源間で前記自己発光素子と直列に接続され前記保持容量に保持された制御電圧に応じて前記自己発光素子に供給される電流量を出力する駆動トランジスタ、それぞれ薄膜トランジスタにより形成され前記駆動トランジスタのゲート、ドレイン間に直列に接続されているとともに前記第１走査線からの制御信号に応じてオン、オフ制御される複数の第１スイッチ、前記駆動トランジスタと前記自己発光素子との間に接続され前記第２走査線からの制御信号に応じてオン、オフ制御される第２スイッチ、および、前記複数の第１スイッチの内、前記駆動トランジスタの最もゲート側に設けられた第１スイッチを除く他の第１スイッチと前記第１走査線との間、および前記第１走査線と前記画素スイッチとの間に接続され、前記最もゲート側の第１スイッチに対して前記他の第１スイッチおよび画素スイッチのオン、オフ切換えタイミングを遅延させる遅延素子を含んでいることを特徴としている。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら、本発明の第１の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置について詳細に説明する。
図１に示すように、有機ＥＬ表示装置は、有機ＥＬパネル１０および有機ＥＬパネル１０を制御するコントローラ１２を備えている。
【００１４】
有機ＥＬパネル１０は、ガラス板等の光透過性絶縁基板８上にマトリクス状に配列され表示領域１１を構成したｍ×ｎ個の表示画素ＰＸ、表示画素の行毎に接続されているとともにそれぞれ独立してｍ本ずつ設けられた第１走査線Ｙ（１〜ｍ）および第２走査線Ｂｇ（１〜ｍ）と、表示画素の列毎にそれぞれ接続されたｎ本の信号線Ｘ（１〜ｎ）、第１、第２走査線Ｙ、Ｂｇを表示画素の行毎に順次駆動する走査線駆動回路１４、および複数の信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路１５を備えている。
【００１５】
各表示画素ＰＸは、表示素子として機能するとともに自己発光素子である有機ＥＬ素子１６、およびこの有機ＥＬ素子に駆動電流を供給する画素回路１８により構成されている。図１および図２に示すように、画素回路１８は電流信号からなる映像信号に応じて有機ＥＬ素子１６の発光を制御する電流信号方式の画素回路であり、画素スイッチ２０、駆動トランジスタ２２、複数、例えば３つの第１スイッチ２４ａ、２４ｂ、２４ｃ、第２スイッチ２６、保持容量２８、および遅延素子として機能する抵抗素子３０を備えている。画素スイッチ２０、駆動トランジスタ２２、第１スイッチ２４、第２スイッチ２６は、ここでは同一導電型、例えばＰチャネル型の薄膜トランジスタにより構成されている。また、抵抗素子３０は、例えば、不純物が注入されたライトリー・ドープド・ドレイン（ＬＤＤ）型のポリシリコンにより形成され、その抵抗値は数ＭΩに設定されている。
【００１６】
駆動トランジスタ２２は、第１電圧電源Ｖｄｄと第２電圧電源Ｖｓｓとの間で有機ＥＬ素子１６と直列に接続され、映像信号に応じた電流量を有機ＥＬ素子に出力する。第１および第２電圧電源Ｖｄｄ、Ｖｓｓは、例えば＋１０Ｖおよび０Ｖの電位にそれぞれ設定される。保持容量２８は、駆動トランジスタ２２の第１端子、制御端子間、ここではソース、ゲート間に接続され、映像信号により決定される駆動トランジスタ２２のゲート制御電位を保持する。画素スイッチ２０は対応する信号線Ｘと駆動トランジスタ２２のドレインとの間に接続され、そのゲートは抵抗素子３０を介して対応する第１走査線Ｙに接続されている。画素スイッチ２０は、第１走査線Ｙから供給される制御信号Ｓａに応答して対応信号線Ｘから映像信号を取り込む。
【００１７】
本発明におけるスイッチとしてそれぞれ機能する第１スイッチ２４ａ、２４ｂ、２４ｃは、駆動トランジスタ２２の第２端子、制御端子間、ここではドレイン、ゲート間に直列に接続され、これらの第１スイッチの内、第１スイッチ２４ａが最も駆動トランジスタ２２のゲート側に隣接して接続されている。この最も駆動トランジスタ２２のゲート側に接続された第１スイッチ２４ａのゲートは、抵抗素子３０を介することなく第１走査線Ｙに接続され、他の第１スイッチ２４ｂ、２４ｃのゲートはそれぞれ抵抗素子３０を介して第１走査線Ｙに接続されている。そして、第１スイッチ２４ａ、２４ｂ、２４ｃは、第１走査線Ｙからの制御信号Ｓａに応じてオン（導通状態）、オフ（非導通状態）され、駆動トランジスタ２２のゲート、ドレイン間の接続、非接続を制御するとともに、保持容量２８からの電流リークを規制する。
【００１８】
第２スイッチ２６は、駆動トランジスタ２２のドレインと有機ＥＬ素子１６の一方の電極、ここではアノード、との間に接続され、そのゲートは第１走査線Ｙとは独立した第２走査線Ｂｇに接続されている。そして、第２スイッチ２６は、第２走査線Ｂｇからの制御信号Ｓｂによりオン、オフ制御され、駆動トランジスタ２２と有機ＥＬ素子１６との接続、非接続を制御する。
【００１９】
なお、本実施形態では、画素回路を構成する薄膜トランジスタは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。全て同一の導電型の薄膜トランジスタで構成することにより、製造工数の増大を抑制することができる。また、第２スイッチ２６を画素スイッチ２０、第１スイッチ２４とは異なる導電型の薄膜トランジスタ、ここではｎ型薄膜トランジスタで構成し、そのゲートの制御を第１走査線Ｙで行なうことも可能である。この場合、第２スイッチのゲートは、画素スイッチ２０、第１スイッチ２４ｂ、２４ｃと同じ波形で制御されることが望ましい、つまり、抵抗素子３０を介して走査線Ｙに接続することが望ましい。これにより、表示領域内での配線数を削減することができる。
【００２０】
次に、図３を参照して、第１スイッチ、駆動トランジスタ、および有機ＥＬ素子１６の構成を詳細に説明する。ここでは、第１スイッチの内、第１スイッチ２４ａを代表して説明する。
駆動トランジスタ２２および第１スイッチ２４ａをそれぞれ構成したＰチャネル型の薄膜トランジスタは、光透過性絶縁基板８上に形成されたポリシリコンからなる半導体層５０を備え、この半導体層はソース領域５０ａ、ドレイン領域５０ｂ、およびソース、ドレイン領域間に位置したチャネル領域５０ｃを有している。半導体層５０に重ねてゲート絶縁膜５２が形成され、このゲート絶縁膜上にゲート電極Ｇが設けられチャネル領域５０ｃと対向している。ゲート電極Ｇに重ねて層間絶縁膜５４が形成され、この層間絶縁膜上にソース電極（ソース）Ｓおよびドレイン電極（ドレイン）Ｄが設けられている。ソース電極Ｓおよびドレイン電極Ｄは、それぞれ層間絶縁膜５４およびゲート絶縁膜５２に貫通形成されたコンタクトを介して半導体層５０のソース領域５０ａおよびドレイン領域５０ｃに接続されている。第１スイッチ２４ａのドレイン電極Ｄはゲート絶縁膜５２上に形成された配線を介して駆動トランジスタ２２のゲート電極Ｇに接続されている
なお、画素スイッチ２０、第１スイッチ２４ｂ、２４ｃ、第２スイッチ２６を構成する各薄膜トランジスタも上記と同一の構造に形成されている。また、３つの第１スイッチ２４ａ、２４ｂ、２４ｃの内、最も駆動トランジスタ２２のゲート側に接続された第１スイッチ２４ａのチャネル領域５０ｃは、他の第１スイッチ２４ｂ、２４ｃ、画素スイッチ２０のチャネル領域よりも小さいチャネル面積に形成されている。本実施形態では、第１スイッチ２４ａのチャネル長Ｌを第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のチャネル長Ｌよりも短く形成している。例えば、第１スイッチ２４ａのチャネル長Ｌは３μｍ、第１スイッチ２４ｂ、２４ｃのチャネル長Ｌは４〜９μｍに形成され、また、チャネル幅はいずれのスイッチも共通で３μｍに形成されている。
【００２１】
図３に示すように、層間絶縁膜５４上には複数の配線が設けられている。層間絶縁膜５４上にはソース電極Ｓ、ドレイン電極Ｄ、配線を覆って保護膜５６が形成されている。更に、保護膜５６上には、親水膜５８、隔壁膜６０が順に積層されている。
【００２２】
有機ＥＬ素子１６は、ルミネセンス性有機化合物を含む有機発光層６４をアノード６２およびカソード６６間に挟持した構造を有している。アノード６２は、ＩＴＯ（インジウム・ティン・オキサイド）等の透明電極材料から形成され、保護膜５６上に設けられている。親水膜５８および隔壁膜６０の内、アノード６２上の部分はエッチングにより除去されている。そして、アノード６２上にアノードバッファ層６３および有機発光層６４が形成され、更に、有機発光層６４および隔壁膜６０に重ねてバリウム・アルミ合金から成るカソード６６が積層されている。
【００２３】
このような構造の有機ＥＬ素子１６では、アノード６２から注入されたホールと、カソード６６から注入された電子とが有機発光層６４の内部で再結合したときに、有機発光層を構成する有機分子を励起して励起子を発生させる。この励起子が放射失活する過程で発光し、この光が有機発光層６４から透明なアノード６２および光透過性絶縁基板８を介して外部へ放出される。
【００２４】
ここで、アノード６２を第２スイッチ２６およびＰチャネル型の駆動トランジスタ２２を介して、アノード６２を第１電圧電源Ｖｄｄに接続し、カソード６６を第２電圧電源Ｖｓｓに接続する場合について説明したが、カソード６６を第２スイッチ２６のドレインを介して駆動トランジスタ２２のドレインに、アノード６２を第２電圧電源Ｖｓｓに接続してもよい。いずれの場合も光出射面側を透明導電材料で形成する必要があり、例えばカソード電極６６を光出射面側に配置する場合には、アルカリ土類金属、希土類金属を光透過性を有する程度に薄く形成することで達成できる。
【００２５】
一方、図１に示すコントローラ１２は有機ＥＬパネル１０の外部に配置されたプリント回路基板上に形成され、走査線駆動回路１４および信号線駆動回路１５を制御する。コントローラ１２は外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生し、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路１４および信号線駆動回路１５に供給すると共に、水平および垂直走査タイミングに同期してデジタル映像信号を信号線駆動回路１５に供給する。
【００２６】
信号線駆動回路１５は水平走査制御信号の制御により各水平走査期間において順次得られる映像信号Ｄａｔａ１〜Ｄａｔａｍをアナログ形式に変換し電流信号として複数の信号線Ｘに並列的に供給する。走査線駆動回路１４は、シフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、出力バッファを介して各行の表示画素ＰＸに２種類の制御信号、すなわち、制御信号Ｓａ、制御信号Ｓｂを供給する。これにより、各第１、第２走査線Ｙ、Ｂｇは、互いに異なる１水平走査期間において、それぞれ制御信号Ｓａ、制御信号Ｓｂにより駆動される。
【００２７】
図４に示すタイミングチャートを参照して、走査線駆動回路１４および信号線駆動回路１５の出力信号に基づく画素回路１８の動作について説明する。
走査線駆動回路１４は、例えば、スタート信号ａ（Ｓｔａｒｔａ）とクロックａ（Ｃｌｋａ）とから各水平走査期間に対応した幅（Ｔｗ−Ｓｔａｒｔａ）のパルスを生成し、そのパルスを制御信号Ｓａとして出力する。また、走査線駆動回路１４は、制御信号Ｓａを反転させて制御信号Ｓｃを生成する。
【００２８】
画素回路１８の動作は、映像信号書込み動作および発光動作に分けられる。図４の時点ｔ１で、制御信号Ｓａが第１スイッチおよび画素スイッチをオン状態とするレベル、ここではローレベル、制御信号Ｓｂが第２スイッチをオフ状態とするレベル、ここではハイレベルとなる。これにより、画素スイッチ２０および第１スイッチ２４ａ、２４ｂ、２４ｃがオン（導通状態）、第２スイッチ２６がオフ（非導通状態）に切換えられ映像信号書込み動作が開始される。ここで、制御信号Ｓａは、第１スイッチ２４ａに対しては第１走査線Ｙから直接入力され、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０に対しては第１走査線Ｙから抵抗素子３０を介して入力される。そのため、図２および図５に示すように、第１スイッチ２４ａのゲート側に位置したＡ点での制御信号波形は、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲート側に位置したＢ点での制御信号波形よりも早くオンレベル（ローレベル）側へ変位する。これにより、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０は第１スイッチ２４ａよりも僅かに遅延してオン状態となる。
【００２９】
映像信号書込み期間（ｔ１〜ｔ２）において、駆動トランジスタ２２はダイオード接続状態となり、また、画素スイッチ２０を通して対応信号Ｙから映像信号ＤＡＴＡが取り込まれる。つまり、定電流源であるアナログ変換回路に接続した信号線Ｘおよび画素回路により、駆動トランジスタ２２のソース、ドレイン間に流れる電流が所望の定電流となるよう設定される。そして、この電流量に対応した駆動トランジスタ２２のゲート、ソース間電位がゲート制御電圧として保持容量２８に書き込まれる。
【００３０】
次に、時点ｔ２では、制御信号Ｓａおよび制御信号Ｓｃがそれぞれハイレベル、ローレベルとなり、画素スイッチ２０および第１スイッチ２４ａ、２４ｂ、２４ｃがオフ、第２スイッチ２６がオンとなる。これにより、映像信号書込み動作２が終了し、発光動作が開始する。ここで、前述したように、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０は抵抗素子３０を経由して制御信号Ｓａにより駆動させる。そのため、図５に示すように、制御信号Ｓａがローレベルからハイレベルに立ち上がる際、第１スイッチ２４ａのゲート側に位置したＡ点での制御信号波形は、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲート側に位置したＢ点の制御信号波形よりも早くハイレベル側へ変位する。従って、第１スイッチ２４ａが先にオフ状態となり、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０は第１スイッチ２４ａよりも遅延してオフ状態に切換えられる。
【００３１】
なお、第１スイッチ２４ａがオフしてから第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０がオフするまでの遅延期間は、抵抗素子３０の抵抗値を選択することにより調整でき、走査線の配線時定数以上となるよう、例えば０．２μｓ以上、より望ましくは１μｓ以上に設定される。
【００３２】
発光期間において、駆動トランジスタ２２は、保持容量２８に書き込まれたゲート制御電圧により、映像信号に対応した電流量を有機ＥＬ素子１６に供給する。これにより有機ＥＬ素子１６が発光し、発光動作が開始される。そして、有機ＥＬ素子１６は、１フレーム期間後に、再び制御信号Ｓａが供給されるまで発光状態を維持する。
【００３３】
以上のように、本実施形態に係る有機ＥＬ表示装置では、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲートと第１走査線Ｙとの間に抵抗素子３０を設け、最も駆動トランジスタ２２のゲートに隣接した第１スイッチ２４ａに対し、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のオン、オフ切換えタイミングを遅延させることにより、映像信号の書込み動作終了時、第１スイッチ２４ａを先にオフした後、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０をオフに切換える構成としている。そのため、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のオフ切換え時にフィードスルー電圧が発生した場合でも、先にオフ状態となっている第１スイッチ２４ａにより、フィードスルー電圧が駆動トランジスタ２２のゲート側へ流れることを防止できる。これにより、映像信号の書込み動作を確実に行ないつつ、フィードスルー電圧に起因する駆動トランジスタ２２のゲート制御電圧の変動、バラツキを低減し、複数の表示画素間における輝度のバラツキを抑制することが可能となる。以上のことから、表示ムラの発生を防止し、表示品位の向上したアクティブマトリクス型の有機ＥＬ表示装置が得られる。
【００３４】
更に、本実施形態によれば、駆動トランジスタ２２のゲートに最も隣接した第１スイッチ２４ａのチャネル面積は、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のチャネル面積よりも小さく形成されていることから、第１スイッチ２４ａのオン、オフ切換え時に発生するフィードスルー電圧およびそのバラツキを低減することができる。従って、駆動トランジスタ２２のゲート制御電圧の変動、バラツキを一層低減でき、その結果、複数の表示画素間で輝度のバラツキを低減し表示ムラ低減を図ることが可能となる。
【００３５】
なお、上述した実施形態では、表示画素の遅延素子として抵抗素子３０を用いたが、これに限らず、他の遅延素子を適用することも可能である。図６に示すこの発明の第２の実施形態に係る有機ＥＬ表示装置によれば、遅延素子はダイオード素子７０により構成されている。このダイオード素子７０は、薄膜トランジスタにより構成され、そのソースが第１走査線Ｙに、ドレインが第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲートにそれぞれ接続されている。また、この薄膜トランジスタのゲートはソースに接続されている。これにより、駆動トランジスタはダイオード接続され、ダイオード素子７０として機能する。
なお、第２の実施形態において、他の構成は前述した第１の実施形態と同一であり、同一の部分には同一の参照符号を付してその詳細な説明を省略する。
【００３６】
上記第２の本実施形態によれば、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲートと第１走査線Ｙとの間にダイオード素子７０を設けることにより、最も駆動トランジスタ２２のゲートに隣接した第１スイッチ２４ａに対し、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のオン、オフ切換えタイミングを遅延させることができる。特に、ダイオード素子７０を用いることにより、制御信号の立下り、および立上がり時の遅延に差を設けることができる。すなわち、図６および図７に示すように、制御信号Ｓａがハイレベルからローレベルに立下る際、ダイオード素子７０はオン状態となり順方向電流で動作し、その抵抗が小さい。そのため、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲート側に位置したＢ点での制御信号波形は、第１スイッチ２４ａのゲート側に位置したＡ点での制御信号波形とほぼ同時に立下り、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０は第１スイッチ２４ａに対し短い遅延にてオン状態となる。
【００３７】
これに対し、制御信号Ｓａがローレベルからハイレベルに立上がる際、ダイオード素子７０はオフ状態となり、ソース、ドレイン間のリーク電流によって動作する。そのため、ダイオード素子７０の抵抗は大きくなる。この場合、Ａ点における制御信号波形の立上がりに対し、Ｂ点における制御信号波形の立上がりの遅延が大きくなる。従って、第１スイッチ２４ａが先にオフ状態となり、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０は第１スイッチ２４ａよりも遅延してオフ状態に切換えられる。
【００３８】
以上のことから、フィードスルー電圧に起因する駆動トランジスタ２２のゲート制御電圧の変動、バラツキを低減し、複数の表示画素間における輝度のバラツキを抑制することができる。また、スイッチをオフに切換える場合にのみ遅延を大きくすることが可能となり、抵抗素子により制御信号の立上がり、立下りの両方に遅延を発生させる場合に比較して、表示画素をより高速で動作させることができる。なお、制御信号の立上がり、立下り時の遅延の大きさは、ダイオード素子のＷ／Ｌ（チャネル幅／チャネル長）の値により調整することができる。
【００３９】
図８に示すこの発明の第３の実施形態に係る有機ＥＬ表示装置によれば、各表示画素ＰＸの遅延素子は、制御信号Ｓａの立下がり時に順方向電流で動作する第１ダイオード素子７０ａ、および制御信号の立上がり時に順方向電流で動作する第２ダイオード素子７０ｂにより構成されている。第１ダイオード素子７０ａは、薄膜トランジスタにより構成され、そのソースが第１走査線Ｙに、ドレインが第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲートにそれぞれ接続されている。また、薄膜トランジスタのゲートはそのソースに接続されている。これにより、薄膜トランジスタはダイオード接続され、第１ダイオード素子７０ａとして機能する。
【００４０】
第２ダイオード素子７０ｂは、薄膜トランジスタにより構成され、そのソースが第１走査線Ｙに、ドレインが第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲートにそれぞれ接続されている。また、この薄膜トランジスタのゲートはそのドレインに接続されている。これにより、薄膜トランジスタはダイオード接続され、第２ダイオード素子７０ｂとして機能する。そして、第１および第２ダイオード素子７０ａ、７０ｂは共通のソース、ドレインを用いて逆向きに構成され、つまり逆方向のダイオード素子を並列接続した構造となっている。
なお、第３の実施形態において、他の構成は前述した第１の実施形態と同一であり、同一の部分には同一の参照符号を付してその詳細な説明を省略する。
【００４１】
上記第３の本実施形態によれば、図８および図９に示すように、制御信号Ｓａの立下り時、第１ダイオード素子７０ａの順方向電流動作により、Ｂ点における制御信号の立下りに遅延を発生させ、また、制御信号Ｓａの立上がり時には、第２ダイオード素子７０ｂの順方向電流動作により、Ｂ点における制御信号の立下りに遅延を発生させる。従って、制御信号の立下りおよび立上がりを、いずれもダイオード素子の順方向電流で調整することができ、立下りおよび立上がりを個別に制御可能となる。そのため、前述した実施形態と同様の作用効果が得られるとともに、設計の自由度を上げることができる。
【００４２】
有機ＥＬ表示装置の画素回路は電流信号方式に限らず、電圧信号方式の画素回路として構成してもよい。図１０は本発明の第４の実施形態に係る有機ＥＬ表示装置の表示画素ＰＸを示している。各表示画素ＰＸは、自己発光素子である有機ＥＬ素子１６、およびこの有機ＥＬ素子に駆動電流を供給する画素回路１８により構成されている。画素回路１８は電圧信号からなる映像信号に応じて有機ＥＬ素子１６の発光を制御する電圧信号方式の画素回路であり、画素スイッチ２０、駆動トランジスタ２２、複数、例えば３つの第１スイッチ２４ａ、２４ｂ、２４ｃ、第２スイッチ２６、保持容量２８ａ、２６ｂ、遅延素子として機能する抵抗素子３０を備えている。画素スイッチ２０、駆動トランジスタ２２、第１スイッチ２４ａ、２４ｂ、２４ｃ、第２スイッチ２６は、同一導電型、例えばＰチャネル型の薄膜トランジスタにより構成されている。
【００４３】
駆動トランジスタ２２のソースは第１電圧電源Ｖｄｄに接続されている。駆動トランジスタ２２のゲート、ソース間には保持容量２８ａが接続され、ゲート、ドレイン間には第１スイッチ２４ａ、２４ｂ、２４ｃが直列に接続されている。駆動トランジスタ２２のゲートは、保持容量２８ｂを介して画素スイッチ２０のドレインに接続され、画素スイッチのソースは信号線Ｘに接続されている。駆動トランジスタ２２のドレインは、第２スイッチ２６を介して有機ＥＬ素子１６のアノードに接続され、有機ＥＬ素子のカソードは第２電圧電源Ｖｓｓに接続されている。
【００４４】
そして、最も駆動トランジスタ２２のゲート側に接続された第１スイッチ２４ａのゲートは、抵抗素子３０を介することなく第１走査線Ｙに接続され、他の第１スイッチ２４ｂ、２４ｃのゲートおよび画素スイッチ２０のゲートは、それぞれ抵抗素子３０を介して第１走査線Ｙに接続されている。
【００４５】
各画素回路１８には、図示しない信号線駆動回路から出力され電圧信号からなる映像信号ＤＡＴＡが信号線Ｘを介して入力される。また、画素スイッチ２０、第１スイッチ２４ａ、２４ｂ、２４ｃおよび第２スイッチ２６は、図示しない走査線駆動回路で生成された制御信号Ｓａ、および制御信号Ｓｂによりそれぞれオン、オフ制御される。
【００４６】
第４の実施形態において、他の構成は前述した実施形態と同一であり、同一の部分には同一の参照符号を付してその詳細な説明を省略する。上記構成の第４の実施形態においても、抵抗素子３０を設けることにより、最も駆動トランジスタ２２のゲートに隣接した第１スイッチ２４ａに対し、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のオン、オフ切換えタイミングを遅延させることができ、第１スイッチ２４ａを先にオフした後、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０をオフに切換えることが可能となる。これにより、映像信号の書込み動作を確実に行ないつつ、フィードスルー電圧に起因する駆動トランジスタ２２のゲート制御電圧の変動、バラツキを低減し、表示品位の向上したアクティブマトリクス型の有機ＥＬ表示装置が得られる。
なお、第４の実施形態において、遅延素子は抵抗素子に代え、図６あるいは図８に示したダイオード素子を用いてもよい。
【００４７】
本発明は前述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することできる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００４８】
前述した実施形態では、画素回路を構成する薄膜トランジスタを全て同一の導電型、ここではＰチャネル型で構成する場合について説明したが、これに限定されず、全てをＮチャネル型の薄膜トランジスタで構成することも可能である。また、画素スイッチ、第１スイッチをＮチャネル型の薄膜トランジスタ、駆動トランジスタおよび第２スイッチをＰチャネル型の薄膜トランジスタでそれぞれ構成するなど、画素回路を異なる導電型の薄膜トランジスタを混在して形成することも可能である。
【００４９】
更に、薄膜トランジスタの半導体層は、ポリシリコンに限らず、アモルファスシリコンで構成することも可能である。表示画素において、第１スイッチの数は３つに限らず、２つあるいは４つ以上としてもよい。また、表示画素を構成する自己発光素子は、有機ＥＬ素子に限定されず自己発光可能な様々な発光素子を適用可能である。
【００５０】
【発明の効果】
以上詳述したように、本発明によれば、表示ムラを低減し、表示品位の向上したアクティブマトリクス型表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る有機ＥＬ表示装置の構成を示す回路図。
【図２】上記有機ＥＬ表示装置における表示画素の等価回路を示す図。
【図３】上記有機ＥＬ表示装置の一部を示す断面図。
【図４】図２に示す表示画素の動作を説明するためのタイミングチャート。
【図５】上記表示画素におけるスイッチをオン、オフ制御する制御信号波形を示す図。
【図６】本発明の第２の実施形態に係る有機ＥＬ表示装置における表示画素の等価回路を示す図。
【図７】上記第２の実施形態に係る有機ＥＬ表示装置の表示画素におけるスイッチをオン、オフ制御する制御信号波形を示す図。
【図８】本発明の第３の実施形態に係る有機ＥＬ表示装置における表示画素の等価回路を示す図。
【図９】上記第３の実施形態に係る有機ＥＬ表示装置の表示画素におけるスイッチをオン、オフ制御する制御信号波形を示す図。
【図１０】本発明の第４の実施形態に係る有機ＥＬ表示装置における表示画素の等価回路を示す図。
【符号の説明】
１２…コントローラ、 １４…走査線駆動回路、
１５…信号線駆動回路、 １６…有機ＥＬ素子、 １８…画素回路、
２０…画素スイッチ、 ２２…駆動トランジスタ、
２４ａ、２４ｂ、２４ｃ…第１スイッチ、
２６…第２スイッチ、 ２８、２８ａ、２８ｂ…保持容量、
３０…抵抗素子、 ６２…アノード電極、 ６４…有機発光層、
６６…カソード電極、 ７０…ダイオード素子、
７０ａ…第１ダイオード素子、 ７０ｂ…第２ダイオード素子、
ＰＸ…表示画素、 Ｖｄｄ…第１電圧電源、 Ｖｓｓ…第２電圧電源、
Ｙ…第１走査線、 Ｘ…信号線、 Ｂｇ…第２走査線。
【発明の属する技術分野】
本発明は、例えば有機エレクトロ・ルミネッセンス（以下、ＥＬと称する）素子のような自己発光素子を含む表示画素をマトリクス状に配列して表示画面を構成したアクティブマトリクス型表示装置に関する。
【０００２】
【従来の技術】
パーソナルコンピュータ、情報携帯端末あるいはテレビジョン等の表示装置として、平面型のアクティブマトリクス型表示装置が広く利用されている。近年、このような平面型のアクティブマトリクス型表示装置として、有機ＥＬ素子のような自己発光素子を用いた有機ＥＬ表示装置が注目され、盛んに研究開発が行われている。この有機ＥＬ表示装置は、薄型軽量化の妨げとなるバックライトを必要とせず、高速な応答性から動画再生に適し、さらに低温で輝度低下しないために寒冷地でも使用できるという特徴を備えている。
【０００３】
一般に、有機ＥＬ表示装置は、複数行、複数列に並んで設けられ表示画面を構成した複数の表示画素、表示画素の各行に沿って延びた複数の走査線、表示画素の各列に沿って延びた複数の信号線、各走査線を駆動する走査線駆動回路、各信号線を駆動する信号線駆動回路等を備えている。各表示画素は自己発光素子である有機ＥＬ素子、およびこの有機ＥＬ素子に駆動電流を供給する画素回路により構成されている。各画素回路は、走査線および信号線の交差位置近傍に配置された画素スイッチ、一対の電源線間で有機ＥＬ素子と直列に接続され薄膜トランジスタによって構成された駆動トランジスタ、および駆動トランジスタのゲート制御電圧を保持する容量素子を有している。画素スイッチは対応走査線から供給される走査信号に応答して導通し、対応信号線から供給される映像信号を取り込む。この映像信号はゲート制御電圧として保持容量に書き込まれ所定期間保持される。そして、駆動トランジスタは保持容量に書き込まれたゲート制御電圧に応じた電流量を有機ＥＬ素子に供給し、発光動作を行う。
【０００４】
有機ＥＬ素子は、蛍光性有機化合物を含む薄膜である発光層をカソード電極およびアノード電極間に挟持した構造を有し、発光層に電子および正孔を注入しこれらを再結合させることにより励起子を生成させ、この励起子の失活時に生じる光放出により発光する。そして、有機ＥＬ素子は、供給電流量に対応する輝度で発光し、１０Ｖ以下の印加電圧でも１００〜１０００００ｃｄ／ｍ２程度の輝度を得ることができる。
【０００５】
このような有機ＥＬ表示装置において、駆動トランジスタとして用いられる薄膜トランジスタは、ガラス等の絶縁基板上に形成された半導体薄膜を用いて形成されている。そのため、閾値電圧Ｖｔｈやキャリア移動度μのような駆動トランジスタの特性は、製造プロセス等に依存しバラツキが生じ易い。駆動トランジスタの閾値電圧Ｖｔｈにバラツキがあると、有機ＥＬ素子を適切な輝度で発光させることが困難となり、複数の表示画素間で輝度のバラツキが発生し表示ムラの原因となる。
【０００６】
従来、このような閾値電圧Ｖｔｈのバラツキによる影響を回避するため、全表示画素に閾値キャンセル回路を設けた表示装置が提案されている（例えば、特許文献１）。各閾値キャンセル回路は、信号線駆動回路から映像信号に先だって供給されるリセット信号を用いて駆動トランジスタの制御電圧を初期化するように構成されている。また、他の表示装置として、映像信号の書き込みを電流信号により行ない、駆動トランジスタにおける閾値電圧のバラツキの影響を低減し、発光輝度の均一化を図った表示装置が提案されている（例えば、特許文献２）。
【０００７】
【特許文献１】
米国特許第６，２２９，５０６号明細書
【０００８】
【特許文献２】
米国特許第６，３７３，４５４号明細書
【０００９】
【発明が解決しようとする課題】
上述した表示装置において、各表示画素の画素回路は、リーク電流を抑制し駆動トランジスタのゲート制御電圧を所望の値に維持するため、駆動トランジスタのゲート、ドレイン間には複数のスイッチが直列に接続されている。これらのスイッチはそれぞれ薄膜トランジスタで構成され、同時にオン、オフ制御される。しかしながら、これらのスイッチがオンからオフに切換わる際、スイッチのゲート、ソース間に形成された寄生容量に起因するフィードスルー電圧ΔＶｐが生じる。そして、複数のスイッチが設けられている場合、これらのスイッチで発生したフィードスルー電圧が保持容量に流れ込み、駆動トランジスタのゲート制御電圧を変動させてしまう。そのため、駆動トランジスタのゲート制御電圧にバラツキが発生し、複数の表示画素間で輝度のバラツキを生じる。このような表示画素間の輝度のバラツキは表示ムラとなって現われ、表示品位を低下させる。
【００１０】
この発明は以上の点に鑑みなされたもので、その目的は、表示ムラを低減し、表示品位の向上したアクティブマトリクス型表示装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、この発明の態様に係るアクティブマトリクス型表示装置は、マトリクス状に配列された複数の表示素子と、第１端子が第１電源端子に接続され、第２端子が前記表示素子に接続され、制御端子が保持容量を介して前記第１端子に接続する駆動トランジスタと、それぞれトランジスタにより形成され前記制御端子、前記第２端子間に直列に接続されているとともに走査線からの制御信号に応じてオン、オフ制御される複数のスイッチと、前記複数のスイッチの内、前記駆動トランジスタの最も前記制御端子側に設けられたスイッチを除く他のスイッチと前記走査線との間に接続され、前記最も前記制御端子側に設けられたスイッチに対して前記他のスイッチのオン、オフ切換えタイミングを遅延させる遅延素子と、を備えたこと特徴としている。
【００１２】
この発明の他の態様に係るアクティブマトリクス型表示装置は、マトリクス状に配列された複数の表示画素と、前記表示画素の行毎に接続されそれぞれ独立して設けられた複数の第１および第２走査線と、前記表示画素の列毎に接続された複数の信号線と、を備え、
各表示画素は、供給電流に対応して発光する自己発光素子、前記第１走査線からの制御信号に応じてオン、オフ制御され前記信号線上の映像信号を取り込む画素スイッチ、前記画素スイッチを介して取り込まれた映像信号に対応する制御電圧を保持する保持容量、第１および第２電圧電源間で前記自己発光素子と直列に接続され前記保持容量に保持された制御電圧に応じて前記自己発光素子に供給される電流量を出力する駆動トランジスタ、それぞれ薄膜トランジスタにより形成され前記駆動トランジスタのゲート、ドレイン間に直列に接続されているとともに前記第１走査線からの制御信号に応じてオン、オフ制御される複数の第１スイッチ、前記駆動トランジスタと前記自己発光素子との間に接続され前記第２走査線からの制御信号に応じてオン、オフ制御される第２スイッチ、および、前記複数の第１スイッチの内、前記駆動トランジスタの最もゲート側に設けられた第１スイッチを除く他の第１スイッチと前記第１走査線との間、および前記第１走査線と前記画素スイッチとの間に接続され、前記最もゲート側の第１スイッチに対して前記他の第１スイッチおよび画素スイッチのオン、オフ切換えタイミングを遅延させる遅延素子を含んでいることを特徴としている。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら、本発明の第１の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置について詳細に説明する。
図１に示すように、有機ＥＬ表示装置は、有機ＥＬパネル１０および有機ＥＬパネル１０を制御するコントローラ１２を備えている。
【００１４】
有機ＥＬパネル１０は、ガラス板等の光透過性絶縁基板８上にマトリクス状に配列され表示領域１１を構成したｍ×ｎ個の表示画素ＰＸ、表示画素の行毎に接続されているとともにそれぞれ独立してｍ本ずつ設けられた第１走査線Ｙ（１〜ｍ）および第２走査線Ｂｇ（１〜ｍ）と、表示画素の列毎にそれぞれ接続されたｎ本の信号線Ｘ（１〜ｎ）、第１、第２走査線Ｙ、Ｂｇを表示画素の行毎に順次駆動する走査線駆動回路１４、および複数の信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路１５を備えている。
【００１５】
各表示画素ＰＸは、表示素子として機能するとともに自己発光素子である有機ＥＬ素子１６、およびこの有機ＥＬ素子に駆動電流を供給する画素回路１８により構成されている。図１および図２に示すように、画素回路１８は電流信号からなる映像信号に応じて有機ＥＬ素子１６の発光を制御する電流信号方式の画素回路であり、画素スイッチ２０、駆動トランジスタ２２、複数、例えば３つの第１スイッチ２４ａ、２４ｂ、２４ｃ、第２スイッチ２６、保持容量２８、および遅延素子として機能する抵抗素子３０を備えている。画素スイッチ２０、駆動トランジスタ２２、第１スイッチ２４、第２スイッチ２６は、ここでは同一導電型、例えばＰチャネル型の薄膜トランジスタにより構成されている。また、抵抗素子３０は、例えば、不純物が注入されたライトリー・ドープド・ドレイン（ＬＤＤ）型のポリシリコンにより形成され、その抵抗値は数ＭΩに設定されている。
【００１６】
駆動トランジスタ２２は、第１電圧電源Ｖｄｄと第２電圧電源Ｖｓｓとの間で有機ＥＬ素子１６と直列に接続され、映像信号に応じた電流量を有機ＥＬ素子に出力する。第１および第２電圧電源Ｖｄｄ、Ｖｓｓは、例えば＋１０Ｖおよび０Ｖの電位にそれぞれ設定される。保持容量２８は、駆動トランジスタ２２の第１端子、制御端子間、ここではソース、ゲート間に接続され、映像信号により決定される駆動トランジスタ２２のゲート制御電位を保持する。画素スイッチ２０は対応する信号線Ｘと駆動トランジスタ２２のドレインとの間に接続され、そのゲートは抵抗素子３０を介して対応する第１走査線Ｙに接続されている。画素スイッチ２０は、第１走査線Ｙから供給される制御信号Ｓａに応答して対応信号線Ｘから映像信号を取り込む。
【００１７】
本発明におけるスイッチとしてそれぞれ機能する第１スイッチ２４ａ、２４ｂ、２４ｃは、駆動トランジスタ２２の第２端子、制御端子間、ここではドレイン、ゲート間に直列に接続され、これらの第１スイッチの内、第１スイッチ２４ａが最も駆動トランジスタ２２のゲート側に隣接して接続されている。この最も駆動トランジスタ２２のゲート側に接続された第１スイッチ２４ａのゲートは、抵抗素子３０を介することなく第１走査線Ｙに接続され、他の第１スイッチ２４ｂ、２４ｃのゲートはそれぞれ抵抗素子３０を介して第１走査線Ｙに接続されている。そして、第１スイッチ２４ａ、２４ｂ、２４ｃは、第１走査線Ｙからの制御信号Ｓａに応じてオン（導通状態）、オフ（非導通状態）され、駆動トランジスタ２２のゲート、ドレイン間の接続、非接続を制御するとともに、保持容量２８からの電流リークを規制する。
【００１８】
第２スイッチ２６は、駆動トランジスタ２２のドレインと有機ＥＬ素子１６の一方の電極、ここではアノード、との間に接続され、そのゲートは第１走査線Ｙとは独立した第２走査線Ｂｇに接続されている。そして、第２スイッチ２６は、第２走査線Ｂｇからの制御信号Ｓｂによりオン、オフ制御され、駆動トランジスタ２２と有機ＥＬ素子１６との接続、非接続を制御する。
【００１９】
なお、本実施形態では、画素回路を構成する薄膜トランジスタは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。全て同一の導電型の薄膜トランジスタで構成することにより、製造工数の増大を抑制することができる。また、第２スイッチ２６を画素スイッチ２０、第１スイッチ２４とは異なる導電型の薄膜トランジスタ、ここではｎ型薄膜トランジスタで構成し、そのゲートの制御を第１走査線Ｙで行なうことも可能である。この場合、第２スイッチのゲートは、画素スイッチ２０、第１スイッチ２４ｂ、２４ｃと同じ波形で制御されることが望ましい、つまり、抵抗素子３０を介して走査線Ｙに接続することが望ましい。これにより、表示領域内での配線数を削減することができる。
【００２０】
次に、図３を参照して、第１スイッチ、駆動トランジスタ、および有機ＥＬ素子１６の構成を詳細に説明する。ここでは、第１スイッチの内、第１スイッチ２４ａを代表して説明する。
駆動トランジスタ２２および第１スイッチ２４ａをそれぞれ構成したＰチャネル型の薄膜トランジスタは、光透過性絶縁基板８上に形成されたポリシリコンからなる半導体層５０を備え、この半導体層はソース領域５０ａ、ドレイン領域５０ｂ、およびソース、ドレイン領域間に位置したチャネル領域５０ｃを有している。半導体層５０に重ねてゲート絶縁膜５２が形成され、このゲート絶縁膜上にゲート電極Ｇが設けられチャネル領域５０ｃと対向している。ゲート電極Ｇに重ねて層間絶縁膜５４が形成され、この層間絶縁膜上にソース電極（ソース）Ｓおよびドレイン電極（ドレイン）Ｄが設けられている。ソース電極Ｓおよびドレイン電極Ｄは、それぞれ層間絶縁膜５４およびゲート絶縁膜５２に貫通形成されたコンタクトを介して半導体層５０のソース領域５０ａおよびドレイン領域５０ｃに接続されている。第１スイッチ２４ａのドレイン電極Ｄはゲート絶縁膜５２上に形成された配線を介して駆動トランジスタ２２のゲート電極Ｇに接続されている
なお、画素スイッチ２０、第１スイッチ２４ｂ、２４ｃ、第２スイッチ２６を構成する各薄膜トランジスタも上記と同一の構造に形成されている。また、３つの第１スイッチ２４ａ、２４ｂ、２４ｃの内、最も駆動トランジスタ２２のゲート側に接続された第１スイッチ２４ａのチャネル領域５０ｃは、他の第１スイッチ２４ｂ、２４ｃ、画素スイッチ２０のチャネル領域よりも小さいチャネル面積に形成されている。本実施形態では、第１スイッチ２４ａのチャネル長Ｌを第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のチャネル長Ｌよりも短く形成している。例えば、第１スイッチ２４ａのチャネル長Ｌは３μｍ、第１スイッチ２４ｂ、２４ｃのチャネル長Ｌは４〜９μｍに形成され、また、チャネル幅はいずれのスイッチも共通で３μｍに形成されている。
【００２１】
図３に示すように、層間絶縁膜５４上には複数の配線が設けられている。層間絶縁膜５４上にはソース電極Ｓ、ドレイン電極Ｄ、配線を覆って保護膜５６が形成されている。更に、保護膜５６上には、親水膜５８、隔壁膜６０が順に積層されている。
【００２２】
有機ＥＬ素子１６は、ルミネセンス性有機化合物を含む有機発光層６４をアノード６２およびカソード６６間に挟持した構造を有している。アノード６２は、ＩＴＯ（インジウム・ティン・オキサイド）等の透明電極材料から形成され、保護膜５６上に設けられている。親水膜５８および隔壁膜６０の内、アノード６２上の部分はエッチングにより除去されている。そして、アノード６２上にアノードバッファ層６３および有機発光層６４が形成され、更に、有機発光層６４および隔壁膜６０に重ねてバリウム・アルミ合金から成るカソード６６が積層されている。
【００２３】
このような構造の有機ＥＬ素子１６では、アノード６２から注入されたホールと、カソード６６から注入された電子とが有機発光層６４の内部で再結合したときに、有機発光層を構成する有機分子を励起して励起子を発生させる。この励起子が放射失活する過程で発光し、この光が有機発光層６４から透明なアノード６２および光透過性絶縁基板８を介して外部へ放出される。
【００２４】
ここで、アノード６２を第２スイッチ２６およびＰチャネル型の駆動トランジスタ２２を介して、アノード６２を第１電圧電源Ｖｄｄに接続し、カソード６６を第２電圧電源Ｖｓｓに接続する場合について説明したが、カソード６６を第２スイッチ２６のドレインを介して駆動トランジスタ２２のドレインに、アノード６２を第２電圧電源Ｖｓｓに接続してもよい。いずれの場合も光出射面側を透明導電材料で形成する必要があり、例えばカソード電極６６を光出射面側に配置する場合には、アルカリ土類金属、希土類金属を光透過性を有する程度に薄く形成することで達成できる。
【００２５】
一方、図１に示すコントローラ１２は有機ＥＬパネル１０の外部に配置されたプリント回路基板上に形成され、走査線駆動回路１４および信号線駆動回路１５を制御する。コントローラ１２は外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生し、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路１４および信号線駆動回路１５に供給すると共に、水平および垂直走査タイミングに同期してデジタル映像信号を信号線駆動回路１５に供給する。
【００２６】
信号線駆動回路１５は水平走査制御信号の制御により各水平走査期間において順次得られる映像信号Ｄａｔａ１〜Ｄａｔａｍをアナログ形式に変換し電流信号として複数の信号線Ｘに並列的に供給する。走査線駆動回路１４は、シフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、出力バッファを介して各行の表示画素ＰＸに２種類の制御信号、すなわち、制御信号Ｓａ、制御信号Ｓｂを供給する。これにより、各第１、第２走査線Ｙ、Ｂｇは、互いに異なる１水平走査期間において、それぞれ制御信号Ｓａ、制御信号Ｓｂにより駆動される。
【００２７】
図４に示すタイミングチャートを参照して、走査線駆動回路１４および信号線駆動回路１５の出力信号に基づく画素回路１８の動作について説明する。
走査線駆動回路１４は、例えば、スタート信号ａ（Ｓｔａｒｔａ）とクロックａ（Ｃｌｋａ）とから各水平走査期間に対応した幅（Ｔｗ−Ｓｔａｒｔａ）のパルスを生成し、そのパルスを制御信号Ｓａとして出力する。また、走査線駆動回路１４は、制御信号Ｓａを反転させて制御信号Ｓｃを生成する。
【００２８】
画素回路１８の動作は、映像信号書込み動作および発光動作に分けられる。図４の時点ｔ１で、制御信号Ｓａが第１スイッチおよび画素スイッチをオン状態とするレベル、ここではローレベル、制御信号Ｓｂが第２スイッチをオフ状態とするレベル、ここではハイレベルとなる。これにより、画素スイッチ２０および第１スイッチ２４ａ、２４ｂ、２４ｃがオン（導通状態）、第２スイッチ２６がオフ（非導通状態）に切換えられ映像信号書込み動作が開始される。ここで、制御信号Ｓａは、第１スイッチ２４ａに対しては第１走査線Ｙから直接入力され、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０に対しては第１走査線Ｙから抵抗素子３０を介して入力される。そのため、図２および図５に示すように、第１スイッチ２４ａのゲート側に位置したＡ点での制御信号波形は、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲート側に位置したＢ点での制御信号波形よりも早くオンレベル（ローレベル）側へ変位する。これにより、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０は第１スイッチ２４ａよりも僅かに遅延してオン状態となる。
【００２９】
映像信号書込み期間（ｔ１〜ｔ２）において、駆動トランジスタ２２はダイオード接続状態となり、また、画素スイッチ２０を通して対応信号Ｙから映像信号ＤＡＴＡが取り込まれる。つまり、定電流源であるアナログ変換回路に接続した信号線Ｘおよび画素回路により、駆動トランジスタ２２のソース、ドレイン間に流れる電流が所望の定電流となるよう設定される。そして、この電流量に対応した駆動トランジスタ２２のゲート、ソース間電位がゲート制御電圧として保持容量２８に書き込まれる。
【００３０】
次に、時点ｔ２では、制御信号Ｓａおよび制御信号Ｓｃがそれぞれハイレベル、ローレベルとなり、画素スイッチ２０および第１スイッチ２４ａ、２４ｂ、２４ｃがオフ、第２スイッチ２６がオンとなる。これにより、映像信号書込み動作２が終了し、発光動作が開始する。ここで、前述したように、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０は抵抗素子３０を経由して制御信号Ｓａにより駆動させる。そのため、図５に示すように、制御信号Ｓａがローレベルからハイレベルに立ち上がる際、第１スイッチ２４ａのゲート側に位置したＡ点での制御信号波形は、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲート側に位置したＢ点の制御信号波形よりも早くハイレベル側へ変位する。従って、第１スイッチ２４ａが先にオフ状態となり、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０は第１スイッチ２４ａよりも遅延してオフ状態に切換えられる。
【００３１】
なお、第１スイッチ２４ａがオフしてから第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０がオフするまでの遅延期間は、抵抗素子３０の抵抗値を選択することにより調整でき、走査線の配線時定数以上となるよう、例えば０．２μｓ以上、より望ましくは１μｓ以上に設定される。
【００３２】
発光期間において、駆動トランジスタ２２は、保持容量２８に書き込まれたゲート制御電圧により、映像信号に対応した電流量を有機ＥＬ素子１６に供給する。これにより有機ＥＬ素子１６が発光し、発光動作が開始される。そして、有機ＥＬ素子１６は、１フレーム期間後に、再び制御信号Ｓａが供給されるまで発光状態を維持する。
【００３３】
以上のように、本実施形態に係る有機ＥＬ表示装置では、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲートと第１走査線Ｙとの間に抵抗素子３０を設け、最も駆動トランジスタ２２のゲートに隣接した第１スイッチ２４ａに対し、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のオン、オフ切換えタイミングを遅延させることにより、映像信号の書込み動作終了時、第１スイッチ２４ａを先にオフした後、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０をオフに切換える構成としている。そのため、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のオフ切換え時にフィードスルー電圧が発生した場合でも、先にオフ状態となっている第１スイッチ２４ａにより、フィードスルー電圧が駆動トランジスタ２２のゲート側へ流れることを防止できる。これにより、映像信号の書込み動作を確実に行ないつつ、フィードスルー電圧に起因する駆動トランジスタ２２のゲート制御電圧の変動、バラツキを低減し、複数の表示画素間における輝度のバラツキを抑制することが可能となる。以上のことから、表示ムラの発生を防止し、表示品位の向上したアクティブマトリクス型の有機ＥＬ表示装置が得られる。
【００３４】
更に、本実施形態によれば、駆動トランジスタ２２のゲートに最も隣接した第１スイッチ２４ａのチャネル面積は、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のチャネル面積よりも小さく形成されていることから、第１スイッチ２４ａのオン、オフ切換え時に発生するフィードスルー電圧およびそのバラツキを低減することができる。従って、駆動トランジスタ２２のゲート制御電圧の変動、バラツキを一層低減でき、その結果、複数の表示画素間で輝度のバラツキを低減し表示ムラ低減を図ることが可能となる。
【００３５】
なお、上述した実施形態では、表示画素の遅延素子として抵抗素子３０を用いたが、これに限らず、他の遅延素子を適用することも可能である。図６に示すこの発明の第２の実施形態に係る有機ＥＬ表示装置によれば、遅延素子はダイオード素子７０により構成されている。このダイオード素子７０は、薄膜トランジスタにより構成され、そのソースが第１走査線Ｙに、ドレインが第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲートにそれぞれ接続されている。また、この薄膜トランジスタのゲートはソースに接続されている。これにより、駆動トランジスタはダイオード接続され、ダイオード素子７０として機能する。
なお、第２の実施形態において、他の構成は前述した第１の実施形態と同一であり、同一の部分には同一の参照符号を付してその詳細な説明を省略する。
【００３６】
上記第２の本実施形態によれば、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲートと第１走査線Ｙとの間にダイオード素子７０を設けることにより、最も駆動トランジスタ２２のゲートに隣接した第１スイッチ２４ａに対し、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のオン、オフ切換えタイミングを遅延させることができる。特に、ダイオード素子７０を用いることにより、制御信号の立下り、および立上がり時の遅延に差を設けることができる。すなわち、図６および図７に示すように、制御信号Ｓａがハイレベルからローレベルに立下る際、ダイオード素子７０はオン状態となり順方向電流で動作し、その抵抗が小さい。そのため、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲート側に位置したＢ点での制御信号波形は、第１スイッチ２４ａのゲート側に位置したＡ点での制御信号波形とほぼ同時に立下り、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０は第１スイッチ２４ａに対し短い遅延にてオン状態となる。
【００３７】
これに対し、制御信号Ｓａがローレベルからハイレベルに立上がる際、ダイオード素子７０はオフ状態となり、ソース、ドレイン間のリーク電流によって動作する。そのため、ダイオード素子７０の抵抗は大きくなる。この場合、Ａ点における制御信号波形の立上がりに対し、Ｂ点における制御信号波形の立上がりの遅延が大きくなる。従って、第１スイッチ２４ａが先にオフ状態となり、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０は第１スイッチ２４ａよりも遅延してオフ状態に切換えられる。
【００３８】
以上のことから、フィードスルー電圧に起因する駆動トランジスタ２２のゲート制御電圧の変動、バラツキを低減し、複数の表示画素間における輝度のバラツキを抑制することができる。また、スイッチをオフに切換える場合にのみ遅延を大きくすることが可能となり、抵抗素子により制御信号の立上がり、立下りの両方に遅延を発生させる場合に比較して、表示画素をより高速で動作させることができる。なお、制御信号の立上がり、立下り時の遅延の大きさは、ダイオード素子のＷ／Ｌ（チャネル幅／チャネル長）の値により調整することができる。
【００３９】
図８に示すこの発明の第３の実施形態に係る有機ＥＬ表示装置によれば、各表示画素ＰＸの遅延素子は、制御信号Ｓａの立下がり時に順方向電流で動作する第１ダイオード素子７０ａ、および制御信号の立上がり時に順方向電流で動作する第２ダイオード素子７０ｂにより構成されている。第１ダイオード素子７０ａは、薄膜トランジスタにより構成され、そのソースが第１走査線Ｙに、ドレインが第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲートにそれぞれ接続されている。また、薄膜トランジスタのゲートはそのソースに接続されている。これにより、薄膜トランジスタはダイオード接続され、第１ダイオード素子７０ａとして機能する。
【００４０】
第２ダイオード素子７０ｂは、薄膜トランジスタにより構成され、そのソースが第１走査線Ｙに、ドレインが第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のゲートにそれぞれ接続されている。また、この薄膜トランジスタのゲートはそのドレインに接続されている。これにより、薄膜トランジスタはダイオード接続され、第２ダイオード素子７０ｂとして機能する。そして、第１および第２ダイオード素子７０ａ、７０ｂは共通のソース、ドレインを用いて逆向きに構成され、つまり逆方向のダイオード素子を並列接続した構造となっている。
なお、第３の実施形態において、他の構成は前述した第１の実施形態と同一であり、同一の部分には同一の参照符号を付してその詳細な説明を省略する。
【００４１】
上記第３の本実施形態によれば、図８および図９に示すように、制御信号Ｓａの立下り時、第１ダイオード素子７０ａの順方向電流動作により、Ｂ点における制御信号の立下りに遅延を発生させ、また、制御信号Ｓａの立上がり時には、第２ダイオード素子７０ｂの順方向電流動作により、Ｂ点における制御信号の立下りに遅延を発生させる。従って、制御信号の立下りおよび立上がりを、いずれもダイオード素子の順方向電流で調整することができ、立下りおよび立上がりを個別に制御可能となる。そのため、前述した実施形態と同様の作用効果が得られるとともに、設計の自由度を上げることができる。
【００４２】
有機ＥＬ表示装置の画素回路は電流信号方式に限らず、電圧信号方式の画素回路として構成してもよい。図１０は本発明の第４の実施形態に係る有機ＥＬ表示装置の表示画素ＰＸを示している。各表示画素ＰＸは、自己発光素子である有機ＥＬ素子１６、およびこの有機ＥＬ素子に駆動電流を供給する画素回路１８により構成されている。画素回路１８は電圧信号からなる映像信号に応じて有機ＥＬ素子１６の発光を制御する電圧信号方式の画素回路であり、画素スイッチ２０、駆動トランジスタ２２、複数、例えば３つの第１スイッチ２４ａ、２４ｂ、２４ｃ、第２スイッチ２６、保持容量２８ａ、２６ｂ、遅延素子として機能する抵抗素子３０を備えている。画素スイッチ２０、駆動トランジスタ２２、第１スイッチ２４ａ、２４ｂ、２４ｃ、第２スイッチ２６は、同一導電型、例えばＰチャネル型の薄膜トランジスタにより構成されている。
【００４３】
駆動トランジスタ２２のソースは第１電圧電源Ｖｄｄに接続されている。駆動トランジスタ２２のゲート、ソース間には保持容量２８ａが接続され、ゲート、ドレイン間には第１スイッチ２４ａ、２４ｂ、２４ｃが直列に接続されている。駆動トランジスタ２２のゲートは、保持容量２８ｂを介して画素スイッチ２０のドレインに接続され、画素スイッチのソースは信号線Ｘに接続されている。駆動トランジスタ２２のドレインは、第２スイッチ２６を介して有機ＥＬ素子１６のアノードに接続され、有機ＥＬ素子のカソードは第２電圧電源Ｖｓｓに接続されている。
【００４４】
そして、最も駆動トランジスタ２２のゲート側に接続された第１スイッチ２４ａのゲートは、抵抗素子３０を介することなく第１走査線Ｙに接続され、他の第１スイッチ２４ｂ、２４ｃのゲートおよび画素スイッチ２０のゲートは、それぞれ抵抗素子３０を介して第１走査線Ｙに接続されている。
【００４５】
各画素回路１８には、図示しない信号線駆動回路から出力され電圧信号からなる映像信号ＤＡＴＡが信号線Ｘを介して入力される。また、画素スイッチ２０、第１スイッチ２４ａ、２４ｂ、２４ｃおよび第２スイッチ２６は、図示しない走査線駆動回路で生成された制御信号Ｓａ、および制御信号Ｓｂによりそれぞれオン、オフ制御される。
【００４６】
第４の実施形態において、他の構成は前述した実施形態と同一であり、同一の部分には同一の参照符号を付してその詳細な説明を省略する。上記構成の第４の実施形態においても、抵抗素子３０を設けることにより、最も駆動トランジスタ２２のゲートに隣接した第１スイッチ２４ａに対し、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０のオン、オフ切換えタイミングを遅延させることができ、第１スイッチ２４ａを先にオフした後、第１スイッチ２４ｂ、２４ｃおよび画素スイッチ２０をオフに切換えることが可能となる。これにより、映像信号の書込み動作を確実に行ないつつ、フィードスルー電圧に起因する駆動トランジスタ２２のゲート制御電圧の変動、バラツキを低減し、表示品位の向上したアクティブマトリクス型の有機ＥＬ表示装置が得られる。
なお、第４の実施形態において、遅延素子は抵抗素子に代え、図６あるいは図８に示したダイオード素子を用いてもよい。
【００４７】
本発明は前述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することできる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００４８】
前述した実施形態では、画素回路を構成する薄膜トランジスタを全て同一の導電型、ここではＰチャネル型で構成する場合について説明したが、これに限定されず、全てをＮチャネル型の薄膜トランジスタで構成することも可能である。また、画素スイッチ、第１スイッチをＮチャネル型の薄膜トランジスタ、駆動トランジスタおよび第２スイッチをＰチャネル型の薄膜トランジスタでそれぞれ構成するなど、画素回路を異なる導電型の薄膜トランジスタを混在して形成することも可能である。
【００４９】
更に、薄膜トランジスタの半導体層は、ポリシリコンに限らず、アモルファスシリコンで構成することも可能である。表示画素において、第１スイッチの数は３つに限らず、２つあるいは４つ以上としてもよい。また、表示画素を構成する自己発光素子は、有機ＥＬ素子に限定されず自己発光可能な様々な発光素子を適用可能である。
【００５０】
【発明の効果】
以上詳述したように、本発明によれば、表示ムラを低減し、表示品位の向上したアクティブマトリクス型表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る有機ＥＬ表示装置の構成を示す回路図。
【図２】上記有機ＥＬ表示装置における表示画素の等価回路を示す図。
【図３】上記有機ＥＬ表示装置の一部を示す断面図。
【図４】図２に示す表示画素の動作を説明するためのタイミングチャート。
【図５】上記表示画素におけるスイッチをオン、オフ制御する制御信号波形を示す図。
【図６】本発明の第２の実施形態に係る有機ＥＬ表示装置における表示画素の等価回路を示す図。
【図７】上記第２の実施形態に係る有機ＥＬ表示装置の表示画素におけるスイッチをオン、オフ制御する制御信号波形を示す図。
【図８】本発明の第３の実施形態に係る有機ＥＬ表示装置における表示画素の等価回路を示す図。
【図９】上記第３の実施形態に係る有機ＥＬ表示装置の表示画素におけるスイッチをオン、オフ制御する制御信号波形を示す図。
【図１０】本発明の第４の実施形態に係る有機ＥＬ表示装置における表示画素の等価回路を示す図。
【符号の説明】
１２…コントローラ、 １４…走査線駆動回路、
１５…信号線駆動回路、 １６…有機ＥＬ素子、 １８…画素回路、
２０…画素スイッチ、 ２２…駆動トランジスタ、
２４ａ、２４ｂ、２４ｃ…第１スイッチ、
２６…第２スイッチ、 ２８、２８ａ、２８ｂ…保持容量、
３０…抵抗素子、 ６２…アノード電極、 ６４…有機発光層、
６６…カソード電極、 ７０…ダイオード素子、
７０ａ…第１ダイオード素子、 ７０ｂ…第２ダイオード素子、
ＰＸ…表示画素、 Ｖｄｄ…第１電圧電源、 Ｖｓｓ…第２電圧電源、
Ｙ…第１走査線、 Ｘ…信号線、 Ｂｇ…第２走査線。
Claims (10)
- マトリクス状に配列された複数の表示素子と、
第１端子が第１電源端子に接続され、第２端子が前記表示素子に接続され、制御端子が保持容量を介して前記第１端子に接続する駆動トランジスタと、
それぞれトランジスタにより形成され前記制御端子、前記第２端子間に直列に接続されているとともに走査線からの制御信号に応じてオン、オフ制御される複数のスイッチと、
前記複数のスイッチの内、前記駆動トランジスタの最も前記制御端子側に設けられたスイッチを除く他のスイッチと前記走査線との間に接続され、前記最も前記制御端子側に設けられたスイッチに対して前記他のスイッチのオン、オフ切換えタイミングを遅延させる遅延素子と、
を備えていることを特徴とするアクティブマトリクス型表示装置。 - 前記遅延素子は、抵抗素子で構成されていることを特徴と請求項１に記載のアクティブマトリクス型表示装置。
- 前記抵抗素子は、ライトリー・ドープド・ドレイン型のポリシリコンにより形成されていることを特徴とする請求項２に記載のアクティブマトリクス型表示装置。
- 前記遅延素子は、ダイオード素子により構成されていることを特徴とする請求項１に記載のアクティブマトリクス型表示装置。
- 前記遅延素子は、上記制御信号の立上がり時に順方向電流で動作する第１ダイオード素子、および上記制御信号の立下り時に順方向電流で動作する第２ダイオード素子により構成されていることを特徴とする請求項１に記載のアクティブマトリクス型表示装置。
- 前記表示素子は、電流信号により制御されことを特徴とする請求項１ないし５のいずれか１項に記載のアクティブマトリクス型表示装置。
- 前記表示素子は、対向する電極間に有機発光層を備えた発光素子であることを特徴とする請求項１ないし６のいずれか１項に記載のアクティブマトリクス型表示装置。
- 前記駆動トランジスタおよび前記スイッチは、半導体層にポリシリコンを用いた薄膜トランジスタで構成されていることを特徴とする請求項１ないし７のいずれか１項に記載のアクティブマトリクス型表示装置。
- 前記複数のスイッチの内、前記駆動トランジスタの最も制御端子側に接続されたスイッチは、他のスイッチのチャネル面積よりも小さいチャネル面積を有していることを特徴とする請求項８に記載のアクティブマトリクス型表示装置。
- マトリクス状に配列された複数の表示画素と、前記表示画素の行毎に接続されそれぞれ独立して設けられた複数の第１および第２走査線と、前記表示画素の列毎に接続された複数の信号線と、を備え、
各表示画素は、供給電流に対応して発光する自己発光素子、前記第１走査線からの制御信号に応じてオン、オフ制御され前記信号線上の映像信号を取り込む画素スイッチ、前記画素スイッチを介して取り込まれた映像信号に対応する制御電圧を保持する保持容量、第１および第２電圧電源間で前記自己発光素子と直列に接続され前記保持容量に保持された制御電圧に応じて前記自己発光素子に供給される電流量を出力する駆動トランジスタ、それぞれ薄膜トランジスタにより形成され前記駆動トランジスタのゲート、ドレイン間に直列に接続されているとともに前記第１走査線からの制御信号に応じてオン、オフ制御される複数の第１スイッチ、前記駆動トランジスタと前記自己発光素子との間に接続され前記第２走査線からの制御信号に応じてオン、オフ制御される第２スイッチ、および、前記複数の第１スイッチの内、前記駆動トランジスタの最もゲート側に設けられた第１スイッチを除く他の第１スイッチと前記第１走査線との間、および前記第１走査線と前記画素スイッチとの間に接続され、前記最もゲート側の第１スイッチに対して前記他の第１スイッチおよび画素スイッチのオン、オフ切換えタイミングを遅延させる遅延素子を含んでいることを特徴とするアクティブマトリクス型表示装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003139443A JP4550372B2 (ja) | 2003-05-16 | 2003-05-16 | アクティブマトリクス型表示装置 |
| KR1020057013300A KR100732106B1 (ko) | 2003-01-22 | 2004-01-19 | 유기 ｅｌ 디스플레이 및 액티브 매트릭스 기판 |
| EP04703252A EP1605430A4 (en) | 2003-01-22 | 2004-01-19 | ORGANIC EL DISPLAY AND ACTIVE MATRIX SUBSTRATE |
| PCT/JP2004/000367 WO2004070696A1 (ja) | 2003-01-22 | 2004-01-19 | 有機ｅｌディスプレイ及びアクティブマトリクス基板 |
| TW093101634A TWI254592B (en) | 2003-01-22 | 2004-01-20 | Organic EL display and active matrix substrate |
| US11/186,949 US7333079B2 (en) | 2003-01-22 | 2005-07-22 | Organic EL display and active matrix substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003139443A JP4550372B2 (ja) | 2003-05-16 | 2003-05-16 | アクティブマトリクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004341352A true JP2004341352A (ja) | 2004-12-02 |
| JP4550372B2 JP4550372B2 (ja) | 2010-09-22 |
Family
ID=33528525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003139443A Expired - Lifetime JP4550372B2 (ja) | 2003-01-22 | 2003-05-16 | アクティブマトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4550372B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006284941A (ja) * | 2005-03-31 | 2006-10-19 | Toshiba Matsushita Display Technology Co Ltd | 表示装置及びアレイ基板 |
| KR100719008B1 (ko) | 2005-03-31 | 2007-05-16 | 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 | 어레이 기판 |
| JP2008175945A (ja) * | 2007-01-17 | 2008-07-31 | Sony Corp | 画素回路および表示装置 |
| JP2019211775A (ja) * | 2018-06-05 | 2019-12-12 | アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． | 酸化物トランジスタ閾値電圧に対して感度が低減された低リフレッシュレート表示画素を有する電子デバイス |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001006484A1 (fr) * | 1999-07-14 | 2001-01-25 | Sony Corporation | Circuit d'attaque et affichage le comprenant, circuit de pixels et procede d'attaque |
| JP2002514320A (ja) * | 1997-04-23 | 2002-05-14 | サーノフ コーポレイション | アクティブマトリックス発光ダイオードピクセル構造及び方法 |
| JP2002517806A (ja) * | 1998-06-12 | 2002-06-18 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アクティブマトリックス電界発光表示装置 |
| JP2003529805A (ja) * | 2000-03-31 | 2003-10-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電流アドレス画素を有する表示装置 |
-
2003
- 2003-05-16 JP JP2003139443A patent/JP4550372B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002514320A (ja) * | 1997-04-23 | 2002-05-14 | サーノフ コーポレイション | アクティブマトリックス発光ダイオードピクセル構造及び方法 |
| JP2002517806A (ja) * | 1998-06-12 | 2002-06-18 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アクティブマトリックス電界発光表示装置 |
| WO2001006484A1 (fr) * | 1999-07-14 | 2001-01-25 | Sony Corporation | Circuit d'attaque et affichage le comprenant, circuit de pixels et procede d'attaque |
| JP2003529805A (ja) * | 2000-03-31 | 2003-10-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電流アドレス画素を有する表示装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006284941A (ja) * | 2005-03-31 | 2006-10-19 | Toshiba Matsushita Display Technology Co Ltd | 表示装置及びアレイ基板 |
| KR100719008B1 (ko) | 2005-03-31 | 2007-05-16 | 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 | 어레이 기판 |
| JP2008175945A (ja) * | 2007-01-17 | 2008-07-31 | Sony Corp | 画素回路および表示装置 |
| JP2019211775A (ja) * | 2018-06-05 | 2019-12-12 | アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． | 酸化物トランジスタ閾値電圧に対して感度が低減された低リフレッシュレート表示画素を有する電子デバイス |
| JP7071311B2 (ja) | 2018-06-05 | 2022-05-18 | アップル インコーポレイテッド | 酸化物トランジスタ閾値電圧に対して感度が低減された低リフレッシュレート表示画素を有する電子デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4550372B2 (ja) | 2010-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10529280B2 (en) | Display device | |
| JP4467910B2 (ja) | アクティブマトリクス型表示装置 | |
| KR101209055B1 (ko) | 표시 장치 및 그 구동 방법 | |
| JP3570394B2 (ja) | アクティブマトリクス型表示装置およびアクティブマトリクス型有機エレクトロルミネッセンス表示装置、並びにそれらの駆動方法 | |
| JP5719571B2 (ja) | 表示装置および表示装置の駆動方法 | |
| JP2009116115A (ja) | アクティブマトリクス型表示装置およびその駆動方法 | |
| KR20060096857A (ko) | 표시 장치 및 그 구동 방법 | |
| JP2008102214A (ja) | アクティブマトリクス型表示装置 | |
| KR20070040149A (ko) | 표시 장치 및 그 구동 방법 | |
| KR100679578B1 (ko) | 액티브 매트릭스형 표시 장치 | |
| JP2010122320A (ja) | アクティブマトリクス型表示装置 | |
| JP2007316513A (ja) | アクティブマトリクス型表示装置 | |
| JP2004341351A (ja) | アクティブマトリクス型表示装置 | |
| JP4550372B2 (ja) | アクティブマトリクス型表示装置 | |
| JP2009122196A (ja) | アクティブマトリクス型表示装置およびその駆動方法 | |
| JP2008134346A (ja) | アクティブマトリクス型表示装置 | |
| JP5019217B2 (ja) | アクティブマトリクス型表示装置およびその駆動方法 | |
| JP5085011B2 (ja) | アクティブマトリクス型表示装置 | |
| JP2009193026A (ja) | アクティブマトリクス型表示装置およびその駆動方法 | |
| JP2007025226A (ja) | アクティブマトリクス型表示装置およびその駆動方法 | |
| JP2009025413A (ja) | アクティブマトリクス型表示装置 | |
| JP2007316512A (ja) | アクティブマトリクス型表示装置 | |
| JP2009216950A (ja) | アクティブマトリクス型表示装置 | |
| JP2006284913A (ja) | アクティブマトリクス型表示装置 | |
| JP2009069514A (ja) | アクティブマトリクス型表示装置及びアクティブマトリクス型表示装置の駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060502 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091104 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100608 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100708 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4550372 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |