JP2008102214A - アクティブマトリクス型表示装置 - Google Patents
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Abstract
【課題】 画素回路の容量素子に保持される映像信号の変動を低減して画素間のばらつきを抑制することのできるアクティブマトリックス型表示装置を提供する。
【解決手段】 基板上にマトリクス状に配設された複数の自己発光型表示素子を有する画素部と、画素部の列毎に接続された複数の信号線と、それぞれ画素部の行毎に接続された複数の走査線とを備え、各画素部は、駆動トランジスタのゲート、ソース間に接続される第1の保持容量Csと、駆動トランジスタのゲートと表示素子の陰極との間に接続される第2の保持容量Cs2と、を有し、第1の保持容量は、駆動トランジスタのゲート電極に接続する第1の電極膜E1と、第2電圧電源線に接続する第2の電極膜E2とによる平行平板容量として形成され、第2の保持容量は、第1の電極膜と、表示素子の陰極に接続する第3の電極膜E3とによる平行平板容量として形成されるアクティブマトリクス型表示装置である。
【選択図】 図3
【解決手段】 基板上にマトリクス状に配設された複数の自己発光型表示素子を有する画素部と、画素部の列毎に接続された複数の信号線と、それぞれ画素部の行毎に接続された複数の走査線とを備え、各画素部は、駆動トランジスタのゲート、ソース間に接続される第1の保持容量Csと、駆動トランジスタのゲートと表示素子の陰極との間に接続される第2の保持容量Cs2と、を有し、第1の保持容量は、駆動トランジスタのゲート電極に接続する第1の電極膜E1と、第2電圧電源線に接続する第2の電極膜E2とによる平行平板容量として形成され、第2の保持容量は、第1の電極膜と、表示素子の陰極に接続する第3の電極膜E3とによる平行平板容量として形成されるアクティブマトリクス型表示装置である。
【選択図】 図3
Description
本発明は、例えば有機エレクトロルミネッセンス(以下、ELと称する)素子のような表示素子を含む表示画素をマトリクス状に配列して表示画面を構成したアクティブマトリクス表示装置に関する。
パーソナルコンピュータ、情報携帯端末あるいはテレビジョン等の表示装置として、平面型のアクティブマトリクス型表示装置が広く利用されている。近年、このような平面型のアクティブマトリクス型表示装置として、有機EL素子のような自己発光素子を用いた有機EL表示装置が注目され、盛んに研究開発が行われている。この有機EL表示装置は、薄型軽量化の妨げとなるバックライトを必要とせず、高速な応答性から動画再生に適し、さらに低温で輝度低下しないために寒冷地でも使用できるという特徴を備えている。
一般に、有機EL表示装置は、複数行、複数列に並んで設けられ表示画面を構成した複数の表示画素、表示画素の各行に沿って延びた複数の走査線、表示画素の各列に沿って延びた複数の信号線、各走査線を駆動する走査線駆動回路、各信号線を駆動する信号線駆動回路等を備えている。各表示画素は自己発光素子である有機EL素子、およびこの有機EL素子に駆動電流を供給する画素回路により構成されている。
例えば、特許文献1に開示されているように、各画素回路は、対応する信号線から映像信号を取り込む画素スイッチ、映像信号を保持する容量素子、及びこの容量素子に保持される映像信号の制御により有機EL素子に駆動電流を流す電流駆動素子を含んでいる。そして、有機EL素子は高電位電源線、低電位電源線との間で電流駆動素子と直列に接続される。
特開2004−163673号公報
例えば、特許文献1に開示されているように、各画素回路は、対応する信号線から映像信号を取り込む画素スイッチ、映像信号を保持する容量素子、及びこの容量素子に保持される映像信号の制御により有機EL素子に駆動電流を流す電流駆動素子を含んでいる。そして、有機EL素子は高電位電源線、低電位電源線との間で電流駆動素子と直列に接続される。
上記のような画素回路においては、階調の再現精度が高いこと、即ち有機EL素子に流れる発光電流が、書き込みに使用された映像信号電流に精度良く対応していることが望ましい。
ところで、従来の画素回路においては、容量素子に保持される映像信号に変動が発生し易く画素間の輝度にばらつきが発生し易いという問題が指摘されていた。
ところで、従来の画素回路においては、容量素子に保持される映像信号に変動が発生し易く画素間の輝度にばらつきが発生し易いという問題が指摘されていた。
この発明の目的は、画素回路の容量素子に保持される映像信号の変動を低減して画素間のばらつきを抑制することのできるアクティブマトリックス型表示装置を提供することにある。
上記目的を達成するため、この発明の態様に係るアクティブマトリクス型表示装置は、基板上にマトリクス状に配設された複数の画素部と、前記画素部の列毎に接続された複数の信号線と、それぞれ前記画素部の行毎に接続された複数の第1走査線と、を備え、各画素部は、低電位の第1電圧電源線と高電位の第2電圧電源線との間に接続され、供給電流に応じて発光する表示素子と、前記第2電圧電源線と前記表示素子との間に接続されゲート制御電圧に応じて前記表示素子に供給される発光電流を制御する駆動トランジスタと、トランジスタにより形成され前記駆動トランジスタのゲートと前記信号線との間に接続されているとともに、前記第1走査線からの制御信号によりオン、オフ制御され前記信号線からの映像信号を前記画素部に取り込む画素スイッチと、前記駆動トランジスタのゲート、ソース間に接続される第1の保持容量と、前記駆動トランジスタのゲートと前記表示素子の陰極との間に接続される第2の保持容量と、を有し、前記第1の保持容量は、前記駆動トランジスタのゲート電極に接続する第1の電極膜と、前記第2電圧電源線に接続する第2の電極膜とによる平行平板容量として形成され、前記第2の保持容量は、前記第1の電極膜と、前記表示素子の陰極に接続する第3の電極膜とによる平行平板容量として形成される。
この発明のアクティブマトリクス型表示装置によれば、画素回路の容量素子に保持される映像信号の変動を低減して画素間のばらつきを抑制することができる。
以下、図面を参照しながら、本発明の実施形態に係るアクティブマトリクス型の有機EL表示装置について詳細に説明する。
図1に示すように、有機EL表示装置は、有機ELパネル10および有機ELパネル10を制御するコントローラ12を備えている。
図1に示すように、有機EL表示装置は、有機ELパネル10および有機ELパネル10を制御するコントローラ12を備えている。
有機ELパネル10は、ガラス板等の光透過性絶縁基板8上にマトリクス状に配列され表示領域11を構成したm×n個の表示画素PX、表示画素の行毎にそれぞれ接続されているn本の走査線Y(1〜n)と、表示画素の列毎にそれぞれ接続されたm本の信号線X(1〜m)を有し、さらに走査線Y(1〜n)を表示画素の行毎に順次駆動する走査線駆動回路14、および複数の信号線X(1〜m)を駆動する信号線駆動回路15を備えている。
図1に示すコントローラ12は有機ELパネル10の外部に配置されたプリント回路基板上に形成され、走査線駆動回路14および信号線駆動回路15を制御する。コントローラ12は外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生し、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路14および信号線駆動回路15に供給すると共に、水平および垂直走査タイミングに同期してデジタル映像信号を信号線駆動回路15に供給する。
信号線駆動回路15は水平走査制御信号の制御により各水平走査期間において順次得られる映像信号Data1〜Datamをアナログ形式に変換し複数の信号線X(1〜m)に並列的に供給する。走査線駆動回路14は、シフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、出力バッファを介して各行の表示画素PXに制御信号を供給する。これにより、各走査線Y(1〜n)には、制御信号が供給され、各表示画素PXが駆動される。
図2に表示画素PXの等価回路を示す。各表示画素PXは、表示素子として、自己発光素子である有機EL素子16、およびこの有機EL素子16に駆動電流を供給する画素回路を有している。
画素回路は、スイッチングTFT17、2つの保持容量Cs、Cs2、及びEL駆動TFT19を備えている。
スイッチングTFT17、EL駆動TFT19は、同一導電型、例えばPチャネル型の薄膜トランジスタにより構成されている。
画素回路は、スイッチングTFT17、2つの保持容量Cs、Cs2、及びEL駆動TFT19を備えている。
スイッチングTFT17、EL駆動TFT19は、同一導電型、例えばPチャネル型の薄膜トランジスタにより構成されている。
EL駆動TFT19、有機EL素子16は、高電位電源線Vddと低電位電源線Vssとの間で直列に接続されている。EL駆動TFT19のソースは高電位電源線Vddに接続されている。有機EL素子16は、一方の電極、ここでは陰極が低電位電源線Vssに接続されている。高電位電源線Vddと低電位電源線Vssは、例えば+5Vおよび−5.5Vの電位にそれぞれ設定される。EL駆動TFT19は、映像信号に応じた信号電流を有機EL素子16に出力する。
保持容量Csは、EL駆動TFT19のソース、ゲート間に接続される。保持容量Cs2は、有機EL素子16の陰極とEL駆動TFT19のゲート間に接続される。そして、保持容量Cs、Cs2は、映像信号により決定されるEL駆動TFT19のゲート制御電位を保持する。
スイッチングTFT17は、対応する信号線XとEL駆動TFT19のゲートとの間に接続され、そのゲートは走査線Yに接続されている。スイッチングTFT17は、走査線Yから供給される制御信号に応答してオン(導通状態)、オフ(非導通状態)制御され、対応する信号線Xから映像信号を取り込む。
本実施形態において、画素回路を構成する薄膜トランジスタは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。全て同一の導電型の薄膜トランジスタで構成することにより、製造工数の増大を抑制することができる。
次に、図2を参照しつつ、画素回路の動作について説明する。
映像信号Vsigの書込時においては、走査線駆動回路14は、走査線Yにオン電位を設定してスイッチングTFT17を導通状態とする。そして信号線駆動回路15が、映像信号線Xより映像信号Vsigを保持容量Cs、Cs2の一端電極に印加し、この保持容量Cs、Cs2を充電する。
保持容量Cs、Cs2に充電された電圧は、EL駆動TFT19のゲート−ソース間電圧Vgsとなる。EL駆動TFT19のドレイン−ソース間電流Idsはゲート−ソース間電圧Vgsによって増減する。電流Idsは有機EL素子16に流れる電流であるため、映像信号Vsigによって有機EL素子16に流れる電流が変化し、有機EL素子16は、電流Idsに対応する輝度で発光する。
映像信号Vsigの書込時においては、走査線駆動回路14は、走査線Yにオン電位を設定してスイッチングTFT17を導通状態とする。そして信号線駆動回路15が、映像信号線Xより映像信号Vsigを保持容量Cs、Cs2の一端電極に印加し、この保持容量Cs、Cs2を充電する。
保持容量Cs、Cs2に充電された電圧は、EL駆動TFT19のゲート−ソース間電圧Vgsとなる。EL駆動TFT19のドレイン−ソース間電流Idsはゲート−ソース間電圧Vgsによって増減する。電流Idsは有機EL素子16に流れる電流であるため、映像信号Vsigによって有機EL素子16に流れる電流が変化し、有機EL素子16は、電流Idsに対応する輝度で発光する。
図3は、画素の構造を概略的に示す断面図である。
EL駆動TFT19を構成したPチャネル型の薄膜トランジスタは、絶縁基板8上に形成されたポリシリコンからなる半導体層50を備え、この半導体層はソース領域50a、ドレイン領域50b、およびソース、ドレイン領域間に位置したチャネル領域50cを有している。
半導体層50に重ねてゲート絶縁膜52が形成され、このゲート絶縁膜上にゲート電極Gが設けられチャネル領域50cと対向している。このゲート絶縁膜52は、例えばプラズマCVD法などにより成膜されたSiOxなどからなる。
EL駆動TFT19を構成したPチャネル型の薄膜トランジスタは、絶縁基板8上に形成されたポリシリコンからなる半導体層50を備え、この半導体層はソース領域50a、ドレイン領域50b、およびソース、ドレイン領域間に位置したチャネル領域50cを有している。
半導体層50に重ねてゲート絶縁膜52が形成され、このゲート絶縁膜上にゲート電極Gが設けられチャネル領域50cと対向している。このゲート絶縁膜52は、例えばプラズマCVD法などにより成膜されたSiOxなどからなる。
ゲート電極Gに重ねて層間絶縁膜54が形成され、この層間絶縁膜54上にソース電極(ソース)Sおよびドレイン電極(ドレイン)Dが設けられている。この層間絶縁膜54は、例えばプラズマCVD法などにより成膜されたSiOxなどからなる。
ソース電極Sおよびドレイン電極Dは、それぞれ層間絶縁膜54およびゲート絶縁膜52に貫通形成されたコンタクトを介して半導体層50のソース領域50aおよびドレイン領域50bにそれぞれ接続されている。
またゲート電極Gは、ゲート絶縁膜52上で所定の領域を形成する電極E1と接続されている。
ソース電極Sおよびドレイン電極Dは、それぞれ層間絶縁膜54およびゲート絶縁膜52に貫通形成されたコンタクトを介して半導体層50のソース領域50aおよびドレイン領域50bにそれぞれ接続されている。
またゲート電極Gは、ゲート絶縁膜52上で所定の領域を形成する電極E1と接続されている。
層間絶縁膜54上には、ソース電極Sと接続する電極E2、陰極(後述)と接続する陰極補助配線55が更に設けられている。そして、層間絶縁膜54上にはソース電極S、ドレイン電極D、電極E2、陰極補助配線55を覆って保護膜56が絶縁膜として形成されている。保護膜56上には、親水膜(不図示)、隔壁膜60が順に積層されている。
有機EL素子16は、ルミネセンス性有機化合物を含む有機発光層64を陽極62および陰極66間に挟持した構造を有している。陽極62は、ITO(インジウム・ティン・オキサイド)等の透明電極材料から形成され、保護膜56上に設けられている。親水膜および隔壁膜60の内、陽極62と対応した部分はエッチングにより除去されている。そして、陽極62上に陽極バッファ層63および有機発光層64が形成され、更に、有機発光層64および隔壁膜60に重ねてバリウム・アルミ合金から成る陰極66が積層されている。
また、保護膜56の一部はエッチングにより除去され、保護膜56に貫通形成された中間電極65を介して陰極補助配線55と有機EL素子16の陰極66とが接続されている。
この構成の画素では、電極E2は、高電位電源線Vddと接続され、EL駆動TFT19のゲート電極Gと接続する電極E1との間で平行平板容量として保持容量Csを形成している。陰極補助配線55は、有機EL素子16の陰極66と接続され、EL駆動TFT19のゲート電極Gと接続する電極E1との間で平行平板容量として保持容量Cs2を形成している。従って、保持容量Csと保持容量Cs2とで新たに形成されるキャパシタンスは2つのキャパシタンスを加算した値である。
次に、従来の画素回路において、容量素子に保持される映像信号に変動が発生し易く画素間の輝度にばらつきが発生し易いという問題について説明する。
図4は、従来の画素の等価回路を示し、図5は、従来の画素の構造を概略的に示す断面図である。なお、上述の各部と同一の部位には同一の符号を付してその詳細の説明は省略する。
図4は、従来の画素の等価回路を示し、図5は、従来の画素の構造を概略的に示す断面図である。なお、上述の各部と同一の部位には同一の符号を付してその詳細の説明は省略する。
従来の画素回路における容量素子は、EL駆動TFT19のゲート電極Gに接続された電極E1と、高電位電源線Vddと接続された電極E2のみとで形成されているため、容量値が小さく、映像信号を十分に保持できない場合があった。そのため、有機EL素子16に流れる駆動電流が変動して、画素間の輝度にばらつきが発生し易いと考えられる。
これに対して、本願発明は、電極E2と同一層に存在する陰極補助配線55に着目し、ゲート電極Gに接続した電極E1をこの陰極補助配線55と平面的に重なるように拡張することにより保持容量の容量値の増加を図るものである。これにより画素間輝度のばらつきを低減することができる。また本願発明では、ゲート電極Gに接続した電極E1を陰極補助配線55平面的に重なるように拡張すれば良いため、画素回路の構造を大幅に変更することなく、容易に容量増加を実現することができる。
〔バリエーション〕
図6は、バリエーションに係る画素の構造を概略的に示す断面図である。このバリエーションでは、電極E1と、電極E1が配された層間絶縁膜54の下層に位置する絶縁層であるゲート絶縁膜52に設けられた電極E3、E4との間でそれぞれ保持容量C3、C4が形成される。電極E3は、電極E2と接続されている。電極E4は、陰極補助線5と接続されている。
従って、保持容量Cs、Cs2、Cs3及びCs4とで新たに形成されるキャパシタンスはこれら4つのキャパシタンスを加算した値である。
従って、さらに保持容量の容量値を増加して、画素間輝度のばらつきを低減することができる。
図6は、バリエーションに係る画素の構造を概略的に示す断面図である。このバリエーションでは、電極E1と、電極E1が配された層間絶縁膜54の下層に位置する絶縁層であるゲート絶縁膜52に設けられた電極E3、E4との間でそれぞれ保持容量C3、C4が形成される。電極E3は、電極E2と接続されている。電極E4は、陰極補助線5と接続されている。
従って、保持容量Cs、Cs2、Cs3及びCs4とで新たに形成されるキャパシタンスはこれら4つのキャパシタンスを加算した値である。
従って、さらに保持容量の容量値を増加して、画素間輝度のばらつきを低減することができる。
図7は、他のバリエーションに係る画素の構造を概略的に示す断面図である。このバリエーションでは、電極E1と、電極E1が配された層間絶縁膜54の下層に位置する絶縁層であるゲート絶縁膜52に設けられた電極E5との間でそれぞれ保持容量C5が形成される。電極E5は、電極E2と接続されている。
従って、保持容量Cs、Cs2及びCs5で新たに形成されるキャパシタンスはこれら3つのキャパシタンスを加算した値である。
従って、さらに保持容量の容量値を増加して、画素間輝度のばらつきを低減することができる。
従って、さらに保持容量の容量値を増加して、画素間輝度のばらつきを低減することができる。
なお、電極E5は電極E2と接続されているが、電極E5は電極E3と接続しても良い。
〔第2の実施の形態〕
第2の実施の形態では、表示画素PXの構成が第1の実施の形態と異なっている。従って、第1の実施の形態と同一の部位には同一の符号を付して、その詳細の説明は省略する。
第2の実施の形態では、表示画素PXの構成が第1の実施の形態と異なっている。従って、第1の実施の形態と同一の部位には同一の符号を付して、その詳細の説明は省略する。
図8に表示画素PXの等価回路を示す。図8に示す画素回路18は電流信号からなる映像信号に応じて有機EL素子16の発光を制御する電流信号方式の画素回路であり、画素スイッチSST(以下、SSTと称す)、駆動トランジスタDRT(以下、DRTと称す)、スイッチTCT(以下、TCTと称す)、出力スイッチBCT(以下、BCTと称す)、および保持容量Cs、Cs2を備えている。また、画素回路18には、発光制御線BG及び書込制御線SGが接続している。
SST、DRT、TCT、BCTは、同一導電型、例えばPチャネル型の薄膜トランジスタにより構成されている。
なお、SST及びDRTは、それぞれ第1の実施の形態のスイッチングTFT17及びEL駆動TFT19に対応している。また発光制御線BG、書込制御線SGは、走査線Yに対応している。
SST、DRT、TCT、BCTは、同一導電型、例えばPチャネル型の薄膜トランジスタにより構成されている。
なお、SST及びDRTは、それぞれ第1の実施の形態のスイッチングTFT17及びEL駆動TFT19に対応している。また発光制御線BG、書込制御線SGは、走査線Yに対応している。
DRT、BCT、および有機EL素子16は、高電位電源線Vddと低電位電源線Vssとの間で直列に接続されている。DRTのソースは高電位電源線Vddに接続されている。有機EL素子16は、一方の電極、ここでは陰極が低電位電源線Vssに接続されている。BCTは、ソースがDRTのドレインに、ドレインが有機EL素子16の陽極にそれぞれ接続され、更に、ゲートが発光制御線BGに接続されている。
DRTは、映像信号に応じた信号電流を有機EL素子16に出力する。BCTは、発光制御線BGからの制御信号によりオン(導通状態)、オフ(非導通状態)制御され、DRTと有機EL素子16との接続、非接続を制御する。
保持容量Csは、DRTのソース、ゲート間に接続され、保持容量Cs2は、DRTのゲート、低電位電源線Vss間に接続され、映像信号により決定されるDRTのゲート制御電位を保持する。
SSTは、対応する信号線XとDRTのドレインとの間に接続され、そのゲートは書込制御線SGに接続されている。SSTは、書込制御線SGから供給される制御信号に応答してオン(導通状態)、オフ(非導通状態)制御され、対応信号線Xから映像信号を取り込む。
TCTは、DRTのドレイン、ゲート間に接続され、そのゲートが書込制御線SGに接続されている。TCTは、書込制御線SGからの制御信号に応じてオン(導通状態)、オフ(非導通状態)制御され、DRTのゲート、ドレイン間の接続、非接続を制御する。
次に、画素回路18の動作について説明する。
映像信号電流の書込時においては、走査線駆動回路14は、発光制御線BGにオフ電位を設定してBCTを非導通状態とし、書込制御線SGにオン電位を設定してSSTとTCTを導通状態とする。そして信号線駆動回路15が、信号線Xより映像信号電流を流し、DRTのゲートソース間電圧を保持可能な保持容量Cs及び保持容量Cs2に書き込む。これによって、DRTのゲート電位はこの電流量に応じた電位に設定される。
映像表示時においては、走査線駆動回路14は、書込制御線SGにオフ電位を設定してSSTとTCTを非導通状態とすることによって、画素回路18と信号線Xとを切り離すが、書き込まれた映像電流に対応したDRTのゲート電位は、保持容量Cs及び保持容量Cs2によって保持されている。
次に走査線駆動回路14は、発光制御線BGにオン電位を設定してBCTを導通状態とする。そうすると、DRTのゲートソース間電圧に対応した発光電流が有機EL素子16に流れ、有機EL素子16は、発光電流に対応した輝度で発光する。
映像信号電流の書込時においては、走査線駆動回路14は、発光制御線BGにオフ電位を設定してBCTを非導通状態とし、書込制御線SGにオン電位を設定してSSTとTCTを導通状態とする。そして信号線駆動回路15が、信号線Xより映像信号電流を流し、DRTのゲートソース間電圧を保持可能な保持容量Cs及び保持容量Cs2に書き込む。これによって、DRTのゲート電位はこの電流量に応じた電位に設定される。
映像表示時においては、走査線駆動回路14は、書込制御線SGにオフ電位を設定してSSTとTCTを非導通状態とすることによって、画素回路18と信号線Xとを切り離すが、書き込まれた映像電流に対応したDRTのゲート電位は、保持容量Cs及び保持容量Cs2によって保持されている。
次に走査線駆動回路14は、発光制御線BGにオン電位を設定してBCTを導通状態とする。そうすると、DRTのゲートソース間電圧に対応した発光電流が有機EL素子16に流れ、有機EL素子16は、発光電流に対応した輝度で発光する。
本第2の実施の形態によれば、電流信号方式の画素回路において、保持容量の容量値を増加して、画素間輝度のばらつきを低減することができる。なお、第1の実施の形態で説明した、電極E1〜E5の構成によって保持容量を増加するバリエーションは第2の実施形態においても適用することができる。
図9は、本発明の他の実施の形態に係るアクティブマトリクス型表示装置の画素回路の等価回路図である。なお、第2の実施の形態と同一の部位には同一の符号を付している。この電圧を映像信号とする画素回路は周知の回路であるためその詳細の構成及び動作の説明は省略する。
この実施の形態によれば、電圧信号方式の画素回路において、保持容量の容量値を増加して、画素間輝度のばらつきを低減することができる。なお、第1の実施の形態で説明した、電極の構成によって保持容量を増加するバリエーションは本実施形態においても適用することができる。
その他、本発明は前述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することできる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
前述した実施形態では、画素回路を構成する薄膜トランジスタを全て同一の導電型、ここではPチャネル型で構成する場合について説明したが、これに限定されず、全てをNチャネル型の薄膜トランジスタで構成することも可能である。また、画素スイッチ、スイッチをNチャネル型の薄膜トランジスタ、駆動トランジスタおよび出力スイッチをPチャネル型の薄膜トランジスタでそれぞれ構成するなど、画素回路を異なる導電型の薄膜トランジスタを混在して形成することも可能である。
更に、薄膜トランジスタの半導体層は、ポリシリコンに限らず、アモルファスシリコンで構成することも可能である。表示画素を構成する自己発光素子は、有機EL素子に限定されず自己発光可能な様々な発光素子を適用可能である。
12…コントローラ、14…走査線駆動回路、15…信号線駆動回路、16…有機EL素子、17…スイッチングTFT、18…画素回路、19…EL駆動TFT、52…ゲート絶縁膜、54…層間絶縁膜、55…陰極補助配線、56…保護膜、60…隔壁膜、66…陰極、E1、E2,E3,E4,E5…電極、E3…固定電極、G…ゲート電極、PX…表示画素、Vdd…高電位電源線、Vss…低電位電源線、X…信号線、Y…走査線。
Claims (6)
- 基板上にマトリクス状に配設された複数の画素部と、
前記画素部の列毎に接続された複数の信号線と、
それぞれ前記画素部の行毎に接続された複数の第1走査線と、を備え、
各画素部は、低電位の第1電圧電源線と高電位の第2電圧電源線との間に接続され、供給電流に応じて発光する表示素子と、前記第2電圧電源線と前記表示素子との間に接続されゲート制御電圧に応じて前記表示素子に供給される発光電流を制御する駆動トランジスタと、トランジスタにより形成され前記駆動トランジスタのゲートと前記信号線との間に接続されているとともに、前記第1走査線からの制御信号によりオン、オフ制御され前記信号線からの映像信号を前記画素部に取り込む画素スイッチと、前記駆動トランジスタのゲート、ソース間に接続される第1の保持容量と、前記駆動トランジスタのゲートと前記表示素子の陰極との間に接続される第2の保持容量と、を有し、
前記第1の保持容量は、前記駆動トランジスタのゲート電極に接続する第1の電極膜と、前記第2電圧電源線に接続する第2の電極膜とによる平行平板容量として形成され、
前記第2の保持容量は、前記第1の電極膜と、前記表示素子の陰極に接続する第3の電極膜とによる平行平板容量として形成されることを特徴とするアクティブマトリクス型表示装置。 - 前記第2の電極膜と前記第3の電極膜は、前記第1の電極膜が配される絶縁層の上部の絶縁層に設けられることを特徴とする請求項1に記載のアクティブマトリクス型表示装置。
- 前記第1の保持容量は、前記第1の電極膜と、前記第2の電極膜に接続する第4の電極膜とにより形成される平行平板容量を更に有し、
前記第4の電極膜は、前記第1の電極膜が配される絶縁層の下部の絶縁層に設けられることを特徴とする請求項2に記載のアクティブマトリクス型表示装置。 - 前記第2の保持容量は、前記第1の電極膜と、前記第3の電極膜に接続する第5の電極膜とにより形成される平行平板容量を更に有し、
前記第5の電極膜は、前記第1の電極膜が配される絶縁層の下部の絶縁層に設けられることを特徴とする請求項2に記載のアクティブマトリクス型表示装置。 - それぞれ前記画素部の行毎に接続された複数の第2走査線を備え、
各画素部は、
前記画素スイッチに代る画素スイッチとして、トランジスタにより形成され前記駆動トランジスタのドレインと前記信号線との間に接続されているとともに、前記第1走査線からの制御信号によりオン、オフ制御され前記信号線からの映像信号を前記画素部に取り込む画素スイッチを有し、
前記駆動トランジスタのドレインと前記表示素子との間に接続されているとともに、前記第2走査線からの制御信号によりオン、オフ制御される出力スイッチと、前記駆動トランジスタのゲート、ドレイン間に接続されているとともに、前記第1走査線からの制御信号によりオン、オフ制御されるスイッチとを更に有することを特徴とする請求項1乃至4の内いずれか1項に記載のアクティブマトリクス型表示装置。 - それぞれ前記画素部の行毎に接続された複数の第2走査線及び第3走査線を備え、
各画素部は、一方の電極が前記駆動トランジスタのゲートに接続され、他方の電極が前記画素スイッチのドレインとの間に接続されている書込容量と、前記駆動トランジスタのドレインと前記表示素子との間に接続されているとともに、前記第2走査線からの制御信号によりオン、オフ制御される出力スイッチと、前記駆動トランジスタのゲート、ドレイン間に接続されているとともに、前記第3走査線からの制御信号によりオン、オフ制御されるスイッチとを更に有することを特徴とする請求項1乃至4の内いずれか1項に記載のアクティブマトリクス型表示装置。
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-
2006
- 2006-10-17 JP JP2006282955A patent/JP2008102214A/ja active Pending
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