JP7237918B2 - 画素回路、表示装置、画素回路の駆動方法および電子機器 - Google Patents
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Description
本開示は、画素回路、表示装置、画素回路の駆動方法および電子機器に関する。
近年、表示装置の分野では、発光部を含む画素が行列状（マトリクス状）に配置されて成る平面型（フラットパネル型）の表示装置が主流となっている。平面型の表示装置の一つとして、発光部に流れる電流値に応じて発光輝度が変化する、所謂、電流駆動型の電気光学素子、例えば、有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子を用いる有機ＥＬ表示装置がある。
この有機ＥＬ表示装置に代表される平面型の表示装置にあっては、電気光学素子を駆動する駆動トランジスタのトランジスタ特性（例えば、閾値電圧）が、プロセスの変動などによって画素毎にばらつく場合がある。その駆動トランジスタの特性の補正動作を行うに当たって、駆動トランジスタのゲートノードに対する初期化電圧の書込み時間の短縮化を可能にした表示装置の技術が、例えば特許文献１に開示されている。
駆動トランジスタの閾値電圧の補正に要する時間を短縮させることは、画素回路の駆動を高速化することに繋がる。しかし、駆動トランジスタの閾値電圧の補正に要する時間を短縮させるために１つの画素におけるトランジスタの数を増加させてしまうと、画素回路のサイズが大きくなってしまう。
そこで、本開示では、画素回路のサイズを大きくすることなく、駆動トランジスタの閾値電圧の補正に要する時間を短縮させて、画素回路の駆動を高速化することが可能な、新規かつ改良された画素回路、表示装置、画素回路の駆動方法および電子機器を提案する。
本開示によれば、発光素子と、前記発光素子へ電流を供給する駆動トランジスタと、前記駆動トランジスタのドレインノードと前記発光素子のアノードとの間の接続を制御する発光制御トランジスタと、前記発光素子のアノードの電位を所定の電位に設定する第１リセットトランジスタと、前記駆動トランジスタのドレインノードとゲートノードとの間の接続を制御する第２リセットトランジスタと、前記駆動トランジスタのゲートノードでの信号電圧の書き込みを制御する書込みトランジスタと、前記信号電圧が印加される信号線と、前記書込みトランジスタのソースノードとの間に設けられる容量素子と、を備える、画素回路が提供される。
また、本開示によれば、発光素子と、前記発光素子へ電流を供給する駆動トランジスタと、前記駆動トランジスタのドレインノードと前記発光素子のアノードとの間の接続を制御する発光制御トランジスタと、前記発光素子のアノードの電位を所定の電位に設定する第１リセットトランジスタと、前記駆動トランジスタのドレインノードとゲートノードとの間の接続を制御する第２リセットトランジスタと、前記駆動トランジスタのゲートノードでの信号電圧の書き込みを制御する書込みトランジスタと、前記駆動トランジスタのゲートノードと電源線との間に設けられる第１容量素子と、前記信号電圧が印加される信号線と、前記書込みトランジスタのソースノードとの間に設けられる第２容量素子と、を備える、画素回路において、第１期間の開始時に前記発光制御トランジスタをオフにし、前記第１リセットトランジスタをオンにすることで前記発光素子のアノードの電位を所定の電位に設定し、前記第１期間の後の第２期間の開始時に前記書込みトランジスタ及び前記発光制御トランジスタをオンにして、前記第２リセットトランジスタをオンにすることで前記駆動トランジスタのゲートノードの電位を準備電圧に設定し、前記第２期間の後の第３期間の開始時に前記発光制御トランジスタをオフにして、前記駆動トランジスタの閾値電圧を補正し、前記第３期間の後の第４期間の開始時に前記第２リセットトランジスタをオンにして、前記第４期間の後の第５期間の開始時に前記書込みトランジスタをオフにして、前記第５期間の間に前記第１リセットトランジスタをオフにして、前記第５期間の後の第６期間の開始時に前記発光制御トランジスタをオンにして前記発光素子に電流を供給する、画素回路の駆動方法が提供される。
以上説明したように本開示によれば、画素回路のサイズを大きくすることなく、駆動トランジスタの閾値電圧の補正に要する時間を短縮させて、画素回路の駆動を高速化することが可能な、新規かつ改良された画素回路、表示装置、画素回路の駆動方法および電子機器を提供することが出来る。
なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
なお、説明は以下の順序で行うものとする。
１．本開示の実施の形態
１．１．本開示の表示装置、表示装置の駆動方法、及び、電子機器、全般に関する説明
１．２．構成例及び動作例
２．まとめ
１．本開示の実施の形態
１．１．本開示の表示装置、表示装置の駆動方法、及び、電子機器、全般に関する説明
１．２．構成例及び動作例
２．まとめ
＜１．本開示の実施の形態＞
［１．１．本開示の表示装置、表示装置の駆動方法、及び、電子機器、全般に関する説明］
本開示の表示装置は、発光部を駆動する駆動トランジスタの他に、サンプリングトランジスタ及び保持容量を有する画素回路が配置されて成る平面型（フラットパネル型）の表示装置である。平面型の表示装置としては、有機ＥＬ表示装置、液晶表示装置、プラズマ表示装置などを例示することができる。これらの表示装置のうち、有機ＥＬ表示装置は、有機材料のエレクトロルミネッセンスを利用し、有機薄膜に電界をかけると発光する現象を用いた有機ＥＬ素子を画素の発光素子（電気光学素子）として用いている。
［１．１．本開示の表示装置、表示装置の駆動方法、及び、電子機器、全般に関する説明］
本開示の表示装置は、発光部を駆動する駆動トランジスタの他に、サンプリングトランジスタ及び保持容量を有する画素回路が配置されて成る平面型（フラットパネル型）の表示装置である。平面型の表示装置としては、有機ＥＬ表示装置、液晶表示装置、プラズマ表示装置などを例示することができる。これらの表示装置のうち、有機ＥＬ表示装置は、有機材料のエレクトロルミネッセンスを利用し、有機薄膜に電界をかけると発光する現象を用いた有機ＥＬ素子を画素の発光素子（電気光学素子）として用いている。
画素の発光部として有機ＥＬ素子を用いた有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子が１０Ｖ以下の印加電圧で駆動できるために、有機ＥＬ表示装置は低消費電力である。有機ＥＬ素子が自発光型の素子であるために、有機ＥＬ表示装置は、同じ平面型の表示装置である液晶表示装置に比べて、画像の視認性が高く、しかも、バックライト等の照明部材を必要としないために軽量化及び薄型化が容易である。更に、有機ＥＬ素子の応答速度が数マイクロ秒程度と非常に高速であるために、有機ＥＬ表示装置は動画表示時の残像が発生しない。
有機ＥＬ素子は、自発光型の素子であるとともに、電流駆動型の電気光学素子である。電流駆動型の電気光学素子としては、有機ＥＬ素子の他に、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子などを例示することができる。
有機ＥＬ表示装置等の平面型の表示装置は、表示部を備える各種の電子機器において、その表示部（表示装置）として用いることができる。各種の電子機器としては、テレビジョンシステムの他、ヘッドマウントディスプレイ、デジタルカメラ、ビデオカメラ、ゲーム機、ノート型パーソナルコンピュータ、電子書籍等の携帯情報機器、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）や携帯電話機等の携帯通信機器などを例示することができる。
本開示の表示装置、表示装置の駆動方法、及び、電子機器にあっては、駆動部について、駆動トランジスタのゲートノードをフローティング状態にした後ソースノードをフローティング状態にする構成とすることができる。また、駆動部について、駆動トランジスタのソースノードをフローティング状態にしたままサンプリングトランジスタによる信号電圧の書込みを行う構成とすることができる。初期化電圧については、信号電圧と異なるタイミングで信号線に供給され、信号線からサンプリングトランジスタによるサンプリングによって駆動トランジスタのゲートノードに書き込まれる構成とすることができる。
上述した好ましい構成を含む本開示の表示装置、表示装置の駆動方法、及び、電子機器にあっては、画素回路について、シリコンのような半導体上に形成する構成とすることができる。また、駆動トランジスタについて、Ｐチャネル型のトランジスタから成る構成とすることができる。駆動トランジスタとして、Ｎチャネル型のトランジスタではなく、Ｐチャネル型のトランジスタを用いるのは次の理由による。
トランジスタをガラス基板のような絶縁体上ではなく、シリコンのような半導体上に形成する場合、トランジスタは、ソース／ゲート／ドレインの３端子ではなく、ソース／ゲート／ドレイン／バックゲート（ベース）の４端子となる。そして、駆動トランジスタとしてＮチャネル型のトランジスタを用いた場合、バックゲート（基板）電圧が０Ｖとなり、駆動トランジスタの閾値電圧の画素毎のばらつきを補正する動作などに悪影響を及ぼすことになる。
また、トランジスタの特性ばらつきは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を持つＮチャネル型のトランジスタに比べて、ＬＤＤ領域を持たないＰチャネル型のトランジスタの方が小さく、画素の微細化、ひいては、表示装置の高精細化を図る上で有利である。このような理由などから、シリコンのような半導体上への形成を想定した場合、駆動トランジスタとして、Ｎチャネル型のトランジスタではなく、Ｐチャネル型のトランジスタを用いるのが好ましい。
上述した好ましい構成を含む本開示の表示装置、表示装置の駆動方法、及び、電子機器にあっては、サンプリングトランジスタについても、Ｐチャネル型のトランジスタから成る構成とすることができる。
あるいは又、上述した好ましい構成を含む本開示の表示装置、表示装置の駆動方法、及び、電子機器にあっては、画素回路について、発光部の発光／非発光を制御する発光制御トランジスタを有する構成とすることができる。このとき、発光制御トランジスタについても、Ｐチャネル型のトランジスタから成る構成とすることができる。
あるいは又、上述した好ましい構成を含む本開示の表示装置、表示装置の駆動方法、及び、電子機器にあっては、保持容量について、駆動トランジスタのゲートノードとソースノードとの間に接続された構成とすることができる。また、画素回路について、駆動トランジスタのソースノードと固定電位のノードとの間に接続された補助容量を有する構成とすることができる。
あるいは又、上述した好ましい構成を含む本開示の表示装置、表示装置の駆動方法、及び、電子機器にあっては、画素回路について、駆動トランジスタのドレインノードと発光部のカソードノードとの間に接続されたスイッチングトランジスタを有する構成とすることができる。このとき、スイッチングトランジスタについても、Ｐチャネル型のトランジスタから成る構成とすることができる。また、駆動部について、発光部の非発光期間にスイッチングトランジスタを導通状態にする構成とすることができる。
あるいは又、上述した好ましい構成を含む本開示の表示装置、表示装置の駆動方法、及び、電子機器にあっては、駆動部は、スイッチングトランジスタを駆動する信号を、サンプリングトランジスタによる初期化電圧のサンプリングタイミングよりも前にアクティブ状態にする。そして、発光制御トランジスタを駆動する信号をアクティブ状態にした後に非アクティブ状態にする構成とすることができる。このとき、駆動部について、発光制御トランジスタを駆動する信号を非アクティブ状態にする前に、サンプリングトランジスタによる初期化電圧のサンプリングを完了する構成とすることができる。
［１．２．構成例および動作例］
続いて、本開示の実施の形態に係る表示装置の構成例を説明する。図１は、本開示の実施の形態に係る表示装置１００の構成例を示す説明図である。以下、図１を用いて本開示の実施の形態に係る表示装置１００の構成例を説明する。
続いて、本開示の実施の形態に係る表示装置の構成例を説明する。図１は、本開示の実施の形態に係る表示装置１００の構成例を示す説明図である。以下、図１を用いて本開示の実施の形態に係る表示装置１００の構成例を説明する。
画素部１１０は、有機ＥＬ素子その他の自発光素子がそれぞれ設けられた画素がマトリクス状に配置された構成を有する。画素部１１０は、マトリックス状に配置した画素に対して、走査線がライン単位で水平方向に設けられ、また走査線と直交するように信号線が列毎に設けられる。
水平セレクタ１２０は、所定のサンプリングパルスを順次転送し、このサンプリングパルスで画像データを順次ラッチすることにより、この画像データを各信号線に振り分ける。また水平セレクタ１２０は、各信号線に振り分けた画像データをそれぞれアナログディジタル変換処理し、これにより各信号線に接続された各画素の発光輝度を時分割により示す駆動信号を生成する。水平セレクタ１２０は、この駆動信号を対応する信号線に出力する。
垂直スキャナ１３０は、この水平セレクタ１２０による信号線の駆動に応動して、各画素の駆動信号を生成して走査線ＳＣＮに出力する。これにより表示装置１００は、垂直スキャナ１３０により画素部１１０に配置された各画素を順次駆動し、水平セレクタ１２０より設定される各信号線の信号レベルで各画素を発光させ、所望の画像を画素部１１０で表示する。
図２は、本開示の実施の形態に係る表示装置１００のより詳細な構成例を示す説明図である。以下、図２を用いて本開示の実施の形態に係る表示装置１００の構成例を説明する。
画素部１１０には、赤色を表示する画素１１１Ｒ、緑色を表示する画素１１１Ｇ、青色を表示する画素１１１Ｂがマトリクス状に配置されている。
そして垂直スキャナ１３０は、オートゼロスキャナ１３１、駆動スキャナ１３２及び書き込みスキャナ１３３を有する。それぞれのスキャナから信号が画素部１１０にマトリクス状に配置された画素に供給されることで、それぞれの画素に設けられるＴＦＴのオン、オフ動作が行われる。
画素部１１０に設けられる各画素は様々な形態が考えられるが、以下の説明では、Ｐチャネル型のＭＯＳトランジスタを５つ備える場合について示す。続いて、画素部１１０に設けられる各画素の詳細な回路構成例を説明するが、本実施形態に係る画素回路について詳細に説明する前に、比較例となる画素回路の構成例を説明する。
図３は、比較例となる画素回路の構成例を示す説明図である。図３に示した画素回路は、Ｐチャネル型のトランジスタＴ１～Ｔ５と、有機ＥＬ素子ＥＬと、容量素子Ｃｓと、を含んで構成される。また、画素回路に映像信号Ｖｓｉｇを供給する信号線には容量素子Ｃｓｉｇと、トランスファーゲートＴＦが設けられている。また図３には、映像信号Ｖｓｉｇを供給する信号線に対して信号線寄生容量Ｃｐが示されている。
トランジスタＴ１は発光制御トランジスタとして機能し、ゲートが信号線ＤＳに接続されており、ドレインが有機ＥＬ素子ＥＬのアノードに接続されており、ソースがトランジスタＴ２のドレインに接続されている。トランジスタＴ２のゲートには、トランジスタＴ３を介して映像信号Ｖｓｉｇが供給され、ソースが電源電圧ＶＣＣＰに接続されている。トランジスタＴ３はゲートが信号線ＷＳに接続されている。トランジスタＴ４はゲートが信号線ＡＺ１に接続されている。トランジスタＴ５はゲートが信号線ＡＺ２に接続されている。
また、図３には、容量素子Ｃｓｉｇと、Ｐチャネル型のトランジスタＴ６、Ｔ７とにより構成され、トランスファーゲートＴＦの出力電圧をシフトさせるレベルシフト回路が示されている。
図４は、図３に示した画素回路の駆動例を示す説明図である。図４に示した時刻ｔ１において前フレームの発光期間が終了し、信号線ＤＳがローからハイになる。これによりトランジスタＴ１がオフとなる。また時刻ｔ１において信号線ＡＺ１がハイからローになる。これによりトランジスタＴ４がオンになり、有機ＥＬ素子ＥＬのアノードの電位がＶｓｓに設定される。
その後、時刻ｔ２になると消光期間が終了し、初期化期間が開始される。時刻ｔ２になると信号線ＷＳがハイからローになり、トランジスタＴ３がオンとなる。また時刻ｔ２において信号線ＡＺ２がハイからローになり、トランジスタＴ５がオンとなる。また信号線ＯＦＳがハイからローになり、トランジスタＴ６がオンとなる。従って、トランジスタＴ２のゲート電位がＶｏｆｓに設定される。
その後、時刻ｔ３になると初期化期間が終了し、Ｖｔｈ補正期間が開始される。時刻ｔ３になると信号線ＯＦＳがローからハイになり、トランジスタＴ６がオフとなる。すると、トランジスタＴ２のゲート電位がＶｏｆｓから徐々に上昇する。トランジスタＴ２のゲート電位は、電源電圧ＶＣＣＰとの電位差がトランジスタＴ２の閾値電圧Ｖｔｈになるまで上昇する。
その後、時刻ｔ４になるとＶｔｈ補正期間が終了し、信号書込み期間が開始される。時刻ｔ４になると、信号線ＡＺ２がローからハイになり、トランジスタＴ５がオフとなる。したがって、トランジスタＴ２のゲートとドレインとが短絡される。これによりトランジスタＴ２のゲート電位が映像信号Ｖｓｉｇの電位となる。
その後、時刻ｔ５になると信号書込み期間が終了し、信号線ＷＳがローからハイになり、トランジスタＴ３がオフとなる。その後、信号線ＡＺ１がローからハイになることでトランジスタＴ４がオフになる。そして、時刻ｔ６になって信号線ＤＳがハイからローになることでトランジスタＴ１がオンとなり、有機ＥＬ素子ＥＬに映像信号Ｖｓｉｇに対応した電流が流れ、有機ＥＬ素子ＥＬが電流量に応じて発光する。
この画素回路では、信号線ＷＳをローにしてトランジスタＴ３をオンにしたままＶｔｈ補正動作が行われるが、Ｖｔｈ補正の電圧は、容量Ｃｓのみならず信号線寄生容量Ｃｐ及び容量Ｃｓｉｇに書きこまれる。ここで容量Ｃｐは信号線１本分の容量値を有し、非常に大きく、またこの容量を持つ信号線に書きこむ為に容量Ｃｓｉｇの容量値も同様に大きい。よってトランジスタＴ２のゲート電位がＶＣＣＰ－Ｖｔｈに収束するまでに時間がかかり、駆動の高速化の障害となっている。
そこで、画素回路の駆動を高速化させるために、信号線自体をＶｔｈ補正に使用せず、補正用の容量線を別途設けて、その容量線を複数画素に分割することで容量を小さくし、補正スピードを上げる方法もある。図５は、比較例となる画素回路の構成例を示す説明図である。図５に示した画素回路は、Ｐチャネル型のトランジスタＴ１～Ｔ５、Ｔ８と、有機ＥＬ素子ＥＬと、容量素子Ｃｓ、Ｃ１と、を含んで構成される。
図５に示した画素回路は、図３に示した画素回路と比べて、Ｖｔｈ補正用の容量線が、映像信号Ｖｓｉｇを供給するための信号線と、トランジスタＴ３との間に設けられている。容量素子Ｃ１は、Ｖｔｈ補正用の容量線と、映像信号Ｖｓｉｇを供給するための信号線との間に設けられている。容量素子Ｃ１に蓄えられた電荷を用いてトランジスタＴ２の閾値電圧補正を行うことにより、容量Ｃｐ、Ｃｓｉｇの容量を少なくすることができ、トランジスタＴ２のゲート電位がＶＣＣＰ－Ｖｔｈに収束するまでの時間の高速化を図っている。しかし、その一方で、図５に示した画素回路は、図３に示した画素回路と比べて、トランジスタの数が１つ増えている。トランジスタの数が増えることは回路面積の増大に繋がり、ディスプレイの微細化の妨げとなってしまう。
そこで本件開示者は、上述した点に鑑み、５つのトランジスタからなる画素回路において、トランジスタの数をそこから増加させずに駆動を高速化させることが可能な技術について鋭意検討を行った。その結果、本件開示者は、以下で説明するように、５つのトランジスタからなる画素回路において、トランジスタの数をそこから増加させずに駆動を高速化させることが可能な技術を考案するに至った。
（本開示の実施の形態に係る画素回路）
図６は、本開示の実施の形態に係る画素回路の構成例を示す説明図である。図６に示したように、本開示の実施の形態に係る画素回路は、Ｐチャネル型のトランジスタＴ１１～Ｔ１５と、有機ＥＬ素子ＥＬと、容量素子Ｃｓ１、Ｃｓ２と、を含んで構成される。また、画素回路に映像信号Ｖｓｉｇを供給する信号線にはトランスファーゲートＴＦが設けられている。
図６は、本開示の実施の形態に係る画素回路の構成例を示す説明図である。図６に示したように、本開示の実施の形態に係る画素回路は、Ｐチャネル型のトランジスタＴ１１～Ｔ１５と、有機ＥＬ素子ＥＬと、容量素子Ｃｓ１、Ｃｓ２と、を含んで構成される。また、画素回路に映像信号Ｖｓｉｇを供給する信号線にはトランスファーゲートＴＦが設けられている。
トランジスタＴ１１は発光制御トランジスタとして機能し、ゲートが信号線ＤＳに接続されており、ドレインが有機ＥＬ素子ＥＬのアノードに接続されており、ソースがトランジスタＴ１２のドレインに接続されている。トランジスタＴ１２は駆動トランジスタである。トランジスタＴ１２のゲートには、トランジスタＴ１３を介して映像信号Ｖｓｉｇが供給され、ソースが電源電圧ＶＣＣＰに接続されている。トランジスタＴ１３は書込みトランジスタである。トランジスタＴ１３はゲートが信号線ＷＳに接続されている。またトランジスタＴ１３のソースと、映像信号Ｖｓｉｇを供給する信号線１５１との間には容量素子Ｃｓ２が設けられている。トランジスタＴ１４、Ｔ１５はリセットトランジスタである。トランジスタＴ１４はゲートが信号線ＡＺ１に接続されている。トランジスタＴ１５はゲートが信号線ＡＺ２に接続されている。
そして本開示の実施の形態に係る画素回路は、信号線１５１とトランジスタＴ１３との間に容量素子Ｃｓ２が設けられている。本開示の実施の形態に係る画素回路は、容量素子Ｃｓ２が設けられていることで、駆動トランジスタであるトランジスタＴ１２の閾値電圧の補正を高速化させることができる。
図７は、図６に示した画素回路の駆動例を示す説明図である。本実施形態に係る画素回路は、発光期間中に信号ＲＳＴを一度ローにして、トランジスタＴ７をオンさせて、信号線電圧をＶｒｓｔ＝ＶＣＣＰにリセットする。その後、発光期間中に、信号ＲＳＴを再度ハイにして、トランジスタＴ７をオフさせる。従って、映像信号Ｖｓｉｇの電圧はトランジスタＴ７をオンさせた後に、Ｖｒｓｔ＝ＶＣＣＰとなる。なお、Ｖｒｓｔは必ずしも電源電圧ＶＣＣＰと同電位である必要は無い。
その後、時刻ｔ１において前フレームの発光期間が終了し、信号線ＤＳがローからハイになる。これによりトランジスタＴ１１がオフとなる。また時刻ｔ１において信号線ＡＺ１がハイからローになる。これによりトランジスタＴ１４がオンになり、有機ＥＬ素子ＥＬのアノードの電位がＶｓｓに設定される。
その後、時刻ｔ２になると消光期間が終了し、初期化期間が開始される。時刻ｔ２になると信号線ＷＳがハイからローになり、トランジスタＴ１３がオンとなる。また時刻ｔ２において信号線ＤＳがハイからローになり、トランジスタＴ１１がオンとなる。また時刻ｔ２において信号線ＡＺ２がハイからローになり、トランジスタＴ１５がオンとなる。これにより、トランジスタＴ１２のゲート電圧がＶＣＣＰから低下し、Ｖｔｈ補正のための準備電圧がトランジスタＴ１２のゲートに書き込まれる。
ここで信号線ＡＺ１、ＡＺ２、ＤＳのロー電圧をＶ＿Ｌｏｗ、トランジスタＴ１４、Ｔ１５、Ｔ１１の閾値電圧をＶｔｈ（ＡＺ１）＝Ｖｔｈ（ＡＺ２）＝Ｖｔｈ（ＤＳ）＝Ｖｔｈとすると、時刻ｔ２の時点でトランジスタＴ１２のゲートに書き込まれる電圧Ｖｇは、Ｖｓｓ＜｜Ｖｔｈ｜＋Ｖ＿ｌｏｗの時、Ｖｇ＝｜Ｖｔｈ｜＋Ｖ＿ｌｏｗであり、Ｖｓｓ≧｜Ｖｔｈ｜＋Ｖ＿ｌｏｗの時、Ｖｇ＝Ｖｓｓである。いずれの場合もトランジスタＴ１２がターンオンする様な電圧設定とする必要がある。
その後、時刻ｔ３になると初期化期間が終了し、Ｖｔｈ補正期間が開始される。時刻ｔ３になると信号線ＤＳがローからハイになり、トランジスタＴ１１がオフとなる。すると、トランジスタＴ１２のゲート電位がＶｇから徐々に上昇する。トランジスタＴ１２のゲート電位は、電源電圧ＶＣＣＰとの電位差がトランジスタＴ１２の閾値電圧Ｖｔｈになるまで上昇する。このＶｔｈ補正期間を短縮させることが出来るのが容量素子Ｃｓ２を設けた効果である。
その後、時刻ｔ４になるとＶｔｈ補正期間が終了し、信号書込み期間が開始される。時刻ｔ４になると、信号線ＡＺ２がローからハイになり、トランジスタＴ１５がオフとなる。したがって、トランジスタＴ１２のゲートとドレインとが短絡される。この時点で、映像信号Ｖｓｉｇの電圧がＶＣＣＰからＶＣＣＰ－Ｖｄａｔａに遷移する。すると、トランジスタＴ１３がオンになっているので、トランジスタＴ１２のゲート電圧は、ＶＣＣＰ－Ｖｔｈ－Ｖｄａｔａ＊Ｃｓ２／（Ｃｓ１＋Ｃｓ２）となる。すなわち、トランジスタＴ１２のゲート電圧は閾値電圧Ｖｔｈを反映した電圧となり、トランジスタＴ１２の閾値電圧Ｖｔｈは発光時にキャンセルされる。
その後、時刻ｔ５になると信号書込み期間が終了し、信号線ＷＳがローからハイになり、トランジスタＴ１３がオフとなる。その後、信号線ＡＺ１がローからハイになることでトランジスタＴ１４がオフになる。そして、時刻ｔ６になって信号線ＤＳがハイからローになることでトランジスタＴ１１がオンとなり、有機ＥＬ素子ＥＬに映像信号Ｖｓｉｇに対応した電流が流れ、有機ＥＬ素子ＥＬが電流量に応じて発光する。
本開示の実施の形態に係る画素回路は、図６のような構成を有し、図７に示したように駆動することで、５つのトランジスタからなる画素回路において、トランジスタの数をそこから増加させずに駆動を高速化させることが可能となる。すなわち、上述した比較例では、駆動トランジスタの閾値電圧の補正の際に信号線に充電する必要があり、高速駆動化の妨げになっていた。これに対して、本開示の実施の形態に係る画素回路は、画素毎に適切に容量素子Ｃｓ２を備えることで、駆動トランジスタの閾値電圧の補正を高速に実行させることが可能となる。
また、図６に示した画素回路は、図３に示した比較例と比べ、電源が１つ削減されている。すなわち、図６に示した本開示の実施の形態に係る画素回路は、Ｖｔｈ補正用の準備電圧を消光用リセット電源Ｖｓｓと共有することで、回路の駆動に必要な電源の削減も可能となっている。
＜２．まとめ＞
以上説明したように本開示の実施の形態によれば、５つのトランジスタからなる画素回路において、トランジスタの数をそこから増加させずに駆動を高速化させることが可能な画素回路が提供される。
以上説明したように本開示の実施の形態によれば、５つのトランジスタからなる画素回路において、トランジスタの数をそこから増加させずに駆動を高速化させることが可能な画素回路が提供される。
そして、本開示の実施の形態に係る画素回路を備えた表示装置、及びそのような表示装置を備えた電子機器も同様に提供される。そのような電子機器には、テレビ、スマートフォン等の携帯電話、タブレット型携帯端末、パーソナルコンピュータ、携帯型ゲーム機、携帯型音楽再生装置、デジタルスチルカメラ、デジタルビデオカメラ、腕時計型携帯端末、ウェアラブルデバイスなどがある。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
なお、以下のような構成も本開示の技術的範囲に属する。
（１）
発光素子と、
前記発光素子へ電流を供給する駆動トランジスタと、
前記駆動トランジスタのドレインノードと前記発光素子のアノードとの間の接続を制御する発光制御トランジスタと、
前記発光素子のアノードの電位を所定の電位に設定する第１リセットトランジスタと、
前記駆動トランジスタのドレインノードとゲートノードとの間の接続を制御する第２リセットトランジスタと、
前記駆動トランジスタのゲートノードでの信号電圧の書き込みを制御する書込みトランジスタと、
前記駆動トランジスタのゲートノードと電源線との間に設けられる第１容量素子と、
前記信号電圧が印加される信号線と、前記書込みトランジスタのソースノードとの間に設けられる第２容量素子と、
を備える、画素回路。
（２）
前記駆動トランジスタの閾値電圧の補正時に設定される準備電圧は、前記所定の電位が前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値未満であれば、前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値であり、前記所定の電位が前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値以上であれば、前記所定の電位と等しい、前記（１）記載の画素回路。
（３）
前記（１）または（２）に記載の画素回路を備える、表示装置。
（４）
前記（３）に記載の表示装置を備える、電子機器。
（５）
発光素子と、
前記発光素子へ電流を供給する駆動トランジスタと、
前記駆動トランジスタのドレインノードと前記発光素子のアノードとの間の接続を制御する発光制御トランジスタと、
前記発光素子のアノードの電位を所定の電位に設定する第１リセットトランジスタと、
前記駆動トランジスタのドレインノードとゲートノードとの間の接続を制御する第２リセットトランジスタと、
前記駆動トランジスタのゲートノードでの信号電圧の書き込みを制御する書込みトランジスタと、
前記駆動トランジスタのゲートノードと電源線との間に設けられる第１容量素子と、
前記信号電圧が印加される信号線と、前記書込みトランジスタのソースノードとの間に設けられる第２容量素子と、
を備える、画素回路において、
第１期間の開始時に前記発光制御トランジスタをオフにし、前記第１リセットトランジスタをオンにすることで前記発光素子のアノードの電位を所定の電位に設定し、
前記第１期間の後の第２期間の開始時に前記書込みトランジスタ及び前記発光制御トランジスタをオンにして、前記第２リセットトランジスタをオンにすることで前記駆動トランジスタのゲートノードの電位を準備電圧に設定し、
前記第２期間の後の第３期間の開始時に前記発光制御トランジスタをオフにして、前記駆動トランジスタの閾値電圧を補正し、
前記第３期間の後の第４期間の開始時に前記第２リセットトランジスタをオンにして、
前記第４期間の後の第５期間の開始時に前記書込みトランジスタをオフにして、
前記第５期間の間に前記第１リセットトランジスタをオフにして、
前記第５期間の後の第６期間の開始時に前記発光制御トランジスタをオンにして前記発光素子に電流を供給する、
画素回路の駆動方法。
（６）
前記第２期間における前記準備電圧は、前記所定の電位が前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値未満であれば前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値であり、前記所定の電位が前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値以上であれば前記所定の電位と等しい、前記（５）に記載の画素回路の駆動方法。
（１）
発光素子と、
前記発光素子へ電流を供給する駆動トランジスタと、
前記駆動トランジスタのドレインノードと前記発光素子のアノードとの間の接続を制御する発光制御トランジスタと、
前記発光素子のアノードの電位を所定の電位に設定する第１リセットトランジスタと、
前記駆動トランジスタのドレインノードとゲートノードとの間の接続を制御する第２リセットトランジスタと、
前記駆動トランジスタのゲートノードでの信号電圧の書き込みを制御する書込みトランジスタと、
前記駆動トランジスタのゲートノードと電源線との間に設けられる第１容量素子と、
前記信号電圧が印加される信号線と、前記書込みトランジスタのソースノードとの間に設けられる第２容量素子と、
を備える、画素回路。
（２）
前記駆動トランジスタの閾値電圧の補正時に設定される準備電圧は、前記所定の電位が前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値未満であれば、前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値であり、前記所定の電位が前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値以上であれば、前記所定の電位と等しい、前記（１）記載の画素回路。
（３）
前記（１）または（２）に記載の画素回路を備える、表示装置。
（４）
前記（３）に記載の表示装置を備える、電子機器。
（５）
発光素子と、
前記発光素子へ電流を供給する駆動トランジスタと、
前記駆動トランジスタのドレインノードと前記発光素子のアノードとの間の接続を制御する発光制御トランジスタと、
前記発光素子のアノードの電位を所定の電位に設定する第１リセットトランジスタと、
前記駆動トランジスタのドレインノードとゲートノードとの間の接続を制御する第２リセットトランジスタと、
前記駆動トランジスタのゲートノードでの信号電圧の書き込みを制御する書込みトランジスタと、
前記駆動トランジスタのゲートノードと電源線との間に設けられる第１容量素子と、
前記信号電圧が印加される信号線と、前記書込みトランジスタのソースノードとの間に設けられる第２容量素子と、
を備える、画素回路において、
第１期間の開始時に前記発光制御トランジスタをオフにし、前記第１リセットトランジスタをオンにすることで前記発光素子のアノードの電位を所定の電位に設定し、
前記第１期間の後の第２期間の開始時に前記書込みトランジスタ及び前記発光制御トランジスタをオンにして、前記第２リセットトランジスタをオンにすることで前記駆動トランジスタのゲートノードの電位を準備電圧に設定し、
前記第２期間の後の第３期間の開始時に前記発光制御トランジスタをオフにして、前記駆動トランジスタの閾値電圧を補正し、
前記第３期間の後の第４期間の開始時に前記第２リセットトランジスタをオンにして、
前記第４期間の後の第５期間の開始時に前記書込みトランジスタをオフにして、
前記第５期間の間に前記第１リセットトランジスタをオフにして、
前記第５期間の後の第６期間の開始時に前記発光制御トランジスタをオンにして前記発光素子に電流を供給する、
画素回路の駆動方法。
（６）
前記第２期間における前記準備電圧は、前記所定の電位が前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値未満であれば前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値であり、前記所定の電位が前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値以上であれば前記所定の電位と等しい、前記（５）に記載の画素回路の駆動方法。
１００ ：表示装置
１１０ ：画素部
１１１Ｂ ：画素
１１１Ｇ ：画素
１１１Ｒ ：画素
１２０ ：水平セレクタ
１３０ ：垂直スキャナ
１３１ ：オートゼロスキャナ
１３２ ：駆動スキャナ
１３３ ：書き込みスキャナ
１５１ ：信号線
Ｃｓ１ ：容量素子
Ｃｓ２ ：容量素子
Ｔ１ ：トランジスタ
Ｔ１１ ：トランジスタ
Ｔ１２ ：トランジスタ
Ｔ１３ ：トランジスタ
Ｔ１４ ：トランジスタ
Ｔ１５ ：トランジスタ
１１０ ：画素部
１１１Ｂ ：画素
１１１Ｇ ：画素
１１１Ｒ ：画素
１２０ ：水平セレクタ
１３０ ：垂直スキャナ
１３１ ：オートゼロスキャナ
１３２ ：駆動スキャナ
１３３ ：書き込みスキャナ
１５１ ：信号線
Ｃｓ１ ：容量素子
Ｃｓ２ ：容量素子
Ｔ１ ：トランジスタ
Ｔ１１ ：トランジスタ
Ｔ１２ ：トランジスタ
Ｔ１３ ：トランジスタ
Ｔ１４ ：トランジスタ
Ｔ１５ ：トランジスタ
Claims (5)
- 発光素子と、
前記発光素子へ電流を供給する駆動トランジスタと、
前記駆動トランジスタのドレインノードと前記発光素子のアノードとの間の接続を制御する発光制御トランジスタと、
前記発光素子のアノードの電位を所定の電位に設定する第１リセットトランジスタと、
前記駆動トランジスタのドレインノードとゲートノードとの間の接続を制御する第２リセットトランジスタと、
前記駆動トランジスタのゲートノードでの信号電圧の書き込みを制御する書込みトランジスタと、
前記駆動トランジスタのゲートノードと電源線との間に設けられる第１容量素子と、
前記信号電圧が印加される信号線と、前記書込みトランジスタのソースノードとの間に設けられる第２容量素子と、
を備え、
前記駆動トランジスタの閾値電圧の補正時に設定される準備電圧は、前記所定の電位が前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値未満であれば、前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値であり、前記所定の電位が前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値以上であれば、前記所定の電位と等しい、
画素回路。 - 請求項１に記載の画素回路を備える、表示装置。
- 請求項２に記載の表示装置を備える、電子機器。
- 発光素子と、
前記発光素子へ電流を供給する駆動トランジスタと、
前記駆動トランジスタのドレインノードと前記発光素子のアノードとの間の接続を制御する発光制御トランジスタと、
前記発光素子のアノードの電位を所定の電位に設定する第１リセットトランジスタと、
前記駆動トランジスタのドレインノードとゲートノードとの間の接続を制御する第２リセットトランジスタと、
前記駆動トランジスタのゲートノードでの信号電圧の書き込みを制御する書込みトランジスタと、
前記駆動トランジスタのゲートノードと電源線との間に設けられる第１容量素子と、
前記信号電圧が印加される信号線と、前記書込みトランジスタのソースノードとの間に設けられる第２容量素子と、
を備える、画素回路において、
第１期間の開始時に前記発光制御トランジスタをオフにし、前記第１リセットトランジスタをオンにすることで前記発光素子のアノードの電位を所定の電位に設定し、
前記第１期間の後の第２期間の開始時に前記書込みトランジスタ及び前記発光制御トランジスタをオンにして、前記第２リセットトランジスタをオンにすることで前記駆動トランジスタのゲートノードの電位を準備電圧に設定し、
前記第２期間の後の第３期間の開始時に前記発光制御トランジスタをオフにして、前記駆動トランジスタの閾値電圧を補正し、
前記第３期間の後の第４期間の開始時に前記第２リセットトランジスタをオンにして、
前記第４期間の後の第５期間の開始時に前記書込みトランジスタをオフにして、
前記第５期間の間に前記第１リセットトランジスタをオフにして、
前記第５期間の後の第６期間の開始時に前記発光制御トランジスタをオンにして前記発光素子に電流を供給する、
画素回路の駆動方法。 - 前記第２期間における前記準備電圧は、前記所定の電位が前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値未満であれば前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値であり、前記所定の電位が前記第１リセットトランジスタの閾値電圧にロー側の電位を加えた値以上であれば前記所定の電位と等しい、請求項４に記載の画素回路の駆動方法。
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