WO2020217485A1

WO2020217485A1 - 表示装置

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Publication number: WO2020217485A1
Application number: PCT/JP2019/018039
Authority: WO
Inventors: 酒井　保; 史幸小林; 家根田　剛士
Original assignee: シャープ株式会社
Priority date: 2019-04-26
Filing date: 2019-04-26
Publication date: 2020-10-29
Also published as: US20220190097A1

Abstract

第１画素回路（Ｒ１）および第３画素回路（Ｇ３）が第１走査信号線Ｇｎ）に接続し、第２画素回路（Ｂ２）および第４画素回路（Ｇ４）が第２走査信号線（Ｇｎ＋１）に接続し、同一の第１走査信号線に接続する２つの第１画素回路について、行方向に関して表示領域中央から遠い方のグループ（Ｕｆ）の第１画素回路（Ｒ１）に含まれる容量素子は、近い方のグループ（Ｕｃ）の第１画素回路（Ｒ１）に含まれる容量素子よりも容量値が大きい。

Description

表示装置

　本発明は、表示装置に関する。

　特許文献１には、赤のサブピクセルおよび青のサブピクセルを交互に一列に配置し、緑のサブピクセルを一列に配置する構成が開示されている。

日本国公開特許公報「特開２０１８－１２０８６４」

　特許文献１のようなサブピクセル配列において、１本のデータ信号線に赤のサブピクセルおよび青のサブピクセルを接続し、他のデータ信号線に緑のサブピクセルを接続した場合、ホワイトバランスの設定が難しい（白表示時に色付き易い）という問題がある。

　本発明の一態様にかかる表示装置は、表示領域と、額縁領域と、前記額縁領域の一端に設けられた端子部とを備える表示装置であって、列方向に延伸する複数のデータ信号線と、前記複数のデータ信号線に交差し、行方向に延伸する複数の走査信号線とが設けられ、前記額縁領域には、前記複数の走査信号線に走査信号を入力する走査制御回路が、前記表示領域の列方向の辺の少なくとも１辺に沿って設けられ、前記複数のデータ信号線および前記複数の走査信号線の交差点に対応するように複数の画素回路が設けられ、各画素回路は、発光素子と、前記発光素子に流れる電流を制御する駆動トランジスタと、前記駆動トランジスタの制御端子に接続され、データ電圧を保持する容量素子とを含み、前記複数の画素回路は、第１色の光を発する第１画素回路、前記第１画素回路に隣接し、前記第１色と異なる第２色の光を発する第２画素回路、前記第１画素回路に隣接し、前記第１色および前記第２色と異なる第３色の光を発する第３画素回路、および、前記第３画素回路に隣接し、前記第３色の光を発する第４画素回路からなるグループを複数含み、各グループについて、前記第１画素回路および前記第２画素回路が第１データ信号線に接続し、前記第３画素回路および前記第４画素回路が第２データ信号線に接続し、前記第１画素回路および前記第３画素回路が第１走査信号線に接続し、前記第２画素回路および前記第４画素回路が第２走査信号線に接続し、異なるグループに属し、同一の第１走査信号線に接続する２つの第１画素回路について、行方向に関して表示領域中央から遠い方の第１画素回路の容量素子は、近い方の第１画素回路の容量素子よりも容量値が大きい。

　本発明の一態様によれば、ホワイトバランスの設定がし易くなり、白表示時の色付きが抑えられる。

図１（ａ）は、本実施形態の表示装置の構成を示す模式的平面図であり、図１（ｂ）は、表示装置の構成を示す断面図である。画素回路の一例を示す回路図である。実施形態１の表示装置の構成とデータ信号波形を示す説明図である。図４は、表示領域にベタ表示を行う場合の駆動方法を示すタイミングチャートである。ムラ補正について説明するグラフである。実施形態１の効果について説明するグラフである。グループ間の容量素子の電圧差を示すグラフである。実施形態１の表示装置の構成と走査信号波形を示す説明図である。グループ間の容量素子の電圧差を示すグラフである。実施形態１の画素回路の構成例を示す平面図である。実施形態１の画素回路の構成例を示す断面図である。実施形態２の表示装置の構成および走査信号波形を示す説明図である。

　以下、添付図面を参照しつつ、実施形態について説明する。図１（ａ）は、本実施形態の表示装置の構成を示す模式的平面図であり、図１（ｂ）は、表示装置の構成を示す断面図である。

　図１に示すように、表示装置２では、基板１２上に、バリア層３、薄膜トランジスタ層４、トップエミッション（上層側へ発光する）タイプの発光素子層５、および封止層６がこの順に形成され、表示領域ＤＡに、それぞれが自発光素子Ｘを含む複数のサブ画素ＳＰが形成される。表示領域ＤＡを取り囲む額縁領域ＮＡには端子部ＴＡが設けられる。

　基板１２は、ガラス基板、あるいは、ポリイミド等の樹脂を主成分とする可撓性基材であり、例えば、２層のポリイミド膜およびこれらに挟まれた無機膜によって基板１２を構成することもできる。バリア層（アンダーコート層）３は、水、酸素等の異物の侵入を防ぐ無機絶縁層であり、例えば、窒化シリコン、酸化シリコン等を用いて構成することができる。

　図１（ｂ）に示すように、薄膜トランジスタ層４は、バリア層３よりも上層の半導体層ＰＳと、半導体層ＰＳよりも上層のゲート絶縁膜１６と、ゲート絶縁膜１６よりも上層の第１配線層（ゲート電極ＧＥを含む）と、第１配線層よりも上層の第１層間絶縁膜１８と、第１層間絶縁膜１８よりも上層の第２配線層（初期化配線ＩＬ含む）と、第２配線層よりも上層の第２層間絶縁膜２０と、第２層間絶縁膜２０よりも上層の第３配線層（データ信号線Ｄ１ｃを含む）と、第３配線層よりも上層の平坦化膜２１とを含む。

　半導体層ＰＳは、例えば低温形成のポリシリコン（ＬＴＰＳ）であり、ゲート電極ＧＥおよび半導体層ＰＳを含むようにトランジスタＴＲが構成される。半導体層ＰＳについては、トランジスタのチャネル領域以外の領域が導体化されていてもよい。

　第１配線層、第２配線層、および第３配線層は、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、および銅の少なくとも１つを含む金属の単層膜あるいは複層膜によって構成される。

　ゲート絶縁膜１６、第１層間絶縁膜１８、および第２層間絶縁膜２０は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。平坦化膜２１は、例えば、ポリイミド、アクリル樹脂等の塗布可能な有機材料によって構成することができる。

　発光素子層５は、平坦化膜２１よりも上層の第１電極（下部電極）２２と、第１電極２２のエッジを覆う絶縁性のエッジカバー膜２３と、エッジカバー膜２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層の第２電極（上部電極）２５とを含む。エッジカバー膜２３は、例えば、ポリイミド、アクリル樹脂等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。

　図１に示すように、発光素子層５には、例えば、赤色の光を発する発光素子Ｘ１、青色の光を発する発光素子Ｘ２、および緑色の光を発する発光素子Ｘ３が形成され、各発光素子が、島状の第１電極２２、ＥＬ層２４（発光層ＥＫを含む）、および第２電極２５を含む。第２電極２５は、複数の発光素子で共通する、ベタ状の共通電極である。

　発光素子Ｘ１～Ｘ３は、例えば、発光層として有機層を含むＯＬＥＤ（有機発光ダイオード）であってもよいし、発光層として量子ドット層を含むＱＬＥＤ（量子ドット発光ダイオード）であってもよい。

　ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層ＥＫ、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法、フォトリソグラフィ法によって、エッジカバー膜２３の開口（サブ画素ごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成とすることもできる。

　第１電極２２（陽極）は、例えば、ＩＴＯ（Indiuｍ Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成される、光反射電極である。第２電極２５（陰極）は、例えばマグネシウム銀合金等の金属薄膜で構成され、光透過性を有する。

　発光素子Ｘ１～Ｘ３がＯＬＥＤである場合、第１電極２２および第２電極２５間の駆動電流によって正孔と電子が発光層ＥＫ内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。発光素子Ｘ１～Ｘ３がＱＬＥＤである場合、第１電極２２および第２電極２５間の駆動電流によって正孔と電子が発光層ＥＫ内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光が放出される。

　図１（ｂ）において、発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防ぐ層であり、例えば、２層の無機封止膜２６・２８とこれら間に形成される有機膜２７とで構成することができる。

　表示領域ＤＡには、Ｌ本の走査信号線およびこれらに直交するＫ本のデータ信号線が配設され、データ信号線と走査信号線との交差部に対応して、（Ｌ×Ｋ）個の画素回路が設けられている。これにより、Ｌ行×Ｋ列の画素マトリクスが表示領域ＤＡに形成されている。

　図２は画素回路の一例を示す回路図である。図１の表示領域ＤＡには、サブ画素ＳＰごとに、画素回路が設けられ、薄膜トランジスタ層４には、この画素回路およびこれに接続する配線が形成される。なお、図２の画素回路は一例に過ぎず、他の様々な構成を採用しうる。

　図２の第１画素回路Ｒ１は、発光素子Ｘ１と、容量素子Ｃｐと、ゲート端子が前段（ｎ－１段）の走査信号線Ｇｎ－１（第２走査信号線）に接続される第１初期化トランジスタＴＲ１と、ゲート端子が自段（ｎ段）の走査信号線Ｇｎ（第１走査信号線）に接続される閾値制御トランジスタＴＲ２と、ゲート端子が自段（ｎ段）の走査信号線Ｇｎに接続される書き込み制御トランジスタＴＲ３と、発光素子Ｘの電流を制御する駆動トランジスタＴＲ４と、ゲート端子が発光制御線ＥＭ（ｎ段）に接続される電源供給トランジスタＴＲ５と、ゲート端子が発光制御線ＥＭ（ｎ段）に接続される発光制御トランジスタＴＲ６と、ゲート端子が自段（ｎ段）の走査信号線Ｇｎに接続される第２初期化トランジスタＴＲ７と、を含む。これらトランジスタは、例えばＰチャネルのトランジスタである。

　駆動トランジスタＴＲ４のゲート端子は、容量素子Ｃｐを介して高電圧側電源線ＰＬに接続されるとともに、第１初期化トランジスタＴＲ１を介して初期化電源線ＩＬに接続される。駆動トランジスタＴＲ４のソース端子は、書き込み制御トランジスタＴＲ３を介してデータ信号線ＤＬに接続されるとともに、電源供給トランジスタＴＲ５を介して高電圧側電源線ＰＬに接続される。駆動トランジスタＴＲ４のドレイン端子は、発光制御トランジスタＴＲ６を介して発光素子Ｘのアノードに接続されるとともに、閾値制御トランジスタＴＲ２を介して駆動トランジスタＴＲ４のゲート端子に接続される。発光素子Ｘのアノードは、第２初期化トランジスタＴＲ７を介して初期化電源線ＩＬに接続される。初期化電源線ＩＬおよび発光素子Ｘのカソード２５（共通電極）には、例えば同一の低電圧側電源（ＥＬＶＳＳ）が供給される。

　〔実施形態１〕
　図３は、実施形態１の表示装置の構成と信号波形を示す説明図である。図３に示すように、実施形態１では、列方向に延伸するデータ信号線Ｄ１ｃ・Ｄ２ｃと、データ信号線Ｄ１ｃ・Ｄ２ｃに交差し、行方向に延伸する走査信号線Ｇｎ（ｎ行目を表す）・Ｇｎ＋１（ｎ＋１行目を表す）が設けられ、額縁領域ＮＡには、走査信号線に走査信号を入力する走査制御回路ＧＤａ・ＧＤｂが、表示領域ＤＡの列方向の２辺（縦の２辺）に沿って設けられる。

　表示領域ＤＡには、第１色（例えば、赤色）の光を発する第１画素回路Ｒ１、第１画素回路Ｒ１と列方向に隣接し、第１色と異なる第２色（例えば、青色）の光を発する第２画素回路Ｂ２、第１画素回路Ｒ１と行方向に隣接し、第１色および第２色と異なる第３色（例えば、緑色）の光を発する第３画素回路Ｇ３、および、第３画素回路Ｇ３と列方向に隣接し、第３色（例えば、緑色）の光を発する第４画素回路Ｇ４からなるグループ（Ｕｃ・Ｕｄ・Ｕｆ）を含む。

　グループＵｃについては、第１画素回路Ｒ１および第２画素回路Ｂ２が第１データ信号線Ｄ１ｃに接続し、第３画素回路Ｇ３および第４画素回路Ｇ４が第２データ信号線Ｄ２ｃに接続し、第１画素回路Ｒ１および第３画素回路Ｇ３が第１走査信号線Ｇｎに接続し、第２画素回路Ｂ２および第４画素回路Ｇ４が第２走査信号線Ｇｎ＋１に接続する。

　グループＵｄについては、第１画素回路Ｒ１および第２画素回路Ｂ２が第１データ信号線Ｄ１ｄに接続し、第３画素回路Ｇ３および第４画素回路Ｇ４が第２データ信号線Ｄ２ｄに接続し、第１画素回路Ｒ１および第３画素回路Ｇ３が第１走査信号線Ｇｎに接続し、第２画素回路Ｂ２および第４画素回路Ｇ４が第２走査信号線Ｇｎ＋１に接続する。

　グループＵｆについては、第１画素回路Ｒ１および第２画素回路Ｂ２が第１データ信号線Ｄ１ｆに接続し、第３画素回路Ｇ３および第４画素回路Ｇ４が第２データ信号線Ｄ２ｆに接続し、第１画素回路Ｒ１および第３画素回路Ｇ３が第１走査信号線Ｇｎに接続し、第２画素回路Ｂ２および第４画素回路Ｇ４が第２走査信号線Ｇｎ＋１に接続する。

　第１走査信号線Ｇｎの両端は、表示領域ＤＡを挟む２つの走査制御回路ＧＤａ・ＧＤｂに接続され、第２走査信号線Ｇｎ＋１の両端は、走査制御回路ＧＤａ・ＧＤｂに接続される。第１データ信号線Ｄ１ｃ・Ｄ１ｆおよび第２データ信号線Ｄ２ｃ・Ｄ２ｆは、額縁領域ＮＡの引き回し配線を介して端子部ＴＡに接続される。

　グループＵｃ・Ｕｄ・Ｕｆについて、グループＵｃが行方向に関して表示領域中央から近い方であり、グループＵｄ・Ｕｆが行方向に関して表示領域中央から遠い方である。言い換えれば、グループＵｃ・Ｕｄ・Ｕｆのうち、グループＵｄ・Ｕｆが行方向に関して表示領域端部から近い方であり、グループＵｃが行方向に関して表示領域端部から遠い方である。

　例えば、Ｌ＝５１２０、Ｋ＝３２００、３００ｐｐｉである場合、行方向に関して表示領域中央から遠い方の画素回路、または行方向に関して走査制御回路ＧＤａ・ＧＤｂから近い方の画素回路とは、表示領域の端の１列目から１００列目程度の画素回路（グループＵｄ含む）、およびＫ－９９列目程度からＫ列目の画素回路（グループＵｆ含む）を指すことがある。また、行方向に関して表示領域中央から近い画素回路、または行方向に関して走査制御回路ＧＤａ・ＧＤｂから遠い方の画素回路とは、１０１列目程度からＫ－１００列目程度の画素回路（グループＵｃ含む）を指すことがある。

　図４は、表示領域にベタ表示を行う場合の駆動方法を示すタイミングチャートである。図５はムラ補正について説明するグラフである。図４（ａ）のように赤ベタ表示を行う場合、および図４（ｂ）のように青ベタ表示を行う場合には、第１データ信号線Ｄ１ｃに入力されるデータ信号がＡＣ波形（明・暗）となるため、第１データ信号線Ｄ１ｃの寄生抵抗および寄生容量に起因して、データ信号線Ｄ１ｃの電位波形が破線のように鈍る。一方、図４（ｃ）のように緑ベタ表示を行う場合には、第２データ信号線Ｄ２ｃに入力されるデータ信号がＤＣ波形（明）となるため、データ信号線Ｄ２ｃの電位波形が鈍らない。このため、赤ベタ表示で赤のデータ信号の補正を行い、青ベタ表示で青のデータ信号の補正を行い、緑ベタ表示で緑のデータ信号の補正を行った場合でも、白ベタ表示の際にホワイトバランスが崩れ（例えば、赤色光および青色光が高輝度側にずれ）、色付き（例えば、紫がかる）が視認されることがある。図４（ｄ）のように、白ベタ表示では、第１データ信号線Ｄ１ｃに入力されるデータ信号がＤＣ波形（明）となり、鈍らないからである。

　例えば、グループＵｃとグループＵｄ・Ｕｆとを比較すると、図３のように、グループＵｄ・Ｕｆの方が、額縁領域ＮＡでの引き回しが長くなるため、データ信号のＡＣ波形の鈍りが酷くなる。よって、表示領域全体で画素回路（赤色発光・緑色発光・青色発光）に含まれる容量素子の容量値を同一として、色ごとにグループＵｄ・Ｕｆの輝度をグループＵｃに揃える補正を行った場合、図５（ａ）～（ｃ）のように、グループＵｄ・Ｕｆにおける赤のデータ信号および青のデータ信号の補正幅が大きくなる。

　このため、各色の補正後に白表示を行うと、第１データ信号線のデータ信号がＤＣ波形になることに起因して、ホワイトバランスが崩れる（赤色光および青色光が高輝度側にずれる）。ずれ量は、図５（ｄ）のように、グループＵｃよりも補正幅の大きなグループＵｄ・Ｕｆの方が大きく、グループＵｃよりも濃い色付き（例えば、紫がかる）が視認されうる。

　以上のように、単色補正を行った後の白表示において表示領域端部（グループＵｄ・Ｕｆ）で色づく（紫がかる）のは、容量素子Ｃｐに書き込まれるデータ信号の実効電圧が、ＡＣ波形で書き込む単色表示時と、ＤＣ波形で書き込む白表示時とで、（同階調にも関わらず）大きく異なるためである。

　図６は実施形態１の効果について説明するグラフである。

　実施形態１では、行方向に関して表示領域中央から遠い（表示領域端部に近い方の）グループＵｄ・Ｕｆの第１画素回路Ｒ１の容量素子Ｃｐは、近いグループＵｃの第１画素回路Ｒ１の容量素子Ｃｐよりも容量値が大きい。したがって、図６（ａ）（ｄ）のように、赤色の単色表示（ＡＣ波形）時に書き込まれるデータ信号の実効電圧と、白表示（ＤＣ波形）時に書き込まれるデータ信号の実効電圧との差を小さくすることができ、表示領域端部（グループＵｄ・Ｕｆ）での色づきを抑制することができる。

　以下に、データ信号の鈍りによる表示領域端部の色付きについて定量的な考察を行う。ここでは、容量素子Ｃｐに電圧を入力する際の流路抵抗をｒ、容量値をｃ、書き込みトランジスタがＯＮする走査期間をｔとすると、容量素子Ｃｐに与えられる電圧Ｖ（Ｖｊ）は、以下のようになる。なお、Ｖｊはデータ電圧、Ｖｉｎｉを初期化電圧である。

　データ信号の鈍りを前提とすると、
　Ｖ（Ｖｊ)=Ｖｊ＋（Ｖｉｎｉ－Ｖｊ）×ｅｘｐ（－ｔ／（ｒ×ｃ））
　よって、グループＵｆの第１画素回路の容量素子Ｃｐの電圧をＶｆ、グループＵｃの第１画素回路の容量素子Ｃｐの電圧をＶｃとすると、
　Ｖｆ（Ｖｊ)=Ｖｊ＋（Ｖｉｎｉ－Ｖｊ）×ｅｘｐ（－ｔ／（ｒ×ｃ））
　Ｖｃ（Ｖｊ)=Ｖｊ＋（Ｖｉｎｉ－Ｖｊ）×ｅｘｐ（－ｔ／（ｒ×ｃ））
　色ムラ補正によってＶｊにＶｊ―ΔＶを入力すると、色ムラ補正による以下の関係が導かれる。

　Ｖｆ（Ｖｊ―ΔＶ）＝Ｖｃ（Ｖｊ）
　よって、ΔＶ＝（Ｖｆ－Ｖｃ）／（１－ｅｘｐ（－ｔ／（ｒ×ｃ）））
　ここでのＶｆは、ムラ補正前の電圧、つまりＶｆ（Ｖｊ）である。

　データ信号線が表示領域ＤＡの手前まで引き回されるときに、表示領域端部のデータ信号線に接続する引き回し配線は、表示領域中央のデータ信号線に接続する引き回し配線よりも長く、ｒとｃが増加する。よって、データ信号は表示領域端部ほど鈍る。赤の所望のデータ電圧をＶ０、赤の中央の電圧をＶ２、赤の端の電圧をＶ１として、表示領域端部の方が波形が鈍るため、Ｖ０＜Ｖ２＜Ｖ１であり、色ムラ補正によって、
　ΔＶ＝Ｖ１－Ｖ０＞０
　Ｖｆ（Ｖｊ）＝Ｖｆ(Ｖ１－ΔＶ）＝Ｖｃ（Ｖ２）となる。

　色ムラ補正後に、赤ベタ表示をすると、赤のデータ信号は端も中央も所望のデータ電圧Ｖ０となり、Ｖｆ（Ｖｊ）＝Ｖｆ（Ｖ０－ΔＶ）となる。

　一方、中央の電圧は、Ｖｃ（Ｖｊ）＝Ｖｃ（Ｖ０）であり、Ｖ０－（Ｖ０－ΔＶ）＝Ｖ１－Ｖ２＞０であるため、表示領域端部の電圧が小さくなって明るくなり、赤が強調される（赤味がかる）。

　図７は、グループ間の容量素子の電圧差（Ｖｆ－Ｖｃ）を示すグラフである。容量比は、グループＵｆのＲ１の容量値／グループＵｃのＲ１の容量値（１００ｆＦ）であり、Ｖ０＝３．０〔Ｖ〕、配線抵抗ｒ＝８ＭΩ、ｔ＝２μｓとしてシミュレーションを行っている。図７から、グループＵｆの容量値をグループＵｃの容量より大きくすることで電圧差が解消され、赤浮きが改善されることがわかる。

　本実施例では、グループＵｄ・Ｕｆにおいて、第１画素回路Ｒ１の容量素子Ｃｐの容量値は共通（同じ）でよく、グループＵｃに属する第１画素回路Ｒ１の容量素子Ｃｐの容量値より大きければよい。

　緑色を発光する、第３画素回路Ｇ３及び第４画素回路Ｇ４については、異なるグループで容量値が共通（同じ）でよい。つまり、図３において、同一の第１走査信号線Ｇｎに接続する、グループＵｃ・Ｕｄ・Ｕｆの第３画素回路Ｇ３の容量素子Ｃｐと、同一の第２走査信号線Ｇｎ＋１に接続する、グループＵｃ・Ｕｄ・Ｕｆの第４画素回路Ｇ４の容量素子とで、容量値が共通化（同一）されている。また、行方向に関して表示領域中央から遠い方のグループＵｄ・Ｕｆ内において、第１画素回路Ｒ１の容量素子Ｃｐは、第３画素回路Ｇ３の容量素子Ｃｐよりも容量値が大きい。

　人間の輝度感度が緑色、赤色、青色の順に高く、第１画素回路Ｒ１の容量値を変えると顕著に改善されるため、第２画素回路Ｂ２について、異なるグループで容量値が共通（同じ）でもよい。このとき、第２画素回路Ｂ２、第３画素回路Ｇ３、第４画素回路Ｇ４の容量素子Ｃｐの容量値は同じでもよい。

　また、表示領域中央に近いグループＵｃ内で、第１画素回路Ｒ１、第２画素回路Ｂ２、第３画素回路Ｇ３及び第４画素回路Ｇ４の容量素子Ｃｐについて、容量値は共通（同じ）でもよい。

　図１０は実施形態１の画素回路の構成例を示す平面図である。図１１は実施形態１の画素回路の構成例を示す断面図である。図１０・図１１では、第１画素回路Ｒ１および第３画素回路Ｇ３に対応するように、第１データ信号線Ｄ１ｃ、第２データ信号線Ｄ２ｃ、２本の第１走査信号線Ｇｎ、２本の高電圧側電源線ＰＬｘ・ＰＬｙ、および２本の初期化電源線ＩＬを設ける。

　また、第１走査信号線Ｇｎ、発光制御線ＥＭ、および駆動トランジスタＴＲ４のゲート電極ＧＥ４を第１配線層に形成し、初期化電源線ＩＬおよび行方向に伸びる高電圧側電源線ＰＬｘは第２配線層に形成し、第１データ信号線Ｄ１ｃ、第２データ信号線Ｄ２ｃ、および列方向に伸びる高電圧側電源線ＰＬｙを第３配線層に形成する。半導体層ＰＳについては、第１配線層（第１走査信号線Ｇｎ、発光制御線ＥＭ、および駆動トランジスタＴＲ４のゲート電極ＧＥ４等）と重畳する部分は半導体であって各トランジスタのチャネルとなり、重畳しない部分がドーピングによって導体化される。

　図１１（ａ）は、グループＵｃの第１画素回路Ｒ１の容量素子Ｃｐの断面図であり、図１１（ｂ）は、グループＵｄ・Ｕｆの第１画素回路Ｒ１の容量素子Ｃｐの断面図である。容量素子Ｃｐはゲート電極ＧＥ４と高電圧側電源線ＰＬｘとの重畳部に形成される。例えば、ゲート電極ＧＥ４と高電圧側電源線ＰＬｘとの重なり面積を変えることで容量値を変えることができる。重なり面積を大きくすれば、容量値を大きくすることができる。
＜変形例１＞
　図８は、変形例１の表示装置の構成と走査信号波形を示す説明図である。赤浮きは以下のような原因から発生しているとも説明できる。図８に示すように、グループＵｃ・Ｕｄ・Ｕｆを比較すると、走査制御回路ＧＤａ・ＧＤｂに近いグループＵｄ・Ｕｆの方が、走査制御回路ＧＤａ・ＧＤｂから遠いグループＵｃよりも、走査信号の波形が急峻に変化する（ゲートパルスがほとんど鈍らない）。すなわち、グループＵｄ・Ｕｆでは、グループＵｃよりも、実質的な書き込み時間が長くなる。上述のとおり、グループＵｃ・Ｕｄ・Ｕｆそれぞれにおいてデータ信号のＡＣ波形は鈍るため、グループＵｄ・Ｕｆでは、鈍りによって高電圧側（暗方向）にずれた実効電圧を、（グループＵｃよりも）長時間書き込むことになり、赤色補正での補正量がさらに大きくなる。したがって、補正後に白表示を行うと、赤色光の高輝度側へのずれが大きくなる。

　変形例１においては、グループＵｄに属し、第１走査信号線Ｇｎに接続する第１画素回路Ｒ１の容量素子Ｃｐ、およびグループＵｆに属し、第１走査信号線Ｇｎに接続する第１画素回路Ｒ１の容量素子Ｃｐは、グループＵｃに属し、第１走査信号線Ｇｎに接続する第１画素回路Ｒ１の容量素子Ｃｐよりも容量値が大きい。ここで、グループＵｃが行方向に関して走査制御回路ＧＤａ・ＧＤｂから遠い方であり、グループＵｄ・Ｕｆが行方向に関して走査制御回路ＧＤａ・ＧＤｂから近い方である。したがって、赤色の単色表示（ＡＣ波形）時に書き込まれるデータ信号の実効電圧と、白表示（ＤＣ波形）時に書き込まれるデータ信号の実効電圧との差をさらに小さくすることができ、表示領域端部（グループＵｄ・Ｕｆ）での色づきをさらに抑制することができる。

　以下に、走査信号の鈍りによる表示領域端部の色付きについて定量的な考察を行う。表示領域端部のデータ信号線と中央のデータ信号線に、見かけ上、データ信号Ｖ３（Ｖ３＞Ｖ０）が入力されるとすると、
　Ｖｆ（Ｖ３)=Ｖｊ＋（Ｖｉｎｉ－Ｖ３）×ｅｘｐ（－ｔ／（ｒ×ｃ））
　Ｖｃ（Ｖ３)=Ｖｊ＋（Ｖｉｎｉ－Ｖ３）×ｅｘｐ（－ｔ’／（ｒ×ｃ））
　ここで、ｔ´＜ｔであり、走査信号が鈍ることで、見かけ上、中央の第１画素回路の書き込みトランジスタのＯＮする時間が短くなったことを意味する。色ムラ補正によって以下のようにΔＶが求められる。

　Ｖｆ (Ｖ３－ΔＶ）＝Ｖｃ（Ｖ３）
　ΔＶ＝（Ｖｆ（Ｖ３）－（Ｖｃ（Ｖ３））／（１－ｅｘｐ（－ｔ／（ｒ×ｃ）））
　色ムラ補正後に、ベタ表示をすると、Ｒのデータ信号線の電圧データは表示領域端部も中央も所望のデータ電圧Ｖ０となり、
　Ｖｆ（Ｖ０－ΔＶ）＝Ｖｊ＋（Ｖｉｎｉ－Ｖ０）×ｅｘｐ（－ｔ／（ｒ×ｃ））
　Ｖｃ（Ｖ０)=Ｖｊ＋（Ｖｉｎｉ－Ｖ３）×ｅｘｐ（－ｔ’／（ｒ×ｃ））
　Ｖｆ（Ｖ０－ΔＶ）－Ｖｃ（Ｖ０)＝Ｖｆ（Ｖ０）－Ｖｃ（Ｖ０）－ΔＶ×（１－ｅｘｐ（－ｔ／（ｒ×ｃ）））
＝Ｖｆ（Ｖ０）－Ｖｆ（Ｖ３）－（（Ｖｃ（Ｖ０)－Ｖｃ（Ｖ３））
＝（Ｖ０－Ｖ３）×〔ｅｘｐ（－ｔ／（ｒ×ｃ）－ｅｘｐ（－ｔ’／（ｒ×ｃ）〕＜０
　よって、表示領域端部の電圧が小さくなって明るくなり、赤が強調される（赤味がかる）。

　図９は、グループ間の容量素子の電圧差（Ｖｆ－Ｖｃ）を示すグラフである。容量比は、グループＵｆのＲ１の容量値／グループＵｃのＲ１の容量値（１００ｆＦ）であり、Ｖ０＝３．０〔Ｖ〕、配線抵抗ｒ＝８ＭΩ、ｔ＝２μｓとしてシミュレーションを行っている。

　図９から、グループＵｆの容量値をグループＵｃの容量より大きくすることで電圧差が解消され、赤浮きが改善されること、容量比の上限が１．５であることが分かる。

　また、行方向に関して走査制御回路Ｇａ・Ｇｂから近い方のグループＵｄ・Ｕｆ内において、第１画素回路Ｒ１の容量素子Ｃｐは、第３画素回路Ｇ３及び第４画素回路Ｇ４の容量素子Ｃｐよりも容量値が大きい。

　また、走査制御回路Ｇａ・Ｇｂから近い方、遠い方として、画素回路間の容量素子Ｃｐの容量値の比較をする場合、基本的に、同一の第１走査信号線に接続する画素回路間での比較を言う。
＜変形例２＞
　第２画素回路Ｂ２について、第１画素回路Ｒ１と同様に、グループによって容量値を変えてよく、これによって、表示領域端部（グループＵｄ・Ｕｆ）での色づきをさらに抑制することができる。

　図３において、行方向に関して表示領域中央から遠いグループＵｄ・Ｕｆの第２画素回路Ｂ２の容量素子Ｃｐは、近いグループＵｃの第２画素回路Ｂ２の容量素子Ｃｐよりも容量値が大きい。したがって、図６（ｃ）（ｄ）のように、青色の単色表示（ＡＣ波形）時に書き込まれるデータ信号の実効電圧と、白表示（ＤＣ波形）時に書き込まれるデータ信号の実効電圧との差を小さくすることができ、表示領域端部（グループＵｄ・Ｕｆ）での色づきを抑制することができる。

　また、行方向に関して表示領域中央から遠い方のグループＵｄ・Ｕｆ内において、第２画素回路Ｂ２の容量素子Ｃｐは、第３画素回路Ｇ３及び第４画素回路Ｇ４の容量素子Ｃｐよりも容量値が大きい。

　行方向に関して表示領域中央から遠いグループＵｄ・Ｕｆから遠い方のグループＵｄ・Ｕｆ内において、第１画素回路Ｒ１に含まれる容量素子Ｃｐと、第２画素回路Ｂ２に含まれる容量素子Ｃｐとの容量値を等しい構成としてもよい。

　赤色の方が青色よりも輝度感度が高いため、行方向に関して表示領域中央から遠いグループＵｄ・Ｕｆ内において、第１画素回路Ｒ１の容量素子Ｃｐは、第２画素回路Ｂ２の容量素子Ｃｐよりも容量値が大きい構成としてもよい。
＜変形例３＞
　図８において、変形例１での説明と同様に、行方向に関して走査制御回路Ｇａ・Ｇｂから近い方のグループＵｄ・Ｕｆの第２画素回路Ｂ２に含まれる容量素子Ｃｐは、遠い方のグループＵｃの第２画素回路Ｂ２に含まれる容量素子Ｃｐよりも容量値が大きい。したがって、青色の単色表示（ＡＣ波形）時に書き込まれるデータ信号の実効電圧と、白表示（ＤＣ波形）時に書き込まれるデータ信号の実効電圧との差を小さくすることができ、表示領域端部（グループＵｄ・Ｕｆ）での色づきを抑制することができる。

　また、行方向に関して走査制御回路Ｇａ・Ｇｂから近い方のグループＵｄ・Ｕｆ内において、第２画素回路Ｂ２の容量素子Ｃｐは、第３画素回路Ｇ３及び第４画素回路Ｇ４の容量素子Ｃｐよりも容量値が大きい。

　また、行方向に関して走査制御回路Ｇａ・Ｇｂから近い方のグループＵｄ・Ｕｆ内において、第１画素回路Ｒ１に含まれる容量素子Ｃｐと、第２画素回路Ｂ２に含まれる容量素子Ｃｐとの容量値を等しい構成としてもよい。

　赤色の方が青色よりも輝度感度が高いため、行方向に関して走査制御回路Ｇａ・Ｇｂから近い方のグループＵｄ・Ｕｆ内において、第１画素回路Ｒ１の容量素子Ｃｐは、第２画素回路Ｂ２の容量素子Ｃｐよりも容量値が大きい構成としてもよい。
＜変形例４＞
　図３において、行方向に関して表示領域端部から遠い第１画素回路Ｒ１ほど、容量素子Ｃｐの容量値が小さくなる構成とすることができる。これは、端部に近いほど、赤浮きが顕著になるためである。さらには、行方向に関して走査制御回路Ｇａ・Ｇｂから遠い第１画素回路Ｒ１ほど、容量素子Ｃｐの容量値が小さくなる構成とすることができる。
＜変形例５＞
　図３において、行方向に関して表示領域端部から遠い第２画素回路Ｂ２ほど、容量素子Ｃｐの容量値が小さくなる構成とすることができる。さらには、行方向に関して走査制御回路ＧＳ・Ｇｂから遠い第２画素回路Ｂ２ほど、容量素子Ｃｐの容量値が小さくなる構成とすることができる。

　〔実施形態２〕
　図１２は実施形態２の表示装置の構成および走査信号波形を示す説明図である。実施形態１では、第１走査信号線Ｇｎおよび第２走査信号線Ｇｎ＋１のそれぞれの両端を、表示領域ＤＡを挟む２つの走査制御回路ＧＤａ・ＧＤｂに接続しているが、実施形態２では、図１２のように、第１走査信号線Ｇｎを走査制御回路ＧＤａに接続し、第２走査信号線Ｇｎ＋１を走査制御回路ＧＤｂに接続する。

　グループＵｃ・Ｕｄ・Ｕｆについて、グループＵｃが行方向に関して表示領域中央から近い方であり、グループＵｄ・Ｕｆが行方向に関して表示領域中央から遠い方である。言い換えると、グループＵｃ・Ｕｄ・Ｕｆの中で、グループＵｃが行方向に関して表示領域端部から遠い方であり、グループＵｄ・Ｕｆが行方向に関して表示領域端部から近い方である。また、グループＵｃが行方向に関して走査制御回路ＧＤａ・ＧＤｂから遠い方であり、グループＵｄが行方向に関して走査制御回路ＧＤａから近い方、Ｕｆが行方向に関して走査制御回路ＧＤｂから近い方である。例えば、例えば、Ｌ＝５１２０、Ｋ＝３２００、３００ｐｐｉである場合、行方向に関して表示領域中央から遠い方の画素回路、または行方向に関して走査制御回路ＧＤａから近い方の画素回路とは、表示領域の端の１列目から１００列目程度の画素回路（グループＵｄを含む）を指すことがある。行方向に関して表示領域中央から遠い方の画素回路、または行方向に関して走査制御回路ＧＤｂから近い方の画素回路とは、Ｋ-９９列目程度からＫ列目の画素回路（グループＵｆを含む）を指すことがある。行方向に関して表示領域中央から近い方の画素回路、または行方向に関して走査制御回路ＧＤａ・ＧＤｂから遠い方の画素回路とは、１０１列目程度からＫ－１００列目程度の画素回路（グループＵｃを含む）を指すことがある。

　異なるグループＵｄ・Ｕｃ・Ｕｆに属するとともに、第１走査信号線Ｇｎに接続する複数の第１画素回路Ｒ１について、行方向に関して走査制御回路ＧＤａから近い方の第１画素回路Ｒ１（グループＵｄに属する）の容量素子Ｃｐは、行方向に関して走査制御回路ＧＤｂから遠い方の第１画素回路Ｒ１（グループＵｃ、Ｕｆに属する）の容量素子Ｃｐよりも容量値が大きい。なお、グループＵｃに属する第１画素回路Ｒ１の容量素子Ｃｐと、グループＵｆに属する第１画素回路Ｒ１の容量素子Ｃｐの容量値を等しくしてもよい。

　また、異なるグループＵｃ・Ｕｄ・Ｕｆに属するとともに、第２走査信号線Ｇｎ＋１に接続する複数の第２画素回路Ｂ２について、行方向に関して走査制御回路ＧＤｂから近い方の第２画素回路Ｂ２（グループＵｆに属する）の容量素子Ｃｐは、行方向に関して走査制御回路ＧＤｂから遠い方の第２画素回路Ｂ２（グループＵｄ・Ｕｃに属する）の容量素子Ｃｐよりも容量値が大きい。なお、グループＵｄに属する第２画素回路Ｂ２の容量素子Ｃｐと、グループＵｃに属する第２画素回路Ｂ２の容量素子Ｃｐの容量値を等しくしてもよい。

　グループＵｄ内において、第１画素回路Ｒ１に含まれる容量素子Ｃｐは、第２画素回路Ｂ２、第３画素回路Ｇ３、および第４画素回路Ｇ４それぞれの容量素子Ｃｐよりも容量値が大きくてもよい。また、グループＵｆ内において、第２画素回路Ｂ２の容量素子Ｃｐは、第１画素回路Ｒ１、第３画素回路Ｇ３および第４画素回路Ｇ４それぞれの容量素子Ｃｐよりも容量値が大きくてもよい。

　行方向に関して走査制御回路ＧＤａから近いグループＵｄに属する第１画素回路Ｒ１の容量素子Ｃｐと、行方向に関して走査制御回路ＧＤｂから近いグループＵｆに属する第２画素回路Ｂ２の容量素子Ｃｐとの容量値が等しくてもよい。

　表示領域ＤＡの全域に亘って、第３画素回路Ｇ３の容量素子Ｃｐと、第４画素回路Ｇ４の容量素子Ｃｐとの容量値が等しくてもよい。

　また、行方向に関して表示領域中央から近いグループＵｃ内においては、第１画素回路Ｒ１、第２画素回路Ｂ２、第３画素回路Ｇ３、および第４画素回路Ｇ４の容量素子Ｃｐの容量値が等しくてもよい。

　さらに、第１走査信号線Ｇｎに接続する複数の第１画素回路Ｒ１につき、走査制御回路ＧＤａから遠ざかるほど容量素子Ｃｐの容量値を小さくしてもよい。また、第２走査信号線Ｇｎ＋１に接続する複数の第２画素回路Ｂ２につき、走査制御回路ＧＤｂから遠ざかるほど容量素子Ｃｐの容量値を小さくしてもよい。

　実施形態２では、第１走査信号線Ｇｎを走査制御回路ＧＤｂに接続し、第２走査信号線Ｇｎ＋１を走査制御回路ＧＤａに接続してもよい。

　上述の各実施形態は、例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が可能になることが、当業者には明らかである。

　〔態様１〕
　表示領域と、額縁領域と、前記額縁領域の一端に設けられた端子部とを備える表示装置であって、
　列方向に延伸する複数のデータ信号線と、前記複数のデータ信号線に交差し、行方向に延伸する複数の走査信号線とが設けられ、
　前記額縁領域には、前記複数の走査信号線に走査信号を入力する走査制御回路が、前記表示領域の列方向の辺の少なくとも１辺に沿って設けられ、
　前記複数のデータ信号線および前記複数の走査信号線の交差点に対応するように複数の画素回路が設けられ、各画素回路は、発光素子と、前記発光素子に流れる電流を制御する駆動トランジスタと、前記駆動トランジスタの制御端子に接続され、データ電圧を保持する容量素子とを含み、
　前記複数の画素回路は、第１色の光を発する第１画素回路、前記第１画素回路に隣接し、前記第１色と異なる第２色の光を発する第２画素回路、前記第１画素回路に隣接し、前記第１色および前記第２色と異なる第３色の光を発する第３画素回路、および、前記第３画素回路に隣接し、前記第３色の光を発する第４画素回路からなるグループを複数含み、
　各グループについて、前記第１画素回路および前記第２画素回路が第１データ信号線に接続し、前記第３画素回路および前記第４画素回路が第２データ信号線に接続し、前記第１画素回路および前記第３画素回路が第１走査信号線に接続し、前記第２画素回路および前記第４画素回路が第２走査信号線に接続し、
　異なるグループに属し、同一の第１走査信号線に接続する２つの第１画素回路について、行方向に関して表示領域中央から遠い方の第１画素回路の容量素子は、近い方の第１画素回路の容量素子よりも容量値が大きい表示装置。

　〔態様２〕
　異なるグループに属し、同一の第１走査信号線に接続する２つの第１画素回路について、行方向に関して前記走査制御回路から近い方の第１画素回路の容量素子は、遠い方の第１画素回路の容量素子よりも容量値が大きい、例えば態様１に記載の表示装置。

　〔態様３〕
　行方向に関して前記走査制御回路から近い方の第１画素回路が属するグループ内においては、前記第１画素回路に含まれる容量素子と、前記第２画素回路に含まれる容量素子との容量値が等しい、例えば態様２に記載の表示装置。

　〔態様４〕
　行方向に関して前記走査制御回路から近い方の第１画素回路が属するグループ内において、前記第１画素回路の容量素子は、前記第３画素回路の容量素子よりも容量値が大きい、例えば態様３に記載の表示装置。

　〔態様５〕
　行方向に関して前記走査制御回路から近い方の第１画素回路が属するグループ内において、前記第１画素回路の容量素子は、前記第２画素回路の容量素子よりも容量値が大きい、例えば態様２に記載の表示装置。

　〔態様６〕
　行方向に関して前記走査制御回路から近い方の第１画素回路が属するグループ内において、前記第２画素回路の容量素子は、前記第３画素回路の容量素子よりも容量値が大きい、例えば態様５に記載の表示装置。

　〔態様７〕
　異なるグループに属し、同一の第２走査信号線に接続する２つの第２画素回路について、行方向に関して表示領域中央から遠い方の第２画素回路に含まれる容量素子は、近い方の第２画素回路に含まれる容量素子よりも容量値が大きい、例えば態様１に記載の表示装置。

　〔態様８〕
　異なるグループに属するとともに、同一の第２走査信号線に接続する２つの第２画素回路について、行方向に関して前記走査制御回路から近い方の第２画素回路に含まれる容量素子は、遠い方の第２画素回路に含まれる容量素子よりも容量値が大きい、例えば態様５に記載の表示装置。

　〔態様９〕
　行方向に関して表示領域中央に位置するグループ内において、前記第１画素回路の容量素子と、前記第３画素回路の容量素子との容量値が等しい、例えば態様１～８のいずれか１つに記載の表示装置。

　〔態様１０〕
　同一の第１走査信号線に接続する複数の第１画素回路のうち、行方向に関して前記走査制御回路から遠い第１画素回路ほど、容量素子の容量値が小さくなる、例えば態様１～９のいずれか１つに記載の表示装置。

　〔態様１１〕
　同一の第２走査信号線に接続する複数の第２画素回路のうち、行方向に関して前記走査制御回路から遠い第２画素回路ほど、容量素子の容量値が小さくなる、例えば態様１～１０のいずれか１つに記載の表示装置。

　〔態様１２〕
　異なるグループに属し、同一の第１走査信号線に接続する複数の第３画素回路の容量素子と、異なるグループに属し、同一の第２走査信号線に接続する複数の第４画素回路の容量素子とで、容量値が共通化されている、例えば態様１～１１のいずれか１つに記載の表示装置。

　〔態様１３〕
　前記表示領域の列方向の２辺の一方に沿う走査制御回路と、他方に沿う走査制御回路との２つの走査制御回路が前記表示領域を挟むように設けられ、
　前記第１走査信号線は、一端が一方の走査制御回路に接続され、他端が他方の走査制御回路に接続され、
　異なるグループに属し、同一の第１走査信号線に接続する複数の第１画素回路のうち、行方向に関して前記２つの走査制御回路から遠い方の第１画素回路の容量素子は、行方向に関して前記一方の走査制御回路に近い方の第１画素回路の容量素子、および行方向に関して前記他方の走査制御回路に近い方の第１画素回路の容量素子よりも容量値が小さい、例えば態様１～１２のいずれか１つに記載の表示装置。

　〔態様１４〕
　前記表示領域の列方向の２辺の一方に沿う走査制御回路と、他方に沿う走査制御回路との２つの走査制御回路が前記表示領域を挟むように設けられ、
　前記第１走査信号線は、一方の走査制御回路に接続され、前記第２走査信号線は、他方の走査制御回路に接続され、
　異なるグループに属し、同一の第１走査信号線に接続する２つの第１画素回路のうち、行方向に関して前記一方の走査制御回路から近い方の第１画素回路の容量素子は、行方向に関して前記他方の走査制御回路から近い方の第１画素回路の容量素子よりも容量値が大きい、例えば態様１、２、８のいずれか１つに記載の表示装置。

　〔態様１５〕
　前記一方の走査制御回路から近い方の第１画素回路を含むグループ内において、第１画素回路の容量素子は、第２画素回路、第３画素回路、および第４画素回路の容量素子よりも容量値が大きい、例えば態様１４に記載の表示装置。

　〔態様１６〕
　前記他方の走査制御回路から近い方の第１画素回路と同グループに属する第２画素回路の容量素子と、前記一方の走査制御回路から近い方の第１画素回路の容量素子との容量値が等しい、例えば態様１４に記載の表示装置。

　〔態様１７〕
　前記第１色は赤色であり、前記第２色は青色であり、前記第３色は緑色である、例えば態様１～１６のいずれか１つに記載の表示装置。

　２　表示装置
　４　薄膜トランジスタ層
　５　発光素子層
　６　封止層
　１２　基板
　１６　ゲート絶縁膜
　１８　第１層間絶縁膜
　２０　第２層間絶縁膜
　２１　平坦化膜
　２２　第１電極
　２３　エッジカバー膜
　２４　ＥＬ層
　２５　第２電極
　Ｘ１～Ｘ３　発光素子
　Ｒ１　第１画素回路
　Ｂ２　第２画素回路
　Ｇ３　第３画素回路
　Ｇ４　第４画素回路
　Ｕｃ・Ｕｄ・Ｕｆ　グループ
　ＰＳ　半導体層
　ＧＥ・ＧＥ４　ゲート電極
　Ｇｎ　第１走査信号線
　Ｇｎ＋１　第２走査信号線
　Ｄ１ｃ・Ｄ１ｆ　第１データ信号線
　Ｄ２ｃ・Ｄ２ｆ　第２データ信号線

Claims

　表示領域と、額縁領域と、前記額縁領域の一端に設けられた端子部とを備える表示装置であって、
　列方向に延伸する複数のデータ信号線と、前記複数のデータ信号線に交差し、行方向に延伸する複数の走査信号線とが設けられ、
　前記額縁領域には、前記複数の走査信号線に走査信号を入力する走査制御回路が、前記表示領域の列方向の辺の少なくとも１辺に沿って設けられ、
　前記複数のデータ信号線および前記複数の走査信号線の交差点に対応するように複数の画素回路が設けられ、各画素回路は、発光素子と、前記発光素子に流れる電流を制御する駆動トランジスタと、前記駆動トランジスタの制御端子に接続され、データ電圧を保持する容量素子とを含み、
　前記複数の画素回路は、第１色の光を発する第１画素回路、前記第１画素回路に隣接し、前記第１色と異なる第２色の光を発する第２画素回路、前記第１画素回路に隣接し、前記第１色および前記第２色と異なる第３色の光を発する第３画素回路、および、前記第３画素回路に隣接し、前記第３色の光を発する第４画素回路からなるグループを複数含み、
　各グループについて、前記第１画素回路および前記第２画素回路が第１データ信号線に接続し、前記第３画素回路および前記第４画素回路が第２データ信号線に接続し、前記第１画素回路および前記第３画素回路が第１走査信号線に接続し、前記第２画素回路および前記第４画素回路が第２走査信号線に接続し、
　異なるグループに属し、同一の第１走査信号線に接続する２つの第１画素回路について、行方向に関して表示領域中央から遠い方の第１画素回路の容量素子は、近い方の第１画素回路の容量素子よりも容量値が大きい表示装置。
　異なるグループに属し、同一の第１走査信号線に接続する２つの第１画素回路について、行方向に関して前記走査制御回路から近い方の第１画素回路の容量素子は、遠い方の第１画素回路の容量素子よりも容量値が大きい請求項１に記載の表示装置。
　行方向に関して前記走査制御回路から近い方の第１画素回路が属するグループ内においては、前記第１画素回路に含まれる容量素子と、前記第２画素回路に含まれる容量素子との容量値が等しい請求項２に記載の表示装置。
　行方向に関して前記走査制御回路から近い方の第１画素回路が属するグループ内において、前記第１画素回路の容量素子は、前記第３画素回路の容量素子よりも容量値が大きい請求項３に記載の表示装置。
　行方向に関して前記走査制御回路から近い方の第１画素回路が属するグループ内において、前記第１画素回路の容量素子は、前記第２画素回路の容量素子よりも容量値が大きい請求項２に記載の表示装置。
　行方向に関して前記走査制御回路から近い方の第１画素回路が属するグループ内において、前記第２画素回路の容量素子は、前記第３画素回路の容量素子よりも容量値が大きい請求項５に記載の表示装置。
　異なるグループに属し、同一の第２走査信号線に接続する２つの第２画素回路について、行方向に関して表示領域中央から遠い方の第２画素回路に含まれる容量素子は、近い方の第２画素回路に含まれる容量素子よりも容量値が大きい請求項１に記載の表示装置。
　異なるグループに属するとともに、同一の第２走査信号線に接続する２つの第２画素回路について、行方向に関して前記走査制御回路から近い方の第２画素回路に含まれる容量素子は、遠い方の第２画素回路に含まれる容量素子よりも容量値が大きい請求項５に記載の表示装置。
　行方向に関して表示領域中央に位置するグループ内において、前記第１画素回路の容量素子と、前記第３画素回路の容量素子との容量値が等しい請求項１～８のいずれか１項に記載の表示装置。
　同一の第１走査信号線に接続する複数の第１画素回路のうち、行方向に関して前記走査制御回路から遠い第１画素回路ほど、容量素子の容量値が小さくなる請求項１～９のいずれか１項に記載の表示装置。
　同一の第２走査信号線に接続する複数の第２画素回路のうち、行方向に関して前記走査制御回路から遠い第２画素回路ほど、容量素子の容量値が小さくなる請求項１～１０のいずれか１項に記載の表示装置。
　異なるグループに属し、同一の第１走査信号線に接続する複数の第３画素回路の容量素子と、異なるグループに属し、同一の第２走査信号線に接続する複数の第４画素回路の容量素子とで、容量値が共通化されている請求項１～１１のいずれか１項に記載の表示装置。
　前記表示領域の列方向の２辺の一方に沿う走査制御回路と、他方に沿う走査制御回路との２つの走査制御回路が前記表示領域を挟むように設けられ、
　前記第１走査信号線は、一端が一方の走査制御回路に接続され、他端が他方の走査制御回路に接続され、
　異なるグループに属し、同一の第１走査信号線に接続する複数の第１画素回路のうち、行方向に関して前記２つの走査制御回路から遠い方の第１画素回路の容量素子は、行方向に関して前記一方の走査制御回路に近い方の第１画素回路の容量素子、および行方向に関して前記他方の走査制御回路に近い方の第１画素回路の容量素子よりも容量値が小さい請求項１～１２のいずれか１項に記載の表示装置。
　前記表示領域の列方向の２辺の一方に沿う走査制御回路と、他方に沿う走査制御回路との２つの走査制御回路が前記表示領域を挟むように設けられ、
　前記第１走査信号線は、一方の走査制御回路に接続され、前記第２走査信号線は、他方の走査制御回路に接続され、
　異なるグループに属し、同一の第１走査信号線に接続する２つの第１画素回路のうち、行方向に関して前記一方の走査制御回路から近い方の第１画素回路の容量素子は、行方向に関して前記他方の走査制御回路から近い方の第１画素回路の容量素子よりも容量値が大きい請求項１、２、８のいずれか１項に記載の表示装置。
　前記一方の走査制御回路から近い方の第１画素回路を含むグループ内において、第１画素回路の容量素子は、第２画素回路、第３画素回路、および第４画素回路の容量素子よりも容量値が大きい請求項１４に記載の表示装置。
　前記他方の走査制御回路から近い方の第１画素回路と同グループに属する第２画素回路の容量素子と、前記一方の走査制御回路から近い方の第１画素回路の容量素子との容量値が等しい請求項１４に記載の表示装置。
　前記第１色は赤色であり、前記第２色は青色であり、前記第３色は緑色である請求項１～１６のいずれか１つに記載の表示装置。