以下、本発明に係るトランジスタパネル及びその製造方法について、実施の形態を示して詳しく説明する。
<第1の実施形態>
図1は、本発明に係るトランジスタパネルに適用される配線層間の接続構造の第1の実施形態を示す要部断面図であり、図2は、本実施形態に係るトランジスタパネル(配線層間の接続構造)の製造方法の一例を示すプロセス断面図である。ここで、上述した従来技術(図11参照)と同等の構成については、同一又は同一の符号を付して示す。
第1の実施形態に係る配線層間の接続構造は、例えば図1に示すように、絶縁性基板11上に設けられた薄膜トランジスタTFTのゲート電極Tg(第1の電極)と同層の配線であるゲート同層配線L1(第1の導電層)と、ゲート電極Tg及びゲート同層配線L1上に被覆形成されたゲート絶縁膜12(第1の絶縁膜)と、当該ゲート絶縁膜12上に設けられた薄膜トランジスタTFTのソース電極Ts及びドレイン電極Td(第2の電極)と同層の配線であるソース・ドレイン同層配線L2(第2の導電層)と、ソース電極Ts、ドレイン電極Td及びソース・ドレイン同層配線L2上に被覆形成された層間絶縁膜13(第2の絶縁膜)と、該層間絶縁膜13の上面からゲート絶縁膜12に被覆されたゲート同層配線L1にまで至るように開口され、内部にゲート同層配線L1及びソース・ドレイン同層配線L2の上面が露出する単一のコンタクトホールHLA(開口部)と、該コンタクトホールHLAに埋め込まれ、内部に露出するゲート同層配線L1及びソース・ドレイン同層配線L2に電気的に接続された給電配線L32と同層の金属層である給電配線金属L31(第3の導電層)と、を有している。
なお、図1において、薄膜トランジスタTFTは、上述した従来技術(図11参照)と同様に、絶縁性基板11上に形成されたゲート電極Tgの上方にゲート絶縁膜12を介して半導体層SMC及びブロッキングレイヤBLが設けられ、該半導体層SMCの両端部上には、各々不純物層からなるオーミック層を介してソース電極Ts及びドレイン電極Tdが設けられている。薄膜トランジスタTFT上に被覆形成された層間絶縁膜13には、コンタクトホールHLBがエッチング形成され、当該コンタクトホールHLBを埋め込むように形成された給電配線L32により、所定の電圧が薄膜トランジスタTFTに印加されるように構成されている。また、上記薄膜トランジスタTFT、給電配線金属L31及び給電配線L32が形成された絶縁性基板11上には、保護絶縁膜14が被覆形成されている。
上述したような配線層間の接続構造を有するトランジスタパネルの製造方法は、まず、図2(a)に示すように、ガラス基板等の絶縁性基板11上に第1の導電膜を成膜し、薄膜トランジスタTFTのゲート電極Tgと同時に、ゲート同層配線L1をパターニング形成した後、当該ゲート電極Tg及びゲート同層配線L1が形成された絶縁性基板11上にゲート絶縁膜(第1の絶縁膜)12を被覆形成する。
次いで、ゲート絶縁膜12上にシリコン層と、酸化シリコン層又は窒化シリコン層を順次成膜した後、酸化シリコン層又は窒化シリコン層のみをパターニングして、上記ゲート電極Tgに対応する領域にブロッキングレイヤBLを形成する。その後、n+シリコンからなる不純物層を成膜した後、当該不純物層と下層のシリコン層を同一のエッチング工程で連続的にパターニングすることにより、図2(b)に示すように、上記ゲート電極Tgに対応する領域にシリコン層からなる半導体層SMC及びブロッキングレイヤBLが形成されるとともに、半導体層SMCの両端部上に不純物層からなるオーミック層が形成され、当該オーミック層を介してソース電極Ts及びドレイン電極Tdを形成する。ここで、ソース電極Ts及びドレイン電極Tdは、半導体層SMCの両端部にオーミック層が形成された絶縁性基板11上に第2の導電膜を成膜し、当該第2の導電膜をソース電極Ts及びドレイン電極Tdの平面形状に対応させてエッチングすることによりパターニング形成される。また、このソース電極Ts及びドレイン電極Tdの形成工程において、第2の導電膜を所定の配線形状(配線パターン)に対応させてエッチングすることにより、同一の工程でソース・ドレイン同層配線L2をパターニング形成する。
次いで、図2(c)に示すように、半導体層SMC、ソース電極Ts及びドレイン電極Tdからなる薄膜トランジスタTFT、及び、ソース・ドレイン同層配線L2が形成された絶縁性基板11上に層間絶縁膜(第2の絶縁膜)13を被覆形成した後、図2(d)に示すように、層間絶縁膜13とゲート絶縁膜12の両層を同一のエッチング工程で連続的にエッチングして、内部にソース・ドレイン同層配線L2及びゲート同層配線L1の上面が露出するコンタクトホールHLAを形成する。このとき、層間絶縁膜13には、例えば薄膜トランジスタTFTのドレイン電極Tdの上面が露出するコンタクトホールHLBも同時に形成される。
すなわち、層間絶縁膜13及びゲート絶縁膜12のエッチング工程において、薄膜トランジスタTFTのドレイン電極Td(ソース電極Tsを含む)としてエッチングされない材料を適用し、かつ、コンタクトホールHLBの形成位置を薄膜トランジスタTFTのドレイン電極Tdの平面形状の領域内(すなわち、ドレイン電極Td上)に設定することにより、ドレイン電極Tdのところまで層間絶縁膜13のエッチングが進んで、その下層のゲート絶縁膜12がエッチングされないことによりドレイン電極Tdが露出するコンタクトホールHLBが形成され、一方、層間絶縁膜13及びゲート絶縁膜12が連続して積層されている領域においては、ゲート同層配線L1のところまでエッチングが進んで、ゲート同層配線L1が露出するコンタクトホールHLAが形成される。
次いで、絶縁性基板11上に第3の導電膜を成膜し、コンタクトホールHLBの内部においてドレイン電極Tdに当該第3の導電膜が接続するようにパターニングして、薄膜トランジスタTFTに所定の電圧を印加する給電配線L32を形成するとともに、コンタクトホールHLAの内部においてソース・ドレイン同層配線L2及びゲート同層配線L1に第3の導電膜が共通に接続するようにパターニングして、上記給電配線L32と同層の給電配線金属L31を形成する。そして、給電配線金属L31及び給電配線L32が形成された絶縁性基板11上に保護絶縁膜14を被覆形成することにより図1に示したトランジスタパネルが完成する。
このような配線層間の接続構造を有するトランジスタパネル及びその製造方法によれば、各々絶縁膜(ゲート絶縁膜、層間絶縁膜等)により隔離された2層以上の配線層(1層目:ゲート電極又はゲート同層配線、2層目:ソース・ドレイン電極又はソース・ドレイン同層配線、3層目:給電配線又は給電配線金属)相互を電気的に接続する接続構造を有するトランジスタパネルに良好に適用することができ、各配線層間に設けられた複数の絶縁膜を1回のエッチング工程により連続的にエッチングして、各配線層が露出するコンタクトホールを形成し、最上層となる配線層(給電配線等)の形成工程において当該配線金属をコンタクトホールに埋め込むことにより、2層以上の配線層相互を単一のコンタクトホール内で電気的に接続することができるので、1層目と2層目、2層目と3層目の配線層相互を接続するために各絶縁膜に個別にコンタクトホールを設ける(すなわち、複数のコンタクトホールを形成する工程を行う)接続構造の場合に比較して、露光現像処理に用いられるマスクの数を削減することができるとともに、製造プロセスを簡素化して生産コストの低減を図ることができる。
また、図1に示したように、最上層となる配線層(給電配線等)の形成工程において用いられる配線金属により単一のコンタクトホール内で複数の配線層相互を電気的に接続することができるので、従来技術において図11(b)に示したように、最上層となる給電配線から最下層のゲート同層配線に所定の電圧を印加する場合であっても、給電配線とソース・ドレイン同層配線間、及び、ソース・ドレイン同層配線とゲート同層配線間の個別の接触抵抗や、各配線層の導電性材料や配線形状に起因する個別の配線抵抗を考慮する必要がないので、給電配線からゲート同層配線に印加される電圧の降下を低減して、表示画質への影響を抑制することができる。
<第2の実施形態>
次に、本発明に係るトランジスタパネル及びその製造方法の第2の実施形態について説明する。
図3は、本発明に係るトランジスタパネルに適用される配線層間の接続構造の第2の実施形態を示す要部断面図であり、図4は、本実施形態に係るトランジスタパネル(配線層間の接続構造)の製造方法の一例を示すプロセス断面図である。ここでは、上述した第1の実施形態と同等の接続構造及び製造方法については同等の符号を付してその説明を簡略化する。
上述した第1の実施形態においては、単一のコンタクトホール内に、互いに絶縁膜(ゲート絶縁膜)により隔離されたゲート同層配線及びソース・ドレイン同層配線の一部を露出させて、給電配線となる配線金属を埋め込むことにより当該給電配線を介して電気的に接続する接続構造について説明したが、第2の実施形態においては、単一のコンタクトホール内に、ゲート同層配線、及び、ソース・ドレイン同層配線に接続された補助配線の一部を露出させて、給電配線となる配線金属を埋め込むことにより当該給電配線及び補助配線を介して、ゲート同層配線及びソース・ドレイン同層配線を電気的に接続する接続構造を有している。
具体的には、第2の実施形態に係る配線層間の接続構造は、例えば図3に示すように、第1の実施形態に示したトランジスタパネルの断面構造(図1参照)において、層間絶縁膜13とゲート絶縁膜12を連続的にエッチングして形成されたコンタクトホールHLA内にソース・ドレイン同層配線L2が直接露出するのではなく、給電配線金属L31に対する接触抵抗を低くすることができる導電性材料からなる補助配線L4(第4の導電層)を介して、単一のコンタクトホールHLAに埋め込まれた給電配線金属L31により、ゲート同層配線L1及びソース・ドレイン同層配線L2を電気的に接続する。
上述したような配線層間の接続構造を有するトランジスタパネルの製造方法は、まず、図4(a)に示すように、ガラス基板等の絶縁性基板11上に薄膜トランジスタTFTのゲート電極Tgとゲート同層配線L1を同時にパターニング形成し、当該ゲート電極Tg及びゲート同層配線L1を被覆するようにゲート絶縁膜12を形成した後、第4の導電膜を成膜し、所定の平面形状を有する補助配線L4を形成する。
次いで、図4(b)に示すように、ゲート電極Tgに対応する領域に半導体層SMC、ブロッキングレイヤBL及びオーミック層を順次形成した後、ソース電極Ts及びドレイン電極Tdをパターニング形成して薄膜トランジスタTFTを形成するとともに、このソース電極Ts及びドレイン電極Tdの形成工程において、所定の配線形状を有し、かつ、一部が上記補助配線L4上に延在して(重なって)電気的に接続されたソース・ドレイン同層配線L2を同時にパターニング形成する。
なお、ソース電極Ts、ドレイン電極Td及びソース・ドレイン同層配線L2を形成する工程においては、当該ソース電極Ts、ドレイン電極Td及びソース・ドレイン同層配線L2となる第2の導電膜をパターニングする際に、上記補助配線L4となる第4の導電膜がエッチングされない導電性材料を用いて形成されていることが望ましい。このような特徴を有する導電膜の組み合わせとしては、例えば、ソース電極Ts、ドレイン電極Td及びソース・ドレイン同層配線L2となる第2の導電膜としてクロム(Cr)膜とアルミニウム(Al)膜の積層構造、クロム(Cr)膜とアルミニウム合金(例えば、アルミニウム−チタンAlTi、アルミニウム−ネオジウム−チタンAlNdTi等)膜の積層構造を適用することができ、また、第4の導電膜として酸化インジウムスズ(ITO;Indium Tin Oxide)、酸化インジウムタングステン(IWO;Indium Tungsten Oxid)、酸化インジウム亜鉛(IZO;Indium Zinc Oxid)又は酸化インジウムタングステン亜鉛(IWZO;Indium Tungsten Zinc Oxid)等からなる酸化物系の導電膜を適用することができる。このように、補助配線L4となる第4の導電膜としてITO等の酸化物系の導電膜を適用した場合、後述するトランジスタパネルの具体例においても説明するが、表示画素(画素駆動回路;図6参照)を構成する容量成分の一方の電極と同時に形成することができる。
次いで、図4(c)に示すように、半導体層SMC、ソース電極Ts及びドレイン電極Tdからなる薄膜トランジスタTFT、補助配線L4、及び、ソース・ドレイン同層配線L2が形成された絶縁性基板11上に層間絶縁膜13を被覆形成した後、図4(d)に示すように、層間絶縁膜13とゲート絶縁膜12の両層を同一のエッチング工程で連続的にエッチングして、内部に補助配線L4及びゲート同層配線L1の上面が露出するコンタクトホールHLAを形成する。このとき、ソース・ドレイン同層配線L2は層間絶縁膜13に被覆されてコンタクトホールHLA内には露出しない。また、層間絶縁膜13には、コンタクトホールHLAの形成と同時に、例えば薄膜トランジスタTFTのドレイン電極Tdの上面が露出するコンタクトホールHLBも形成される。
次いで、コンタクトホールHLB内においてドレイン電極Tdに所定の電圧を印加する給電配線L32をパターニング形成するとともに、コンタクトホールHLA内において補助配線L4及びゲート同層配線L1に共通に接続されるように、給電配線金属L31をパターニング形成する。そして、給電配線金属L31及び給電配線L32が形成された絶縁性基板11上に保護絶縁膜14を被覆形成することにより図3に示したトランジスタパネルが完成する。
このような配線層間の接続構造を有するトランジスタパネル及びその製造方法によれば、上述した第1の実施形態と同等の作用効果が得られるとともに、以下に示すような特有の作用効果が得られる。
すなわち、上述した第1の実施形態において、ゲート同層配線L1となる第1の導電膜として、例えばアルミニウム(Al)又はアルミニウム合金(例えば、アルミニウム−チタンAlTi、アルミニウム−ネオジウム−チタンAlNdTi等)からなる導電膜を適用し、ソース・ドレイン同層配線L2となる第2の導電膜として、例えばクロム(Cr)膜とアルミニウム合金(例えば、アルミニウム−チタンAlTi、アルミニウム−ネオジウム−チタンAlNdTi等)膜の積層構造を適用し、給電配線金属L31及び給電配線L32となる第3の導電膜として、例えばクロム(Cr)膜とアルミニウム(Al)膜の積層構造、又は、クロム(Cr)膜とアルミニウム合金(例えば、アルミニウム−チタンAlTi、アルミニウム−ネオジウム−チタンAlNdTi等)膜の積層構造を適用した場合、単一のコンタクトホールHLA内で、第1の導電膜と第3の導電膜間、及び、第2の導電膜と第3の導電膜間の2箇所でアルミニウム膜とクロム膜が接触することになるため、結果的に第1の導電膜と第2の導電膜間に存在する接触抵抗(総抵抗)は、アルミニウム膜とクロム膜の接触が1箇所のみの場合に比較して2倍になる。
これに対して、本実施形態においては、補助配線L4となる第4の導電膜を介して、ソース・ドレイン同層配線L2となる第2の導電膜と、給電配線金属L31となる第3の導電膜と、が接続されており、かつ、第4の導電膜としてITO等の酸化物系の導電膜を適用することにより、アルミニウム膜とクロム膜間の接触抵抗に比較して、ITO膜とクロム膜間の接触抵抗は極めて小さいので、第1の導電膜と第2の導電膜間の総抵抗(接触抵抗の総和)を、1箇所分のアルミニウム膜とクロム膜間の接触抵抗と略同等にすることができ、製造プロセスを削減しつつ、接触抵抗を大幅に抑制することができる。
また、具体的なデバイス構造は後述する(図5〜図10参照)が、第4の導電膜として透明電極材料であるITO等の酸化物系の導電膜を適用し、かつ、容量成分(容量素子)を構成する一対の電極のうちの一方の電極と一体的、又は、同時に形成することにより、容量成分を構成する電極を透明電極で形成することができるので、発光部(例えば、有機EL素子)と容量成分(キャパシタ)とを部分的に又は全面的に重ねて(積層構造を適用して)配置することができ、表示パネルの開口率を改善することができる。
また、本実施形態に係る配線層間の接続構造においては、コンタクトホールHLA内でゲート同層配線L1となる第1の導電膜と、ソース・ドレイン同層配線L2となる第2の導電膜に接続された補助配線L4となる第4の導電膜とが電気的に接続されるので、ソース・ドレイン同層配線L2(第2の導電膜)の配線パターンに制約を与えることがなく、設計自由度を向上させることもできる。
なお、上述した各実施形態においては、トランジスタパネルに設けられる薄膜トランジスタTFTとして、半導体層SMCの下層側(絶縁性基板11側)にゲート電極Tgが設けられたボトムゲート型のトランジスタ構造を示したが、本発明はこれに限定されるものではなく、ソース電極Ts及びドレイン電極Td、ソース・ドレイン同層配線L2を構成する導電膜を上記第1の導電膜とし、また、ゲート電極Tg及びゲート同層配線L1を構成する導電膜を上記第2の導電膜と置き換えて、半導体層SMCの上層側にゲート電極Tgが設けられたトップゲート型のトランジスタ構造としてもよい。
<トランジスタパネルの具体例>
次に、上述した各実施形態に示した配線層間の接続構造を有するトランジスタパネルを適用した表示パネルについて具体例を示して説明する。ここで、以下に示す具体例においては、表示画素を構成する表示素子(発光素子)として、有機材料を塗布して形成される発光機能層(有機EL層)を備えた有機EL素子を適用した場合について説明する。
まず、本発明に係る表示パネル(有機EL表示パネル)に適用される表示画素及びその配列について説明する。
図5は、本発明に係るトランジスタパネルを適用した表示パネルに適用される表示画素の配列状態の一例を示す概略平面図であり、図6は、本発明に係るトランジスタパネルを適用した表示パネルに2次元配列される各表示画素(表示素子及び画素駆動回路)の回路構成例を示す等価回路図である。なお、図5に示す平面図においては、説明の都合上、表示パネルを一面側(絶縁性基板の表示素子が形成されている側)から見た場合の、各表示画素(色画素)に設けられる画素電極の配置と各配線層の配設構造との関係のみを示し、各表示画素の有機EL素子(表示素子、発光素子)を発光駆動するために、各表示画素に設けられる画素駆動回路(図6参照)内のトランジスタ等の表示を省略した。また、図5においては、画素電極及び各配線層の配置を明瞭にするために、便宜的にハッチングを施して示した。
本発明に係る表示パネルは、例えば図5に示すように、ガラス基板等の絶縁性基板11の一面側(紙面に垂直方向の図面手前側)に、赤(R)、緑(G)、青(B)の3色からなる色画素PXr、PXg、PXbが図面左右方向に繰り返し複数(3の倍数)配列されるとともに、図面上下方向に同一色の色画素PXr、PXg、PXbが複数配列されている。ここでは、隣接するRGB3色の色画素PXr、PXg、PXbを一組として一の表示画素PIXが形成されている。
表示パネル10は、各色画素PXr、PXg又はPXbが形成される各画素形成領域に、画素電極(例えばアノード電極)15が個別に設けられているとともに、各色画素PXr、PXg、及び、PXbの画素電極15に共通して対向するように、単一の平面電極(べた電極)からなる共通電極(対抗電極;例えばカソード電極)17が設けられている。また、絶縁性基板11の列方向(図面上下方向)にはデータラインLdが配設され、また、当該データラインLdに直交する行方向(図面左右方向)に選択ラインLs及び供給電圧ライン(例えばアノードライン)Laが配設されている。選択ラインLsは一方の端部に外部端子TLsが設けられており、また、供給電圧ラインLaも一方の端部に外部端子TLaが設けられている。
供給電圧ラインLaは、外部端子TLaを介して、例えば所定の高電位電源に直接又は間接的に接続され、各表示画素PIX(色画素PXr、PXg、PXb)に設けられる有機EL素子OLEDの画素電極(例えばアノード電極)15に表示データに応じた階調電流Idataが流れるための所定の電圧(供給電圧Vsc)が印加されるように設定されている。
表示画素PIXの各色画素PXr、PXg、PXbの具体的な回路構成としては、例えば図6に示すように、絶縁性基板11上に1乃至複数のトランジスタ(例えばアモルファスシリコン薄膜トランジスタ等)からなる画素駆動回路DCと、当該画素駆動回路DCにより生成される発光駆動電流が、上記画素電極15に供給されることにより発光動作する有機EL素子OLEDと、を備えている。
画素駆動回路DCは、例えば図6に示すように、ゲート端子が接点N14を介して表示パネル10(絶縁性基板11)の行方向に配設された選択ラインLsに、ドレイン端子が接点N13を介して上記供給電圧ラインLaに、ソース端子が接点N11に各々接続されたトランジスタTr11と、ゲート端子接点N14を介して選択ラインLsに、ソース端子が接点N15を介して表示パネル10の列方向に配設されたデータラインLdに、ドレイン端子が接点N12に各々接続されたトランジスタTr12と、ゲート端子が接点N11に、ドレイン端子が接点N13を介して供給電圧ラインLaに、ソース端子が接点N12に各々接続されたトランジスタTr13と、接点N11及び接点N12間(トランジスタTr13のゲート−ソース間)に接続されたキャパシタ(容量素子)Csと、を備えている。ここでは、トランジスタTr11〜Tr13はいずれもnチャネル型の薄膜トランジスタが適用されている。
有機EL素子OLEDは、アノード端子(アノード電極となる画素電極15)が上記画素駆動回路DCの接点N12に接続され、一方、カソード端子(カソード電極となる共通電極17)が表示パネル10に2次元配列された全ての表示画素PIXに対して共通に設けられ、所定の電圧(共通電圧Vcom;例えば接地電位Vgnd)を印加するための低電位電源に直接又は間接的に接続されている。また、図6において、キャパシタCsはトランジスタTr13のゲート−ソース間に形成される寄生容量、又は、該ゲート−ソース間に付加的に形成される補助容量である。
なお、図6に示した画素駆動回路DCにおいて、選択ラインLsは、図示を省略した選択ドライバに接続され、所定のタイミングで表示パネル10の行方向に配列された複数の表示画素PIX(色画素PXr、PXg、PXb)を選択状態に設定するための選択信号Sselが印加される。また、供給電圧ラインLaは、図示を省略した電源ドライバに接続され、上記選択信号Sselと同期したタイミングで同じ行に配列された表示画素PIXに所定の供給電圧Vscが印加される。データラインLdは、図示を省略したデータドライバに接続され、上記表示画素PIXの選択状態に同期するタイミングで表示データに応じた階調電流Idataが供給される。
そして、このような回路構成を有する画素駆動回路DCを備えた表示画素PIX(表示パネル10)における駆動制御動作の一例は、まず、書込動作期間において、図示を省略した選択ドライバから選択ラインLsに対して、選択レベル(オンレベル;例えばハイレベル)の選択信号Sselを印加するとともに、該選択信号Sselに同期して図示を省略した電源ドライバからローレベルの供給電圧Vscを供給電圧ライン(アノードライン)Laに対して印加する。
このタイミングに同期して、図示を省略したデータドライバから表示データに応じた電流値を有する階調電流IdataをデータラインLdに供給するように制御する。つまり、データドライバは、表示データに応じた階調電流Idataの電流値を制御するドライバであり、本実施形態においては、供給電圧Vscに対してデータラインLdの電位を低くして、表示画素PIX(画素駆動回路DC)側からデータラインLd方向に階調電流Idataを引き抜くように流すものとする。
これにより、画素駆動回路DCのトランジスタTr11及びTr12がオン動作して、ローレベルの供給電圧Vscが接点N11(トランジスタTr13のゲート端子;キャパシタCsの一端側)に印加されるとともに、階調電流Idataの引き抜き動作によりトランジスタTr12を介してローレベルの供給電圧Vscよりも低電位の電圧レベルが接点N12(トランジスタTr13のソース端子;キャパシタCsの他端側)に印加され、トランジスタTr13にはデータドライバで設定された階調電流Idataが強制的に流されることになる。nチャネル型トランジスタでは一般にドレイン−ソース間を流れる電流の電流値は、ゲート−ソース間の電位に依存するので、トランジスタTr13において、階調電流Idataの電流値に応じた電位差が接点N11及びN12間(トランジスタTr13のゲート−ソース間)に自動的に設定されることになる。
このとき、キャパシタCsには、接点N11及びN12間に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される(充電される)。この蓄積された電荷の量は、書込動作時にトランジスタTr13のドレイン−ソース間を流れる階調電流Idataの電流値によって自動的に設定される。また、このとき、ローレベルの供給電圧Vscは、カソード端子(共通電極17)に印加される共通電位Vcom(接地電位Vgnd)以下であるので、階調電流Idataは、供給電圧ラインLaから、トランジスタTr13のドレイン−ソース間を経由して、有機EL素子OLEDに流れることなくデータラインLdに流れるため、書込動作時にトランジスタTr13のドレイン−ソース間を流れる階調電流Idataの電流値は、書込動作時にデータラインLdに流れる階調電流Idataの電流値と一致する。したがって、有機EL素子OLEDには、順バイアス電圧が印加されないため、書込動作時に有機EL素子OLEDには発光駆動電流が流れず、発光動作は行われない。
次いで、発光動作期間においては、選択ドライバから選択ラインLsに対して、非選択レベル(オフレベル;例えばローレベル)の選択信号Sselを印加するとともに、電源ドライバから供給電圧ラインLaに対して、ハイレベルの供給電圧Vscを印加する。また、このタイミングに同期して、データドライバによる階調電流Idataの供給(引き抜き)動作を停止する。
これにより、トランジスタTr11及びTr12がオフ動作して、接点N11への供給電圧Vscの印加が遮断されるとともに、接点N12への階調電流Idataの引き抜き動作に起因する電圧レベルの印加が遮断されるので、キャパシタCsは、上述した書込動作において蓄積された電荷を保持する。
このように、キャパシタCsが書込動作時に蓄積された電荷(充電電圧)を保持することにより、接点N11及びN12間(トランジスタTr13のゲート−ソース間)の電位差が保持されることになり、トランジスタTr13が階調電流Idataの電流値に応じた電流値を有する電流を流すことができるような状態を維持する。また、供給電圧ラインLaには、共通電圧Vcom(接地電位Vgnd)よりも高い電圧レベルで、かつ、発光動作期間にトランジスタTr13を流れる電流が飽和電流となるようにドレイン−ソース間電位差が十分高くなるような所定の電圧値の供給電圧Vscが印加されると、トランジスタTr13は、書込動作時に蓄積された電荷によるゲート−ソース間電位差によって、書込動作時に流れる階調電流Idataの電流値に応じた発光駆動電流を有機EL素子OLEDの順バイアス方向に流し、有機EL素子OLEDは、階調電流Idataひいては表示データにしたがった輝度で発光動作する。
すなわち、キャパシタCsが、書込動作時に蓄積された充電電圧を発光動作時まで保持しているので、トランジスタTr13は、発光動作時にトランジスタTr12がオフ状態となってデータドライバと電気的な接続を絶たれた場合であっても、上記書込動作時においてデータドライバによって制御されていた階調電流Idataを流す状態を保持し続けることになるため、発光動作時に有機EL素子OLEDに流れる発光駆動電流の電流値は、上記階調電流Idataの電流値にしたがうこととなり、有機EL素子OLEDは次の書込動作時まで表示データに応じた所望の輝度階調で発光する動作を継続する。
そして、このような一連の駆動制御動作を、表示パネル10に2次元配列された全ての表示画素PIX(各色画素PXr、PXg、PXb)について、例えば各行ごとに順次繰り返し実行することにより、所望の画像情報を表示する画像表示動作を実行することができる。
(表示画素のデバイス構造)
次に、上述したような回路構成を有する表示画素(発光駆動回路及び有機EL素子)の具体的なデバイス構造(平面レイアウト及び断面構造)を示し、本発明(上述した各実施形態)の適用について説明する。
図7は、本発明に係るトランジスタパネル及びその製造方法を適用した表示パネルに適用可能な表示画素の一例を示す平面レイアウト図である。ここでは、図5に示した表示画素PIXの赤(R)、緑(G)、青(B)の各色画素PXr、PXg、PXbのうちの、特定の一の色画素の平面レイアウトを示す。図8は、図7に示した平面レイアウトを有する表示画素におけるA−A断面及びB−B断面を示す概略断面図であり、図9は、図7に示した平面レイアウトを有する表示画素におけるC−C断面及びD−D断面を示す概略断面図であり、図10は、図7に示した平面レイアウトを有する表示画素におけるE−E断面及びF−F断面を示す概略断面図である。なお、図7においては、図6に示した画素駆動回路DCの各トランジスタTr11〜Tr13及び各配線層(選択ラインLs、データラインLd、供給電圧ラインLa)等が形成された層を中心に示す。また、図示の都合上、隣接する表示画素の一部を含めた領域を表示する。
図6に示した表示画素PIX(色画素PXr、PXg、PXb)は、具体的には、絶縁性基板11の一面側に設定された画素形成領域(各色画素PXr、PXg、PXbの形成領域;図8に示すRpx参照)において、図7に示すように、平面レイアウトの上方及び下方の各縁辺領域に行方向(図面左右方向)に延在するように、供給電圧ラインLa及び選択ラインLsが配設されるとともに、これらのラインLa、Lsに直交するように、上記平面レイアウトの左方の縁辺領域に列方向(図面上下方向)に延在するようにデータラインLdが配設されている。
ここで、図8(a)、(b)に示すように、供給電圧ラインLaは、共通電極17よりも下層側(絶縁性基板11側)に設けられ、選択ラインLsは、供給電圧ラインLaよりも下層側(絶縁性基板11側)に設けられ、データラインLdは、供給電圧ラインLa及び選択ラインLsよりも下層側に設けられている。ここで、データラインLdは、図6に示した画素駆動回路DCを構成する複数のトランジスタTr11〜Tr13(詳しくは後述する)のゲート電極Tr11g〜Tr13gを形成するためのゲートメタル層をパターニングすることによってゲート電極Tr11g〜Tr13gと同層に同じ工程で形成される。また、選択ラインLsは、上記トランジスタTr11〜Tr13のソース電極Tr11s〜Tr13s及びドレイン電極Tr11d〜Tr13dを形成するためのソース・ドレインメタル層をパターニングすることによってソース電極Tr11s〜Tr13s及びドレイン電極Tr11d〜Tr13dと同層に同じ工程で形成される。
また、表示画素PIXは、図7〜図10に示すように、絶縁性基板11上に図6に示した画素駆動回路DCを構成する複数のトランジスタTr11〜Tr13やキャパシタCs、及び、上述した選択ラインLsやデータラインLdを含む各種配線層が設けられ、当該画素駆動回路DC(トランジスタTr11〜Tr13や配線層等)を被覆するように形成された保護絶縁膜14に形成された画素開口部に、上記画素駆動回路DCに接続されて所定の発光駆動電流が供給される画素電極(例えばアノード電極)15、例えば正孔輸送層16aと電子輸送性発光層16bを積層してなる有機EL層16、及び、各表示画素PIXに共通に設けられ、所定の共通電圧Vcomが印加される共通電極(例えばカソード電極)17からなる有機EL素子OLEDが形成されている。
図7に示した平面レイアウトにおいて、画素駆動回路DCを構成するトランジスタTr11は、当該平面レイアウトの右方の縁辺領域に列方向(図面上下方向)に延在するように配設され、トランジスタTr12は、当該平面レイアウトの左方の縁辺領域に列方向に延在するように配設されている。また、トランジスタTr13は、画素電極15が形成される画素開口部を跨ぐようにゲート電極が形成されて、上記平面レイアウトの左右両方の縁辺領域に列方向に延在するように配設されている。ここで、各トランジスタTr11〜Tr13は、周知の電界効果型の薄膜トランジスタ構造を有し、図8(a)、図9(a)、図10(a)に示すように、各々、絶縁性基板11上に形成されたゲート電極Tr11g〜Tr13gと、ゲート絶縁膜12を介して各ゲート電極Tr11g〜Tr13gに対応する領域に形成された半導体層SM11〜SM13と、該半導体層SM11〜SM13の両端部に延在するように形成されたソース電極Tr11s〜Tr13s及びドレイン電極Tr11d〜Tr13dと、を有している。
なお、各トランジスタTr11〜Tr13のソース電極Tr11s〜Tr13sとドレイン電極Tr11d〜Tr13dが対向する半導体層SM11〜SM13上には当該半導体層SM11〜SM13へのエッチングダメージを防止するための酸化シリコン又は窒化シリコン等のブロッキングレイヤBLが形成され、また、ソース電極Tr11s〜Tr13s及びドレイン電極Tr11d〜Tr13dが接触する半導体層SM11〜SM13上には、当該半導体層SM11〜SM13とソース電極Tr11s〜Tr13s及びドレイン電極Tr11d〜Tr13dとのオーミック接続を実現するためのオーミック層(不純物層)が形成されている。
また、トランジスタTr11〜Tr13のゲート電極Tr11g〜Tr13gは、いずれも同一のゲートメタル層をパターニングすることによって形成され、上述したように、このとき同時にデータラインLdもゲートメタル層をパターニングして形成される。また、トランジスタTr11〜Tr13のソース電極Tr11s〜Tr13s及びドレイン電極Tr11d〜Tr13dは、いずれも同一のソース・ドレインメタル層をパターニングすることによって形成され、上述したように、このとき同時に選択ラインLsもソース・ドレインメタル層をパターニングして形成される。
そして、図6に示した画素駆動回路DCの回路構成に対応するように、トランジスタTr11は、図7、図8(b)、図9、図10(a)に示すように、絶縁性基板11上に形成されたゲート電極Tr11gが画素開口部の外縁に沿って延在してトランジスタTr12のゲート電極Tr12gと一体的に形成されるとともに、図9(b)に示すように、ゲート絶縁膜12及び層間絶縁膜13に設けられたコンタクトホールHL14に埋め込まれたコンタクトメタルCM14、及び、ゲート絶縁膜12上に形成された補助配線CL2を介して、ゲート電極Tr11gが選択ラインLsに接続されている。このコンタクトホールHL14及びコンタクトメタルCM14により形成される接続構造は、上述した第2の実施形態に示した接続構造(図3参照)に対応し、図6に示した回路構成の接点N14を構成する。
また、図9(b)に示すように、トランジスタTr11のソース電極Tr11sは、ゲート絶縁膜12及び層間絶縁膜13に設けられたコンタクトホールHL11に埋め込まれたコンタクトメタルCM11を介して、トランジスタTr13のゲート電極Tr13gに接続されるとともに、ゲート絶縁膜12上に形成されたキャパシタCsの一端側(接点N11側)の電極Ecaに接続されている。このコンタクトホールHL11及びコンタクトメタルCM11により形成される接続構造は、上述した第1の実施形態に示した接続構造(図1参照)に対応し、図6に示した回路構成の接点N11を構成する。
また、トランジスタTr11のドレイン電極Tr11dは、画素開口部の外縁に沿って延在して隣接する表示画素PIXのトランジスタTr13のドレイン電極Tr13dと一体的に形成されるとともに、図8(b)に示すように、層間絶縁膜13に設けられたコンタクトホールHL13に埋め込まれたコンタクトメタルCM13を介して、供給電圧ラインLaに接続されている。このコンタクトホールHL13及びコンタクトメタルCM13により形成される接続構造は、図6に示した回路構成の接点N13を構成する。
トランジスタTr12は、図7、図8(b)、図9(a)、図10に示すように、絶縁性基板11上に形成されたゲート電極Tr12gが上述したようにトランジスタTr11のゲート電極Tr11gと一体的に形成されるとともに、上記接点N14(コンタクトホールHL14及びコンタクトメタルCM14)において選択ラインLsに接続されている。
また、図9(a)に示すように、トランジスタTr12のソース電極Tr12sは、ゲート絶縁膜12上に形成された補助配線CL1、ゲート絶縁膜12及び層間絶縁膜13に設けられたコンタクトホールHL15に埋め込まれたコンタクトメタルCM15を介して、データラインLdに接続されている。このコンタクトホールHL15及びコンタクトメタルCM15により形成される接続構造は、上述した第2の実施形態に示した接続構造(図3参照)に対応し、図6に示した回路構成の接点N15を構成する。
また、図10に示すように、トランジスタTr12のドレイン電極Tr12dは、ゲート絶縁膜12上に形成されたトランジスタTr13のソース電極Tr13sと一体的に形成されるとともに、層間絶縁膜13に設けられたコンタクトホールHL12に埋め込まれたコンタクトメタルCM12を介して、層間絶縁膜13上に形成されたキャパシタCsの他端側(接点N12側)の電極Ecbでもある画素電極15に接続されている。このコンタクトホールHL12及びコンタクトメタルCM12により形成される接続構造は、図6に示した回路構成の接点N12を構成する。
トランジスタTr13は、図7、図8、図9(b)に示すように、絶縁性基板11上に形成されたゲート電極Tr13gが上述したように画素開口部を跨いで形成されるとともに、上記接点N11(コンタクトホールHL11及びコンタクトメタルCM11)においてトランジスタTr11のソース電極Tr11sに接続され、さらに当該ソース電極Tr11sを介してキャパシタCsの一端側(接点N11側)の電極Ecaに接続されている。
また、トランジスタTr13のソース電極Tr13sは、上述したようにトランジスタTr12のドレイン電極Tr12dと一体的に形成されるとともに、図10に示すように、上記接点N12(コンタクトホールHL12及びコンタクトメタルCM12)において画素電極15(キャパシタCsの他端側の電極Ecb)に接続されている。
また、トランジスタTr13のドレイン電極Tr13dは、上述したように隣接する表示画素PIXのトランジスタTr11のドレイン電極Tr11dと一体的に形成されるとともに、図8(b)に示すように、上記接点N13(コンタクトホールHL13及びコンタクトメタルCM13)において供給電圧ラインLaに接続されている。
キャパシタCsは、図8、図9(b)、図10に示すように、上記接点N11(コンタクトホールHL11及びコンタクトメタルCM11)においてトランジスタTr11のソース電極Tr11s及びトランジスタTr13のゲート電極Tr13gに接続された一端側の電極Ecaと、上記接点N12(コンタクトホールHL12及びコンタクトメタルCM12)においてトランジスタTr12のドレイン電極Tr12d及びトランジスタTr13のソース電極Tr13sに接続された画素電極15でもある他端側の電極Ecbと、が層間絶縁膜13を介して対向して延在するように形成されている。
なお、図7〜図10に示した表示画素のデバイス構造において、上述した第2の実施形態に示したように、同層の配線層として絶縁性基板11上に同時に形成されるトランジスタTr11〜Tr13のゲート電極Tr11g〜Tr13g及びデータラインLdからなる第1の導電層は、アルミニウム又はアルミニウム合金からなる単層の導電膜を適用することができ、また、ゲート絶縁膜12上に同時に形成されるトランジスタTr11〜Tr13のソース電極Tr11s〜Tr13s、ドレイン電極Tr11d〜Tr13d及び選択ラインLsからなる第2の導電層は、クロム膜とアルミニウム合金膜の積層構造を適用することができ、また、層間絶縁膜13上に同時に形成される供給電圧ラインLa及びコンタクトメタルCM11〜CM15からなる第3の導電層は、クロム膜とアルミニウム膜の積層構造又はクロム膜とアルミニウム合金膜の積層構造を適用することができる。加えて、ゲート絶縁膜12上に形成される補助配線CL1、CL2は、キャパシタCsの一端側の電極Ecaと同時に形成され、上述したように、例えばITO等の酸化物系の導電膜を適用することができる。
そして、画素駆動回路DCを構成するトランジスタTr11〜Tr13及びキャパシタCs、各配線層が形成された絶縁性基板11上に形成された保護絶縁膜14に開口され、各画素形成領域Rpxに画素電極15(キャパシタCsの他端側の電極Ecb)が露出する画素開口部には、図8〜図10に示すように、例えば正孔輸送層16a及び電子輸送性発光層16bからなる有機EL層16が形成され、さらに、絶縁性基板11上に2次元配列される全ての表示画素PIX(画素電極15)に共通に対向するように共通電極17が形成されている。
ここで、本実施形態においては、有機EL素子OLEDの画素電極15であって、キャパシタCsの他端側の電極Ecb、及び、当該キャパシタCsの一端側の電極EcaがITO等の光透過特性を有する導電膜により構成され、共通電極17が光反射特性を有する導電膜により構成されていることにより、有機EL層16において発光した光を、絶縁性基板11側に出射するボトムエミッション型の発光構造を有する表示パネル(有機ELパネル)を示した。なお、本発明はこれに限定されるものではなく、有機EL層16において発光した光を、絶縁性基板11とは反対側に出射するトップエミッション型の発光構造を有する表示パネルに適用するものであってもよい。この場合、画素電極15でもあるキャパシタCsの他端側の電極Ecbは光反射特性を有する導電膜により構成され、共通電極17が光透過特性を有する導電膜により構成されていればよい。
このような表示パネルによれば、2層以上の配線層間に設けられた複数の絶縁膜(ゲート絶縁膜、層間絶縁膜)に対して1回のエッチング工程を施して連続的にエッチングすることにより、各配線層が露出する単一のコンタクトホールを形成し、最上層となる配線層(供給電圧)を形成する配線金属を当該コンタクトホールに埋め込むことにより、絶縁膜により隔離された各配線層相互を電気的に接続することができるので、1層目と2層目、2層目と3層目の配線層相互を接続するために各絶縁膜に個別にコンタクトホールを設けた接続構造に比較して、エッチング工程を省略することができ、エッチングマスクの数を削減することができるとともに、製造プロセスを簡素化して生産コストの低減を図ることができる。
また、単一のコンタクトホールに埋め込まれる配線金属により複数の配線層相互を電気的に接続することができるので、配線層相互の接触抵抗や配線層の配線抵抗に起因する電圧降下を低減して、表示画質への影響を抑制することができる。ここで、コンタクトホールに埋め込まれた配線金属により接続される配線層相互の間に接触抵抗の低い導電性材料からなる補助配線を介在させることにより、配線層相互の接触抵抗に起因する電圧降下をさらに低減することができるとともに、配線層の配線パターンの設計自由度を向上させることができる。
加えて、当該補助配線としてITO等の酸化物系の透明電極材料を適用し、かつ、表示画素に設けられた発光素子(有機EL素子)を発光駆動するための画素駆動回路を構成する容量成分(キャパシタ)の一方の電極と一体的、又は、同時に形成することにより、当該容量成分を構成する電極を透明電極で形成することができるので、発光部と容量成分とを部分的に又は全面的に重ねて配置することができ、表示パネルの開口率を改善することができる。
なお、上述した表示パネルの具体例においては、表示画素として発光素子である有機EL素子と、複数の薄膜トランジスタ(TFT)からなる画素駆動回路とを備えた場合について説明したが、本発明はこれに限定されるものではなく、表示パネルを構成する基板(絶縁性基板)上に複数の導電層からなる薄膜トランジスタやキャパシタ等の機能素子を備え、当該機能素子により表示画素を駆動するものであれば、液晶表示パネル等の他の表示パネルやデバイスにも良好に適用することができる。