JP2007003792A - 表示装置及びアレイ基板 - Google Patents

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Abstract

【課題】各画素で表示する階調を映像信号の大きさで制御する表示装置において、階調再現性が不十分となるのを抑制する。
【解決手段】本発明の表示装置は、ソース及びドレインの一方が電源端子ＮＤ１に接続された駆動トランジスタＤＲと、画素電極ＰＥと電源端子に接続された対向電極とそれらの間に介在した活性層とを備えた表示素子と、画素電極ＰＥと駆動トランジスタＤＲのソース及びドレインの他方との間に接続されたスイッチングトランジスタＳＷ１とを各々が含んだ複数の画素ＰＸを具備し、各画素ＰＸにおいて、駆動トランジスタＤＲ及びスイッチングトランジスタＳＷ１のソースとドレインとが形成された半導体層ＳＣは一体的に形成されていることを特徴とする。
【選択図】 図３

Description

本発明は、表示装置及びアレイ基板に係り、特にはアクティブマトリクス型表示装置及びそれに用いるアレイ基板に関する。
アクティブマトリクス型有機エレクトロルミネッセンス（ＥＬ）表示装置で画像を表示する場合、例えば、画素を行毎に選択する。画素を選択している選択期間では、その画素に映像信号を書き込む。各画素は、非選択期間において、映像信号に対応した大きさの駆動電流を有機ＥＬ素子に流す。有機ＥＬ素子は、駆動電流の大きさに対応した輝度で発光する。このように、アクティブマトリクス型有機ＥＬ表示装置では、各画素で表示する階調を、映像信号の大きさで制御する。
ところで、アクティブマトリクス型有機ＥＬ表示装置では、映像信号として、電流信号及び電圧信号を利用することができる。
特許文献１には、映像信号として電流信号を利用するアクティブマトリクス型有機ＥＬ表示装置が記載されている。この表示装置の画素は、ｎチャネル電界効果トランジスタである駆動トランジスタと、有機ＥＬ素子と、キャパシタと、第１乃至第３スイッチングトランジスタとを含んでいる。駆動トランジスタと第１スイッチングトランジスタと有機ＥＬ素子とは、低電位電源線と高電位電源線との間で、この順に直列に接続されている。キャパシタは、低電位電源線と駆動トランジスタのゲートとの間に接続されている。第２スイッチングトランジスタは、駆動トランジスタのドレインとゲートとの間に接続されている。第３スイッチングトランジスタは、駆動トランジスタのドレインと映像信号線との間に接続されている。
特許文献２には、映像信号として電圧信号を利用するアクティブマトリクス型有機ＥＬ表示装置が記載されている。この表示装置の画素は、この表示装置の画素は、ｐチャネル電界効果トランジスタである駆動トランジスタと、有機ＥＬ素子と、第１及び第２キャパシタと、第１乃至第３スイッチングトランジスタとを含んでいる。駆動トランジスタと第１スイッチングトランジスタと有機ＥＬ素子とは、高電位電源線と低電位電源線との間で、この順に直列に接続されている。第１キャパシタは、高電位電源線と駆動トランジスタのゲートとの間に接続されている。第２スイッチングトランジスタは、駆動トランジスタのドレインとゲートとの間に接続されている。第２キャパシタの一方の電極は、駆動トランジスタのゲートに接続されている。第３スイッチングトランジスタは、映像信号線と第２キャパシタの一方の電極との間に接続されている。
特許文献１に記載された有機ＥＬ表示装置では、画素間で駆動トランジスタの閾値電圧及び移動度がばらついていたとしても、それらのばらつきに起因して、有機ＥＬ素子に流す駆動電流の大きさがばらつくことはない。また、特許文献２に記載された有機ＥＬ表示装置では、画素間で駆動トランジスタの閾値電圧がばらついていたとしても、そのばらつきに起因して、有機ＥＬ素子に流す駆動電流の大きさがばらつくことはない。したがって、これら有機ＥＬ表示装置によると、優れた発光輝度均一性を実現できる筈である。
しかしながら、本発明者は、これら有機ＥＬ表示装置であっても、十分な発光輝度均一性を実現できない可能性があることを見い出している。
米国特許第６３７３４５４号明細書 米国特許第６２２９５０６号明細書
本発明の目的は、各画素で表示する階調を映像信号の大きさで制御する表示装置において、発光輝度均一性が不十分となるのを抑制することにある。
本発明の第１側面によると、ソース及びドレインの一方が第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを備えた表示素子と、前記画素電極と前記駆動トランジスタのソース及びドレインの他方との間に接続された第１スイッチングトランジスタとを各々が含んだ複数の画素を具備し、前記複数の画素のそれぞれにおいて、前記駆動トランジスタと前記第１スイッチングトランジスタとは、それらのソース及びドレインが形成された半導体層同士を一体化させていることを特徴とする表示装置が提供される。
本発明の第２側面によると、複数の画素と、前記複数の画素が形成する列に沿って配列した複数の映像信号線と、前記複数の画素が形成する行に沿って配列した複数の第１及び第２走査信号線とを具備し、前記複数の画素のそれぞれは、ソース及びドレインの一方が第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを備えた表示素子と、前記画素電極と前記駆動トランジスタのソース及びドレインの他方との間に接続され且つゲートが前記第１走査信号線に接続された第１スイッチングトランジスタと、前記駆動トランジスタのドレインとゲートとの間に接続され且つゲートが前記第２走査信号線に接続された第２スイッチングトランジスタと、入力端子が前記映像信号線に接続された第３スイッチングトランジスタと、前記駆動トランジスタのゲートと定電位端子との間に接続された第１キャパシタとを含み、前記複数の画素のそれぞれにおいて、前記第１キャパシタは、その画素が含む前記第１スイッチングトランジスタのゲートが接続された前記第１走査信号線と、その画素が含む前記第２スイッチングトランジスタのゲートが接続された前記第２走査信号線との間に配置されていることを特徴とする表示装置が提供される。
本発明の第３側面によると、ソース及びドレインの一方が第１電源端子に接続された駆動トランジスタと、画素電極と、前記画素電極と前記駆動トランジスタのソース及びドレインの他方との間に接続された第１スイッチングトランジスタとを各々が含んだ複数の画素回路を具備し、前記複数の画素回路のそれぞれにおいて、前記駆動トランジスタと前記第１スイッチングトランジスタとは、それらのソース及びドレインが形成された半導体層同士を一体化させていることを特徴とするアレイ基板が提供される。
本発明の第４側面によると、複数の画素回路と、前記複数の画素回路が形成する列に沿って配列した複数の映像信号線と、前記複数の画素回路が形成する行に沿って配列した複数の第１及び第２走査信号線とを具備し、前記複数の画素回路のそれぞれは、ソース及びドレインの一方が第１電源端子に接続された駆動トランジスタと、画素電極と、前記画素電極と前記駆動トランジスタのソース及びドレインの他方との間に接続され且つゲートが前記第１走査信号線に接続された第１スイッチングトランジスタと、前記駆動トランジスタのドレインとゲートとの間に接続され且つゲートが前記第２走査信号線に接続された第２スイッチングトランジスタと、入力端子が前記映像信号線に接続された第３スイッチングトランジスタと、前記駆動トランジスタのゲートと定電位端子との間に接続された第１キャパシタとを含み、前記複数の画素回路のそれぞれにおいて、前記第１キャパシタは、その画素回路が含む前記第１スイッチングトランジスタのゲートが接続された前記第１走査信号線と、その画素回路が含む前記第２スイッチングトランジスタのゲートが接続された前記第２走査信号線との間に配置されていることを特徴とするアレイ装置が提供される。
本発明によると、各画素で表示する階調を映像信号の大きさで制御する表示装置において、発光輝度均一性が不十分となるのを抑制することができる。
以下、本発明の態様について、図面を参照しながら詳細に説明する。なお、各図において、同様又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
図１は、本発明の第１態様に係る表示装置を概略的に示す平面図である。図２は、図１の表示装置に採用可能な構造の一例を概略的に示す断面図である。図３は、図１の表示装置が含む画素に採用可能な構造の一例を概略的に示す平面図である。
なお、図２では、表示装置を、その表示面，すなわち前面又は光出射面，が下方を向き、背面が上方を向くように描いている。また、図３には、表示面側から見た画素の構造を描いている。
この表示装置は、アクティブマトリクス型駆動方式を採用した下面発光型の有機ＥＬ表示装置である。この有機ＥＬ表示装置は、図１に示すように、表示パネルＤＰと、映像信号線ドライバＸＤＲと、走査信号線ドライバＹＤＲとを含んでいる。
表示パネルＤＰは、図１及び図２に示すように、例えば、ガラス基板などの絶縁基板ＳＵＢを含んでいる。
基板ＳＵＢ上には、図２に示すように、アンダーコート層ＵＣが形成されている。アンダーコート層ＵＣは、例えば、基板ＳＵＢ上にＳｉＮx層とＳｉＯx層とをこの順に積層してなる。
アンダーコート層ＵＣ上では、図２及び図３に示す半導体層ＳＣが、後述する画素ＰＸに対応して配列している。各半導体層ＳＣは、例えば、ｐ型領域とｎ型領域とを含んだポリシリコン層である。この例では、半導体層ＳＣのうち、参照符号Ｇで示す部材と向き合っている領域はイントリンシック領域であり、それ以外の領域はｐ+型領域である。
アンダーコート層ＵＣ上では、図３に示す電極Ｅａが、画素ＰＸに対応してさらに配列している。電極Ｅａは、例えば、ｎ+型ポリシリコン層である。
半導体層ＳＣ及び電極Ｅａは、図２に示すゲート絶縁膜ＧＩで被覆されている。ゲート絶縁膜ＧＩは、例えばＴＥＯＳ（TetraEthyl OrthoSilicate）などを用いて形成することができる。
ゲート絶縁膜ＧＩ上には、図１及び図３に示す走査信号線ＳＬ１及びＳＬ２が形成されている。走査信号線ＳＬ１及びＳＬ２は、図１に示すように、各々が画素ＰＸの行方向（Ｘ方向）に延びており、画素ＰＸの列方向（Ｙ方向）に交互に配列している。走査信号線ＳＬ１及びＳＬ２は、例えばＭｏＷなどからなる。
ゲート絶縁膜ＧＩ上には、図３に示す電極Ｅｂがさらに配置されている。電極Ｅｂは画素ＰＸに対応して配列している。また、各電極Ｅｂは、同一の半導体層ＳＣと交差した走査信号線ＳＬ１及びＳＬ２間に位置している。電極Ｅｂは、例えばＭｏＷなどからなる。電極Ｅｂは、走査信号線ＳＬ１及びＳＬ２と同一の工程で形成することができる。
図３に示すように、各画素ＰＸ内で、走査信号線ＳＬ１と半導体層ＳＣとは１箇所で交差し、走査信号線ＳＬ２と半導体層ＳＣとは２箇所で交差している。また、図３に示すように、各画素ＰＸ内で、電極Ｅｂは電極Ｅａと向き合うと共に、半導体層ＳＣと１箇所で交差している。
走査信号線ＳＬ１と半導体層ＳＣとの交差部は図１乃至図３に示す第１スイッチングトランジスタＳＷ１を構成しており、走査信号線ＳＬ２と半導体層ＳＣとの交差部は図１及び図３に示す第２スイッチングトランジスタＳＷ２と第３スイッチングトランジスタＳＷ３とを構成している。また、電極Ｅａ及びＥｂとそれらの間に介在した絶縁膜ＧＩとは図１及び図３に示すキャパシタＣ１を構成しており、電極Ｅｂと半導体層ＳＣとの交差部は図１及び図３に示す駆動トランジスタＤＲを構成している。
なお、この例では、駆動トランジスタＤＲ及びスイッチングトランジスタＳＷ１乃至ＳＷ３は、トップゲート型のｐチャネル薄膜トランジスタである。また、走査信号線ＳＬ１及びＳＬ２並びに電極Ｅｂのうち参照符号Ｇで示す部分は、薄膜トランジスタのゲートである。
ゲート絶縁膜ＧＩ、走査信号線ＳＬ１及びＳＬ２、並びに電極Ｅｂは、図２に示す層間絶縁膜ＩＩで被覆されている。層間絶縁膜ＩＩは、例えばプラズマＣＶＤ法などにより成膜されたＳｉＯxなどからなる。
層間絶縁膜ＩＩ上には、図１及び図３に示す映像信号線ＤＬと電源線ＰＳＬとが形成されている。映像信号線ＤＬは、図１に示すように、各々がＹ方向に延びており、Ｘ方向に配列している。電源線ＰＳＬは、この例では、図３に示すように、各々がＹ方向に延びており、Ｘ方向に配列している。
層間絶縁膜ＩＩ上には、図３に示すソース電極ＳＥと、図２及び図３に示すドレイン電極ＤＥとがさらに形成されている。この例では、１つの画素ＰＸは、１つのソース電極ＳＥと１つのドレイン電極ＤＥとを含んでいる。
ソース電極ＳＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに設けられたコンタクトホールを介してスイッチングトランジスタＳＷ２のソースに接続されており、層間絶縁膜ＩＩに設けられたコンタクトホールを介して電極Ｅｂに接続されている。ドレイン電極ＤＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに設けられたコンタクトホールを介してスイッチングトランジスタＳＷ１のドレインに接続されている。
映像信号線ＤＬと電源線ＰＳＬとソース電極ＳＥとドレイン電極ＤＥとは、例えば、Ｍｏ／Ａｌ／Ｍｏの三層構造を有している。これらは、同一工程で形成可能である。
映像信号線ＤＬと電源線ＰＳＬとソース電極ＳＥとドレイン電極ＤＥとは、図２に示すパッシベーション膜ＰＳで被覆されている。パッシベーション膜ＰＳは、例えばＳｉＮxなどからなる。
パッシベーション膜ＰＳ上では、図２及び図３に示す画素電極ＰＥが、画素ＰＸに対応して配列している。各画素電極ＰＥは、パッシベーション膜ＰＳに設けたコンタクトホールを介して、ドレイン電極ＤＥに接続されている。
画素電極ＰＥは、この例では光透過性の前面電極である。また、画素電極ＰＥは、この例では陽極である。画素電極ＰＥの材料としては、例えば、ＩＴＯ（Indium Tin Oxide）などの透明導電性酸化物を使用することができる。
パッシベーション膜ＰＳ上には、さらに、図２に示す隔壁絶縁層ＰＩが形成されている。隔壁絶縁層ＰＩには、画素電極ＰＥに対応した位置に貫通孔が設けられているか、或いは、画素電極ＰＥが形成する列又は行に対応した位置にスリットが設けられている。ここでは、一例として、隔壁絶縁層ＰＩには、画素電極ＰＥに対応した位置に貫通孔が設けられていることとする。
隔壁絶縁層ＰＩは、例えば、有機絶縁層である。隔壁絶縁層ＰＩは、例えば、フォトリソグラフィ技術を用いて形成することができる。
画素電極ＰＥ上には、活性層として、発光層を含んだ有機物層ＯＲＧが形成されている。発光層は、例えば、発光色が赤色、緑色、又は青色のルミネセンス性有機化合物を含んだ薄膜である。この有機物層ＯＲＧは、発光層に加え、正孔注入層、正孔輸送層、正孔ブロッキング層、電子輸送層、電子注入層などもさらに含むことができる。
隔壁絶縁層ＰＩ及び有機物層ＯＲＧは、対向電極ＣＥで被覆されている。この例では、対向電極ＣＥは、画素ＰＸ間で互いに接続された電極，すなわち共通電極，である。また、この例では、対向電極ＣＥは、陰極であり且つ光反射性の背面電極である。対向電極ＣＥは、例えば、パッシベーション膜ＰＳと隔壁絶縁層ＰＩとに設けられたコンタクトホールを介して、映像信号線ＤＬと同一の層上に形成された電極配線（図示せず）に電気的に接続されている。各々の有機ＥＬ素子ＯＬＥＤは、画素電極ＰＥと、有機物層ＯＲＧと、対向電極ＣＥとを含んでいる。
各画素ＰＸは、図１に示すように、駆動トランジスタＤＲと、スイッチングトランジスタＳＷ１乃至ＳＷ３と、有機ＥＬ素子ＯＬＥＤと、キャパシタＣ１とを含んでいる。上記の通り、この例では、駆動トランジスタＤＲ及びスイッチングトランジスタＳＷ１乃至ＳＷ３はｐチャネル薄膜トランジスタである。
駆動トランジスタＤＲとスイッチングトランジスタＳＷ１と有機ＥＬ素子ＯＬＥＤとは、第１電源端子ＮＤ１と第２電源端子ＮＤ２との間で、この順に直列に接続されている。この例では、電源端子ＮＤ１は高電位電源端子であり、電源端子ＮＤ２は低電位電源端子である。
スイッチングトランジスタＳＷ１のゲートは、走査信号線ＳＬ１に接続されている。スイッチングトランジスタＳＷ２は駆動トランジスタＤＲのドレインとゲートとの間に接続されており、そのゲートは走査信号線ＳＬ２に接続されている。スイッチングトランジスタＳＷ３は映像信号線ＤＬと駆動トランジスタＤＲのドレインとの間に接続されており、そのゲートは走査信号線ＳＬ２に接続されている。
キャパシタＣ１は、駆動トランジスタＤＲのゲートと定電位端子ＮＤ１’との間に接続されている。この例では、定電位端子ＮＤ１’は、電源端子ＮＤ１に接続されている。
なお、この表示パネルＤＰから対向電極ＣＥや有機物層ＯＲＧを除いた構造がアレイ基板に相当している。また、画素ＰＸから対向電極ＣＥや有機物層ＯＲＧを除いたものが画素回路に相当している。
映像信号線ドライバＸＤＲ及び走査信号線ドライバＹＤＲは、この例では、表示パネルＤＰにＣＯＧ（chip on glass）実装している。映像信号線ドライバＸＤＲ及び走査信号線ドライバＹＤＲは、ＣＯＧ実装する代わりに、ＴＣＰ（tape carrier package）実装してもよい。
映像信号線ドライバＸＤＲには、映像信号線ＤＬが接続されている。この例では、映像信号線ドライバＸＤＲには、電源線ＰＳＬがさらに接続されている。映像信号線ドライバＸＤＲは、映像信号線ＤＬに映像信号として電流信号を出力するとともに、電源線ＰＳＬに電源電圧を供給する。
走査信号線ドライバＹＤＲには、走査信号線ＳＬ１及びＳＬ２が接続されている。走査信号線ドライバＹＤＲは、走査信号線ＳＬ１及びＳＬ２にそれぞれ第１及び第２走査信号として電圧信号を出力する。
この有機ＥＬ表示装置で画像を表示する場合、例えば、走査信号線ＳＬ１及びＳＬ２の各々を線順次駆動する。すなわち、画素ＰＸを行毎に走査（選択）する。各画素ＰＸの選択期間では書込動作を行い、非選択期間では表示動作を行う。
或る画素ＰＸを選択する選択期間では、まず、走査信号線ドライバＹＤＲから、先の画素ＰＸが接続された走査信号線ＳＬ１にスイッチングトランジスタＳＷ１を開く（非導通状態とする）走査信号を電圧信号として出力し、続いて、先の画素ＰＸが接続された走査信号線ＳＬ２にスイッチングトランジスタＳＷ２及びＳＷ３を閉じる（導通状態とする）走査信号を電圧信号として出力する。この状態で、映像信号線ドライバＸＤＲから、先の画素ＰＸが接続された映像信号線ＤＬに映像信号を電流信号（書込電流）として出力し、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsを、先の映像信号Ｉsigに対応した大きさに設定する。その後、走査信号線ドライバＹＤＲから、先の画素ＰＸが接続された走査信号線ＳＬ２にスイッチングトランジスタＳＷ２及びＳＷ３を開く走査信号を電圧信号として出力し、続いて、先の画素ＰＸが接続された走査信号線ＳＬ１にスイッチングトランジスタＳＷ１を閉じる走査信号を電圧信号として出力する。これにより、選択期間を終了する。
非選択期間では、スイッチングトランジスタＳＷ１は閉じたままとし、スイッチングトランジスタＳＷ２及びＳＷ３は開いたままとする。非選択期間では、有機ＥＬ素子ＯＬＥＤには、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsに対応した大きさの駆動電流Ｉdrvが流れる。有機ＥＬ素子ＯＬＥＤは、駆動電流Ｉdrvの大きさに対応した輝度で発光する。
さて、この表示装置は、画素ＰＸに図３の構造を採用している。そのため、この表示装置は、階調再現性に優れている。これについて、図３と図４とを対比しながら説明する。
図４は、比較例に係る表示装置の画素を概略的に示す平面図である。比較例に係る表示装置は、以下の点を除き、図１乃至図３を参照しながら説明した表示装置とほぼ同様の構造を有している。
図４に示すように、比較例に係る表示装置では、各画素ＰＸは、１つの半導体層ＳＣではなく、２つの半導体層ＳＣを含んでいる。各画素ＰＸ内で、一方の半導体層ＳＣは、走査信号線ＳＬ１と１箇所で交差し、走査信号線ＳＬ２と２箇所で交差している。また、各画素ＰＸ内で、他方の半導体層ＳＣは、電極Ｅｂと１箇所で交差している。走査信号線ＳＬ１と半導体層ＳＣとの交差部はスイッチングトランジスタＳＷ１を構成しており、走査信号線ＳＬ２と半導体層ＳＣとの交差部はスイッチングトランジスタＳＷ２及びＳＷ３を構成している。また、電極Ｅｂと半導体層ＳＣとの交差部は駆動トランジスタＤＲを構成している。
各電極Ｅｂは、同一の半導体層ＳＣと交差した走査信号線ＳＬ１及びＳＬ２間には位置していない。各電極Ｅｂは、或る画素ＰＸに接続された走査信号線ＳＬ１と、その画素ＰＸとＹ方向に隣り合う画素ＰＸに接続された走査信号線ＳＬ２との間に位置している。
また、各画素ＰＸは、１つのソース電極ＳＥと１つのドレイン電極ＤＥとに加え、ソース電極とドレイン電極とを兼ねた１つの電極ＳＤをさらに含んでいる。電極ＳＤは、ソース電極ＳＥ及びドレイン電極ＤＥと同一の材料からなる。また、電極ＳＤは、画素ＰＸが含む２つの半導体層ＳＣ同士を接続している。具体的には、電極ＳＤは、駆動トランジスタＤＲのドレインとスイッチングトランジスタＳＷ１のソースとの間に接続されている。
このように、図４の画素ＰＸでは、電極Ｅｂを、或る画素ＰＸに接続された走査信号線ＳＬ１と、その画素ＰＸとＹ方向に隣り合う画素ＰＸに接続された走査信号線ＳＬ２との間に配置している。そのため、駆動トランジスタＤＲのドレインとスイッチングトランジスタＳＷ１のソースとを接続する導電路は、走査信号線ＳＬ２を横切らなければならない。
この導電路には、選択期間においては書込電流が流れ、非選択期間においては駆動電流が流れる。すなわち、この導電路は、選択期間及び非選択期間の双方で利用する。そのため、この導電路の導電性は、選択期間と非選択期間とで一定であることが必要である。また、配線容量などを低減する観点では、この導電路は走査信号線ＳＬ２からより遠くに配置することが有利である。したがって、図４の画素ＰＸでは、この導電路として、半導体層ＳＣは使用せず、電極ＳＤを使用している。
通常、ゲート絶縁膜ＧＩ及び層間絶縁膜ＩＩのコンタクトホールはエッチングを利用して形成するため、電極ＳＤと半導体層ＳＣとのコンタクト抵抗は比較的大きなばらつきを生じる。また、このコンタクト抵抗により選択期間に駆動トランジスタＤＲを流れる書込電流と非選択期間に駆動トランジスタＤＲを流れる発光電流とにずれが生じ、コンタクト抵抗のばらつきがこのずれ量のばらつきにつながる、つまりは、書込電流が同じであっても発光電流が異なることがある。それゆえ、画素ＰＸに図４の構造を採用した表示装置では、十分な発光輝度の均一性を有する表示をすることが難しい。
これに対し、図３の画素ＰＸは、電極ＳＤを含んでいない。それゆえ、画素ＰＸに図３の構造を採用した図１及び図２の表示装置では、電極ＳＤと半導体層ＳＣとのコンタクト抵抗に起因して発光輝度の均一性が不十分となることはない。すなわち、本態様によると、発光輝度の均一性が不十分となるのを抑制することが可能である。
また、図３の構造は、図４の電極ＳＤを含んでいないのに加え、図４の構造と比較して、コンタクトホールの数がより少ない。画素ＰＸの面積に対して電極ＳＤやコンタクトホールが占める面積の割合は比較的大きいので、図３の構造は、図４の構造と比較して、高精細化や開口率の向上に有利である。
次に、本発明の第２態様について説明する。
図５は、本発明の第２態様に係る表示装置を概略的に示す平面図である。図６は、図５の表示装置が含む画素に採用可能な構造の一例を概略的に示す平面図である。なお、図６には、表示面側から見た画素の構造を描いている。
この表示装置は、アクティブマトリクス型駆動方式を採用した下面発光型の有機ＥＬ表示装置である。この表示装置は、映像信号として電圧信号を出力する映像信号線ドライバＸＤＲを使用すると共に、表示パネルＤＰに以下の構造を採用していること以外は、第１態様に係る表示装置とほぼ同様の構造を有している。
この表示パネルＤＰでは、アンダーコート層ＵＣとゲート絶縁膜ＧＩとの間に、画素ＰＸ毎に１つの半導体層ＳＣを配置する代わりに、画素ＰＸ毎に２つの半導体層ＳＣを配置している。また、アンダーコート層ＵＣとゲート絶縁膜ＧＩとの間には、図３に示す電極Ｅａの代わりに、図６に示す電極Ｅａ１及びＥａ２を配置している。電極Ｅａ１及びＥａ２は、電極Ｅｂと向き合っている。
ゲート絶縁膜ＧＩと層間絶縁膜ＩＩとの間には、走査信号線ＳＬ３をさらに配置している。走査信号線ＳＬ３は、Ｘ方向に延びており、画素ＰＸの行に対応してＹ方向に配列している。
図６に示すように、各画素ＰＸ内で、一方の半導体層ＳＣは、走査信号線ＳＬ１と１箇所で交差し、走査信号線ＳＬ２と１箇所で交差し、走査信号線ＳＬ３とは交差していない。また、図６に示すように、各画素ＰＸ内で、他方の半導体層ＳＣは、走査信号線ＳＬ１及びＳＬ２とは交差しておらず、走査信号線ＳＬ３と１箇所で交差している。
走査信号線ＳＬ１と半導体層ＳＣとの交差部は第１スイッチングトランジスタＳＷ１を構成しており、走査信号線ＳＬ２と半導体層ＳＣとの交差部は第２スイッチングトランジスタＳＷ２を構成しており、走査信号線ＳＬ３と半導体層ＳＣとの交差部は第３スイッチングトランジスタＳＷ３を構成している。また、電極Ｅａ１及びＥｂとそれらの間に介在した絶縁膜ＧＩとはキャパシタＣ１を構成しており、電極Ｅａ２及びＥｂとそれらの間に介在した絶縁膜ＧＩとはキャパシタＣ２を構成しており、電極Ｅｂと半導体層ＳＣとの交差部は駆動トランジスタＤＲを構成している。
層間絶縁膜ＩＩとパッシベーション膜ＰＳとの間には、画素ＰＸ毎に１つのソース電極ＳＥと１つのドレイン電極ＤＥとを配置する代わりに、画素ＰＸ毎に２つのソース電極ＳＥと１つのドレイン電極ＤＥとを配置している。
一方のソース電極ＳＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに設けられたコンタクトホールを介してスイッチングトランジスタＳＷ２のソースに接続されており、層間絶縁膜ＩＩに設けられたコンタクトホールを介して電極Ｅｂに接続されている。他方のソース電極ＳＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに設けられたコンタクトホールを介して、スイッチングトランジスタＳＷ３のソースと電極Ｅａ２とに接続されている。ドレイン電極ＤＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに設けられたコンタクトホールを介してスイッチングトランジスタＳＷ１のドレインに接続されている。このドレイン電極ＤＥには、パッシベーション膜ＰＳに設けられたコンタクトホールを介して画素電極ＰＥが接続されている。
各画素ＰＸは、図５に示すように、駆動トランジスタＤＲと、スイッチングトランジスタＳＷ１乃至ＳＷ３と、有機ＥＬ素子ＯＬＥＤと、キャパシタＣ１及びＣ２とを含んでいる。この例では、駆動トランジスタＤＲ及びスイッチングトランジスタＳＷ１乃至ＳＷ３はｐチャネル薄膜トランジスタである。
駆動トランジスタＤＲとスイッチングトランジスタＳＷ１と有機ＥＬ素子ＯＬＥＤとは、第１電源端子ＮＤ１と第２電源端子ＮＤ２との間で、この順に直列に接続されている。この例では、電源端子ＮＤ１は高電位電源端子であり、電源端子ＮＤ２は低電位電源端子である。
スイッチングトランジスタＳＷ１のゲートは、走査信号線ＳＬ１に接続されている。スイッチングトランジスタＳＷ２は駆動トランジスタＤＲのドレインとゲートとの間に接続されており、そのゲートは走査信号線ＳＬ２に接続されている。
キャパシタＣ１は、駆動トランジスタＤＲのゲートと定電位端子ＮＤ１’との間に接続されている。この例では、定電位端子ＮＤ１’は、電源端子ＮＤ１に接続されている。
スイッチングトランジスタＳＷ３とキャパシタＣ２とは、映像信号線ＤＬと駆動トランジスタＤＲのゲートとの間で、この順に直列に接続されている。スイッチングトランジスタＳＷ３のゲートは、走査信号線ＳＬ３に接続されている。
なお、この表示パネルＤＰから対向電極ＣＥや有機物層ＯＲＧを除いた構造がアレイ基板に相当している。また、画素ＰＸから対向電極ＣＥや有機物層ＯＲＧを除いたものが画素回路に相当している。
この有機ＥＬ表示装置で画像を表示する場合、例えば、走査信号線ＳＬ１乃至ＳＬ３の各々を線順次駆動する。すなわち、画素ＰＸを行毎に走査（選択）する。各画素ＰＸの選択期間ではリセット動作と書込動作とを順次行い、非選択期間では表示動作を行う。
或る画素ＰＸを選択する選択期間では、まず、走査信号線ドライバＹＤＲから、先の画素ＰＸが接続された走査信号線ＳＬ１にスイッチングトランジスタＳＷ１を開く走査信号を電圧信号として出力する。
続いて、先の画素ＰＸが接続された走査信号線ＳＬ２及びＳＬ３にスイッチングトランジスタＳＷ２及びＳＷ３を閉じる走査信号を電圧信号として出力する。この状態で、映像信号線ドライバＸＤＲから、先の画素ＰＸが接続された映像信号線ＤＬにリセット信号を電圧信号として出力する。これにより、映像信号線ＤＬの電位をリセット電位Ｖrstに設定する。また、駆動トランジスタＤＲのソース−ドレイン間に電流が流れなくなるまでこの状態を継続することにより、駆動トランジスタＤＲのゲート−ソース間電圧をその閾値電圧Ｖthに設定する。
次に、走査信号線ドライバＹＤＲから、先の画素ＰＸが接続された走査信号線ＳＬ２にスイッチングトランジスタＳＷ２を開く走査信号を電圧信号として出力する。この状態で、映像信号線ドライバＸＤＲから、先の画素ＰＸが接続された映像信号線ＤＬに映像信号を電圧信号として出力する。これにより、映像信号線ＤＬの電位を書込電位Ｖsigに設定すると共に、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsを、閾値電圧Ｖthに書込電位Ｖsigとリセット電位Ｖrstとの差を加えた値Ｖth＋Ｖsig−Ｖrstに設定する。
その後、走査信号線ドライバＹＤＲから、先の画素ＰＸが接続された走査信号線ＳＬ３にスイッチングトランジスタＳＷ３を開く走査信号を電圧信号として出力し、続いて、先の画素ＰＸが接続された走査信号線ＳＬ１にスイッチングトランジスタＳＷ１を閉じる走査信号を電圧信号として出力する。これにより、選択期間を終了する。
非選択期間では、スイッチングトランジスタＳＷ１は閉じたままとし、スイッチングトランジスタＳＷ２及びＳＷ３は開いたままとする。非選択期間では、有機ＥＬ素子ＯＬＥＤには、駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsに対応した大きさの駆動電流Ｉdrvが流れる。有機ＥＬ素子ＯＬＥＤは、駆動電流Ｉdrvの大きさに対応した輝度で発光する。
さて、この表示装置は、画素ＰＸに図６の構造を採用している。そのため、この表示装置は、階調再現性に優れている。これについて、図６と図７とを対比しながら説明する。
図７は、比較例に係る表示装置の画素を概略的に示す平面図である。比較例に係る表示装置は、以下の点を除き、図５及び図６を参照しながら説明した表示装置とほぼ同様の構造を有している。
図７に示すように、比較例に係る表示装置では、各画素ＰＸは、２つの半導体層ＳＣではなく、３つの半導体層ＳＣを含んでいる。各画素ＰＸ内で、第１半導体層ＳＣは、走査信号線ＳＬ１と１箇所で交差し、走査信号線ＳＬ２と１箇所で交差し、走査信号線ＳＬ３とは交差していない。また、各画素ＰＸ内で、第２半導体層ＳＣは、走査信号線ＳＬ１及びＳＬ２とは交差しておらず、走査信号線ＳＬ３と１箇所で交差している。さらに、各画素ＰＸ内で、第３半導体層ＳＣは、走査信号線ＳＬ１乃至ＳＬ３とは交差しておらず、電極Ｅｂと１箇所で交差している。走査信号線ＳＬ１と半導体層ＳＣとの交差部はスイッチングトランジスタＳＷ１を構成しており、走査信号線ＳＬ２と半導体層ＳＣとの交差部はスイッチングトランジスタＳＷ２及びＳＷ３を構成している。また、電極Ｅｂと半導体層ＳＣとの交差部は駆動トランジスタＤＲを構成している。
電極Ｅｂは、同一の画素ＰＸに接続された走査信号線ＳＬ１及びＳＬ２間であり且つその画素ＰＸに接続された走査信号線ＳＬ１及びＳＬ３間には位置していない。各電極Ｅｂは、同一の画素ＰＸに接続された走査信号線ＳＬ１及びＳＬ３間であり且つその画素ＰＸに接続された走査信号線ＳＬ２及びＳＬ３間に位置している。
また、各画素ＰＸは、２つのソース電極ＳＥと１つのドレイン電極ＤＥとに加え、ソース電極とドレイン電極とを兼ねた１つの電極ＳＤをさらに含んでいる。電極ＳＤは、ソース電極ＳＥ及びドレイン電極ＤＥと同一の材料からなる。また、電極ＳＤは、画素ＰＸが含む２つの半導体層ＳＣ同士を接続している。具体的には、電極ＳＤは、駆動トランジスタＤＲのドレインとスイッチングトランジスタＳＷ１のソースとの間に接続されている。
このように、図７の画素ＰＸでは、電極Ｅｂを、同一の画素ＰＸに接続された走査信号線ＳＬ１及びＳＬ３間であり且つその画素ＰＸに接続された走査信号線ＳＬ２及びＳＬ３間に配置している。そのため、図４の画素ＰＸと同様に、駆動トランジスタＤＲのドレインとスイッチングトランジスタＳＷ１のソースとを接続する導電路は、走査信号線ＳＬ２を横切らなければならない。
図７の画素ＰＸでは、図４の画素ＰＸと同様、この導電路として電極ＳＤを使用している。そのため、この画素ＰＸでは、電極ＳＤと半導体層ＳＣとのコンタクト抵抗のばらつきが比較的大きい。また、このコンタクト抵抗は、駆動トランジスタの閾値電圧Ｖthに駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsを設定するリセット動作の完了時間に影響を与える、逆の言い方をすると、限られたリセット期間内での駆動トランジスタＤＲのゲート−ソース間電圧Ｖgsの設定はコンタクト抵抗のばらつきに依存することになる。その結果、閾値電圧Ｖthのばらつきの補償が不十分になり、同一信号電圧の場合でも発光電流が異なることがある。それゆえ、画素ＰＸに図７の構造を採用した表示装置では、発光輝度の均一性が不十分になり易い。
これに対し、図６の画素ＰＸは、電極ＳＤを含んでいない。それゆえ、画素ＰＸに図６の構造を採用した図５の表示装置では、電極ＳＤと半導体層ＳＣとのコンタクト抵抗に起因して階調再現性が不十分となることはない。すなわち、本態様によると、発光輝度の均一性が不十分となるのを抑制することが可能である。
また、図６の構造は、図７の電極ＳＤを含んでいないのに加え、図７の構造と比較して、コンタクトホールの数がより少ない。画素ＰＸの面積に対して電極ＳＤやコンタクトホールが占める面積の割合は比較的大きいので、図６の構造は、図７の構造と比較して、高精細化や開口率の向上に有利である。
本発明の第１態様に係る表示装置を概略的に示す平面図。 図１の表示装置に採用可能な構造の一例を概略的に示す断面図。 図１の表示装置が含む画素に採用可能な構造の一例を概略的に示す平面図。 比較例に係る表示装置の画素を概略的に示す平面図。 本発明の第２態様に係る表示装置を概略的に示す平面図。 図５の表示装置が含む画素に採用可能な構造の一例を概略的に示す平面図。 比較例に係る表示装置の画素を概略的に示す平面図。
符号の説明
Ｃ１…キャパシタ、Ｃ２…キャパシタ、ＣＥ…対向電極、ＤＥ…ドレイン電極、ＤＬ…映像信号線、ＤＰ…表示パネル、ＤＲ…駆動トランジスタ、Ｅａ…電極、Ｅａ１…電極、Ｅａ２…電極、Ｅｂ…電極、Ｇ…ゲート、ＧＩ…ゲート絶縁膜、ＩＩ…層間絶縁膜、ＮＤ１…電源端子、ＮＤ１’…定電位端子、ＮＤ２…電源端子、ＯＬＥＤ…有機ＥＬ素子、ＯＲＧ…有機物層、ＰＥ…画素電極、ＰＩ…隔壁絶縁層、ＰＳ…パッシベーション膜、ＰＳＬ…電源線、ＰＸ…画素、ＳＣ…半導体層、ＳＤ…電極、ＳＥ…ソース電極、ＳＬ１…走査信号線、ＳＬ２…走査信号線、ＳＬ３…走査信号線、ＳＵＢ…絶縁基板、ＳＷ１…スイッチングトランジスタ、ＳＷ２…スイッチングトランジスタ、ＳＷ３…スイッチングトランジスタ、ＵＣ…アンダーコート層、ＸＤＲ…映像信号線ドライバ、ＹＤＲ…走査信号線ドライバ。

Claims (15)

  1. ソース及びドレインの一方が第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを備えた表示素子と、前記画素電極と前記駆動トランジスタのソース及びドレインの他方との間に接続された第１スイッチングトランジスタとを各々が含んだ複数の画素を具備し、
    前記複数の画素のそれぞれにおいて、前記駆動トランジスタ及び前記第１スイッチングトランジスタのソースとドレインとが形成された半導体層は、一体的に形成されていることを特徴とする表示装置。
  2. 前記複数の画素が形成する列に沿って配列した複数の映像信号線をさらに具備し、
    前記複数の画素のそれぞれは、前記駆動トランジスタのドレインとゲートとの間に接続された第２スイッチングトランジスタと、前記映像信号線と前記駆動トランジスタのソース及びドレインの前記他方との間に接続された第３スイッチングトランジスタと、前記駆動トランジスタのゲートと定電位端子との間に接続されたキャパシタとをさらに含み、
    前記複数の画素のそれぞれにおいて、前記駆動トランジスタ及び前記第１乃至第３スイッチングトランジスタのソースとドレインとが形成された半導体層は、一体的に形成されていることを特徴とする請求項１に記載の表示装置。
  3. 前記複数の画素が形成する行に沿って配列した複数の第１及び第２走査信号線をさらに具備し、
    前記複数の画素のそれぞれにおいて、前記第１スイッチングトランジスタのゲートは前記第１走査信号線に接続され、前記第２及び第３スイッチングトランジスタのゲートは前記第２走査信号線に接続され、前記キャパシタは、その画素が含む前記第１スイッチングトランジスタのゲートが接続された前記第１走査信号線と、その画素が含む前記第２及び第３スイッチングトランジスタのゲートが接続された前記第２走査信号線との間に配置されていることを特徴とする請求項２に記載の表示装置。
  4. 前記複数の画素が形成する列に沿って配列した複数の映像信号線をさらに具備し、
    前記複数の画素のそれぞれは、前記駆動トランジスタのドレインとゲートとの間に接続された第２スイッチングトランジスタと、入力端子が前記映像信号線に接続された第３スイッチングトランジスタと、前記駆動トランジスタのゲートと定電位端子との間に接続された第１キャパシタと、前記第３スイッチングトランジスタの出力端子と前記駆動トランジスタのゲートとの間に接続された第２キャパシタとをさらに含み、
    前記複数の画素のそれぞれにおいて、前記駆動トランジスタ及び前記第１乃至第３スイッチングトランジスタのソースとドレインとが形成された半導体層は、一体的に形成されていることを特徴とする請求項１に記載の表示装置。
  5. 前記複数の画素が形成する行に沿って配列した複数の第１乃至第３走査信号線をさらに具備し、
    前記複数の画素のそれぞれにおいて、前記第１乃至第３スイッチングトランジスタのゲートはそれぞれ前記第１乃至第３走査信号線に接続され、前記第１及び第２キャパシタは、その画素が含む前記第１及び第２スイッチングトランジスタのゲートが接続された前記第１及び第２走査信号線間であり、且つ、その画素が含む前記第１及び第３スイッチングトランジスタのゲートが接続された前記第１及び第３走査信号線間に配置されていることを特徴とする請求項４に記載の表示装置。
  6. 複数の画素と、前記複数の画素が形成する列に沿って配列した複数の映像信号線と、前記複数の画素が形成する行に沿って配列した複数の第１及び第２走査信号線とを具備し、
    前記複数の画素のそれぞれは、ソース及びドレインの一方が第１電源端子に接続された駆動トランジスタと、画素電極と第２電源端子に接続された対向電極とそれらの間に介在した活性層とを備えた表示素子と、前記画素電極と前記駆動トランジスタのソース及びドレインの他方との間に接続され且つゲートが前記第１走査信号線に接続された第１スイッチングトランジスタと、前記駆動トランジスタのドレインとゲートとの間に接続され且つゲートが前記第２走査信号線に接続された第２スイッチングトランジスタと、入力端子が前記映像信号線に接続された第３スイッチングトランジスタと、前記駆動トランジスタのゲートと定電位端子との間に接続された第１キャパシタとを含み、
    前記複数の画素のそれぞれにおいて、前記第１キャパシタは、その画素が含む前記第１スイッチングトランジスタのゲートが接続された前記第１走査信号線と、その画素が含む前記第２スイッチングトランジスタのゲートが接続された前記第２走査信号線との間に配置されていることを特徴とする表示装置。
  7. 前記複数の画素のそれぞれにおいて、前記第３スイッチングトランジスタの出力端子は前記駆動トランジスタのソース及びドレインの前記他方に接続され、前記第３スイッチングトランジスタのゲートは前記第２走査信号線に接続されていることを特徴とする請求項６に記載の表示装置。
  8. 前記複数の画素が形成する行に沿って配列した複数の第３走査信号線をさらに具備し、
    前記複数の画素のそれぞれは、前記第３スイッチングトランジスタの出力端子と前記駆動トランジスタのゲートとの間に接続された第２キャパシタをさらに含み、
    前記複数の画素のそれぞれにおいて、前記第１及び第２キャパシタは、その画素が含む前記第１及び第２スイッチングトランジスタのゲートが接続された前記第１及び第２走査信号線間であり、且つ、その画素が含む前記第１及び第３スイッチングトランジスタのゲートが接続された前記第１及び第３走査信号線間に配置されていることを特徴とする請求項６に記載の表示装置。
  9. 前記表示素子は有機ＥＬ素子であることを特徴とする請求項１又は６に記載の表示装置。
  10. ソース及びドレインの一方が第１電源端子に接続された駆動トランジスタと、画素電極と、前記画素電極と前記駆動トランジスタのソース及びドレインの他方との間に接続された第１スイッチングトランジスタとを各々が含んだ複数の画素回路を具備し、
    前記複数の画素回路のそれぞれにおいて、前記駆動トランジスタと前記第１スイッチングトランジスタのソース及びドレインが形成された半導体層は、一体形成されていることを特徴とするアレイ基板。
  11. 前記複数の画素回路が形成する列に沿って配列した複数の映像信号線をさらに具備し、
    前記複数の画素回路のそれぞれは、前記駆動トランジスタのドレインとゲートとの間に接続された第２スイッチングトランジスタと、前記映像信号線と前記駆動トランジスタのソース及びドレインの前記他方との間に接続された第３スイッチングトランジスタと、前記駆動トランジスタのゲートと定電位端子との間に接続されたキャパシタとをさらに含み、
    前記複数の画素回路のそれぞれにおいて、前記駆動トランジスタ及び前記第１乃至第３スイッチングトランジスタのソースとドレインとが形成された半導体層は、一体的に形成されていることを特徴とする請求項１０に記載のアレイ基板。
  12. 前記複数の画素回路が形成する列に沿って配列した複数の映像信号線をさらに具備し、
    前記複数の画素回路のそれぞれは、前記駆動トランジスタのドレインとゲートとの間に接続された第２スイッチングトランジスタと、入力端子が前記映像信号線に接続された第３スイッチングトランジスタと、前記駆動トランジスタのゲートと定電位端子との間に接続された第１キャパシタと、前記第３スイッチングトランジスタの出力端子と前記駆動トランジスタのゲートとの間に接続された第２キャパシタとをさらに含み、
    前記複数の画素回路のそれぞれにおいて、前記駆動トランジスタ及び前記第１乃至第３スイッチングトランジスタのソースとドレインとが形成された半導体層は、一体的に形成されていることを特徴とする請求項１０に記載のアレイ基板。
  13. 複数の画素回路と、前記複数の画素回路が形成する列に沿って配列した複数の映像信号線と、前記複数の画素回路が形成する行に沿って配列した複数の第１及び第２走査信号線とを具備し、
    前記複数の画素回路のそれぞれは、ソース及びドレインの一方が第１電源端子に接続された駆動トランジスタと、画素電極と、前記画素電極と前記駆動トランジスタのソース及びドレインの他方との間に接続され且つゲートが前記第１走査信号線に接続された第１スイッチングトランジスタと、前記駆動トランジスタのドレインとゲートとの間に接続され且つゲートが前記第２走査信号線に接続された第２スイッチングトランジスタと、入力端子が前記映像信号線に接続された第３スイッチングトランジスタと、前記駆動トランジスタのゲートと定電位端子との間に接続された第１キャパシタとを含み、
    前記複数の画素回路のそれぞれにおいて、前記第１キャパシタは、その画素回路が含む前記第１スイッチングトランジスタのゲートが接続された前記第１走査信号線と、その画素回路が含む前記第２スイッチングトランジスタのゲートが接続された前記第２走査信号線との間に配置されていることを特徴とするアレイ装置。
  14. 前記複数の画素回路のそれぞれにおいて、前記第３スイッチングトランジスタの出力端子は前記駆動トランジスタのソース及びドレインの前記他方に接続され、前記第３スイッチングトランジスタのゲートは前記第２走査信号線に接続されていることを特徴とする請求項１３に記載のアレイ基板。
  15. 前記複数の画素回路が形成する行に沿って配列した複数の第３走査信号線をさらに具備し、
    前記複数の画素回路のそれぞれは、前記第３スイッチングトランジスタの出力端子と前記駆動トランジスタのゲートとの間に接続された第２キャパシタをさらに含み、
    前記複数の画素回路のそれぞれにおいて、前記第１及び第２キャパシタは、その画素回路が含む前記第１及び第２スイッチングトランジスタのゲートが接続された前記第１及び第２走査信号線間であり、且つ、その画素回路が含む前記第１及び第３スイッチングトランジスタのゲートが接続された前記第１及び第３走査信号線間に配置されていることを特徴とする請求項１３に記載のアレイ基板。
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