JP2007148216A - 発光装置および電子機器 - Google Patents

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Abstract

【課題】発光素子の発光に影響する寄生容量の発生を抑制する。
【解決手段】基板１０の面上には駆動トランジスタＴdrと容量素子Ｃ1とが形成される。
駆動トランジスタＴdrは、発光素子Ｅに供給される電流量を制御する。容量素子Ｃ1は、
駆動トランジスタＴdrのゲート電極に電気的に接続されてゲート電位Ｖgを設定・保持す
る。駆動トランジスタＴdrと容量素子Ｃ1とを覆う第１絶縁層Ｌ1の面上には、コンタクト
ホールＨa3を介して駆動トランジスタＴdrに導通する素子導通部７１が形成される。素子
導通部７１には発光素子Ｅの第１電極２１が接続される。基板１０に垂直な方向からみる
と、素子導通部７１は駆動トランジスタＴdrを挟んで容量素子Ｃ1とは反対側の領域に配
置される。
【選択図】図４

Description

本発明は、有機ＥＬ（ElectroLuminescent）材料などの発光材料を利用した発光装置の
構造に関する。
発光素子に供給される電流量をゲート電位に応じて制御するトランジスタ（以下「駆動
トランジスタ」という）が発光素子ごとに配置されたアクティブマトリクス方式の発光装
置が従来から提案されている（例えば特許文献１）。駆動トランジスタのゲート電極には
、その電位を設定・保持するための容量素子が接続される。駆動トランジスタは、所定の
形状にパターニングされたソースメタルを介して発光素子に電気的に接続される。
特開２００４−１１９２１９号公報
発光素子の高精細化や発光装置の小型化の要求に応えるためには、発光素子に関わる各
要素を近接して配置することによって各発光素子の面積を縮小する必要がある。しかしな
がら、相互に近接する要素間には容量が寄生する。例えば、以上の構成におけるソースメ
タルと容量素子の各電極とは絶縁層を介して相互に重なり合う位置に近接して配置される
から、両者間には容量が寄生し易い。そして、各要素に寄生する容量に起因して発光素子
の挙動（発光の時間長や光量）の高精度な制御が阻害されるという問題がある。以上のよ
うな事情を背景として、本発明は、発光素子の発光に影響する寄生容量を抑制するという
課題の解決を目的としている。
本発明のひとつの態様は、発光素子に供給される電流量を制御する駆動トランジスタと
、駆動トランジスタのゲート電極に電気的に接続された容量素子（例えば図２の容量素子
Ｃ1や図２５および図２６の容量素子Ｃ2）と、駆動トランジスタと発光素子とを電気的に
接続する素子導通部（例えば各実施形態における素子導通部７１・７２および７３）とが
基板上に配置された発光装置であって、素子導通部は、駆動トランジスタを挟んで容量素
子とは反対側の領域に配置される。本態様の具体例は第１実施形態から第３実施形態とし
て後述される。
この構成によれば、駆動トランジスタを挟んで容量素子とは反対側に素子導通部が配置
されるから、基板に垂直な方向からみて駆動トランジスタと容量素子との間隙に素子導通
部が配置された構成と比較して、容量素子と素子導通部とに寄生する容量は低減される。
したがって、容量素子および素子導通部の一方における電位の変動が他方の電位に与える
影響を低減することができる。
なお、容量素子は、典型的には駆動トランジスタのゲート電極の電位を設定または保持
するために利用される。例えば、ひとつの態様における容量素子（例えば図２の容量素子
Ｃ1）は、駆動トランジスタのゲート電極とデータ線との間に介在する。この構成におい
ては、容量素子における容量カップリングによって、駆動トランジスタのゲート電極がデ
ータ線の電位の変動量に応じた電位に設定される。また、その他の態様における容量素子
（例えば図２５や図２６の容量素子Ｃ2）は、駆動トランジスタのゲート電極と定電位が
供給される配線（例えば電源線）との間に介在する。この構成においては、データ線から
駆動トランジスタのゲート電極に供給された電位が容量素子に保持される。
本発明の好適な態様において、駆動トランジスタは、チャネル領域が形成された半導体
層と、ゲート絶縁層を挟んでチャネル領域に対向するゲート電極とを含み、容量素子は、
ゲート電極に電気的に接続される第１電極（例えば図２の電極Ｅ1）と、ゲート絶縁層を
挟んで第１電極に対向する第２電極（例えば図２の電極Ｅ2）とを含み、素子導通部は、
ゲート電極と第１電極とを覆う絶縁層（例えば図４の第１絶縁層Ｌ1）の面上に形成され
る。この態様によれば、素子導通部が駆動トランジスタや容量素子とは別層から形成され
るため、素子導通部と容量素子との間に寄生する容量がさらに低減される。
より好適な態様において、容量素子の第１電極は駆動トランジスタのゲート電極に連続
する（たとえば各実施形態における中間導電体５１・５２および５３）。この態様によれ
ば、第１電極とゲート電極とが離間して形成された構成と比較して、駆動トランジスタと
容量素子との間隙のスペースを削減することができる。
また、他の態様において、駆動トランジスタの半導体層と容量素子の第２電極とは同層
から形成される。この構成によれば、半導体層と容量素子とが別層から形成される場合と
比較して、製造工程の簡素化や製造コストの低減が実現される。なお、本発明において複
数の要素が「同層から形成される」とは、共通の膜体（単層であるか複数層であるかは不
問である）の選択的な除去によって複数の要素が同工程で形成されることを意味し、各要
素が相互に離間しているか連続しているかは不問である。
本発明の具体的な態様においては、選択信号に応じてオン状態またはオフ状態となる選
択トランジスタが設けられ、駆動トランジスタのゲート電極は、オン状態となった選択ト
ランジスタを介してデータ線から供給されるデータ信号に応じた電位に設定され、選択ト
ランジスタは、容量素子を挟んで駆動トランジスタとは反対側の領域に配置される。さら
に好適な態様において、選択トランジスタの半導体層は第２電極に連続し（例えば半導体
層４１・４２および４３）、駆動トランジスタのゲート電極の電位は、データ信号の供給
による第２電極の電位の変動量に応じて設定される（容量素子による容量カップリング）
。この態様においては、選択トランジスタの半導体層が第２電極に連続して形成されるか
ら、各々が別層から形成される構成と比較して製造工程の簡素化や製造コストの低減が実
現される。
本発明の好適な態様においては、初期化信号に応じてオン状態またはオフ状態となる初
期化トランジスタが設けられ、駆動トランジスタは、オン状態となった初期化トランジス
タを介してダイオード接続され、初期化トランジスタは、駆動トランジスタを挟んで容量
素子とは反対側の領域に配置される。この態様によれば、初期化トランジスタを介してダ
イオード接続された駆動トランジスタのゲート電極は、この駆動トランジスタの閾値電圧
に応じた電位に設定される。したがって、駆動トランジスタの閾値電圧の誤差を補償する
ことが可能である。
さらに別の態様においては、容量素子を挟んで駆動トランジスタとは反対側に配置され
、選択信号に応じてオン状態またはオフ状態となる選択トランジスタと、選択トランジス
タを挟んで容量素子とは反対側に配置され、初期化信号に応じてオン状態またはオフ状態
となる初期化トランジスタとが設けられ、駆動トランジスタのゲート電極は、オン状態と
なった選択トランジスタを介してデータ線から供給されるデータ信号に応じた電位に設定
され、駆動トランジスタは、オン状態となった初期化トランジスタを介してダイオード接
続され、初期化トランジスタは、接続部（例えば図１５の接続部６２）を介して駆動トラ
ンジスタのゲート電極に電気的に接続され、選択トランジスタのゲート電極と接続部とは
重なり合わない。
この態様によれば、選択トランジスタのゲート電極と重なり合わないように接続部が形
成されるから、ゲート電極と接続部とが重なり合う構成と比較して、選択トランジスタ（
あるいは選択信号を伝送する選択線）と接続部との容量的な結合が低減される。したがっ
て、接続部の電位の変動に起因した選択信号の波形の鈍り（ノイズ）が抑制され、この結
果として選択トランジスタを所期のタイミングにて高速に動作させることが可能となる。
この態様において、選択トランジスタは、相互に間隔をあけて配置された第１ゲート電
極（例えば図１４の第１ゲート電極１１１）と第２ゲート電極（例えば図１４の第２ゲー
ト電極）とを含み、接続部は、第１ゲート電極と第２ゲート電極との間隙に位置する。こ
の態様によれば、選択トランジスタをデュアルゲート構造とすることで選択トランジスタ
における電流のリークが低減される。さらに、第１ゲート電極および第２ゲート電極の何
れにも重なり合わないように接続部が配置されるから、選択トランジスタと接続部との容
量的な結合を確実に抑制することができる。
本発明に係る発光装置は各種の電子機器に利用される。この電子機器の典型例は、発光
装置を表示装置として利用した機器である。この種の電子機器としては、パーソナルコン
ピュータや携帯電話機などがある。もっとも、本発明に係る発光装置の用途は画像の表示
に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体に潜像を形成
するための露光装置（露光ヘッド）、液晶装置の背面側に配置されてこれを照明する装置
（バックライト）、あるいは、スキャナなどの画像読取装置に搭載されて原稿を照明する
装置など各種の照明装置など、様々な用途に本発明の発光装置を適用することができる。
＜Ａ：発光装置の電気的な構成＞
図１は、本発明の第１実施形態から第３実施形態に係る発光装置Ｄの電気的な構成を示
すブロック図である。同図に示すように、発光装置Ｄは、複数の選択線１１と複数の初期
化線１２と複数のデータ線１３とを有する。各選択線１１および各初期化線１２はＸ方向
に延在する。各データ線１３はＸ方向に直交するＹ方向に延在する。選択線１１および初
期化線１２の各対とデータ線１３との各交差には単位素子（画素）Ｐが配置される。した
がって、これらの単位素子ＰはＸ方向およびＹ方向にわたってマトリクス状に配列する。
ひとつの単位素子Ｐは発光の最小の単位となる要素である。各単位素子Ｐには電源線１５
を介して高位側の電源電位Ｖddが供給される。
図２は、各単位素子Ｐの構成を示す回路図である。同図に示すように、電源線１５から
接地線（接地電位Ｇnd）に至る経路上には発光素子Ｅと駆動トランジスタＴdrとが配置さ
れる。発光素子Ｅは、有機ＥＬ材料からなる発光層２３を第１電極２１（陽極）と第２電
極２２（陰極）との間に介在させた素子である。第１電極２１は、単位素子Ｐごとに相互
に離間して形成される。第２電極２２は、複数の単位素子Ｐにわたって連続に形成されて
接地（Ｇnd）される。発光層２３は、第１電極２１から第２電極２２に流れる電流量に応
じた光量で発光する。
駆動トランジスタＴdrは、発光素子Ｅに供給される電流量をゲート電極の電位（以下「
ゲート電位」という）Ｖgに応じて制御するためのｐチャネル型の薄膜トランジスタであ
る。駆動トランジスタＴdrのソース電極（Ｓ）は電源線１５に接続され、そのドレイン電
極（Ｄ）は発光素子Ｅの第１電極２１に接続される。
駆動トランジスタＴdrのゲート電極とドレイン電極（発光素子Ｅの第１電極２１）との
間には、両者の電気的な接続を制御するためのｎチャネル型のトランジスタ（以下では「
初期化トランジスタ」という）Ｔintが介在する。初期化トランジスタＴintのゲート電極
は初期化線１２に接続される。初期化線１２には駆動回路（図示略）から初期化信号Ｓb
が供給される。初期化信号Ｓbがアクティブレベルとなって初期化トランジスタＴintがオ
ン状態に変化すると、駆動トランジスタＴdrのゲート電極とドレイン電極とが電気的に接
続（ダイオード接続）される。
図２に示すように、単位素子Ｐは、電極Ｅ1と電極Ｅ2とから構成される容量素子Ｃ1を
含む。電極Ｅ1は駆動トランジスタＴdrのゲート電極に接続される。電極Ｅ2とデータ線１
３との間には、両者の電気的な接続を制御するｎチャネル型のトランジスタ（以下「選択
トランジスタ」という）Ｔslが介在する。選択トランジスタＴslのゲート電極は選択線１
１に接続される。選択線１１には駆動回路（図示略）から選択信号Ｓaが供給される。な
お、駆動トランジスタＴdrや選択トランジスタＴslや初期化トランジスタＴintの導電型
は図２の例示から適宜に変更される。
次に、ひとつの単位素子Ｐの動作を初期化期間と書込期間と駆動期間とに区分して説明
する。まず、初期化期間においては、駆動回路（図示略）からデータ線１３に所定の電位
Ｖrefが供給されるとともに選択線１１の選択信号Ｓaと初期化線１２の初期化信号Ｓbと
がアクティブレベル（ハイレベル）を維持する。したがって、容量素子Ｃ1の電極Ｅ2には
データ線１３から選択トランジスタＴslを介して電位Ｖrefが供給される。また、初期化
トランジスタＴintがオン状態に変化することで駆動トランジスタＴdrがダイオード接続
される。したがって、駆動トランジスタＴdrのゲート電位Ｖgは、電源線１５に供給され
る電源電位Ｖddと駆動トランジスタＴdrの閾値電圧Ｖthとの差分値（Ｖg＝Ｖdd−Ｖth）
に収束する。
次に、初期化期間の経過後の書込期間においては、初期化信号Ｓbが非アクティブレベ
ル（ローレベル）に遷移する。したがって、初期化トランジスタＴintがオフ状態に変化
して駆動トランジスタＴdrのダイオード接続は解除される。また、選択トランジスタＴsl
がオン状態に維持されたまま、データ線１３から電極Ｅ2に供給される電位Ｖrefがデータ
電位Ｖdataに変更される。データ電位Ｖdataは、単位素子Ｐに指定された階調に応じた電
位である。
駆動トランジスタＴdrのゲート電極のインピーダンスは充分に高いから、電極Ｅ2が電
位Ｖrefからデータ電位Ｖdataまで変化量ΔＶ（＝Ｖref−Ｖdata）だけ変動すると、電極
Ｅ1の電位は、容量素子Ｃ1における容量カップリングによって、初期化期間にて設定され
た電位Ｖg（＝Ｖdd−Ｖth）から変動する。このときの電極Ｅ1の電位の変化量は、容量素
子Ｃ1とその他の寄生容量（例えば駆動トランジスタＴdrのゲート容量やその他の配線に
寄生する容量）との容量比に応じて定まる。より具体的には、容量素子Ｃ1の容量値を「
Ｃ」として寄生容量の容量値を「Ｃs」とすると、電極Ｅ1の電位の変化量は「ΔＶ・Ｃ／
（Ｃ＋Ｃs）」と表現される。したがって、駆動トランジスタＴdrのゲート電位Ｖgは、書
込期間の終点において以下の式(1)のレベルに設定される。
Ｖg＝Ｖdd−Ｖth−ｋ・ΔＶ ……(1)
ただし、ｋ＝Ｃ／（Ｃ＋Ｃs）
次いで、書込期間の経過後の駆動期間においては、選択信号Ｓaが非アクティブレベル
に遷移して選択トランジスタＴslがオフ状態に変化する。そして、駆動トランジスタＴdr
のゲート電位Ｖgに応じた電流が電源線１５から駆動トランジスタＴdrのソース電極とド
レイン電極とを経由して発光素子Ｅに供給される。この電流の供給によって発光素子Ｅは
データ電位Ｖdataに応じた光量で発光する。
いま、駆動トランジスタＴdrが飽和領域で動作する場合を想定すると、駆動期間にて発
光素子Ｅに供給される電流量Ｉは以下の式(2)によって表現される。ただし、式(2)におけ
る「β」は駆動トランジスタＴdrの利得係数であり、「Ｖgs」は駆動トランジスタＴdrの
ゲート−ソース間の電圧である。
Ｉ＝（β／２）（Ｖgs−Ｖth）2 ……(2)
＝（β／２）（Ｖdd−Ｖg−Ｖth）2
式(1)の代入によって式(2)は以下のように変形される。
Ｉ＝（β／２）（ｋ・ΔＶ）2
すなわち、発光素子Ｅに供給される電流量Ｉは駆動トランジスタＴdrの閾値電圧Ｖthに
依存しない。したがって、本実施形態によれば、各駆動トランジスタＴdrの閾値電圧Ｖth
のバラツキ（設計値からの相違や他の単位素子Ｐの駆動トランジスタＴdrとの相違）に起
因した発光素子Ｅの光量の誤差（輝度のムラ）を抑制することができる。
＜Ｂ：単位素子Ｐの具体的な構造＞
次に、図面を参照して、以上に説明した単位素子Ｐの具体的な構造を説明する。なお、
以下で参照する各図面においては、説明の便宜のために、各要素の寸法や比率を実際の装
置から適宜に異ならせてある。
＜Ｂ−１：第１実施形態＞
まず、本発明の第１実施形態に係る発光装置Ｄの単位素子Ｐの具体的な構成を説明する
。図３は、ひとつの単位素子Ｐの構成を示す平面図であり、図４は、図３におけるIV−IV
線からみた断面図である。なお、図３は平面図であるが、各要素の把握を容易化するため
に、図３と共通する要素については適宜に図３と同態様のハッチングが施されている。以
下で参照する他の平面図についても同様である。
図４に示すように、駆動トランジスタＴdrや発光素子Ｅといった図２の各要素は基板１
０の面上に形成される。基板１０は、ガラスやプラスチックなど各種の絶縁性材料からな
る板状の部材である。なお、基板１０を覆う絶縁性の膜体（例えば酸化珪素や窒化珪素の
膜体）を下地として基板１０の面上に単位素子Ｐの各要素を形成してもよい。また、本実
施形態の発光装置Ｄはトップエミッション型である。したがって、基板１０に光透過性は
要求されない。
図５ないし図７は、単位素子Ｐが形成される各段階における基板１０の面上の様子を示
す平面図である。なお、図５ないし図７においては、図３に図示された第１電極２１が形
成されるべき領域Ａが二点鎖線によって併記されている。
図４および図５に示すように、基板１０の面上には、半導体層３１と半導体層４１とが
シリコンなどの半導体材料によって形成される。半導体層３１と半導体層４１とは、基板
１０の全域にわたって連続に形成された膜体のパターニングによって同一の工程で一括的
に形成される。なお、半導体層３１と半導体層４１との関係のように、複数の要素が共通
の膜体（単層および複数層の何れであるかは不問である）の選択的な除去によって同一の
工程で形成されることを以下では単に「同層から形成される」と表記する。同層から形成
された各要素は当然に同一の材料からなり、各々の膜厚は略一致する。複数の要素が同層
から形成される構成によれば、その各々が別層から形成される構成と比較して、製造工程
の簡素化や製造コストの低減が実現されるという利点がある。
図４および図５に示すように、半導体層３１は、第１素子部３１１と第２素子部３１２
とを含む。第１素子部３１１は、駆動トランジスタＴdrの半導体層として機能する略矩形
状の部分である。第２素子部３１２は、初期化トランジスタＴintの半導体層として機能
する部分であり、第１素子部３１１からみてＸ方向の正側かつＹ方向の負側の領域（すな
わち第１素子部３１１の右上部）に形成される。さらに詳述すると、第２素子部３１２は
、図５に示すように、第１素子部３１１からＹ方向の負側に連続する部分３１２aと、こ
の部分３１２aからＸ方向の正側に延在する部分３１２bと、部分３１２bからＹ方向の正
側に延在する部分３１２cとを含む。
半導体層４１は、半導体層３１からみてＹ方向の正側に配置された部分であり、図２の
容量素子Ｃ1を構成する略矩形状の電極Ｅ2と、電極Ｅ2からＹ方向に延在する素子部４１
１とを含む。素子部４１１は、選択トランジスタＴslの半導体層として機能する部分であ
り、電極Ｅ2からみてＸ方向の負側かつＹ方向の正側の領域（すなわち電極Ｅ2の左下部）
に形成される。
図４に示すように、半導体層３１と半導体層４１とが形成された基板１０の表面はその
全域にわたってゲート絶縁層Ｌ0に覆われる。図４および図６に示すように、ゲート絶縁
層Ｌ0の面上には、選択線１１と初期化線１２と中間導電体５１と第１データ線部１３１
とが導電性材料によって同層から形成される。
選択線１１は、複数の単位素子ＰにわたってＸ方向に延在して半導体層４１の素子部４
１１と重なり合う。素子部４１１のうちゲート絶縁層Ｌ0を挟んで選択線１１に対向する
領域が選択トランジスタＴslのチャネル領域である。初期化線１２は、複数の単位素子Ｐ
にわたってＸ方向に延在して半導体層３１の第２素子部３１２と重なり合う。第２素子部
３１２の部分３１２aおよび部分３１２cの各々のうちゲート絶縁層Ｌ0を挟んで初期化線
１２に対向する領域が初期化トランジスタＴintのチャネル領域である。すなわち、本実
施形態における初期化トランジスタＴintはデュアルゲート構造のトランジスタである。
中間導電体５１は、選択線１１と初期化線１２との間隙の領域に形成された部分であり
、電極Ｅ1とゲート電極５１１と連結部５１３とを含む。電極Ｅ1は、基板１０に垂直な方
向からみて半導体層４１の電極Ｅ2と重なり合う略矩形状の部分である。図４および図６
に示すように、ゲート絶縁層Ｌ0（誘電体）を挟んで電極Ｅ1と電極Ｅ2とが対向すること
によって図２の容量素子Ｃ1が構成される。
連結部５１３は、電極Ｅ1の右上部からＹ方向の負側に延在する。ゲート電極５１１は
、電極Ｅ1と間隔をあけて連結部５１３からＸ方向の負側に延在する部分であり、第１素
子部３１１の略全幅（Ｘ方向の寸法）にわたって第１素子部３１１と重なり合う。図４に
示すように、第１素子部３１１のうちゲート絶縁層Ｌ0を挟んでゲート電極５１１に対向
する領域が駆動トランジスタＴdrのチャネル領域３１１cである。また、第１素子部３１
１のうちチャネル領域３１１cよりも電極Ｅ2側の領域（すなわち、図６のように基板１０
に垂直な方向からみてゲート電極５１１と電極Ｅ1との間隙に位置する領域）はソース領
域３１１sであり、その反対側の領域はドレイン領域３１１dである。
第１データ線部１３１は、図２のデータ線１３を構成する部分である。この第１データ
線部１３１は、中間導電体５１からみてＸ方向の負側の領域に配置され、選択線１１と初
期化線１２との間隙にてＹ方向に延在する。
図８は、図６の段階にある４個の単位素子ＰがＸ方向およびＹ方向にわたって配列する
様子を示す平面図である。図６および図８に示すように、各単位素子Ｐにおいて、Ｙ方向
の負側の周縁に形成された第２素子部３１２（初期化トランジスタＴint）はＸ方向の正
側に位置し、Ｙ方向の正側の周縁に形成された素子部４１１（選択トランジスタＴsl）は
Ｘ方向の負側に位置する。
いま、第２素子部３１２と素子部４１１とが各単位素子ＰにおけるＸ方向の同じ側に配
置された構成を想定する。この構成においては、第２素子部３１２と素子部４１１とを確
実に離間させるために、Ｙ方向に隣接する各単位素子Ｐの間隙の領域（図８の領域Ｂに相
当する領域）を充分に確保する必要があるから、単位素子Ｐの高精細化が阻害されるとい
う問題がある。これに対し、本実施形態においては、第２素子部３１２および素子部４１
１のＸ方向における位置が相違するから、図８に示すように、第２素子部３１２と素子部
４１１とは領域Ｂ内にてＸ方向に沿って交互に配列する。この構成によれば、領域Ｂを狭
小化した場合であっても第２素子部３１２と素子部４１１とは確実に離間するから、単位
素子Ｐの高精細化が容易であるという利点がある。
図４に示すように、中間導電体５１や第１データ線部１３１が形成されたゲート絶縁層
Ｌ0の表面はその全域にわたって第１絶縁層Ｌ1に覆われる。図４および図７に示すように
、第１絶縁層Ｌ1の面上には、接続部６１と素子導通部７１と電源線１５と第２データ線
部１３２とが導電性材料によって同層から形成される。
図７のように基板１０に垂直な方向からみると、接続部６１は、第２素子部３１２の部
分３１２cにおけるＹ方向の正側の端部と中間導電体５１（ゲート電極５１１）とに重な
り合う。そして、接続部６１は、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通するコンタク
トホールＨa1を介して部分３１２cに導通するとともに、第１絶縁層Ｌ1を貫通するコンタ
クトホールＨa2を介して中間導電体５１に導通する。すなわち、駆動トランジスタＴdrの
ゲート電極５１１（容量素子Ｃ1の電極Ｅ1）と初期化トランジスタＴintとは接続部６１
を介して電気的に接続される。なお、本明細書におけるコンタクトホールとは、絶縁層の
一方の側に位置する要素と絶縁層の他方の側に位置する要素とを電気的に接続するための
部分であり、より具体的には絶縁層をその厚さ方向に貫通する部分（孔や穴）である。コ
ンタクトホールの平面的な形状は任意である。
素子導通部７１は、駆動トランジスタＴdrと発光素子Ｅとの間に介在して両者を電気的
に接続する部分であり、基板１０に垂直な方向からみると、駆動トランジスタＴdrを挟ん
で容量素子Ｃ1とは反対側の領域（すなわち駆動トランジスタＴdrに対してＹ方向の負側
の領域）に配置される。本実施形態の素子導通部７１は、基板１０に垂直な方向からみて
第１素子部３１１のドレイン領域３１１dに重なり合う部分７１１と、初期化線１２を挟
んで部分７１１とは反対側に位置する部分７１２とが連続する形状である。
基板１０に垂直な方向からみて第１絶縁層Ｌ1のうちドレイン領域３１１dと重なり合う
領域には、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通する複数のコンタクトホールＨa3が
形成される。これらのコンタクトホールＨa3はゲート電極５１１が延在するＸ方向（すな
わち駆動トランジスタＴdrのチャネル幅の方向）に配列する。素子導通部７１の部分７１
１は、各コンタクトホールＨa3を介してドレイン領域３１１dに導通する。
次に、図９は、図８の段階にある４個の単位素子ＰがＸ方向およびＹ方向にわたって配
列する様子を示す平面図である。図７および図９に示すように、電源線１５は、複数の単
位素子Ｐの配列に沿ってＸ方向に延在する帯状の配線である。この電源線１５は、基板１
０に垂直な方向からみて、各単位素子Ｐの容量素子Ｃ1と駆動トランジスタＴdrのソース
領域３１１sとの双方に重なり合う。図７に示すように、第１絶縁層Ｌ1のうちソース領域
３１１sと重なり合う領域には、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通する複数のコ
ンタクトホールＨa4が形成される。これらのコンタクトホールＨa4はゲート電極５１１が
延在するＸ方向に配列する。電源線１５は、各コンタクトホールＨa4を介して駆動トラン
ジスタＴdrのソース領域３１１sに導通する。
本実施形態の電源線１５は、基板１０に垂直な方向からみて、選択トランジスタＴsl（
素子部４１１）や選択線１１および初期化トランジスタＴint（第２素子部３１２）や初
期化線１２と重なり合わないように、その形状や寸法が選定されている。換言すると、電
源線１５は、図９に示すように、選択線１１に沿った各選択トランジスタＴslの配列と初
期化線１２に沿った各初期化トランジスタＴintの配列との間隙の領域にてＸ方向に延在
する。
第２データ線部１３２は、第１データ線部１３１と協働してデータ線１３を構成する部
分であり、図７および図９に示すように各電源線１５の間隙にてＹ方向に延在する。図７
に示すように、第２データ線部１３２のうちＹ方向の正側（下側）の端部１３２aは、第
１データ線部１３１におけるＹ方向の負側（上側）の端部１３１a（図６参照）と重なり
合う。端部１３２aと端部１３１aとは第１絶縁層Ｌ1を貫通するコンタクトホールＨa5を
介して相互に導通する。同様に、第２データ線部１３２のうちＹ方向の負側の端部１３２
bと第１データ線部１３１におけるＹ方向の正側の端部１３１b（図６参照）とはコンタク
トホールＨa6を介して相互に導通する。以上のように、Ｙ方向に沿って交互に配列する第
１データ線部１３１と第２データ線部１３２とが電気的に接続されることによって、Ｙ方
向に直線状に延在するデータ線１３が構成される。
図７に示すように、第２データ線部１３２には分岐部１３４が連設される。分岐部１３
４は、選択線１１を挟んで容量素子Ｃ1とは反対側に位置する部分であり、Ｘ方向に延在
して半導体層４１の素子部４１１と重なり合う。この分岐部１３４は、第１絶縁層Ｌ1と
ゲート絶縁層Ｌ0とを貫通するコンタクトホールＨa7を介して素子部４１１に導通する。
すなわち、選択トランジスタＴslとデータ線１３とは分岐部１３４を介して電気的に接続
される。
図７および図９に示すように、各単位素子Ｐの容量素子Ｃ1は、そのＸ方向の正側に隣
接する他の単位素子Ｐに対応したデータ線１３に隣接する。図１０は、任意のひとつの単
位素子Ｐ1とそのＸ方向の正側に隣接する他の単位素子Ｐ2との近傍を拡大して示す断面図
である。同図においては、単位素子Ｐ1の中間導電体５１（ここでは特に容量素子Ｃ1の電
極Ｅ1）と、単位素子Ｐ2に対応したデータ線１３の第１データ線部１３１とが図示されて
いる。
中間導電体５１と第１データ線部１３１とは同層から形成されて相互に近接するから、
図１０に示すように、中間導電体５１の電極Ｅ1と第１データ線部１３１とは容量的に結
合して両者間には容量（寄生容量）Ｃaが付随する。したがって、単位素子Ｐ1の電極Ｅ1
（さらには駆動トランジスタＴdrのゲート電極５１１）の電位Ｖgは、本来ならば単位素
子Ｐ1に対応したデータ線１３の電位の変動量（単位素子Ｐ1の階調に応じた電圧）のみに
よって設定されるべきにも拘わらず、実際には単位素子Ｐ2に対応した第１データ線部１
３１の電位の変動量（単位素子Ｐ2の階調に応じた電圧）の影響も受ける。すなわち、各
単位素子Ｐの駆動トランジスタＴdrにおけるゲート電位Ｖgを正確に設定できず、この結
果として発光素子Ｅの光量に誤差が生じる可能性がある。
図７に示すように、第１データ線部１３１と電源線１５とは第１絶縁層Ｌ1を挟んで対
向する。したがって、第１データ線部１３１と電源線１５との間には容量が形成される。
本実施形態においては、図１０に示すように、単位素子Ｐ2の第１データ線部１３１と電
源線１５との間に形成される容量Ｃbの容量値ｃ2が、この第１データ線部１３１と単位素
子Ｐ1の中間導電体５１（電極Ｅ1）との間に付随する容量Ｃaの容量値ｃ1よりも大きい。
この構成によれば、単位素子Ｐ2の第１データ線部１３１の電位の変動によって単位素子
Ｐ1の中間導電体５１（電極Ｅ1）に与えられる影響が容量Ｃbによって低減される。した
がって、各単位素子Ｐにおける駆動トランジスタＴdrのゲート電位Ｖgやこのゲート電位
Ｖgに応じた発光素子Ｅの光量を高い精度で所期値に設定することができる。
本実施形態においては、以上の条件（ｃ2＞ｃ1）が満たされるように、第１データ線部
１３１と電源線１５との距離（第１絶縁層Ｌ1の膜厚）や、単位素子Ｐ1の中間導電体５１
と単位素子Ｐ2の第１データ線部１３１との間隔が選定されている。さらに詳述すると、
単位素子Ｐ2の第１データ線部１３１と電源線１５との距離（第１絶縁層Ｌ1の膜厚）は、
単位素子Ｐ1の中間導電体５１と単位素子Ｐ2の第１データ線部１３１との間隔よりも小さ
い。また、単位素子Ｐ2の第１データ線部１３１と電源線１５とが第１絶縁層Ｌ1を挟んで
対向する面積（すなわち基板１０に垂直な方向からみて第１データ線部１３１と電源線１
５とが重なり合う部分の面積）は、この第１データ線部１３１と単位素子Ｐ1の中間導電
体５１とが対向する面積（すなわち中間導電体５１の側端面（基板１０に垂直な側面）の
うち第１データ線部１３１の側端面に対向する領域の面積）よりも大きい。以上のように
各部の寸法や間隔を選定することによって容量値ｃ2を容量値ｃ1よりも大きくすることが
できる。
ただし、データ線１３のデータ電位Ｖdataに応じて駆動トランジスタＴdrのゲート電位
Ｖgを正確に設定するためには、任意の単位素子Ｐ2における容量Ｃbの容量値ｃ2が、その
単位素子Ｐ2の容量素子Ｃ1の容量値Ｃ（ゲート電極５１１に容量Ｃsが寄生する場合には
容量素子Ｃ1と寄生容量Ｃsとの合成容量）よりも小さいことが望ましい。この条件を満た
すために、例えば、第１データ線部１３１と電源線１５との間隙は、容量素子Ｃ1におけ
る電極Ｅ1と電極Ｅ2との間隙よりも大きい寸法に選定される。さらに詳述すると、第１デ
ータ線部１３１と電源線１５との間に介在する第１絶縁層Ｌ1（すなわち容量Ｃbの誘電体
）の膜厚は、電極Ｅ1と電極Ｅ2との間に介在するゲート絶縁層Ｌ0（容量素子Ｃ1の誘電体
）の膜厚よりも大きい寸法に選定される。また、電極Ｅ1と電極Ｅ2との対向する面積（す
なわち容量素子Ｃ1の面積）が第１データ線部１３１と電源線１５との対向する面積より
も大面積とされた構成によっても、容量Ｃbの容量値ｃ2は容量素子Ｃ1の容量値Ｃよりも
小さくなる。
さて、図４に示すように、第２データ線部１３２や電源線１５が形成された第１絶縁層
Ｌ1の表面はその全域にわたって第２絶縁層Ｌ2に覆われる。図３および図４に示すように
、第２絶縁層Ｌ2の表面には第１電極２１が形成される。第１電極２１は、基板１０に垂
直な方向からみて素子導通部７１や駆動トランジスタＴdrや容量素子Ｃ1と重なり合う略
矩形状の電極である。本実施形態の第１電極２１は、アルミニウムや銀などの金属または
これらの金属を主成分とする合金など光反射性の導電性材料によって形成される。この第
１電極２１は、第２絶縁層Ｌ2を貫通するコンタクトホールＨa8を介して素子導通部７１
の部分７１２に導通する。すなわち、駆動トランジスタＴdrのドレイン領域３１１dと発
光素子Ｅの第１電極２１とは素子導通部７１を介して電気的に接続される。
第１電極２１が形成された第２絶縁層Ｌ2の面上には、各単位素子Ｐの境界を仕切る形
状（格子状）の隔壁２５が形成される。この隔壁２５は、相隣接する第１電極２１を電気
的に絶縁させる役割（すなわち第１電極２１の電位の個別的な制御を可能とする役割）を
担う。各発光素子Ｅの発光層２３は、隔壁２５の内周面に包囲されて第１電極２１を底面
とする窪みに形成される。なお、発光層２３による発光を促進または効率化するための各
種の機能層（正孔注入層、正孔輸送層、電子注入層、電子輸送層、正孔ブロック層、電子
ブロック層）が発光層２３に積層された構成としてもよい。
図４に示すように、第２電極２２は、複数の単位素子Ｐにわたって連続に形成されて発
光層２３および隔壁２５を覆う電極である。したがって、隔壁２５は、各発光素子Ｅの間
隙の領域において各第１電極２１と第２電極２２とを電気的に絶縁する。換言すると、隔
壁２５は、第１電極２１と第２電極２２との間に電流が流れる領域（すなわち実際に発光
する領域）を画定する。第２電極２２は、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium
Zinc Oxide）といった光透過性の導電性材料によって形成される。したがって、発光層
２３から基板１０とは反対側に出射した光と発光層２３から基板１０側に出射して第１電
極２１の表面で反射した光とは第２電極２２を透過して出射する。すなわち、本実施形態
の発光装置Ｄはトップエミッション型である。
第２電極２２はその全域にわたって封止材（図示略）に覆われる。この封止材は、第２
電極２２を保護する第１層と、第２電極２２の表面の段差を平坦化する第２層と、第２電
極２２や発光層２３への不純物（例えば水分）の浸入を防止する第３層（バリア層）とが
第２電極２２側からこの順番に積層された構造となっている。
以上に説明したように、本実施形態においては、駆動トランジスタＴdrを挟んで容量素
子Ｃ1とは反対側の領域に素子導通部７１が配置される。この構成によれば、容量素子Ｃ1
に要求される容量値を低減できるという効果が奏される。この効果について詳述すると以
下の通りである。
いま、基板１０に垂直な方向からみて駆動トランジスタＴdrと容量素子Ｃ1との間隙に
素子導通部７１が配置された構成（以下「構成１」という）を想定する。この構成１にお
いては、容量素子Ｃ1の電極Ｅ1と素子導通部７１とが第１絶縁層Ｌ1を挟んで近接する。
したがって、図１１に破線で図示されるように、電極Ｅ1と素子導通部７１（第１電極２
１）との間には容量Ｃxが付随する。
書込期間において電極Ｅ1の電位は「ΔＶ・Ｃ／（Ｃ＋Ｃs）」だけ変化する。構成１に
おける容量値Ｃsは、電極Ｅ1と素子導通部７１とが容量的に結合しない場合と比較して容
量Ｃxの分だけ増大するから、データ線１３の電位の変動量ΔＶに対する駆動トランジス
タＴdrのゲート電位Ｖgの変動量は制限される。したがって、ゲート電位Ｖgを変動量ΔＶ
に応じて広範囲に変動させるためには（すなわち発光素子Ｅの光量の範囲を充分に確保す
るためには）、ゲート絶縁層Ｌ0の膜厚の低減や電極Ｅ1および電極Ｅ2の面積の増大とい
った方策によって、容量素子Ｃ1に充分な容量値Ｃを確保する必要がある。ゲート絶縁層
Ｌ0の膜厚を低減するには限界があるから、構成１においては結局のところ電極Ｅ1や電極
Ｅ2の面積を増大させる必要がある。しかしながら、容量素子Ｃ1の面積を増大した場合に
は単位素子Ｐの高精細化が制限されるという問題がある。
なお、第１絶縁層Ｌ1を充分な膜厚に形成することで電極Ｅ1と素子導通部７１とを離間
させれば、構成１においても容量Ｃxは低減される。しかしながら、第１絶縁層Ｌ1を厚く
形成すると、クラックなど成膜の不良が発生し易くなるという問題や、コンタクトホール
の不良（例えば第１絶縁層Ｌ1のうちコンタクトホールの部分が完全に除去されないとい
った不良）に起因して各要素が完全には導通されないといった問題が生じ得るから、この
方法による容量Ｃxの低減には限界がある。
これに対し、本実施形態においては、駆動トランジスタＴdrを挟んで容量素子Ｃ1とは
反対側の領域に素子導通部７１が配置されるから、電極Ｅ1と素子導通部７１とに付随す
る容量Ｃxは構成１と比較して充分に低減される。したがって、容量素子Ｃ1の面積を構成
１ほど増大させなくても、駆動トランジスタＴdrのゲート電極５１１のゲート電位Ｖg（
さらには発光素子Ｅの光量）を広範囲にわたって変化させることができる。
また、本実施形態においては、電源線１５と同層から形成される素子導通部７１および
接続部６１の双方が、基板１０に垂直な方向からみて駆動トランジスタＴdrのＹ方向の負
側（すなわち電源線１５の幅方向の一方の側）に位置する。この構成によれば、第１絶縁
層Ｌ1の表面のうち駆動トランジスタＴdrに対してＹ方向の正側（電源線１５の幅方向の
他方の側）に、電源線１５が形成されるスペースを充分に確保することが可能である。し
たがって、電源線１５を幅広に形成してその抵抗を低減できるという効果が奏される。特
に、本実施形態においては、容量素子Ｃ1と重なり合うように電源線１５が形成されるか
ら、例えば電源線１５が駆動トランジスタＴdrのソース領域３１sのみと重なり合う構成
と比較して、電源線１５の抵抗は大幅に低減される。そして、この低抵抗化によって電源
線１５の面内における電圧降下が抑制されるから、各単位素子Ｐに供給される電源電位Ｖ
ddのバラツキやこれに起因した各発光素子Ｅの光量のバラツキを低減できる。
また、例えば素子導通部７１や接続部６１が駆動トランジスタＴdrと容量素子Ｃ1との
間隙に配置された構成においては、素子導通部７１や接続部６１を避ける形状に電源線１
５を形成する必要がある。しかしながら、このように電源線１５の形状を複雑化すると、
製造技術上の理由から電源線１５の断線や損傷が発生し易いという問題がある。これに対
し、本実施形態によれば、駆動トランジスタＴrを挟んで素子導通部７１や接続部６１と
は反対側に電源線１５のスペースが確保されるから、図７に例示したように電源線１５を
単純な帯状の形状とすることが可能である。この結果として電源線１５の断線や破損が抑
制されるから、本実施形態によれば発光装置Ｄの歩留まりを向上することも可能である。
ところで、電源線１５の低抵抗化という観点のみからすれば、駆動トランジスタＴdrや
容量素子Ｃ1だけでなく選択トランジスタＴslや初期化トランジスタＴintにも電源線１５
が重なり合う構成（以下「構成２」という）としてもよい。しかしながら、この構成２に
おいては、選択トランジスタＴslや選択線１１が電源線１５と容量的に結合し（すなわち
両者間に容量が寄生し）、この容量に起因して選択信号Ｓaに波形の鈍りが発生し易いと
いう問題がある。同様に、初期化トランジスタＴintや初期化線１２と電源線１５との間
に付随する容量も、初期化信号Ｓbの波形の鈍りの原因となり得る。したがって、構成２
においては、選択トランジスタＴslや初期化トランジスタＴintのスイッチングが遅延す
るという問題がある。
これに対し、本実施形態においては、基板１０に垂直な方向からみて、選択トランジス
タＴslや選択線１１および初期化トランジスタＴintや初期化線１２には電源線１５が重
なり合わないから、これらの要素と電源線１５との間に寄生する容量は構成２と比較して
低減される。したがって、本実施形態によれば、選択信号Ｓaや初期化信号Ｓbの波形の鈍
りを抑制して選択トランジスタＴslや初期化トランジスタＴintを高速に動作させること
ができる。
＜Ｂ−２：第２実施形態＞
次に、本発明の第２実施形態における単位素子Ｐの具体的な構成を説明する。図１２は
、本実施形態における単位素子Ｐの構成を示す平面図であり、図１３ないし図１５は、単
位素子Ｐが形成される各段階における基板１０の面上の様子を示す平面図である。なお、
以下に示す各形態において、第１実施形態と共通する要素には同一の符号を付してその説
明を適宜に省略する。
図１３に示すように、基板１０の面上には半導体層３２と半導体層４２と半導体層４５
とが半導体材料によって同層から形成される。半導体層３２は、駆動トランジスタＴdrを
構成する略矩形状の部分である。半導体層４２は、半導体層３２からみてＹ方向の正側に
形成された部分であり、略矩形状の電極Ｅ2と、電極Ｅ2の左下部からＸ方向に延在する素
子部４２１とを含む。素子部４２１は、選択トランジスタＴslの半導体層として機能する
部分である。半導体層４５は、初期化トランジスタＴintを構成する部分であり、半導体
層４２を挟んで半導体層３２とは反対側の領域にてＸ方向に延在する。
以上の各部が形成された基板１０の表面はゲート絶縁層Ｌ0に覆われる。図１４に示す
ように、ゲート絶縁層Ｌ0の面上には、第１データ線部１３１と選択線１１および初期化
線１２と中間導電体５２と第１中継配線部１７１とが同層から形成される。第１データ線
部１３１は、第１実施形態と同様にデータ線１３を構成する部分であり、中間導電体５２
からみてＸ方向の正側の領域にてＹ方向に延在する。
初期化線１２は、Ｘ方向に延在する部分からＹ方向の負側に分岐して半導体層４５に重
なり合う第１ゲート電極１２１と第２ゲート電極１２２とを有する。半導体層４５のうち
第１ゲート電極１２１および第２ゲート電極１２２の各々と重なり合う部分が初期化トラ
ンジスタＴintのチャネル領域である。同様に、選択線１１は、Ｘ方向に延在する部分か
らＹ方向の負側に分岐して半導体層４２の素子部４２１に重なり合う第１ゲート電極１１
１と第２ゲート電極１１２とを有する。第１ゲート電極１１１と第２ゲート電極１１２と
は間隔をあけてＸ方向に隣接する。素子部４２１のうちゲート絶縁層Ｌ0を挟んで第１ゲ
ート電極１１１および第２ゲート電極１１２の各々と重なり合う部分が選択トランジスタ
Ｔslのチャネル領域である。以上のように、本実施形態の選択トランジスタＴslおよび初
期化トランジスタＴintは、デュアルゲート構造の薄膜トランジスタである。
中間導電体５２は、電極Ｅ2に対向して容量素子Ｃ1を構成する電極Ｅ1と、電極Ｅ1から
Ｙ方向の負側に連続するゲート電極５２１と、電極Ｅ1のうちＸ方向における略中央から
Ｙ方向の正側に突出する接続部５２３とを含む。ゲート電極５２１は、半導体層３２のＹ
方向に沿った全寸法にわたって半導体層３２と重なり合うようにＹ方向に延在する。図１
４に示すように、半導体層３２のうちゲート絶縁層Ｌ0を挟んでゲート電極５２１に対向
する領域が駆動トランジスタＴdrのチャネル領域３２cである。また、チャネル領域３２c
を挟んでＸ方向の負側の領域はドレイン領域３２dであり、その反対側の領域はソース領
域３２sである。
第１中継配線部１７１は、初期化トランジスタＴintと駆動トランジスタＴdrのドレイ
ン領域３２dとを電気的に接続するための配線（以下「中継配線」という）を構成する部
分であり、中間導電体５２からみてＸ方向の負側の領域にてＹ方向に延在する。すなわち
、本実施形態における中間導電体５２は第１データ線部１３１と第１中継配線部１７１と
の間隙に配置される。
以上の各部が形成されたゲート絶縁層Ｌ0の表面はその全域にわたって第１絶縁層Ｌ1に
覆われる。図１２および図１５に示すように、第１絶縁層Ｌ1の面上には、第２データ線
部１３２と接続部６２と第２中継配線部１７２と素子導通部７２と電源線１５とが形成さ
れる。
第２データ線部１３２は、第１実施形態と同様に、第１データ線部１３１と協働してデ
ータ線１３を構成する配線である。すなわち、第２データ線部１３２は、コンタクトホー
ルＨb1を介して第１データ線部１３１の上端部１３１a（図１４参照）に導通する端部１
３２aからＹ方向に延在して端部１３２bに至る。端部１３２bは、コンタクトホールＨb2
を介して第１データ線部１３１の下端部１３１b（図１４参照）に導通する。また、本実
施形態の第２データ線部１３２は、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通するコンタ
クトホールＨb3を介して素子部４２１の端部に導通する。すなわち、データ線１３と選択
トランジスタＴslとはコンタクトホールＨb3を介して電気的に接続される。
図１４および図１５に示すように、接続部６２は、中間導電体５２の接続部５２３と半
導体層４５のＸ方向における正側の端部４５１とに重なり合うようにＹ方向に延在する。
接続部６２は、第１絶縁層Ｌ1を貫通するコンタクトホールＨb4を介して接続部５２３（
電極Ｅ1やゲート電極５２１））に導通するとともに、第１絶縁層Ｌ1とゲート絶縁層Ｌ0
とを貫通するコンタクトホールＨb5を介して半導体層４５の端部４５１に導通する。すな
わち、容量素子Ｃ1の電極Ｅ1（さらには駆動トランジスタＴdrのゲート電極５２１）と初
期化トランジスタＴintとは接続部６２を介して電気的に接続される。
図１５のように基板１０に垂直な方向からみると、接続部６２は、選択トランジスタＴ
slの第１ゲート電極１１１と第２ゲート電極１１２との間隙の領域内に位置する。したが
って、接続部６２は第１ゲート電極１１１や第２ゲート電極１１２と重なり合わない。こ
こで、例えば第１ゲート電極１１１（または第２ゲート電極１１２）と接続部６２とが重
なり合う構成においては、両者が容量的に結合する。したがって、接続部６２の電位（す
なわち電極Ｅ1や駆動トランジスタＴdrのゲート電極５１１の電位）の変動に伴なって第
１ゲート電極１１１の電位も変化し、この結果として初期化信号Ｓbの波形が鈍る場合が
ある。初期化信号Ｓbの波形の鈍りは初期化トランジスタＴintの動作の動作の遅延の原因
となる。
これに対し、本実施形態においては、第１ゲート電極１１１や第２ゲート電極１１２と
は重なり合わないように接続部６２が形成されるから、接続部６２と第１ゲート電極１１
１や第２ゲート電極１１２との間の容量的な結合は抑制される。したがって、接続部６２
の電位の変動が初期化トランジスタＴintに与える影響が低減され、この結果として初期
化トランジスタＴintを高速に動作させることが可能となる。
また、以上のように初期化トランジスタＴintと容量素子Ｃ1の電極Ｅ1とが接続部６２
を介して導通する構成によれば、選択トランジスタＴslや初期化トランジスタＴintのチ
ャネル長を充分に確保できるから、チャネル長が制限される構成と比較して選択トランジ
スタＴslや初期化トランジスタＴintにおける電流のリークを抑制することが可能である
。選択トランジスタＴslや初期化トランジスタＴintは駆動トランジスタＴdrのゲート電
極５２１に接続されるから、各々における電流のリークの削減によって、駆動期間におけ
るゲート電極５２１の電位の変動が抑制される。したがって、本実施形態によれば、発光
素子Ｅの光量を高い精度で所期値に維持することが可能である。
図１５の素子導通部７２は、第１実施形態の素子導通部７１と同様に駆動トランジスタ
Ｔdrのドレイン電極と発光素子Ｅの第１電極２１との間に介在して両者を電気的に接続す
る部分である。この素子導通部７２は、Ｙ方向に延在する部分７２１と、駆動トランジス
タＴdrを挟んで容量素子Ｃ1とは反対側に位置する部分７２２とが連続する形状（略Ｌ字
状）である。部分７２１は、第１中継配線部１７１の端部１７１a（図１４参照）と半導
体層３２のドレイン領域３２dとに重なり合う。部分７２１は、第１絶縁層Ｌ1を貫通する
コンタクトホールＨb6を介して上端部１７１aに導通する。
第１絶縁層Ｌ1のうちドレイン領域３２dと重なり合う領域には、第１絶縁層Ｌ1とゲー
ト絶縁層Ｌ0とを貫通する複数（ここでは２個）のコンタクトホールＨb7が形成される。
これらのコンタクトホールＨb7はゲート電極５２１が延在するＹ方向（すなわち駆動トラ
ンジスタＴdrのチャネル幅の方向）に配列する。素子導通部７２の部分７２１は、各コン
タクトホールＨb7を介してドレイン領域３２dに導通する。
第２中継配線部１７２は、図１４および図１５に示すように、半導体層４５におけるＸ
方向の負側の端部４５２と第１中継配線部１７１とに重なり合うようにＹ方向に延在する
配線である。この第２中継配線部１７２は、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通す
るコンタクトホールＨb8を介して端部４５２に導通するとともに、第１絶縁層Ｌ1を貫通
するコンタクトホールＨb9を介して第１中継配線部１７１の下端部１７１bに導通する。
以上のように、初期化トランジスタＴintと駆動トランジスタＴdrのドレイン領域３２d（
さらには素子導通部７２）とは、第１中継配線部１７１と第２中継配線部１７２とから構
成される中継配線１７を介して電気的に接続される。
図１６は、図１５の段階にある４個の単位素子ＰがＸ方向およびＹ方向にわたって配列
する様子を示す平面図である。図１５および図１６に示すように、本実施形態における電
源線１５は、複数の単位素子ＰにわたってＸ方向に延在する第１部分１５１と、複数の単
位素子ＰにわたってＹ方向に延在する第２部分１５２とが交差する形状（格子状）の配線
である。
図１５に示すように、第１絶縁層Ｌ1のうち半導体層３２のソース領域３２sと重なり合
う領域には、第１絶縁層Ｌ1とゲート絶縁層Ｌ0とを貫通する複数（ここでは２個）のコン
タクトホールＨb10が形成される。これらのコンタクトホールＨb10はゲート電極５２１が
延在するＹ方向に配列する。電源線１５（第２部分１５２）は、各コンタクトホールＨb1
0を介してソース領域３２sに導通する。
第１部分１５１は、各第２データ線部１３２の間隙の領域と、第２中継配線部１７２お
よび素子導通部７２（部分７２１）の間隙の領域とを通過するようにＸ方向に延在する。
したがって、図１５や図１６のように基板１０に垂直な方向からみると、第１部分１５１
は、第１データ線部１３１と第１中継配線部１７１と容量素子Ｃ1とに重なり合う。また
、第２部分１５２は、素子導通部７２（部分７２２）および第２データ線部１３２の間隙
の領域と、接続部６２および第２データ線部１３２の間隙の領域とを通過するようにＹ方
向に延在する。図１５や図１６に示すように、電源線１５は、選択トランジスタＴslや初
期化トランジスタＴintに重なり合わない。
以上の各要素が形成された第１絶縁層Ｌ1の表面はその全域にわたって第２絶縁層Ｌ2に
覆われる。図１２に示すように、発光素子Ｅやその間隙を仕切る隔壁２５は第２絶縁層Ｌ
2の面上に形成される。素子導通部７２の部分７２２は、第１実施形態と同様に、第２絶
縁層Ｌ2を貫通するコンタクトホールＨb11を介して第１電極２１に導通する。図１２に示
すように、発光素子Ｅや隔壁２５の具体的な構成は第１実施形態と同様である。
以上に説明したように、本実施形態においては、駆動トランジスタＴdrを挟んで容量素
子Ｃ1とは反対側に素子導通部７２が配置される。したがって、第１実施形態と同様に、
電極Ｅ1と素子導通部７２とに寄生する容量（図１１の容量Ｃx）が削減され、この結果と
して容量素子Ｃ1の容量値を削減することができる。また、選択トランジスタＴslや初期
化トランジスタＴintと重なり合わないように電源線１５が形成されるから、第１実施形
態と同様に、選択トランジスタＴslや初期化トランジスタＴintを所期のタイミングにて
高速に動作させることができる。
また、本実施形態においては、素子導通部７２や接続部６２や第２中継配線部１７２が
電源線１５と同層から形成され、かつ、駆動トランジスタＴdrを挟んでＸ方向の負側（す
なわち電源線１５の幅方向の一方の側）に素子導通部７２が配置されるとともにその反対
側（電源線１５の幅方向における他方の側）に接続部６２や第２中継配線部１７２が配置
される。したがって、素子導通部７２と接続部６２（第２中継配線部１７２）との間隙に
、電源線１５のうちＸ方向に延在する第１部分１５１が形成されるべきスペースを充分に
確保することが可能である。さらに、基板１０に垂直な方向からみて容量素子Ｃ1と重な
り合うスペースも電源線１５の形成に利用できる。したがって、第１実施形態と同様に、
電源線１５（第１部分１５１）を幅広に形成してその抵抗を低減できるという効果が奏さ
れる。
しかも、本実施形態においては、Ｙ方向に延在する第２部分１５２によって各第１部分
１５１が連結されるから、電源線１５が第１部分１５１のみから構成される場合と比較し
て、電源線１５の抵抗をいっそう低減することができる。また、電源線１５の第１部分１
５１の形状が単純な帯状とされるから、電源線１５と同層から形成される要素（素子導通
部７２や接続部６２）を避けるように電源線１５が複雑な形状に形成された構成と比較し
て、電源線１５の断線や破損を抑制することができる。
また、本実施形態においては、各単位素子ＰにおけるＸ方向の正側の周縁に沿ってデー
タ線１３が延在するとともにＸ方向の負側の周縁に沿って中継配線１７が延在する。この
構成において、例えば図１６に示すように任意のひとつの単位素子Ｐ1とそのＸ方向の負
側に隣接する他の単位素子Ｐ2とに着目すると、単位素子Ｐ1の容量素子Ｃ1と単位素子Ｐ2
に対応したデータ線１３との間には単位素子Ｐ1の中継配線１７が介在する。したがって
、ひとつの単位素子Ｐの容量素子Ｃ1とこれに隣接する単位素子Ｐのデータ線１３とが近
接する第１実施形態の構成と比較して、単位素子Ｐ1の容量素子Ｃ1と単位素子Ｐ2のデー
タ線１３との間に形成される容量は低減される。この構成によれば、単位素子Ｐ2のデー
タ線１３の電位の変動が単位素子Ｐ1の容量素子Ｃ1に与える影響が低減されるから、各単
位素子Ｐにおける駆動トランジスタＴdrのゲート電位Ｖgやこのゲート電位Ｖgに応じた発
光素子Ｅの光量を高い精度で所期値に設定することができる。
＜第２実施形態の変形例＞
次に、以上に説明した第２実施形態の変形例を説明する。図１７は、本変形例において
第１絶縁層Ｌ1が形成された段階（図１４の段階）を示す平面図である。第２実施形態に
おいては、駆動トランジスタＴdrのゲート電極５２１がＹ方向に延在する構成を例示した
。これに対し、本変形例においては、図１７に示すようにゲート電極５２１がＸ方向に延
在する。なお、本変形例のうち第２実施形態と同様の要素については共通の符号を付して
その説明を適宜に省略する。
図１７に示すように、本実施形態の中間導電体５２は、電極Ｅ1の左上部からＹ方向の
負側に延在する連結部５２５と、この連結部５２５からＸ方向に延在して半導体層３２と
重なり合うゲート電極５２１とを含む。ゲート電極５２１は、半導体層３２のＸ方向にお
ける全寸法にわたってＸ方向に延在する。半導体層３２のうちゲート絶縁層Ｌ0を挟んで
ゲート電極５２１に対向する領域が駆動トランジスタＴdrのチャネル領域３２cである。
また、チャネル領域３２cを挟んで電極Ｅ1側の領域がソース領域３２sであり、その反対
側の領域がドレイン領域３２dである。
図１８は、図１７の段階からさらに電源線１５や素子導通部７２が形成された段階（図
１５の段階）を示す平面図である。図１８に示すように、素子導通部７２は、駆動トラン
ジスタＴdrを挟んで容量素子Ｃ1とは反対側の領域に略矩形状に形成される。図１７およ
び図１８に示すように、素子導通部７２は、ゲート電極５１１が延在するＸ方向（すなわ
ち駆動トランジスタＴdrのチャネル長の方向）に配列する複数のコンタクトホールＨb7を
介してドレイン領域３２dに導通する。また、電源線１５は、ゲート電極５１１に沿って
Ｘ方向に配列する複数のコンタクトホールＨb10を介してソース領域３２sに導通する。
以上に説明したように駆動トランジスタＴdrのゲート電極５２１はＸ方向に延在するか
ら、ドレイン領域３２dは、ゲート電極５２１を挟んで容量素子Ｃ1とは反対側の領域に、
Ｘ方向に沿って長尺状に形成される。この構成においては、駆動トランジスタＴdrに沿っ
てＹ方向に延在する部分（第１実施形態の部分７２１）を素子導通部７２に形成する必要
がない。したがって、本変形例によれば、図１８と図１５との対比から理解されるように
、電源線１５のうちゲート電極５２１の方向に延在する第１部分１５１を、第２実施形態
よりも幅広に形成できるという利点がある。
また、本変形例においては、各コンタクトホールＨb7とコンタクトホールＨb6（中継配
線１７と素子導通部７２とが導通する部分）とコンタクトホールＨb1（第１データ線部１
３１と第２データ線部１３２とが導通する部分）とがＸ方向に沿って直線状に配列する。
したがって、各コンタクトホール（Ｈb7・Ｈb6・Ｈb1）のＹ方向における位置が相違する
構成と比較して、Ｘ方向に沿って直線状（帯状）に延在する第１部分１５１の線幅を充分
に確保することができる。
ところで、第２実施形態においては、電源線１５の第１部分１５１と直交する方向にゲ
ート電極５２１が延在する。したがって、ゲート電極５２１の長さ（より厳密には素子導
通部７２の部分７２１の長さ）が増加するほど第１部分１５１の線幅は縮小される。これ
に対し、本変形例においては、第１部分１５１と平行な方向にゲート電極５２１が延在す
るから、第１部分１５１の線幅を縮小することなくゲート電極５２１の長さを増加させる
ことができる。ゲート電極５２１の長さは駆動トランジスタＴdrのチャネル幅に相当する
から、本変形例によれば、第１部分１５１の線幅を維持しながら駆動トランジスタＴdrの
チャネル幅を増大させることができる。このようにチャネル幅が大きい駆動トランジスタ
Ｔdrによれば、電源線１５から駆動トランジスタＴdrを経由して発光素子Ｅに供給される
電流量を充分に確保できるという利点がある。
＜Ｂ−３：第３実施形態＞
次に、本発明の第３実施形態における単位素子Ｐの具体的な構成を説明する。図１９は
、本実施形態における単位素子Ｐの構成を示す平面図であり、図２０ないし図２２は、単
位素子Ｐが形成される各段階における基板１０の面上の様子を示す平面図である。
図２０に示すように、基板１０の面上には半導体層３３と半導体層４３とが半導体材料
によって同層から形成される。半導体層３３の形状は第１実施形態の半導体層３１と同様
である。半導体層４３は、容量素子Ｃ1を構成する略矩形状の電極Ｅ2と、電極Ｅ2に連続
する素子部４３１とを含む。素子部４３１は、選択トランジスタＴslの半導体層として機
能する部分であり、電極Ｅ2の右下部からＹ方向の正側に延在する部分４３１aと、この部
分４３１aからＸ方向の正側に延在する部分４３１bと、部分４３１bの端部からＹ方向の
負側に延在する部分４３１cとを含む。
半導体層３３や半導体層４３を覆うゲート絶縁層Ｌ0の面上には、図２１に示すように
、中間導電体５３と選択線１１と初期化線１２とが同層から形成される。中間導電体５３
および初期化線１２の形状や他の要素との関係は第１実施形態の中間導電体５１および初
期化線１２と同様である。選択線１１は、基板１０に垂直な方向からみて半導体層４３の
素子部４３１と重なり合うようにＸ方向に延在する。素子部４３１における部分４３１a
および部分４３１cの各々のうち選択線１１と重なり合う部分が選択トランジスタＴslの
チャネル領域となる。すなわち、本実施形態の選択トランジスタＴslはデュアルゲート構
造である。
中間導電体５３と選択線１１と初期化線１２とを覆う第１絶縁層Ｌ1の面上には、図２
２に示すように、接続部６３と素子導通部７３とデータ線１３と電源線１５とが同層から
形成される。接続部６３の形状や他の要素との関係は第１実施形態の接続部６１と同様で
ある。データ線１３は、駆動トランジスタＴdrや容量素子Ｃ1からみてＸ方向の正側の領
域にてＹ方向に延在する配線であり、コンタクトホールＨc1を介して半導体層４３の素子
部４３１（部分４３１c）に導通する。
素子導通部７３は、駆動トランジスタＴdrを挟んで容量素子Ｃ1とは反対側の領域に形
成された略矩形状の部分であり、コンタクトホールＨc2を介して半導体層３３（駆動トラ
ンジスタＴdrのドレイン領域）に導通する。図１９および図２２に示すように、発光素子
Ｅの第１電極２１は、第２絶縁層Ｌ2を貫通するコンタクトホールＨc3を介して素子導通
部７３に導通する。
図２３は、図２２の段階にある４個の単位素子ＰがＸ方向およびＹ方向にわたって配列
する様子を示す平面図である。図２２および図２３に示すように、本実施形態の電源線１
５は、基板１０に垂直な方向からみて、各単位素子Ｐの駆動トランジスタＴdrおよび容量
素子Ｃ1と重なり合うようにＹ方向に延在する。この電源線１５は、第１実施形態と同様
に、コンタクトホールＨa4を介して半導体層３３（駆動トランジスタＴdrのソース領域）
に導通する。図２２に示すように、電源線１５のうちＸ方向の負側の周縁には素子導通部
７３を避ける形状に切欠部１５５が形成され、Ｘ方向の正側の周縁には接続部６３を避け
る形状に切欠部１５７が形成される。
いま、図２３に示すように、任意のひとつの単位素子Ｐ1とそのＸ方向の負側に隣接す
る他の単位素子Ｐ2とに着目する。本実施形態においては、第１実施形態について図１１
を参照して説明したように、単位素子Ｐ1の電極Ｅ1（中間導電体５３）と単位素子Ｐ2の
データ線１３との間に付随する容量Ｃaの容量値ｃ1が、単位素子Ｐ2のデータ線１３と電
源線１５との間に付随する容量Ｃbの容量値ｃ2よりも小さくなるように（ｃ1＜ｃ2）、デ
ータ線１３と電源線１５との距離（第１絶縁層Ｌ1の膜厚）や、単位素子Ｐ1の中間導電体
５３と単位素子Ｐ2のデータ線１３との間隔が選定されている。この構成によれば、第１
実施形態と同様に、単位素子Ｐ2のデータ線１３の電位の変動が単位素子Ｐ1の容量素子Ｃ
1の電位に与える影響を低減することができる。
また、本実施形態においては、駆動トランジスタＴdrを挟んで容量素子Ｃ1とは反対側
に素子導通部７３が配置されるから、第１実施形態と同様に、電極Ｅ1と素子導通部７３
との容量的な結合（図１１に図示された容量Ｃxの寄生）が抑制される。したがって、容
量素子Ｃ1を低容量化（さらには小面積化）することが可能である。また、第１実施形態
や第２実施形態においては第１データ線部１３１と第２データ線部１３２との接続によっ
てデータ線１３が構成されるのに対し、本実施形態においてはデータ線１３が単一の導電
膜から形成される。したがって、第１実施形態や第２実施形態と比較して、データ線１３
の抵抗値を低減するとともにその断線を防止できるという利点がある。
＜Ｃ：変形例＞
以上の形態には様々な変形が加えられる。具体的な変形の態様を例示すれば以下の通り
である。なお、以下の各態様を適宜に組み合わせてもよい。
＜Ｃ−１：変形例１＞
以上の各形態における単位素子Ｐの電気的な構成は適宜に変更される。本発明に適用さ
れる単位素子Ｐの具体的な態様を以下に例示する。
（１）図２４に示すように、駆動トランジスタＴdrと発光素子Ｅとの間にトランジスタ（
以下「発光制御トランジスタ」という）Ｔcntが介在する構成としてもよい。この発光制
御トランジスタＴcntは、駆動トランジスタＴdrのドレイン電極と発光素子Ｅの第１電極
２１との電気的な接続を、発光制御線１４に供給される発光制御信号Ｓcに応じて制御す
るスイッチング素子である。発光制御トランジスタＴcntがオン状態に変化すると電源線
１５から発光素子Ｅへの電流の経路が形成されて発光素子Ｅの発光が許可され、発光制御
トランジスタＴcntがオフ状態に変化するとこの経路が遮断されて発光素子Ｅの発光が禁
止される。したがって、この構成によれば、初期化期間や書込期間を除外した駆動期間の
みにおいて発光制御トランジスタＴcntをオン状態として発光素子Ｅを発光させるといっ
た具合に、発光素子Ｅが実際に発光する期間を正確に規定することができる。
第１実施形態から第３実施形態の各々において、発光制御トランジスタＴcntは、例え
ば駆動トランジスタＴdrを挟んで容量素子Ｃ1とは反対側（すなわちＹ方向の負側）に配
置される。この態様によれば、例えば発光制御トランジスタＴcntが駆動トランジスタＴd
rと容量素子Ｃ1との間隙の領域に配置された構成と比較して、電源線１５を駆動トランジ
スタＴdrおよび容量素子Ｃ1の双方と重なり合うように幅広に形成できるという利点があ
る。
（２）図２５に示すように、駆動トランジスタＴdrのゲート電極とソース電極（電源線１
５）との間に容量素子Ｃ2が介挿された構成としてもよい。この構成によれば、書込期間
にて設定された駆動トランジスタＴdrのゲート電位Ｖgを駆動期間にて容量素子Ｃ2に保持
できるという利点がある。もっとも、駆動トランジスタＴdrのゲート電極の面積（チャネ
ル領域の面積）が充分に確保される構成においては、この駆動トランジスタＴdrのゲート
容量によってゲート電位Ｖgが保持される。したがって、第１実施形態から第３実施形態
のように容量素子Ｃ2が配置されない構成であっても、駆動期間にてゲート電位Ｖgを保持
することは可能である。
（３）図２６に示す構成の単位素子Ｐも採用される。この単位素子Ｐにおいては、以上の
各形態における容量素子Ｃ1や初期化トランジスタＴint（初期化線１２）が形成されず、
駆動トランジスタＴdrのゲート電極とデータ線１３との電気的な接続が選択トランジスタ
Ｔslによって制御される。また、駆動トランジスタＴdrのゲート電極とソース電極（電源
線１５）との間には容量素子Ｃ2が介在する。
この構成において選択トランジスタＴslがオン状態に変化すると、発光素子Ｅに指定さ
れた階調に応じたデータ電位Ｖdataがデータ線１３から選択トランジスタＴslを経由して
駆動トランジスタＴdrのゲート電極に供給される。このときに容量素子Ｃ2にはデータ電
位Ｖdataに応じた電荷が蓄積されるから、選択トランジスタＴslがオフ状態に変化しても
、駆動トランジスタＴdrのゲート電位Ｖgはデータ電位Ｖdataに維持される。したがって
、発光素子Ｅには、駆動トランジスタＴdrのゲート電位Ｖgに応じた電流（データ電位Ｖd
ataに応じた電流）が継続的に供給される。この電流の供給によって発光素子Ｅはデータ
電位Ｖdataに応じた輝度で発光する。
図２６の容量素子Ｃ2は、例えば以上の各形態における容量素子Ｃ1と同様の態様で基板
１０の面上に配置される。この形態によっても第１実施形態から第３実施形態と同様の作
用および効果が奏される。以上のように、駆動トランジスタＴdrのゲート電極に接続され
る容量素子は、容量カップリングによって駆動トランジスタＴdrのゲート電位Ｖgを設定
するための容量素子Ｃ1であってもよいし、データ線１３から駆動トランジスタＴdrのゲ
ート電極に供給されるデータ電位Ｖdataを保持するための容量素子Ｃ2であってもよい。
＜Ｃ−２：変形例２＞
以上の形態においては第１電極２１が光反射性の材料によって形成された構成を例示し
たが、発光層２３から基板１０側への出射光が第１電極２１とは別個の反射層によって基
板１０とは反対側に反射される構成としてもよい。この構成においては、光反射性の材料
によって第１絶縁層Ｌ1の面上に反射層が形成され、この反射層を覆うように第１電極２
１が形成される。第１電極２１は、ＩＴＯやＩＺＯなどの光透過性の導電性材料によって
形成される。また、以上の形態においては第２電極２２が光透過性の材料によって形成さ
れた構成を例示したが、遮光性または光反射性を有する導電性材料を充分に薄く形成した
電極が第２電極２２とされた構成によっても発光層２３からの放射光を透過させることが
できる。
もっとも、発光層２３からの出射光が基板１０を透過して出射するボトムエミッション
型の発光装置にも本発明は適用される。この構成においては、例えば、光反射性の導電性
材料によって第２電極２２が形成されるとともに光透過性の導電性材料によって第１電極
２１が形成される。そして、発光層２３から基板１０側への出射光と、発光層２３から基
板１０とは反対側に出射して第２電極２２の表面にて反射した光とが、第１電極２１およ
び基板１０を透過して出射する。
＜Ｃ−３：変形例３＞
第１実施形態や第２実施形態においては電源線１５が選択トランジスタＴslおよび初期
化トランジスタＴintの何れにも重なり合わない構成を例示したが、電源線１５が選択ト
ランジスタＴslと重なり合う構成や電源線１５が初期化トランジスタＴintと重なり合う
構成も採用される。
＜Ｃ−４：変形例４＞
第２実施形態においては、接続部６２が選択トランジスタＴslの第１ゲート電極１１１
と第２ゲート電極１１２との間隙の領域に形成される構成を例示した。これと同様に、電
源線１５の第２部分１５２が初期化トランジスタＴintの第１ゲート電極１２１と第２ゲ
ート電極１２２との間隙の領域に形成されてもよい。
＜Ｃ−５：変形例５＞
第１実施形態においては、電源線１５がＸ方向に延在する部分（本発明における「第１
部分」）のみを含む構成を例示したが、第２実施形態のように、これらの部分の各々を相
互に連結するようにＹ方向に延在する部分（以下「第２部分」という）を電源線１５が含
む構成としてもよい。この第２部分は、例えば、図７に図示された接続部６１と素子導通
部７１との間隙の領域や各単位素子Ｐの間隙の領域にてＹ方向に延在し、Ｙ方向に隣接す
る各電源線１５（第１部分）を相互に連結する。この構成によれば、第１実施形態と比較
して電源線１５の抵抗を低減することが可能である。
＜Ｃ−６：変形例６＞
以上の各形態においては、隔壁２５の内周縁の内側の領域のみに発光層２３が形成され
た構成を例示したが、基板１０の全面（より詳細には第２絶縁層Ｌ2の全面）にわたって
発光層２３が連続に形成された構成としてもよい。この構成によれば、例えば、スピンコ
ート法などの低廉な成膜技術を発光層２３の形成に採用できるという利点がある。なお、
第１電極２１は発光素子Ｅごとに個別に形成されるから、発光層２３が複数の発光素子Ｅ
にわたって連続するとは言っても、発光層２３の光量は発光素子Ｅごとに個別に制御され
る。以上のように発光層２３が複数の発光素子Ｅにわたって連続する構成においては隔壁
２５を省略してもよい。
なお、隔壁２５で仕切られた各空間に発光材料の液滴を吐出するインクジェット法（液
滴吐出法）で発光層２３を形成する場合には、以上の各形態のように第２絶縁層Ｌ2の面
上に隔壁２５を配置した構成が好適に採用される。ただし、発光層２３を発光素子Ｅごと
に形成するための方法は適宜に変更される。より具体的には、基板１０の全域に形成され
た発光材料の膜体を選択的に除去する方法や、レーザ転写（LITI: Laser-Induced Therma
l Imaging）法など各種のパターニング技術によっても発光層２３は発光素子Ｅごとに形
成される。この場合には、隔壁２５の形成を不要としながら発光素子Ｅごとに独立に発光
層２３を形成できる。以上のように、本発明の発光装置において隔壁２５は必ずしも必要
な要素ではない。
＜Ｃ−７：変形例７＞
以上の各形態においては有機ＥＬ材料からなる発光層２３を含む発光素子Ｅを例示した
が、本発明における発光素子はこれに限定されない。例えば、無機ＥＬ材料からなる発光
層を含む発光素子やＬＥＤ（Light Emitting Diode）素子など様々な発光素子を採用する
ことができる。本発明における発光素子は、電気エネルギの供給（典型的には電流の供給
）によって発光する素子であれば足り、その具体的な構造や材料の如何は不問である。
＜Ｄ：応用例＞
次に、本発明に係る発光装置を利用した電子機器の具体的な形態を説明する。図２７は
、以上に説明した何れかの形態に係る発光装置Ｄを表示装置として採用したモバイル型の
パーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は
、表示装置としての発光装置Ｄと本体部２０１０とを備える。本体部２０１０には、電源
スイッチ２００１およびキーボード２００２が設けられている。この発光装置Ｄは有機Ｅ
Ｌ材料の発光層２３を発光素子Ｅに使用しているので、視野角が広く見易い画面を表示で
きる。
図２８に、各形態に係る発光装置Ｄを適用した携帯電話機の構成を示す。携帯電話機３
０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに表示装
置としての発光装置Ｄを備える。スクロールボタン３００２を操作することによって、発
光装置Ｄに表示される画面がスクロールされる。
図２９に、各形態に係る発光装置Ｄを適用した携帯情報端末（ＰＤＡ：Personal Digit
al Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１お
よび電源スイッチ４００２、ならびに表示装置としての発光装置Ｄを備える。電源スイッ
チ４００２を操作すると、住所録やスケジュール帳といった各種の情報が発光装置Ｄに表
示される。
なお、本発明に係る発光装置が適用される電子機器としては、図２７から図２９に示し
たもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置
、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、
テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネル
を備えた機器等などが挙げられる。また、本発明に係る発光装置の用途は画像の表示に限
定されない。例えば、光書込み型のプリンタや電子複写機といった画像形成装置において
は、用紙などの記録材に形成されるべき画像に応じて感光体を露光する書込みヘッドが使
用されるが、この種の書込みヘッドとしても本発明の発光装置を利用することができる。
発光装置において複数の単位素子が配列する様子を示すブロック図である。 各単位素子の電気的な構成を示す回路図である。 本発明の第１実施形態における単位素子の構成を示す平面図である。 図３におけるIV−IV線からみた断面図である。 ゲート絶縁層が形成された段階を示す平面図である。 第１絶縁層が形成された段階を示す平面図である。 第２絶縁層が形成された段階を示す平面図である。 第１絶縁層が形成された段階にある複数の単位素子を示す平面図である。 第２絶縁層が形成された段階にある複数の単位素子を示す平面図である。 実施形態の効果を説明するための断面図である。 実施形態の効果を説明するための回路図である。 本発明の第２実施形態おける単位素子の構成を示す平面図である。 ゲート絶縁層が形成された段階を示す平面図である。 第１絶縁層が形成された段階を示す平面図である。 第２絶縁層が形成された段階を示す平面図である。 第２絶縁層が形成された段階にある複数の単位素子を示す平面図である。 第２実施形態の変形例において第１絶縁層が形成された段階を示す平面図である。 第２実施形態の変形例において第２絶縁層が形成された段階を示す平面図である。 本発明の第３実施形態における単位素子の構成を示す平面図である。 ゲート絶縁層が形成された段階を示す平面図である。 第１絶縁層が形成された段階を示す平面図である。 第２絶縁層が形成された段階を示す平面図である。 第２絶縁層が形成された段階にある複数の単位素子を示す平面図である。 変形例に係る単位素子の構成を示す回路図である。 変形例に係る単位素子の構成を示す回路図である。 変形例に係る単位素子の構成を示す回路図である。 本発明に係る電子機器の具体例であるパーソナルコンピュータの斜視図である。 本発明に係る電子機器の具体例である携帯電話機の斜視図である。 本発明に係る電子機器の具体例である携帯型情報端末の斜視図である。
符号の説明
Ｄ……発光装置、Ｐ……単位素子、Ｅ……発光素子、１０……基板、１１……選択線、１
２……初期化線、１３……データ線、１５……電源線、２１……第１電極、２２……第２
電極、２３……発光層、３１，３２，３３，４１，４２，４３，４５……半導体層、５１
，５２，５３……中間導電体、６１，６２，６３……接続部、７１，７２，７３……素子
導通部、５１１，５２１……ゲート電極、Ｔdr……駆動トランジスタ、Ｔsl……選択トラ
ンジスタ、Ｔint……初期化トランジスタ、Ｃ1……容量素子、Ｅ1，Ｅ2……電極、Ｌ0…
…ゲート絶縁層、Ｌ1……第１絶縁層、Ｌ2……第２絶縁層。

Claims (9)

  1. 発光素子に供給される電流量を制御する駆動トランジスタと、前記駆動トランジスタの
    ゲート電極に電気的に接続された容量素子と、前記駆動トランジスタと前記発光素子とを
    電気的に接続する素子導通部とが基板上に配置された発光装置であって、
    前記素子導通部は、前記駆動トランジスタを挟んで前記容量素子とは反対側の領域に配
    置される
    ことを特徴とする発光装置。
  2. 前記駆動トランジスタは、チャネル領域が形成された半導体層と、ゲート絶縁層を挟ん
    で前記チャネル領域に対向する前記ゲート電極とを含み、
    前記容量素子は、前記ゲート電極に電気的に接続される第１電極と、前記ゲート絶縁層
    を挟んで前記第１電極に対向する第２電極とを含み、
    前記素子導通部は、前記ゲート電極と前記第１電極とを覆う絶縁層の面上に形成される
    請求項１に記載の発光装置。
  3. 前記第１電極は前記ゲート電極に連続する
    請求項２に記載の発光装置。
  4. 前記半導体層と前記第２電極とは同層から形成される
    請求項２または請求項３に記載の発光装置。
  5. 選択信号に応じてオン状態またはオフ状態となる選択トランジスタを具備し、
    前記駆動トランジスタのゲート電極は、オン状態となった前記選択トランジスタを介し
    てデータ線から供給されるデータ信号に応じた電位に設定され、
    前記選択トランジスタは、前記容量素子を挟んで前記駆動トランジスタとは反対側に配
    置される
    請求項１から請求項４の何れかに記載の発光装置。
  6. 初期化信号に応じてオン状態またはオフ状態となる初期化トランジスタを具備し、
    前記駆動トランジスタは、オン状態となった前記初期化トランジスタを介してダイオー
    ド接続され、
    前記初期化トランジスタは、前記駆動トランジスタを挟んで前記容量素子とは反対側に
    配置される
    請求項１から請求項５の何れかに記載の発光装置。
  7. 前記容量素子を挟んで前記駆動トランジスタとは反対側に配置され、選択信号に応じて
    オン状態またはオフ状態となる選択トランジスタと、
    前記選択トランジスタを挟んで前記容量素子とは反対側に配置され、初期化信号に応じ
    てオン状態またはオフ状態となる初期化トランジスタとを具備し、
    前記駆動トランジスタのゲート電極は、オン状態となった前記選択トランジスタを介し
    てデータ線から供給されるデータ信号に応じた電位に設定され、
    前記駆動トランジスタは、オン状態となった前記初期化トランジスタを介してダイオー
    ド接続され、
    前記初期化トランジスタは、接続部を介して前記駆動トランジスタのゲート電極に電気
    的に接続され、
    前記選択トランジスタのゲート電極と前記接続部とは重なり合わない
    請求項１から請求項４の何れかに記載の発光装置。
  8. 前記選択トランジスタは、相互に間隔をあけて配置された第１ゲート電極と第２ゲート
    電極とを含み、
    前記接続部は、前記第１ゲート電極と前記第２ゲート電極との間隙に位置する
    請求項７に記載の発光装置。
  9. 請求項１から請求項８の何れかに記載の発光装置を具備する電子機器。


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