WO2020261367A1

WO2020261367A1 - 表示装置およびその駆動方法

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Publication number: WO2020261367A1
Application number: PCT/JP2019/025105
Authority: WO
Inventors: 諒米林
Original assignee: シャープ株式会社
Priority date: 2019-06-25
Filing date: 2019-06-25
Publication date: 2020-12-30
Also published as: CN114097022B; US20220358880A1; CN114097022A

Abstract

本願は、画素回路内でキャパシタの保持電圧により表示輝度が制御される表示装置において容量値の大きなキャパシタを使用しつつデータ書込での充電不足を防止するための構成を開示する。画素回路１５ａにおいて、駆動トランジスタＭ１のゲート端子は、互いに直列に接続された容量選択トランジスタＭ３と保持キャパシタＣｓｔを介して駆動トランジスタＭ１のソース端子に接続され、書込補助キャパシタＣｗａのみを介しても当該ソース端子に接続されている。データ書込期間Ｔｗに、容量選択トランジスタＭ３がオフ状態とされ、データ信号線Ｄｊからデータ電圧が書込制御トランジスタＭ２を介して書込補助キャパシタＣｗａに与えられる。その後、書込制御トランジスタＭ２がオフ状態、容量選択トランジスタＭ３がオン状態とされ、書込補助キャパシタＣｗａと保持キャパシタＣｓｔの間で電荷が再分配されることで駆動用保持電圧が決定する。

Description

表示装置およびその駆動方法

　本発明は表示装置に関するものであり、より詳しくは、有機ＥＬ（Electro Luminescence）表示装置等のように画素回路内の容量に保持される電圧により表示輝度が制御される表示装置およびその駆動方法に関する。

　近年、有機ＥＬ素子（有機発光ダイオード（Organic Light Emitting Diode: ＯＬＥＤ）とも呼ばれる）を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ表示装置の画素回路は、有機ＥＬ素子に加えて、駆動トランジスタや、書込制御トランジスタ、保持キャパシタ等を含んでいる。駆動トランジスタや書込制御トランジスタには、薄膜トランジスタ（Thin Film Transistor）が使用され、駆動トランジスタの制御端子としてのゲート端子に保持キャパシタが接続され、この保持キャパシタには、駆動回路からデータ信号線を介して、表示すべき画像を表す映像信号に応じた電圧（より詳しくは、当該画素回路で形成すべき画素の階調値を示す電圧）がデータ電圧として与えられる。有機ＥＬ素子は、それに流れる電流に応じた輝度で発光する自発光型表示素子である。駆動トランジスタは、有機ＥＬ素子と直列に設けられ、保持キャパシタに保持される電圧にしたがって、有機ＥＬ素子に流れる電流を制御する。

　なお、上記のような有機ＥＬ表示装置における画素回路に関する構成例が、例えば特許文献１に記載されている。特許文献１に記載の画素回路４０では、駆動トランジスタＱ１のゲート端子は、互いに直列に接続された保持コンデンサＣ１と検出トリガコンデンサＣ２を介して検出トリガ線５４に接続されており、一方の端子が保持コンデンサＣ１と検出トリガコンデンサＣ２との接続点に接続され、他方の端子が駆動トランジスタＱ１のソース端子に接続されたスイッチング素子としての分離トランジスタＱ５が含まれている（段落［００７５］～［００８３］、図６参照）。この画素回路４０では、書き込み期間において、分離トランジスタＱ５はオフ状態であり、データ線から信号電圧Ｖｄａｔａが駆動トランジスタＱ１のゲート端子に印加される。その後の発光期間では、駆動トランジスタＱ１において、ゲート端子がデータ線から切り離され分離トランジスタＱ５がオン状態とされることで、保持コンデンサＣ１の電圧がゲート・ソース間電圧Ｖｇｓとされ、この電圧Ｖｇｓに応じた電流が駆動トランジスタＱ１に流れて有機ＥＬ素子Ｄ１が発光する（段落［０１１７］～［０１２６］、図１０，図１１参照）。また特許文献２においても、これに類似した画素回路が記載されている（図５参照）。特許文献２に記載の当該画素回路は、互いに直列に接続された容量手段５１０（Ｃ１），５０９（Ｃ２）に映像信号を与え、それにより容量手段５０１（Ｃ１）に保持される電圧をＴＦＴ５０６（駆動トランジスタ）のゲート・ソース間電圧とし、これに応じた電流がＴＦＴ５０およびＥＬ素子に流れるように構成されている（段落［００２２］～［００３８］参照）。

国際公開第２０１１／１２５１１３号パンフレット日本国特開２０１７－１８２０８５号公報

W.C.Elmore, "The Transient Response of Damped Linear Networks with Particular Regard to Wideband Amplifiers", J. of AppliedPhysics, vol.19, pp.55-63, Jan. 1948.

　上記のように、有機ＥＬ素子に加えて、駆動トランジスタや、書込制御トランジスタ、保持キャパシタ等を含む画素回路を備えた有機ＥＬ表示装置では、データ書込期間に各画素回路の保持キャパシタに書き込まれたデータ電圧を発光期間においてそのままの値で維持することが好ましい。このためには、当該保持キャパシタの容量値を大きくすればよい。しかし、保持キャパシタの容量値を大きくすると、その充電に要する時間が長くなり、その結果、データ書込期間において保持容量が充電不足となると、表示品質が低下する。

　そこで、上記有機ＥＬ表示装置のように画素回路内のキャパシタ（容量）に書き込まれたデータ電圧により表示輝度が制御される表示装置において、容量値の大きなキャパシタを使用しつつデータ書込における充電不足を防止することが望まれる。

　本発明の幾つかの実施形態に係る表示装置は、複数のデータ信号線と、前記複数のデータ信号線に交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿って配置された複数の画素回路とを有する表示装置であって、
　前記複数のデータ信号線を駆動するデータ信号線駆動回路と、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と
を備え、
　各画素回路は、
　　前記複数のデータ信号線のいずれか１つに対応するとともに前記複数の走査信号線のいずれか１つに対応し、
　　保持キャパシタと、前記保持キャパシタに保持される保持電圧によって輝度が制御される表示素子とを含み、
　　対応する走査信号線が選択されているときに前記保持キャパシタよりも容量値が小さい小容量キャパシタに対して対応するデータ信号線の電圧が与えられることで当該小容量キャパシタに書込電圧が保持され、前記保持キャパシタの保持電圧が前記小容量キャパシタの前記書込電圧に基づき決定されるように構成されている。

　本発明の上記幾つかの実施形態のいずれかに係る表示装置は、
　前記複数の走査信号線にそれぞれ対応する容量選択信号線と、
　前記複数の容量選択信号線を駆動する容量選択制御回路と
を更に備え、
　各画素回路は、
　　対応する走査信号線に接続された制御端子を有する書込制御スイッチング素子と、
　　前記小容量キャパシタとしての書込補助キャパシタと、
　　対応する走査信号線に対応する容量選択信号線に接続された制御端子を有し、前記保持キャパシタに直列に接続された容量選択スイッチング素子と、
　　前記容量選択スイッチング素子がオン状態となる前に前記保持キャパシタを放電させて初期化するための初期化回路とを更に含み、
　各画素回路において、
　　互いに直列に接続された前記保持キャパシタおよび前記容量選択スイッチング素子と前記書込補助キャパシタとが並列に接続されており、
　　前記書込補助キャパシタは、第１端子を前記書込制御スイッチング素子を介して対応するデータ信号線に接続され、第２端子を固定電位線に接続されている。

　本発明の上記幾つかの実施形態の他のいずれかに係る表示装置は、
　初期化回路を更に備え、
　各画素回路は、
　　対応する走査信号線に接続された制御端子を有する書込制御スイッチング素子と、
　　前記保持キャパシタと直列に接続された書込補助キャパシタとを更に含み、
　前記初期化回路は、当該表示装置の電源がオンされたときに所定の初期化期間において前記保持キャパシタおよび前記書込補助キャパシタを放電させて初期化し、
　前記小容量キャパシタは、互いに直列に接続された前記書込補助キャパシタおよび前記保持キャパシタにより構成されており、
　各画素回路において、前記小容量キャパシタは、第１端子を前記書込制御スイッチング素子を介して対応するデータ信号線に接続され、第２端子を固定電位線に接続されている。

　本発明の他の幾つかの実施形態に係る駆動方法は、複数のデータ信号線と、前記複数のデータ信号線に交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿って配置された複数の画素回路とを有する表示装置の駆動方法であって、
　各画素回路は、
　　前記複数のデータ信号線のいずれか１つに対応するとともに前記複数の走査信号線のいずれか１つに対応し、
　　保持キャパシタと、前記保持キャパシタに保持される保持電圧によって輝度が制御される表示素子とを含み、
　前記駆動方法は、
　　各画素回路において、対応する走査信号線が選択されているときに前記保持キャパシタよりも容量値が小さい小容量キャパシタに対して対応するデータ信号線の電圧を与えることで当該小容量キャパシタに書込電圧を保持させるデータ書込ステップと、
　　前記小容量キャパシタの前記書込電圧に基づき前記保持キャパシタの保持電圧を決定する保持電圧決定ステップとを備える。

　本発明の上記幾つかの実施形態によれば、各画素回路は、保持キャパシタに保持される電圧によって表示素子の輝度が制御されるように構成されており、当該画素回路において、対応する走査信号線が選択されているときに保持キャパシタよりも容量値が小さい小容量キャパシタに対して対応するデータ信号線の電圧が与えられることで当該小容量キャパシタに書込電圧が保持され、保持キャパシタの保持電圧が当該小容量キャパシタの書込電圧に基づき決定される。このように、各画素回路では、対応する走査信号線の選択期間において、対応するデータ信号線の電圧であるデータ電圧は、保持キャパシタに書き込まれるのではなく、小容量キャパシタに書き込まれる。これにより、保持キャパシタの容量値が大きくても従来よりも短い時間でデータ書込を行うことができるので、輝度制御用の保持電圧の安定化のために容量値の大きい保持キャパシタを使用しつつ充電不足による表示品質の低下を防止することができる。

　本発明の上記幾つかの実施形態のいずれかに係る表示装置によれば、各画素回路には上記小容量キャパシタとして書込補助キャパシタが含まれており、各画素回路において、保持キャパシタが初期化され、かつ、対応するデータ信号線の電圧であるデータ電圧で書込補助キャパシタが充電された後に、保持キャパシタと書込補助キャパシタとが並列に接続されて両キャパシタの間で電荷が再配分されることで、保持キャパシタの保持電圧が決定される。これにより、保持キャパシタの容量値が大きくても従来よりも短い時間でデータ書込を行うことができるので、輝度制御用の保持電圧の安定化のために容量値の大きい保持キャパシタを使用しつつ充電不足による表示品質の低下を防止することができる。

　本発明の上記幾つかの実施形態の他のいずれかに係る表示装置によれば、各画素回路には保持キャパシタと直列に接続された書込補助キャパシタが含まれていて、これら保持キャパシタと書込補助キャパシタとにより小容量キャパシタが構成されており、対応する走査信号線が選択されているときに当該小容量キャパシタが対応するデータ信号線の電圧であるデータ電圧で当該小容量キャパシタが充電される。この充電によるデータ電圧の書込で当該小容量キャパシタに保持される電圧が書込補助キャパシタと保持キャパシタとで容量分圧されることにより保持キャパシタにおける保持電圧が決定される。これにより、保持キャパシタの容量値が大きくても従来よりも短い時間でデータ書込を行うことができるので、輝度制御用の保持電圧の安定化のために容量値の大きい保持キャパシタを使用しつつ充電不足による表示品質の低下を防止することができる。

第１の実施形態に係る表示装置の全体構成を示すブロック図である。上記第１の実施形態における画素回路の第１構成例を示す回路図である。上記第１実施形態における第１構成例による画素回路の動作を説明するための信号波形図である。上記第１の実施形態における画素回路の第２構成例を示す回路図である。上記第１実施形態における第２構成例による画素回路の動作を説明するための信号波形図である。上記第１の実施形態における画素回路の第３構成例を示す回路図である。上記第１実施形態における第３構成例による画素回路の動作を説明するための信号波形図である。上記第１の実施形態における画素回路の第４構成例を示す回路図である。上記第１実施形態における第４構成例による画素回路の動作を説明するための信号波形図である。上記第１の実施形態における画素回路の第５構成例を示す回路図である。上記第１実施形態における第５構成例による画素回路の動作を説明するための信号波形図である。第２実施形態に係る表示装置の全体構成を示すブロック図である。上記第２実施形態における画素回路の構成例をデータ信号線駆動回路の要部の構成とともに示す回路図である。上記第２実施形態における画素回路の第１変形例を示す回路図（Ａ）および第２変形例を示す回路図（Ｂ）である上記第２実施形態における画素回路の第３変形例を示す回路図である。第３実施形態に係る表示装置における画素回路の構成例を示す回路図である。上記３実施形態における画素回路の動作を説明するための信号波形図である。上記第３実施形態における画素回路の第１変形例を示す回路図である。上記第３実施形態における画素回路の第２変形例を示す回路図である。上記第３実施形態における画素回路の第３変形例を示す回路図である。上記３実施形態における第３変形例による画素回路の動作を説明するための信号波形図である。上記第３実施形態における画素回路の他の構成例を示す回路図である。上記第３実施形態における他の構成例による画素回路の動作を説明するための信号波形図である。第４実施形態に係る表示装置における画素回路の第１構成例を示す回路図である。上記４実施形態における第１構成例による画素回路の動作を説明するための信号波形図である。上記第４実施形態における画素回路の第２構成例を示す回路図である。上記４実施形態における第２構成例による画素回路の動作を説明するための信号波形図である。従来の表示装置における画素回路の構成を示す回路図である。従来の表示装置における問題を説明するための信号波形図である。従来の表示装置における問題を解決するための画素回路の基本的な構成および動作を説明するための回路図（Ａ，Ｂ）である。従来の表示装置における問題を解決するための画素回路の基本的な動作を説明するための信号波形図である。

　以下、添付図面を参照しながら実施形態について説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第１導通端子に相当し、他方は第２導通端子に相当する。また、以下の各実施形態におけるトランジスタは例えば薄膜トランジスタであるが、本発明はこれに限定されない。さらにまた、本明細書における「接続」とは、特に断らない限り「電気的接続」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、他の素子を介した間接的な接続を意味する場合も含むものとする。

＜１．第１の実施形態＞
＜１．１　全体構成＞
　図１は、第１の実施形態に係る有機ＥＬ表示装置１０ａの全体構成を示すブロック図である。図１に示すように、この表示装置１０ａは、表示部１１、表示制御回路２０、データ側駆動回路３０、走査側駆動回路４０、および、電源回路５０を備えている。データ側駆動回路は、データ信号線駆動回路（「データドライバ」とも呼ばれる）として機能する。走査側駆動回路４０は、走査信号線駆動回路（「ゲートドライバ」とも呼ばれる）および発光制御回路（「エミッションドライバ」とも呼ばれる）として機能する。図１に示す構成ではこれら２つの駆動回路が１つの走査側駆動回路４０として実現されているが、これら２つの駆動回路が適宜分離された構成であってもよく、また、これら２つの駆動回路が表示部１１の一方側と他方側に分離されて配置される構成であってもよい。また、走査側駆動回路およびデータ側駆動回路の少なくとも一部が表示部１１と一体的に形成されていてもよい。これらの点は、後述の他の実施形態や変形例においても同様である。電源回路５０は、表示部１１に供給すべき後述のハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および初期化電圧Ｖｉｎｉと、表示制御回路２０、データ側駆動回路３０、および走査側駆動回路４０に供給すべき電源電圧（不図示）とを生成する。

　表示部１１には、ｍ本（ｍは２以上の整数）のデータ信号線Ｄ１～Ｄｍと、これらに交差するｎ＋１本（ｎは２以上の整数）の走査信号線Ｇ１～Ｇn+1とが配設されており、ｎ本の走査信号線Ｇ１～Ｇｎにそれぞれ沿ってｎ本の発光制御線（「エミッションライン」とも呼ばれる）Ｅ１～Ｅｎが配設されるとともに、ｎ本の走査信号線Ｇ１～Ｇｎにそれぞれ沿ってｎ本の容量選択信号線ＣＳＷ１～ＣＳＷｎが配設されている。図１に示すように、表示部１１にはｍ×ｎ個の画素回路１５が設けられており、これらｍ×ｎ個の画素回路１５は、ｍ本のデータ信号線Ｄ１～Ｄｍおよびｎ本の走査信号線Ｇ１～Ｇｎに沿ってマトリクス状に配置されており、各画素回路１５は、ｍ本のデータ信号線Ｄ１～Ｄｍのいずれか１つに対応するとともにｎ本の走査信号線Ｇ１～Ｇｎのいずれか１つに対応する（以下、各画素回路１５を区別する場合には、ｉ番目の走査信号線Ｇｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路を「第ｉ行第ｊ列の画素回路」ともいい、符号“Ｐｉｘ（ｉ，ｊ）”で示すものとする）。ｎ本の発光制御線Ｅ１～Ｅｎはｎ本の走査信号線Ｇ１～Ｇｎにそれぞれ対応し、ｎ本の容量選択信号線ＣＳＷ１～ＣＳＷｎもｎ本の走査信号線Ｇ１～Ｇｎにそれぞれ対応する。したがって各画素回路１５は、ｎ本の発光制御線Ｅ１～Ｅｎのいずれか１つにも対応し、ｎ本の容量選択信号線ＣＳＷ１～ＣＳＷｎのいずれか１つにも対応する。なお、各容量選択信号線ＣＳＷｉに印加すべき容量選択信号ＣＳＷ（ｉ）として、当該容量選択信号線ＣＳＷｉに対応する発光制御線Ｅｉに印加すべき発光制御信号を使用してもよい。この場合、容量選択信号線ＣＳＷ１～ＣＳＷｎは不要となる。

　また表示部１１には、各画素回路１５に共通の図示しない電源線が配設されている。すなわち、後述の有機ＥＬ素子を駆動するためのハイレベル電源電圧ＥＬＶＤＤを供給するための第１電源線（以下「ハイレベル電源線」といい、ハイレベル電源電圧と同じく符号“ＥＬＶＤＤ”で示す）、および、有機ＥＬ素子を駆動するためのローレベル電源電圧ＥＬＶＳＳを供給するための第２電源線（以下「ローレベル電源線」といい、ローレベル電源電圧と同じく符号“ＥＬＶＳＳ”で示す）が配設されている。さらに表示部１１には、各画素回路１５の初期化のための初期化動作に使用する初期化電圧Ｖｉｎｉとして固定電圧を供給するための図示しない初期化電圧供給線ＩＮＩも配設されている。ハイレベル電源電圧ＥＬＶＤＤ、ローレベル電源電圧ＥＬＶＳＳ、および、初期化電圧Ｖｉｎｉは、電源回路５０から供給される。なお、ハイレベル電源線ＥＬＶＤＤ、ローレベル電源線ＥＬＶＳＳ、および、初期化電圧供給線ＩＮＩは、いずれも固定電位を供給する電圧供給線すなわち固定電位線である。

　表示制御回路２０は、表示すべき画像を表す画像データおよび画像表示のためのタイミング制御情報を含む入力信号Ｓｉｎを表示装置１０ａの外部から受け取り、この入力信号Ｓｉｎに基づきデータ側制御信号Ｓｃｄおよび走査側制御信号Ｓｃｓを生成し、データ側制御信号Ｓｃｄをデータ側駆動回路（データ信号線駆動回路）３０に、走査側制御信号Ｓｃｓを走査側駆動回路（走査信号線駆動／発光制御回路）４０にそれぞれ出力する。

　データ側駆動回路３０は、表示制御回路２０からのデータ側制御信号Ｓｃｄに基づきデータ信号線Ｄ１～Ｄｍを駆動する。すなわちデータ側駆動回路３０は、データ側制御信号Ｓｃｄに基づき、表示すべき画像を表すｍ個のデータ信号Ｄ（１）～Ｄ（ｍ）を並列に出力してデータ信号線Ｄ１～Ｄｍにそれぞれ印加する。

　走査側駆動回路４０は、表示制御回路２０からの走査側制御信号Ｓｃｓに基づき、走査信号線Ｇ１～Ｇn+1を駆動する走査信号線駆動回路、発光制御線Ｅ１～Ｅｎを駆動する発光制御回路、および、容量選択信号線ＣＳＷ１～ＣＳＷｎを駆動する容量選択制御回路として機能する。なお、各容量選択信号線ＣＳＷｉに印加すべき容量選択信号ＣＳＷ（ｉ）として、当該容量選択信号線ＣＳＷｉに対応する発光制御線Ｅｉに印加すべき発光制御信号を使用する場合には、容量選択信号線ＣＳＷ１～ＣＳＷｎは不要となるので、容量選択制御回路の機能も不要となる。

　より詳細には走査側駆動回路４０は、走査信号線駆動回路として、走査側制御信号Ｓｃｓに基づき、各フレーム期間において走査信号線Ｇ１～Ｇn+1を１水平期間だけ重複させながら２水平期間ずつ順次に選択し、選択した走査信号線Ｇｋに対してアクティブな信号を印加し、かつ、非選択の走査信号線には非アクティブな信号を印加する。すなわち、ｉ番目の走査信号線がｉ－１番目の水平期間およびｉ番目の水平期間の間、選択状態であるように、走査信号線Ｇ１～Ｇn+1が駆動される（以下、このような走査信号線の駆動を「ダブルパルス駆動」という）。なお「水平期間」は、一般的には、水平走査および垂直走査に基づく映像信号における表示画像の１ラインに相当する部分の期間であり、ここでは、データ側駆動回路３０から表示画像の１ライン分の画像データ（１ラインを構成するｍ個の画素を表すデータ）がデータ信号Ｄ（１）～Ｄ（ｍ）として出力される期間に相当する。例えば後述の図３において、期間ｔ４～ｔ５、期間ｔ５～ｔ６、期間ｔ６～ｔ８のそれぞれが１つの水平期間である。ｉ番目の走査信号線Ｇｉが選択状態になると、それに対応したｍ個の画素回路（以下「ｉ行目の画素回路」ともいう）Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）が一括して選択される。その結果、当該走査信号線Ｇｉの選択期間（以下「第ｉ走査選択期間」という）において、データ側駆動回路３０からデータ信号線Ｄ１～Ｄｍに印加されたｍ個のデータ信号Ｄ（１）～Ｄ（ｍ）の電圧（以下では、これらの電圧を区別せずに単に「データ電圧」と呼ぶことがある）が画素データとして、画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）にそれぞれ書き込まれる。すなわち、ｉ行目の各画素回路Ｐｉｘ（ｉ，ｊ）（ｊ＝１～ｍ）内の所定キャパシタがデータ電圧で充電される。この所定キャパシタは、従来の画素回路における保持容量に相当するが、後述のように本実施形態では、例えば図２等に示す構成における小容量キャパシタとしての書込補助キャパシタＣｗａである。

　なお、上記のように本実施形態ではダブルパルス駆動が行われるので、ｉ番目の水平期間では、ｉ番目およびｉ＋１番目の走査信号線Ｇｉ，Ｇi+1が共に選択状態であり（後述の図３参照）、ｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）の所定キャパシタ（後述の図３に示す例では書込補助キャパシタＣｗａ）がデータ信号Ｄ（１）～Ｄ（ｍ）の電圧でそれぞれ充電されるとともに、ｉ＋１行目の画素回路Ｐｉｘ（ｉ＋１，１）～Ｐｉｘ（ｉ＋１，ｍ）の所定キャパシタもデータ信号Ｄ（１）～Ｄ（ｍ）の電圧でそれぞれ充電される。これにより、ｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）のそれぞれの所定キャパシタは、それに書き込むべきデータ電圧で充電されるが、ｉ＋１行目の画素回路Ｐｉｘ（ｉ＋１，１）～Ｐｉｘ（ｉ＋１，ｍ）のそれぞれの所定キャパシタは、直前行の画素回路に書き込むべきデータ電圧で充電されることになる。このｉ＋１行の画素回路における所定キャパシタの充電は“予備的な充電”に相当し、これにより各画素回路１５へのデータ電圧の書込における所定キャパシタの充電率が向上する。

　また走査側駆動回路４０は、発光制御回路として、走査側制御信号Ｓｃｓに基づき、ｉ番目の発光制御線Ｅｉに対し、少なくとも第ｉ選択走査期間を含む所定期間では非発光を示す非アクティブな発光制御信号を印加し、それ以外の期間では発光を示すアクティブな発光制御信号を印加する（後述の図３参照）。ｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）内の有機ＥＬ素子は、発光制御線Ｅｉの発光制御信号がアクティブである間、ｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）にそれぞれ書き込まれたデータ電圧に基づき決定される電圧Ｖｗ２に応じた輝度で発光する（詳細は後述する）。さらに走査側駆動回路４０は、走査側制御信号Ｓｃｓに基づき、ｉ番目の容量選択信号線ＣＳＷｉに対し、ｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）における容量選択トランジスタのゲート端子に与えるべき後述の容量選択信号を印加する（後述の図３参照）。この容量選択信号として上記発光制御信号を使用してもよいが、本実施形態では、各画素回路１５の保持容量（後述の保持キャパシタＣｓｔ）へのデータ電圧の書込動作の安定化のために、各容量選択信号線ＣＳＷｉに印加される容量選択信号ＣＳＷ（ｉ）が非アクティブ状態（ローレベル電圧）からアクティブ状態（ハイレベル電圧）に変化するタイミングが、当該容量選択信号線ＣＳＷｉに対応する発光制御線Ｅｉに印加される発光制御信号が非アクティブ状態（ローレベル電圧）からアクティブ状態（ハイレベル電圧）に変化するタイミングよりも若干早くなるように、各容量選択信号ＣＳＷ（ｉ）が生成される（ｉ＝１～ｎ）（後述の図３等参照）。

＜１．２　従来例における画素回路の構成および動作と問題点＞
　以下では、本実施形態における画素回路１５の構成および動作を説明する前に、比較のために従来の有機ＥＬ表示装置（以下「従来例」という）における画素回路１４の構成および動作につき図２８および図２９を参照して説明する。なおこの従来例は、全体的には図１に示す構成と基本的に同様であるが、下記の点で図１に示す構成と相違する。すなわち、上記第１の実施形態における発光制御回路による各画素回路の発光制御は以下に述べる従来例における問題やその解決のための提案とは直接的に関係しないことから、当該従来例では、画素回路１４に発光制御のためのトランジスタが含まれておらず、表示部１１には発光制御線Ｅ１～Ｅｎは配設されていない（図２８参照）。また、上記第１の実施形態における容量選択信号線ＣＳＷ１～ＣＳＷｎおよび当該容量選択信号線ＣＳＷ１～ＣＳＷｎを駆動するための回路や、当該容量選択信号線ＣＳＷ１～ＣＳＷｎにより制御される構成要素（後述の容量選択トランジスタ）も当該従来例には含まれていない。

　図２８は、従来例における画素回路１４の構成を示す回路図、より詳しくは、ｉ番目の走査信号線Ｇｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１４すなわち第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示す回路図である（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。図２８に示すように画素回路１４は、表示素子としての有機ＥＬ素子ＯＬ、駆動トランジスタＭ１、書込制御トランジスタＭ２、および、保持キャパシタＣｓｔを含んでいる。また図２８では、駆動トランジスタＭ１のゲート端子に寄生する容量（以下、単に「寄生容量」という）を“Ｃｓｃ”で示されている。この画素回路１４において、書込制御トランジスタＭ２はスイッチング素子として機能する。

　画素回路１４には、それに対応する走査信号線（以下、画素回路に注目した説明において「対応走査信号線」ともいう）Ｇｉ、それに対応するデータ信号線（以下、画素回路に注目した説明において「対応データ信号線」ともいう）Ｄｊ、ハイレベル電源線ＥＬＶＤＤ、および、ローレベル電源線ＥＬＶＳＳが接続されている。

　図２８に示すように画素回路１４では、駆動トランジスタＭ１は、そのドレイン端子をハイレベル電源線ＥＬＶＤＤに接続され、そのゲート端子を書込制御トランジスタＭ２を介して対応データ信号線Ｄｊに接続されるとともに保持キャパシタＣｓｔを介してそのソース端子に接続され、そのソース端を有機ＥＬ素子ＯＬのアノード電極に接続されている。有機ＥＬ素子ＯＬのカソード電極はローレベル電源線ＥＬＶＳＳに接続されている。書込制御トランジスタＭ２のゲート端子は対応走査信号線Ｇｉに接続されている。

　駆動トランジスタＭ１は、Ｎチャネル型のトランジスタであって、発光期間において、飽和領域で動作し、保持キャパシタＣｓｔに保持された電圧すなわちゲート・ソース間電圧Ｖｇｓに応じた電流がソース・ドレイン間に流れ、この電流が駆動電流Ｉｄとして有機ＥＬ素子ＯＬにも流れる。これにより有機ＥＬ素子ＯＬは、その駆動電流Ｉｄに応じた輝度で発光する。

　上記のように発光期間において、有機ＥＬ素子ＯＬは、駆動トランジスタＭ１のゲート・ソース間電圧Ｖｇｓに応じた輝度で発光するので、そのゲート・ソース間電圧Ｖｇｓは、発光期間の間、その直前のデータ書込期間におけるデータ信号Ｄ（ｊ）で決まる所望の電圧に保たれることが好ましい。しかし、駆動トランジスタＭ１のゲート端子には上記寄生容量Ｃｓｃが存在するので、駆動トランジスタＭ１のソース端子の電圧Ｖｓが電源線を流れる電流による電圧降下でΔＶｓだけ変化すると、当該ゲート端子の電圧（以下、単に「ゲート電圧」という）Ｖｇは、次式で示されるΔＶｇだけ変化する（以下では、寄生容量Ｃｃｓおよび保持キャパシタＣｓｔの容量値も符号“Ｃｓｃ”および“Ｃｓｔ”でそれぞれ示すものとする）。
　　ΔVg＝｛Cst/(Csc＋Cst)｝ΔVs　…（１）
上記式より、ゲート・ソース間電圧Ｖｇｓを一定に保つには、すなわちΔＶｇ＝ΔＶｓとするには、Ｃｓｔ／（Ｃｓｃ＋Ｃｓｔ）≒１となるように保持キャパシタＣｓｔの容量値をできるだけ大きい値とすることが好ましい。

　ところで、データ信号Ｄ（ｊ）により駆動トランジスタＭ１のゲート端子が充電されるときの時定数τcnvは、エルモア（Elmore）遅延モデル（非特許文献１参照）によれば下記のように近似することができる。
　　τcnv≒Cdata・Rdata/2＋(Rdata+RTr)Csc＋(Rdata＋RTr)Cst …（２）
ここで、データ信号線Ｄｊを抵抗と容量の分布定数回路による伝送路として扱うものとし、ＣdataおよびＲdataは、データ信号線Ｄｊへのデータ信号Ｄ（ｊ）の入力点から書込制御トランジスタＭ２までの全容量および全抵抗をそれぞれ示し、ＲTrは、書込制御トランジスタのオン抵抗を示す。

　上記式（１）より、保持キャパシタＣｓｔの容量値をできるだけ大きくするのが好ましが、上記式（２）より、保持キャパシタＣｓｔの容量値を大きくすると上記時定数τcnvが増加し、画素回路１４の高速駆動には不利である。以下、この点について詳しく説明する。

　図２９は、従来例に係る表示装置の駆動を説明するための信号波形図であり、図２８に示した画素回路１４すなわち第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）のデータ書込動作における対応走査信号線Ｇｉの電圧、対応データ信号線Ｄｊの電圧（データ信号Ｄ（ｊ）の電圧）、および、駆動トランジスタＭ１のゲート端子の電圧（ゲート電圧）Ｖｇの変化を示している。図２９において、対応走査信号線Ｇｉの電圧がハイレベルである期間は対応走査信号線Ｇｉの選択期間である。データ信号Ｄ（ｊ）は、時刻ｔ１で、第ｉ－１行第ｊ列の画素回路Ｐｉｘ（ｉ－１，ｊ）に書き込むべき電圧から第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）に書き込むべき電圧へと変化する。図２９に示す例では、時刻ｔ２において、ゲート電圧Ｖｇが目的の電圧（画素回路Ｐｉｘ（ｉ，ｊ）に書き込むべき電圧）に達する前に走査信号線Ｇｉが非選択状態（ローレベル電圧）となる。その結果、時刻ｔ２以降の発光期間において、実際のゲート電圧Ｖｇと目的の電圧（時刻ｔ２におけるデータ信号Ｄ（ｊ）の電圧）との間にずれΔＶが生じる。すなわち、データ書込において保持キャパシタＣｓｔの充電不足が生じる。

＜１．３　本願発明における画素回路の基本構成例＞
　本願発明者は、従来例における上記問題を解決すべく鋭意検討した結果、画素回路につき図３０および図３１に示す構成に想到した。図３０は、上記問題を解決するための画素回路の基本的な構成および動作を説明するための回路図であり、図３１は、上記問題を解決するための画素回路の基本的な動作を説明するための信号波形図である。

　図３０（Ａ）および（Ｂ）に示す画素回路（以下「基本画素回路」という）１５は、図２８に示す従来例における画素回路１４と同様、表示素子としての有機ＥＬ素子ＯＬ、駆動トランジスタＭ１、書込制御トランジスタＭ２、および、保持キャパシタＣｓｔを含んでいるが、これらに加えて、スイッチング素子として機能する容量選択トランジスタＭ３を更に備える点で従来例と相違する。すなわち、基本画素回路１５では、保持キャパシタＣｓｔに容量選択トランジスタＭ３が直列に接続されていて、駆動トランジスタＭ１のゲート端子は、容量選択トランジスタＭ３および保持キャパシタＣｓｔを介して駆動トランジスタＭ１のソース端子に接続されている。容量選択トランジスタＭ３のゲート端子には、容量選択信号線ＣＳＷｉが接続されていて、それにより容量選択信号ＣＳＷ（ｉ）として容量信号線ＣＳｉの電圧が与えられる。この容量選択信号ＣＳＷ（ｉ）は、図３１に示すように、対応走査信号線Ｇｉが非選択状態（ローレベル）に変化する時刻ｔ２の後にアクティブ（ハイレベル）となる信号である。

　この基本画素回路１５の駆動においても、データ信号Ｄ（ｊ）は、対応走査信号線Ｇｉの選択期間内の時刻ｔ１で、図３１に示すように、第ｉ－１行第ｊ列の画素回路Ｐｉｘ（ｉ－１，ｊ）に書き込むべき電圧から第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）に書き込むべき電圧へと変化する。この時刻ｔ１では、容量選択信号ＣＳＷ（ｉ）はローレベルであるので、容量選択トランジスタＭ３はオフ状態である。このため、対応データ信号線Ｄｊからオン状態の書込制御トランジスタＭ２を介して駆動トランジスタＭ１のゲート端子にデータ信号Ｄ（ｊ）が与えられると、このデータ信号Ｄ（ｊ）の電圧により寄生容量Ｃｓｃのみが充電され保持キャパシタＣｓｔは充電されない（図３０（Ａ）参照）。ここで、通常、寄生容量Ｃｓｃの容量値は、保持キャパシタＣｓｔの容量値に比べ十分に小さい。このため、時刻ｔ１以降でのデータ信号Ｄ（ｊ）によるデータ書込すなわち寄生容量Ｃｓｃの充電は、その時定数が小さいので、従来例よりも高速に行われる。その結果、対応走査信号線Ｇｉの選択期間の終了時刻ｔ２においてゲート電圧Ｖｇは目的の電位（画素回路１４にＰｉｘ（ｉ，ｊ）に書き込むべき電圧に対応する電圧）Ｖｗ１に到達している。

　時刻ｔ２において、図３１に示すように、対応走査信号線Ｇｉが非選択状態となることで書込制御トランジスタＭ２がオフ状態となり、その後の時刻ｔ３において、容量選択信号ＣＳＷ（ｉ）がハイレベルとなることで容量選択トランジスタＭ３がオン状態となる。このため、時刻ｔ３において、寄生容量とＣｓｃと保持キャパシタＣｓｔとの間で電荷の再分配が行われる（図３０（Ｂ）参照）。この電荷再分配により、ゲート電圧Ｖｇは、下記式に示される電圧Ｖｗ２となる。ただし、この電荷再分配の直前において、保持キャパシタＣｓｔには電荷が蓄積されていないものとする。
　　Vw2＝｛Csc/(Csc＋Cst)｝Vw1 …（３）

　上記のように、図３０に示す基本画素回路１５によれば、対応走査信号線Ｇｉの選択期間すなわちデータ書込期間では、保持キャパシタＣｓｔよりも容量値の小さい容量（ここでは「寄生容量」）Ｃｃｓに対応データ信号線Ｄｊの電圧がデータ電圧Ｖｗ１として書き込まれるので、従来よりも短時間でデータ電圧Ｖｗ１を書込ことができ、充電不足を回避することができる。ただし、そのデータ電圧Ｖｗ１の書込後、容量選択トランジスタＭ３がオン状態となることで寄生容量Ｃｃｓと保持キャパシタＣｓｔとの間で電荷の再分配が行われ、これにより保持キャパシタＣｓｔに保持される電圧Ｖｗ２が決定する。したがって、対応データ信号線Ｄｊの電圧は、保持キャパシタＣｓｔに保持すべき電圧よりも高くしておく必要がある（式（３）、図３１参照）。

＜１．４　本実施形態における画素回路の構成および動作＞
　次に、図３０の上記基本画素回路１５に基づく本実施形態における画素回路１５ａの構成および動作につき図２および図３等を参照して説明する。

　図２は、本実施形態における画素回路の第１構成例を示す回路図であり、図３は、本実施形態における第１構成例による画素回路１５ａの動作を説明するための信号波形図である。

　図２は、本実施形態におけるｉ番目の走査信号線Ｇｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１５ａすなわち第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示している（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１５ａは、表示素子としての有機ＥＬ素子ＯＬと、書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔと、駆動トランジスタＭ１と、書込制御トランジスタＭ２と、容量選択トランジスタＭ３と、第１初期化トランジスタＭ４と、発光制御トランジスタＭ５と含んでいる。この画素回路１５ａにおいて、駆動トランジスタＭ１以外のトランジスタＭ２～Ｍ５はスイッチング素子として機能する。この画素回路１５ａに含まれるトランジスタは全てＮチャネル型であるが、それらの一部または全部がＰチャネル型であってもよい（後述の図１６、図１８～図２１参照）。また、発光制御トランジスタＭ５が短絡除去された構成であってもよい。なお、書込補助キャパシタＣｗａは、その容量値が保持キャパシタＣｓｔの容量値よりも小さく、図３０に示す基本画素回路１５における寄生容量Ｃｓｃに対応するが、寄生容量Ｃｃｓとは別に形成された小容量値のキャパシタであってもよく、また、寄生容量Ｃｃｓとは別に形成された容量と寄生容量との合成容量に相当する小容量値のキャパシタであってもよい。

　図２に示すように画素回路１５ａには、それに対応する走査信号線（対応走査信号線）Ｇｉ、対応走査信号線Ｇｉの後続の走査信号線（走査信号線Ｇ１～Ｇn+1の走査順における直後の走査信号線であり、以下、画素回路に注目した説明において「後続走査信号線」ともいう）Ｇi+1、それに対応する発光制御線（対応発光制御線）Ｅｉ、それに対応するデータ信号線（対応データ信号線）Ｄｊ、それに対応する容量選択信号線（以下、画素回路に注目した説明において「対応容量選択信号線」ともいう）ＣＳＷｉ、初期化電圧供給線ＩＮＩ、ハイレベル電源線ＥＬＶＤＤ、および、ローレベル電源線ＥＬＶＳＳが接続されている。なお本実施形態では、各画素回路１５ａにおける容量選択トランジスタＭ３のオン／オフを制御するために、ｎ本の走査信号線Ｇ１～Ｇｎにそれぞれ対応するｎ本の容量選択信号線ＣＳＷ１～ＣＳＷｎを表示部１１が配設されている。しかし、発光制御線Ｅ１～Ｅｎを容量選択信号線ＣＳＷ１～ＣＳＷｎとして使用してもよい。この場合、容量選択信号線ＣＳＷ１～ＣＳＷｎを別途、表示部１１に設ける必要はない。また、初期化電圧Ｖｉｎｉはローレベル電源電圧ＥＬＶＳＳと異なる電圧であってもよいが、初期化電圧Ｖｉｎｉとしてローレベル電源電圧ＥＬＶＳＳに等しい電圧を選定することができる。この場合、初期化電圧供給線ＩＮＩを設けずに、ローレベル電源線ＥＬＶＳＳが初期化電圧供給線ＩＮＩとしても使用される構成とするのが好ましい。

　図２に示すように画素回路１５ａでは、駆動トランジスタＭ１の第１導通端子としてのドレイン端子は、発光制御トランジスタＭ５を介して第１電源線としてのハイレベル電源線ＥＬＶＤＤに接続されており、駆動トランジスタＭ１の制御端子としてのゲート端子は、書込制御トランジスタＭ２を介して対応データ信号線Ｄｊに接続されるとともに、互いに直列に接続された容量選択トランジスタＭ３および保持キャパシタＣｓｔを介して駆動トランジスタＭ１のソース端子に接続されている。また、駆動トランジスタＭ１の第２導通端子としてのソース端子は、有機ＥＬ素子ＯＬのアノード電極に接続されている。有機ＥＬ素子ＯＬのカソード電極は第２電源線としてのローレベル電源線ＥＬＶＳＳに接続されている。また、書込補助キャパシタＣｗａは、第１端子を駆動トランジスタＭ１のゲート端子に接続され、第２端子を駆動トランジスタＭ１のソース端子に接続されている。さらに、書込制御トランジスタＭ２、容量選択トランジスタＭ３、第１初期化トランジスタＭ４、および、発光制御トランジスタＭ５のゲート端子は、対応走査信号線Ｇｉ、対応容量選択信号線ＣＳＷｉ、後続走査信号線Ｇi+1、および、対応発光制御線Ｅｉにそれぞれ接続されている。

　図３は、図２に示した画素回路１５ａである第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の初期化動作、データ書込動作、および発光動作における各信号線（対応発光制御線Ｅｉ、対応走査信号線Ｇｉ、後続走査信号線Ｇi+1、対応データ信号線Ｄｊ，対応容量選択信号線ＣＳＷｉ）の電圧、駆動トランジスタＭ１のゲート電圧Ｖｇ、保持キャパシタＣｓｔと容量選択トランジスタＭ３との接続点の電圧（以下「保持容量電圧」という）Ｖｓｔの変化を示している。なお図３において“（ｋ，ｊ）”は、データ信号線Ｄｊの電圧が、第ｋ行第ｊ列の画素回路Ｐｉｘ（ｋ，ｊ）に書き込むべきデータ電圧Ｖｄａｔａであることを示している（ｋ＝１～ｎ）（後述の図５、図７、図１７、図２１においても同様）。本実施形態において第１構成例による画素回路１５ａ（図２）が使用される場合には、図３に示すように、１フレーム期間毎にブランキング期間内の時刻ｔ１～ｔ２の期間において全ての画素回路１５ａが一斉に初期化される。したがって、この時刻ｔ１～ｔ２の期間は、当該構成例における初期化期間Ｔｉｎｉである。また図３において、時刻ｔ４～ｔ６の期間は、ｉ番目の走査信号線Ｇｉの選択期間すなわち第ｉ走査選択期間であり、時刻ｔ５～ｔ８の期間は、ｉ＋１番目の走査信号線（後続走査信号線）Ｇi+1の選択期間すなわち第ｉ＋１走査選択期間である。後述のように第ｉ走査選択期間（ｔ４～ｔ６）は、ｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）のデータ書込期間Ｔｗに相当する。このデータ書込期間Ｔｗの直前のブランキング期間内の初期化期間Ｔｉｎｉの開始時刻ｔ１から後続走査信号線Ｇi+1の終了時刻ｔ８までがｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）の非発光期間であり、時刻ｔ８から次のブランキング期間内の初期化期間Ｔｉｎｉの開始時刻までがｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）の発光期間である。なお図３に示す例では、非発光期間の終了時刻（ｔ８）は、後続走査信号線Ｇi+1の選択期間の終了時刻と一致しているが、後続走査信号線Ｇi+1の選択期間の終了後に非発光期間が終了するようにしてもよい（後述の図５、図７、図１１、図１７においても同様）。

　各画素回路Ｐｉｘ（ｉ，ｊ）（ｉ＝１～ｎ，ｊ＝１～ｍ）では、初期化期間Ｔｉｎｉの開始時刻ｔ１において、図３に示すように、対応走査信号線Ｇｉおよび後続走査信号線Ｇi+1の電圧がローレベルからハイレベルに変化し、対応容量選択信号線ＣＳＷｉの電圧はハイレベルに維持されている。このため、書込制御トランジスタＭ２および第１初期化トランジスタＭ４がオフ状態からオン状態に変化し、容量選択トランジスタＭ３はオン状態に維持される。また、初期化期間Ｔｉｎｉの間、各データ信号線Ｄｊ（ｊ＝１～ｍ）にはデータ側駆動回路３０から初期化電圧Ｖｉｎｉが印加される。このため、書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔの両端に初期化電圧Ｖｉｎｉが与えられ、これにより、初期化期間Ｔｉｎｉ（ｔ１～ｔ２）において、書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔが初期化される。すなわち、書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔは、いずれも放電されて電荷を蓄積しない状態となり、書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔにおける保持電圧はいずれもゼロとなる。なお上記より、本構成例では、第１初期化トランジスタＭ４は容量選択トランジスタＭ３および書込制御トランジスタＭ２とともに、初期化期間Ｔｉｎｉに保持キャパシタＣｓｔ等を放電させて初期化する初期化回路を構成する。

　初期化期間Ｔｉｎｉの終了時刻ｔ２において、対応走査信号線Ｇｉ、後続走査信号線Ｇi+1、および、対応容量選択信号線ＣＳＷｉの電圧がローレベルに変化し、その後、走査信号線Ｇ１～Ｇｎの順次的な走査が開始される。なお対応発光制御線Ｅｉの電圧は、初期化期間Ｔｉｎｉの開始時刻ｔ１においてローレベルであり、後続走査信号線Ｇi+1の選択期間（第ｉ＋１走査選択期間）の終了時刻ｔ８までローレベルに維持される。このため、時刻ｔ１～時刻ｔ８までは有機ＥＬ素子ＯＬは非発光状態である。

　第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）では、図３に示すように第ｉ走査選択期間の開始時刻ｔ４において、対応走査信号線Ｇｉの電圧がハイレベルに変化することで書込制御トランジスタＭ２がオン状態となる。このため、対応データ信号線Ｄｊの電圧すなわち第ｉ－１行第ｊ列の画素回路Ｐｉｘ（ｉ－１，ｊ）に書き込むべきデータ電圧が駆動トランジスタＭ１のゲート端子（書込補助キャパシタＣｗａの第１端子）に与えられる。この時刻ｔ４では、容量選択トランジスタＭ３はオフ状態に維持されていて、保持キャパシタＣｓｔは駆動トランジスタＭ１のゲート端子から電気的に切り離されている。これにより、時刻ｔ４～ｔ５では、第ｉ－１行第ｊ列の画素回路Ｐｉｘ（ｉ－１，ｊ）に書き込むべきデータ電圧により書込補助キャパシタＣｗａのみが充電され、当該データ電圧に相当する電圧が書込電圧として書込保持キャパシタＣｗａに保持される。その後、時刻ｔ５において、対応データ信号線Ｄｊの電圧が、第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）に書き込むべきデータ電圧に変化し、当該データ電圧で補助キャパシタＣｗａのみが充電される。このとき、後続走査信号線Ｇi+1の電圧がローレベルからハイレベルに変化することで第１初期化トランジスタＭ４がオン状態に変化するので、書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔの第２端子（駆動トランジスタＭ１のソース端子に接続される端子）には初期化電圧Ｖｉｎｉが与えられる。また、有機ＥＬ素子ＯＬのアノード電極にも初期化電圧Ｖｉｎｉが与えられ、有機ＥＬ素子ＯＬの寄生容量（不図示）が放電される。

　その後、データ書込期間Ｔｗとしての第ｉ走査選択期間の終了時刻ｔ６において、対応走査信号線Ｇｉの電圧がローレベルに変化することで書込制御トランジスタＭ２がオフ状態となり、駆動トランジスタＭ１のゲート端子が対応データ信号線Ｄｊから電気的に切り離される。更にその後の時刻ｔ７において、対応容量選択信号線ＣＳＷｉの電圧がローレベルからハイレベルに変化することで容量選択トランジスタＭ３がオン状態となる。これにより、保持キャパシタＣｓｔは書込補助キャパシタＣｗａに並列に接続された状態となり、寄生容量とＣｓｃと保持キャパシタＣｓｔとの間で電荷の再分配が行われる。この電荷再分配により、ゲート電圧Ｖｇは、データ書込期間Ｔｗ（ｔ４～ｔ６）において書込補助キャパシタＣｗａに書き込まれたデータ電圧Ｖｄａｔａよりも低い電圧となる。ここで、データ書込期間Ｔｗにおいて書込補助キャパシタＣｗａに書き込まれるＶｄａｔａをＶｗ１とおくと、この電荷再分配後における駆動トランジスタＭ１のゲート電圧Ｖｇ（ｉ，ｊ）および保持容量電圧Ｖｓｔ（ｉ，ｊ）は、次式（６）で示される電圧Ｖｗ２となる。なお、画素回路Ｐｉｘ（ｉ，ｊ）におけるゲート電圧Ｖｇを他の画素回路におけるゲート電圧Ｖｇと区別する場合に符号“Ｖｇ（ｉ，ｊ）”を使用し、画素回路Ｐｉｘ（ｉ，ｊ）における保持容量電圧Ｖｓｔを他の画素回路における保持容量電圧Ｖｓｔと区別する場合に符号“Ｖｓｔ（ｉ，ｊ）”を使用するものとする（以下においても同様）。
　　Vw2＝｛Cwa/(Cwa＋Cst)｝(Vw1－Vini)＋Vini　…（６）
このとき、駆動トランジスタＭ１におけるゲート・ソース間電圧Ｖｇｓは、保持キャパシタＣｓｔに保持される電圧に相当し次式で示される。
　　Vgs＝Vw2－Vini
　　　＝｛Cwa/(Cwa＋Cst)｝(Vw1－Vini) …（７）
なお、容量選択トランジスタＭ３がオン状態のとき、保持キャパシタＣｓｔと書込補助キャパシタＣｗａとは並列に接続された状態であり、上記ゲート・ソース間電圧Ｖｇｓは、保持キャパシタＣｓｔと書込補助キャパシタＣｗａとで保持されている電圧に相当するとも言える。

　その後、時刻ｔ８において後続走査信号線Ｇi+1の電圧がローレベルに変化することで第１初期化トランジスタＭ４がオフ状態となる。また時刻ｔ８において、対応発光制御線Ｅｉの電圧がローレベルからハイレベルに変化することで発光制御トランジスタＭ５がオン状態に変化する。このため、ハイレベル電源線ＥＬＶＤＤから駆動トランジスタＭ１および有機ＥＬ素子ＯＬを経てローレベル電源線ＥＬＶＳＳに電流が流れて有機ＥＬ素子が発光し、時刻ｔ８から次のブランキング期間において初期化動作が開始されるまで発光期間となる。なお、この有機ＥＬ素子ＯＬの発光が開始すると、ゲート電圧Ｖｇおよび保持容量電圧Ｖｓｔは、Ｖｗ２からＶｗ２＋Ｖｆへと変化するが、駆動トランジスタＭ１におけるゲート・ソース間電圧Ｖｇｓすなわち保持キャパシタＣｓｔの保持電圧は変化しない（上記式（７）参照）。ここで、Ｖｆは有機ＥＬ素子ＯＬの順方向電圧である。

　駆動トランジスタＭ１は、Ｎチャネル型のトランジスタであって、この発光期間において、飽和領域で動作し、保持キャパシタＣｓｔに保持された電圧すなわちゲート・ソース間電圧Ｖｇｓに応じた電流がソース・ドレイン間に流れ、この電流が駆動電流Ｉｄとして有機ＥＬ素子ＯＬにも流れる。この駆動電流Ｉｄは次式（８）で与えられる。式（８）に含まれる駆動トランジスタＭ１のゲインβは、次式（９）で与えられる。
　　Ｉｄ＝（β／２）（Ｖｇｓ－Ｖｔｈ）²
　　　　＝（β／２）（Ｖｗ２－Ｖｉｎｉ－Ｖｔｈ）²　…（８）
　　β＝μ×（Ｗ／Ｌ）×Ｃｏｘ　…（９）
ただし、上記の式（８）および式（９）において、Ｖｔｈ、μ、Ｗ、Ｌ、Ｃｏｘは、それぞれ、駆動トランジスタＭ１の閾値電圧、移動度、ゲート幅、ゲート長、および、単位面積あたりのゲート絶縁膜容量を表す。

　有機ＥＬ素子ＯＬは、上記の駆動電流Ｉｄに応じて発光し、この発光は次のブランキング期間において初期化動作が開始されるまで継続する。

　他の画素回路においても、各フレーム期間における走査信号線Ｇ１～Ｇn+1の順次的な走査に応じて、同様に、初期化動作、データ書込動作、および発光動作を行う（図３参照）。これにより、外部からの入力信号Ｓｉｎにおける画像データの表す画像が表示部１１に表示される。

＜１．５　作用および効果＞
　上記のように本実施形態によれば、各画素回路１５ａにおいて、保持キャパシタＣｓｔよりも容量値の小さい書込補助キャパシタＣｗａにデータ信号Ｄ（ｊ）の電圧がデータ電圧Ｖｄａｔａとして書き込まれ、その後に容量選択トランジスタＭ３がオン状態に変化することで書込補助キャパシタＣｗａと保持キャパシタＣｓｔとの間で電荷が再分配されることにより、有機ＥＬ素子ＯＬの駆動のために保持キャパシタＣｓｔに保持される電圧（以下「駆動用保持電圧」という）が決定される。このため、各画素回路１５ａにおいて有機ＥＬ素子ＯＬを所望の輝度で発光させるために保持キャパシタＣｓｔに書き込むべき電圧をＶｗ２としたとき、対応データ信号線Ｄｊから当該画素回路１５ａの書込補助キャパシタＣｗａに書き込むべきデータ電圧Ｖｄａｔａは、式（６）より、
　　Vdata＝Vw1
　　　　＝｛(Cwa＋Cst)/Cwa｝(Vw2－Vini)＋Vini
　　　　＝Vw2＋(Cst/Cwa)(Vw2－Vini) …（１０）
となる。ここで、Ｃｓｔ＞Ｃｗａ、Ｖｗ２＞Ｖｉｎｉであるので、このデータ電圧Ｖｄａｔａは、保持キャパシタＣｓｔが保持すべき駆動用保持電圧Ｖｗ２よりも大きい。したがって、このデータ電圧Ｖｄａｔａ（＝Ｖｗ１）すなわちデータ側駆動回路３０からデータ信号線Ｄｊに印加すべき電圧は、従来よりも高くなる。しかし、このデータ電圧Ｖｄａｔａの書込による書込補助キャパシタＣｗａの充電における時定数は、保持キャパシタＣｓｔの容量値とは関係なくデータ書込補助キャパシタＣｗａの容量値によって決まり、従来よりも小さくなる（既述の式（２）参照）。その結果、データ書込における充電速度が向上する。したがって本実施形態によれば、駆動用保持電圧の安定化のために容量値の大きい保持キャパシタＣｓｔを使用しつつ充電不足による表示品質の低下を防止することができる。

　なお本実施形態によれば、各画素回路１５ａにおいて、第１初期化トランジスタ素子Ｍ４は、そのゲート端子を後続走査信号線Ｇi+1に接続されており、書込制御トランジスタＭ２がオン状態からオフ状態に変化する時点ｔ６よりも前にオン状態となり、当該時点ｔ６の後にオフ状態となる（図３参照）。これにより書込補助キャパシタＣｗａには、データ信号線Ｄｊの電圧（データ電圧Ｖｄａｔａ＝Ｖｗ１）と初期化電圧Ｖｉｎｉの差に相当する電圧Ｖｗ１－Ｖｉｎｉが確実に保持される。

　もし発光期間において容量選択信号線ＣＳＷｉの信号がアクティブ状態に変化する場合には、発光期間に書込補助キャパシタＣｗａと保持キャパシタＣｓｔとの間で電荷が再分配され、駆動トランジスタＭ１のゲート端子の電位（ゲート電圧）Ｖｇが高い状態で有機ＥＬ素子ＯＬが発光することがあり、これにより、有機ＥＬ素子ＯＬの寿命が短くなったり、その輝度が所望の輝度よりも明るくなったりする可能性がある。しかし本実施形態では、ダブルパルス駆動を行われ、各画素回路１５ａにおいて、対応走査信号線Ｇｉが非選択状態に変化した後であって後続走査信号線Ｇi+1が非選択状態に変化する前に、対応する容量選択信号線の信号がアクティブ状態に変化する（図３参照）。このため、上記の電荷の再分配は非発光期間で行われ、これにより、このような有機ＥＬ素子ＯＬの寿命や輝度に関する不具合を回避することができる。

＜１．６　画素回路の他の構成例＞
　本実施形態における画素回路として、図２に示した第１構成例以外の構成の画素回路を使用することもできる。例えば、以下に述べる第２構成例から第５構成例による画素回路のいずれかを使用してもよい。

＜１．６．１　第２構成例＞
　図４は、本実施形態における画素回路の第２構成例を示す回路図であり、図５は、本実施形態における第２構成例による画素回路の動作を説明するための信号波形図である。

　図４に示すように、本構成例による画素回路１５ｂは、対応走査信号線Ｇｉに接続されたゲート端子を有する第２初期化トランジスタＭ６を含む点を除き、本実施形態における上記第１構成例による画素回路１５ａと同様であり（図２参照）、同一部分には同一の参照符号を付して説明を省略する。本構成例による画素回路１５ｂである第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）において、第２初期化トランジスタＭ６はスイッチング素子として機能し、容量選択トランジスタＭ３と保持キャパシタＣｓｔとの接続点（保持キャパシタＣｓｔの第１端子）は、当該第２初期化トランジスタＭ６を介して初期化電圧供給線ＩＮＩに接続されている。

　本構成例による画素回路１５ｂが使用される場合、データ側駆動回路３０および走査側駆動回路４０は、データ信号線Ｄ１～Ｄｍ、走査信号線Ｇ１～Ｇn+1、発光制御線Ｅ１～Ｅｎ、および、容量選択信号線ＣＳＷ１～ＣＳＷｎを図５に示すように駆動するように構成されている。

　図５は、図４に示した本構成例による画素回路１５ｂである第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の初期化動作、データ書込動作、および発光動作における各信号線（対応発光制御線Ｅｉ、対応走査信号線Ｇｉ、後続走査信号線Ｇi+1、対応データ信号線Ｄｊ，対応容量選択信号線ＣＳＷｉ）の電圧、駆動トランジスタＭ１のゲート電圧Ｖｇ、保持キャパシタＣｓｔと容量選択トランジスタＭ３との接続点の電圧（保持容量電圧）Ｖｓｔの変化を示している。図５に示すように、本構成例による画素回路１５ｂが使用される場合、表示部１１における全ての画素回路１５ｂが一斉に初期化されるのではなく、各画素回路１５ｂは画素回路の行毎に異なるタイミングで初期化される。すなわち、各画素回路１５において、そのデータ書込期間Ｔｗ（ｔ４～ｔ６）に含まれる期間ｔ５～ｔ６において初期化動作が行われる。以下、図５を参照して、このような本構成例による画素回路１５ｂの動作の詳細を説明する。

　本構成例による画素回路１５ｂが使用される場合、対応発光制御線Ｅｉの電圧は、対応走査信号線Ｇｉの選択期間および後続走査信号線Ｇi+1の選択期間を含む所定期間においてのみローレベル（非アクティブ）となり、それ以外の期間ではハイレベル（アクティブ）となる。すなわち、データ書込期間Ｔｗの直前の時刻ｔ３から後続走査信号線Ｇi+1の終了時刻ｔ８までがｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）の非発光期間であり、時刻ｔ８から次のフレーム期間におけるデータ書込期間Ｔｗの直前までがｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）の発光期間である。

　図５に示すように時刻ｔ３において、対応発光制御線Ｅｉの電圧がハイレベルからローレベルに変化することで発光制御トランジスタＭ５がオフ状態に変化するとともに、対応容量選択信号線ＣＳＷｉの電圧がハイレベルからローレベルに変化することで容量選択トランジスタＭ３がオフ状態に変化する。

　その後、データ書込期間Ｔｗとしての第ｉ走査選択期間ｔ４～ｔ６の開始時刻ｔ４において、対応走査信号線Ｇｉの電圧がハイレベルに変化することで書込制御トランジスタＭ２がオン状態となる。この時刻ｔ４から第ｉ＋１走査選択期間ｔ５～ｔ８の終了時刻ｔ８までにおける対応走査信号線Ｇｉ、後続走査信号線Ｇi+1、対応データ信号線Ｄｊ、および、対応容量選択信号線ＣＳＷｉの電圧は、上記第１構成例の場合と同様に変化し、したがって、ゲート電圧Ｖｇの変化も上記第１構成例の場合と同様である（図３、図４参照）。ただし、時刻ｔ４におけるゲート電圧Ｖｇは、上記第１構成例では初期化電圧Ｖｉｎｉに等しいが、本構成例では直前のフレーム期間にける駆動用保持電圧に相当するゲート電圧に等しい。

　また時刻ｔ４において、対応走査信号線Ｇｉの電圧がハイレベルに変化することで第２初期化トランジスタＭ６もオン状態となる。このため、保持容量電圧（保持キャパシタＣｓｔと容量選択トランジスタＭ３との接続点の電圧）Ｖｓｔは、初期化電圧Ｖｉｎｉへと変化する。

　その後、第ｉ＋１走査選択期間ｔ５～ｔ８の開始時刻ｔ５において、後続走査信号線Ｇi+1の電圧がハイレベルに変化することで第１初期化トランジスタＭ４がオン状態となる。このため、保持キャパシタＣｓｔが第１初期化トランジスタＭ４および第２初期化トランジスタＭ６を介して放電され、初期化期間Ｔｉｎｉ（ｔ５～ｔ６）において保持キャパシタＣｓｔの保持電圧はゼロに初期化される。このように本構成例では、第１初期化トランジスタＭ４および第２初期化トランジスタＭ６は、初期化期間Ｔｉｎｉに保持キャパシタＣｓｔ等を放電させて初期化する初期化回路を構成する。すなわち、初期化期間Ｔｉｎｉにおいて、第１初期化トランジスタＭ４と第２初期化トランジスタＭ６は、保持キャパシタＣｓｔを放電させて初期化する保持キャパシタ放電スイッチング素子を構成する。

　更にその後の時刻ｔ７において、対応容量選択信号線ＣＳＷｉの電圧がローレベルからハイレベルに変化することで容量選択トランジスタＭ３がオン状態となる。この時刻ｔ７から第ｉ＋１走査選択期間ｔ５～ｔ８の終了時刻ｔ８までにおける対応走査信号線Ｇｉ、後続走査信号線Ｇi+1、対応データ信号線Ｄｊ、および、対応容量選択信号線ＣＳＷｉの電圧は、上記第１構成例の場合と同様に変化し、したがって、ゲート電圧Ｖｇおよび保持容量電圧Ｖｓｔの変化も上記第１構成例の場合と同様である（図３、図５参照）。

　その後、時刻ｔ８において、上記第１構成例の場合と同様、後続走査信号線Ｇi+1の電圧がローレベルに変化することで第１初期化トランジスタＭ４がオフ状態となるとともに、対応発光制御線Ｅｉの電圧がローレベルからハイレベルに変化することで発光制御トランジスタＭ５がオン状態に変化する。これにより、本構成例においても、既述の式（８）で与えられる駆動電流Ｉｄが駆動トランジスタＭ１および有機ＥＬ素子ＯＬに流れる。有機ＥＬ素子ＯＬは、上記の駆動電流Ｉｄに応じて発光し、この発光は、次のフレーム期間における対応走査信号線Ｇｉの選択期間の直前まで継続する。

　他の画素回路においても、各フレーム期間における走査信号線Ｇ１～Ｇn+1の順次的な走査に応じて、同様に、初期化動作、データ書込動作、および発光動作を行う（図４参照）。これにより、外部からの入力信号Ｓｉｎにおける画像データの表す画像が表示部１１に表示される。

　上記のような本構成例による画素回路１５ｂを使用した表示装置によれば、上記第１構成例による画素回路１５ａを使用した表示装置と同様の効果が得られる。これに加え、各画素回路１５ｂ（における保持キャパシタＣｓｔ）の初期化は、そのデータ書込期間Ｔｗ（ｔ４～ｔ６）に含まれる期間ｔ５～ｔ６において行われるので、上記第１構成例による画素回路１５ａを使用した表示装置に比べ発光期間が長くなり表示品質が向上する。

＜１．６．２　第３構成例＞
　図６は、本実施形態における画素回路の第３構成例を示す回路図であり、図７は、本実施形態における第３構成例による画素回路の動作を説明するための信号波形図である。

　図６に示すように、本構成例による画素回路１５ｃは、第２初期化トランジスタＭ６の導通端子の一方（ドレイン端子）が容量選択トランジスタＭ３と保持キャパシタＣｓｔの接続点に接続され他方（ソース端子）が駆動トランジスタＭ１のソース端子に接続されており、この点で上記第２構成例の場合と相違する（図４参照）。しかし、本構成例による画素回路１５ｃを使用した表示装置における他の構成は、上記第２構成例による画素回路１５ｂを使用した表示装置と同一であるので、同一部分には同一の参照符号を付して説明を省略する。

　図６に示すように、本構成例による画素回路１５ｃでは、保持キャパシタＣｓｔの第１端子と第２端子は、第２初期化トランジスタＭ６を介して互いに接続されており、第２初期化トランジスタＭ６のゲート端子は対応走査信号線Ｇｉに接続されている。このため図７に示すように、対応走査信号線Ｇｉの選択期間（ｔ４～ｔ５）において、保持キャパシタＣｓｔが第２初期化トランジスタＭ６を介して放電され、保持キャパシタＣｓｔの保持電圧はゼロに初期化される。すなわち第２初期化トランジスタＭ６は、保持キャパシタＣｓｔを放電させる保持キャパシタ放電スイッチング素子として機能する（このことは、後述の図８に示す第４構成例においても同様である）。したがって、本構成例による画素回路１５ｃでは、データ書込期間Ｔｗに相当する時刻ｔ４～ｔ６の期間が初期化期間Ｔｉｎｉにも相当し、この点で、時刻ｔ５～ｔ６の期間が初期化期間Ｔｉｎｉである上記第２構成例による画素回路１５ｂと相違する。しかし図７からわかるように、初期化期間Ｔｉｎｉにおいて保持容量電圧Ｖｓｔは上記第２構成例の場合と若干相違するが、ゲート電圧Ｖｇは上記第２構成例の場合と同様に変化し、発光期間も上記第２構成例の場合と同様である（図５参照）。したがって、本構成例による画素回路１５ｃを使用した表示装置においても、上記第２構成例による画素回路１５ｂを使用した表示装置と同様の効果が得られる。なお上記より、本構成例では、第１初期化トランジスタＭ４および第２初期化トランジスタＭ６は、初期化期間Ｔｉｎｉに保持キャパシタＣｓｔ等を放電させて初期化する初期化回路を構成する。

＜１．６．３　第４構成例＞
　図８は、本実施形態における画素回路の第４構成例を示す回路図であり、図９は、本実施形態における第４構成例による画素回路の動作を説明するための信号波形図である。

　図８に示すように、本構成例による画素回路１５ｄは、第１および第２初期化トランジスタＭ４，Ｍ６のゲート端子が共に対応走査信号線Ｇｉに接続されており、この点で、上記第３構成例による画素回路１５ｃと相違する（図６参照）。本構成例による画素回路１５ｄにおける他の構成は、上記第３構成例による画素回路１５ｃと同様であるので、同一部分には同一の参照符号を付して説明を省略する。

　図９は、図８に示した本構成例による画素回路１５ｄである第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の初期化動作、データ書込動作、および発光動作における各信号線（対応発光制御線Ｅｉ、対応走査信号線Ｇｉ、対応データ信号線Ｄｊ、および、対応容量選択信号線ＣＳＷｉ）の電圧、駆動トランジスタＭ１のゲート電圧Ｖｇ、保持容量電圧Ｖｓｔの変化を示している。図９に示すように、本構成例による画素回路１５ｄを使用した表示装置の駆動方法は、上記第３構成例による画素回路１５ｃを使用した表示装置とは異なる。すなわち、本構成例による画素回路１５ｄを使用した表示装置では、表示部１１に走査信号線Ｇ１～Ｇｎが配設されており、走査側駆動回路４０は、各フレーム期間において走査信号線Ｇ１～Ｇｎを１水平期間ずつ順次にかつ交番的に選択するように構成されている（以下、このような走査信号線の駆動を、上記第１から第３構成例による画素回路を使用した表示装置における走査信号線の駆動と区別するために「シングルパルス駆動」という）。またデータ側駆動回路３０は、このような走査信号線Ｇ１～Ｇｎの駆動に連動してデータ信号線Ｄ１～Ｄｍを駆動するように構成されている。

　図９において、時刻ｔ３～ｔ８の期間は、ｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）の非発光期間である。時刻ｔ４～ｔ６の期間は第ｉ水平期間であり、時刻ｔ５～ｔ６の期間はｉ番目の走査信号線（対応走査信号線）Ｇｉの選択期間すなわち第ｉ走査選択期間である。この第ｉ走査選択期間は、ｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）のデータ書込期間Ｔｗに相当し、初期化期間Ｔｉｎｉにも相当する。

　第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）では、図９に示すように時刻ｔ３において発光制御線Ｅｉの電圧がハイレベルからローレベルに変化すると、発光制御トランジスタＭ５はオン状態からオフ状態に変化し、有機ＥＬ素子ＯＬＥＤは非発光状態となる。また時刻ｔ３において、対応容量選択信号線ＣＳＷｉの電圧がハイレベルからローレベルに変化することで容量選択トランジスタＭ３もオン状態からオフ状態に変化し、保持キャパシタＣｓｔは駆動トランジスタＭ１のゲート端子から電気的に切り離される。

　データ側駆動回路３０は、第ｉ行第ｊ列の画素のデータ電圧としてのデータ信号Ｄ（ｊ）のデータ信号線Ｄｊへの印加を、対応走査信号線Ｇｉの直前の走査信号線（先行走査信号線）Ｇi-1が非選択状態となってから対応走査信号線Ｇｉが選択状態となるまでの間に、すなわち第i-1走査選択期間の終了時点から第ｉ走査選択期間の開始時点までの間の時刻ｔ４に開始し、少なくとも第ｉ走査選択期間の終了時点ｔ６まで継続する。

　時刻ｔ５において、対応走査信号線Ｇｉの電圧がローレベルからハイレベルに変化して対応走査信号線Ｇｉが選択状態となることで、書込制御トランジスタＭ２および第１初期化トランジスタＭ４がオン状態に変化する。このとき、容量選択トランジスタＭ３はオフ状態を維持している。これにより、対応データ信号線Ｄｊの電圧すなわちデータ信号Ｄ（ｊ）の電圧がデータ電圧Ｖｄａｔａとして、書込制御トランジスタＭ２を介して書込補助キャパシタＣｗａに与えられるが、保持キャパシタＣｓｔには与えられない。その結果、図９に示すように、書込補助キャパシタＣｗａのみが充電され、対応走査信号線Ｇｉの選択期間の終了時刻ｔ６において、ゲート電圧Ｖｇ（ｉ，ｊ）は目的の電位（画素回路Ｐｉｘ（ｉ，ｊ）に書き込むべき電圧）Ｖｄａｔａ＝Ｖｗ１に到達し、書込補助キャパシタＣｗａには電圧Ｖｗ１－Ｖｉｎｉが保持されている。また、第１初期化トランジスタＭ４がオン状態に変化することにより、初期化電圧Ｖｉｎｉが有機ＥＬ素子ＯＬのアノード電極に与えられる。その結果、有機ＥＬ素子ＯＬの寄生容量が放電されて有機ＥＬ素子のアノード電極の電圧（アノード電圧）Ｖａが初期化電圧Ｖｉｎｉに初期化される。さらに、時刻ｔ４において対応走査信号線Ｇｉが選択状態となることで、第２初期化トランジスタＭ６もオン状態に変化する。これにより、初期化電圧Ｖｉｎｉが第１および第２初期化トランジスタＭ４，Ｍ６を介して保持キャパシタＣｓｔの第１端子（保持キャパシタＣｓｔと容量選択トランジスタＭ３との接続点）にも与えられるとともに、保持キャパシタＣｓｔの両端間が第２初期化トランジスタＭ６により短絡される。その結果、保持キャパシタＣｓｔが放電されてその保持電圧がゼロに初期化される。なおここでは、初期化電圧Ｖｉｎｉはローレベル電源電圧ＥＬＶＳＳに等しいものとする。上記より本構成例では、第１初期化トランジスタＭ４および第２初期化トランジスタＭ６は、初期化期間Ｔｉｎｉに保持キャパシタＣｓｔ等を放電させて初期化する初期化回路を構成する。

　上記のように対応走査信号線Ｇｉの選択期間（ｔ５～ｔ６）すなわちデータ書込期間Ｔｗにおいて、画素回路Ｐｉｘ（ｉ，ｊ）における書込補助キャパシタＣｗａにのみ上記データ電圧Ｖｄａｔａ＝Ｖｗ１が書き込まれ、その後、時刻ｔ６において、対応走査信号線Ｇｉの電圧がローレベルに変化することで書込制御トランジスタＭ２がオフ状態となる。また上記のように、対応走査信号線Ｇｉの選択期間（ｔ５～ｔ６）において保持キャパシタＣｓｔが放電されて初期化されるので、当該期間（ｔ５～ｔ６）は初期化期間Ｔｉｎｉにも相当する。

　対応走査信号線Ｇｉの選択期間（ｔ５～ｔ６）後の時刻ｔ７において、対応容量選択信号線ＣＳＷｉの電圧がローレベルからハイレベルに変化することで容量選択トランジスタＭ３がオン状態となる。これにより、保持キャパシタＣｓｔは書込補助キャパシタＣｗａに並列に接続された状態となり、寄生容量とＣｓｃと保持キャパシタＣｓｔとの間で電荷の再分配が行われる。この電荷再分配により、上記第１から第３構成例による画素回路を使用した場合と同様、駆動トランジスタＭ１におけるゲート端子の電圧Ｖｇ（ｉ，ｊ）および保持容量電圧Ｖｓｔ（ｉ，ｊ）は、既述の式（６）で示される電圧Ｖｗ２となる。

　その後、時刻ｔ８において、発光制御線Ｅｉの電圧がハイレベルに変化することで発光制御トランジスタＭ５がオン状態に変化する。このため時刻ｔ８以降、ハイレベル電源線ＥＬＶＤＤから発光制御トランジスタＭ５、駆動トランジスタＭ１、および、有機ＥＬ素子ＯＬを経由してローレベル電源線ＥＬＶＳＳに駆動電流Ｉｄが流れ、この駆動電流Ｉｄにより有機ＥＬ素子ＯＬが発光する。この駆動電流Ｉｄによる有機ＥＬ素子ＯＬの発光は、次のフレーム期間におけるデータ書込動作および初期化動作の開始直前まで継続する。

　他の画素回路においても、各フレーム期間における走査信号線Ｇ１～Ｇｎの順次的な走査に応じて、同様に、初期化動作、データ書込動作、および発光動作を行う（図９参照）。これにより、外部からの入力信号Ｓｉｎにおける画像データの表す画像が表示部１１に表示される。

　上記のように、シングルパルス駆動を行う本構成例による画素回路を使用した表示装置においても、データ書込期間Ｔｗでは容量値の小さい書込補助キャパシタＣｗａがデータ電圧Ｖｄａｔａ＝Ｖｗ１で充電され、その後に、書込補助キャパシタＣｗａとそれよりも容量値の大きい保持キャパシタＣｓｔとの間で電荷の再分配が行われることで、駆動トランジスタＭ１のゲート・ソース間電圧Ｖｇｓとしての駆動用保持電圧が決定される。これにより、ダブルパルス駆動を行う他の構成例による画素回路を使用した表示装置と同様、容量値の大きい保持キャパシタＣｓｔを使用しつつ充電不足による表示品質の低下を防止することができる。

＜１．６．４　第５構成例＞
　図１０は、本実施形態における画素回路の第５構成例を示す回路図であり、図１１は、本実施形態における第５構成例による画素回路の動作を説明するための信号波形図である。

　図１０に示すように、本構成例による画素回路１５ｅは、上記第４構成例と同様、有機ＥＬ素子ＯＬの他に、書込補助キャパシタＣｗａ、保持キャパシタＣｓｔ、駆動トランジスタＭ１、書込制御トランジスタＭ２、第１初期化トランジスタＭ４、発光制御トランジスタＭ５、および、第２初期化トランジスタＭ６を含んでいる。しかし本構成例では、書込補助キャパシタＣｗａと保持キャパシタＣｓｔとが互いに直列に接続されており、この点で本構成例は、書込補助キャパシタＣｗａと保持キャパシタＣｓｔとが並列に接続されている上記他の構成例（図２、図４、図６、図８）と相違する。また、本構成例による画素回路１５ｅには、容量選択トランジスタＭ３は含まれておらず、書込補助キャパシタＣｗａと保持キャパシタＣｓｔとの間での電荷再分配は行われない。また、本構成例による画素回路１５ｅを使用する場合、容量選択信号線ＣＳＷ１～ＣＳＷｎは設けられないが、後述の初期化動作で使用される初期化信号を伝達するための初期化信号線ＣＬＲが表示部１１に配設されている。

　具体的には、本構成例による画素回路１５ｅでは、上記他の構成例と同様、駆動トランジスタＭ１のドレイン端子が発光制御トランジスタＭ５を介してハイレベル電源線ＥＬＶＤＤに接続され、駆動トランジスタＭ１のソース端子が有機ＥＬ素子ＯＬを介してローレベル電源線ＥＬＶＳＳに接続されている。駆動トランジスタＭ１のゲート端子は、上記他の構成例とは異なり、互いに直列に接続された書込補助キャパシタＣｗａおよび書込制御トランジスタＭ２を順に介して対応データ信号線Ｄｊに接続されるとともに、保持キャパシタＣｓｔを介して駆動トランジスタＭ１のソース端子に接続されている。これにより、書込補助キャパシタＣｗａと保持キャパシタＣｓｔが互いに直列に接続され、駆動トランジスタＭ１のゲート端子が書込補助キャパシタＣｗａと保持キャパシタＣｓｔとの接続点に接続される形態となっている。また駆動トランジスタＭ１のゲート端子は、第２初期化トランジスタＭ６を介してもそのソース端子に接続されていて、第２初期化トランジスタＭ６と保持キャパシタＣｓとが互いに並列に接続される形態となっている。書込制御トランジスタＭ２および第１初期化トランジスタＭ４のゲート端子は対応走査信号線Ｇｉに接続され、発光制御トランジスタＭ５のゲート端子は対応発光制御線Ｅｉに接続され、第２初期化トランジスタＭ６のゲート端子は初期化信号線ＣＬＲに接続されている。

　本構成例による画素回路１５ｅを使用する表示装置における他の構成は、上記第４構成例による画素回路１５ｄ等を使用した表示装置と実質的に同様であるので、同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。なお、本構成例による画素回路１５ｅを使用する表示装置では、走査信号線Ｇ１～Ｇｎにつきシングルパルス駆動とダブルパルス駆動のいずれの駆動も可能であるが、以下ではダブルパルス駆動を行うものとして説明する。

　図１１は、図１０に示した本構成例による画素回路１５ｅである第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の初期化動作、データ書込動作、および発光動作における各信号線（対応発光制御線Ｅｉ、対応走査信号線Ｇｉ、対応データ信号線Ｄｊ、および、初期化信号線ＣＬＲ）の電圧、駆動トランジスタＭ１のゲート電圧Ｖｇの変化を示している。図１１において、時刻ｔ１～ｔ２の期間が初期化期間Ｔｉｎｉであり、時刻ｔ５～ｔ７の期間すなわち対応走査信号線Ｇｉの選択期間（第ｉ走査選択期間）がデータ書込期間Ｔｗである。また、対応走査信号線Ｇｉの選択期間の直前の時刻ｔ４から当該選択期間の終了時刻ｔ７までが非発光期間であり、その期間以外は、電源をオンした直後の（初期化期間Ｔｉｎｉを含む）所定期間を除き、発光期間である。

　図１１に示すように、本構成例による画素回路１５ｅを使用した表示装置では、初期化動作は当該表示装置の電源をオンした直後にのみ行われ、その後、電源をオフするまで初期化動作は行われない。当該表示装置における初期化動作では、電源をオンした直後の時刻ｔ１から時刻ｔ２までの間（初期化期間Ｔｉｎｉ）、初期化信号線ＣＬＲがハイレベルとされるとともに、全ての走査信号線Ｇ１～Ｇｎの電圧が走査側駆動回路４０によりハイレベルとされ、全てのデータ信号線Ｄ１～Ｄｍが、データ側駆動回路３０により初期化電圧供給線ＩＮＩの電圧に等しい電圧すなわち初期化電圧Ｖｉｎｉとされる。これにより、各画素回路１５ｅにおいて、初期化期間Ｔｉｎｉ（ｔ１～ｔ２）の間、書込制御トランジスタＭ２、第１初期化トランジスタＭ４、および、第２初期化トランジスタＭ６がオン状態となることで、書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔが放電され、書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔにおける保持電圧がゼロに初期化される。このように本構成例では、第１初期化トランジスタＭ４および第２初期化トランジスタＭ６は書込制御トランジスタＭ２とともに、初期化期間Ｔｉｎｉに保持キャパシタＣｓｔ等を放電させて初期化する初期化回路を構成する。ここで第２初期化トランジスタＭ６は、保持キャパシタＣｓｔを放電させる保持キャパシタ放電スイッチング素子として機能する。その後、時刻ｔ３において、走査信号線Ｇ１～Ｇｎおよびデータ信号線Ｄ１の駆動が開始される（表示動作の開始）。なお、発光制御線Ｅ１～Ｅｎの電圧は電源オン後、時刻ｔ３までローレベルであり、時刻ｔ３以降、発光制御線Ｅ１～Ｅｎの駆動に応じて各発光制御線Ｅｉの電圧が、各フレーム期間においてデータ書込期間Ｔｗに相当する２水平期間に対応する所定期間だけローレベルとなり、他の期間はハイレベルとなる。

　図１０に示す本構成例による第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）では、対応走査信号線Ｇｉの選択期間の直前の時刻ｔ４において、対応発光制御線Ｅｉの電圧がハイレベルからローレベルに変化して発光制御トランジスタＭ５がオフ状態となることで、有機ＥＬ素子ＯＬは非発光状態となる。

　その後、時刻ｔ５において、対応走査信号線Ｇｉの電圧がローレベルからハイレベルに変化して対応走査信号線Ｇｉが選択状態となることで、書込制御トランジスタＭ２および第１初期化トランジスタＭ４がオン状態に変化する。既述のように走査信号線Ｇ１～Ｇｎにつきダブルパルス駆動が行われるので、対応走査信号線Ｇｉの選択期間（ｔ５～ｔ７）の前半すなわち時刻ｔ５～ｔ６の期間は第ｉ－１水平期間に相当し、当該期間において、第ｉ－１行第ｊ列の画素回路Ｐｉｘ（ｉ－１，ｊ）に書き込むべきデータ電圧が、対応データ信号線Ｄｊから書込制御トランジスタＭ２を介して、互いに直列に接続された書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔからなる合成容量（以下「直列合成容量」といい、符号“Ｃｓｅｒ”で示すものとする）としての小容量キャパシタの一端に印加される。この直列合成容量Ｃｓｅｒの容量値は次式で与えられる（以下では、書込補助キャパシタＣｗａ、保持キャパシタＣｓｔ、および、直列合成容量Ｃｓｅｒの容量値をも符号“Ｃｗａ”、“Ｃｓｔ”、“Ｃｓｅｒ”でそれぞれ示すものとする。以下においても同様である）。
　　Cser＝Cwa・Cst／(Cwa＋Cst)＝Cst／(1＋Cst/Cwa)　…（１１）
上記式（１１）より、Cser＜Cstである。

　時刻ｔ５～ｔ６の上記期間では、第１初期化トランジスタＭ４がオン状態であるので、直列合成容量Ｃｓｅｒとしての小容量キャパシタの他端には、初期化電圧供給線ＩＮＩから初期化電圧Ｖｉｎｉが与えられる。また、有機ＥＬ素子ＯＬのアノード電極にも初期化電圧Ｖｉｎｉが与えられ、有機ＥＬ素子ＯＬの寄生容量（不図示）が放電される。

　時刻ｔ５において、対応データ信号線Ｄｊの電圧が、第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）に書き込むべきデータ電圧Ｖｗ１に変化し、当該データ電圧Ｖｗ１で直列合成容量Ｃｓｅｒが充電される。この充電により直列合成容量Ｃｓｅｒに保持される電圧に対する書込補助キャパシタＣｗａと保持キャパシタＣｓｔによる容量分圧によりゲート電圧Ｖｇが決定される。すなわち、この充電後において駆動トランジスタＭ１におけるゲート電圧Ｖｇは、次式で示される電圧Ｖｗ２となる。
　　Vw2＝｛Cwa/(Cwa＋Cst)｝(Vw1－Vini)＋Vini
　　　＝(Vw1－Vini)/(１＋Cst/Cwa)＋Vini　…（１２）
このとき、駆動トランジスタＭ１におけるゲート・ソース間電圧Ｖｇｓは、保持キャパシタＣｓｔに保持される電圧に相当し次式で示される。
　　Vgs＝Vw2－Vini
　　　＝(Vw1－Vini)/(１＋Cst/Cwa)　…（１３）

　その後、時刻ｔ７において、対応走査信号線Ｇｉの電圧がローレベルに変化することで書込制御トランジスタＭ２がオフ状態となり、駆動トランジスタＭ１のゲート端子が対応データ信号線Ｄｊから電気的に切り離される。また当該時刻ｔ７において、第１初期化トランジスタＭ４もオフ状態となり直列合成容量Ｃｓｅｒとしての小容量キャパシタの上記他端への初期化電圧Ｖｉｎｉの供給が遮断される。さらに当該時刻ｔ７において、対応発光制御線Ｅｉの電圧がハイレベルに変化して発光制御トランジスタＭ５がオン状態となる。これにより、ハイレベル電源線ＥＬＶＤＤから発光制御トランジスタＭ５、駆動トランジスタＭ１、および、有機ＥＬ素子ＯＬを介して、ローレベル電源線ＥＬＶＳＳへと電流が流れる。この電流は既述の式（８）で示される駆動電流Ｉｄであり、この駆動電流Ｉｄにより有機ＥＬ素子ＯＬが発光し、この発光は次のフレーム期間におけるデータ書込期間の直前まで継続する。なお、この発光が開始される当該時刻ｔ７において、直列合成容量Ｃｓｅｒとしての小容量キャパシタの上記他端の電圧およびゲート電圧Ｖｇが有機ＥＬ素子ＯＬの順方向電圧Ｖｆだけ上昇するが、保持キャパシタＣｓｔにおける保持電圧すなわちゲート・ソース間電圧Ｖｇｓは変化しない。

　他の画素回路においても、各フレーム期間における走査信号線Ｇ１～Ｇｎの順次的な走査に応じて、同様に、初期化動作、データ書込動作、および発光動作を行う（図１１参照）。これにより、外部からの入力信号Ｓｉｎにおける画像データの表す画像が表示部１１に表示される。

　上記のような本構成例による画素回路１５ｅを使用した表示装置によれば、データ書込期間Ｔｗにおいて保持キャパシタＣｓｔよりも容量値が小さい直列合成容量Ｃｓｅｒ（式（１１）参照）がデータ電圧Ｖｄａｔａ＝Ｖｗ１で充電され、これにより、直列合成容量Ｃｓｅｒに保持される電圧Ｖｗ１－Ｖｉｎｉに対する書込補助キャパシタＣｗａと保持キャパシタＣｓｔによる容量分圧により決まる保持キャパシタＣｓｔの保持電圧が、駆動トランジスタＭ１におけるゲート・ソース間に印加される（既述の式（１３）参照）。このようにして、上記他の構成例による画素回路を使用した場合と同様、容量値の大きな保持キャパシタＣｓｔを使用しつつデータ書込期間での充電不足を防止することができる。また本構成例を使用した画素回路１５ｅでは、上記第１から第４構成例による画素回路１５ａ～１５ｄを使用する場合とは異なり、書込補助キャパシタＣｗａと保持キャパシタＣｓｔの間での電荷の再分配は行われないので、容量選択トランジスタＭ３およびこれを制御するための信号線や回路は不要となり、構成が簡略化される。また、書込補助キャパシタＣｗａと保持キャパシタＣｓｔの間で電荷の再分配は行われないことから、データ書込動作毎に予め保持キャパシタＣｓｔを放電させて初期化する必要もない。ただし、書込補助キャパシタＣｗａおよび／または保持キャパシタＣｓｔに上記データ書込動作以外の原因で電荷が蓄積された場合には直列合成容量Ｃｓｅｒへの適切なデータ書込が行えないので、これを回避すべく、本構成例による画素回路１５ｅを使用する場合には、電源がオンされた直後の初期化動作により、書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔは電荷が蓄積されない状態とされる（書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔが初期化される）。

＜２．第２の実施形態＞
　一般に、有機ＥＬ表示装置における画素回路内の駆動トランジスタには薄膜トランジスタ（ＴＦＴ）が使用される。ＴＦＴ等のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタのゲインは、移動度、チャネル幅、チャネル長、ゲート絶縁膜容量等によって決定され、ＭＯＳトランジスタを流れる電流の量は、ゲート－ソース間電圧、ゲイン、閾値電圧等に応じて変化する。駆動トランジスタにＴＦＴを使用した場合、閾値電圧や移動度等にバラツキが生じ、これにより、有機ＥＬ素子に流れる駆動電流の量にバラツキが生じる。その結果、表示画像に輝度むらが生じ、表示品位が低下する。これに対し、駆動トランジスタから有機ＥＬ素子に供給すべき駆動電流を画素回路の外部に取り出して測定し、その測定結果に基づいて当該特性バラツキを補償すべく、各画素回路に書き込むべきデータ電圧を補正するように構成されたものがある。このような構成による駆動トランジスタの特性のバラツキの補償は「外部補償」と呼ばれる。以下、このような外部補償を行う有機ＥＬ表示装置の実施形態を第２の実施形態として説明する。なお、第２の実施形態に係る表示装置は、動作モードとして、外部からの入力信号に基づき画像を表示する通常表示モードと、外部補償を行うために画素回路における駆動トランジスタの特性を検出する特性検出モードと有している。

＜２．１　構成および動作＞
　図１２は、第２の実施形態に係る有機ＥＬ表示装置１０ｂの全体構成を示すブロック図である。図１２に示すように、この表示装置１０ｂも、上記第１の実施形態と同様、表示部１１、表示制御回路２０、データ側駆動回路３０、走査側駆動回路４０、および、電源回路５０を備えている。この表示装置１０ｂの構成のうち上記第１の実施形態に係る表示装置１０ａと同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。

　本実施形態における表示部１１には、上記第１の実施形態と同様の形態で、ｍ本（ｍは２以上の整数）のデータ信号線Ｄ１～Ｄｍと、ｎ＋１本（ｎは２以上の整数）の走査信号線Ｇ１～Ｇn+1と、ｎ本の発光制御線Ｅ１～Ｅｎとが配設されており、ｍ本のデータ信号線Ｄ１～Ｄｍおよびｎ本の走査信号線Ｇ１～Ｇｎに沿ってマトリクス状に配置されたｍ×ｎ個の画素回路１６ａが設けられている。各画素回路１６ａは、ｍ本のデータ信号線Ｄ１～Ｄｍのいずれか１つに対応し、ｎ本の走査信号線Ｇ１～Ｇｎのいずれか１つに対応し、ｎ本の発光制御線Ｅ１～Ｅｎのいずれか１つに対応する。図１２に示すように本実施形態における表示部１１には、これらの信号線に加えて、ｎ本の走査信号線Ｇ１～Ｇｎにそれぞれ沿ってｎ本のモニタ制御線ＭＯＮ１～ＭＯＮｎが配設されており、各画素回路１６ａは、ｎ本のモニタ制御線ＭＯＮ１～ＭＯＮｎのいずれか１つにも対応する。なお、上記第１の実施形態における第１から第４構成例のように容量選択トランジスタＭ３を用いて電荷再分配を行う画素回路を使用する場合には、容量選択信号線ＣＳＷ１～ＣＳＷｎが必要であるが、本実施形態では、発光制御線Ｅ１～Ｅｎが容量選択信号線ＣＳＷ１～ＣＳＷｎとしても使用されるものとする。ただし、発光制御線Ｅ１～Ｅｎとは別に容量選択信号線ＣＳＷ１～ＣＳＷｎを表示部１１に形成してもよい（図１参照）。なお、表示部１１に配設される電源線ＥＬＶＤＤ，ＥＬＶＳＳや初期化電圧供給線ＩＮＩについては、上記第１の実施形態と同様であるので説明を省略する。

　本実施形態における表示制御回路２０は、表示すべき画像を表す画像データおよび画像表示のためのタイミング制御情報を含む入力信号Ｓｉｎを表示装置の外部から受け取り、この入力信号Ｓｉｎに基づきデータ側制御信号Ｓｃｄおよび走査側制御信号Ｓｃｓを生成し、データ側制御信号Ｓｃｄをデータ側駆動回路３０に、走査側制御信号Ｓｃｓを走査側駆動回路４０にそれぞれ出力する。これに加えて表示制御回路２０は、外部補償を行うためにデータ側駆動回路３０から測定データＭＤを受け取り（詳細は後述）、この測定データＭＤに基づき、各画素回路１６ａにおける駆動トランジスタの特性のバラツキが補償されるように上記画像データを補正し、この補正後の画像データに基づき上記データ側制御信号Ｓｃｄを生成する。

　データ側駆動回路３０は、通常表示モードでは、データ信号線駆動回路として機能し、表示制御回路２０からのデータ側制御信号Ｓｃｄに基づきデータ信号線Ｄ１～Ｄｍを駆動する。一方、特性検出モードでは、データ側駆動回路３０は、データ信号線駆動回路として機能するとともに電流測定回路としても機能し、各画素回路１６ａ内の電流をそれに接続されたデータ信号線Ｄｊを介して測定する。

　走査側駆動回路４０は、表示制御回路２０からの走査側制御信号Ｓｃｓに基づき、走査信号線Ｇ１～Ｇn+1を駆動する走査信号線駆動回路、発光制御線Ｅ１～Ｅｎを駆動する発光制御回路、および、モニタ制御線ＭＯＮ１～ＭＯＮｎを駆動するモニタ制御線駆動回路として機能する。より詳細には、走査側駆動回路４０は、通常表示モードでは、走査信号線駆動回路として、走査側制御信号Ｓｃｓに基づき、各フレーム期間において走査信号線Ｇ１～Ｇn+1を１水平期間に対応する所定期間ずつ順次に選択し、また、発光制御回路として、ｉ番目の発光制御線Ｅｉに対し、少なくとも第ｉ選択走査期間を含む所定期間では非発光を示す非アクティブ発光制御信号（ローレベル電圧）を印加し（ｉ＝１～ｎ）、それ以外の期間では発光を示すアクティブな発光制御信（ハイレベル電圧）を印加する。一方、特性検出モードでは、走査側駆動回路４０は、走査信号線駆動回路として走査側制御信号Ｓｃｓに基づき走査信号線Ｇ１～Ｇn+1を選択的に駆動するとともに、モニタ制御線駆動回路として、走査側制御信号Ｓｃｓに基づきモニタ制御線ＭＯＮ１～ＭＯＮｎを選択的に駆動する。

　図１３は、本実施形態における画素回路１６ａの構成例をデータ側駆動回路３０の要部の構成とともに示す回路図である。すなわち図１３は、ｉ番目の走査信号線Ｇｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１６ａすなわち第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の電気的構成とともに、データ側駆動回路３０のうちｊ番目のデータ信号線に対応する要部の電気的構成を示している。

　図１３に示すように、本実施形態における画素回路１６ａは、それに対応するモニタ制御線ＭＯＮｉに接続されたゲート端子を有するモニタ制御トランジスタＭ８を含む点を除き、上記第１の実施形態における画素回路１５ａと同様であり（図２参照）、同一部分には同一の参照符号を付して説明を省略する。本実施形態における画素回路１６ａ（第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ））において、モニタ制御トランジスタＭ８はスイッチング素子として機能し、駆動トランジスタＭ１のソース端子（駆動トランジスタＭ１と有機ＥＬ素子ＯＬとの接続点）は、このモニタ制御トランジスタＭ８を介して対応データ信号線Ｄｊに接続されている。

　本実施形態におけるデータ側駆動回路３０は、入出力バッファ部、ＡＤ変換部、ＤＡ変換部、および、直並列変換部を含んでいる。図１３には、データ側駆動回路３０における入出力バッファ部、ＡＤ変換部、およびＤＡ変換部のうち上記第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）に接続される対応データ信号線Ｄｊに対応する部分の詳細構成が示されている。図１３に示すようにデータ側駆動回路３０は、当該部分として、入出力バッファ２８とＤＡ変換器（ＤＡＣ）２５とＡＤ変換器（ＡＤＣ）２６とを含んでいる。ＤＡ変換器２５には、直並列変換部からの１行分のデジタル画像信号のうちｊ番目の画素（ｊ＝１～ｍ）に対応するデジタル画像信号ｄ（ｊ）が順次入力される。ここで、デジタル画像信号ｄ（ｊ）は、画素回路Ｐｉｘ（ｉ，ｊ）に与えるべきデータ電圧を示すデジタル信号である。既述のデータ側制御信号Ｓｃｄには、シリアル形式のデジタル画像信号の他に入出力制御信号ＤＷＴが含まれており、この入出力制御信号ＤＷＴは入出力バッファ２８に入力される。

　入出力バッファ２８は、オペアンプ２１、キャパシタ２２、第１スイッチ２３ａ、および第２スイッチ２３ｂを含んでいる。オペアンプ２１の反転入力端子はデータ信号線Ｄｊに接続され、オペアンプ２１の非反転入力端子は選択スイッチとしての第２スイッチ２３ｂに接続されている。この第２スイッチ２３ｂにより、オペアンプ２１の非反転入力端子は、入出力制御信号ＤＷＴがハイレベル（Ｈレベル）のときにはＤＡ変換器２５の出力端に接続され、入出力制御信号ＤＷＴがローレベル（Ｌレベル）のときにはローレベル電源線ＥＬＶＳＳに接続される。キャパシタ２２は、オペアンプ２１の反転入力端子と出力端子との間に設けられ、オペアンプ２１の出力端子はキャパシタ２２を介してオペアンプ２１の反転入力端子に接続されている。第１スイッチ２３ａは、オペアンプ２１の反転入力端子と出力端子との間に設けられ、キャパシタ２２と並列に接続されている。キャパシタ２２は電流電圧変換素子として機能する。第１スイッチ２３ａは、入出力制御信号ＤＷＴがＨレベルのときにはオン状態であり、Ｌレベルのときにはオフ状態である。オペアンプ２１の出力端子はＡＤ変換器２６の入力端に接続されており、入出力制御信号ＤＷＴがＬレベルのときに、データ信号線Ｄｊに流れる電流を示すデジタル信号（「電流モニタ信号」ともいう）ｉｍ（ｊ）がＡＤ変換器２６から出力される。

　このような構成の入出力バッファ２８では、入出力制御信号ＤＷＴがＨレベルのときには、第１スイッチ２３ａはオン状態であり、オペアンプ２１の出力端子と反転入力端子は直接的に接続される（短絡される）。また、オペアンプ２１の非反転入力端子は、第２スイッチ２３ｂによりＤＡ変換器２５の出力端に接続される。このとき、入出力バッファ２８は電圧ホロワとして機能し、ＤＡ変換器２５に入力されるデジタル信号ｄ（ｊ）は、アナログ電圧信号に変換され、低出力インピーダンスでデータ信号線Ｄｊに与えられる。

　一方、入出力制御信号ＤＷＴがＬレベルのときには、第１スイッチ２３ａはオフ状態であり、オペアンプ２１の出力端子はキャパシタ２２を介して非反転入力端子に接続される。また、オペアンプ２１の非反転入力端子は、第２スイッチ２３ｂによりローレベル電源線ＥＬＶＳＳに接続される。このとき、オペアンプ２１とキャパシタ２２は積分器として機能する。すなわち、オペアンプ２１は、その反転入力端子に接続されたデータ信号線Ｄｊに流れる電流の積分値に相当する電圧を出力し、この電圧はＡＤ変換器２６によりデジタル信号に変換され、電流モニタ信号ｉｍ（ｊ）として直並列変換部（不図示）を介して表示制御回路２０に送られる。なおこのとき、オペアンプ２１の非反転入力端子がローレベル電源電圧ＥＬＶＳＳに接続されているので、仮想短絡によってデータ信号線Ｄｊの電圧はローレベル電源電圧ＥＬＶＳＳに等しい。

　上記のような本実施形態の表示装置１０ｂでは、通常表示モードにおいて、表示制御回路２０からのデータ側制御信号Ｓｃｄに基づき、各データ信号線Ｄｊに対応する入出力バッファ２８に、第ｊ列の画素回路Ｐｉｘ（１，ｊ）～Ｐｉｘ（ｎ，ｊ）に書き込むべきデータ電圧Ｖｄａｔａを示す信号ｄ（ｊ）が順次にＤＡ変換器２５を介して与えられる。このとき、入出力制御信号ＤＷＴはＨレベルであり、入出力バッファ２８は電圧ホロワとしてデータ電圧Ｖｄａｔａをデータ信号線Ｄｊに出力する（ｊ＝１～ｍ）。このようなデータ信号線Ｄ１～Ｄｍの駆動と連動して、各フレーム期間において走査信号線Ｇ１～Ｇn+1が順次に所定期間ずつ選択されるように当該走査信号線Ｇ１～Ｇn+1が走査側駆動回路４０により駆動される。このようにして表示部１１におけるデータ信号線Ｄ１～Ｄｍおよび走査信号線Ｇ１～Ｇn+1が駆動されることにより各画素回路Ｐｉｘ（ｉ，ｊ）では、それに対応するデータ電圧Ｖｄａｔａが書き込まれた後に発光制御トランジスタＭ５がオン状態とされ、これにより、外部からの入力信号Ｓｉｎにおける画像データの表す画像が表示部１１に表示される。

　また、本実施形態の表示装置１０ｂにおける各画素回路Ｐｉｘ（ｉ，ｊ）では、特性検出モードにおいて、上記第１の実施形態において第１構成例による画素回路１５ａを使用した場合と同様（図３参照）、データ電圧Ｖｄａｔａが書き込まれた後に、容量選択トランジスタＭ３がオン状態とされるとともに、第１初期化トランジスタＭ４がオフ状態とされ、発光制御トランジスタＭ５がオン状態とされることで、駆動トランジスタＭ１に電流が流れる。このとき本実施形態における特性検出モードでは、データ側駆動回路３０において入出力制御信号ＤＷＴがＨレベルからＬレベルに変更されることで入出力バッファ３８は、対応するデータ信号線Ｄｊに接続される第ｊ列の画素回路Ｐｉｘ（１，ｊ）～Ｐｉｘ（ｎ，ｊ）のうちモニタ制御線ＭＯＮｉによりモニタ制御トランジスタＭ８がオン状態とされた画素回路Ｐｉｘ（ｉ，ｊ）の駆動トランジスタＭ１に流れる電流を、当該モニタ制御トランジスタＭ８およびデータ信号線Ｄｊを介して測定する。この測定結果を示す信号ｉｍ（ｊ）は、ＡＤ変換器２６を介して順次出力され、直並列変換部を介して表示制御回路２０に測定データＭＤとして送られる。表示制御回路２０では、その測定データＭＤを用いて各画素回路Ｐｉｘ（ｉ，ｊ）における駆動トランジスタＭ１の特性が求められ、当該特性を示すデータが保存・更新される。これらのデータは、既述の通常表示モードにおいて、画素回路Ｐｉｘ（１，１）～Ｐｉｘ（ｎ，ｍ）における駆動トランジスタＭ１の特性のバラツキや変動が補償されるように、外部からの入力信号Ｓｉｎに含まれる画像データを補正するために使用される。データ側駆動回路３０に与えられるデータ側制御信号Ｓｃｄは、この補正後の画像データに基づき生成される。

＜２．２　効果＞
　上記のような外部補償を行う本実施形態においても、上記補正後の画像データに基づくデータ電圧Ｖｄａｔａを各画素回路１６ａに書き込む際には、上記第１の実施形態と同様、保持キャパシタＣｓｔよりも容量値の小さい書込補助キャパシタＣｗａに当該データ電圧Ｖｄａｔａが書き込まれる。その後、容量選択トランジスタＭ３がオン状態に変化することで書込補助キャパシタＣｗａと保持キャパシタＣｓｔとの間で電荷が再分配されることにより、保持キャパシタＣｓｔに保持される駆動用保持電圧が決定される。したがって、本実施形態によれば、外部補償を行いつつ上記第１の実施形態と同様の効果が得られる。

＜２．３　変形例＞
　本実施形態における画素回路の構成は、図１３に示す構成に限定されず、種々の変形が可能である。

　図１４（Ａ）は、本実施形態における画素回路１６ａの第１変形例を示す回路図である。本実施形態における画素回路１６ａでは、書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔの低電圧側の端子は、駆動トランジスタＭ１のソース端子に接続されているが（図１３参照）、図１４（Ａ）に示すように本変形例による画素回路１６ｂでは、当該低電圧側の端子はいずれもローレベル電源線ＥＬＶＳＳに接続されている。本実施形態において図１３の画素回路１６ａに代えてこのような画素回路１６ｂを用いても、外部補償を行いつつ上記第１の実施形態と同様の効果が得られる。

　図１４（Ｂ）は、本実施形態における画素回路１６ａの第２変形例を示す回路図である。本実施形態における画素回路１６ａでは、既述のように、書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔの低電圧側の端子は駆動トランジスタＭ１のソース端子に接続されているが（図１３参照）、図１４（Ｂ）に示すように第２変形例による画素回路１６ｃでは、当該低電圧側の端子はいずれも初期化電圧供給線ＩＮＩに接続されている。上記第２の実施形態において図１３の画素回路１６ａに代えてこのような画素回路１６ｃを用いても、外部補償を行いつつ上記第１の実施形態と同様の効果が得られる。

　図１５は、本実施形態における画素回路１６ａの第３変形例を示す回路図である。本実施形態における画素回路１６ａでは、駆動トランジスタＭ１のゲート端子とソース端子との間に書込補助キャパシタＣｗａ、保持キャパシタＣｓｔ、および、容量選択トランジスタＭ３が接続されているが（図１３参照）、図１５に示すように第３変形例による画素回路１６ｄでは、駆動トランジスタＭ１のゲート端子とハイレベル電源線ＥＬＶＤＤの間に書込補助キャパシタＣｗａ、保持キャパシタＣｓｔ、および、容量選択トランジスタＭ３が接続されている。上記第２の実施形態において図２の画素回路１６ａに代えてこのような画素回路１６ｄを用いても、外部補償を行いつつ上記第１の実施形態と同様の効果が得られる。

　なお、本実施形態における画素回路１６ａおよび上記第１から第３変形例による画素回路１６ｂ～１６ｄでは、上記第１の実施形態における第１構成例による画素回路１５ａ（図２）を基本として、特性検出モードで駆動トランジスタＭ１に流れる電流を測定するためのモニタ制御トランジスタＭ８が付加されている。しかし、これに代えて、上記第１の実施形態における第２から第５構成例による画素回路１５ｂ～１５ｅ（図４、図６、図８、図１０）のいずれかを基本として、特性検出モードで駆動トランジスタＭ１に流れる電流を測定するためのモニタ制御トランジスタＭ８が付加された構成であってもよい。

＜３．第３の実施形態＞
　図１６は、第３の実施形態に係る有機ＥＬ表示装置における画素回路の構成例を示す回路図である。上記第１の実施形態における画素回路１５ａ～１５ｅおよび第２の実施形態における画素回路１６ａでは、Ｎチャネル型のトランジスタが使用されているが、本実施形態における画素回路１７ａではＰチャネル型のトランジスタが使用されている。以下では、本実施形態に係る表示装置の構成のうち上記第１の実施形態に係る表示装置１０ａと同一または対応する部分には同一の参照符号を付して詳しい説明を省略し、画素回路１７ａの構成を中心に本実施形態につき説明する。

　図１６に示すように本実施形態における画素回路１７ａも、上記第１の実施形態における第３構成例による画素回路１５ｃと同様（図６）、表示素子としての有機ＥＬ素子ＯＬと、書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔと、駆動トランジスタＭ１と、書込制御トランジスタＭ２と、容量選択トランジスタＭ３と、第１初期化トランジスタＭ４と、発光制御トランジスタＭ５、第２初期化トランジスタＭ６と含んでいる。しかし本実施形態では、トランジスタＭ１～Ｍ６は全てＰチャネル型であり、これらのトランジスタＭ１～Ｍ６は図１６に示すように接続されている。なお図１６の構成では、初期化電圧Ｖｉｎｉはハイレベル電源電圧ＥＬＶＤＤに等しいものとする。

　具体的には、本実施形態におけるｉ番目の走査信号線Ｇｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路１７ａである第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）では、駆動トランジスタＭ１のソース端子は、発光制御トランジスタＭ５を介して第１電源線としてのハイレベル電源線ＥＬＶＤＤに接続されており、駆動トランジスタＭ１のゲート端子は、書込制御トランジスタＭ２を介して対応データ信号線Ｄｊに接続されるとともに、互いに直列に接続された容量選択トランジスタＭ３および保持キャパシタＣｓｔを介して駆動トランジスタＭ１のソース端子に接続されている。また、当該ソース端子は、第１初期化トランジスタＭ４を介して初期化電圧供給線ＩＮＩに接続されるとともに、第２初期化トランジスタＭ６を介して容量選択トランジスタＭ３と保持キャパシタＣｓｔとの接続点に接続されている。さらに、駆動トランジスタＭ１のドレイン端子は、有機ＥＬ素子ＯＬのアノード電極に接続されている。有機ＥＬ素子ＯＬのカソード電極はローレベル電源線ＥＬＶＳＳに接続されている。また、書込補助キャパシタＣｗａは、第１端子を駆動トランジスタＭ１のゲート端子に接続され、第２端子を駆動トランジスタＭ１のソース端子に接続されている。書込制御トランジスタＭ２および第２初期化トランジスタＭ６のゲート端子は対応走査信号線Ｇｉに接続され、第１初期化トランジスタＭ４のゲート端子は後続走査信号線Ｇi+1に接続され、容量選択トランジスタＭ３のゲート端子は対応容量選択信号線ＣＳＷｉに接続されている。

　図１７は、図１６に示した画素回路１７ａである第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の初期化動作、データ書込動作、および発光動作における各信号線（対応発光制御線Ｅｉ、対応走査信号線Ｇｉ、後続走査信号線Ｇi+1、対応データ信号線Ｄｊ，対応容量選択信号線ＣＳＷｉ）の電圧、駆動トランジスタＭ１のゲート電圧Ｖｇ、保持キャパシタＣｓｔと容量選択トランジスタＭ３との接続点の電圧（保持容量電圧）Ｖｓｔの変化を示している。図１７において、時刻ｔ４～ｔ６の期間は、ｉ番目の走査信号線Ｇｉの選択期間すなわち第ｉ走査選択期間であってｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）の初期化期間Ｔｉｎｉおよびデータ書込期間Ｔｗに相当する。時刻ｔ５～ｔ８の期間は、ｉ＋１番目の走査信号線（後続走査信号線）Ｇi+1の選択期間すなわち第ｉ＋１走査選択期間である。データ書込期間Ｔｗ（ｔ４～ｔ６）の直前の時刻ｔ３から後続走査信号線Ｇi+1の終了時刻ｔ８までがｉ行目の画素回路Ｐｉｘ（ｉ，１）～Ｐｉｘ（ｉ，ｍ）の非発光期間であり、時刻ｔ８から次のフレーム期間におけるデータ書込期間の直前までが発光期間である。

　図１６に示すように本実施形態では、トランジスタＭ１～Ｍ６がＰチャネル型であることから、発光制御線Ｅｉ、走査信号線Ｇｉ、および、容量選択信号線ＣＳＷｉの信号は、いずれも負論理であり、駆動トランジスタＭ１のゲート電圧Ｖｇはデータ書込期間Ｔｗ（ｔ４～ｔ６）において低下する。この点を考慮して図１７を図７と比較すればわかるように、本実施形態における画素回路１７ａは、上記第１の実施形態における第３構成例による画素回路１５ｃと実質的に同様に動作する。したがって、本実施形態によれば、上記第１の実施形態において第３構成例による画素回路１５ｃを使用した場合と同様の効果が得られる。なお本構成例では、第１初期化トランジスタＭ４および第２初期化トランジスタＭ６は、初期化期間Ｔｉｎｉに保持キャパシタＣｓｔを放電させて初期化する初期化回路を構成する。ここで、第２初期化トランジスタＭ６は、保持キャパシタＣｓｔを放電させる保持キャパシタ放電スイッチング素子として機能する（このことは、後述の図１８～２０に示す変形例においても同様である）

＜３．１　第１変形例＞
　本実施形態における画素回路の構成は、図１６に示す構成に限定されず、種々の変形が可能である。例えば、図１６に示す画素回路１７ａに代えて、図１８に示す画素回路（以下「第１変形例による画素回路」という）１７ｂを使用してもよい。図１６に示す画素回路１７ａでは、発光制御トランジスタＭ５が駆動トランジスタＭ１とハイレベル電源線ＥＬＶＤＤとの間に接続されていたが、この第１変形例による画素回路１７ｂでは、図１８に示すように、発光制御トランジスタＭ５が駆動トランジスタＭ１と有機ＥＬ素子ＯＬとの間に接続されている。また、この画素回路１７ｂには、第１初期化トランジスタＭ４が含まれず、初期化電圧供給線ＩＮＩは不要である。図１６の画素回路１７ａに代えてこのような本変形例による画素回路１７ｂを使用した場合においても、上記第２実施形態と同様の効果が得られる。なお本構成例では、第２初期化トランジスタＭ６は、初期化期間Ｔｉｎｉに保持キャパシタＣｓｔを放電させて初期化する初期化回路を構成する。このことは、後述の図１９および図２０にそれぞれ示す第２および第３変形例による画素回路１７ｃ，１７ｄにおいても同様である。

＜３．２　第２変形例＞
　図１９は、本実施形態における画素回路１７ａの第２変形例を示す回路図である。本変形例による画素回路１７ｃでは、図１６の画素回路１７ａと同様、発光制御トランジスタＭ５が駆動トランジスタＭ１とハイレベル電源線ＥＬＶＤＤとの間に接続されているが、書込補助キャパシタＣｗａおよび保持キャパシタＣｓｔの高電圧側の端子が直接にハイレベル電源線ＥＬＶＤＤに接続されており、この点で図１６の画素回路１７ａと異なる。また、この画素回路１７ｃには、第１初期化トランジスタＭ４が含まれず、初期化電圧供給線ＩＮＩは不要である。図１６の画素回路１７ａに代えてこのような本変形例による画素回路１７ｃを使用した場合においても、上記第２実施形態と同様の効果が得られる。

＜３．３　第３変形例＞
　図２０は、本実施形態における画素回路１７ａの第３変形例を示す回路図であり、図２１は、図２０に示した本変形例による画素回路１７ｄである第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の初期化動作、データ書込動作、および発光動作における各信号線（対応発光制御線Ｅｉ、対応走査信号線Ｇｉ、対応データ信号線Ｄｊ，対応容量選択信号線ＣＳＷｉ）の電圧、駆動トランジスタＭ１のゲート電圧Ｖｇ、保持キャパシタＣｓｔと容量選択トランジスタＭ３との接続点の電圧（保持容量電圧）Ｖｓｔの変化を示している。

　図２０に示すように、本変形例による画素回路１７ｄは、第１初期化トランジスタＭ４が含まれず、初期化電圧供給線ＩＮＩが不要である点を除き、本実施形態における図１６の画素回路１７ａと同様の構成を有している。一方、図２１に示すように、この画素回路１７ｄを使用する場合には、発光制御トランジスタＭ５がオフ状態である非発光期間が時刻ｔ３から時刻ｔ５までの期間であって、本変形例による第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）に書き込むべきデータ電圧Ｖｄａｔａが対応データ信号線Ｄｊに出力されるｉ番目の水平期間（ｔ５～ｔ６）では発光制御トランジスタＭ５がオン状態である。この点で本変形例による画素回路１７ｄの動作は、本実施形態における画素回路１７ａの動作（図１７）と相違する。しかし図２１に示すように、駆動トランジスタＭ１のゲート電圧Ｖｇは、図１６の画素回路１７ａを使用する場合と実質的に同様に変化する。したがって、図１６の画素回路１７ａに代えてこのような本変形例による画素回路１７ｄを使用した場合においても、上記第２実施形態と同様の効果が得られる。

＜３．４　他の構成例＞
　図２２は、本実施形態における画素回路の他の構成例を示す回路図であり、図２３は、本実施形態における当該他の構成例による画素回路１７ｅの動作を説明するための信号波形図である。

　図２２に示すように本構成例による画素回路１７ｅは、上記第１変形例（図１８）と同様、有機ＥＬ素子ＯＬの他に、書込補助キャパシタＣｗａ、保持キャパシタＣｓｔ、駆動トランジスタＭ１、書込制御トランジスタＭ２、発光制御トランジスタＭ５、および、初期化トランジスタＭ６を含んでいる。しかし本構成例では、書込補助キャパシタＣｗａと保持キャパシタＣｓｔとが互いに直列に接続されており、この点で本構成例は、書込補助キャパシタＣｗａと保持キャパシタＣｓｔとが並列に接続されている上記第１変形例（図１８）と相違する。また、本構成例による画素回路１７ｅには、容量選択トランジスタＭ３は含まれておらず、書込補助キャパシタＣｗａと保持キャパシタＣｓｔとの間での電荷再分配は行われない。また、本構成例による画素回路１７ｅを使用する場合、容量選択信号線ＣＳＷ１～ＣＳＷｎは設けられないが、後述の初期化動作で使用される初期化信号を伝達するための初期化信号線ＣＬＲが表示部１１に配設されている。

　具体的には、本構成例による画素回路１７ｅでは、上記第１変形例（図１８）と同様、駆動トランジスタＭ１のソース端子が直接にハイレベル電源線ＥＬＶＤＤに接続され、駆動トランジスタＭ１のドレイン端子が発光制御トランジスタＭ５を介して有機ＥＬ素子ＯＬのアノード電極に接続されている。有機ＥＬ素子ＯＬのカソード電極は、ローレベル電源線ＥＬＶＳＳに接続されている。駆動トランジスタＭ１のゲート端子は、上記第１変形例とは異なり、互いに直列に接続された書込補助キャパシタＣｗａおよび書込制御トランジスタＭ２を順に介して対応データ信号線Ｄｊに接続されるとともに、保持キャパシタＣｓｔを介して駆動トランジスタＭ１のソース端子に接続されている。これにより、書込補助キャパシタＣｗａと保持キャパシタＣｓｔが互いに直列に接続され、駆動トランジスタＭ１のゲート端子が書込補助キャパシタＣｗａと保持キャパシタＣｓｔとの接続点に接続される形態となっている。また駆動トランジスタＭ１のゲート端子は、初期化トランジスタＭ６を介してもそのソース端子に接続されていて、初期化トランジスタＭ６と保持キャパシタＣｓとが互いに並列に接続される形態となっている。書込制御トランジスタＭ２のゲート端子は対応走査信号線Ｇｉに接続され、発光制御トランジスタＭ５のゲート端子は対応発光制御線Ｅｉに接続され、初期化トランジスタＭ６のゲート端子は初期化信号線ＣＬＲに接続されている。

　本構成例による画素回路１７ｅを使用する表示装置における他の構成は、上記第１変形例１７ｂ等を使用した表示装置と実質的に同様であるので、同一または対応する部分には同一の参照符号を付して詳しい説明を省略する。なお、本構成例による画素回路１７ｅを使用する表示装置では、走査信号線Ｇ１～Ｇｎにつきシングルパルス駆動とダブルパルス駆動のいずれの駆動も可能であるが、以下ではダブルパルス駆動を行うものとして説明する。

　図２３は、図２２に示した本構成例による画素回路１７ｅである第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の初期化動作、データ書込動作、および発光動作における各信号線（対応発光制御線Ｅｉ、対応走査信号線Ｇｉ、対応データ信号線Ｄｊ、および、初期化信号線ＣＬＲ）の電圧、駆動トランジスタＭ１のゲート電圧Ｖｇの変化を示している。図２３において、時刻ｔ１～ｔ２の期間が初期化期間Ｔｉｎｉであり、時刻ｔ５～ｔ７の期間すなわち対応走査信号線Ｇｉの選択期間（第ｉ走査選択期間）がデータ書込期間Ｔｗである。また、対応走査信号線Ｇｉの選択期間の直前の時刻ｔ４から当該選択期間の終了時刻ｔ７までが非発光期間であり、その期間以外は、電源をオンした直後の（初期化期間Ｔｉｎｉを含む）所定期間を除き、発光期間である。

　図２２に示すように本構成例では、トランジスタＭ１，Ｍ２，Ｍ５，Ｍ６がＰチャネル型であることから、発光制御線Ｅｉ、走査信号線Ｇｉ、および、初期化信号線ＣＬＲの信号は、いずれも負論理であり、駆動トランジスタＭ１のゲート電圧Ｖｇはデータ書込期間Ｔｗ（ｔ５～ｔ７）において低下する。この点を考慮して図２３を図１１と比較すればわかるように、本構成例による画素回路１７ｅは、上記第１の実施形態における第５構成例による画素回路１５ｅ、すなわちＮチャネル型トランジスタを用いて図１０に示すように構成された画素回路１５ｅと実質的に同様に動作する。したがって、上記第２の実施形態において本構成例による画素回路１７ｅを使用する場合には、上記第１の実施形態において第５構成例による画素回路１５ｅを使用した場合と同様の効果が得られる。なお本構成例では、第２初期化トランジスタＭ６は、初期化期間Ｔｉｎｉに保持キャパシタＣｓｔを放電させて初期化する初期化回路を構成する。ここで第２初期化トランジスタＭ６は、保持キャパシタＣｓｔを放電させる保持キャパシタ放電スイッチング素子として機能する。

＜４．第４の実施形態＞
　上記第１から第３の実施形態は、有機ＥＬ表示装置に関するものであったが、本発明は、これに限定されるものではなく、画素回路に設けられたキャパシタに保持される電圧によって表示輝度が制御される他の表示装置、例えば液晶表示装置にも適用可能である。以下、第４の実施形態としての液晶表示装置について説明する。

＜４．１　全体構成＞
　本実施形態に係る液晶表示装置も、図１に示した有機ＥＬ表示装置と同様、表示部１１、表示制御回路２０、データ側駆動回路３０、走査側駆動回路４０、および、電源回路５０を備え、さらに、液晶パネルとしての表示部１１の背面に光を照射するバックライトを備えている。ただし、データ側駆動回路３０は、表示部１１を交流駆動するように構成されており、走査側駆動回路４０は、走査信号線駆動回路（ゲートドライバ）としてのみ機能し、発光制御回路（エミッションドライバ）としての機能は有していない。電源回路５０は、表示部１１に供給すべき後述の共通電圧Ｖｃｏｍと、データ側駆動回路３０および走査側駆動回路４０に供給すべき電源電圧（不図示）とを生成する。

　本実施形態における表示部１１には、ｍ本（ｍは２以上の整数）のデータ信号線Ｄ１～Ｄｍと、これらに交差するｎ＋１本（ｎは２以上の整数）の走査信号線Ｇ１～Ｇn+1とが配設されており、発光制御線や容量選択信号線等は設けられていない。また表示部１１には、ｍ本のデータ信号線Ｄ１～Ｄｍおよびｎ本の走査信号線Ｇ１～Ｇｎに沿ってマトリクス状に配置されたｍ×ｎ個の画素回路が設けられており、各画素回路は、ｍ本のデータ信号線Ｄ１～Ｄｍのいずれか１つに対応するとともにｎ本の走査信号線Ｇ１～Ｇｎのいずれか１つに対応する（以下、各画素回路を区別する場合には、ｉ番目の走査信号線Ｇｉおよびｊ番目のデータ信号線Ｄｊに対応する画素回路を「第ｉ行第ｊ列の画素回路」ともいい、符号“Ｐｉｘ（ｉ，ｊ）”で示すものとする）。また表示部１１には、全ての画素回路に共通電圧Ｖｃｏｍを供給するための共通電極線ＣＯＭが配設されている。

　表示制御回路２０は、表示すべき画像を表す画像データおよび画像表示のためのタイミング制御情報を含む入力信号Ｓｉｎを表示装置の外部から受け取り、この入力信号Ｓｉｎに基づきデータ側制御信号Ｓｃｄおよび走査側制御信号Ｓｃｓを生成し、データ側制御信号Ｓｃｄをデータ側駆動回路３０に、走査側制御信号Ｓｃｓを走査側駆動回路４０にそれぞれ出力する。

　データ側駆動回路３０は、表示制御回路２０からのデータ側制御信号Ｓｃｄに基づきデータ信号線Ｄ１～Ｄｍを駆動する。すなわちデータ側駆動回路３０は、データ側制御信号Ｓｃｄに基づき、表示すべき画像を表すｍ個のデータ信号Ｄ（１）～Ｄ（ｍ）を並列に出力してデータ信号線Ｄ１～Ｄｍにそれぞれ印加する。既述のように本実施形態は液晶表示装置に関するものであり交流駆動が行われる。以下では、データ信号Ｄ（１）～Ｄ（ｍ）の極性がフレーム期間毎に極性が反転するとともに１水平期間毎にも反転する交流駆動方式が採用されるものとするが、他の交流駆動方式を採用してもよい。

　走査側駆動回路４０は、表示制御回路２０からの走査側制御信号Ｓｃｓに基づき、走査信号線Ｇ１～Ｇn+1を駆動する。すなわち、走査側駆動回路４０は、走査側制御信号Ｓｃｓに基づき、各フレーム期間において走査信号線Ｇ１～Ｇn+1を順次に選択し、選択した走査信号線Ｇｋに対してアクティブな信号（本実施形態ではハイレベル電圧）を印加し、かつ、非選択の走査信号線には非アクティブな信号（本実施形態ではローレベル電圧）を印加する。なお本実施形態においても、上記第１の実施形態と同様、走査信号線Ｇ１～Ｇn+1につきダブルパルス駆動とシングルパルス駆動のいずれもが可能である。ただし、上記交流駆動のためにデータ信号Ｄ（１）～Ｄ（ｍ）の極性が所定期間毎に反転するので、ダブルパルス駆動を行う場合には、走査側駆動回路４０は、走査信号線Ｇ１～Ｇｎに印加すべき走査信号Ｇ（１）～Ｇ（ｎ）にこの極性反転に適合した駆動パルスが含まれるように当該走査信号Ｇ（１）～Ｇ（ｎ）を生成する。

　以上のようにして、データ側駆動回路３０によりデータ信号線Ｄ１～Ｄｍが駆動されるとともに走査側駆動回路４０により走査信号線Ｇ１～Ｇn+1が駆動され、表示部１１の背面にバックライト（不図示）から光が照射されることにより、外部からの入力信号Ｓｉｎにおける画像データの表す画像が表示部１１に表示される。

＜４．２　画素回路の構成例＞
　以下、本実施形態における画素回路の構成例につき説明する。

＜４．２．１　第１構成例＞
　図２４は、本実施形態における画素回路の第１構成例を示す回路図であり、図２５は、この第１構成例による画素回路１８ａの動作を説明するための信号波形図である。

　図２４は、ｉ番目の走査信号線Ｇｉおよびｊ番目のデータ信号線Ｄｊに対応する本構成例による画素回路１８ａである第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示している（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１８ａは、表示素子としての液晶素子（画素液晶）に対応する液晶容量Ｃｌｃと、書込補助キャパシタＣｗａと、書込制御トランジスタＭ２と、容量選択トランジスタＭ３と、初期化トランジスタＭ４と含んでいる。書込補助キャパシタＣｗａの容量値は、液晶容量Ｃｌｃの容量値よりも小さい。

　ここで、液晶容量Ｃｌｃは、画素電極Ｅｐとこれと液晶層を挟んで対向する共通電極線ＣＯＭとにより構成されており、上記第１から第３の実施形態における画素回路の保持キャパシタＣｓｔに相当する。画素回路１８ａに含まれる上記トランジスタＭ２～Ｍ４はスイッチング素子として機能する。なお、画素回路１８ａに含まれるトランジスタは全てＮチャネル型であるが、それらの一部または全部がＰチャネル型であってもよい。これらの点は他の構成例（図２６）においても同様である。

　図２４に示すように、画素回路１８ａには、それに対応する走査信号線（対応走査信号線）Ｇｉ、対応走査信号線Ｇｉの直後の走査信号線（後続走査信号線）Ｇi+1、それに対応するデータ信号線（対応データ信号線）Ｄｊ、および、共通電極線ＣＯＭが接続されている。この画素回路１８ａでは、液晶容量Ｃｌｃを構成する画素電極Ｅｐは、容量選択トランジスタＭ３を介して書込補助キャパシタＣｗａの第１端子に接続されるとともに、初期化トランジスタＭ４を介して共通電極線ＣＯＭに接続されている。書込補助キャパシタＣｗａの当該第１端子は、書込制御トランジスタＭ２を介して対応データ信号線Ｄｊに接続されており、書込補助キャパシタＣｗａの第２端子は、共通電極線ＣＯＭに接続されている。書込制御トランジスタＭ２および容量選択トランジスタＭ３のゲート端子は対応走査信号線Ｇｉに接続され、容量選択トランジスタＭ３のゲート端子は後続走査信号線Ｇi+1に接続されている。

　図２５は、図２４に示した画素回路１８ａである第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の初期化動作、データ書込動作、および電荷再配分動作における各信号線（対応走査信号線Ｇｉ、後続走査信号線Ｇi+1、対応データ信号線Ｄｊ）の電圧、書込補助キャパシタＣｗａの第１端子の電圧（以下「書込補助容量電圧」という）Ｖｗａ、液晶容量Ｃｌｃの一端としての画素電極Ｅｐの電圧Ｖｐの変化を示している。図２５に示すように、本構成例による画素回路１８ａを使用する場合、走査信号線Ｇ１～Ｇｎにつきシングルパルス駆動が行われ、対応走査信号線Ｇｉの選択期間すなわち第ｉ走査選択期間（ｔ４～ｔ５）は、書込補助キャパシタＣｗａを対応データ信号線Ｄｊの電圧すなわちデータ電圧Ｖｗ１で充電するデータ書込期間Ｔｗに相当し、液晶容量Ｃｌｃを初期化する初期化期間Ｔｉｎｉにも相当する。後続走査信号線Ｇi+1の選択期間すなわち第ｉ＋１走査選択期間（ｔ７～ｔ８）は、書込補助キャパシタＣｗａと保持キャパシタＣｓｔとの間で電荷の再分配を行う電荷再分配期間Ｔｃｒｄに相当する。

　本構成例による第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）では、対応走査信号線Ｇｉの選択期間の開始時刻ｔ４において、書込制御トランジスタＭ２がオン状態に変化し容量選択トランジスタＭ３がオフ状態に維持されることで、書込補助キャパシタＣｗａのみが対応データ信号線Ｄｊの電圧（データ電圧）Ｖｗ１をその第１端子に与えられて充電され、当該選択期間の終了時刻ｔ５において、当該第１端子の電圧すなわち書込補助容量電圧Ｖｗａが当該データ電圧Ｖｗ１に等しくなる。また、対応走査信号線Ｇｉの選択期間の開始時刻ｔ４において、初期化トランジスタＭ４がオン状態に変化することで、液晶容量Ｃｌｃが放電されてその保持電圧がゼロに初期化され、画素電極Ｅｐの電圧（以下「画素電圧」という）Ｖｐが共通電圧Ｖｃｏｍに等しくなる。このように本構成例では、第１初期化トランジスタＭ４は、初期化期間Ｔｉｎｉに保持キャパシタとしての液晶容量Ｃｌｃを放電させて初期化する初期化回路を構成する。すなわち第１初期化トランジスタＭ４は、保持キャパシタとしての液晶容量Ｃｌｃを放電させる保持キャパシタ放電スイッチング素子として機能する。その後、後続走査信号線Ｇi+1の選択期間の開始時刻ｔ７において、容量選択トランジスタＭ３のみがオン状態となることで、書込補助キャパシタＣｗａと液晶容量Ｃｌｃとが並列に接続され、これにより書込補助キャパシタＣｗａと液晶容量Ｃｌｃとの間で電荷の再分配が行われる。その結果、後続走査信号線Ｇi+1の選択期間の終了時刻ｔ８において、画素電圧Ｖｐおよび書込補助容量電圧Ｖｗａは、次式で示される電圧Ｖｗ２となる。
　　Vw2＝｛Cwa/(Cwa＋Clc)｝(Vw1－Vcom)＋Vcom　…（１４）
このとき、液晶容量Ｃｌｃの両端間に印加される電圧すなわち液晶印加電圧Ｖｃｌｃは、次式で示される。
　　Vclc＝Vw2－Vcom
　　　　＝｛Cwa/(Cwa＋Clc)｝(Vw1－Vcom) …（１５）
この液晶印加電圧Ｖｃｌｃは、次のフレーム期間において当該画素回路Ｐｉｘ（ｉ，ｊ）に対するデータ書込動作が行われるまで液晶容量Ｃｌｃに保持される。

　上記のような本構成例による画素回路１８ａを使用した液晶表示装置によれば、データ書込期間Ｔｗ（ｔ４～ｔ５）では、液晶容量Ｃｌｃよりも容量値の小さい書込補助キャパシタＣｗａにデータ電圧Ｖｗ１が書き込まれ、その後の電荷再分配期間Ｔｃｒｄ（ｔ７～ｔ８）において書込補助キャパシタＣｗａと液晶容量Ｃｌｃとの間での電荷再分配により、表示のために液晶容量Ｃｌｃに保持される電圧（液晶印加電圧）Ｖｃｌｃが決定される。このため、従来に比べ、データ書込のためのデータ信号線Ｄｊの電圧すなわちデータ電圧Ｖｄａｔａ＝Ｖｗ１が大きくなるが（上記式（１４）参照）、データ書込期間Ｔｗにデータ電圧Ｖｄａｔａ＝Ｖｗ１で充電される書込補助キャパシタＣｗａの容量値は小さいので、充電不足による表示品質の低下を防止することができる。

＜４．２．２　第２構成例＞
　図２６は、本実施形態における画素回路の第２構成例を示す回路図であり、図２７は、この第２構成例による画素回路１８ｂの動作を説明するための信号波形図である。

　図２６は、本実施形態におけるｉ番目の走査信号線Ｇｉおよびｊ番目のデータ信号線Ｄｊに対応する本構成例による画素回路１８ｂである第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の構成を示している（１≦ｉ≦ｎ、１≦ｊ≦ｍ）。この画素回路１８ｂは、上記第１構成例と同様（図２４）、表示素子としての液晶素子（画素液晶）に対応する液晶容量Ｃｌｃと、書込補助キャパシタＣｗａと、書込制御トランジスタＭ２と、初期化トランジスタＭ４と含んでいるが、上記第１構成例と異なり容量選択トランジスタＭ３を含まない。

　図２６に示すように、画素回路１８ｂには、それに対応する走査信号線（対応走査信号線）Ｇｉ、それに対応するデータ信号線（対応データ信号線）Ｄｊ、および、共通電極線ＣＯＭが接続されているが、後続走査信号線Ｇi+1は接続されていない。また、この画素回路１８ｂを使用する液晶表示装置では、上記第１構成例による画素回路１８ａを使用する場合と異なり、後述の初期化動作で使用される初期化信号を伝達するための初期化信号線ＣＬＲが表示部１１に配設されており、この初期化信号線ＣＬＲも画素回路１８ｂに接続されている。この画素回路１８ｂでは、液晶容量Ｃｌｃを構成する画素電極Ｅｐは、書込補助キャパシタＣｗａを介して書込制御トランジスタＭ２の一方の導通端子としてのドレイン端子に接続されるとともに、初期化トランジスタＭ４を介して共通電極線ＣＯＭに接続されている。書込制御トランジスタＭ２の他方の導通端子としてのソース端子は対応データ信号線Ｄｊに接続されている。書込制御トランジスタＭ２のゲート端子は対応走査信号線Ｇｉに接続され、初期化トランジスタＭ４のゲート端子は初期化信号線ＣＬＲに接続されている。

　図２７は、図２６に示した画素回路１８ｂである第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）の初期化動作およびデータ書込動作における各信号線（対応走査信号線Ｇｉ、対応データ信号線Ｄｊ）の電圧、書込制御トランジスタと書込補助キャパシタＣｗａとの接続点の電圧（以下これも「書込補助容量電圧」という）Ｖｗａ、液晶容量Ｃｌｃにおける画素電極Ｅｐの電圧Ｖｐの変化を示している。本構成例による画素回路１８ｂを使用する場合、走査信号線Ｇ１～Ｇｎにつきシングルパルス駆動とダブルパルス駆動のいずれも可能であるが、図２７は、シングルパルス駆動が行われる場合の動作例を示している。

　図２７に示すように、本構成例による画素回路１８ｂを使用する液晶表示装置では、初期化動作は当該表示装置の電源をオンした直後にのみ行われ、その後、電源をオフするまで初期化動作は行われない。当該表示装置における初期化動作では、電源をオンした直後の時刻ｔ１から時刻ｔ２までの間（初期化期間Ｔｉｎｉ）、初期化信号線ＣＬＲおよび全ての走査信号線Ｇ１～Ｇｎの電圧がハイレベルとされ、全てのデータ信号線Ｄ１～Ｄｍは、共通電圧Ｖｃｏｍに等しい電圧とされる。これにより、各画素回路１８ｂにおいて、初期化期間Ｔｉｎｉ（ｔ１～ｔ２）の間、書込制御トランジスタＭ２および初期化トランジスタＭ４がオン状態となることで、書込補助キャパシタＣｗａおよび液晶容量Ｃｌｃが放電され、書込補助キャパシタＣｗａおよび液晶容量Ｃｌｃにおける保持電圧がゼロに初期化される。このように本構成例では、第１初期化トランジスタＭ４は書込制御トランジスタＭ２とともに、初期化期間Ｔｉｎｉに保持キャパシタとしての液晶容量Ｃｌｃ等を放電させて初期化する初期化回路を構成する。ここで第１初期化トランジスタＭ４は、保持キャパシタとしての液晶容量Ｃｌｃを放電させる保持キャパシタ放電スイッチング素子として機能する。その後、時刻ｔ３において、走査信号線Ｇ１～Ｇｎおよびデータ信号線Ｄ１の駆動が開始される（表示動作の開始）。なお、初期化期間Ｔｉｎｉ（ｔ１～ｔ２）の後、電源がオフされるまで、初期化信号線ＣＬＲの電圧がローレベルに維持されることで、初期化トランジスタＭ４がオフ状態に維持される。

　図２６に示す本構成例による第ｉ行第ｊ列の画素回路Ｐｉｘ（ｉ，ｊ）では、対応走査信号線Ｇｉの選択期間（ｔ４～Ｔ５）がデータ書込期間Ｔｗに相当する。対応走査信号線Ｇｉの選択期間の開始時刻ｔ４において、当該画素回路Ｐｉｘ（ｉ，ｊ）内のトランジスタＭ２，Ｍ４のうち書込制御トランジスタＭ２のみがオン状態となる。これにより、対応データ信号線Ｄｊの電圧がデータ電圧Ｖｄａｔａ＝Ｖｗ１として、書込制御トランジスタＭ２を介して、互いに直列に接続された書込補助キャパシタＣｗａおよび液晶容量Ｃｌｃからなる合成容量（以下、これも「直列合成容量」といい、符号“Ｃｓｅｒ”で示すものとする）としての小容量キャパシタの一端に印加される。これにより、対応走査信号線Ｇｉの選択期間（ｔ４～Ｔ５）の間、直列合成容量Ｃｓｅｒが充電され、当該選択期間の終了時刻ｔ５において、書込補助容量電圧Ｖｗａはデータ電圧Ｖｗ１に等しくなり、画素電圧Ｖｐは、次式（１６）で示される電圧Ｖｗ２となる。なお、直列合成容量Ｃｓｅｒの容量値は、液晶容量Ｃｌｃの容量値よりも小さい。
　　Vw2＝｛Cwa/(Cwa＋Clc)｝(Vw1－Vcom)＋Vcom　…（１６）
このとき、液晶容量Ｃｌｃの両端間に印加される電圧すなわち液晶印加電圧Ｖｃｌｃは、次式で示される。
　　Vclc＝Vw2－Vcom
　　　　＝｛Cwa/(Cwa＋Clc)｝(Vw1－Vcom) …（１７）
この液晶印加電圧Ｖｃｌｃは、次のフレーム期間において当該画素回路Ｐｉｘ（ｉ，ｊ）に対するデータ書込動作が行われるまで液晶容量Ｃｌｃに保持される。

　上記のような本構成例による画素回路１８ｂを使用した液晶表示装置によれば、データ書込期間Ｔｗでは、液晶容量Ｃｌｃよりも容量値の小さい直列合成容量Ｃｓｅｒにデータ電圧Ｖｄａｔａ＝Ｖｗ１が書き込まれ、直列合成容量Ｃｓｅｒに保持される電圧に対する書込補助キャパシタＣｗａと保持キャパシタＣｓｔによる容量分圧により、液晶印加電圧Ｖｃｌｃが決定される。したがって、本構成例による画素回路１８ｂを使用する場合においても、従来に比べ、データ書込のためのデータ信号線Ｄｊの電圧Ｖｄａｔａが大きくなるが（上記式（１６）参照）、データ書込期間Ｔｗにデータ電圧Ｖｄａｔａ＝Ｖｗ１で充電される直列合成容量Ｃｓｅｒの容量値は小さいので、充電不足による表示品質の低下を防止することができる。

＜５．変形例＞
　本発明は上記実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて更に種々の変形を施すことができる。

　例えば、上記第１から第３の実施形態における画素回路において、書込補助キャパシタＣｗａと保持キャパシタＣｓｔと駆動トランジスタＭ１との接続に関する構成（以下、単に「接続構成」という）は、上記で説明した構成に限定されるものではなく、データ書込期間Ｔｗにおいて保持キャパシタＣｓｔよりも容量値の小さいキャパシタがデータ電圧Ｖｄａｔａで充電され、当該小さいキャパシタへの充電に基づき保持キャパシタＣｓｔに保持される電圧（駆動トランジスタＭ１におけるゲート・ソース間電圧Ｖｇｓ）が決定されるような接続構成であればよい。

　また、上記第１の実施形態における第１から第３構成例による画素回路１５ａ～１５ｃ等では、各画素回路Ｐｉｘ（ｉ，ｊ）（ｉ＝１～ｎ，ｊ＝１～ｍ）に対応走査信号線Ｇｉと後続走査信号線Ｇi+1が接続されているが、これに代えて、これらの走査信号線Ｇｉ，Ｇi+1のうち対応走査信号線Ｇｉのみを各画素回路Ｐｉｘ（ｉ，ｊ）に接続するようにしてもよい。データ書込期間Ｔｗ後に書込補助キャパシタＣｗａと保持キャパシタＣｓｔの間で電荷が再配分された後におけるゲート電圧Ｖｇの安定性の観点からは前者が好ましいが、ノイズ等によるゲート電圧Ｖｇの不安定化が問題にならない場合には後者の採用により画素回路Ｐｉｘ（ｉ，ｊ）の構成を簡略化できる。

　なお上記では、有機ＥＬ表示装置および液晶表示装置を例に挙げて実施形態やその変形例を説明したが、本発明は、これらに限定されるものではなく、画素回路内のキャパシタに保持される電圧によって表示輝度が制御される表示装置であれば他の表示装置にも適用可能である。例えば、表示素子として、有機ＥＬ素子すなわち有機発光ダイオード（Organic Light Emitting Diode（ＯＬＥＤ））の他、無機発光ダイオードや量子ドット発光ダイオード（Quantum dot Light Emitting Diode（ＱＬＥＤ））等を使用した表示装置にも本発明を適用することができる。

１０ａ，１０ｂ　…有機ＥＬ表示装置
１１　　　　　　…表示部
１５　　　　　　…基本画素回路
１５ａ～１５ｅ　…（有機ＥＬ表示装置の）画素回路
１６ａ～１６ｄ　…（有機ＥＬ表示装置の）画素回路
１７ａ～１７ｄ　…（有機ＥＬ表示装置の）画素回路
１８ａ，１８ｂ　…（液晶表示装置の）画素回路
Ｐｉｘ（ｊ，ｉ）…画素回路（ｉ＝１～ｎ、ｊ＝１～ｍ）
２０　　　…表示制御回路
３０　　　…データ側駆動回路（データ信号線駆動回路）
４０　　　…走査側駆動回路（走査信号線駆動／発光制御回路）
Ｇｉ　　　…走査信号線（ｉ＝１～ｎ）
Ｅｉ　　　…発光制御線（ｉ＝１～ｎ）
ＣＳＷｉ　…容量選択信号線（ｉ＝１～ｎ）
Ｄｊ　　　…データ信号線（ｊ＝１～ｍ）
ＥＬＶＤＤ…ハイレベル電源線（第１電源線）、ハイレベル電源電圧
ＥＬＶＳＳ…ローレベル電源線（第２電源線）、ローレベル電源電圧
ＩＮＩ　　…初期化電圧供給線
ＣＯＭ　　…共通電極線
ＯＬ　　…有機ＥＬ素子（表示素子）
Ｃｓｔ　…保持キャパシタ
Ｃｗａ　…書込補助キャパシタ
Ｍ１　　…駆動トランジスタ
Ｍ２　　…書込制御トランジスタ（書込制御スイッチング素子）
Ｍ３　　…容量選択トランジスタ（容量選択スイッチング素子）
Ｍ４　　…第１初期化トランジスタ（第１初期化スイッチング素子）
Ｍ５　　…発光制御トランジスタ（発光制御スイッチング素子）
Ｍ６　　…第２初期化トランジスタ（第２初期化スイッチング素子）
Ｍ８　　…モニタ制御トランジスタ（モニタ制御スイッチング素子）
Ｖｉｎｉ…初期化電圧
Ｖｃｏｍ…共通電圧
Ｖａ　　…アノード電圧
Ｖｇ　　…ゲート電圧
Ｖｓｔ　…保持容量電圧
Ｖｗａ　…書込補助容量電圧
Ｔｉｎｉ…初期化期間
Ｔｗ　　…データ書込期間

Claims

　複数のデータ信号線と、前記複数のデータ信号線に交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿って配置された複数の画素回路とを有する表示装置であって、
　前記複数のデータ信号線を駆動するデータ信号線駆動回路と、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と
を備え、
　各画素回路は、
　　前記複数のデータ信号線のいずれか１つに対応するとともに前記複数の走査信号線のいずれか１つに対応し、
　　保持キャパシタと、前記保持キャパシタに保持される保持電圧によって輝度が制御される表示素子とを含み、
　　対応する走査信号線が選択されているときに前記保持キャパシタよりも容量値が小さい小容量キャパシタに対して対応するデータ信号線の電圧が与えられることで当該小容量キャパシタに書込電圧が保持され、前記保持キャパシタの保持電圧が前記小容量キャパシタの前記書込電圧に基づき決定されるように構成されている、表示装置。
　前記複数の走査信号線にそれぞれ対応する容量選択信号線と、
　前記複数の容量選択信号線を駆動する容量選択制御回路と
を更に備え、
　各画素回路は、
　　対応する走査信号線に接続された制御端子を有する書込制御スイッチング素子と、
　　前記小容量キャパシタとしての書込補助キャパシタと、
　　対応する走査信号線に対応する容量選択信号線に接続された制御端子を有し、前記保持キャパシタに直列に接続された容量選択スイッチング素子と、
　　前記容量選択スイッチング素子がオン状態となる前に前記保持キャパシタを放電させて初期化するための初期化回路とを更に含み、
　各画素回路において、
　　互いに直列に接続された前記保持キャパシタおよび前記容量選択スイッチング素子と前記書込補助キャパシタとが並列に接続されており、
　　前記書込補助キャパシタは、第１端子を前記書込制御スイッチング素子を介して対応するデータ信号線に接続され、第２端子を固定電位線に接続されている、請求項１に記載の表示装置。
　前記容量選択スイッチング素子は、第１導通端子を前記書込補助キャパシタの前記第１端子に接続され、第２導通端子を前記保持キャパシタを介して前記書込補助キャパシタの前記第２端子に接続されている、請求項２に記載の表示装置。
　前記表示素子は、電流によって駆動されるように構成されており、
　各画素回路は、前記保持キャパシタに保持される電圧に応じて前記表示素子の駆動電流を制御する駆動トランジスタを更に含み、
　前記駆動トランジスタの制御端子は、互いに直列に接続された前記保持キャパシタおよび前記容量選択スイッチング素子を介して固定電位線に接続されるとともに、前記書込補助キャパシタを介して前記固定電位線に接続されている、請求項２に記載の表示装置。
　第１および第２電源線を更に備え、
　前記駆動トランジスタは、第１導通端子を前記第１電源線に接続され、第２導通端子を前記表示素子を介して前記第２電源線に接続され、前記制御端子を、互いに直列に接続された前記保持キャパシタおよび前記容量選択スイッチング素子を介して前記第２導通端子に接続されている、請求項４に記載の表示装置。
　前記容量選択制御回路は、前記書込制御スイッチング素子がオン状態である間は前記容量選択スイッチング素子がオフ状態であるように前記複数の容量選択信号線を駆動する、請求項２から５のいずれか１項に記載の表示装置。
　前記初期化回路は、前記対応する走査信号線に接続された制御端子を有し前記保持キャパシタに並列に接続された保持キャパシタ放電スイッチング素子を含む、請求項２から６のいずれか１項に記載の表示装置。
　初期化電圧供給線を更に備え、
　前記初期化回路は、前記書込制御スイッチング素子がオン状態からオフ状態に変化するときにオン状態である第１初期化スイッチング素子を含み、
　前記駆動トランジスタの前記第２導通端子は、前記第１初期化スイッチング素子を介して前記初期化電圧供給線に接続されている、請求項５に記載の表示装置。
　前記初期化回路は、前記対応する走査信号線に接続された制御端子を有する第２初期化スイッチング素子を更に含み、
　前記保持キャパシタの第１端子は、前記容量選択スイッチング素子を介して前記駆動トランジスタの制御端子に接続されるとともに、前記第２初期化スイッチング素子を介して前記初期化電圧供給線に接続されており、
　前記保持キャパシタの第２端子は、前記駆動トランジスタの前記第２導通端子に接続されている、請求項８に記載の表示装置。
　前記初期化回路は、前記対応する走査信号線に接続された制御端子を有し前記保持キャパシタに並列に接続された第２初期化スイッチング素子を更に含む、請求項８に記載の表示装置。
　前記走査信号線駆動回路は、前記複数の走査信号線の走査順において互いに隣接する２つの走査信号線のうち一方の走査信号線の選択期間と他方の走査信号線の選択期間とが部分的に重複するように前記複数の走査信号線を駆動し、
　前記第１初期化スイッチング素子の制御端子は、前記対応する走査信号線が選択される直後に選択される走査信号線である後続走査信号線に接続されており、
　前記容量選択制御回路は、前記対応する走査信号線が非選択状態に変化した後であって前記後続走査信号線が非選択状態に変化する前に前記対応する容量選択信号線の信号がアクティブ状態に変化するように前記複数の容量選択信号線を駆動する、請求項８から１０のいずれか１項に記載の表示装置。
　第１および第２電源線を更に備え、
　前記駆動トランジスタは、第１導通端子を前記第１電源線に接続され、第２導通端子を前記表示素子を介して前記第２電源線に接続され、前記制御端子を、互いに直列に接続された前記保持キャパシタおよび前記容量選択スイッチング素子を介して前記第１導通端子に接続されている、請求項４に記載の表示装置。
　第１および第２電源線を更に備え、
　前記駆動トランジスタは、第１導通端子を前記第１電源線に接続され、第２導通端子を前記表示素子を介して前記第２電源線に接続されており、
　前記固定電位線は前記第１電源線である、請求項４に記載の表示装置。
　前記容量選択制御回路は、前記書込制御スイッチング素子がオン状態である間は前記容量選択スイッチング素子がオフ状態であるように前記複数の容量選択信号線を駆動する、請求項１３に記載の表示装置。
　前記初期化回路は、前記対応する走査信号線に接続された制御端子を有し前記保持キャパシタに並列に接続された保持キャパシタ放電スイッチング素子を含む、請求項１３に記載の表示装置。
　前記走査信号線駆動回路は、前記複数の走査信号線の走査順において互いに隣接する２つの走査信号線のうち一方の走査信号線の選択期間と他方の走査信号線の選択期間とが部分的に重複するように前記複数の走査信号線を駆動し、
　前記容量選択制御回路は、前記対応する走査信号線が非選択状態に変化した後であって、前記対応する走査信号線が選択される直後に選択される走査信号線である後続走査信号線が非選択状態に変化する前に、前記対応する容量選択信号線の信号がアクティブ状態に変化するように、前記複数の容量選択信号線を駆動する、請求項４から１０および請求項１２～１５のいずれか１項に記載の表示装置。
　前記複数の走査信号線にそれぞれ対応する複数の発光制御線と、
　前記複数の発光制御線を駆動する発光制御回路と
を更に備え、
　各画素回路は、前記表示素子と直列に接続された発光制御スイッチング素子を更に含み、
　各発光制御線は、対応する走査信号線に対応する画素回路における前記発光制御スイッチング素子の制御端子に接続されており、
　前記発光制御回路は、各発光制御線につき前記後続走査信号線が非選択状に変化する時点以降に当該発光制御線の信号がアクティブ状態となるように前記複数の発光制御線を駆動する、請求項１１または１６に記載の表示装置。
　前記複数の走査信号線にそれぞれ対応する複数の発光制御線と、
　前記複数の発光制御線を駆動する発光制御回路と
を更に備え、
　各画素回路は、前記表示素子と直列に接続された発光制御スイッチング素子を更に含み、
　各発光制御線は、対応する走査信号線に対応する画素回路における前記発光制御スイッチング素子の制御端子に接続されており、
　前記発光制御回路は、各発光制御線につき前記対応する走査信号線が非選択状に変化する時点以降に当該発光制御線の信号がアクティブ状態となるように前記複数の発光制御線を駆動する、請求項４から１０および請求項１２から１５のいずれか１項に記載の表示装置。
　前記複数の発光制御線は、前記複数の容量選択信号線として兼用されており、
　各発光制御線は、前記対応する走査信号線に対応する画素回路における前記容量選択スイッチング素子の前記制御端子にも接続されており、
　前記発光制御回路は、前記容量選択制御回路として兼用されている、請求項１７または１８に記載の表示装置。
　初期化回路を更に備え、
　各画素回路は、
　　対応する走査信号線に接続された制御端子を有する書込制御スイッチング素子と、
　　前記保持キャパシタと直列に接続された書込補助キャパシタとを更に含み、
　前記初期化回路は、当該表示装置の電源がオンされたときに所定の初期化期間において前記保持キャパシタおよび前記書込補助キャパシタを放電させて初期化し、
　前記小容量キャパシタは、互いに直列に接続された前記書込補助キャパシタおよび前記保持キャパシタにより構成されており、
　各画素回路において、前記小容量キャパシタは、第１端子を前記書込制御スイッチング素子を介して対応するデータ信号線に接続され、第２端子を固定電位線に接続されている、請求項１に記載の表示装置。
　前記初期化回路は、前記保持キャパシタに並列に接続されていて前記初期化期間においてオン状態となる保持キャパシタ放電スイッチング素子を含み、
　前記データ信号線駆動回路は、前記初期化期間において前記複数のデータ信号線に所定の初期化電圧を印加し、
　前記走査信号線駆動回路は、前記初期化期間において前記複数の走査信号線を選択状態とする、請求項２０に記載の表示装置。
　第１および第２電源線を更に備え、
　前記表示素子は、電流によって駆動されるように構成されており、
　各画素回路は、前記保持キャパシタに保持される電圧に応じて前記表示素子の駆動電流を制御する駆動トランジスタを更に含み、
　前記駆動トランジスタは、第１導通端子を前記第１電源線に接続され、第２導通端子を前記表示素子を介して前記第２電源線に接続され、制御端子を、前記書込補助キャパシタと前記保持キャパシタとの接続点に接続され、かつ、前記保持キャパシタを介して前記駆動トランジスタの前記第１導通端子または前記第２導通端子に接続されている、請求項２０に記載の表示装置。
　所定の初期化電圧を供給するための初期化電圧供給線を更に備え、
　前記駆動トランジスタは、前記制御端子を前記保持キャパシタを介して前記駆動トランジスタの前記第２導通端子に接続され、
　前記初期化回路は、各画素回路において、
　　対応する走査信号線に接続された制御端子を有する第１初期化スイッチング素子と、
　　前記保持キャパシタに並列に接続されていて前記初期化期間においてオン状態となることで前記保持キャパシタを放電させる第２初期化スイッチング素子とを含み、
　前記駆動トランジスタの前記第２導通端子は、前記第１初期化スイッチング素子を介して前記初期化電圧供給線に接続されており、
　前記データ信号線駆動回路は、前記初期化期間において前記複数のデータ信号線に前記初期化電圧を印加し、
　前記走査信号線駆動回路は、前記初期化期間において前記複数の走査信号線を選択状態とする、請求項２２に記載の表示装置。
　前記駆動トランジスタは、前記制御端子を前記保持キャパシタを介して前記駆動トランジスタの前記第１導通端子に接続され、
　前記初期化回路は、前記保持キャパシタに並列に接続されていて前記初期化期間においてオン状態となることで前記保持キャパシタを放電させる保持キャパシタ放電スイッチング素子を含み、
　前記データ信号線駆動回路は、前記初期化期間において前記複数のデータ信号線に前記第１電源線の電圧を印加し、
　前記走査信号線駆動回路は、前記初期化期間において前記複数の走査信号線を選択状態とする、請求項２２に記載の表示装置。
　複数のデータ信号線と、前記複数のデータ信号線に交差する複数の走査信号線と、前記複数のデータ信号線および前記複数の走査信号線に沿って配置された複数の画素回路とを有する表示装置の駆動方法であって、
　各画素回路は、
　　前記複数のデータ信号線のいずれか１つに対応するとともに前記複数の走査信号線のいずれか１つに対応し、
　　保持キャパシタと、前記保持キャパシタに保持される保持電圧によって輝度が制御される表示素子とを含み、
　前記駆動方法は、
　　各画素回路において、対応する走査信号線が選択されているときに前記保持キャパシタよりも容量値が小さい小容量キャパシタに対して対応するデータ信号線の電圧を与えることで当該小容量キャパシタに書込電圧を保持させるデータ書込ステップと、
　　前記小容量キャパシタの前記書込電圧に基づき前記保持キャパシタの保持電圧を決定する保持電圧決定ステップと
を備える、駆動方法。
　各画素回路は、前記小容量キャパシタとして書込補助キャパシタを更に含み、
　前記駆動方法は、各画素回路における前記保持キャパシタを放電させて初期化する初期化ステップを更に含み、
　前記データ書込ステップでは、各画素回路において、前記対応する走査信号線が選択されているときに前記書込補助キャパシタに前記対応するデータ信号線の電圧を与えることにより前記書込補助キャパシタが充電され、
　前記保持電圧決定ステップでは、前記初期化ステップにより前記保持キャパシタが初期化され、かつ、前記データ書込ステップにより前記書込補助キャパシタが充電された後に、前記保持キャパシタと前記書込補助キャパシタとが並列に接続されて前記保持キャパシタと前記書込補助キャパシタの間で電荷が再配分されることにより前記保持キャパシタの前記保持電圧が決定される、請求項２５に記載の駆動方法。
　各画素回路は、前記保持キャパシタと直列に接続された書込補助キャパシタを更に含み、
　前記小容量キャパシタは、互いに直列に接続された前記書込補助キャパシタおよび前記保持キャパシタにより構成されており、
　前記駆動方法は、前記表示装置の電源がオンされたときに所定の初期化期間において各画素回路における前記保持キャパシタおよび前記書込補助キャパシタを放電させて初期化する初期化ステップを更に備え、
　前記データ書込ステップでは、前記初期化期間後に各画素回路において、前記対応する走査信号線が選択されているときに前記小容量キャパシタに前記対応するデータ信号線の電圧を与えることにより前記小容量キャパシタが充電され、
　前記保持電圧決定ステップでは、前記データ書込ステップにより当該小容量キャパシタに保持される前記書込電圧が前記書込補助キャパシタと前記保持キャパシタとで容量分圧されることにより前記保持キャパシタにおける前記保持電圧が決定される、請求項２５に記載の駆動方法。