WO2014021159A1 - 画素回路、それを備える表示装置、およびその表示装置の駆動方法 - Google Patents

画素回路、それを備える表示装置、およびその表示装置の駆動方法 Download PDF

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WO2014021159A1
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pixel circuit
row
scanning line
drive
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将紀 小原
野口　登
宣孝 岸
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シャープ株式会社
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Definitions

  • the present invention relates to a pixel circuit, and more particularly to a pixel circuit including an electro-optical element such as an organic EL (Electro-Luminescence) element, a display device including the same, and a method for driving the display device.
  • an electro-optical element such as an organic EL (Electro-Luminescence) element
  • An organic EL display device is known as a thin, high image quality, low power consumption display device.
  • a plurality of pixel circuits including an organic EL element which is a self-luminous electro-optical element driven by a current and a driving transistor are arranged in a matrix.
  • FIG. 17 is a circuit diagram showing a configuration of a conventional pixel circuit 91.
  • the pixel circuit 91 is disclosed in Patent Document 1, for example.
  • the pixel circuit 91 illustrated in FIG. 17 may be referred to as a “reference conventional example” for convenience.
  • the pixel circuit 91 is arranged corresponding to the intersection of the data line Dj (j is a natural number) and the scanning line Si (i is a natural number), one organic EL element OLED, two transistors T1, T2, and 1
  • the capacitor C1 is provided.
  • the transistor T1 is a drive transistor
  • the transistor T2 is an input transistor.
  • the transistors T1 to T4 are n-channel thin film transistors (Thin Film Transistor: hereinafter abbreviated as “TFT”).
  • the transistor T1 is provided in series with the organic EL element OLED, and has a drain terminal on a power supply line that supplies a high-level power supply voltage ELVDD (hereinafter referred to as a “high-level power supply line”, which is represented by the same symbol ELVDD as the high-level power supply voltage).
  • ELVDD high-level power supply voltage
  • the transistor T2 has a gate terminal connected to the scanning line Si, and is provided between the data line Dj and the gate terminal of the transistor T1.
  • the capacitor C1 has one end and the other end connected to the gate terminal and the source terminal of the transistor T1, respectively.
  • the cathode terminal of the organic EL element OLED is connected to a power supply line for supplying a low level power supply voltage ELVSS (hereinafter referred to as “low level power supply line”, which is represented by the same symbol ELVSS as the low level power supply voltage).
  • ELVSS low level power supply voltage
  • a connection point between the gate terminal of the transistor T1, one end of the capacitor, and the conduction terminal of the transistor T2 located on the gate terminal side of the transistor T1 is referred to as “gate node VG” for convenience.
  • FIG. 18 is a timing chart for explaining the operation of the pixel circuit 91 shown in FIG.
  • the transistor T2 Prior to time t1, the transistor T2 is in an off state, and the potential of the gate node VG maintains an initial level (for example, a level corresponding to writing in the previous frame period).
  • the scanning line Si is selected, the transistor T2 is turned on, and the data voltage corresponding to the luminance of the pixel (sub-pixel) formed by the pixel circuit 91 in the i-th row via the data line Dj and the transistor T2. (Hereinafter referred to as “data voltage in the i-th row” and represented by the symbol Vdatai) is supplied to the gate node VG.
  • Patent Documents 2 and 3 disclose pixel circuits and organic EL display devices related to the present invention.
  • FIG. 19 shows the length of one horizontal period (1H period) corresponding to each resolution of HD (High (Definition: 1280 ⁇ 720), FHD (Full High Definition: 1920 ⁇ 1080), and 2K4K (4096 ⁇ 2160).
  • FIG. 2K4K is also called 4K2K or 4K. Based on the FHD at the time of 60 Hz driving (meaning that the display device is driven so that the refresh rate is 60 Hz, that is, the driving frequency is 60 Hz), as shown in FIG. 19, 2K4K at the time of 60 Hz driving.
  • the 1H period is about 1 ⁇ 2, and when driving at 120 Hz (meaning that the display device is driven so that the refresh rate is 120 Hz, that is, the drive frequency is 120 Hz), the 1H period is about 1 / 4.
  • the higher the resolution and the driving frequency the shorter the 1H period, that is, the shorter the selection period of each scanning line.
  • the potential of the gate node VG does not reach the target level, that is, the capacitor C1 cannot be charged to a desired voltage. As a result, display quality is degraded.
  • a general mobility of CGS (Continuous Grain Silicon) -TFT which is a kind of low-temperature polysilicon TFT, is about 100 cm 2 / V ⁇ s.
  • the general mobility of an amorphous silicon TFT (TFT having a channel layer formed from amorphous silicon) is about 0.5 cm 2 / V ⁇ s.
  • the general mobility of the TFT in which the layer is formed is about 2 cm 2 / V ⁇ s, and the oxidation is mainly composed of indium (In), gallium (Ga), zinc (Zn), and oxygen (O).
  • a general mobility of an IGZO-TFT in which a channel layer is formed of InGaZnOx (hereinafter referred to as “IGZO”) which is a physical semiconductor is about 10 cm 2 / V ⁇ s.
  • IGZO InGaZnOx
  • the transistor T2 is turned on during the selection period of each scanning line. Sufficient charge cannot be supplied to the gate node VG while maintaining. That is, the data voltage cannot be sufficiently written in the selection period of each scanning line.
  • the present invention provides a pixel circuit capable of maintaining display quality even when the mobility of the input transistor is low or when the selection period of each scanning line cannot be sufficiently secured, a display device including the pixel circuit, and
  • An object is to provide a method for driving the display device.
  • a first aspect of the present invention is a pixel circuit disposed in an active matrix display device corresponding to one of a plurality of data lines and one of a plurality of scanning lines sequentially selected.
  • An electro-optic element driven by electric current;
  • a drive transistor that is provided in series with the electro-optic element and controls a drive current to be supplied to the electro-optic element;
  • a drive capacitance element that holds a voltage for controlling the drive transistor;
  • a control terminal connected to the corresponding scanning line, a first input transistor provided between the corresponding data line and the drive capacitor element;
  • a control terminal is connected to a scanning line preceding the corresponding scanning line, and a second input transistor is provided between the corresponding data line and the drive capacitor element.
  • the control terminal of the second input transistor is connected to a scanning line immediately before a scanning line corresponding to the pixel circuit.
  • a control terminal is connected to a scan line preceding the corresponding scan line and different from the scan line connected to the control terminal of the second input transistor, and is provided between the corresponding data line and the drive capacitor element. And a third input transistor.
  • Light emission that is provided in series with the electro-optic element and is turned off when a scanning line connected to either the control terminal of the first input transistor or the control terminal of the second input transistor is selected.
  • a control transistor is further provided.
  • the first input transistor is a thin film transistor in which a channel layer is formed of an oxide semiconductor, microcrystalline silicon, or amorphous silicon.
  • a sixth aspect of the present invention is an active matrix display device, A pixel circuit according to any one of the first to fifth aspects of the present invention; And a scan driver that sequentially selects the plurality of scan lines.
  • a seventh aspect of the present invention includes a display unit that includes a plurality of data lines, a plurality of scanning lines, and a plurality of pixel circuits arranged corresponding to the plurality of data lines and the plurality of scanning lines.
  • the pixel circuit is provided in series with the electro-optic element driven by current, the drive transistor for controlling the drive current to be supplied to the electro-optic element, and for controlling the drive transistor.
  • the voltage is supplied from the data line to the drive capacitor element via the second input transistor before the voltage is supplied from the data line to the drive capacitor element via the first input transistor. That is, precharging is performed when a scanning line preceding the scanning line corresponding to the pixel circuit is selected. Therefore, even when the mobility of the first input transistor is relatively low or when the selection period of each scanning line cannot be sufficiently ensured, the drive capacitor element is charged to a desired voltage. As a result, the display quality can be maintained in the display device including the pixel circuit according to the first aspect of the present invention.
  • preliminary charging is performed when the scanning line immediately before the scanning line corresponding to the pixel circuit is selected.
  • adjacent pixels are similar to each other. Therefore, in two pixel circuits adjacent in the extending direction of the data line, voltages to be supplied to the drive capacitor element via the data line are similar to each other. For this reason, by performing preliminary charging when the scanning line immediately before the scanning line corresponding to the pixel circuit is selected, the voltage charged in the drive capacitor element becomes closer to the desired voltage. Thereby, display quality can be maintained more reliably.
  • the third aspect of the present invention further precharging is performed using the third input transistor. For this reason, the voltage charged in the drive capacitor element approaches the desired voltage. Thereby, display quality can be maintained more reliably.
  • the fourth aspect of the present invention by providing the light emission control transistor, a period for performing preliminary charging in the pixel circuit (hereinafter referred to as “preliminary charging period” in the description of the effect of the invention), and the pixel.
  • preliminary charging period a period for performing preliminary charging in the pixel circuit
  • main charging period a period during which a data voltage corresponding to the luminance of the pixel formed by the circuit is to be written
  • main charging period in the description of the effect of the invention
  • an oxide TFT, a microcrystalline silicon TFT, or an amorphous silicon TFT can be used for the first input transistor, and the same effect as in the first aspect of the present invention can be achieved. .
  • the display device can achieve the same effects as those of the first aspect of the present invention.
  • the same effect as that of the first aspect of the present invention can be achieved in the display device driving method.
  • FIG. 1 is a block diagram illustrating a configuration of an organic EL display device including a pixel circuit according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating a configuration of a pixel circuit illustrated in FIG. 1.
  • 3 is a timing chart for explaining the operation of the pixel circuit shown in FIG. 2. It is a timing chart (A, B) for comparing a reference conventional example and the first embodiment.
  • (A) is a timing chart for demonstrating operation
  • (B) is a timing chart for explaining the operation of the preliminary charging in the first embodiment. It is a figure which shows the simulation result which compared the said reference prior art example and the said 1st Embodiment.
  • FIG. 7 is a circuit diagram illustrating a configuration of a pixel circuit illustrated in FIG. 6.
  • 8 is a timing chart for explaining the operation of the pixel circuit shown in FIG. 7.
  • It is a circuit diagram showing the composition of the pixel circuit concerning the modification of the above-mentioned 2nd embodiment.
  • It is a circuit diagram which shows the structure of the pixel circuit which concerns on the 3rd Embodiment of this invention.
  • 11 is a timing chart for explaining the operation of the pixel circuit shown in FIG. 10. It is a timing chart (A, B) for comparing the reference conventional example and the third embodiment.
  • (A) is a timing chart for demonstrating operation
  • (B) is a timing chart for explaining the operation of the preliminary charging in the third embodiment. It is a figure which shows the simulation result which compared the said reference prior art example, the said 1st Embodiment, and the said 3rd Embodiment. It is a figure for demonstrating operation
  • FIG. 16 is a diagram for explaining the operation of the pixel circuit shown in FIG. 15. It is a circuit diagram which shows the structure of the pixel circuit which concerns on the said reference prior art example.
  • 18 is a timing chart for explaining the operation of the pixel circuit shown in FIG. 17. It is a figure which shows the length of 1H period corresponding to each resolution.
  • the transistor included in the pixel circuit is a field effect transistor, typically a TFT.
  • a transistor included in the pixel circuit an amorphous silicon TFT, a microcrystalline silicon TFT, an oxide TFT typified by IGZO-TFT, or the like can be given.
  • the transistor included in the pixel circuit may be a CGS-TFT or the like.
  • FIG. 1 is a block diagram showing a configuration of an active matrix organic EL display device 1 including a pixel circuit 11 according to the first embodiment of the present invention.
  • the organic EL display device 1 includes a display unit 10, a display control circuit 20, a source driver 30, and a scanning driver 40.
  • the source driver 30 corresponds to a data driver
  • the scan driver 40 corresponds to a scan driver.
  • One or both of the source driver 30 and the scan driver 40 may be formed integrally with the display unit 10.
  • the display unit 10 is provided with m data lines D1 to Dm and n scanning lines S1 to Sn orthogonal thereto.
  • the extending direction of the data lines is the column direction
  • the extending direction of the scanning lines is the row direction.
  • a component along the column direction may be referred to as a “column”
  • a component along the row direction may be referred to as a “row”.
  • the display unit 10 further includes m ⁇ n pixel circuits 11 corresponding to the m data lines D1 to Dm and the n scanning lines S1 to Sn.
  • Each pixel circuit 11 is referred to as a red sub-pixel (hereinafter referred to as “R sub-pixel”), a green sub-pixel (hereinafter referred to as “G sub-pixel”), and a blue sub-pixel (hereinafter referred to as “B sub-pixel”). ) And arranged in the row direction form, for example, an R sub-pixel, a G sub-pixel, and a B sub-pixel in order from the scan driver 40 side. Note that the types of sub-pixels are not limited to red, green, and blue, but may be cyan, magenta, yellow, or the like.
  • the display unit 10 is provided with a high-level power supply line ELVDD and a low-level power supply line ELVSS (not shown). Each of the high level power supply voltage ELVDD and the low level power supply voltage ELVSS is a fixed voltage, and the low level power supply voltage ELVSS is, for example, a ground voltage.
  • the display control circuit 20 controls the source driver 30 and the scan driver 40 by transmitting the video data DA and the source control signal CT1 to the source driver 30 and the scan control signal CT2 to the scan driver 40.
  • the source control signal CT1 includes, for example, a source start pulse, a source clock, and a latch strobe signal.
  • the scan control signal CT2 includes, for example, a scan start pulse and a scan clock.
  • the source driver 30 is connected to the m data lines D1 to Dm and drives them. More specifically, the source driver 30 includes a shift register (not shown), a sampling circuit, a latch circuit, m D / A converters, m buffers, and the like.
  • the shift register sequentially outputs sampling pulses by sequentially transferring source start pulses in synchronization with the source clock.
  • the sampling circuit sequentially stores video data DA for one row according to the timing of the sampling pulse.
  • the latch circuit captures and holds the video data DA for one row stored in the sampling circuit in accordance with the latch strobe signal, and the video data DA (hereinafter referred to as “gradation”) of each sub-pixel included in the video data for the one row. Data ”) to the corresponding D / A converter.
  • the D / A converter converts the received gradation data into a data voltage and outputs it.
  • the data voltage output from the D / A converter is supplied to the corresponding data line via the corresponding buffer.
  • the scan driver 40 is connected to the n scan lines S1 to Sn and drives them. More specifically, the scan driver 40 includes a shift register (not shown) and n buffers. The shift register sequentially transfers scan start pulses in synchronization with the scan clock. The output signal from each stage of the shift register is supplied to the corresponding scanning line via the corresponding buffer. In this way, the scan driver 40 sequentially selects the n scan lines S1 to Sn in order from the scan line S1.
  • FIG. 2 is a circuit diagram showing a configuration of the pixel circuit 11 in the i-th row and j-th column shown in FIG.
  • the pixel circuit 11 includes one organic EL element OLED, three transistors T1 to T3, and one capacitor C1.
  • the transistor T1 is a driving transistor
  • the transistor T2 is a first input transistor
  • the transistor T3 is a second input transistor.
  • the capacitor C1 corresponds to a drive capacitance element
  • the organic EL element OLED corresponds to an electro-optical element driven by current.
  • the transistors T1 to T3 are all n-channel TFTs.
  • the transistor T1 is provided in series with the organic EL element OLED, a drain terminal as a first conduction terminal is connected to the high level power line ELVDD, and a source terminal as a second conduction terminal is connected to the anode terminal of the organic EL element OLED.
  • a gate terminal (corresponding to a control terminal; the same applies to the gate terminals of other transistors) is connected to the i-th scanning line Si, and between the data line Dj and the gate terminal of the transistor T1.
  • the transistor T3 has a gate terminal connected to the (i-1) th scanning line Si-1 which is the scanning line immediately before the ith scanning line Si, and is provided between the data line Dj and the gate terminal of the transistor T1. It has been.
  • immediate preceding scanning line means a scanning line in which the selected order is immediately preceding.
  • the capacitor C1 has one end and the other end connected to the gate terminal and the source terminal of the transistor T1, respectively.
  • the capacitor C1 holds the gate-source voltage Vgs of the transistor T1.
  • the cathode terminal of the organic EL element OLED is connected to the low level power line ELVSS.
  • a connection point between the gate terminal of the transistor T1, one end of the capacitor C1, and the conduction terminal of the transistor T2 located on the gate terminal side of the transistor T1 is referred to as a “gate node VG” for convenience.
  • the conduction terminal of the transistor T3 located on the gate terminal side of the transistor T1 is connected to the gate node VG in the present embodiment.
  • FIG. 3 is a timing chart for explaining the operation of the pixel circuit 11 shown in FIG.
  • the waveform of the gate node VG shown in FIG. 3 represents the potential of the gate node VG in the pixel circuit 11 in the i-th row and j-th column.
  • the times t1 to t2 are the selection period of the scanning line Si-1 in the i-1th row and the pixel circuit 11 in the ith row. This is a period for performing preliminary charging (hereinafter referred to as “preliminary charging period”).
  • time t2 to t3 is a selection period of the i-th scanning line Si, and a period during which the i-th row pixel voltage 11 is to write the i-th row data voltage Vdatai (hereinafter referred to as “main charging period”). It is.
  • the selection period of each scanning line is a 1H period.
  • the selection period of the i-th scanning line Si is referred to as “i-th selection period”.
  • the scanning lines Si-1 and Si in the i-1th row and the ith row are at the low level.
  • the transistors T2 and T3 are off, the potential of the gate node VG maintains the initial level.
  • the transistor T1 supplies a driving current corresponding to the initial level to the organic EL element OLED, and the organic EL element OLED emits light with a luminance corresponding to the driving current.
  • the initial level is, for example, a potential corresponding to writing in the previous frame period.
  • the initial level may be set to the ground potential by setting all the scan lines to the selected state and setting all the data lines to the ground potential during the blanking period after the scanning of all the scan lines is completed.
  • the transistor T3 is turned on. For this reason, the data voltage Vdatai ⁇ 1 of the (i ⁇ 1) th row is supplied to the gate node VG through the data line Dj and the transistor T3. Thereafter, during the period up to time t2, the potential of the gate node VG changes according to the data voltage Vdata-1 of the (i-1) th row. At this time, the capacitor C1 is charged to the gate-source voltage Vgs which is the difference between the potential of the gate node VG and the source potential of the transistor T1.
  • preliminary charging is performed in the selection period (preliminary charging period) of the (i ⁇ 1) th row in the pixel circuit 11 of the i th row.
  • the potential of the gate node VG approaches the target level (Vdatai) to be reached in the selection period of the i-th row.
  • the transistor T3 is turned off. Further, since the i-th scanning line Si changes to high level, the transistor T2 is turned on. Therefore, the data voltage Vdatai of the i-th row is supplied to the gate node VG via the data line Dj and the transistor T2. Thereafter, during the period up to t3, the potential of the gate node VG changes according to the data voltage Vdatai of the i-th row. At this time, the capacitor C1 is charged to the gate-source voltage Vgs which is the difference between the potential of the gate node VG and the source potential of the transistor T1.
  • the gate node VG since the potential of the gate node VG is in a level close to the data voltage Vdatai of the i-th row in advance by the above-described preliminary charging, the gate node VG is selected during the selection period (main charging period) of the i-th row. The potential is surely Vdatai. Thereby, in the selection period of the i-th row, the capacitor C1 is charged to the gate-source voltage Vgs given by the following equation (1).
  • VS represents the source potential of the transistor T1, and is a constant for convenience of explanation.
  • the gate-source voltage Vgs held by the capacitor C1 is determined to a value represented by the above equation (1).
  • ⁇ represents the gain of the transistor T1, and is proportional to the mobility of the transistor T1.
  • the organic EL element OLED emits light with a luminance corresponding to the data voltage Vdatai in the i-th row.
  • FIG. 4 is a timing chart for comparing the above reference conventional example with the present embodiment. More specifically, FIG. 4A is a timing chart for explaining the operation of the reference conventional example, and FIG. 4B is a timing chart for explaining the precharging operation in the present embodiment. . For convenience of illustration, the waveform blunting of the gate node VG is omitted in FIGS. 4 (A) and 4 (B).
  • the data voltage is not supplied to the gate node VG until the selection period of the i-th row.
  • Data voltage Vdatai is supplied to gate node VG.
  • the potential to be changed in order that the potential of the gate node VG reaches the target level (Vdatai) in the selection period of the i-th row (hereinafter referred to as “shift potential”, represented by the symbol ⁇ V) is the target level and the initial level. Therefore, it is a relatively large value.
  • the time required for the gate node VG to reach the target level (Vdatai) in the selection period of the i-th row (hereinafter referred to as “charging time”, represented by the symbol T) is given by the following equation (3).
  • T C1 * ⁇ V / Id (3)
  • Id represents a current (hereinafter referred to as “write current”) that the transistor T2 supplies to the capacitor C1 (gate node VG), and is constant while the transistor T2 operates in the saturation region.
  • the write current Id is proportional to the mobility of the transistor T2. Note that in this specification, description when the transistor T2 operates in a linear region is omitted for convenience.
  • the charging time T becomes longer when the write current Id is small, that is, when the mobility of the transistor T2 is low.
  • the potential of the gate node VG may not reach the target level. If the selection period of the i-th row cannot be sufficiently secured, the potential of the gate node VG may not reach the target level even if the mobility of the transistor T2 is high to some extent.
  • precharge for supplying the data voltage Vdatai-1 of the i-1th row to the gate node VG in advance during the selection period of the i-1th row is performed. Done.
  • the data voltages to be supplied to the capacitor C1 are similar to each other in the two pixel circuits 11 adjacent in the column direction. That is, the data voltages Vdata-1 and Vdatai in the i-1th row and the ith row are similar to each other.
  • the preliminary charging is performed in the selection period of the (i ⁇ 1) th row, so that the potential of the gate node VG becomes a level close to the target level (Vdatai) to be reached in the selection period of the i-th row. Specifically, the potential of the gate node VG becomes Vdata-1 or becomes a level close to Vdatai-1. In the following description of the present embodiment, it is assumed that the potential of the gate node VG is Vdatai ⁇ 1 in the selection period of the i ⁇ 1th row.
  • the data voltage Vdatai of the i-th row is supplied to the gate node VG.
  • the shift potential ⁇ V is a difference between Vdatai that is the target level and Vdatai ⁇ 1 that is close to Vdatai, and thus has a relatively small value.
  • the charging time T shown in the above formula (3) is shorter than that of the reference conventional example.
  • FIG. 5 is a diagram showing a simulation result comparing the above-described reference conventional example with the present embodiment. 5 and FIG. 13 described later, the horizontal axis represents the mobility ⁇ of the transistor T2, and the vertical axis represents the charging time T.
  • the charging time T becomes longer as the mobility ⁇ is lower.
  • the charging time T is shortened (about 50%) compared to the above-described reference conventional example.
  • the difference between the charging time T in the reference conventional example and the charging time T in the present embodiment that is, the shortening amount of the charging time T increases as the mobility ⁇ decreases.
  • the i ⁇ 1-th row is supplied from the data line Dj to the capacitor C1 via the transistor T3.
  • Data voltage Vdata-1 is supplied, that is, preliminary charging is performed in the selection period of the immediately preceding scanning line Si-1.
  • the preliminary charging period is set before the main charging period. Therefore, even when the mobility ⁇ of the transistor T2 is relatively low or when the selection period of each scanning line cannot be sufficiently ensured, the capacitor C1 is charged to the desired gate-source voltage Vgs. Thereby, display quality can be maintained.
  • This embodiment is suitable when the transistor T2 is a TFT having a relatively low mobility such as an oxide TFT, a microcrystalline silicon TFT, or an amorphous silicon TFT.
  • the transistor T2 is a TFT having a relatively high mobility such as a CGS-TFT, if the selection period of each scanning line is relatively short, the display quality can be reliably maintained by performing preliminary charging. Can do.
  • the 1H period immediately before the main charging period becomes the preliminary charging period. Since the adjacent pixels are similar to each other in a general image, the data voltages are similar to each other in the two pixel circuits 11 adjacent in the column direction. For this reason, by performing preliminary charging immediately before the main charging period, the gate-source voltage Vgs charged in the capacitor C1 approaches a desired value. Thereby, display quality can be maintained more reliably.
  • FIG. 6 is a block diagram illustrating a configuration of an active matrix organic EL display device 1 including the pixel circuit 11 according to the second embodiment of the present invention.
  • the organic EL display device 1 including the pixel circuit 11 according to the present embodiment is obtained by adding an emission driver (light emission control drive unit) 50 to the organic EL display device 1 shown in FIG.
  • the display unit 10 is provided with n emission lines (light emission control lines) EM1 to EMn along the n scanning lines S1 to Sn.
  • the display control circuit 20 controls the emission driver 50 by transmitting an emission control signal CT3 to the emission driver 50.
  • the emission control signal CT3 includes, for example, an emission start pulse and an emission clock.
  • the emission driver 50 is connected to n emission lines EM1 to EMn and drives them. More specifically, a shift register (not shown), n logic circuits, n buffers, and the like are provided.
  • the shift register sequentially transfers emission start pulses in synchronization with the emission clock.
  • the logic circuit generates a signal to be supplied to the corresponding emission line based on the output signal from any of the plurality of stages of the shift register.
  • a signal to be supplied to the emission line is supplied to the corresponding emission line via the corresponding buffer.
  • the emission driver 50 drives the n emission lines EM1 to EMn.
  • the emission driver 50 may be formed integrally with the scanning driver 40. In this case, a shift register or the like is supplied by the emission driver 50 and the scan driver 40.
  • FIG. 7 is a circuit diagram showing a configuration of the pixel circuit 11 in the i-th row and j-th column shown in FIG.
  • the pixel circuit 11 according to the present embodiment is obtained by adding transistors T4 and T5 to the pixel circuit 11 shown in FIG.
  • Each of the transistors T4 and T5 is a light emission control transistor. More specifically, the transistor T4 is a first light emission control transistor, and the transistor T5 is a second light emission control transistor.
  • the transistors T4 and T5 are n-channel TFTs, and the type thereof is not particularly limited. For example, an oxide TFT, a microcrystalline silicon TFT, an amorphous silicon TFT, or the like typified by an IGZO-TFT is used.
  • the transistors T4 and T5 may be CGS-TFTs.
  • the transistor T4 has a gate terminal connected to the i-th emission line EMi, and is provided between the source terminal of the transistor T1 and the anode terminal of the organic EL element OLED.
  • the transistor T5 has a gate terminal connected to the i-th emission line EMi and is provided between the high-level power supply line ELVDD and the drain terminal of the transistor T1. Note that other configurations of the pixel circuit 11 according to the present embodiment are the same as those in the first embodiment.
  • FIG. 8 is a timing chart for explaining the operation of the pixel circuit 11 shown in FIG.
  • times t1 to t2 are a selection period for the i-1th row and a precharging period for the i-th row.
  • Times t2 to t3 are the selection period of the i-th row and the main charging period of the i-th row.
  • the emission line EMi in the i-th row is at a low level during the selection period of the scanning lines Si-1 and Si in the i-1th row and the i-th row, and a period in which the emission line EMi is at a low level It overlaps with the emission line EMi-1 in the i-1th row for 1H period.
  • the scanning lines Si-1 and Si of the i-1th row and the i-th row are at a low level, and the emission line EMi of the i-th row is at a high level.
  • the transistors T2 and T3 are off, the potential of the gate node VG maintains the initial level.
  • the transistors T4 and T5 are in the on state, the source terminal of the transistor T1 and the anode terminal of the organic EL element OLED are electrically connected to each other, and the drain terminal of the transistor T1 and the high level power supply line ELVDD are connected. Are electrically connected to each other.
  • the transistor T1 supplies a driving current corresponding to the initial level to the organic EL element OLED, and the organic EL element OLED emits light with a luminance corresponding to the driving current.
  • the initial level is, for example, a potential corresponding to writing in the previous frame period.
  • the initial level may be set to the ground potential by setting all the scan lines to the selected state and setting all the data lines to the ground potential during the blanking period after the scanning of all the scan lines is completed.
  • the transistors T4 and T5 are turned off. Therefore, the source terminal of the transistor T1 and the anode terminal of the organic EL element OLED are electrically disconnected from each other, and the drain terminal of the transistor T1 and the high level power supply line ELVDD are electrically disconnected from each other. Thereby, the supply of the drive current Ioled to the organic EL element OLED by the transistor T1 is stopped, and the organic EL element OLED does not emit light. Therefore, abnormal light emission of the organic EL element OLED that may occur when the data voltage is supplied to the gate node VG is suppressed.
  • the i-th emission line EMi maintains a low level until time t3. Further, at time t1, since the scanning line Si-1 of the (i-1) th row changes to a high level, the transistor T3 is turned on. For this reason, in the selection period of the (i-1) th row, the preliminary charging is performed as in the first embodiment.
  • the transistor T3 is turned off. Further, since the i-th scanning line Si changes to high level, the transistor T2 is turned on. For this reason, in the selection period of the i-th row, the capacitor C1 is charged to the gate-source voltage Vgs given by the above equation (1) as in the first embodiment.
  • the i-th scanning line Si changes to low level, so that the transistor T2 is turned off.
  • the gate-source voltage Vgs held by the capacitor C1 is determined to a value represented by the above equation (1).
  • the emission line EMi in the i-th row changes to a high level, the source terminal of the transistor T1 and the anode terminal of the organic EL element OLED are electrically connected to each other, and the drain terminal of the transistor T1
  • the high level power supply line ELVDD is electrically connected to each other.
  • the transistor T1 supplies the drive current Ioled given by the above formula (2) to the organic EL element OLED.
  • the source terminal of the transistor T1 and the anode terminal of the organic EL element OLED are electrically disconnected from each other and the transistor T1 in the preliminary charging period and the main charging period.
  • the drain terminal and the high level power supply line ELVDD are electrically disconnected from each other. For this reason, the supply of the drive current Ioled to the organic EL element OLED by the transistor T1 is stopped. Thereby, abnormal light emission of the organic EL element OLED that can occur in the preliminary charging period and the main charging period can be suppressed.
  • the supply of the driving current Ioled to the organic EL element OLED by the transistor T1 is surely stopped. Therefore, abnormal light emission of the organic EL element OLED can be reliably suppressed.
  • FIG. 9 is a circuit diagram showing a configuration of a pixel circuit 11 according to a modification of the second embodiment.
  • a pixel circuit 11 according to this modification is obtained by removing the transistor T5 from the pixel circuit 11 illustrated in FIG. Therefore, the drain terminal of the transistor T1 is connected to the high level power supply line ELVDD.
  • the other configuration of the pixel circuit 11 according to this modification is the same as that in the second embodiment.
  • the operation of the pixel circuit 11 according to this modification is the same as that in the second embodiment.
  • FIG. 10 is a circuit diagram showing a configuration of the pixel circuit 11 in the i-th row and j-th column according to the third embodiment of the present invention.
  • the pixel circuit 11 according to this embodiment is obtained by adding a transistor T6 to the pixel circuit 11 illustrated in FIG.
  • one of the transistors T3 and T6 is a second input transistor, and the other is a third input transistor.
  • the transistor T6 is an n-channel TFT, and the type thereof is not particularly limited.
  • the transistor T6 is an oxide TFT typified by IGZO-TFT, a microcrystalline silicon TFT, an amorphous silicon TFT, or the like.
  • the transistor T6 may be a CGS-TFT or the like.
  • the transistor T6 is a scanning line Si-k in the ikth row (k is a natural number of 2 or more), which is the scanning line preceding the i-1th scanning line Si-1 to which the gate terminal of the transistor T3 is connected. Is connected between the data line Dj and the gate terminal of the transistor T1.
  • the “preceding scanning line” means a scanning line that precedes the selected order. Note that other configurations of the pixel circuit 11 according to the present embodiment are the same as those in the first embodiment.
  • FIG. 11 is a timing chart for explaining the operation of the pixel circuit 11 shown in FIG.
  • k 2.
  • the times t1 to t2 are the selection period of the i-2th row, and the first precharge is performed in the pixel circuit 11 of the ith row. This is a period for performing (hereinafter referred to as “first preliminary charging period”).
  • first preliminary charging period a period for performing
  • second preliminary charging a period for performing the second preliminary charging in the pixel circuit 11 in the i-th row
  • Times t3 to t4 are a selection period of the i-th scanning line Si and a main charging period of the i-th row.
  • the scanning lines Si-2 to Si of the i-2 to i-th rows are at the low level.
  • the transistors T2, T3, and T6 are in the off state, the potential of the gate node VG maintains the initial level.
  • the transistor T1 supplies a driving current corresponding to the initial level to the organic EL element OLED, and the organic EL element OLED emits light with a luminance corresponding to the driving current.
  • the transistor T6 is turned on. For this reason, the data voltage Vdatai-2 of the i-2th row is supplied to the gate node VG via the data line Dj and the transistor T6. Thereafter, during the period up to time t2, the potential of the gate node VG changes according to the data voltage Vdatai-2 of the i-2th row. At this time, the capacitor C1 is charged to the gate-source voltage Vgs which is the difference between the potential of the gate node VG and the source potential of the transistor T1. In this way, in the present embodiment, the first preliminary charge is performed in the selection period of the i-2th row in the pixel circuit 11 of the ith row. By such preliminary charging, the potential of the gate node VG approaches the target level (Vdatai) to be reached in the selection period of the i-th row.
  • preliminary charging is performed in each of the selection period of the i-2th row (first preliminary charging period) and the selection period of the i-1th row (second preliminary charging period). In total, preliminary charging is performed twice.
  • the transistor T3 is turned off. Further, since the i-th scanning line Si changes to high level, the transistor T2 is turned on. For this reason, in the selection period of the i-th row, the capacitor C1 is charged to the gate-source voltage Vgs given by the above equation (1) as in the first embodiment.
  • the transistor T2 is turned off. For this reason, the gate-source voltage Vgs held by the capacitor C1 is determined to a value represented by the above equation (1). Thereby, the transistor T1 supplies the drive current Ioled given by the above formula (2) to the organic EL element OLED.
  • FIG. 12 is a timing chart for comparing the above reference conventional example with this embodiment. More specifically, FIG. 12A is a timing chart for explaining the operation of the above-described reference conventional example, and FIG. 12B is a timing chart for explaining the operation of precharging in the present embodiment. .
  • the waveform blunting of the gate node VG is omitted in FIGS. 12 (A) and 12 (B). Since FIG. 12A is the same as FIG. 4A, the description of the operation of the reference prior art is omitted here. Note that the times t1, t2, and t3 in FIG. 4A correspond to the times t2, t3, and t4 in FIG.
  • the first and second preliminary chargings are performed in the selection period of the i-2th row and the selection period of the i-1th row, respectively.
  • a general image for example, a natural image
  • adjacent pixels are similar to each other. Therefore, in two pixel circuits 11 adjacent in the column direction, data voltages to be supplied to the capacitor C1 are similar to each other. ing. That is, the data voltages Vdata-1 and Vdatai in the i-1th row and the ith row are similar to each other.
  • the data voltages Vdata-2 and Vdatai-1 in the i-2th row and the i-1th row are also similar to each other.
  • the preliminary charging is performed in the selection period of the i-2th row, so that the gate node VG potential becomes a level close to Vdatai-1. Specifically, the potential of the gate node VG becomes Vdata-2 or a level close to Vdatai-2. In the following description of the present embodiment, it is assumed that the potential of the gate node VG is Vdatai-2 in the selection period of the i-2th row.
  • precharging is performed in the selection period of the (i-1) th row, so that the gate node VG potential becomes a level close to the target level (Vdatai) to be reached in the selection period of the i-th row. Specifically, the potential of the gate node VG becomes Vdata-1 or becomes a level close to Vdatai-1.
  • preliminary charging is performed even during the selection period of the i-2th row, so that the gate node VG potential is more reliably brought close to Vdatai-1 during the selection period of the i-1th row. be able to.
  • the data voltage Vdatai of the i-th row is supplied to the gate node VG.
  • the shift potential ⁇ V is a difference between Vdatai that is the target level and Vdatai ⁇ 1 that is close to Vdatai, and thus has a relatively small value.
  • the preliminary charging is performed even in the selection period of the i-2th row, and therefore the start time (time t3) of the selection period of the i-th scanning line Si. At this time, the gate node VG is surely set to Vdatai-1.
  • the shift potential ⁇ V is further reduced compared to the first embodiment.
  • the charging time T shown by said Formula (3) becomes still shorter. Therefore, even when the mobility of the transistor T2 is low or the selection period of the i-th row cannot be sufficiently ensured, the potential of the gate node VG easily reaches the target level.
  • FIG. 13 is a diagram showing a simulation result comparing the reference conventional example, the first embodiment, and the present embodiment.
  • the charging time T is shorter than that in the above-described reference conventional example (about
  • the charging time T is shortened (about 50%) compared to the first embodiment in which the preliminary charging is performed only once.
  • FIG. 14 is a diagram for explaining the operation of the aspect in which the preliminary charging is performed in the above reference conventional example.
  • the waveform of the gate node VG shown in FIG. 14 represents the potential of the gate node VG in the pixel circuit 11 in the i-th row and j-th column. For the convenience of illustration, the waveform blunting of the gate node VG is omitted.
  • FIG. 14 is a diagram for explaining the operation of the aspect in which the preliminary charging is performed in the above reference conventional example.
  • the waveform of the gate node VG shown in FIG. 14 represents the potential of the gate node VG in the pixel circuit 11 in the i-th row and j-th column. For the convenience of illustration, the waveform blunting of the gate node VG is omitted.
  • time t1 to t3 is the running selection period for the i-3th row
  • time t2 to t4 is the selection period for the i-2th row
  • time t3 to t5 is the selection period for the i-1th row.
  • the times t4 to t6 are the selection period for the i-th row
  • the times t5 to t7 are the selection period for the i + 1-th row.
  • the first half 1H period is a preliminary charging period
  • the second half 1H period is a main charging period.
  • each of the data voltages in the i ⁇ 3rd row, the i ⁇ 1th row, and the i + 1th row is referred to as a data voltage corresponding to the luminance (maximum luminance) for performing white display (hereinafter referred to as “white data voltage”).
  • the data voltages in the i-2th row and the ith row are data voltages corresponding to luminance (minimum luminance) for black display (hereinafter referred to as “black data voltage”). , Represented by the symbol Vb).
  • the potential of the gate node VG Prior to time t4, the potential of the gate node VG maintains the initial level.
  • the white data voltage Vw of the (i ⁇ 1) -th row is supplied to the gate node VG via the transistor T2, and the gate node VG is supplied in accordance with the white data voltage Vw.
  • the potential changes. Specifically, the potential of the gate node VG becomes Vw or becomes a level close to Vw.
  • the i-th row black data Vb is supplied to the gate node VG via the transistor T2, and the potential of the gate node VG changes according to the black data Vb. .
  • the shift potential ⁇ V is a difference between the white data voltage Vw that is the maximum data voltage and the black data voltage Vb that is the minimum data voltage or a level close to Vb, and therefore the charging time T shown in the above equation (3). Becomes longer. This makes it difficult for the potential of the gate node VG to reach the target level.
  • the potential of the gate node VG reaches the main charging period in the preliminary charging period. The potential of the gate node VG changes in the direction reverse to the target level. For this reason, the effect of preliminary charging cannot be obtained.
  • FIG. 15 is a circuit diagram showing a configuration of the pixel circuit 11 in the i-th row and the j-th column according to the fourth embodiment of the present invention.
  • the gate terminal of the transistor T3 is connected to the i-2th scanning line Si-2 instead of the i-1th scanning line Si-1.
  • the configuration is the same as that of the pixel circuit 11 shown in FIG.
  • FIG. 16 is a diagram for explaining the operation of the pixel circuit 11 shown in FIG.
  • times t1 to t2 are the pre-charging period of the i-2th row
  • times t2 to t3 are the main charging period of the i-3th row and the precharging period of the i-1th row
  • the time t3 T4 is a main charging period of the i-2th row and a precharging period of the ith row
  • times t4 to t5 are a main charging period of the i-1th row and a precharging period of the i + 1th row
  • the time t5 T6 is the main charging period of the i-th row
  • the times t6 to t7 are the main charging period of the i + 1-th row.
  • a case is considered in which stripe display in which white, black, white,...
  • the potential of the gate node VG Prior to time t3, the potential of the gate node VG maintains the initial level.
  • the black data voltage Vb of the (i-2) -th row is supplied to the gate node VG via the transistor T3, and the gate node VG is changed according to the black data voltage Vb.
  • the potential changes. Specifically, the potential of the gate node VG becomes Vb or becomes a level close to Vb. From time t4 to t5, since the transistors T2 and T3 are in the off state, the potential of the gate node VG does not change.
  • the black data voltage Vb of the i-th row is supplied to the gate node VG via the transistor T2, and the potential of the gate node VG is changed according to the black data voltage Vb. Change.
  • the shift potential ⁇ V is a difference between the black data voltage Vb or a level close to Vb and the black data voltage Vb. That is, the shift potential ⁇ V becomes an extremely small value.
  • the charging time T shown in the above formula (3) is sufficiently short as compared with the mode in which the preliminary charging is performed in the reference conventional example.
  • the effect of the preliminary charging can be obtained in the mode of performing the preliminary charging in the reference conventional example. Even when the display is not performed, the charging time T can be sufficiently shortened.
  • the transistor T3 by using the transistor T3, the n scanning lines S1 to Sn are sequentially selected without performing a special operation of the scanning driver 40 such as overlapping the selection period by 1H period between successive scanning lines.
  • the preliminary charging can be performed with a typical operation. In addition, not only when performing stripe display in which white, black, white,...
  • the gate terminal of the transistor T3 is displayed.
  • connection destination of the gate terminal of the transistor T3 is the immediately preceding scan line, but the connection destination may be the preceding scan line.
  • connection destination of the gate terminal of the transistor T3 is the immediately preceding scan line, but the connection destination may be the preceding scan line. However, in this case, it is necessary to make the scanning line connected to the gate terminal of the transistor T3 different from the scanning line connected to the gate terminal of the transistor T6.
  • the transistor T4 is used among the transistors T4 and T5, but only the transistor T5 may be used among the transistors T4 and T5.
  • two or more transistors T6 having different scanning lines to which the gate terminals are connected may be provided. However, in this case, it is necessary to make the scanning line connected to the gate terminal of the transistor T3 different from the scanning line connected to the gate terminal of each transistor T6.
  • an n-channel transistor is used as the transistor in the pixel circuit 11, but a p-channel transistor may be used.
  • a configuration for compensating for variations in the threshold voltage of the transistor T1 may be added.
  • the present invention can be applied to a pixel circuit including an electro-optical element such as an organic EL (Electro-Luminescence) element, a display device including the same, and a driving method of the display device.
  • an electro-optical element such as an organic EL (Electro-Luminescence) element
  • Source driver (data drive part) 40 Scan driver (scan driver) D1 to Dm ... data lines S1 to Sn ... scanning lines EM1 to EMn ... emission lines T1 to T6 ... transistor C1 ... capacitor (drive capacitance element) OLED ... Organic EL element (electro-optic element) Vdata ... data voltage VG ... gate node

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Abstract

　入力トランジスタの移動度が低い場合または各走査線の選択期間を十分に確保できない場合であっても表示品位を維持することができる画素回路を提供する。画素回路（１１）は、有機ＥＬ素子（ＯＬＥＤ）、トランジスタ（Ｔ１～Ｔ３）、およびコンデンサ（Ｃ１）を備える。駆動トランジスタ（Ｔ１）は、ハイレベル電源線（ＥＬＶＤＤ）にドレイン端子が接続され、有機ＥＬ素子（ＯＬＥＤ）のアノード端子にソース端子が接続される。第１入力トランジスタ（Ｔ２）は、走査線（Ｓｉ）にゲート端子が接続され、データ線（Ｄｊ）と駆動トランジスタ（Ｔ１）のゲート端子との間に設けられる。第２入力トランジスタ（Ｔ３）は、ｉ－１行目の走査線（Ｓｉ－１）にゲート端子が接続され、データ線（Ｄｊ）と駆動トランジスタ（Ｔ１）のゲート端子との間に設けられる。コンデンサ（Ｃ１）は、駆動トランジスタ（Ｔ１）のゲート端子とソース端子との間に設けられる。

Description

画素回路、それを備える表示装置、およびその表示装置の駆動方法
　本発明は画素回路に関し、より詳細には、有機ＥＬ（Electro Luminescence）素子などの電気光学素子を含む画素回路、それを備える表示装置、およびその表示装置の駆動方法に関する。
　薄型、高画質、低消費電力の表示装置として、有機ＥＬ表示装置が知られている。有機ＥＬ表示装置には、電流で駆動される自発光型の電気光学素子である有機ＥＬ素子および駆動トランジスタなどを含む複数の画素回路がマトリクス状に配置されている。
　図１７は、従来の画素回路９１の構成を示す回路図である。画素回路９１は、例えば特許文献１などに開示されている。以下では、図１７に示す画素回路９１のことを便宜上「参考従来例」という場合がある。画素回路９１は、データ線Ｄｊ（ｊは自然数）と走査線Ｓｉ（ｉは自然数）との交差点に対応して配置され、１個の有機ＥＬ素子ＯＬＥＤ、２個のトランジスタＴ１，Ｔ２、および１個のコンデンサＣ１を備えている。トランジスタＴ１は駆動トランジスタであり、トランジスタＴ２は入力トランジスタである。トランジスタＴ１～Ｔ４はｎチャネル型の薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と略記する。）である。
　トランジスタＴ１は、有機ＥＬ素子ＯＬＥＤと直列に設けられ、ハイレベル電源電圧ＥＬＶＤＤを供給する電源線（以下「ハイレベル電源線」といい、ハイレベル電源電圧と同じく符号ＥＬＶＤＤで表す。）にドレイン端子が接続され、有機ＥＬ素子ＯＬＥＤのアノード端子にソース端子が接続されている。トランジスタＴ２は、走査線Ｓｉにゲート端子が接続され、データ線ＤｊとトランジスタＴ１のゲート端子との間に設けられている。コンデンサＣ１は、トランジスタＴ１のゲート端子およびソース端子にそれぞれ一端および他端が接続されている。有機ＥＬ素子ＯＬＥＤのカソード端子は、ローレベル電源電圧ＥＬＶＳＳを供給する電源線（以下「ローレベル電源線」といい、ローレベル電源電圧と同じく符号ＥＬＶＳＳで表す。）に接続されている。以下、参考従来例に関する説明では、トランジスタＴ１のゲート端子と、コンデンサの一端と、トランジスタＴ１のゲート端子側に位置するトランジスタＴ２の導通端子との接続点のことを便宜上「ゲートノードＶＧ」という。
　図１８は、図１７に示す画素回路９１の動作を説明するためのタイミングチャートである。時刻ｔ１以前では、トランジスタＴ２がオフ状態になっており、ゲートノードＶＧの電位は初期レベル（例えば、前フレーム期間での書き込みに応じたレベル）を維持している。時刻ｔ１になると、走査線Ｓｉが選択されてトランジスタＴ２がターンオンし、データ線ＤｊおよびトランジスタＴ２を介して、ｉ行目の画素回路９１が形成する画素（サブ画素）の輝度に対応するデータ電圧（以下「ｉ行目のデータ電圧」といい、符号Ｖｄａｔａｉで表す。）がゲートノードＶＧに供給される。その後、時刻ｔ２までの期間に、ゲートノードＶＧの電位がデータ電圧Ｖｄａｔａｉに応じて変化する。このとき、コンデンサＣ１は、ゲートノードＶＧの電位とトランジスタＴ１のソース電位との差であるゲート－ソース間電圧Ｖｇｓに充電される。時刻ｔ２になると、トランジスタＴ２がターンオフし、コンデンサＣ１が保持するゲート－ソース間電圧Ｖｇｓが確定する。トランジスタＴ１は、コンデンサＣ１が保持するゲート－ソース間電圧Ｖｇｓに応じて有機ＥＬ素子ＯＬＥＤに駆動電流を供給する。その結果、駆動電流に応じた輝度で有機ＥＬ素子ＯＬＥＤが発光する。その他、本願発明に関連した画素回路および有機ＥＬ表示装置が特許文献２，３に開示されている。
日本国特開２００３－２７１０９５号公報 日本国特開２００５－３１６３０号公報 日本国特許４６３７０７０号公報
　図１９は、ＨＤ（High Definition：1280×720）、ＦＨＤ（Full High Definition：1920×1080）、および２Ｋ４Ｋ（4096×2160）のそれぞれの解像度に対応する１水平期間（１Ｈ期間）の長さを示す図である。なお、２Ｋ４Ｋは、４Ｋ２Ｋまたは４Ｋなどとも呼ばれる。６０Ｈｚ駆動時（リフレッシュレートが６０Ｈｚとなるように表示装置を駆動する場合すなわち駆動周波数が６０Ｈｚである場合を意味する。）のＦＨＤを基準とすると、図１９に示すように、６０Ｈｚ駆動時の２Ｋ４Ｋでは１Ｈ期間が約１／２になり、１２０Ｈｚ駆動時（リフレッシュレートが１２０Ｈｚとなるように表示装置を駆動する場合すなわち駆動周波数が１２０Ｈｚである場合を意味する。）の２Ｋ４Ｋでは１Ｈ期間が約１／４になる。このように、解像度および駆動周波数のそれぞれが高くなるほど１Ｈ期間が短くなる、すなわち、各走査線の選択期間が短くなる。各走査線の選択期間を十分に確保できない場合、各走査線の選択期間においてデータ電圧の書き込みを十分に行うことができない。このため、図１８に示すように、ゲートノードＶＧの電位を目標レベルに到達させることが困難になる。ゲートノードＶＧの電位が目標レベルに到達しない場合、すなわちコンデンサＣ１を所望の電圧に充電できない。その結果、表示品位が低下する。
　ところで、低温ポリシリコンＴＦＴの一種であるＣＧＳ（Continuous Grain silicon：連続粒界結晶シリコン）－ＴＦＴの一般的な移動度は約１００ｃｍ2／Ｖ・ｓである。これに対して、アモルファスシリコンＴＦＴ（アモルファスシリコンよりチャネル層が形成されたＴＦＴ）の一般的な移動度は約０．５ｃｍ2／Ｖ・ｓであり、微結晶シリコンＴＦＴ（微結晶シリコンＴＦＴよりチャネル層が形成されたＴＦＴ）の一般的な移動度は約２ｃｍ2／Ｖ・ｓであり、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を主成分とする酸化物半導体であるＩｎＧａＺｎＯｘ（以下「ＩＧＺＯ」という。）によりチャネル層が形成されたＩＧＺＯ－ＴＦＴの一般的な移動度は約１０ｃｍ2／Ｖ・ｓである。上述のトランジスタＴ２として、ＣＧＳ－ＴＦＴに比べて大幅に移動度が低いアモルファスシリコンＴＦＴ、微結晶シリコンＴＦＴ、またはＩＧＺＯ－ＴＦＴなどを使用する場合、各走査線の選択期間においてトランジスタＴ２がオン状態を維持している間にゲートノードＶＧに十分な電荷を供給できない。すなわち、各走査線の選択期間においてデータ電圧の書き込みを十分に行うことができない。このため、各走査線の選択期間を十分に確保できない場合と同様に、ゲートノードＶＧの電位を目標レベルに到達させることが困難になる。また、トランジスタＴ２としてアモルファスシリコンＴＦＴ、微結晶シリコンＴＦＴ、またはＩＧＺＯ－ＴＦＴなどを使用し且つ各走査線の選択期間を十分に確保できない場合には、ゲートノードＶＧの電位を目標レベルに到達させることがさらに困難になる。
　そこで、本発明は、入力トランジスタの移動度が低い場合または各走査線の選択期間を十分に確保できない場合であっても、表示品位を維持することができる画素回路、それを備える表示装置、およびその表示装置の駆動方法を提供することを目的とする。
　本発明の第１の局面は、アクティブマトリクス型の表示装置内に、複数のデータ線のいずれかと順次選択される複数の走査線のいずれかとに対応して配置された画素回路であって、
　電流で駆動される電気光学素子と、
　前記電気光学素子と直列に設けられ、前記電気光学素子に供給すべき駆動電流を制御する駆動トランジスタと、
　前記駆動トランジスタを制御するための電圧を保持する駆動容量素子と、
　対応する走査線に制御端子が接続され、対応するデータ線と前記駆動容量素子との間に設けられた第１入力トランジスタと、
　前記対応する走査線に先行する走査線に制御端子が接続され、前記対応するデータ線と前記駆動容量素子との間に設けられた第２入力トランジスタとを備えることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記第２入力トランジスタの前記制御端子は、前記画素回路に対応する走査線の直前の走査線に接続されていることを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記対応する走査線に先行し且つ前記第２入力トランジスタの前記制御端子に接続された走査線と異なる走査線に制御端子が接続され、前記対応するデータ線と前記駆動容量素子との間に設けられた第３入力トランジスタをさらに備えることを特徴とする。
　本発明の第４の局面は、本発明の第１の局面において、
　前記電気光学素子と直列に設けられ、前記第１入力トランジスタの前記制御端子および前記第２入力トランジスタの前記制御端子のいずれかに接続された走査線が選択されているときにオフ状態になる発光制御トランジスタをさらに備えることを特徴とする。
　本発明の第５の局面は、本発明の第１の局面において、
　前記第１入力トランジスタは、酸化物半導体、微結晶シリコン、またはアモルファスシリコンによりチャネル層が形成された薄膜トランジスタであることを特徴とする。
　本発明の第６の局面は、アクティブマトリクス型の表示装置であって、
　本発明の第１の局面から第５の局面までのいずれかに係る画素回路と、
　前記複数の走査線を順次選択する走査駆動部とを備えることを特徴とする。
　本発明の第７の局面は、複数のデータ線と、複数の走査線と、前記複数のデータ線および前記複数の走査線に対応して配置された複数の画素回路とを含む表示部を備え、前記画素回路は、電流で駆動される電気光学素子と、前記電気光学素子と直列に設けられ、前記電気光学素子に供給すべき駆動電流を制御する駆動トランジスタと、前記駆動トランジスタを制御するための電圧を保持する駆動容量素子とを含む、アクティブマトリクス型の表示装置の駆動方法であって、
　前記複数の走査線を順次選択する走査ステップと、
　前記画素回路に対応する走査線の選択に応じて、前記画素回路に対応するデータ線と前記駆動容量素子とを電気的に互いに接続する第１入力ステップと、
　前記画素回路に対応する走査線に先行する走査線の選択に応じて、前記画素回路に対応するデータ線と前記駆動容量素子とを電気的に互いに接続する第２入力ステップとを備えることを特徴とする。
　本発明の第１の局面によれば、第１入力トランジスタを介してデータ線から駆動容量素子に電圧が供給される前に、第２入力トランジスタを介してデータ線から駆動容量素子に電圧が供給される、すなわち、画素回路に対応する走査線に先行する走査線の選択時に予備充電が行われる。このため、第１入力トランジスタの移動度が比較的低い場合または各走査線の選択期間を十分に確保できない場合であっても、駆動容量素子が所望の電圧に充電される。これにより、本発明の第１の局面に係る画素回路を備える表示装置において、表示品位を維持することができる。
　本発明の第２の局面によれば、画素回路に対応する走査線の直前の走査線の選択時に予備充電が行われる。一般的な画像では隣接画素が互いに類似しているので、データ線の延伸方向に隣接する２つの画素回路では、データ線を介して駆動容量素子に供給すべき電圧が互いに類似している。このため、画素回路に対応する走査線の直前の走査線の選択時に予備充電を行うことにより、駆動容量素子に充電される電圧が所望の電圧により近づく。これにより、表示品位をより確実に維持することができる。
　本発明の第３の局面によれば、第３入力トランジスタを使用してさらなる予備充電が行われる。このため、駆動容量素子に充電される電圧が所望の電圧により近づく。これにより、表示品位をより確実に維持することができる。
　本発明の第４の局面によれば、発光制御トランジスタが設けられることにより、画素回路において予備充電を行うための期間（以下、発明の効果の説明において「予備充電期間」という。）と、画素回路が形成する画素の輝度に対応するデータ電圧を書き込むべき期間（以下、発明の効果の説明において「本充電期間」という。）とにおいて、電気光学素子への駆動電流の供給が停止する。このため、予備充電期間および本充電期間で生じ得る電気光学素子の異常発光を抑制することができる。
　本発明の第５の局面によれば、酸化物ＴＦＴ、微結晶シリコンＴＦＴ、またはアモルファスシリコンＴＦＴを第１入力トランジスタに使用して、本発明の第１の局面と同様の効果を奏することができる。
　本発明の第６の局面によれば、表示装置において、本発明の第１の局面と同様の効果を奏することができる。
　本発明の第７の局面によれば、表示装置の駆動方法において、本発明の第１の局面と同様の効果を奏することができる。
本発明の第１の実施形態に係る画素回路を備える有機ＥＬ表示装置の構成を示すブロック図である。 図１に示す画素回路の構成を示す回路図である。 図２に示す画素回路の動作を説明するためのタイミングチャートである。 参考従来例と上記第１の実施形態とを比較するためのタイミングチャート（Ａ，Ｂ）である。（Ａ）は、上記参考従来例の動作を説明するためのタイミングチャートである。（Ｂ）は、上記第１の実施形態における予備充電の動作を説明するためのタイミングチャートである。 上記参考従来例と上記第１の実施形態とを比較したシミュレーション結果を示す図である。 本発明の第２の実施形態に係る画素回路を備える有機ＥＬ表示装置の構成を示すブロック図である。 図６に示す画素回路の構成を示す回路図である。 図７に示す画素回路の動作を説明するためのタイミングチャートである。 上記第２の実施形態の変形例に係る画素回路の構成を示す回路図である。 本発明の第３の実施形態に係る画素回路の構成を示す回路図である。 図１０に示す画素回路の動作を説明するためのタイミングチャートである。 上記参考従来例と上記第３の実施形態とを比較するためのタイミングチャート（Ａ，Ｂ）である。（Ａ）は、上記参考従来例の動作を説明するためのタイミングチャートである。（Ｂ）は、上記第３の実施形態における予備充電の動作を説明するためのタイミングチャートである。 上記参考従来例と上記第１の実施形態と上記第３の実施形態とを比較したシミュレーション結果を示す図である。 上記参考従来例において予備充電を行う態様の動作を説明するための図である。 本発明の第４の実施形態に係る画素回路の構成を示す回路図である。 図１５に示す画素回路の動作を説明するための図である。 上記参考従来例に係る画素回路の構成を示す回路図である。 図１７に示す画素回路の動作を説明するためのタイミングチャートである。 各解像度に対応する１Ｈ期間の長さを示す図である。
　以下、添付図面を参照しながら、本発明の第１～第４の実施形態について説明する。以下では、ｍ，ｎは２以上の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数であるとする。なお、各実施形態に係る画素回路に含まれるトランジスタは電界効果トランジスタであり、典型的にはＴＦＴである。画素回路に含まれるトランジスタとしては、アモルファスシリコンＴＦＴ、微結晶シリコンＴＦＴ、またはＩＧＺＯ－ＴＦＴに代表される酸化物ＴＦＴなどが挙げられる。また画素回路に含まれるトランジスタは、ＣＧＳ－ＴＦＴなどであっても良い。
　＜１．第１の実施形態＞
　＜１．１　全体構成＞
　図１は、本発明の第１の実施形態に係る画素回路１１を備えるアクティブマトリクス型の有機ＥＬ表示装置１の構成を示すブロック図である。有機ＥＬ表示装置１は、表示部１０、表示制御回路２０、ソースドライバ３０、および走査ドライバ４０を備えている。本実施形態では、ソースドライバ３０がデータ駆動部に相当し、走査ドライバ４０が走査駆動部に相当する。ソースドライバ３０および走査ドライバ４０の一方または双方は、表示部１０と一体的に形成されていても良い。
　表示部１０には、ｍ本のデータ線Ｄ１～Ｄｍおよびこれらに直交するｎ本の走査線Ｓ１～Ｓｎが配設されている。以下では、データ線の延伸方向を列方向とし、走査線の延伸方向を行方向とする。また、列方向に沿った構成要素を「列」といい、行方向に沿った構成要素を「行」という場合がある。表示部１０にはさらに、ｍ本のデータ線Ｄ１～Ｄｍとｎ本の走査線Ｓ１～Ｓｎに対応してｍ×ｎ個の画素回路１１が設けられている。各画素回路１１は、赤色のサブ画素（以下「Ｒサブ画素」という。）、緑色のサブ画素（以下「Ｇサブ画素」という。）、および青色のサブ画素（以下「Ｂサブ画素」という。）のいずれかを形成し、行方向に並んだ画素回路１１は、例えば走査ドライバ４０側から順にＲサブ画素、Ｇサブ画素、およびＢサブ画素を形成する。なお、サブ画素の種類は、赤色、緑色、および青色に限定されるものではなく、シアン、マゼンタ、および黄色などでも良い。また、表示部１０には、図示しないハイレベル電源線ＥＬＶＤＤおよびローレベル電源線ＥＬＶＳＳが配設されている。ハイレベル電源電圧ＥＬＶＤＤおよびローレベル電源電圧ＥＬＶＳＳのそれぞれは固定電圧であり、ローレベル電源電圧ＥＬＶＳＳは例えば接地電圧である。
　表示制御回路２０は、ソースドライバ３０に映像データＤＡおよびソース制御信号ＣＴ１を送信し、走査ドライバ４０に走査制御信号ＣＴ２を送信することにより、ソースドライバ３０および走査ドライバ４０を制御する。ソース制御信号ＣＴ１は、例えばソーススタートパルス、ソースクロック、およびラッチストローブ信号を含んでいる。走査制御信号ＣＴ２は、例えば走査スタートパルスおよび走査クロックを含んでいる。
　ソースドライバ３０は、ｍ本のデータ線Ｄ１～Ｄｍに接続され、それらを駆動する。ソースドライバ３０は、より詳細には、図示しないシフトレジスタ、サンプリング回路、ラッチ回路、ｍ個のＤ／Ａコンバータ、ｍ個のバッファなどを備えている。シフトレジスタは、ソースクロックに同期してソーススタートパルスを順次転送することによりサンプリングパルスを順次出力する。サンプリング回路は、サンプリングパルスのタイミングに従って１行分の映像データＤＡを順次記憶する。ラッチ回路は、サンプリング回路が記憶する１行分の映像データＤＡをラッチストローブ信号に応じて取り込み保持すると共に、当該１行分の映像データに含まれる各サブ画素の映像データＤＡ（以下「階調データ」という。）を対応するＤ／Ａコンバータに与える。Ｄ／Ａコンバータは、受け取った階調データをデータ電圧に変換し出力する。Ｄ／Ａコンバータから出力されたデータ電圧は、対応するバッファを経由して対応するデータ線に供給される。
　走査ドライバ４０は、ｎ本の走査線Ｓ１～Ｓｎに接続され、それらを駆動する。走査ドライバ４０は、より詳細には、図示しないシフトレジスタおよびｎ個のバッファなどを備えている。シフトレジスタは、走査クロックに同期して走査スタートパルスを順次転送する。シフトレジスタの各段からの出力信号は、対応するバッファを経由して対応する走査線に供給される。このようにして、走査ドライバ４０は、ｎ本の走査線Ｓ１～Ｓｎを走査線Ｓ１から順に順次選択する。
　＜１．２　画素回路＞
　図２は、図１に示すｉ行ｊ列目の画素回路１１の構成を示す回路図である。画素回路１１は、１個の有機ＥＬ素子ＯＬＥＤ、３個のトランジスタＴ１～Ｔ３、および１個のコンデンサＣ１を備えている。トランジスタＴ１は駆動トランジスタであり、トランジスタＴ２は第１入力トランジスタであり、トランジスタＴ３は第２入力トランジスタである。コンデンサＣ１は駆動容量素子に相当し、有機ＥＬ素子ＯＬＥＤは電流で駆動される電気光学素子に相当する。トランジスタＴ１～Ｔ３はすべてｎチャネル型のＴＦＴである。
　トランジスタＴ１は、有機ＥＬ素子ＯＬＥＤと直列に設けられ、ハイレベル電源線ＥＬＶＤＤに第１導通端子としてのドレイン端子が接続され、有機ＥＬ素子ＯＬＥＤのアノード端子に第２導通端子としてのソース端子が接続されている。トランジスタＴ２は、ｉ行目の走査線Ｓｉにゲート端子（制御端子に相当する。他のトランジスタのゲート端子についても同様である。）が接続され、データ線ＤｊとトランジスタＴ１のゲート端子との間に設けられている。トランジスタＴ３は、ｉ行目の走査線Ｓｉの直前の走査線であるｉ－１行目の走査線Ｓｉ－１にゲート端子が接続され、データ線ＤｊとトランジスタＴ１のゲート端子との間に設けられている。ここで、「直前の走査線」とは、選択される順が直前である走査線を意味する。コンデンサＣ１は、トランジスタＴ１のゲート端子およびソース端子にそれぞれ一端および他端が接続されている。コンデンサＣ１は、トランジスタＴ１のゲート－ソース間電圧Ｖｇｓを保持する。有機ＥＬ素子ＯＬＥＤのカソード端子は、ローレベル電源線ＥＬＶＳＳに接続されている。以下では、トランジスタＴ１のゲート端子と、コンデンサＣ１の一端と、トランジスタＴ１のゲート端子側に位置するトランジスタＴ２の導通端子との接続点のことを便宜上「ゲートノードＶＧ」という。上記参考従来例と異なり、本実施形態におけるゲートノードＶＧにはトランジスタＴ１のゲート端子側に位置するトランジスタＴ３の導通端子が接続されている。
　＜１．３　動作＞
　図３は、図２に示す画素回路１１の動作を説明するためのタイミングチャートである。図３に示すゲートノードＶＧの波形は、ｉ行ｊ列目の画素回路１１におけるゲートノードＶＧの電位を表す。図３と後述の図４（Ａ）および図４（Ｂ）とでは、時刻ｔ１～ｔ２はｉ－１行目の走査線Ｓｉ－１の選択期間であると共に、ｉ行目の画素回路１１において予備充電を行うための期間（以下「予備充電期間」という。）である。また、時刻ｔ２～ｔ３はｉ行目の走査線Ｓｉの選択期間であると共に、ｉ行目の画素回路１１においてｉ行目のデータ電圧Ｖｄａｔａｉを書き込むべき期間（以下「本充電期間」という。）である。各走査線の選択期間は１Ｈ期間である。以下では、ｉ行目の走査線Ｓｉの選択期間のことを「ｉ行目の選択期間」という。
　時刻ｔ１以前では、ｉ－１行目，ｉ行目の走査線Ｓｉ－１，Ｓｉがローレベルになっている。このとき、トランジスタＴ２，Ｔ３がオフ状態になっているので、ゲートノードＶＧの電位は初期レベルを維持している。トランジスタＴ１は初期レベルに応じた駆動電流を有機ＥＬ素子ＯＬＥＤに供給し、有機ＥＬ素子ＯＬＥＤはその駆動電流に応じた輝度で発光している。ここで、初期レベルは、例えば前フレーム期間での書き込みに応じた電位である。また、全走査線の走査終了後の帰線期間中に全走査線を選択状態にし且つ全データ線を接地電位にすることにより、初期レベルを接地電位に設定しても良い。
　時刻ｔ１になると、ｉ－１行目の走査線Ｓｉ－１がハイレベルに変化するので、トランジスタＴ３がターンオンする。このため、データ線ＤｊおよびトランジスタＴ３を介してｉ－１行目のデータ電圧Ｖｄａｔａｉ－１がゲートノードＶＧに供給される。その後、時刻ｔ２までの期間に、ゲートノードＶＧの電位がｉ－１行目のデータ電圧Ｖｄａｔａｉ－１に応じて変化する。このとき、コンデンサＣ１は、ゲートノードＶＧの電位とトランジスタＴ１のソース電位との差であるゲート－ソース間電圧Ｖｇｓに充電される。このようにして、本実施形態では、ｉ行目の画素回路１１においてｉ－１行目の選択期間（予備充電期間）に予備充電が行われる。このような予備充電により、ゲートノードＶＧの電位は、ｉ行目の選択期間において達するべき目標レベル（Ｖｄａｔａｉ）に近づく。なお、予備充電に関する詳しい説明は後述する。
　時刻ｔ２になると、ｉ－１行目の走査線Ｓｉ－１がローレベルに変化するので、トランジスタＴ３がターンオフする。また、ｉ行目の走査線Ｓｉがハイレベルに変化するので、トランジスタＴ２がターンオンする。このため、データ線ＤｊおよびトランジスタＴ２を介して、ｉ行目のデータ電圧ＶｄａｔａｉがゲートノードＶＧに供給される。その後、ｔ３までの期間に、ゲートノードＶＧの電位がｉ行目のデータ電圧Ｖｄａｔａｉに応じて変化する。このとき、コンデンサＣ１は、ゲートノードＶＧの電位とトランジスタＴ１のソース電位との差であるゲート－ソース間電圧Ｖｇｓに充電される。より詳細には、上述の予備充電により、ゲートノードＶＧの電位が予めｉ行目のデータ電圧Ｖｄａｔａｉに近いレベルになっているので、ｉ行目の選択期間（本充電期間）において、ゲートノードＶＧの電位は確実にＶｄａｔａｉになる。これにより、ｉ行目の選択期間において、コンデンサＣ１は次式（１）で与えられるゲート－ソース間電圧Ｖｇｓに充電される。
　Vgs = VG-VS
　　　= Vdatai-VS  …（１）
ここで、ＶＳはトランジスタＴ１のソース電位を表し、説明の便宜上定数であるとする。
　時刻ｔ３になると、ｉ行目の走査線Ｓｉがローレベルに変化するので、トランジスタＴ２がターンオフする。このため、コンデンサＣ１が保持するゲート－ソース間電圧Ｖｇｓが上記式（１）に示される値に確定する。トランジスタＴ１は、コンデンサＣ１が保持するゲート－ソース間電圧Ｖｇｓに応じて駆動電流Ｉｏｌｅｄを有機ＥＬ素子ＯＬＥＤに供給する。より詳細には、トランジスタＴ１は、次式（２）で与えられる駆動電流Ｉｏｌｅｄを有機ＥＬ素子ＯＬＥＤに供給する。
　Ioled = (β/2)*(Vgs-Vth)2
　　　　= (β/2)*(Vdatai-VS-Vth)2　…（２）
ここで、βはトランジスタＴ１のゲインを表し、トランジスタＴ１の移動度などに比例する。式（２）に示されるとおり、駆動電流Ｉｏｌｅｄがｉ行目のデータ電圧Ｖｄａｔａｉに応じた値になるので、有機ＥＬ素子ＯＬＥＤは、ｉ行目のデータ電圧Ｖｄａｔａｉに応じた輝度で発光する。
　＜１．４　予備充電＞
　図４は、上記参考従来例と本実施形態とを比較するためのタイミングチャートである。より詳細には、図４（Ａ）は上記参考従来例の動作を説明するためのタイミングチャートであり、図４（Ｂ）は本実施形態における予備充電の動作を説明するためのタイミングチャートである。図示の便宜上、図４（Ａ）および図４（Ｂ）ではゲートノードＶＧの波形鈍りを省略している。
　図４（Ａ）に示すように、上記参考従来例では、ｉ行目の選択期間になるまでデータ電圧がゲートノードＶＧに供給されず、ｉ行目の選択期間になって初めてｉ行目のデータ電圧ＶｄａｔａｉがゲートノードＶＧに供給される。このとき、ｉ行目の選択期間においてゲートノードＶＧの電位が目標レベル（Ｖｄａｔａｉ）に達するために変化すべき電位（以下「シフト電位」といい、符号ΔＶで表す。）は目標レベルと初期レベルとの差であるので、比較的大きな値になる。ｉ行目の選択期間においてゲートノードＶＧが目標レベル（Ｖｄａｔａｉ）に達するために必要な時間（以下「充電時間」といい、符号Ｔで表す。）は次式（３）で与えられる。
　T = C1*ΔV/Id　…（３）
ここで、ＩｄはトランジスタＴ２がコンデンサＣ１（ゲートノードＶＧ）に供給する電流（以下「書き込み電流」という。）を表し、トランジスタＴ２が飽和領域で動作する間は一定である。書き込み電流ＩｄはトランジスタＴ２の移動度に比例する。なお、本明細書では、トランジスタＴ２が直線領域で動作するときの説明を便宜上省略する。式（３）から、書き込み電流Ｉｄが小さい場合、すなわちトランジスタＴ２の移動度が低い場合に充電時間Ｔが長くなることがわかる。この場合、ｉ行目の走査線Ｓｉの選択期間をある程度十分に確保できたとしても、ゲートノードＶＧの電位が目標レベルに達しない可能性がある。また、ｉ行目の選択期間を十分に確保できない場合には、トランジスタＴ２の移動度がある程度高いとしても、ゲートノードＶＧの電位が目標レベルに達しない可能性がある。
　これに対して、本実施形態では、図４（Ｂ）に示すようにｉ－１行目の選択期間において予めｉ－１行目のデータ電圧Ｖｄａｔａｉ－１をゲートノードＶＧに供給する予備充電が行われる。ところで、一般的な画像（例えば自然画など）では隣接画素が互いに類似しているので、列方向に隣接する２つの画素回路１１では、コンデンサＣ１に供給すべきデータ電圧が互いに類似している。すなわち、ｉ－１行目，ｉ行目のデータ電圧Ｖｄａｔａｉ－１，Ｖｄａｔａｉは互いに類似している。このため、ｉ－１行目の選択期間において予備充電が行われることにより、ゲートノードＶＧの電位は、ｉ行目の選択期間において達するべき目標レベル（Ｖｄａｔａｉ）に近いレベルになる。具体的には、ゲートノードＶＧ電位がＶｄａｔａｉ－１になるか、またはＶｄａｔａｉ－１に近いにレベルになる。以下、本実施形態に関する説明では、ｉ－１行目の選択期間においてゲートノードＶＧの電位がＶｄａｔａｉ－１になるものとして説明する。
　その後、ｉ行目の選択期間において、ｉ行目のデータ電圧ＶｄａｔａｉがゲートノードＶＧに供給される。上記参考従来例と異なり、本実施形態では、シフト電位ΔＶは目標レベルであるＶｄａｔａｉと、Ｖｄａｔａｉに近いＶｄａｔａｉ－１との差であるので、比較的小さな値になる。このため、参考従来例に比べて上記式（３）に示される充電時間Ｔが短くなる。これにより、トランジスタＴ２の移動度が低い場合またはｉ行目の選択期間を十分に確保できない場合であっても、ゲートノードＶＧの電位は目標レベルに容易に達する。
　図５は、上記参考従来例と本実施形態とを比較したシミュレーション結果を示す図である。図５および後述の図１３における横軸はトランジスタＴ２の移動度μを表し、縦軸は充電時間Ｔを表す。移動度μが低いほど充電時間Ｔは長くなる。図５に示すように、上述の予備充電を行う本実施形態では、上記参考従来例に比べて充電時間Ｔが短くなる（約５０％程度になる。）。また、参考従来例における充電時間Ｔと本実施形態における充電時間Ｔとの差、すなわち充電時間Ｔの短縮量は移動度μが低いほど大きくなる。
　＜１．５　効果＞
　本実施形態によれば、トランジスタＴ２を介してデータ線ＤｊからコンデンサＣ１にｉ行目のデータ電圧Ｖｄａｔａｉが供給される前に、トランジスタＴ３を介してデータ線ＤｊからコンデンサＣ１にｉ－１行目のデータ電圧Ｖｄａｔａｉ－１が供給される、すなわち、直前の走査線Ｓｉ－１の選択期間において予備充電が行われる。言い換えると、本充電期間の前に予備充電期間が設定される。このため、トランジスタＴ２の移動度μが比較的低い場合または各走査線の選択期間を十分に確保できない場合であっても、コンデンサＣ１が所望のゲートーソース間電圧Ｖｇｓに充電される。これにより、表示品位を維持することができる。本実施形態は、トランジスタＴ２が酸化物ＴＦＴ、微結晶シリコンＴＦＴ、またはアモルファスシリコンＴＦＴなどの比較的移動度が低いＴＦＴである場合に好適である。ただし、トランジスタＴ２がＣＧＳ－ＴＦＴなどの比較的移動度が高いＴＦＴであっても、各走査線の選択期間が比較的短い場合には、予備充電を行うことにより表示品位を確実に維持することができる。
　また、本実施形態によれば、本充電期間の直前の１Ｈ期間が予備充電期間になる。一般的な画像では隣接画素が互いに類似しているので、列方向に隣接する２つの画素回路１１では、データ電圧が互いに類似している。このため、本充電期間の直前に予備充電を行うことにより、コンデンサＣ１に充電されるゲートーソース間電圧Ｖｇｓが所望の値により近づく。これにより、表示品位をより確実に維持することができる。
　＜２．第２の実施形態＞
　＜２．１　全体構成＞
　図６は、本発明の第２の実施形態に係る画素回路１１を備えるアクティブマトリクス型の有機ＥＬ表示装置１の構成を示すブロック図である。本実施形態の構成要素のうち上記第１の実施形態と同一の要素については、同一の参照符号を付して適宜説明を省略する。本実施形態に係る画素回路１１を備える有機ＥＬ表示装置１は、図１に示す有機ＥＬ表示装置１にエミッションドライバ（発光制御駆動部）５０を追加したものである。また、本実施形態における表示部１０には、ｎ本の走査線Ｓ１～Ｓｎに沿ってｎ本のエミッション線（発光制御線）ＥＭ１～ＥＭｎが配設されている。
　表示制御回路２０は、エミッションドライバ５０にエミッション制御信号ＣＴ３を送信することにより、エミッションドライバ５０を制御する。エミッション制御信号ＣＴ３は、例えばエミッションスタートパルスおよびエミッションクロックを含んでいる。
　エミッションドライバ５０は、ｎ本のエミッション線ＥＭ１～ＥＭｎに接続され、それらを駆動する。より詳細には、図示しないシフトレジスタ、ｎ個の論理回路、およびｎ個のバッファなどを備えている。シフトレジスタは、エミッションクロックに同期してエミッションスタートパルスを順次転送する。論理回路は、シフトレジスタのいずれかの複数段からの出力信号に基づいて、対応するエミッション線に供給すべき信号を生成する。エミッション線に供給すべき信号は、対応するバッファを経由して対応するエミッション線に供給される。このようにして、エミッションドライバ５０は、ｎ本のエミッション線ＥＭ１～ＥＭｎを駆動する。なお、エミッションドライバ５０は、走査ドライバ４０と一体的に形成されていても良い。この場合、シフトレジスタなどがエミッションドライバ５０と走査ドライバ４０とで供給される。
　＜２．２　画素回路＞
　図７は、図６に示すｉ行ｊ列目の画素回路１１の構成を示す回路図である。本実施形態に係る画素回路１１は、図２に示す画素回路１１にトランジスタＴ４，Ｔ５を追加したものである。トランジスタＴ４，Ｔ５のそれぞれは発光制御トランジスタである。より詳細には、トランジスタＴ４は第１発光制御トランジスタであり、トランジスタＴ５は第２発光制御トランジスタである。トランジスタＴ４，Ｔ５はｎチャネル型のＴＦＴであり、その種類は特に限定されるものではないが、例えばＩＧＺＯ－ＴＦＴに代表される酸化物ＴＦＴ、微結晶シリコンＴＦＴ、またはアモルファスシリコンＴＦＴなどである。また、トランジスタＴ４，Ｔ５はＣＧＳ－ＴＦＴなどであっても良い。トランジスタＴ４は、ｉ行目のエミッション線ＥＭｉにゲート端子が接続され、トランジスタＴ１のソース端子と有機ＥＬ素子ＯＬＥＤのアノード端子との間に設けられている。トランジスタＴ５は、ｉ行目のエミッション線ＥＭｉにゲート端子が接続され、ハイレベル電源線ＥＬＶＤＤとトランジスタＴ１のドレイン端子との間に設けられている。なお、本実施形態に係る画素回路１１のその他の構成は、上記第１の実施形態におけるものと同様である。
　＜２．３　動作＞
　図８は、図７に示す画素回路１１の動作を説明するためのタイミングチャートである。図８において、時刻ｔ１～ｔ２はｉ－１行目の選択期間であると共に、ｉ行目の予備充電期間である。また、時刻ｔ２～ｔ３はｉ行目の選択期間であると共に、ｉ行目の本充電期間である。以下、本実施形態に係る画素回路１１の動作のうち、上記第１の実施形態と同様の動作については適宜説明を省略する。図８に示すように、ｉ行目のエミッション線ＥＭｉは、ｉ－１行目，ｉ行目の走査線Ｓｉ－１，Ｓｉの選択期間でローレベルになり、ローレベルになっている期間がｉ－１行目のエミッション線ＥＭｉ－１と１Ｈ期間重複している。
　時刻ｔ１以前では、ｉ－１行目，ｉ行目の走査線Ｓｉ－１，Ｓｉがローレベルに、ｉ行目のエミッション線ＥＭｉがハイレベルになっている。このとき、トランジスタＴ２，Ｔ３がオフ状態になっているので、ゲートノードＶＧの電位は初期レベルを維持している。また、トランジスタＴ４，Ｔ５がオン状態になっているので、トランジスタＴ１のソース端子と有機ＥＬ素子ＯＬＥＤのアノード端子とが電気的に互いに接続され、トランジスタＴ１のドレイン端子とハイレベル電源線ＥＬＶＤＤとが電気的に互いに接続されている。このため、トランジスタＴ１は初期レベルに応じた駆動電流を有機ＥＬ素子ＯＬＥＤに供給し、有機ＥＬ素子ＯＬＥＤはその駆動電流に応じた輝度で発光している。上述のように、初期レベルは、例えば前フレーム期間での書き込みに応じた電位である。また、全走査線の走査終了後の帰線期間中に全走査線を選択状態にし且つ全データ線を接地電位にすることにより、初期レベルを接地電位に設定しても良い。
　時刻ｔ１になると、ｉ行目のエミッション線ＥＭｉがローレベルに変化するので、トランジスタＴ４，Ｔ５がターンオフする。このため、トランジスタＴ１のソース端子と有機ＥＬ素子ＯＬＥＤのアノード端子とが電気的に互いに切り離され、トランジスタＴ１のドレイン端子とハイレベル電源線ＥＬＶＤＤとが電気的に互いに切り離される。これにより、トランジスタＴ１による有機ＥＬ素子ＯＬＥＤへの駆動電流Ｉｏｌｅｄの供給が停止し、有機ＥＬ素子ＯＬＥＤが非発光となる。したがって、データ電圧をゲートノードＶＧに供給する際に生じ得る有機ＥＬ素子ＯＬＥＤの異常発光が抑制される。なお、ｉ行目のエミッション線ＥＭｉは時刻ｔ３までローレベルを維持する。また、時刻ｔ１になると、ｉ－１行目の走査線Ｓｉ－１がハイレベルに変化するので、トランジスタＴ３がターンオンする。このため、ｉ－１行目の選択期間において、上記第１の実施形態と同様に予備充電が行われる。
　時刻ｔ２になると、ｉ－１行目の走査線Ｓｉ－１がローレベルに変化するので、トランジスタＴ３がターンオフする。また、ｉ行目の走査線Ｓｉがハイレベルに変化するので、トランジスタＴ２がターンオンする。このため、ｉ行目の選択期間において、上記第１の実施形態と同様にコンデンサＣ１が上記式（１）で与えられるゲート－ソース間電圧Ｖｇｓに充電される。
　時刻ｔ３になると、ｉ行目の走査線Ｓｉがローレベルに変化するので、トランジスタＴ２がターンオフする。このため、コンデンサＣ１が保持するゲート－ソース間電圧Ｖｇｓが上記式（１）に示される値に確定する。また、時刻ｔ３になると、ｉ行目のエミッション線ＥＭｉがハイレベルに変化するので、トランジスタＴ１のソース端子と有機ＥＬ素子ＯＬＥＤのアノード端子とが電気的に互いに接続され、トランジスタＴ１のドレイン端子とハイレベル電源線ＥＬＶＤＤとが電気的に互いに接続される。これにより、トランジスタＴ１は、上記式（２）で与えられる駆動電流Ｉｏｌｅｄを有機ＥＬ素子ＯＬＥＤに供給する。
　＜２．４　効果＞
　本実施形態によれば、トランジスタＴ４，Ｔ５が設けられることにより、予備充電期間および本充電期間において、トランジスタＴ１のソース端子と有機ＥＬ素子ＯＬＥＤのアノード端子とが電気的に互いに切り離される共にトランジスタＴ１のドレイン端子とハイレベル電源線ＥＬＶＤＤとが電気的に互いに切り離される。このため、トランジスタＴ１による有機ＥＬ素子ＯＬＥＤへの駆動電流Ｉｏｌｅｄの供給が停止する。これにより、予備充電期間および本充電期間で生じ得る有機ＥＬ素子ＯＬＥＤの異常発光を抑制することができる。また、トランジスタＴ４，Ｔ５の双方を使用することにより、トランジスタＴ１による有機ＥＬ素子ＯＬＥＤへの駆動電流Ｉｏｌｅｄの供給が確実に停止する。したがって、有機ＥＬ素子ＯＬＥＤの異常発光を確実に抑制することができる。
　＜２．５　変形例＞
　図９は、上記第２の実施形態の変形例に係る画素回路１１の構成を示す回路図である。本変形例に係る画素回路１１は、図７に示す画素回路１１からトランジスタＴ５を除いたものである。このため、トランジスタＴ１のドレイン端子はハイレベル電源線ＥＬＶＤＤに接続されている。なお、本変形に係る画素回路１１のその他の構成は、上記第２の実施形態におけるものと同様である。また、本変形に係る画素回路１１の動作は、上記第２の実施形態におけるものと同様である。
　本変形例によれば、トランジスタＴ５を設けることなく簡易な回路構成で有機ＥＬ素子ＯＬＥＤの異常発光を抑制することができる。
　＜３．第３の実施形態＞
　＜３．１　画素回路＞
　図１０は、本発明の第３の実施形態に係るｉ行ｊ列目の画素回路１１の構成を示す回路図である。本実施形態に係る画素回路１１は、図２に示す画素回路１１にトランジスタＴ６を追加したものである。本実施形態では、トランジスタＴ３，Ｔ６の一方が第２入力トランジスタであり、他方が第３入力トランジスタである。トランジスタＴ６はｎチャネル型のＴＦＴであり、その種類は特に限定されるものではないが、例えばＩＧＺＯ－ＴＦＴに代表される酸化物ＴＦＴ、微結晶シリコンＴＦＴ、またはアモルファスシリコンＴＦＴなどである。また、トランジスタＴ６はＣＧＳ－ＴＦＴなどであっても良い。トランジスタＴ６は、トランジスタＴ３のゲート端子が接続されたｉ－１行目の走査線Ｓｉ－１に先行する走査線であるｉ－ｋ行目（ｋは２以上の自然数）の走査線Ｓｉ－ｋにゲート端子が接続され、データ線ＤｊとトランジスタＴ１のゲート端子との間に設けられている。ここで、「先行する走査線」とは、選択される順が先行する走査線を意味する。なお、本実施形態に係る画素回路１１のその他の構成は、上記第１の実施形態におけるものと同様である。
　＜３．２　動作＞
　図１１は、図１０に示す画素回路１１の動作を説明するためのタイミングチャートである。ここではｋ＝２としている。図１１と後述の図１２（Ａ）および図１２（Ｂ）とでは、時刻ｔ１～ｔ２はｉ－２行目の選択期間であると共に、ｉ行目の画素回路１１において１回目の予備充電を行うための期間（以下「第１予備充電期間」という。）である。また、時刻ｔ２～ｔ３はｉ－１行目の走査線Ｓｉ－１の選択期間であると共に、ｉ行目の画素回路１１において２回目の予備充電を行うための期間（以下「第２予備充電期間」という。）である。また、時刻ｔ３～ｔ４はｉ行目の走査線Ｓｉの選択期間であると共に、ｉ行目の本充電期間である。以下、本実施形態に係る画素回路１１の動作のうち、上記第１の実施形態と同様の動作については適宜説明を省略する。
　時刻ｔ１以前では、ｉ－２～ｉ行目の走査線Ｓｉ－２～Ｓｉがローレベルになっている。このとき、トランジスタＴ２，Ｔ３，Ｔ６がオフ状態になっているので、ゲートノードＶＧの電位は初期レベルを維持している。トランジスタＴ１は初期レベルに応じた駆動電流を有機ＥＬ素子ＯＬＥＤに供給し、有機ＥＬ素子ＯＬＥＤはその駆動電流に応じた輝度で発光している。
　時刻ｔ１になると、ｉ－２行目の走査線Ｓｉ－２がハイレベルに変化するので、トランジスタＴ６がターンオンする。このため、データ線ＤｊおよびトランジスタＴ６を介してｉ－２行目のデータ電圧Ｖｄａｔａｉ－２がゲートノードＶＧに供給される。その後、時刻ｔ２までの期間に、ゲートノードＶＧの電位がｉ－２行目のデータ電圧Ｖｄａｔａｉ－２に応じて変化する。このとき、コンデンサＣ１は、ゲートノードＶＧの電位とトランジスタＴ１のソース電位との差であるゲート－ソース間電圧Ｖｇｓに充電される。このようにして、本実施形態では、ｉ行目の画素回路１１においてｉ－２行目の選択期間に１回目の予備充電が行われる。このような予備充電により、ゲートノードＶＧの電位は、ｉ行目の選択期間において達するべき目標レベル（Ｖｄａｔａｉ）に近づく。
　時刻ｔ２になると、ｉ－２行目の走査線Ｓｉ－２がローレベルに変化するので、トランジスタＴ６がターンオフする。また、ｉ－１行目の走査線Ｓｉ－１がハイレベルに変化するので、トランジスタＴ３がターンオンする。このため、ｉ－１行目の選択期間において、上記第１の実施形態と同様の予備充電（ただし、本実施形態では２回目の予備充電である。）が行われる。このように、本実施形態では、ｉ－２行目の選択期間（第１予備充電期間）およびｉ－１行目の選択期間（第２予備充電期間）のそれぞれにおいて予備充電が行われる、すなわち、合計２回の予備充電が行われる。
　時刻ｔ３になると、ｉ－１行目の走査線Ｓｉ－１がローレベルに変化するので、トランジスタＴ３がターンオフする。また、ｉ行目の走査線Ｓｉがハイレベルに変化するので、トランジスタＴ２がターンオンする。このため、ｉ行目の選択期間において、上記第１の実施形態と同様にコンデンサＣ１が上記式（１）で与えられるゲート－ソース間電圧Ｖｇｓに充電される。
　時刻ｔ４になると、ｉ行目の走査線Ｓｉがローレベルに変化するので、トランジスタＴ２がターンオフする。このため、コンデンサＣ１が保持するゲート－ソース間電圧Ｖｇｓが上記式（１）に示される値に確定する。これにより、トランジスタＴ１は、上記式（２）で与えられる駆動電流Ｉｏｌｅｄを有機ＥＬ素子ＯＬＥＤに供給する。
　＜３．３　予備充電＞
　図１２は、上記参考従来例と本実施形態とを比較するためのタイミングチャートである。より詳細には、図１２（Ａ）は上記参考従来例の動作を説明するためのタイミングチャートであり、図１２（Ｂ）は本実施形態における予備充電の動作を説明するためのタイミングチャートである。図示の便宜上、図１２（Ａ）および図１２（Ｂ）ではゲートノードＶＧの波形鈍りを省略している。図１２（Ａ）は上記図４（Ａ）と同様であるので、ここでは上記参考従来例の動作の説明を省略する。なお、上記図４（Ａ）における時刻ｔ１，ｔ２，ｔ３はそれぞれ、図１２（Ａ）における時刻ｔ２，ｔ３，ｔ４に相当する。
　本実施形態では、図１２（Ｂ）に示すように、ｉ－２行目の選択期間およびｉ－１行目の選択期間においてそれぞれ１回目および２回目の予備充電が行われる。上述のように、一般的な画像（例えば自然画など）では隣接画素が互いに類似しているので、列方向に隣接する２つの画素回路１１では、コンデンサＣ１に供給すべきデータ電圧が互いに類似している。すなわち、ｉ－１行目，ｉ行目のデータ電圧Ｖｄａｔａｉ－１，Ｖｄａｔａｉは互いに類似している。また、ｉ－２行目，ｉ－１行目のデータ電圧Ｖｄａｔａｉ－２，Ｖｄａｔａｉ－１も互いに類似している。このため、ｉ－２行目の選択期間において予備充電が行われることにより、ゲートノードＶＧ電位は、Ｖｄａｔａｉ－１に近いレベルになる。具体的には、ゲートノードＶＧ電位がＶｄａｔａｉ－２になるか、またはＶｄａｔａｉ－２に近いレベルになる。以下、本実施形態に関する説明では、ｉ－２行目の選択期間においてゲートノードＶＧ電位がＶｄａｔａｉ－２になるものとして説明する。
　その後、ｉ－１行目の選択期間において予備充電が行われることにより、ゲートノードＶＧ電位は、ｉ行目の選択期間において達するべき目標レベル（Ｖｄａｔａｉ）に近いレベルになる。具体的には、ゲートノードＶＧ電位がＶｄａｔａｉ－１になるか、またはＶｄａｔａｉ－１に近いにレベルになる。なお、本実施形態では、上述のようにｉ－２行目の選択期間においても予備充電が行われるので、ｉ－１行目の選択期間ではゲートノードＶＧ電位をより確実にＶｄａｔａｉ－１に近づけることができる。
　その後、ｉ行目の選択期間において、ｉ行目のデータ電圧ＶｄａｔａｉがゲートノードＶＧに供給される。上記参考従来例と異なり、本実施形態では、シフト電位ΔＶは目標レベルであるＶｄａｔａｉと、Ｖｄａｔａｉに近いＶｄａｔａｉ－１との差であるので、比較的小さな値になる。さらに、本実施形態では、上記第１の実施形態と異なり、ｉ－２行目の選択期間においても予備充電が行われるので、ｉ行目の走査線Ｓｉの選択期間の開始時点（時刻ｔ３）でのゲートノードＶＧが確実にＶｄａｔａｉ－１になる。このため、本実施形態では、上記第１の実施形態に比べてシフト電位ΔＶがさらに小さくなる。これにより、上記第１の実施形態に比べて上記式（３）に示される充電時間Ｔがさらに短くなる。したがって、トランジスタＴ２の移動度が低い場合またはｉ行目の選択期間を十分に確保できない場合であっても、ゲートノードＶＧの電位はさらに容易に目標レベルに達する。
　図１３は、上記参考従来例と上記第１の実施形態と本実施形態とを比較したシミュレーション結果を示す図である。図１３に示すように、第１予備充電期間および第２予備充電期間でそれぞれ１回目および２回目の予備充電を行う本実施形態では、上記参考従来例に比べて充電時間Ｔが短くなる（約２５％程度になる。）と共に、予備充電を１回のみ行う上記第１の実施形態に比べて充電時間Ｔが短くなる（約５０％程度になる。）。
　＜３．４　効果＞
　トランジスタＴ６，Ｔ３を使用して、第１，第２予備充電期間でそれぞれ予備充電が行われる。このため、コンデンサＣ１に充電されるゲートーソース間電圧Ｖｇｓが所望の値により近づく。これにより、表示品位をさらに向上させることができる。本実施形態では、ｋ＝２である例を挙げて説明したが、ｋが３以上の場合でも、本実施形態と同様かまたは本実施形態に近い効果を奏することができる。
　＜４．第４の実施形態＞
　本発明の第４の実施形態について説明する前に、上記参考従来例において、各走査線の選択期間を２Ｈ期間とし、連続する走査線間で選択期間を１Ｈ期間重複させて予備充電を行う態様（以下「参考従来例において予備充電を行う態様」という。）について説明する。図１４は、上記参考従来例において予備充電を行う態様の動作を説明するための図である。図１４に示すゲートノードＶＧの波形は、ｉ行ｊ列目の画素回路１１におけるゲートノードＶＧの電位を表す。なお、図示の便宜上ゲートノードＶＧの波形鈍りを省略している。図１４において、時刻ｔ１～ｔ３はｉ－３行目の走選択期間であり、時刻ｔ２～ｔ４はｉ－２行目の選択期間であり、時刻ｔ３～ｔ５はｉ－１行目の選択期間であり、時刻ｔ４～ｔ６はｉ行目の選択期間であり、時刻ｔ５～ｔ７はｉ＋１行目の選択期間である。各行の選択期間のうち、前半の１Ｈ期間は予備充電期間であり、後半の１Ｈ期間は本充電期間である。
　ここで、１行毎に白・黒・白…が順に並んだストライプ表示を行う場合を考える。図１４では、ｉ－３行目，ｉ－１行目，ｉ＋１行目のデータ電圧のそれぞれは白表示を行うための輝度（最大輝度）に対応するデータ電圧（以下「白データ電圧」といい、符号Ｖｗで表す。）であり、ｉ－２行目，ｉ行目のデータ電圧のそれぞれは黒表示を行うための輝度（最小輝度）に対応するデータ電圧（以下「黒データ電圧」といい、符号Ｖｂで表す。）であるとする。
　時刻ｔ４以前では、ゲートノードＶＧの電位は初期レベルを維持している。時刻ｔ４～ｔ５であるｉ行目の予備充電期間では、トランジスタＴ２を介してｉ－１行目の白データ電圧ＶｗがゲートノードＶＧに供給され、当該白データ電圧Ｖｗに応じてゲートノードＶＧの電位が変化する。具体的には、ゲートノードＶＧの電位がＶｗになるか、またはＶｗに近いレベルになる。時刻ｔ５～ｔ６であるｉ行目の本充電期間では、トランジスタＴ２を介してｉ行目の黒データＶｂがゲートノードＶＧに供給され、当該黒データＶｂに応じてゲートノードＶＧの電位が変化する。このとき、シフト電位ΔＶは、最大データ電圧である白データ電圧Ｖｗと最小データ電圧である黒データ電圧ＶｂまたはＶｂに近いレベルとの差になるので、上記式（３）に示される充電時間Ｔが長くなる。このため、ゲートノードＶＧの電位が目標レベルに到達することが困難になる。このように、参考従来例において予備充電を行う態様で１行毎に白・黒・白…が順に並んだストライプ表示を行うと、予備充電期間において、本充電期間にゲートノードＶＧの電位が達するべき目標レベルに逆行する方向にゲートノードＶＧの電位が変化する。このため、予備充電の効果が得られない。
　＜４．１　画素回路および動作＞
　図１５は、本発明の第４の実施形態に係るｉ行ｊ列目の画素回路１１の構成を示す回路図である。本実施形態に係る画素回路１１は、トランジスタＴ３のゲート端子がｉ－１行目の走査線Ｓｉ－１ではなくｉ－２行目の走査線Ｓｉ－２に接続されていることを除き、図２に示す画素回路１１と同様の構成である。
　図１６は、図１５に示す画素回路１１の動作を説明するための図である。図１６において、時刻ｔ１～ｔ２はｉ－２行目の予備充電期間であり、時刻ｔ２～ｔ３はｉ－３行目の本充電期間およびｉ－１行目の予備充電期間であり、時刻ｔ３～ｔ４はｉ－２行目の本充電期間およびｉ行目の予備充電期間であり、時刻ｔ４～ｔ５はｉ－１行目の本充電期間およびｉ＋１行目の予備充電期間であり、時刻ｔ５～ｔ６はｉ行目の本充電期間であり、時刻ｔ６～ｔ７はｉ＋１行目の本充電期間である。ここでは、図１４に示す例と同様に、１行毎に白・黒・白…が順に並んだストライプ表示を行う場合を考える。
　時刻ｔ３以前では、ゲートノードＶＧの電位は初期レベルを維持している。時刻ｔ３～ｔ４であるｉ行目の予備充電期間では、トランジスタＴ３を介してｉ－２行目の黒データ電圧ＶｂがゲートノードＶＧに供給され、当該黒データ電圧Ｖｂに応じてゲートノードＶＧの電位が変化する。具体的には、ゲートノードＶＧの電位がＶｂになるか、またはＶｂに近いレベルになる。時刻ｔ４～ｔ５では、トランジスタＴ２，Ｔ３がオフ状態であるので、ゲートノードＶＧの電位は変化しない。時刻ｔ５～ｔ６であるｉ行目の本充電期間では、トランジスタＴ２を介してｉ行目の黒データ電圧ＶｂがゲートノードＶＧに供給され、当該黒データ電圧Ｖｂに応じてゲートノードＶＧの電位が変化する。このとき、シフト電位ΔＶは、黒データ電圧ＶｂまたはＶｂに近いレベルと、黒データ電圧Ｖｂとの差になる。すなわち、シフト電位ΔＶは極めて小さい値になる。このため、参考従来例において予備充電を行う態様に比べて、上記式（３）に示される充電時間Ｔが十分に短くなる。
　＜４．２　効果＞
　本実施形態によれば、ｉ－２行目の走査線Ｓｉ－２にゲート端子が接続されたトランジスタＴ３を使用することにより、参考従来例において予備充電を行う態様では予備充電の効果を得られない表示を行う場合であっても、充電時間Ｔを十分に短くすることができる。また、トランジスタＴ３を使用することにより、連続する走査線間で選択期間を１Ｈ期間重複させるなどの走査ドライバ４０の特殊な動作を行うことなく、ｎ本の走査線Ｓ１～Ｓｎを順次選択する一般的な動作で予備充電を行うことができる。なお、１行毎に白・黒・白…が順に並んだストライプ表示を行う場合に限らず、列方向において一定周期でパターンが変化する画像を表示する場合であれば、トランジスタＴ３のゲート端子の接続先となる走査線を適切に設定することにより、本実施形態と同様の効果を奏することができる。
　＜５．その他＞
　本発明は、上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。例えば、上記第１，第２の実施形態では、トランジスタＴ３のゲート端子の接続先を直前の走査線としているが、その接続先が先行する走査線であっても良い。
　また、上記第３の実施形態でも、トランジスタＴ３のゲート端子の接続先を直前の走査線としているが、その接続先が先行する走査線であっても良い。ただしこの場合、トランジスタＴ３のゲート端子の接続先の走査線と、トランジスタＴ６のゲート端子の接続先の走査線とを互いに異ならせる必要がある。
　また、上記第２の実施形態の変形例では、トランジスタＴ４，Ｔ５のうちトランジスタＴ４のみを使用しているが、トランジスタＴ４，Ｔ５のうちトランジスタＴ５のみを使用しても良い。
　また、上記第３の実施形態において、ゲート端子の接続先の走査線が互いに異なるトランジスタＴ６を２個以上設けるようにしても良い。ただしこの場合、トランジスタＴ３のゲート端子の接続先の走査線と、各トランジスタＴ６のゲート端子の接続先の走査線とを互いに異ならせる必要がある。
　また、上記各実施形態では、画素回路１１内のトランジスタとしてｎチャネル型のトランジスタを使用しているが、ｐチャネル型のトランジスタを使用しても良い。
　また、上記各実施形態において、トランジスタＴ１の閾値電圧のばらつきを補償するための構成を追加しても良い。
　本発明は、有機ＥＬ（Electro Luminescence）素子などの電気光学素子を含む画素回路、それを備える表示装置、およびその表示装置の駆動方法に適用することができる。
１…有機ＥＬ表示装置
１０…表示部
１１…画素回路
２０…表示制御回路
３０…ソースドライバ（データ駆動部）
４０…走査ドライバ（走査駆動部）
Ｄ１～Ｄｍ…データ線
Ｓ１～Ｓｎ…走査線
ＥＭ１～ＥＭｎ…エミッション線
Ｔ１～Ｔ６…トランジスタ
Ｃ１…コンデンサ（駆動容量素子）
ＯＬＥＤ…有機ＥＬ素子（電気光学素子）
Ｖｄａｔａ…データ電圧
ＶＧ…ゲートノード

Claims (7)

  1. 　アクティブマトリクス型の表示装置内に、複数のデータ線のいずれかと順次選択される複数の走査線のいずれかとに対応して配置された画素回路であって、
    　電流で駆動される電気光学素子と、
    　前記電気光学素子と直列に設けられ、前記電気光学素子に供給すべき駆動電流を制御する駆動トランジスタと、
    　前記駆動トランジスタを制御するための電圧を保持する駆動容量素子と、
    　対応する走査線に制御端子が接続され、対応するデータ線と前記駆動容量素子との間に設けられた第１入力トランジスタと、
    　前記対応する走査線に先行する走査線に制御端子が接続され、前記対応するデータ線と前記駆動容量素子との間に設けられた第２入力トランジスタとを備えることを特徴とする、画素回路。
  2. 　前記第２入力トランジスタの前記制御端子は、前記対応する走査線の直前の走査線に接続されていることを特徴とする、請求項１に記載の画素回路。
  3. 　前記対応する走査線に先行し且つ前記第２入力トランジスタの前記制御端子に接続された走査線と異なる走査線に制御端子が接続され、前記対応するデータ線と前記駆動容量素子との間に設けられた第３入力トランジスタをさらに備えることを特徴とする、請求項１に記載の画素回路。
  4. 　前記電気光学素子と直列に設けられ、前記第１入力トランジスタの前記制御端子および前記第２入力トランジスタの前記制御端子のいずれかに接続された走査線が選択されているときにオフ状態になる発光制御トランジスタをさらに備えることを特徴とする、請求項１に記載の画素回路。
  5. 　前記第１入力トランジスタは、酸化物半導体、微結晶シリコン、またはアモルファスシリコンによりチャネル層が形成された薄膜トランジスタであることを特徴とする、請求項１に記載の画素回路。
  6. 　請求項１から５までのいずれか１項に記載の画素回路と、
    　前記複数の走査線を順次選択する走査駆動部とを備えることを特徴とする、アクティブマトリクス型の表示装置。
  7. 　複数のデータ線と、複数の走査線と、前記複数のデータ線および前記複数の走査線に対応して配置された複数の画素回路とを含む表示部を備え、前記画素回路は、電流で駆動される電気光学素子と、前記電気光学素子と直列に設けられ、前記電気光学素子に供給すべき駆動電流を制御する駆動トランジスタと、前記駆動トランジスタを制御するための電圧を保持する駆動容量素子とを含む、アクティブマトリクス型の表示装置の駆動方法であって、
    　前記複数の走査線を順次選択する走査ステップと、
    　前記画素回路に対応する走査線の選択に応じて、前記画素回路に対応するデータ線と前記駆動容量素子とを電気的に互いに接続する第１入力ステップと、
    　前記画素回路に対応する走査線に先行する走査線の選択に応じて、前記画素回路に対応するデータ線と前記駆動容量素子とを電気的に互いに接続する第２入力ステップとを備えることを特徴とする、駆動方法。
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