JP2002311921A - 表示装置およびその駆動方法 - Google Patents

表示装置およびその駆動方法

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JP2002311921A JP2001120795A JP2001120795A JP2002311921A JP 2002311921 A JP2002311921 A JP 2002311921A JP 2001120795 A JP2001120795 A JP 2001120795A JP 2001120795 A JP2001120795 A JP 2001120795A JP 2002311921 A JP2002311921 A JP 2002311921A
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    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals

Abstract

(57)【要約】 【課題】 走査速度を１フィールドの一回走査と同じ速
度にしたまま、ＰＷＭを実現する。 【解決手段】 表示装置の駆動方法において、ｎ個のビ
ットで示される諧調表示が各画素においてなされ、それ
ぞれの各画素の前記諧調表示は、前記複数ビットのうち
最上位のビットから最下位ビットに及ぶ各２値化情報を
時間の経過とともに順次書き換えられ、この際に、書き
込む情報が最下位ビットから数えてｉ（≠ｎ）番目のビ
ットの２値化情報である場合に、その前に書き込まれた
２値化情報に対してほぼ（２i-1×係数）の時間隔たり
があるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は表示装置およびその
駆動方法に係り、たとえばアクティブ・マトリクス型と
称される液晶表示装置およびその駆動方法に関する。
【０００２】
【従来の技術】アクティブ・マトリクス型の液晶表示装
置は、液晶を介して対向配置された基板のうち一方の基
板の液晶側の面に、そのｘ方向に延在されｙ方向に並設
されるゲート信号線とＹ方向に延在されｘ方向に並設さ
れるドレイン信号線とで囲まれる領域を画素領域（画
素）とし、この画素領域に片側のゲート信号線からの走
査信号によって作動するスイッチング素子と、このスイ
ッチング素子を介して片側のドレイン信号線からの映像
信号が供給される画素電極を備えて構成されている。
【０００３】走査信号により各ゲート信号線を順次選択
し、その選択のタイミングに合わせて各ドレイン信号線
に映像信号を供給することにより、画素領域の集合体で
ある液晶表示部に画像を表示させることができる。そし
て、このような液晶表示装置において、各画素に諧調を
表示するための手段としてはいくつかの方法がある。
【０００４】まず、表示したい諧調に合わせて、画素に
印加する電圧を変える方法であり、現状のＴＦＴ等を用
いた液晶表示装置ではこの方法が一般的である。他の手
法の１つに、画素に加える電圧は一定にしておいて、そ
の印加時間を変調することにより諧調表示を行ういわゆ
るＰＷＭ（Pulse Width Modulation）がある。
【０００５】
【発明が解決しようとする課題】しかし、ＰＷＭの実現
方法に関しては、従来より多くの提案がなされ一部は実
施されているが、いずれも１フィールドと呼ばれる１画
面の書き込み時間を何らかの形でより高速に走査が行わ
れるようにサブフィールドに分解する方法が採られてい
る。
【０００６】たとえば各ビット毎にサブフィールドに分
解する方法を考えると、一例として、サブフィールドの
時間を固定する方法がある。たとえば６ビットの場合、
６ビット目（最大ビット）のパルス幅をサブフィールド
にとると、５ビット目はサブフィールド内にて１／２が
無駄時間、４ビット目はサブフィールド内にて３／４が
無駄時間、５ビット目はサブフィールド内にて７／８が
無駄時間、……といった具合に無駄時間が多くなる。
【０００７】逆に、サブフィールドを各ビットの必要時
間に合わせて変えるものとすると、１フィールド時間を
１とすると、６ビット目のサブフィールド時間は１／
２、５ビット目のサブフィールド時間は１／４、……、
１ビット目のサブフィールド時間は１／６４となる。す
なわち、１ビット目のデータを書き込むために、画面走
査速度および入力信号処理回路の速度を６４倍にする必
要が生じることになる。
【０００８】本発明は、このような事情に基づいてなさ
れたもので、その目的は、走査速度を１フィールドの一
回走査と同じ速度にしたまま、ＰＷＭを実現できる液晶
表示装置およびその駆動方法を提供することにある。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】手段１．本発明による表示装置の駆動方法
は、たとえば、複数ビットで示される諧調表示が各画素
においてなされ、それぞれの各画素の前記諧調表示は、
前記複数ビットのうち最上位のビットから最下位ビット
におよぶ各２値化情報をそれぞれ書き込み時間を順次狭
めて書き込むことを特徴とするものである。
【００１１】手段２．本発明による表示装置の駆動方法
は、たとえば、ｎ個のビットで示される諧調表示が各画
素においてなされ、それぞれの各画素の前記諧調表示
は、前記複数ビットのうち最上位のビットから最下位ビ
ットに及ぶ各２値化情報を時間の経過とともに順次書き
換えられ、この際に、書き込む情報が最下位ビットから
数えてｉ（≠ｎ）番目のビットの２値化情報である場合
に、その前に書き込まれた２値化情報に対してほぼ（２
i-1×係数）の時間隔たりがあることを特徴とするもの
である。
【００１２】手段３．本発明による表示装置の駆動方法
は、たとえば、マトリクス状に配置された各画素に、そ
の一方向に配列された画素群を選択するとともに、これ
ら選択された画素群の各画素のそれぞれに映像信号を供
給し、該映像信号は諧調を示すｎ個のビットのうちの１
ビットに相当する２値化信号であって、その１フィール
ド期間を複数の単位基本基本走査期間に割り当て、その
一単位基本走査期間内にｎ個の画素群をほぼ２n-1：２
n-2：２n-3：……の割合で離間させたものを順次選択さ
せ、その後、この選択方向と逆の方向に前記各画素群に
隣接する他のｎ個の画素群を次の単位基本走査期間で順
次選択させ、これを繰り返すとともに、前記各単位基本
走査期間毎に、最初に選択された画素群に諧調を示すｎ
個のビットのうちｎ番目のビットの２値化信号を、次に
選択された画素群に諧調を示す（ｎ−１）個のビットの
うちｎ番目のビットの２値化信号を、次に選択された画
素群に諧調を示す（ｎ−２）個のビットのうちｎ番目の
ビットの２値化信号をというように供給することを特徴
とするものである。
【００１３】手段４．本発明による表示装置の駆動方法
は、たとえば、マトリクス状に配置された各画素に、そ
の一方向に配列された画素群を選択するとともに、これ
ら選択された画素群の各画素のそれぞれに映像信号を供
給し、該映像信号は諧調を示すｎ個のビットのうちの１
ビットに相当する２値化信号であって、前記画素群の選
択は、その一の画素群に対してほぼ２n-1×係数に相当
する群数だけ離間された画素群、この画素群に対してほ
ぼ２n-2×係数に相当する群数だけ離間された画素群、
この画素群に対してほぼ２n-3×係数に相当する群数だ
け離間された画素群というようにそれらｎ個の画素群の
順次走査によって行うとともに、この際、最初に選択さ
れた画素群の各画素にはその諧調を示すｎ個のビットの
うち最下位のビットから数えてｎ番目に相当する２値化
信号を、次に選択された画素群の各画素群の各画素には
その諧調を示すｎ個のビットのうち最下位のビットから
数えてｎ−１番目に相当する２値化信号を、次に選択さ
れた画素群の各画素群の各画素にはその諧調を示すｎ個
のビットのうち最下位のビットから数えてｎ−２番目に
相当する２値化信号をそれぞれ供給し、かつ、前記ｎ個
の画素群の選択の後、それら各画素群の走査方向と逆の
方向側に隣接する他のｎ個の画素群を選択して、上述と
同様に２値化信号を供給することを特徴とするものであ
る。
【００１４】手段５．本発明による液晶表示装置は、た
とえば、マトリクス状に配置された各画素に、その一方
向に配列された画素群を選択するとともに、これら選択
された画素群の各画素のそれぞれにｎ個のビットで諧調
を示す映像信号を供給する表示装置であって、その１フ
ィールド期間を複数の単位基本基本走査期間に割り当
て、その一単位基本走査期間内にｎ個の画素群をほぼ２
n-1：２n-2：２n-3：……の割合で離間させたものを順
次選択させ、その後、この選択方向と逆の方向に前記各
画素群に隣接する他のｎ個の画素群を次の単位基本走査
期間で順次選択させ、これを繰り返すと走査駆動回路
と、前記各単位基本走査期間毎に、最初に選択された画
素群に諧調を示すｎ個のビットのうちｎ番目のビットの
２値化信号を、次に選択された画素群に諧調を示す（ｎ
−１）個のビットのうちｎ番目のビットの２値化信号
を、次に選択された画素群に諧調を示す（ｎ−２）個の
ビットのうちｎ番目のビットの２値化信号をというよう
に前記ドレイン信号線に供給する映像信号駆動回路を、
備えることを特徴とするものである。
【００１５】手段６．本発明による液晶表示装置は、た
とえば液晶を介して対向配置された基板のうち一方の基
板の液晶側の面に、一方向に延在され該一方向と交差す
る方向に並設されるゲート信号線とこのゲート信号線と
交差して並設されるドレイン信号線とで囲まれる領域を
画素領域とし、この画素領域に片側のゲート信号線から
の走査信号によって作動するスイッチング素子と、この
スイッチング素子を介して片側のドレイン信号線からの
映像信号が供給される画素電極を備え、ｎ個のビットで
各画素の諧調を示す表示データが入力されるものであっ
て、前記各ゲート信号線のうちその並設方向のうち一方
の方向にほぼ２n-1、２n-2、２ n-3、……の値に係数を
かけた値に対応させて順次離間された複数のゲート信号
線を単位走査期間で順次走査させ、次の単位走査期間で
前記複数の各ゲート信号線に対して前記並設方向のうち
他方の方向に隣接する他の複数のゲート信号線を同様に
走査させ、これを繰り返す走査駆動回路と、前記各単位
走査期間における各ゲート信号線の順次走査のそれぞれ
のタイミングに合わせて前記ｎ個のビットのうち最上位
のビットから最下位のビットにかけての２値化信号をド
レイン信号線に供給し、これを繰り返す映像信号駆動回
路と、を具備することを特徴とするものである。
【００１６】手段７．本発明による液晶表示装置は、た
とえば、液晶を介して対向配置された基板のうち一方の
基板の液晶側の面に、一方向に延在され該一方向と交差
する方向に並設されるゲート信号線とこのゲート信号線
と交差して並設されるドレイン信号線とで囲まれる領域
を画素領域とし、この画素領域に片側のゲート信号線か
らの走査信号によって作動するスイッチング素子と、こ
のスイッチング素子を介して片側のドレイン信号線から
の映像信号が供給される画素電極を備え、ｎ個のビット
で各画素の諧調を示す表示データがフレームメモリから
入力されるものであって、前記各ゲート信号線のうちそ
の並設方向のうち一方の方向にほぼ２n-1、２n-2、２
n-3、……の値に係数をかけた値に対応させて順次離間
された複数のゲート信号線を単位走査期間で順次走査さ
せ、次の単位走査期間で前記複数の各ゲート信号線に対
して前記並設方向のうち他方の方向に隣接する他の複数
のゲート信号線を同様に走査させ、これを繰り返す走査
駆動回路と、前記各単位走査期間における各ゲート信号
線の順次走査のそれぞれのタイミングに合わせて前記ｎ
個のビットのうち最上位のビットから最下位のビットに
かけての２値化信号をドレイン信号線に供給し、これを
繰り返す映像信号駆動回路と、を具備し、前記フレーム
メモリは、前記各画素と対応するセルに各画素に書き込
もうとするｎビットの諧調を示す情報が格納され、前記
各単位走査期間に走査する前記ゲート信号線に対応する
セル列において、その走査する順番に応じて対応する画
素の前記ｎビットの諧調を示す情報のうち最上位ビット
の２値化信号から最下位ビットの２値信号を前記映像信
号駆動回路へ出力させることを特徴とするものである。
【００１７】手段８．本発明による液晶表示装置は、た
とえば、手段６あるいは７において、走査駆動回路およ
び映像信号駆動回路はゲート信号線およびドレイン信号
線が形成された基板上に形成されていることを特徴とす
るものである。
【００１８】
【発明の実施の形態】以下、本発明による液晶表示装置
の実施例を図面を用いて説明する。
【００１９】［実施例１］図４は、本発明による液晶表
示装置の液晶表示パネルを示した図である。液晶を介し
て互いに対向配置される一対の透明基板ＳＵＢ１、ＳＵ
Ｂ２があり、該液晶は一方の透明基板ＳＵＢ１に対する
他方の透明基板ＳＵＢ２の固定を兼ねるシール材ＳＬに
よって封入されている。
【００２０】シール材ＳＬによって囲まれた前記一方の
透明基板ＳＵＢ１の液晶側の面には、そのｘ方向に延在
しｙ方向に並設されたゲート信号線ＧＬとｙ方向に延在
しｙ方向に並設されたドレイン信号線ＤＬとが形成され
ている。
【００２１】各ゲート信号線ＧＬと各ドレイン信号線Ｄ
Ｌとで囲まれた領域は画素領域を構成するとともに、こ
れら各画素領域のマトリクス状の集合体は液晶表示部Ａ
Ｒを構成するようになっている。
【００２２】各画素領域には、その片側のゲート信号線
ＧＬからの走査信号によって作動される薄膜トランジス
タＴＦＴと、この薄膜トランジスタＴＦＴを介して片側
のドレイン信号線ＤＬからの映像信号が供給される画素
電極ＰＸが形成されている。
【００２３】この画素電極ＰＸは、他方の透明基板ＳＵ
Ｂ２側に形成した対向電極との間に電界を発生させ、こ
の電界によって液晶の光透過率を制御させるようになっ
ている。
【００２４】また、前記画素電極ＰＸとこの画素電極Ｐ
Ｘを駆動させるためのゲート信号線ＧＬとは異なる他の
片側のゲート信号線ＧＬとの間には容量素子Ｃａｄｄが
形成されている。この容量素子Ｃａｄｄは画素電極ＰＸ
に映像信号が供給された場合にそれを長く蓄積させるた
めにある。
【００２５】前記ゲート信号線ＧＬのそれぞれの一端は
前記シール材ＳＬを超えて延在され、その延在端は垂直
走査駆動回路Ｖの出力端子が接続される端子を構成する
ようになっている。また、前記垂直走査駆動回路Ｖの入
力端子は液晶表示パネルの外部に配置されたプリント基
板からの信号が入力されるようになっている。
【００２６】垂直走査駆動回路Ｖは複数個の半導体装置
からなり、互いに隣接する複数のゲート信号線ＧＬ同士
がグループ化され、これら各グループ毎に一個の垂直走
査駆動回路Ｖがあてがわれるようになっている。
【００２７】同様に、前記ドレイン信号線ＤＬのそれぞ
れの一端は前記シール材ＳＬを超えて延在され、その延
在端は映像信号駆動回路Ｈｅの出力端子が接続される端
子を構成するようになっている。また、前記映像信号駆
動回路Ｈｅの入力端子は液晶表示パネルの外部に配置さ
れたプリント基板からの信号が入力されるようになって
いる。
【００２８】この映像信号駆動回路Ｈｅも複数個の半導
体装置からなり、互いに隣接する複数のドレイン信号線
ＤＬどおしがグループ化され、これら各グループ毎に一
個の映像信号駆動回路Ｈｅがあてがわれるようになって
いる。
【００２９】前記各ゲート信号線には、前記垂直走査回
路Ｖからの走査信号によって該ゲート信号線ＧＬの１つ
が選択するようになっており、このタイミングに合わせ
て、各ドレイン信号線には前記映像信号駆動回路Ｈｅか
ら映像信号が供給されるようになっている。
【００３０】ここで、各画素に表示される諧調はたとえ
ば３ビットの情報（データ）からなることを前提とし
て、前記垂直走査回路Ｖから各ゲート信号線ＧＬへの走
査信号の供給手順と、それにともない映像信号駆動回路
Ｈｅから各ドレイン信号線ＤＬへ供給される映像信号に
ついて、図１ないし図３を用いて説明する。
【００３１】まず、図１は、単位基本走査期間内に選択
されるゲート信号線ＧＬを示している。ここで、単位基
本走査期間とは、１フィールド時間をＴで割った値で、
この期間内に選択されるゲート信号線ＧＬは同図に示す
ようにｉ番目のゲート信号ＧＬと、（ｉ−４Ｔ／７）番
目のゲート信号線ＧＬと、（ｉ−４Ｔ／７−２Ｔ／７）
番目のゲート信号線となっている。
【００３２】前記Ｔは、実際の画素の行数に、走査線帰
線期間（ブランキング期間）の時間を単位基本走査繰り
返し時間で割り、仮想の行数換算した行数を加えた値で
ある。
【００３３】以下の説明では、簡単のため、走査線帰線
期間は単位基本走査繰り返し時間の整数倍とし、Ｔは２
3−１、すなわち７の倍数とする。ここで、２3−１とな
るのは３ビット情報で８階調を形成でき、この８階調
は、０、１、２、３、４、５、６、７で表せるためであ
る。
【００３４】そして、これら各ゲート信号線ＧＬは、図
２に示すように、ｉ番目、（ｉ−４Ｔ／７）番目、（ｉ
−４Ｔ／７−２Ｔ／７）番目が、それぞれ、ｔ1からｔ2
の間、ｔ2からｔ3の間、ｔ3からｔ4の間に順次選択され
るようになっている。
【００３５】そして、次の単位基本走査期間では、前記
各ゲート信号線ＧＬの次段のゲート信号線が、すなわ
ち、（ｉ＋１）番目、（ｉ＋１−４Ｔ／７）番目、（ｉ
＋１−４Ｔ／７−２Ｔ／７）番目が、それぞれ、ｔ5か
らｔ6の間、ｔ6からｔ7の間、ｔ 7からｔ8の間に順次選
択されるようになっている。
【００３６】この垂直走査回路Ｖによる各ゲート信号線
ＧＬへの上述した走査信号の供給は、図１に示す外部処
理回路によって制御され、この外部処理回路からは前記
映像信号駆動回路Ｈｅへデータを送出し、前記走査信号
の供給のタイミングに合わせて各ドレイン信号線ＤＬに
映像信号を送出させている。
【００３７】ここで、前記外部処理回路には、標準的な
カラーＣＲ（陰極線管）のＲ、Ｇ、Ｂの入力に対応した
カラーデータが入力され、このカラーデータは、図３に
示すフィールドメモリＦＭに格納されるようになってい
る。このフィールドメモリＦＭは、前記液晶表示パネル
の各画素領域に対応したセルに該画素領域に書き込まれ
る画素情報が格納されるようになっている。
【００３８】フィールドメモリＦＭの各セルに格納され
る画素情報はこの実施例の場合３ビットの情報によって
その諧調が表せるようになっていることから、図３の場
合において、ｎ列目、ｉ番目のセル(液晶表示パネルに
おけるｎ列目、ｉ番目の画素領域に対応する)には
（１、０、１）の情報が格納されている。
【００３９】そして、やはり同図において、この場合、
格納されている情報は何でもよいが、ｎ列目、（１−４
Ｔ／７）番目のセルには（１、１、１）の情報が、ま
た、ｎ列目、（１−４Ｔ／７−２Ｔ／７）番目のセルに
は（０、０、０）の情報が格納されているとする。
【００４０】また、フィールドメモリＦＭにおける他の
セルにもそれに対応する液晶表示パネルの画素領域に書
き込まれる情報が格納されているが、図３ではそれを省
略している。
【００４１】このように情報が格納されたフィールドメ
モリＦＭからは、上述した単位基本走査期間（ｔ1〜
ｔ5）内において、すなわち、ｉ番目、（１−４Ｔ／
７）番目、（１−４Ｔ／７−２Ｔ／７）番目の各ゲート
信号線ＧＬが選択される期間内において、たとえばｎ列
目の情報に限っていえば、ｉ番目の情報（１、０、１）
のうち３ビット目の情報‘１’が、（１−４Ｔ／７）番
目の情報（１、１、１）のうち２ビット目の情報‘１’
が、（１−４Ｔ／７−２Ｔ／７）番目の情報（０、０、
０）のうち１ビット目の情報‘０’が順次映像信号駆動
回路Ｈｅに転送されている。なお、映像信号駆動回路Ｈ
ｅには、前記ｎ列目の情報に限らず、他の列の情報も同
様にして転送されている。
【００４２】これにより、前記単位基本走査期間（ｔ1
〜ｔ5）内において、ｉ番目のゲート信号線ＧＬが選択
された際には、前記映像信号駆動回路Ｈｅからドレイン
信号線ＤＬを介して前記‘１’の情報がｉ番目、ｎ列目
の画素領域の画素電極ＰＸに供給されることになる。そ
の後、（ｉ−４Ｔ／７）番目のゲート信号線ＧＬが選択
された際には、前記映像信号駆動回路Ｈｅからドレイン
信号線ＤＬを介して前記‘１’の情報が（ｉ−４Ｔ／
７）番目、ｎ列目の画素領域の画素電極ＰＸに供給され
ることになる。さらに、（ｉ−４Ｔ／７−２Ｔ／７）番
目のゲート信号線ＧＬが選択された際には、前記映像信
号駆動回路Ｈｅからドレイン信号線ＤＬを介して前記
‘０’の情報が（ｉ−４Ｔ／７−２Ｔ／７）番目、ｎ列
目の画素領域の画素電極ＰＸに供給されることになる。
【００４３】そして、その後において、次の単位基本走
査期間内には、(ｉ＋１)番目、（ｉ＋１−４Ｔ／７）番
目、（ｉ＋１−４Ｔ／７−２Ｔ／７）番目のゲート信号
線が選択され同様の動作がなされるようになる。
【００４４】ここで、この動作の繰り返しの中で、ｉ番
目、ｎ列目の画素領域に着目すると、前記単位基本走査
期間（ｔ1〜ｔ5）の際に選択された（ｉ−４Ｔ／７）番
目のゲート信号線ＧＬから下段方向へ順次走査されてｉ
番目のゲート信号線ＧＬが選択されるようになる。この
場合、図３に示したフィールドメモリＦＭにおけるｉ番
目、ｎ列目のセルにおいて２ビット目の情報‘０’が映
像信号駆動回路Ｈｅを通して前記画素領域の画素電極Ｐ
Ｘに供給されるようになる。この画素電極ＰＸにはそれ
まで情報‘１’が書き込まれており、前記情報‘０’に
よって書き換えられることになる。
【００４５】さらに、ｉ番目、ｎ列目の画素領域に着目
すると、前記単位基本走査期間（ｔ 1〜ｔ5）の際に選択
された（ｉ−４Ｔ／７−２Ｔ／７）番目のゲート信号線
ＧＬから下段方向へ順次走査されてｉ番目のゲート信号
線ＧＬが選択されるようになる。この場合、図３に示し
たフィールドメモリＦＭにおけるｉ番目、ｎ列目のセル
において１ビット目の情報‘１’が映像信号駆動回路Ｈ
ｅを通して前記画素領域の画素電極ＰＸに供給されるよ
うになる。この画素電極ＰＸにはそれまで情報‘０’が
書き込まれており、前記情報‘１’によって書き換えら
れることになる。
【００４６】このことから、ｉ番目、ｎ列目の画素領域
には、１→０→１の順に情報が書き換えられることにな
り、表示の観察者はその積分された光量を諧調差として
認識することができるようになる。
【００４７】この場合、最初の情報‘１’が書き込まれ
た後に、次の情報‘０’が書き込まれるまでの時間は４
Ｔ／７に相当し、この情報‘０’から次の情報‘１’が
書き込まれるまでの時間は２Ｔ／７に相当し、この情報
‘１’から次の他の情報が書き込まれるまでの時間はＴ
／７に相当するようになる。上述したように各単位基本
走査期間におけるゲート信号線ＧＬの選択は、前記各時
間に対応させて、最初に選択するゲート信号線に対し
て、それから４Ｔ／７本隔てたゲート信号線を選択し、
さらに、２Ｔ／７本隔てたゲート信号線を選択している
からである。
【００４８】このため、最初の情報（３ビット目の情
報）‘１’は２3-1×係数分の期間で保持され、次の情
報（２ビット目の情報）‘０’は２2-1×係数分の期間
で保持され、さらに次の情報（１ビット目の情報）
‘１’は ２1-1×係数分の期間で保持されるようにな
る。このような動作は、他の各画素領域においても同様
となる。
【００４９】以下、図２に示したタイムチャートにおけ
るｔ1からｔ5に至るまでの各動作をｉ番目、ｎ列目の画
素Ａに着目して説明する。
【００５０】（１）まず、ｔ1で、図２の丸１（図では
で示している。以下同様。）のパルスがＨｉｇｈにな
り、ｉ番目のゲート信号線ＧＬをＨｉｇｈにすると同時
に、前記外部処理回路のフレームメモリ(図３)内の対応
する位置にストアされている情報（１、１、１）のうち
３ビット目の情報‘１’に基づいて、ドレイン信号線Ｄ
Ｌの電位を定める。この場合、ビットデータが１である
からドレイン信号線をＨｉｇｈにする。これにより、画
素Ａにおける３ビット情報からなる諧調のうち最初の情
報が書き込まれることになる。
【００５１】（２）ｉ番目の走査信号がアクティブ（Ｈ
ｉｇｈ）でこの行の各薄膜トランジスタＴＦＴはＯＮ状
態になっているので、各ドレイン信号線ＤＬの電位は対
応する列の各画素に書き込まれる。この場合、ｎ列目の
ドレイン信号線ＤＬの状態がＨｉｇｈであるから、ｉ番
目行ｎ列目の画素ＡはＨｉｇｈが書き込まれる。
【００５２】（３）時間ｔ2で、前記丸１に示すパルス
がＨ→Ｌになり、ｉ番目の各薄膜トランジスタはＯＦＦ
状態になり、ｉ番目の各画素が次に選択されるまでの間
この書き込まれた状態を維持する。
【００５３】（４）一方、時間ｔ2で、図２の丸２に示
すパルスにより、（ｉ−４Ｔ／７）番目のゲート信号線
ＧＬがＨｉｇｈ状態になり、（ｉ−４Ｔ／７）番目の各
画素の薄膜トランジスタＴＦＴはＯＮ状態となる。
【００５４】この時、前記外部処理回路のフレームメモ
リ（図３）内の対応する一にストアされている情報
（１、１、１）のうち２ビット目の情報に基づいて、ド
レイン信号線ＤＬの電位を決定する。この場合、ビット
データが１であるからドレイン信号線をＨｉｇｈにす
る。これにより、この画素Ａにおける３ビット情報から
なる諧調のうち２番目の情報が書き込まれることにな
る。なお、最初の情報(３ビット目の情報‘１’)はｔ2
の時間前にすでに書き込まれており、この２番目の情報
の書き込みによって書き換えられることになる。
【００５５】（５）時間ｔ3で、前記丸２に示すパルス
がＨ→Ｌになると、（ｉ−４Ｔ／７）番目の各薄膜トラ
ンジスタＴＦＴはＯＦＦ状態になり、（ｉ−４Ｔ／７）
番目の各画素が次に選択されるまでの間この書き込まれ
た状態を維持する。
【００５６】（６）時間ｔ3で、図２の丸３に示すパルス
により、（ｉ−４Ｔ／７−２Ｔ／７）番目のゲート信号
線ＧＬがＨｉｇｈ状態になると、（ｉ−４Ｔ／７−２Ｔ
／７）番目の各画素の薄膜トランジスタＴＦＴがＯＮ状
態になる。
【００５７】この時、外部処理回路のフレームメモリ
（図３）内の対応する位置にストアされている情報
（０、０、０）のうち１ビット目の情報‘０’基づい
て、ドレイン信号線ＤＬの電位を決定する。この場合、
ビットデータが０であるからドレイン信号線ＤＬをＬｏ
ｗにする。これにより、これにより、画素Ｃにおける３
ビット情報からなる諧調のうち最後の情報が書き込まれ
ることになる。なお、最初の情報（３ビット目の情報
‘０’）および２番目の情報(２ビット目の情報‘０’)
はこれまでの時間前にすでに書き込まれており、表示を
観察する者は、各情報を積分された値を諧調として認識
するようになる。
【００５８】（７）時間ｔ4で、前記、丸３に示すパル
スがＨ→Ｌになると、（ｉ−４Ｔ／７−２Ｔ／７）番目
の各薄膜トランジスタＴＦＴはＯＦＦ状態となり、（ｉ
−４Ｔ／７−２Ｔ／７）番目の各画素が次に選択される
までの間この書き込まれた状態を維持する。
【００５９】（８）時間ｔ4からｔ5の間に垂直走査回路
Ｖによる走査が１つ進み、時間ｔ5からｔ8の次の単位基
本走査時間には、図２の丸１，２，３に示されるパルス
は、それぞれ（ｉ＋１）番目の行、（ｉ＋１−４Ｔ／
７）番目の行、（ｉ＋１−４Ｔ／７−２Ｔ／７）番目の
行の各ゲート信号線ＧＬに入力される。
【００６０】（９）ここで、前記の（１）から（９）に
示したと同様な動作が行われ、（ｉ＋１）番目の各画素
には対応する３ビット目のデータが、（ｉ＋１−４Ｔ／
７）番目の各画素には対応する２ビット目のデータが、
（ｉ＋１−４Ｔ／７−２Ｔ／７）番目の行の画素には対
応する１ビット目のデータが書き込まれる。
【００６１】（１０）以降、多重出力走査回路が一走査
進むたびに、同様の書き込み動作が繰り返される。
【００６２】図５は、上記の走査が行われた際の前記画
素Ａの時間変動の様子を模式的に示したものである。な
お、画素Ａにおいて、最初の表示の諧調は上述したとお
り（１、０、１）であるが、次のフィールドおよびさら
に次のフィールドにおいては（０、１、０）、（０、
１、１）であるとする。
【００６３】３ビットの情報は０階調から７階調までを
表示できることから、前記画素Ａにおいて、第１フィー
ルドでは５階調（１、０、１）で表示され、第２フィー
ルドでは２階調（０、１、０）で表示され、第３フィー
ルドでは３階調（０、１、１）で表示されることにな
る。
【００６４】〔実施例２〕図６、図７は、本発明の液晶
表示装置の他の実施例を示す図で、それぞれ図１、図２
と対応した図となっている。
【００６５】本実施例では、図６に示すように、リセッ
ト用の選択信号丸８，９，１０が追加されていることに
ある。ここで、書き込みが行われた画素行をそれぞれｉ
番目、ｊ番目、ｋ番目とし、最小の基本選択行間隔をＬ
とした場合、ｉ−ｊ>４Ｌ、ｊ−ｋ>２Ｌ、Ｔ−（ｉ−
ｋ）>Ｌが満たされていればよい。
【００６６】図６に示すように、選択信号線丸８，９，
１０がＨｉｇｈになったときに、前記映像処理回路によ
り、映像信号線をリセット電位（たとえばＶｃｏｍ：前
記対向電極に印加する電圧）にすれば、選択信号線丸
８，９，１０により画素トランジスタがＯＮ状態になる
画素はすべてリセットされる。
【００６７】したがって、この場合、３ビットに相当す
るＰＷ（Pulse Width）は４Ｌ行であり、３ビットに相
当するＰＷは２Ｌ行であり、１ビットに相当するＰＷは
１Ｌ行ということになる。
【００６８】選択信号線丸８，９，１０に加えるパルス
をＨｉｇｈにするタイミングは、所定の基本走査期間内
で、かつ書き込み用の選択信号線丸１，２，３がＬｏｗ
の期間であれば、図５に示すようにまとめてＨｉｇｈに
してもよいし、それぞれ別のタイミングにしてもよい。
このような操作は、走査時間の無効時間（ｉ−４Ｌ番目
からｊ番目まで）に行うことができる。
【００６９】実際の設計では、たとえばＬ＝２６０行で
６ビット構成としたときに、６ビットの基本選択行間隔
を１２８行、５ビットの基本選択行間隔を６４行、４ビ
ットの基本選択行間隔を３２行、３ビットの基本選択行
間隔を１６行、２ビットの基本選択行間隔を８行、１ビ
ットの基本選択行間隔を４行とすると、使用される行の
合計は２５２行となり、８行の余りとなる。
【００７０】このため、最小基本選択行間隔（１ビット
目の有効時間）を規定する際に、１ビット目の後方４行
目に、上記リセット用選択信号線を同時選択することが
効果的となる。
【００７１】上述した実施例は液晶表示装置について説
明したものであるが、たとえばエレクトロ・ルミネセン
ス（ＥＬ）を用いた表示装置等のように他の表示装置に
も適用できることはいうまでもない。
【００７２】
【発明の効果】以上説明したことから明らかなように、
本発明による表示装置およびその駆動方法によれば、走
査速度を１フィールドの一回走査と同じ速度にしたま
ま、ＰＷＭを実現できるようになる。
【図面の簡単な説明】
【図１】本発明による表示装置およびその駆動方法の一
実施例を示す説明図である。
【図２】本発明による表示装置およびその駆動方法にお
いてゲート信号線の走査手順の一実施例を示すタイミン
グチャートである。
【図３】本発明による表示装置の外部処理回路に備えら
れるフレームメモリの表示データの格納方法の一実施例
を示す説明図である。
【図４】本発明による表示装置の一実施例を示す液晶表
示パネルを示す平面図である。
【図５】本発明による表示装置の任意における画素に諧
調を示す２値化信号が入力される様を示したタイムチャ
ートである。
【図６】本発明による表示装置およびその駆動方法の他
の実施例を示す説明図である。
【図７】本発明による表示装置およびその駆動方法にお
いてゲート信号線の走査手順の他の実施例を示すタイミ
ングチャートである。
【符号の説明】
ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＰＸ
……画素電極、ＴＦＴ……薄膜トランジスタ、Ｃａｄｄ
……容量素子、Ｖ……走査駆動回路、Ｈｅ……映像信号
駆動回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６４１Ｅ 3/30 3/30 Ｋ Ｆターム(参考） 2H093 NA41 NA55 NC16 NC29 NC34 ND06 ND34 5C006 AA15 AC28 AF44 BB16 BC03 BC06 BC12 BC16 FA48 GA02 5C080 AA10 BB05 DD30 EE29 JJ02 JJ04

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 複数ビットで示される諧調表示が各画素
    においてなされ、それぞれの各画素の前記諧調表示は、
    前記複数ビットのうち最上位のビットから最下位ビット
    におよぶ各２値化情報をそれぞれ書き込み時間を順次狭
    めて書き込むことを特徴とする表示装置の駆動方法。
  2. 【請求項２】 ｎ個のビットで示される諧調表示が各画
    素においてなされ、それぞれの各画素の前記諧調表示
    は、前記複数ビットのうち最上位のビットから最下位ビ
    ットに及ぶ各２値化情報を時間の経過とともに順次書き
    換えられ、この際に、書き込む情報が最下位ビットから
    数えてｉ（≠ｎ）番目のビットの２値化情報である場合
    に、その前に書き込まれた２値化情報に対してほぼ（２
    i-1×係数）の時間隔たりがあることを特徴とする表示
    装置の駆動方法。
  3. 【請求項３】 マトリクス状に配置された各画素に、そ
    の一方向に配列された画素群を選択するとともに、これ
    ら選択された画素群の各画素のそれぞれに映像信号を供
    給し、該映像信号は諧調を示すｎ個のビットのうちの１
    ビットに相当する２値化信号であって、 その１フィールド期間を複数の単位基本基本走査期間に
    割り当て、その一単位基本走査期間内にｎ個の画素群を
    ほぼ２n-1：２n-2：２n-3：……の割合で離間させたも
    のを順次選択させ、その後、この選択方向と逆の方向に
    前記各画素群に隣接する他のｎ個の画素群を次の単位基
    本走査期間で順次選択させ、これを繰り返すとともに、 前記各単位基本走査期間毎に、最初に選択された画素群
    に諧調を示すｎ個のビットのうちｎ番目のビットの２値
    化信号を、次に選択された画素群に諧調を示す（ｎ−
    １）個のビットのうちｎ番目のビットの２値化信号を、
    次に選択された画素群に諧調を示す（ｎ−２）個のビッ
    トのうちｎ番目のビットの２値化信号をというように供
    給することを特徴とする表示装置の駆動方法。
  4. 【請求項４】 マトリクス状に配置された各画素に、そ
    の一方向に配列された画素群を選択するとともに、これ
    ら選択された画素群の各画素のそれぞれに映像信号を供
    給し、該映像信号は諧調を示すｎ個のビットのうちの１
    ビットに相当する２値化信号であって、 前記画素群の選択は、その一の画素群に対してほぼ２
    n-1×係数に相当する群数だけ離間された画素群、この
    画素群に対してほぼ２n-2×係数に相当する群数だけ離
    間された画素群、この画素群に対してほぼ２n-3×係数
    に相当する群数だけ離間された画素群というようにそれ
    らｎ個の画素群の順次走査によって行うとともに、 この際、最初に選択された画素群の各画素にはその諧調
    を示すｎ個のビットのうち最下位のビットから数えてｎ
    番目に相当する２値化信号を、次に選択された画素群の
    各画素群の各画素にはその諧調を示すｎ個のビットのう
    ち最下位のビットから数えてｎ−１番目に相当する２値
    化信号を、次に選択された画素群の各画素群の各画素に
    はその諧調を示すｎ個のビットのうち最下位のビットか
    ら数えてｎ−２番目に相当する２値化信号をそれぞれ供
    給し、 かつ、前記ｎ個の画素群の選択の後、それら各画素群の
    走査方向と逆の方向側に隣接する他のｎ個の画素群を選
    択して、上述と同様に２値化信号を供給することを特徴
    とする表示装置の駆動方法。
  5. 【請求項５】 マトリクス状に配置された各画素に、そ
    の一方向に配列された画素群を選択するとともに、これ
    ら選択された画素群の各画素のそれぞれにｎ個のビット
    で諧調を示す映像信号を供給する表示装置であって、 その１フィールド期間を複数の単位基本基本走査期間に
    割り当て、その一単位基本走査期間内にｎ個の画素群を
    ほぼ２n-1：２n-2：２n-3：……の割合で離間させたも
    のを順次選択させ、その後、この選択方向と逆の方向に
    前記各画素群に隣接する他のｎ個の画素群を次の単位基
    本走査期間で順次選択させ、これを繰り返すと走査駆動
    回路と、 前記各単位基本走査期間毎に、最初に選択された画素群
    に諧調を示すｎ個のビットのうちｎ番目のビットの２値
    化信号を、次に選択された画素群に諧調を示す（ｎ−
    １）個のビットのうちｎ番目のビットの２値化信号を、
    次に選択された画素群に諧調を示す（ｎ−２）個のビッ
    トのうちｎ番目のビットの２値化信号をというように前
    記ドレイン信号線に供給する映像信号駆動回路を、備え
    ることを特徴とする表示装置。
  6. 【請求項６】 液晶を介して対向配置された基板のうち
    一方の基板の液晶側の面に、一方向に延在され該一方向
    と交差する方向に並設されるゲート信号線とこのゲート
    信号線と交差して並設されるドレイン信号線とで囲まれ
    る領域を画素領域とし、 この画素領域に片側のゲート信号線からの走査信号によ
    って作動するスイッチング素子と、このスイッチング素
    子を介して片側のドレイン信号線からの映像信号が供給
    される画素電極を備え、 ｎ個のビットで各画素の諧調を示す表示データが入力さ
    れるものであって、 前記各ゲート信号線のうちその並設方向のうち一方の方
    向にほぼ２n-1、２n-2、２n-3、……の値に係数をかけ
    た値に対応させて順次離間された複数のゲート信号線を
    単位走査期間で順次走査させ、次の単位走査期間で前記
    複数の各ゲート信号線に対して前記並設方向のうち他方
    の方向に隣接する他の複数のゲート信号線を同様に走査
    させ、これを繰り返す走査駆動回路と、 前記各単位走査期間における各ゲート信号線の順次走査
    のそれぞれのタイミングに合わせて前記ｎ個のビットの
    うち最上位のビットから最下位のビットにかけての２値
    化信号をドレイン信号線に供給し、これを繰り返す映像
    信号駆動回路と、を具備することを特徴とする液晶表示
    装置。
  7. 【請求項７】 液晶を介して対向配置された基板のうち
    一方の基板の液晶側の面に、一方向に延在され該一方向
    と交差する方向に並設されるゲート信号線とこのゲート
    信号線と交差して並設されるドレイン信号線とで囲まれ
    る領域を画素領域とし、 この画素領域に片側のゲート信号線からの走査信号によ
    って作動するスイッチング素子と、このスイッチング素
    子を介して片側のドレイン信号線からの映像信号が供給
    される画素電極を備え、 ｎ個のビットで各画素の諧調を示す表示データがフレー
    ムメモリから入力されるものであって、 前記各ゲート信号線のうちその並設方向のうち一方の方
    向にほぼ２n-1、２n-2、２n-3、……の値に係数をかけ
    た値に対応させて順次離間された複数のゲート信号線を
    単位走査期間で順次走査させ、次の単位走査期間で前記
    複数の各ゲート信号線に対して前記並設方向のうち他方
    の方向に隣接する他の複数のゲート信号線を同様に走査
    させ、これを繰り返す走査駆動回路と、 前記各単位走査期間における各ゲート信号線の順次走査
    のそれぞれのタイミングに合わせて前記ｎ個のビットの
    うち最上位のビットから最下位のビットにかけての２値
    化信号をドレイン信号線に供給し、これを繰り返す映像
    信号駆動回路と、を具備し、 前記フレームメモリは、前記各画素と対応するセルに各
    画素に書き込もうとするｎビットの諧調を示す情報が格
    納され、前記各単位走査期間に走査する前記ゲート信号
    線に対応するセル列において、その走査する順番に応じ
    て対応する画素の前記ｎビットの諧調を示す情報のうち
    最上位ビットの２値化信号から最下位ビットの２値信号
    を前記映像信号駆動回路へ出力させることを特徴とする
    液晶表示装置。
  8. 【請求項８】 走査駆動回路および映像信号駆動回路は
    ゲート信号線およびドレイン信号線が形成された基板上
    に形成されていることを特徴とする請求項６あるいは７
    に記載の液晶表示装置。
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