JP2003150121A - パルス幅変調信号生成回路、データライン駆動回路、電気光学装置及び電子機器 - Google Patents
パルス幅変調信号生成回路、データライン駆動回路、電気光学装置及び電子機器Info
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Abstract
(57)【要約】
【課題】 多階調化に伴う消費電力の増大を抑えること
ができるパルス幅変調信号を生成するパルス幅変調信号
生成回路、これを用いたデータライン駆動回路、電気光
学装置及び電子機器を提供する。 【解決手段】 パルス幅変調信号生成回路２００は、Ｒ
ＡＭ２１０から読み出された（ａ＋ｂ）ビットの階調デ
ータに基づいて、パルス幅変調信号を生成する。その
際、第１のカウント値と階調データの上位ａビットとの
一致検出と、該第１のカウント値から１だけ減算した第
２のカウント値と階調データの上位ａビットとの一致検
出とを行う。そして、デコード回路２０４において、フ
レーム番号２４０と、階調データの下位ｂビットとによ
るデコードした結果に応じて、いずれか一方の一致検出
結果を用いてパルス幅変調信号として出力する。
ができるパルス幅変調信号を生成するパルス幅変調信号
生成回路、これを用いたデータライン駆動回路、電気光
学装置及び電子機器を提供する。 【解決手段】 パルス幅変調信号生成回路２００は、Ｒ
ＡＭ２１０から読み出された（ａ＋ｂ）ビットの階調デ
ータに基づいて、パルス幅変調信号を生成する。その
際、第１のカウント値と階調データの上位ａビットとの
一致検出と、該第１のカウント値から１だけ減算した第
２のカウント値と階調データの上位ａビットとの一致検
出とを行う。そして、デコード回路２０４において、フ
レーム番号２４０と、階調データの下位ｂビットとによ
るデコードした結果に応じて、いずれか一方の一致検出
結果を用いてパルス幅変調信号として出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス幅変調信号
生成回路、これを用いたデータライン駆動回路、電気光
学装置及び電子機器に関する。
生成回路、これを用いたデータライン駆動回路、電気光
学装置及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】電気光学
装置は、多階調化によって、より色調豊富な画像表示が
可能となっている。このような画像表示を可能とする階
調表示方式としては、フレーム変調方式（Frame Rate M
odulation：以下、ＦＲＭと略す。）や、パルス幅変調
方式（Pulse Width Modulation：以下、ＰＷＭと略
す。）が知られている。
装置は、多階調化によって、より色調豊富な画像表示が
可能となっている。このような画像表示を可能とする階
調表示方式としては、フレーム変調方式（Frame Rate M
odulation：以下、ＦＲＭと略す。）や、パルス幅変調
方式（Pulse Width Modulation：以下、ＰＷＭと略
す。）が知られている。
【０００３】ＦＲＭは、オン又はオフの２階調を、複数
フレームにわたって適宜フレーム単位で切り換えること
により、時間的に平均化された実効電圧のバリエーショ
ンをもたせ、結果的に２以上の階調表示を行うことがで
きる。
フレームにわたって適宜フレーム単位で切り換えること
により、時間的に平均化された実効電圧のバリエーショ
ンをもたせ、結果的に２以上の階調表示を行うことがで
きる。
【０００４】ＰＷＭは、フレームごとに、所望の階調値
に応じたパルス幅で電圧駆動をすることにより階調表示
を行うことができる。
に応じたパルス幅で電圧駆動をすることにより階調表示
を行うことができる。
【０００５】しかしながら、動画表示やコントラスト比
の向上などを目的に液晶材の応答性が高速化された条件
の下では、ＦＲＭで多階調化を図る場合、かえってチラ
ツキが発生しやすくなるという問題がある。
の向上などを目的に液晶材の応答性が高速化された条件
の下では、ＦＲＭで多階調化を図る場合、かえってチラ
ツキが発生しやすくなるという問題がある。
【０００６】これに対して、ＰＷＭでは、フレームごと
に切り替える必要がなく、階調表示に適している。しか
しながら、ＰＷＭで多階調化を図る場合、パルス幅変調
信号のパルス幅を定めるに当たり、基準となるクロック
パルス信号（ＧＣＰ信号）を、一定の走査期間内で、よ
り高い周波数で動作させる必要があり、消費電力の増大
を招くという問題がある。
に切り替える必要がなく、階調表示に適している。しか
しながら、ＰＷＭで多階調化を図る場合、パルス幅変調
信号のパルス幅を定めるに当たり、基準となるクロック
パルス信号（ＧＣＰ信号）を、一定の走査期間内で、よ
り高い周波数で動作させる必要があり、消費電力の増大
を招くという問題がある。
【０００７】本発明は以上のような技術的課題に鑑みて
なされたものであり、その目的とするところは、多階調
化に伴う消費電力の増大を抑えることができるパルス幅
変調信号を生成するパルス幅変調信号生成回路、これを
用いたデータライン駆動回路、電気光学装置及び電子機
器を提供することにある。
なされたものであり、その目的とするところは、多階調
化に伴う消費電力の増大を抑えることができるパルス幅
変調信号を生成するパルス幅変調信号生成回路、これを
用いたデータライン駆動回路、電気光学装置及び電子機
器を提供することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明は、（ａ＋ｂ）ビットの階調データに基づく階
調表示を行うためのパルス幅変調信号を生成するパルス
幅変調信号生成回路であって、ａビットの階調データ
と、所与の走査期間内でカウントされた第１のカウント
値との一致検出を行う第１の一致検出回路と、前記ａビ
ットの階調データと、前記第１のカウント値から１だけ
減算又は加算した第２のカウント値との一致検出を行う
第２の一致検出回路と、当該フレームを識別するための
フレーム番号と、ｂビットの階調データとに基づいて、
選択信号を生成する選択信号生成回路とを含み、前記パ
ルス幅変調信号は、前記選択信号に基づいて選択された
前記第１及び第２の一致検出回路の一致検出結果のいず
れか一方により、その変化点が特定されることを特徴と
する。
に本発明は、（ａ＋ｂ）ビットの階調データに基づく階
調表示を行うためのパルス幅変調信号を生成するパルス
幅変調信号生成回路であって、ａビットの階調データ
と、所与の走査期間内でカウントされた第１のカウント
値との一致検出を行う第１の一致検出回路と、前記ａビ
ットの階調データと、前記第１のカウント値から１だけ
減算又は加算した第２のカウント値との一致検出を行う
第２の一致検出回路と、当該フレームを識別するための
フレーム番号と、ｂビットの階調データとに基づいて、
選択信号を生成する選択信号生成回路とを含み、前記パ
ルス幅変調信号は、前記選択信号に基づいて選択された
前記第１及び第２の一致検出回路の一致検出結果のいず
れか一方により、その変化点が特定されることを特徴と
する。
【０００９】ここで、一致検出とは、ビット単位で比較
対象の２つの値が等しいか否かを検出することのみなら
ず、ビット単位で比較対象の２つの値が互いに相補的で
あるか否かを検出する等して両者の値の一致と等価的な
状態を検出することも含むことができる。
対象の２つの値が等しいか否かを検出することのみなら
ず、ビット単位で比較対象の２つの値が互いに相補的で
あるか否かを検出する等して両者の値の一致と等価的な
状態を検出することも含むことができる。
【００１０】本発明によれば、第１のカウント値と、該
第１のカウント値を１だけ減算又は加算した第２のカウ
ント値とによる一致検出のいずれか一方により特定され
るパルス幅変調信号を生成するようにしたので、簡素な
構成で、周波数を高くすることなく、ａビットのＰＷＭ
と同等の消費電力で、ａビットによるＰＷＭと、ｂビッ
トによるＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階
調表示と同等の表示品位を有する階調表示を実現するこ
とができる。したがって、より多階調化が進んだ場合に
も、消費電力を増大させることなく多ビット化した階調
表示に適用することができる。
第１のカウント値を１だけ減算又は加算した第２のカウ
ント値とによる一致検出のいずれか一方により特定され
るパルス幅変調信号を生成するようにしたので、簡素な
構成で、周波数を高くすることなく、ａビットのＰＷＭ
と同等の消費電力で、ａビットによるＰＷＭと、ｂビッ
トによるＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階
調表示と同等の表示品位を有する階調表示を実現するこ
とができる。したがって、より多階調化が進んだ場合に
も、消費電力を増大させることなく多ビット化した階調
表示に適用することができる。
【００１１】また本発明に係るパルス幅変調信号生成回
路は、そのソース端子に高電位側の電源が接続され、そ
のゲート電極に所与のプリチャージ信号が印加されるｐ
型トランジスタを含むプリチャージ回路と、前記ｐ型ト
ランジスタのドレイン端子に接続され、前記パルス幅変
調信号を出力するラッチ回路とを有し、前記第１の一致
検出回路は、直列接続され、各トランジスタのゲート電
極に前記第１のカウント値の各ビットの信号が印加され
る第１〜第ａのｎ型トランジスタと、前記第１〜第ａの
ｎ型トランジスタの各トランジスタのソース端子及びド
レイン端子にそれぞれ接続され、そのゲート電極に前記
第１のカウント値の各ビットに対応する前記ａビットの
階調データの各ビットの信号が印加される第（ａ＋１）
〜第２ａのｎ型トランジスタと、そのドレイン端子に第
ａ及び第２ａのｎ型トランジスタのソース端子が接続さ
れ、そのゲート電極に前記選択信号の反転信号が印加さ
れる第（２ａ＋１）のｎ型トランジスタと、そのドレイ
ン端子に前記第（２ａ＋１）のｎ型トランジスタのソー
ス端子が接続され、そのゲート電極に前記所与のプリチ
ャージ信号が印加され、そのソース端子に低電位側の電
源が接続される第（２ａ＋２）のｎ型トランジスタとを
含み、前記第１のｎ型トランジスタのドレイン端子に、
前記ｐ型トランジスタのドレイン端子が接続されてお
り、前記第２の一致検出回路は、直列接続され、各トラ
ンジスタのゲート電極に前記第２のカウント値の各ビッ
トの信号が印加される第（２ａ＋３）〜第（３ａ＋２）
のｎ型トランジスタと、前記第（２ａ＋３）〜第（３ａ
＋２）のｎ型トランジスタの各トランジスタのソース端
子及びドレイン端子にそれぞれ接続され、そのゲート電
極に前記第２のカウント値の各ビットに対応する前記ａ
ビットの階調データの各ビットの信号が印加される第
（３ａ＋３）〜第（４ａ＋２）のｎ型トランジスタと、
そのドレイン端子に第（３ａ＋２）及び第（４ａ＋２）
のｎ型トランジスタのソース端子が接続され、そのゲー
ト電極に前記選択信号が印加される第（４ａ＋３）のｎ
型トランジスタと、そのドレイン端子に前記第（４ａ＋
３）のｎ型トランジスタのソース端子が接続され、その
ゲート電極に前記所与のプリチャージ信号が印加され、
そのソース端子に低電位側の電源が接続される第（４ａ
＋４）のｎ型トランジスタとを含み、前記第（２ａ＋
３）のｎ型トランジスタのドレイン端子に、前記ｐ型ト
ランジスタのドレイン端子が接続されていることを特徴
とする。
路は、そのソース端子に高電位側の電源が接続され、そ
のゲート電極に所与のプリチャージ信号が印加されるｐ
型トランジスタを含むプリチャージ回路と、前記ｐ型ト
ランジスタのドレイン端子に接続され、前記パルス幅変
調信号を出力するラッチ回路とを有し、前記第１の一致
検出回路は、直列接続され、各トランジスタのゲート電
極に前記第１のカウント値の各ビットの信号が印加され
る第１〜第ａのｎ型トランジスタと、前記第１〜第ａの
ｎ型トランジスタの各トランジスタのソース端子及びド
レイン端子にそれぞれ接続され、そのゲート電極に前記
第１のカウント値の各ビットに対応する前記ａビットの
階調データの各ビットの信号が印加される第（ａ＋１）
〜第２ａのｎ型トランジスタと、そのドレイン端子に第
ａ及び第２ａのｎ型トランジスタのソース端子が接続さ
れ、そのゲート電極に前記選択信号の反転信号が印加さ
れる第（２ａ＋１）のｎ型トランジスタと、そのドレイ
ン端子に前記第（２ａ＋１）のｎ型トランジスタのソー
ス端子が接続され、そのゲート電極に前記所与のプリチ
ャージ信号が印加され、そのソース端子に低電位側の電
源が接続される第（２ａ＋２）のｎ型トランジスタとを
含み、前記第１のｎ型トランジスタのドレイン端子に、
前記ｐ型トランジスタのドレイン端子が接続されてお
り、前記第２の一致検出回路は、直列接続され、各トラ
ンジスタのゲート電極に前記第２のカウント値の各ビッ
トの信号が印加される第（２ａ＋３）〜第（３ａ＋２）
のｎ型トランジスタと、前記第（２ａ＋３）〜第（３ａ
＋２）のｎ型トランジスタの各トランジスタのソース端
子及びドレイン端子にそれぞれ接続され、そのゲート電
極に前記第２のカウント値の各ビットに対応する前記ａ
ビットの階調データの各ビットの信号が印加される第
（３ａ＋３）〜第（４ａ＋２）のｎ型トランジスタと、
そのドレイン端子に第（３ａ＋２）及び第（４ａ＋２）
のｎ型トランジスタのソース端子が接続され、そのゲー
ト電極に前記選択信号が印加される第（４ａ＋３）のｎ
型トランジスタと、そのドレイン端子に前記第（４ａ＋
３）のｎ型トランジスタのソース端子が接続され、その
ゲート電極に前記所与のプリチャージ信号が印加され、
そのソース端子に低電位側の電源が接続される第（４ａ
＋４）のｎ型トランジスタとを含み、前記第（２ａ＋
３）のｎ型トランジスタのドレイン端子に、前記ｐ型ト
ランジスタのドレイン端子が接続されていることを特徴
とする。
【００１２】本発明によれば、第１及び第２の一致検出
回路のほとんどの部分について、直列接続されたｎ型ト
ランジスタにより構成するようにしたので、レイアウト
面積を消費することなく、上述した低消費、かつ多階調
化に対応できるパルス幅変調信号生成回路を提供するこ
とができる。
回路のほとんどの部分について、直列接続されたｎ型ト
ランジスタにより構成するようにしたので、レイアウト
面積を消費することなく、上述した低消費、かつ多階調
化に対応できるパルス幅変調信号生成回路を提供するこ
とができる。
【００１３】また本発明は、互いに交差する複数の走査
ラインと複数のデータラインとにより画素が特定される
電気光学装置のデータラインを駆動するデータライン駆
動回路であって、（ａ＋ｂ）ビットの階調データを記憶
するＲＡＭと、前記階調データに基づいて、パルス幅変
調信号を生成する上記記載のパルス幅変調信号生成回路
と、前記パルス幅変調信号を所与の電位レベルに変換し
て、対応するデータラインに出力するレベル変換回路と
を有する出力セルを、データラインごとに含むことを特
徴とする。
ラインと複数のデータラインとにより画素が特定される
電気光学装置のデータラインを駆動するデータライン駆
動回路であって、（ａ＋ｂ）ビットの階調データを記憶
するＲＡＭと、前記階調データに基づいて、パルス幅変
調信号を生成する上記記載のパルス幅変調信号生成回路
と、前記パルス幅変調信号を所与の電位レベルに変換し
て、対応するデータラインに出力するレベル変換回路と
を有する出力セルを、データラインごとに含むことを特
徴とする。
【００１４】本発明によれば、実装面積を増大させるこ
となく、ａビットのＰＷＭと同等の消費電力で、ａビッ
トによるＰＷＭと、ｂビットによるＦＲＭとを組み合わ
せた（ａ＋ｂ）ビットの階調表示と同等の表示品位を有
する階調表示を実現することができる。
となく、ａビットのＰＷＭと同等の消費電力で、ａビッ
トによるＰＷＭと、ｂビットによるＦＲＭとを組み合わ
せた（ａ＋ｂ）ビットの階調表示と同等の表示品位を有
する階調表示を実現することができる。
【００１５】また本発明に係る電気光学装置は、互いに
交差する複数の走査ラインと複数のデータラインとによ
り特定される画素と、前記複数のデータラインを駆動す
る上記記載のデータライン駆動回路と、前記複数の走査
ラインを走査駆動する走査ライン駆動回路とを含むこと
を特徴とする。
交差する複数の走査ラインと複数のデータラインとによ
り特定される画素と、前記複数のデータラインを駆動す
る上記記載のデータライン駆動回路と、前記複数の走査
ラインを走査駆動する走査ライン駆動回路とを含むこと
を特徴とする。
【００１６】本発明によれば、ａビットのＰＷＭと同等
の消費電力で、ａビットによるＰＷＭと、ｂビットによ
るＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階調表示
と同等の表示品位を有する階調表示を、装置を大型化さ
せることなく実現することができる。
の消費電力で、ａビットによるＰＷＭと、ｂビットによ
るＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階調表示
と同等の表示品位を有する階調表示を、装置を大型化さ
せることなく実現することができる。
【００１７】また本発明に係る電気光学装置は、互いに
交差する複数の走査ラインと複数のデータラインとによ
り特定される画素を有するパネルと、前記複数のデータ
ラインを駆動する上記記載のデータライン駆動回路と、
前記複数の走査ラインを走査駆動する走査ライン駆動回
路とを含むことを特徴とする。
交差する複数の走査ラインと複数のデータラインとによ
り特定される画素を有するパネルと、前記複数のデータ
ラインを駆動する上記記載のデータライン駆動回路と、
前記複数の走査ラインを走査駆動する走査ライン駆動回
路とを含むことを特徴とする。
【００１８】本発明によれば、ａビットのＰＷＭと同等
の消費電力で、ａビットによるＰＷＭと、ｂビットによ
るＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階調表示
と同等の表示品位を有する階調表示を、装置を大型化さ
せることなく実現することができる。
の消費電力で、ａビットによるＰＷＭと、ｂビットによ
るＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階調表示
と同等の表示品位を有する階調表示を、装置を大型化さ
せることなく実現することができる。
【００１９】また本発明に係る電子機器は、上記記載の
電気光学装置を含むことを特徴とする。
電気光学装置を含むことを特徴とする。
【００２０】本発明によれば、ａビットのＰＷＭと同等
の消費電力で、ａビットによるＰＷＭと、ｂビットによ
るＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階調表示
と同等の表示品位を有する階調表示を実現する電子機器
を提供することができる。
の消費電力で、ａビットによるＰＷＭと、ｂビットによ
るＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階調表示
と同等の表示品位を有する階調表示を実現する電子機器
を提供することができる。
【００２１】また本発明は、（ａ＋ｂ）（ａ、ｂは自然
数）ビットの階調データに基づく階調表示を行うための
パルス幅変調信号を生成するパルス幅変調信号生成方法
であって、ａビットの階調データと所与の走査期間内で
カウントされた第１のカウント値との一致検出を行うと
ともに、前記ａビットの階調データと、前記第１のカウ
ント値から１だけ減算又は加算した第２のカウント値と
の一致検出を行い、当該フレームを識別するためのフレ
ーム番号とｂビットの階調データとに基づいて生成され
た選択信号に基づいて選択された、前記第１及び第２の
カウント値との一致検出結果のうちいずれか一方によ
り、その変化点が特定されるパルス幅変調信号を生成す
ることを特徴とする。
数）ビットの階調データに基づく階調表示を行うための
パルス幅変調信号を生成するパルス幅変調信号生成方法
であって、ａビットの階調データと所与の走査期間内で
カウントされた第１のカウント値との一致検出を行うと
ともに、前記ａビットの階調データと、前記第１のカウ
ント値から１だけ減算又は加算した第２のカウント値と
の一致検出を行い、当該フレームを識別するためのフレ
ーム番号とｂビットの階調データとに基づいて生成され
た選択信号に基づいて選択された、前記第１及び第２の
カウント値との一致検出結果のうちいずれか一方によ
り、その変化点が特定されるパルス幅変調信号を生成す
ることを特徴とする。
【００２２】本発明によれば、第１のカウント値と、該
第１のカウント値を１だけ減算又は加算した第２のカウ
ント値とによる一致検出のいずれか一方により特定され
るパルス幅変調信号を生成するようにしたので、簡素な
構成で、周波数を高くすることなく、ａビットのＰＷＭ
と同等の消費電力で、ａビットによるＰＷＭと、ｂビッ
トによるＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階
調表示と同等の表示品位を有する階調表示を実現するこ
とができる。したがって、より多階調化が進んだ場合に
も、消費電力を増大させることなく多ビット化した階調
表示に適用することができる。
第１のカウント値を１だけ減算又は加算した第２のカウ
ント値とによる一致検出のいずれか一方により特定され
るパルス幅変調信号を生成するようにしたので、簡素な
構成で、周波数を高くすることなく、ａビットのＰＷＭ
と同等の消費電力で、ａビットによるＰＷＭと、ｂビッ
トによるＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階
調表示と同等の表示品位を有する階調表示を実現するこ
とができる。したがって、より多階調化が進んだ場合に
も、消費電力を増大させることなく多ビット化した階調
表示に適用することができる。
【００２３】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を用いて詳細に説明する。
について図面を用いて詳細に説明する。
【００２４】なお、以下に説明する本実施形態は、特許
請求の範囲に記載された本発明の内容を何ら限定するも
のではない。また本実施形態で説明される構成の全てが
本発明の必須構成要件であるとは限らない。
請求の範囲に記載された本発明の内容を何ら限定するも
のではない。また本実施形態で説明される構成の全てが
本発明の必須構成要件であるとは限らない。
【００２５】１． 電気光学装置
図１に、本実施形態における電気光学装置の構成の概要
を示す。
を示す。
【００２６】電気光学装置１０は、液晶パネル（広義に
は、パネル）２０、Ｘドライバ（ＳＥＧドライバ）（広
義には、データライン駆動回路）３０、Ｙドライバ（Ｃ
ＯＭドライバ）（広義には、走査ライン駆動回路）４０
を含む。液晶パネル２０と、Ｘドライバ３０と、Ｙドラ
イバ４０は、基板５０上に実装されている。基板５０
は、透明絶縁基板、プリント基板、フレキシブル基板等
の液晶パネル及び各ドライバを配線等により電気的に接
続することができるものをいい、本実施形態ではガラス
基板を用いることができる。
は、パネル）２０、Ｘドライバ（ＳＥＧドライバ）（広
義には、データライン駆動回路）３０、Ｙドライバ（Ｃ
ＯＭドライバ）（広義には、走査ライン駆動回路）４０
を含む。液晶パネル２０と、Ｘドライバ３０と、Ｙドラ
イバ４０は、基板５０上に実装されている。基板５０
は、透明絶縁基板、プリント基板、フレキシブル基板等
の液晶パネル及び各ドライバを配線等により電気的に接
続することができるものをいい、本実施形態ではガラス
基板を用いることができる。
【００２７】液晶パネル２０は、方向Ａにおいて複数の
領域を有し、方向Ｂにおいても複数の領域を有してい
る。方向Ａにおいて設けられた複数の領域のうちの１つ
の領域と、方向Ｂにおいて設けられた複数の領域のうち
の１つの領域とにより、１つの画素（ドット）が特定さ
れる。一例として、方向Ａにおいて１６０個の領域を有
し、方向Ｂにおいて１２０個の領域を有しているものと
すると、液晶パネル２０は、１６０×１２０の画素を有
することになる。本実施形態では、各画素の領域におい
て、アクティブ素子（スイッチング素子）を含む。
領域を有し、方向Ｂにおいても複数の領域を有してい
る。方向Ａにおいて設けられた複数の領域のうちの１つ
の領域と、方向Ｂにおいて設けられた複数の領域のうち
の１つの領域とにより、１つの画素（ドット）が特定さ
れる。一例として、方向Ａにおいて１６０個の領域を有
し、方向Ｂにおいて１２０個の領域を有しているものと
すると、液晶パネル２０は、１６０×１２０の画素を有
することになる。本実施形態では、各画素の領域におい
て、アクティブ素子（スイッチング素子）を含む。
【００２８】このような画素に対応する領域を特定する
ために、液晶パネル２０は、方向Ａに複数のデータライ
ンＤＬ1〜ＤＬM（Ｍは、２以上の自然数）が配列され、
方向Ｂに複数の走査ラインＳＬ1〜ＳＬN（Ｎは、２以上
の自然数）が配列される。
ために、液晶パネル２０は、方向Ａに複数のデータライ
ンＤＬ1〜ＤＬM（Ｍは、２以上の自然数）が配列され、
方向Ｂに複数の走査ラインＳＬ1〜ＳＬN（Ｎは、２以上
の自然数）が配列される。
【００２９】図２に、液晶パネル２０の画素の構成例を
示す。
示す。
【００３０】ここでは、データライン及び走査ラインに
より特定される画素領域６０が、２端子型非線形素子
（２端子型スイッチング素子）としての薄膜ダイオード
（ThinFilm Diode：ＴＦＤ）を有する画素の構成例を示
している。
より特定される画素領域６０が、２端子型非線形素子
（２端子型スイッチング素子）としての薄膜ダイオード
（ThinFilm Diode：ＴＦＤ）を有する画素の構成例を示
している。
【００３１】この場合、画素領域６０において、走査ラ
インＳＬi（１≦ｉ≦Ｎ、ｉは自然数）とデータライン
ＤＬj（１≦ｊ≦Ｍ、ｊは自然数）との間にＴＦＤ６２
と電気光学材料（液晶材）６４とが直列に電気的に接続
される。なお、ＴＦＤ６２が走査ラインＳＬi側に接続
され、電気光学材料６４がデータラインＤＬj側に接続
されているが、これとは逆にＴＦＤ６２をデータライン
ＤＬj側に、電気光学材料６４を走査ラインＳＬi側に設
けるように構成してもよい。
インＳＬi（１≦ｉ≦Ｎ、ｉは自然数）とデータライン
ＤＬj（１≦ｊ≦Ｍ、ｊは自然数）との間にＴＦＤ６２
と電気光学材料（液晶材）６４とが直列に電気的に接続
される。なお、ＴＦＤ６２が走査ラインＳＬi側に接続
され、電気光学材料６４がデータラインＤＬj側に接続
されているが、これとは逆にＴＦＤ６２をデータライン
ＤＬj側に、電気光学材料６４を走査ラインＳＬi側に設
けるように構成してもよい。
【００３２】このようなＴＦＤ６２は、走査ラインＳＬ
iとデータラインＤＬjとの間の電位差でオン・オフ制御
される。したがって、画素の選択期間において、ＴＦＤ
６２の閾値電圧よりも大きな電圧が印加されたとき、Ｔ
ＦＤ６２がオンとなって電気光学材料６４にデータライ
ンＤＬjに供給されているデータ信号が書き込まれる。
一方、画素の非選択期間において走査ラインＳＬiとデ
ータラインＤＬjとの電位差がＴＦＤ６２の閾値電圧よ
り小さくなるように、走査ラインＳＬiの電位が設定さ
れる。
iとデータラインＤＬjとの間の電位差でオン・オフ制御
される。したがって、画素の選択期間において、ＴＦＤ
６２の閾値電圧よりも大きな電圧が印加されたとき、Ｔ
ＦＤ６２がオンとなって電気光学材料６４にデータライ
ンＤＬjに供給されているデータ信号が書き込まれる。
一方、画素の非選択期間において走査ラインＳＬiとデ
ータラインＤＬjとの電位差がＴＦＤ６２の閾値電圧よ
り小さくなるように、走査ラインＳＬiの電位が設定さ
れる。
【００３３】このように走査ラインＳＬiに設定する電
位を制御することで、データラインＤＬjに供給された
データ信号に対応した電荷の蓄積が可能となる。これに
より、電気光学材料６４のスタティックな特性を生かす
ことができ、画素の高画質化を図ることができる。
位を制御することで、データラインＤＬjに供給された
データ信号に対応した電荷の蓄積が可能となる。これに
より、電気光学材料６４のスタティックな特性を生かす
ことができ、画素の高画質化を図ることができる。
【００３４】上述した画素を特定するための複数のデー
タラインは、Ｘドライバ３０の複数の出力端子（ＳＥＧ
出力電極）に接続される。また、複数の走査ラインは、
Ｙドライバ４０の複数の出力端子（ＣＯＭ出力電極）に
接続される。
タラインは、Ｘドライバ３０の複数の出力端子（ＳＥＧ
出力電極）に接続される。また、複数の走査ラインは、
Ｙドライバ４０の複数の出力端子（ＣＯＭ出力電極）に
接続される。
【００３５】そして、外部のＭＰＵ（ＣＰＵ等のホス
ト）５２から供給された画像データに基づいて、Ｘドラ
イバ３０とＹドライバ４０とが協働して液晶パネル２０
を駆動する。なお、ＭＰＵ５２は、Ｘドライバ３０に対
して表示制御信号を供給することで、表示タイミングを
制御することができる。Ｘドライバ３０は、ＭＰＵ５２
からの指示にしたがって、Ｙドライバ４０の走査タイミ
ングを制御することができるようになっている。
ト）５２から供給された画像データに基づいて、Ｘドラ
イバ３０とＹドライバ４０とが協働して液晶パネル２０
を駆動する。なお、ＭＰＵ５２は、Ｘドライバ３０に対
して表示制御信号を供給することで、表示タイミングを
制御することができる。Ｘドライバ３０は、ＭＰＵ５２
からの指示にしたがって、Ｙドライバ４０の走査タイミ
ングを制御することができるようになっている。
【００３６】ところで、本実施形態におけるＸドライバ
３０は、ＰＷＭ及びＦＲＭにより階調表示を行う。
３０は、ＰＷＭ及びＦＲＭにより階調表示を行う。
【００３７】図３に、ＰＷＭによる階調表示を説明する
ためのタイミングチャートを示す。
ためのタイミングチャートを示す。
【００３８】ここでは、１水平走査期間（１Ｈ）におけ
るＸドライバ３０の各種信号のタイミングチャートを示
している。
るＸドライバ３０の各種信号のタイミングチャートを示
している。
【００３９】Ｘドライバ３０では、ラッチパルス信号Ｌ
Ｐの立ち下がりエッジ間で、１Ｈが規定される。また、
Ｘドライバ３０では、ラッチパルス信号ＬＰの立ち上が
りエッジを基準に、１Ｈに２つのリセット信号ＧＲＥＳ
が生成され、１Ｈが０．５Ｈずつに分割される。各０．
５Ｈには、Ｘドライバ３０がサポートできる最大階調数
に応じた数（周波数）のクロックパルス信号ＧＣＰが生
成される。したがって、リセット信号ＧＲＥＳの立ち下
がりエッジを基準に、パルス幅変調信号の立ち上がりを
規定する場合、出力されているクロックパルス信号ＧＣ
Ｐのパルスのうち、階調データに対応した数のパルス出
現位置により、その変化点が特定されるパルス幅変調信
号を生成することができる。Ｘドライバ３０は、このパ
ルス幅変調信号に基づいて、ＳＥＧ出力として、対応す
るデータラインを駆動する。
Ｐの立ち下がりエッジ間で、１Ｈが規定される。また、
Ｘドライバ３０では、ラッチパルス信号ＬＰの立ち上が
りエッジを基準に、１Ｈに２つのリセット信号ＧＲＥＳ
が生成され、１Ｈが０．５Ｈずつに分割される。各０．
５Ｈには、Ｘドライバ３０がサポートできる最大階調数
に応じた数（周波数）のクロックパルス信号ＧＣＰが生
成される。したがって、リセット信号ＧＲＥＳの立ち下
がりエッジを基準に、パルス幅変調信号の立ち上がりを
規定する場合、出力されているクロックパルス信号ＧＣ
Ｐのパルスのうち、階調データに対応した数のパルス出
現位置により、その変化点が特定されるパルス幅変調信
号を生成することができる。Ｘドライバ３０は、このパ
ルス幅変調信号に基づいて、ＳＥＧ出力として、対応す
るデータラインを駆動する。
【００４０】また本実施形態では、０．５Ｈごとにパル
ス幅変調信号に基づいてデータ駆動を行うため、１Ｈご
とに行う場合に比べてクロストークを低減し、表示品位
の低下を防止することができる。
ス幅変調信号に基づいてデータ駆動を行うため、１Ｈご
とに行う場合に比べてクロストークを低減し、表示品位
の低下を防止することができる。
【００４１】しかしながら、ＰＷＭによれば、多階調化
が進むと、１Ｈ又は０．５Ｈといったリセット信号ＧＲ
ＥＳにより規定される期間で、より多くの数のクロック
パルス信号ＧＣＰが必要となるため、クロックパルス信
号ＧＣＰの周波数が高くなって、消費電力の増大を招
く。これは、携帯型の電子機器に搭載する場合に不都合
となることを意味する。
が進むと、１Ｈ又は０．５Ｈといったリセット信号ＧＲ
ＥＳにより規定される期間で、より多くの数のクロック
パルス信号ＧＣＰが必要となるため、クロックパルス信
号ＧＣＰの周波数が高くなって、消費電力の増大を招
く。これは、携帯型の電子機器に搭載する場合に不都合
となることを意味する。
【００４２】したがって、本実施形態におけるＸドライ
バ３０は、ＰＷＭとＦＲＭとを組み合わせて階調表示を
行うことで、上記不都合を回避する。例えば、６４（＝
２6）階調表示を実現するために、ＰＷＭにより１６
（＝２4）階調表示を行うとともに、ＦＲＭにより４
（＝２2）階調表示を行う。すなわち、６（＝ａ＋ｂ）
ビットの階調データを用いて、ＰＷＭによる階調データ
の上位４（＝ａ）ビットの階調表示と、ＦＲＭによる階
調データの下位２（＝ｂ）ビットの階調表示とを行う。
こうすることで、ＰＷＭによる１６階調表示と同程度の
消費電力で、ＰＷＭによる６４階調表示と同程度の表示
品位を得ることができる。
バ３０は、ＰＷＭとＦＲＭとを組み合わせて階調表示を
行うことで、上記不都合を回避する。例えば、６４（＝
２6）階調表示を実現するために、ＰＷＭにより１６
（＝２4）階調表示を行うとともに、ＦＲＭにより４
（＝２2）階調表示を行う。すなわち、６（＝ａ＋ｂ）
ビットの階調データを用いて、ＰＷＭによる階調データ
の上位４（＝ａ）ビットの階調表示と、ＦＲＭによる階
調データの下位２（＝ｂ）ビットの階調表示とを行う。
こうすることで、ＰＷＭによる１６階調表示と同程度の
消費電力で、ＰＷＭによる６４階調表示と同程度の表示
品位を得ることができる。
【００４３】図４に、４ビットのＰＷＭと２ビットのＦ
ＲＭとを組み合わせた階調表示を説明するためのタイミ
ングチャートを示す。
ＲＭとを組み合わせた階調表示を説明するためのタイミ
ングチャートを示す。
【００４４】例えば０．５Ｈに１５個のクロックパルス
信号ＧＣＰが入るものとすると、まず階調データの上位
４ビットに基づくＰＷＭにより、該４ビットの階調デー
タに対応したクロックパルス信号ＧＣＰのエッジで、パ
ルス幅変調信号の変化点（第１のレベルから第２のレベ
ルへの変化点）が特定される。なお、パルス幅変調信号
は、リセット信号ＧＲＥＳの立ち下がりエッジでも変化
点（第２のレベルから第１のレベルへの変化点）を有す
る。
信号ＧＣＰが入るものとすると、まず階調データの上位
４ビットに基づくＰＷＭにより、該４ビットの階調デー
タに対応したクロックパルス信号ＧＣＰのエッジで、パ
ルス幅変調信号の変化点（第１のレベルから第２のレベ
ルへの変化点）が特定される。なお、パルス幅変調信号
は、リセット信号ＧＲＥＳの立ち下がりエッジでも変化
点（第２のレベルから第１のレベルへの変化点）を有す
る。
【００４５】また、当該階調データのパルス幅変調信号
は、階調データの下位２ビットに対応した４パターンを
有し、ＦＲＭによりフレームごとに切り替えて出力され
ることになる。
は、階調データの下位２ビットに対応した４パターンを
有し、ＦＲＭによりフレームごとに切り替えて出力され
ることになる。
【００４６】例えば６ビットの階調データが「１１１１
１１」（階調１）の場合、パルス幅変調信号は、上位４
ビット「１１１１」で決まるクロックパルス信号ＧＣＰ
のエッジ（ＥＤ１）とリセット信号ＧＲＥＳの立ち下が
りエッジとで各フレームにおけるパルス幅変調信号の変
化点が特定され、下位２ビット「１１」で決まるパター
ンＰＷＭ１−１、ＰＷＭ１−２、ＰＷＭ１−３、ＰＷＭ
１−４がフレームごとに順次切り替えて出力される。
１１」（階調１）の場合、パルス幅変調信号は、上位４
ビット「１１１１」で決まるクロックパルス信号ＧＣＰ
のエッジ（ＥＤ１）とリセット信号ＧＲＥＳの立ち下が
りエッジとで各フレームにおけるパルス幅変調信号の変
化点が特定され、下位２ビット「１１」で決まるパター
ンＰＷＭ１−１、ＰＷＭ１−２、ＰＷＭ１−３、ＰＷＭ
１−４がフレームごとに順次切り替えて出力される。
【００４７】同様に、例えば６ビットの階調データが
「０００００１」（階調６３）の場合、パルス幅変調信
号は、上位４ビット「００００」で決まるクロックパル
ス信号ＧＣＰのエッジ（ＥＤ２）とリセット信号ＧＲＥ
Ｓの立ち下がりエッジとで各フレームにおけるパルス幅
変調信号の変化点が特定され、下位２ビット「０１」で
決まるパターンＰＷＭ６３−１、ＰＷＭ６３−２、ＰＷ
Ｍ６３−３、ＰＷＭ６３−４がフレームごとに順次切り
替えて出力される。
「０００００１」（階調６３）の場合、パルス幅変調信
号は、上位４ビット「００００」で決まるクロックパル
ス信号ＧＣＰのエッジ（ＥＤ２）とリセット信号ＧＲＥ
Ｓの立ち下がりエッジとで各フレームにおけるパルス幅
変調信号の変化点が特定され、下位２ビット「０１」で
決まるパターンＰＷＭ６３−１、ＰＷＭ６３−２、ＰＷ
Ｍ６３−３、ＰＷＭ６３−４がフレームごとに順次切り
替えて出力される。
【００４８】ここで、下位２ビットで決まるパターン
は、上位４ビットで決まるパルス幅変調信号と、該パル
ス幅変調信号の変化点がクロックパルス信号の１周期分
だけずれたパルス幅変調信号との組み合わせにより構成
される。
は、上位４ビットで決まるパルス幅変調信号と、該パル
ス幅変調信号の変化点がクロックパルス信号の１周期分
だけずれたパルス幅変調信号との組み合わせにより構成
される。
【００４９】２． Ｘドライバ（データライン駆動回
路） ところで、上述の階調表示を行うＸドライバ３０は、４
ビットのＰＷＭと２ビットのＦＲＭとを組み合わせてＳ
ＥＧ出力を行うために、できるだけ面積が大きくならな
いことが望ましい。
路） ところで、上述の階調表示を行うＸドライバ３０は、４
ビットのＰＷＭと２ビットのＦＲＭとを組み合わせてＳ
ＥＧ出力を行うために、できるだけ面積が大きくならな
いことが望ましい。
【００５０】以下では、付加回路の面積の著しい増大を
招くことなく、ＰＷＭとＦＲＭとを組み合わせた階調表
示を実現するパルス幅変調信号生成回路と、これを内蔵
する本実施形態におけるＸドライバについて説明する。
招くことなく、ＰＷＭとＦＲＭとを組み合わせた階調表
示を実現するパルス幅変調信号生成回路と、これを内蔵
する本実施形態におけるＸドライバについて説明する。
【００５１】Ｘドライバ３０には、図５に示すレイアウ
トイメージにおいて、長方形の形状のチップの長辺ＳＤ
１の縁部に、データラインＤＬ1〜ＤＬMに駆動電圧を印
加するためのＳＥＧ出力電極が配列されている。この長
辺ＳＤ１に対向する長辺ＳＤ２の縁部に、Ｘドライバ３
０を制御するための各種信号の送受信を行うための電極
が配列されている。
トイメージにおいて、長方形の形状のチップの長辺ＳＤ
１の縁部に、データラインＤＬ1〜ＤＬMに駆動電圧を印
加するためのＳＥＧ出力電極が配列されている。この長
辺ＳＤ１に対向する長辺ＳＤ２の縁部に、Ｘドライバ３
０を制御するための各種信号の送受信を行うための電極
が配列されている。
【００５２】Ｘドライバ３０は、第１及び第２のＳＥＧ
出力セル領域７０、７２と、ゲートアレイ（Ｇ／Ａ）領
域７４とを含む。第１及び第２のＳＥＧ出力セル領域７
０、７２は、チップの長辺ＳＤ１の縁部に沿って配列さ
れたＳＥＧ出力電極に対応して、これにＳＥＧ出力を行
うＳＥＧ出力セル７６が例えばＳＥＧ出力電極の数だけ
配列されている。第１及び第２のＳＥＧ出力セル領域７
０、７２に配列されるＳＥＧ出力セル７６の各構成は同
様である。Ｇ／Ａ領域７４は、長辺ＳＤ２の縁部に沿っ
て配列される電極を介して入力された各種信号に基づい
てＳＥＧ出力セルを制御するための回路を構成するベー
シックセルが配置される領域である。
出力セル領域７０、７２と、ゲートアレイ（Ｇ／Ａ）領
域７４とを含む。第１及び第２のＳＥＧ出力セル領域７
０、７２は、チップの長辺ＳＤ１の縁部に沿って配列さ
れたＳＥＧ出力電極に対応して、これにＳＥＧ出力を行
うＳＥＧ出力セル７６が例えばＳＥＧ出力電極の数だけ
配列されている。第１及び第２のＳＥＧ出力セル領域７
０、７２に配列されるＳＥＧ出力セル７６の各構成は同
様である。Ｇ／Ａ領域７４は、長辺ＳＤ２の縁部に沿っ
て配列される電極を介して入力された各種信号に基づい
てＳＥＧ出力セルを制御するための回路を構成するベー
シックセルが配置される領域である。
【００５３】第１及び第２のＳＥＧ出力セル領域７０、
７２は、Ｇ／Ａ領域７４を間に置いて配置され、それぞ
れ少なくとも「Ｍ／２」以上の整数個のＳＥＧ出力セル
を有する。ここで、Ｍは図１に示すデータライン数であ
る。
７２は、Ｇ／Ａ領域７４を間に置いて配置され、それぞ
れ少なくとも「Ｍ／２」以上の整数個のＳＥＧ出力セル
を有する。ここで、Ｍは図１に示すデータライン数であ
る。
【００５４】例えば図６に示すように、ＳＥＧ出力セル
７６は、当該ＳＥＧ出力に対応した階調データを記憶す
るＲＡＭ８０と、このＲＡＭ８０に対する階調データの
書き込みとＲＡＭ８０からの階調データの読み出しとを
制御するＲＡＭ制御回路８２と、ＲＡＭ８０から読み出
された階調データに基づいてパルス幅変調信号を生成し
て対応するデータラインを駆動するＳＥＧ出力回路８４
とを含む。
７６は、当該ＳＥＧ出力に対応した階調データを記憶す
るＲＡＭ８０と、このＲＡＭ８０に対する階調データの
書き込みとＲＡＭ８０からの階調データの読み出しとを
制御するＲＡＭ制御回路８２と、ＲＡＭ８０から読み出
された階調データに基づいてパルス幅変調信号を生成し
て対応するデータラインを駆動するＳＥＧ出力回路８４
とを含む。
【００５５】ＲＡＭ８０は、各ＳＥＧ出力セルの配列方
向に複数本のアドレスラインを介してアクセスされる。
本実施形態では、ＲＡＭ８０は６ビットの階調データを
記憶する。
向に複数本のアドレスラインを介してアクセスされる。
本実施形態では、ＲＡＭ８０は６ビットの階調データを
記憶する。
【００５６】ＲＡＭ制御回路８２には、図４に示すＧ／
Ａ領域７４において生成されたＲＡＭ８０に対する制御
信号が供給される。
Ａ領域７４において生成されたＲＡＭ８０に対する制御
信号が供給される。
【００５７】ＳＥＧ出力回路８４は、ＲＡＭ８０から読
み出された６ビットの階調データの上位４ビットに基づ
いてパルス幅変調信号を生成し、６ビットの階調データ
の下位２ビットに基づいてＦＲＭによりＳＥＧ出力を行
う。
み出された６ビットの階調データの上位４ビットに基づ
いてパルス幅変調信号を生成し、６ビットの階調データ
の下位２ビットに基づいてＦＲＭによりＳＥＧ出力を行
う。
【００５８】ところで、このようなＰＷＭによる上位４
ビットの階調表示と、ＦＲＭによる下位２ビットの階調
表示とを行うための回路は、ＳＥＧ出力セル７６の配列
方向Ｃや、ＳＥＧ出力セル７６の高さ方向Ｄにサイズが
大きくならないような規模であることが望ましい。特に
ＳＥＧ出力セル７６の横幅は、ＳＥＧ出力電極の出力ピ
ッチ以下にしなければならない。配列方向Ｃに大きくな
ってしまうと、出力ピッチの縮小化とデータライン数の
増加とに対応することができなくなって、実装効率を低
下させることになる。また、高さ方向Ｄに大きくなって
しまうと、いわゆる額縁サイズが大きくなってしまう。
ビットの階調表示と、ＦＲＭによる下位２ビットの階調
表示とを行うための回路は、ＳＥＧ出力セル７６の配列
方向Ｃや、ＳＥＧ出力セル７６の高さ方向Ｄにサイズが
大きくならないような規模であることが望ましい。特に
ＳＥＧ出力セル７６の横幅は、ＳＥＧ出力電極の出力ピ
ッチ以下にしなければならない。配列方向Ｃに大きくな
ってしまうと、出力ピッチの縮小化とデータライン数の
増加とに対応することができなくなって、実装効率を低
下させることになる。また、高さ方向Ｄに大きくなって
しまうと、いわゆる額縁サイズが大きくなってしまう。
【００５９】そこで、本実施形態におけるＸドライバ３
０において、ＳＥＧ出力回路８４に、簡素な構成の一致
検出回路とデコード回路と有するパルス幅変調信号生成
回路を含むことを特徴としている。こうすることで、回
路規模の増大をほとんど招くことなく、低消費電力で多
階調化を実現する。
０において、ＳＥＧ出力回路８４に、簡素な構成の一致
検出回路とデコード回路と有するパルス幅変調信号生成
回路を含むことを特徴としている。こうすることで、回
路規模の増大をほとんど招くことなく、低消費電力で多
階調化を実現する。
【００６０】図７に、このパルス幅変調信号生成回路の
原理的な構成図を示す。
原理的な構成図を示す。
【００６１】パルス幅変調信号生成回路２００は、ＲＡ
Ｍ２１０から読み出された６（＝ａ＋ｂ）ビットの階調
データに基づいて、パルス幅変調信号を生成する。その
際、第１のカウント値と階調データの上位４（＝ａ）ビ
ットとの一致検出と、該第１のカウント値から１だけ減
算した第２のカウント値と階調データの上位４（＝ａ）
ビットとの一致検出とを行う。そして、フレームごとに
更新され当該フレームを識別するためのフレーム番号２
４０に応じていずれか一方の一致検出結果を用いてパル
ス幅変調信号として出力する。
Ｍ２１０から読み出された６（＝ａ＋ｂ）ビットの階調
データに基づいて、パルス幅変調信号を生成する。その
際、第１のカウント値と階調データの上位４（＝ａ）ビ
ットとの一致検出と、該第１のカウント値から１だけ減
算した第２のカウント値と階調データの上位４（＝ａ）
ビットとの一致検出とを行う。そして、フレームごとに
更新され当該フレームを識別するためのフレーム番号２
４０に応じていずれか一方の一致検出結果を用いてパル
ス幅変調信号として出力する。
【００６２】ＲＡＭ２１０は、図６に示すＲＡＭ領域８
０に配置される。第１のカウント値は、クロックパルス
信号ＧＣＰをカウントアップする第１のカウンタ２２０
のカウント値である。第１のカウンタ２２０は、図５に
示すＧ／Ａ領域７４に配置される。第２のカウント値
は、クロックパルス信号ＧＣＰをカウントアップする第
２のカウンタ２３０のカウント値であって、第１のカウ
ント値より１だけ減算された値である。第２のカウンタ
２３０は、図５に示すＧ／Ａ領域７４に配置される。フ
レーム番号２４０は、Ｇ／Ａ領域７４に配置され表示タ
イミングを制御する制御回路により、フレーム単位で更
新される。
０に配置される。第１のカウント値は、クロックパルス
信号ＧＣＰをカウントアップする第１のカウンタ２２０
のカウント値である。第１のカウンタ２２０は、図５に
示すＧ／Ａ領域７４に配置される。第２のカウント値
は、クロックパルス信号ＧＣＰをカウントアップする第
２のカウンタ２３０のカウント値であって、第１のカウ
ント値より１だけ減算された値である。第２のカウンタ
２３０は、図５に示すＧ／Ａ領域７４に配置される。フ
レーム番号２４０は、Ｇ／Ａ領域７４に配置され表示タ
イミングを制御する制御回路により、フレーム単位で更
新される。
【００６３】パルス幅変調信号生成回路２００は、一致
検出回路２０２と、デコード回路２０４とを含む。
検出回路２０２と、デコード回路２０４とを含む。
【００６４】一致検出回路２０２は、ＲＡＭ２１０から
読み出された４ビットの階調データと４ビットの第１の
カウント値との一致検出を行うとともに、該４ビットの
階調データと４ビットの第２のカウント値との一致検出
を行い、デコード回路２０４のデコード結果に応じて、
いずれか一方の一致検出結果に基づいて変化点が特定さ
れるパルス幅変調信号を生成する。ここで、一致検出と
は、ビット単位で比較対象の２つの値が等しいか否かを
検出することのみならず、ビット単位で比較対象の２つ
の値が互いに相補的であるか否かを検出する等して両者
の値の一致と等価的な状態を検出することも含むものと
する。
読み出された４ビットの階調データと４ビットの第１の
カウント値との一致検出を行うとともに、該４ビットの
階調データと４ビットの第２のカウント値との一致検出
を行い、デコード回路２０４のデコード結果に応じて、
いずれか一方の一致検出結果に基づいて変化点が特定さ
れるパルス幅変調信号を生成する。ここで、一致検出と
は、ビット単位で比較対象の２つの値が等しいか否かを
検出することのみならず、ビット単位で比較対象の２つ
の値が互いに相補的であるか否かを検出する等して両者
の値の一致と等価的な状態を検出することも含むものと
する。
【００６５】デコード回路２０４は、フレーム番号と、
階調データの下位２ビットとにより、２つの一致検出結
果の一方を選択するための選択信号をデコード結果とし
て供給する。このようなデコード回路２０４は、例えば
ＲＯＭにより実現することができる。
階調データの下位２ビットとにより、２つの一致検出結
果の一方を選択するための選択信号をデコード結果とし
て供給する。このようなデコード回路２０４は、例えば
ＲＯＭにより実現することができる。
【００６６】第１のカウント値は、クロックパルス信号
ＧＣＰをカウントアップしたカウント値であるため、階
調データに応じて変化点が特定されるパルス幅変調信号
を生成することができる。これに対して、第２のカウン
ト値は、第１のカウント値より１だけ減算したカウント
値である。このような第２のカウント値は、例えばカウ
ントする際にクロックパルス信号ＧＣＰを１周期だけ遅
延させてから該クロックパルス信号ＧＣＰをカウントア
ップさせるようにしてもよいし、第１のカウント値をク
ロックパルス信号ＧＣＰの１周期だけ遅延させるように
してもよい。
ＧＣＰをカウントアップしたカウント値であるため、階
調データに応じて変化点が特定されるパルス幅変調信号
を生成することができる。これに対して、第２のカウン
ト値は、第１のカウント値より１だけ減算したカウント
値である。このような第２のカウント値は、例えばカウ
ントする際にクロックパルス信号ＧＣＰを１周期だけ遅
延させてから該クロックパルス信号ＧＣＰをカウントア
ップさせるようにしてもよいし、第１のカウント値をク
ロックパルス信号ＧＣＰの１周期だけ遅延させるように
してもよい。
【００６７】このように、階調データの上位４ビットと
比較されるカウント値を、階調データの下位２ビットと
フレーム番号と基づいて切り替えることで、その一致検
出結果によって変化点が特定されるパルス幅変調信号に
ついて、階調データの下位２ビットによるＦＲＭにした
がって変化させることができる。したがって、４ビット
の階調データに基づくＰＷＭと２ビットの階調データに
基づくＦＲＭとを組み合わせた階調表示が容易に実現さ
れる。
比較されるカウント値を、階調データの下位２ビットと
フレーム番号と基づいて切り替えることで、その一致検
出結果によって変化点が特定されるパルス幅変調信号に
ついて、階調データの下位２ビットによるＦＲＭにした
がって変化させることができる。したがって、４ビット
の階調データに基づくＰＷＭと２ビットの階調データに
基づくＦＲＭとを組み合わせた階調表示が容易に実現さ
れる。
【００６８】図８に、本実施形態における一致検出回路
の構成の一例を示す。
の構成の一例を示す。
【００６９】ここでは、４（＝ａ）ビットの階調データ
の一致検出を行う場合について説明するが、これ以外の
ビット数についても同様に構成することができる。
の一致検出を行う場合について説明するが、これ以外の
ビット数についても同様に構成することができる。
【００７０】一致検出回路２０２は、第１及び第２の一
致検出回路３００、３０２と、プリチャージ回路３１０
と、ラッチ回路３２０とを含む。
致検出回路３００、３０２と、プリチャージ回路３１０
と、ラッチ回路３２０とを含む。
【００７１】第１の一致検出回路３００と第２の一致検
出回路３０２は、同様の構成をなしており、それぞれの
出力ノードはプリチャージ回路３１０とラッチ回路３２
０とに接続される。
出回路３０２は、同様の構成をなしており、それぞれの
出力ノードはプリチャージ回路３１０とラッチ回路３２
０とに接続される。
【００７２】第１の一致検出回路３００は、直列接続さ
れ各トランジスタのゲート電極に第１のカウント値の各
ビットの信号ＣＡ０〜ＣＡ３（ＣＡ０をＬＳＢ側とす
る）が印加（供給）される第１〜第４のｎ型ＭＯＳトラ
ンジスタ（Ｔｒｎ１〜Ｔｒｎ４）と、Ｔｒｎ１〜Ｔｒｎ
４の各トランジスタのソース端子及びドレイン端子にそ
れぞれ接続されゲート電極に階調データの上位４ビット
の各ビットの信号ＰＤ２〜ＰＤ５が印加される第５〜第
８のｎ型ＭＯＳトランジスタ（Ｔｒｎ５〜Ｔｒｎ８）と
を含む。第１のカウント値の各ビットの信号ＣＡ０〜Ｃ
Ａ３は、階調データの上位４ビットの各ビットの信号Ｐ
Ｄ２〜ＰＤ５にそれぞれ対応している。また、Ｔｒｎ４
及びＴｒｎ８のソース端子には、第９のｎ型ＭＯＳトラ
ンジスタ（Ｔｒｎ９）のドレイン端子が接続される。Ｔ
ｒｎ９のゲート電極には、選択信号ＩＳＥＬの反転信号
が印加される。さらに、Ｔｒｎ９のソース端子には、第
１０のｎ型ＭＯＳトランジスタ（Ｔｒｎ１０）のドレイ
ン端子が接続される。Ｔｒｎ１０のゲート電極には、リ
セット信号ＧＲＥＳを反転した反転リセット信号ＸＲＥ
Ｓが印加され、そのソース端子に低電位側の電源ＶＳＳ
が接続される。
れ各トランジスタのゲート電極に第１のカウント値の各
ビットの信号ＣＡ０〜ＣＡ３（ＣＡ０をＬＳＢ側とす
る）が印加（供給）される第１〜第４のｎ型ＭＯＳトラ
ンジスタ（Ｔｒｎ１〜Ｔｒｎ４）と、Ｔｒｎ１〜Ｔｒｎ
４の各トランジスタのソース端子及びドレイン端子にそ
れぞれ接続されゲート電極に階調データの上位４ビット
の各ビットの信号ＰＤ２〜ＰＤ５が印加される第５〜第
８のｎ型ＭＯＳトランジスタ（Ｔｒｎ５〜Ｔｒｎ８）と
を含む。第１のカウント値の各ビットの信号ＣＡ０〜Ｃ
Ａ３は、階調データの上位４ビットの各ビットの信号Ｐ
Ｄ２〜ＰＤ５にそれぞれ対応している。また、Ｔｒｎ４
及びＴｒｎ８のソース端子には、第９のｎ型ＭＯＳトラ
ンジスタ（Ｔｒｎ９）のドレイン端子が接続される。Ｔ
ｒｎ９のゲート電極には、選択信号ＩＳＥＬの反転信号
が印加される。さらに、Ｔｒｎ９のソース端子には、第
１０のｎ型ＭＯＳトランジスタ（Ｔｒｎ１０）のドレイ
ン端子が接続される。Ｔｒｎ１０のゲート電極には、リ
セット信号ＧＲＥＳを反転した反転リセット信号ＸＲＥ
Ｓが印加され、そのソース端子に低電位側の電源ＶＳＳ
が接続される。
【００７３】第２の一致検出回路３０２は、直列接続さ
れ、各トランジスタのゲート電極に第２のカウント値の
各ビットの信号ＣＢ０〜ＣＢ３（ＣＢ０をＬＳＢ側とす
る）が印加される第１１〜第１４のｎ型ＭＯＳトランジ
スタ（Ｔｒｎ１１〜Ｔｒｎ１４）と、Ｔｒｎ１１〜Ｔｒ
ｎ１４の各トランジスタのソース端子及びドレイン端子
にそれぞれ接続され、ゲート電極に階調データの上位４
ビットの各ビットの信号ＰＤ２〜ＰＤ５が印加される第
１５〜第１８のｎ型ＭＯＳトランジスタ（Ｔｒｎ１５〜
Ｔｒｎ１８）とを含む。第２のカウント値の各ビットの
信号ＣＢ０〜ＣＢ３は、階調データの上位４ビットの各
ビットの信号ＰＤ２〜ＰＤ５にそれぞれ対応している。
また、Ｔｒｎ１４及びＴｒｎ１８のソース端子には、第
１９のｎ型ＭＯＳトランジスタ（Ｔｒｎ１９）のドレイ
ン端子が接続される。Ｔｒｎ１９のゲート電極には、選
択信号ＩＳＥＬが印加される。さらに、Ｔｒｎ１９のソ
ース端子には、第２０のｎ型ＭＯＳトランジスタ（Ｔｒ
ｎ２０）のドレイン端子が接続される。Ｔｒｎ２０のゲ
ート電極には、反転リセット信号ＸＲＥＳが印加され、
そのソース端子に低電位側の電源ＶＳＳが接続される。
れ、各トランジスタのゲート電極に第２のカウント値の
各ビットの信号ＣＢ０〜ＣＢ３（ＣＢ０をＬＳＢ側とす
る）が印加される第１１〜第１４のｎ型ＭＯＳトランジ
スタ（Ｔｒｎ１１〜Ｔｒｎ１４）と、Ｔｒｎ１１〜Ｔｒ
ｎ１４の各トランジスタのソース端子及びドレイン端子
にそれぞれ接続され、ゲート電極に階調データの上位４
ビットの各ビットの信号ＰＤ２〜ＰＤ５が印加される第
１５〜第１８のｎ型ＭＯＳトランジスタ（Ｔｒｎ１５〜
Ｔｒｎ１８）とを含む。第２のカウント値の各ビットの
信号ＣＢ０〜ＣＢ３は、階調データの上位４ビットの各
ビットの信号ＰＤ２〜ＰＤ５にそれぞれ対応している。
また、Ｔｒｎ１４及びＴｒｎ１８のソース端子には、第
１９のｎ型ＭＯＳトランジスタ（Ｔｒｎ１９）のドレイ
ン端子が接続される。Ｔｒｎ１９のゲート電極には、選
択信号ＩＳＥＬが印加される。さらに、Ｔｒｎ１９のソ
ース端子には、第２０のｎ型ＭＯＳトランジスタ（Ｔｒ
ｎ２０）のドレイン端子が接続される。Ｔｒｎ２０のゲ
ート電極には、反転リセット信号ＸＲＥＳが印加され、
そのソース端子に低電位側の電源ＶＳＳが接続される。
【００７４】プリチャージ回路３１０は、ソース端子に
高電位側の電源ＶＤＤが接続され、ゲート電極にプリチ
ャージ信号としての反転リセット信号ＸＲＥＳが印加さ
れるｐ型ＭＯＳトランジスタ（Ｔｒｐ１）を含む。
高電位側の電源ＶＤＤが接続され、ゲート電極にプリチ
ャージ信号としての反転リセット信号ＸＲＥＳが印加さ
れるｐ型ＭＯＳトランジスタ（Ｔｒｐ１）を含む。
【００７５】Ｔｒｐ１のドレイン端子は、Ｔｒｎ１及び
Ｔｒｎ５のドレイン端子と、Ｔｒｎ１１及びＴｒｎ１５
のドレイン端子と、ラッチ回路３２０とが接続される。
Ｔｒｎ５のドレイン端子と、Ｔｒｎ１１及びＴｒｎ１５
のドレイン端子と、ラッチ回路３２０とが接続される。
【００７６】なお、図８におけるｎ型ＭＯＳトランジス
タの基板電位は、低電位側の電源ＶＳＳに接続され、図
８におけるｐ型トランジスタの基板電位は、高電位側の
電源ＶＤＤに接続される。
タの基板電位は、低電位側の電源ＶＳＳに接続され、図
８におけるｐ型トランジスタの基板電位は、高電位側の
電源ＶＤＤに接続される。
【００７７】このような構成の一致検出回路２０２は、
選択信号ＩＳＥＬの論理レベルが「Ｈ」のとき、第１の
一致検出回路３００の動作を停止させ、第２の一致検出
回路３０２の一致検出結果がラッチ回路３２０でラッチ
される。また、選択信号ＩＳＥＬの論理レベルが「Ｌ」
のとき、第２の一致検出回路３０２の動作を停止させ、
第１の一致検出回路３００の一致検出結果がラッチ回路
３２０でラッチされる。
選択信号ＩＳＥＬの論理レベルが「Ｈ」のとき、第１の
一致検出回路３００の動作を停止させ、第２の一致検出
回路３０２の一致検出結果がラッチ回路３２０でラッチ
される。また、選択信号ＩＳＥＬの論理レベルが「Ｌ」
のとき、第２の一致検出回路３０２の動作を停止させ、
第１の一致検出回路３００の一致検出結果がラッチ回路
３２０でラッチされる。
【００７８】以下では、選択信号ＩＳＥＬの論理レベル
が「Ｌ」であるものとして第１の一致検出回路３００の
動作を説明するが、第２の一致検出回路３０２の動作も
同様である。
が「Ｌ」であるものとして第１の一致検出回路３００の
動作を説明するが、第２の一致検出回路３０２の動作も
同様である。
【００７９】まず、反転リセット信号ＸＲＥＳがプリチ
ャージ信号として論理レベル「Ｌ」となると、第１及び
第２の一致検出回路３００、３０２の動作を停止させ、
Ｔｒｐ１のドレイン端子の電位を、高電位側の電源ＶＤ
Ｄにプリチャージする。このときのＴｒｐ１のドレイン
端子の電位に対応する論理レベルはラッチ回路３２０に
よって反転して保持され、パルス幅変調信号ＰＷＭＳの
論理レベルは「Ｌ」となる。なお、図４に示した各種パ
ルス幅変調信号と、このパルス幅変調信号ＰＷＭＳの論
理レベルは反対である。
ャージ信号として論理レベル「Ｌ」となると、第１及び
第２の一致検出回路３００、３０２の動作を停止させ、
Ｔｒｐ１のドレイン端子の電位を、高電位側の電源ＶＤ
Ｄにプリチャージする。このときのＴｒｐ１のドレイン
端子の電位に対応する論理レベルはラッチ回路３２０に
よって反転して保持され、パルス幅変調信号ＰＷＭＳの
論理レベルは「Ｌ」となる。なお、図４に示した各種パ
ルス幅変調信号と、このパルス幅変調信号ＰＷＭＳの論
理レベルは反対である。
【００８０】次に、反転リセット信号ＸＲＥＳの論理レ
ベルが「Ｈ」となると、ノードＮＤ１、ＮＤ２の間は、
第１のカウント値のビットの信号ＣＡ０とこれに対応す
る階調データのビットの信号ＰＤ２、第１のカウント値
のビットの信号のＣＡ１とこれに対応する階調データの
ビットの信号ＰＤ３、第１のカウント値のビットの信号
ＣＡ２とこれに対応する階調データのビットの信号ＰＤ
４、第１のカウント値のビットの信号ＣＡ３とこれに対
応する階調データのビットの信号ＰＤ５のそれぞれにつ
いて、いずれか一方の論理レベル「Ｈ」のとき導通す
る。例えば第１のカウント値と階調データとが互いに相
補関係のとき、ノードＮＤ１、ＮＤ２は同電位となる。
ベルが「Ｈ」となると、ノードＮＤ１、ＮＤ２の間は、
第１のカウント値のビットの信号ＣＡ０とこれに対応す
る階調データのビットの信号ＰＤ２、第１のカウント値
のビットの信号のＣＡ１とこれに対応する階調データの
ビットの信号ＰＤ３、第１のカウント値のビットの信号
ＣＡ２とこれに対応する階調データのビットの信号ＰＤ
４、第１のカウント値のビットの信号ＣＡ３とこれに対
応する階調データのビットの信号ＰＤ５のそれぞれにつ
いて、いずれか一方の論理レベル「Ｈ」のとき導通す
る。例えば第１のカウント値と階調データとが互いに相
補関係のとき、ノードＮＤ１、ＮＤ２は同電位となる。
【００８１】なお、第１のカウント値又は階調データの
否定を該回路に供給した場合、第１のカウント値と階調
データとが互いにビット単位で等しいときに、ノードＮ
Ｄ１、ＮＤ２は同電位となる。
否定を該回路に供給した場合、第１のカウント値と階調
データとが互いにビット単位で等しいときに、ノードＮ
Ｄ１、ＮＤ２は同電位となる。
【００８２】ノードＮＤ１、ＮＤ２の間が導通すると、
ノードＮＤ１の論理レベルが「Ｌ」となって、ラッチ回
路３２０により、パルス幅変調信号ＰＷＭＳの論理レベ
ル「Ｈ」が出力されることになる。
ノードＮＤ１の論理レベルが「Ｌ」となって、ラッチ回
路３２０により、パルス幅変調信号ＰＷＭＳの論理レベ
ル「Ｈ」が出力されることになる。
【００８３】このように第１の一致検出回路３００は、
カウントアップされる第１のカウント値の各ビットの信
号ＣＡ３〜ＣＡ０が、４ビットの階調データの各ビット
の信号ＰＤ５〜ＰＤ２と相補関係にあるか否か、又はビ
ット単位で等しいか否かを検出する一致検出結果によ
り、パルス幅変調信号ＰＷＭＳを変化させることができ
る。第２の一致検出回路３０２も、カウントアップされ
る第２のカウント値の各ビットの信号ＣＢ３〜ＣＢ０に
対して、同様にパルス幅変調信号ＰＷＭＳを変化させる
ことができる。
カウントアップされる第１のカウント値の各ビットの信
号ＣＡ３〜ＣＡ０が、４ビットの階調データの各ビット
の信号ＰＤ５〜ＰＤ２と相補関係にあるか否か、又はビ
ット単位で等しいか否かを検出する一致検出結果によ
り、パルス幅変調信号ＰＷＭＳを変化させることができ
る。第２の一致検出回路３０２も、カウントアップされ
る第２のカウント値の各ビットの信号ＣＢ３〜ＣＢ０に
対して、同様にパルス幅変調信号ＰＷＭＳを変化させる
ことができる。
【００８４】デコード回路は、第１及び第２の一致検出
回路３００、３０２のいずれかにより生成されたパルス
幅変調信号ＰＷＭＳを選択出力させる。デコード回路
は、以下のような真理値表にしたがって、選択出力を行
うための選択信号を生成することができる。
回路３００、３０２のいずれかにより生成されたパルス
幅変調信号ＰＷＭＳを選択出力させる。デコード回路
は、以下のような真理値表にしたがって、選択出力を行
うための選択信号を生成することができる。
【００８５】図９に、図７に示すデコード回路をＲＯＭ
により実現する場合の真理値表の一例を示す。
により実現する場合の真理値表の一例を示す。
【００８６】ここでは、階調データの下位２ビットの信
号ＰＤ１、ＰＤ０が「１１」（論理レベルが「ＨＨ」）
のとき、１フレーム目（ｆｒａｍｅ１＝「Ｈ」）で第１
のカウント値（ＣＡ）を選択するようにデコードするこ
とを意味する。同様に、２フレーム目（ｆｒａｍｅ２＝
「Ｈ」）で第１のカウント値（ＣＡ）、３フレーム目
（ｆｒａｍｅ３＝「Ｈ」）で第１のカウント値（Ｃ
Ａ）、４フレーム目（ｆｒａｍｅ４＝「Ｈ」）で第１の
カウント値（ＣＡ）をそれぞれ選択するようにデコード
し、そのデコード結果を選択信号ＩＳＥＬとして一致検
出回路に供給する。
号ＰＤ１、ＰＤ０が「１１」（論理レベルが「ＨＨ」）
のとき、１フレーム目（ｆｒａｍｅ１＝「Ｈ」）で第１
のカウント値（ＣＡ）を選択するようにデコードするこ
とを意味する。同様に、２フレーム目（ｆｒａｍｅ２＝
「Ｈ」）で第１のカウント値（ＣＡ）、３フレーム目
（ｆｒａｍｅ３＝「Ｈ」）で第１のカウント値（Ｃ
Ａ）、４フレーム目（ｆｒａｍｅ４＝「Ｈ」）で第１の
カウント値（ＣＡ）をそれぞれ選択するようにデコード
し、そのデコード結果を選択信号ＩＳＥＬとして一致検
出回路に供給する。
【００８７】また、例えば階調データの下位２ビットの
信号ＰＤ１、ＰＤ０が「０１」（論理レベルが「Ｌ
Ｈ」）のとき、１フレーム目（ｆｒａｍｅ１＝「Ｈ」）
で第２のカウント値（ＣＢ）、２フレーム目（ｆｒａｍ
ｅ２＝「Ｈ」）で第２のカウント値（ＣＢ）、３フレー
ム目（ｆｒａｍｅ３＝「Ｈ」）で第１のカウント値（Ｃ
Ａ）、４フレーム目（ｆｒａｍｅ４＝「Ｈ」）で第１の
カウント値（ＣＡ）をそれぞれ選択するようにデコード
し、そのデコード結果を選択信号ＩＳＥＬとして一致検
出回路に供給する。
信号ＰＤ１、ＰＤ０が「０１」（論理レベルが「Ｌ
Ｈ」）のとき、１フレーム目（ｆｒａｍｅ１＝「Ｈ」）
で第２のカウント値（ＣＢ）、２フレーム目（ｆｒａｍ
ｅ２＝「Ｈ」）で第２のカウント値（ＣＢ）、３フレー
ム目（ｆｒａｍｅ３＝「Ｈ」）で第１のカウント値（Ｃ
Ａ）、４フレーム目（ｆｒａｍｅ４＝「Ｈ」）で第１の
カウント値（ＣＡ）をそれぞれ選択するようにデコード
し、そのデコード結果を選択信号ＩＳＥＬとして一致検
出回路に供給する。
【００８８】このようにして供給された選択信号ＩＳＥ
Ｌにしたがって、パルス幅変調信号を出力することで、
ＰＷＭとＦＲＭとを組み合わせた階調表示を容易に実現
することができる。特に、上述したように第１及び第２
のカウント値を設けずに、４ビットの階調データを１だ
けデクリメントする回路を設けても同様の階調表示が可
能となるが、回路規模及びレイアウト面積が増大してし
まい、ＳＥＧ出力セルの幅に制限のあるＸドライバにお
いて適用することは困難である。そこで本実施形態で
は、図８に示したように、パルス幅変調信号生成回路２
００を構成する第１及び第２の一致検出回路は、ｎ型ト
ランジスタの直列接続によって構成することができ、レ
イアウト面積を非常に小さくすることができる。したが
って、構成の簡素化やレイアウト面積の優位性を利用し
て、ＳＥＧ出力セルの面積をそれほど増大させることな
く、低消費電力で多階調化が可能なＸドライバの実現に
貢献することができる。
Ｌにしたがって、パルス幅変調信号を出力することで、
ＰＷＭとＦＲＭとを組み合わせた階調表示を容易に実現
することができる。特に、上述したように第１及び第２
のカウント値を設けずに、４ビットの階調データを１だ
けデクリメントする回路を設けても同様の階調表示が可
能となるが、回路規模及びレイアウト面積が増大してし
まい、ＳＥＧ出力セルの幅に制限のあるＸドライバにお
いて適用することは困難である。そこで本実施形態で
は、図８に示したように、パルス幅変調信号生成回路２
００を構成する第１及び第２の一致検出回路は、ｎ型ト
ランジスタの直列接続によって構成することができ、レ
イアウト面積を非常に小さくすることができる。したが
って、構成の簡素化やレイアウト面積の優位性を利用し
て、ＳＥＧ出力セルの面積をそれほど増大させることな
く、低消費電力で多階調化が可能なＸドライバの実現に
貢献することができる。
【００８９】図１０に、本実施形態におけるパルス幅変
調信号生成回路を適用したＸドライバのＳＥＧ出力セル
の構成の一例を示す。
調信号生成回路を適用したＸドライバのＳＥＧ出力セル
の構成の一例を示す。
【００９０】ここで、図７に示したパルス幅変調信号生
成回路と同一部分には同一符号を付し、適宜説明を省略
する。
成回路と同一部分には同一符号を付し、適宜説明を省略
する。
【００９１】このＳＥＧ出力セル４００は、図５に示し
たＸドライバのＳＥＧ出力電極に対応して配置される。
ＳＥＧ出力セル４００は、ＲＡＭ２１０、ラッチ４０
２、パルス幅変調信号生成回路２０４、極性反転回路４
０６、ラッチ４０８、レベルシフタ（Ｌ／Ｓ）４１０を
含む。
たＸドライバのＳＥＧ出力電極に対応して配置される。
ＳＥＧ出力セル４００は、ＲＡＭ２１０、ラッチ４０
２、パルス幅変調信号生成回路２０４、極性反転回路４
０６、ラッチ４０８、レベルシフタ（Ｌ／Ｓ）４１０を
含む。
【００９２】ＲＡＭ２１０は、Ｇ／Ａによって書き込み
及び読み出しが制御されて、６ビットの階調データを記
憶する。
及び読み出しが制御されて、６ビットの階調データを記
憶する。
【００９３】ラッチ４０２は、ラッチ信号ＣＬ１によ
り、ＲＡＭ２１０から読み出された階調データをラッチ
する。ラッチされた階調データのうち上位４ビットは、
パルス幅変調信号生成回路２００の一致検出回路２０２
に供給され、下位２ビットはデコード回路（ＲＯＭ）２
０４に供給される。
り、ＲＡＭ２１０から読み出された階調データをラッチ
する。ラッチされた階調データのうち上位４ビットは、
パルス幅変調信号生成回路２００の一致検出回路２０２
に供給され、下位２ビットはデコード回路（ＲＯＭ）２
０４に供給される。
【００９４】パルス幅変調信号生成回路２００は、上述
したようにＧ／Ａにおける第１及び第２のカウンタによ
ってカウントされた第１及び第２のカウント値ＣＡ、Ｃ
Ｂと、階調データとの一致検出と、デコード回路２０４
からデコード結果とにより、パルス幅変調信号を生成す
る。
したようにＧ／Ａにおける第１及び第２のカウンタによ
ってカウントされた第１及び第２のカウント値ＣＡ、Ｃ
Ｂと、階調データとの一致検出と、デコード回路２０４
からデコード結果とにより、パルス幅変調信号を生成す
る。
【００９５】パルス幅変調信号は、極性反転回路４０６
において、極性反転信号ＦＲによって極性反転が行われ
る。極性反転信号ＦＲは、例えばフレームごとに、ある
いはラインごとにＳＥＧ出力の極性反転タイミングを規
定する。
において、極性反転信号ＦＲによって極性反転が行われ
る。極性反転信号ＦＲは、例えばフレームごとに、ある
いはラインごとにＳＥＧ出力の極性反転タイミングを規
定する。
【００９６】極性反転された信号は、クロックパルス信
号ＧＣＰにより、ラッチ４０８にラッチされる。
号ＧＣＰにより、ラッチ４０８にラッチされる。
【００９７】そして、レベルシフタ４１０で所与の電位
にレベル変換されたの値、ＳＥＧ出力として、対応する
データラインを駆動する。
にレベル変換されたの値、ＳＥＧ出力として、対応する
データラインを駆動する。
【００９８】図１１に、本実施形態におけるＸドライバ
の４ビットのＰＷＭと２ビットのＦＲＭとを組み合わせ
た階調表示を説明するためのタイミングチャートを示
す。
の４ビットのＰＷＭと２ビットのＦＲＭとを組み合わせ
た階調表示を説明するためのタイミングチャートを示
す。
【００９９】このように第１のカウント値と、これに対
しクロックパルス信号ＧＣＰの１周期だけ遅延させて１
だけ減算した値の第２のカウント値とを用いて、階調デ
ータとの一致検出を行う。したがって、第１のカウント
値と階調データとの一致検出結果により特定されるパル
ス幅変調信号の変化点は、第２のカウント値と階調デー
タとの一致検出結果により特定されるパルス幅の変調信
号の変化点よりもクロックパルス信号ＧＣＰの１周期だ
け早くなる。
しクロックパルス信号ＧＣＰの１周期だけ遅延させて１
だけ減算した値の第２のカウント値とを用いて、階調デ
ータとの一致検出を行う。したがって、第１のカウント
値と階調データとの一致検出結果により特定されるパル
ス幅変調信号の変化点は、第２のカウント値と階調デー
タとの一致検出結果により特定されるパルス幅の変調信
号の変化点よりもクロックパルス信号ＧＣＰの１周期だ
け早くなる。
【０１００】そこで、図９に示したような真理値表にし
たがって、階調データの下位２ビットで実現されるＦＲ
Ｍにより、階調データの上位４ビットと比較されるカウ
ント値のいずれか一方を切り替えることで、図４（図１
１）に示したような階調データに応じたパターンを容易
に得ることができる。
たがって、階調データの下位２ビットで実現されるＦＲ
Ｍにより、階調データの上位４ビットと比較されるカウ
ント値のいずれか一方を切り替えることで、図４（図１
１）に示したような階調データに応じたパターンを容易
に得ることができる。
【０１０１】３． 電子機器
次に上述したＸドライバ３０を含む電気光学装置を電子
機器に適用する場合について説明する。
機器に適用する場合について説明する。
【０１０２】図１２に、本実施形態における電気光学装
置を適用した電子機器のブロック図の一例を示す。
置を適用した電子機器のブロック図の一例を示す。
【０１０３】本実施形態における電気光学装置１０００
は、バスを介してＭＰＵ１０１０と接続される。このバ
スには、ＶＲＡＭ１０２０、通信部１０３０も接続され
る。
は、バスを介してＭＰＵ１０１０と接続される。このバ
スには、ＶＲＡＭ１０２０、通信部１０３０も接続され
る。
【０１０４】ＭＰＵ１０１０は、バスを介して各部を制
御する。
御する。
【０１０５】ＶＲＡＭ１０２０は、例えば電気光学装置
１０００のパネル１００２の画素に１対１に対応する記
憶領域を有し、ＭＰＵ１０１０によってランダムに書き
込まれた画像データが、走査方向にしたがってシーケン
シャルに読み出されるようになっている。
１０００のパネル１００２の画素に１対１に対応する記
憶領域を有し、ＭＰＵ１０１０によってランダムに書き
込まれた画像データが、走査方向にしたがってシーケン
シャルに読み出されるようになっている。
【０１０６】通信部１０３０は、外部（例えばホスト装
置や他の電子機器）との間で通信を行うための各種の制
御を行うものであり、その機能は、各種プロセッサある
いは通信用ＡＳＩＣ等のハードウェアやプログラム等に
より実現できる。
置や他の電子機器）との間で通信を行うための各種の制
御を行うものであり、その機能は、各種プロセッサある
いは通信用ＡＳＩＣ等のハードウェアやプログラム等に
より実現できる。
【０１０７】このような電子機器において、例えばＭＰ
Ｕ１０１０は、電気光学装置１０００のパネル１００２
の駆動に必要な各種タイミング信号を生成して、電気光
学装置１０００のＸドライバ１００４に供給する。Ｘド
ライバ１００４は、本実施形態におけるＸドライバ３０
と動揺の構成を有している。このＸドライバ１００４
は、Ｙドライバ１００６に対して表示制御信号を出力す
る。Ｙドライバ１００６は、この表示制御信号にしたが
って走査ラインを走査駆動する。
Ｕ１０１０は、電気光学装置１０００のパネル１００２
の駆動に必要な各種タイミング信号を生成して、電気光
学装置１０００のＸドライバ１００４に供給する。Ｘド
ライバ１００４は、本実施形態におけるＸドライバ３０
と動揺の構成を有している。このＸドライバ１００４
は、Ｙドライバ１００６に対して表示制御信号を出力す
る。Ｙドライバ１００６は、この表示制御信号にしたが
って走査ラインを走査駆動する。
【０１０８】これにより、低消費電力化と多階調化とに
対応可能な電子機器を提供することができる。
対応可能な電子機器を提供することができる。
【０１０９】図１３に、本実施形態における電気光学装
置を適用した携帯電話の斜視図を示す。
置を適用した携帯電話の斜視図を示す。
【０１１０】携帯電話１２００は、複数の操作ボタン１
０２０、受話口１２０４、送話口１２０６、パネル１２
０８を備える。パネル１２０８は、本実施形態における
電気光学装置を構成するパネルが適用される。このパネ
ル１２０８は、待ち受け時には電波強度や、番号、文字
などを表示する一方、着信時又は発信時には、全領域を
表示領域とする。この場合、表示領域を制御すること
で、電力消費を低減することができる。
０２０、受話口１２０４、送話口１２０６、パネル１２
０８を備える。パネル１２０８は、本実施形態における
電気光学装置を構成するパネルが適用される。このパネ
ル１２０８は、待ち受け時には電波強度や、番号、文字
などを表示する一方、着信時又は発信時には、全領域を
表示領域とする。この場合、表示領域を制御すること
で、電力消費を低減することができる。
【０１１１】なお本発明は、上記実施形態で説明したも
のに限らず、種々の変形実施が可能である。
のに限らず、種々の変形実施が可能である。
【０１１２】なお、本実施形態におけるＸドライバを用
いた電気光学装置を適用する電子機器としては、低消費
電力化の要求の強い機器、例えば上述した携帯電話の
他、ページャ、時計、ＰＤＡなどが好適である。ただ
し、この他に、液晶テレビ、ビューファインダ型、モニ
タ直視型のビデオテープレコーダ、カーナビゲーション
装置、電卓、ワードプロセッサ、ワークステーション、
テレビ電話、ＰＯＳ端末、タッチパネルを供えた機器等
にも適用可能である。
いた電気光学装置を適用する電子機器としては、低消費
電力化の要求の強い機器、例えば上述した携帯電話の
他、ページャ、時計、ＰＤＡなどが好適である。ただ
し、この他に、液晶テレビ、ビューファインダ型、モニ
タ直視型のビデオテープレコーダ、カーナビゲーション
装置、電卓、ワードプロセッサ、ワークステーション、
テレビ電話、ＰＯＳ端末、タッチパネルを供えた機器等
にも適用可能である。
【０１１３】また、本実施形態において、液晶パネルの
画素にスイッチング素子としてＴＦＤを用いた場合につ
いて説明したが、これに限定されるものではない。例え
ば、薄膜トランジスタ（Thin Film Transistor：ＴＦ
Ｔ）をスイッチング素子として用いることも可能であ
る。
画素にスイッチング素子としてＴＦＤを用いた場合につ
いて説明したが、これに限定されるものではない。例え
ば、薄膜トランジスタ（Thin Film Transistor：ＴＦ
Ｔ）をスイッチング素子として用いることも可能であ
る。
【０１１４】さらに本実施形態では、アクティブマトリ
ックスの液晶パネルのみならず、パッシブマトリックス
の液晶パネルについても適用することができる。
ックスの液晶パネルのみならず、パッシブマトリックス
の液晶パネルについても適用することができる。
【０１１５】さらに、本実施形態で説明した４ビットの
ＰＷＭと２ビットのＦＲＭの信号波形に限定されるもの
ではなく、ＰＷＭとＦＲＭとを組み合わせた種々の波形
パターンについても同様に適用することができる。
ＰＷＭと２ビットのＦＲＭの信号波形に限定されるもの
ではなく、ＰＷＭとＦＲＭとを組み合わせた種々の波形
パターンについても同様に適用することができる。
【０１１６】さらにまた、本実施形態又は本変形例にお
いて、電気光学材料として液晶を用いた表示装置を例に
説明したが、エレクトロルミネッセンスや、蛍光表示
管、プラズマディスプレイ、有機ＥＬなど電気光学効果
を用いた全ての装置に適用可能である。
いて、電気光学材料として液晶を用いた表示装置を例に
説明したが、エレクトロルミネッセンスや、蛍光表示
管、プラズマディスプレイ、有機ＥＬなど電気光学効果
を用いた全ての装置に適用可能である。
【０１１７】さらに本実施形態では、ガラス基板上にパ
ネルの画素と各ドライバとが配置される場合や、各ドラ
イバを半導体装置に実装して、画素の領域を有するパネ
ルと同一基板上に配置するように構成することができ
る。
ネルの画素と各ドライバとが配置される場合や、各ドラ
イバを半導体装置に実装して、画素の領域を有するパネ
ルと同一基板上に配置するように構成することができ
る。
【０１１８】さらに、本実施形態では、第２のカウント
値として、第１のカウント値より１だけ減算した値とし
て説明したが、これに限定されるものではない。第２の
カウント値が、第１のカウント値より１だけ加算した値
として、デコード回路の真理値表を適宜変更することで
同様の効果を得ることができる。
値として、第１のカウント値より１だけ減算した値とし
て説明したが、これに限定されるものではない。第２の
カウント値が、第１のカウント値より１だけ加算した値
として、デコード回路の真理値表を適宜変更することで
同様の効果を得ることができる。
【０１１９】また本実施形態では、階調データ４ビット
を用いたＰＷＭと、階調データ２ビットを用いたＦＲＭ
とを組み合わせた階調表示を実現する場合について説明
したが、各ビット数に限定されるものではない。そし
て、ＰＷＭとＦＲＭについて、階調データの任意の位置
のビットを用いてもよい。
を用いたＰＷＭと、階調データ２ビットを用いたＦＲＭ
とを組み合わせた階調表示を実現する場合について説明
したが、各ビット数に限定されるものではない。そし
て、ＰＷＭとＦＲＭについて、階調データの任意の位置
のビットを用いてもよい。
【図１】本実施形態における電気光学装置の構成の一例
を示すブロック図である。
を示すブロック図である。
【図２】本実施形態における液晶パネルの画素の構成例
を示す構成図である。
を示す構成図である。
【図３】ＰＷＭによる階調表示を説明するためのタイミ
ングチャートである。
ングチャートである。
【図４】４ビットのＰＷＭと２ビットのＦＲＭとを組み
合わせた階調表示を説明するためのタイミングチャート
の一例である。
合わせた階調表示を説明するためのタイミングチャート
の一例である。
【図５】本実施形態におけるＸドライバのレイアウトイ
メージの一例を示す説明図である。
メージの一例を示す説明図である。
【図６】本実施形態におけるＸドライバのＳＥＧ出力セ
ルの構成を示す説明図である。
ルの構成を示す説明図である。
【図７】本実施形態におけるパルス幅変調信号生成回路
の原理的な構成図である。
の原理的な構成図である。
【図８】本実施形態における一致検出回路の構成の一例
を示す回路図である。
を示す回路図である。
【図９】本実施形態におけるデコード回路をＲＯＭによ
り実現する場合の真理値表の一例を示す説明図である。
り実現する場合の真理値表の一例を示す説明図である。
【図１０】本実施形態におけるパルス幅変調信号生成回
路を適用したＸドライバのＳＥＧ出力セルの構成の一例
を示す説明図である。
路を適用したＸドライバのＳＥＧ出力セルの構成の一例
を示す説明図である。
【図１１】本実施形態におけるＸドライバの４ビットの
ＰＷＭと２ビットのＦＲＭとを組み合わせた階調表示を
説明するためのタイミングチャートの一例である。
ＰＷＭと２ビットのＦＲＭとを組み合わせた階調表示を
説明するためのタイミングチャートの一例である。
【図１２】本実施形態における電気光学装置を適用した
電子機器の構成の一例を示すブロック図である。
電子機器の構成の一例を示すブロック図である。
【図１３】本実施形態における電気光学装置を適用した
携帯電話の斜視図である。
携帯電話の斜視図である。
１０ 電気光学装置
２０ 液晶パネル
３０ Ｘドライバ（データライン駆動回路）
４０ Ｙドライバ（走査ライン駆動回路）
５０ 基板
６０ 画素領域
６２ ＴＦＤ
６４ 電気光学材料
７０ 第１のＳＥＧ出力セル領域
７２ 第２のＳＥＧ出力セル領域
７４ Ｇ／Ａ領域
７６、４００ ＳＥＧ出力セル
８０ ＲＡＭ領域
８２ ＲＡＭ制御回路
８４ ＳＥＧ出力回路
２００ パルス幅変調信号生成回路
２０２ 一致検出回路
２０４ デコード回路（ＲＯＭ）
２１０ ＲＡＭ
２２０ 第１のカウンタ
２３０ 第２のカウンタ
２４０ フレーム番号
３００ 第１の一致検出回路
３０２ 第２の一致検出回路
３１０ プリチャージ回路
３２０ ラッチ回路
４０２、４０８ ラッチ
４０６ 極性反転回路
４１０ レベルシフタ（Ｌ／Ｓ）
ＤＬ1〜ＤＬM、ＤＬj データライン
ＧＣＰ クロックパルス信号
ＧＲＥＳ リセット信号
ＩＳＥＬ 選択信号
ＬＰ ラッチパルス信号
ＳＬ1〜ＳＬN、ＳＬi 走査ライン
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｒ
６４１ ６４１Ａ
６４１Ｅ
６４１Ｋ
Ｈ０４Ｎ 5/66 １０２ Ｈ０４Ｎ 5/66 １０２Ｂ
Ｆターム(参考） 2H093 NA16 NA56 NC37 NC50 ND06
ND39 NG20
5C006 AA01 AA14 AA15 AA17 AC21
AC27 AC28 AF13 AF42 AF44
AF46 AF51 AF53 AF61 AF71
AF84 BB17 BC12 BC16 BF02
BF04 BF08 BF14 BF22 BF24
BF46 FA47 FA56
5C058 AA07 AA08 BA01 BA07 BA26
BB03 BB11
5C080 AA06 AA10 BB05 DD26 EE29
FF11 JJ02 JJ03 JJ04
Claims (7)
- 【請求項１】 （ａ＋ｂ）（ａ、ｂは自然数）ビットの
階調データに基づく階調表示を行うためのパルス幅変調
信号を生成するパルス幅変調信号生成回路であって、 ａビットの階調データと、所与の走査期間内でカウント
された第１のカウント値との一致検出を行う第１の一致
検出回路と、 前記ａビットの階調データと、前記第１のカウント値か
ら１だけ減算又は加算した第２のカウント値との一致検
出を行う第２の一致検出回路と、 当該フレームを識別するためのフレーム番号と、ｂビッ
トの階調データとに基づいて、選択信号を生成する選択
信号生成回路と、 を含み、 前記パルス幅変調信号は、 前記選択信号に基づいて選択された前記第１及び第２の
一致検出回路の一致検出結果のいずれか一方により、そ
の変化点が特定されることを特徴とするパルス幅変調信
号生成回路。 - 【請求項２】 請求項１において、 そのソース端子に高電位側の電源が接続され、そのゲー
ト電極に所与のプリチャージ信号が印加されるｐ型トラ
ンジスタを含むプリチャージ回路と、 前記ｐ型トランジスタのドレイン端子に接続され、前記
パルス幅変調信号を出力するラッチ回路と、 を有し、 前記第１の一致検出回路は、 直列接続され、各トランジスタのゲート電極に前記第１
のカウント値の各ビットの信号が印加される第１〜第ａ
のｎ型トランジスタと、 前記第１〜第ａのｎ型トランジスタの各トランジスタの
ソース端子及びドレイン端子にそれぞれ接続され、その
ゲート電極に前記第１のカウント値の各ビットに対応す
る前記ａビットの階調データの各ビットの信号が印加さ
れる第（ａ＋１）〜第２ａのｎ型トランジスタと、その
ドレイン端子に第ａ及び第２ａのｎ型トランジスタのソ
ース端子が接続され、そのゲート電極に前記選択信号の
反転信号が印加される第（２ａ＋１）のｎ型トランジス
タと、そのドレイン端子に前記第（２ａ＋１）のｎ型ト
ランジスタのソース端子が接続され、そのゲート電極に
前記所与のプリチャージ信号が印加され、そのソース端
子に低電位側の電源が接続される第（２ａ＋２）のｎ型
トランジスタと、を含み、前記第１のｎ型トランジスタ
のドレイン端子に、前記ｐ型トランジスタのドレイン端
子が接続されており、前記第２の一致検出回路は、直列
接続され、各トランジスタのゲート電極に前記第２のカ
ウント値の各ビットの信号が印加される第（２ａ＋３）
〜第（３ａ＋２）のｎ型トランジスタと、前記第（２ａ
＋３）〜第（３ａ＋２）のｎ型トランジスタの各トラン
ジスタのソース端子及びドレイン端子にそれぞれ接続さ
れ、そのゲート電極に前記第２のカウント値の各ビット
に対応する前記ａビットの階調データの各ビットの信号
が印加される第（３ａ＋３）〜第（４ａ＋２）のｎ型ト
ランジスタと、そのドレイン端子に第（３ａ＋２）及び
第（４ａ＋２）のｎ型トランジスタのソース端子が接続
され、そのゲート電極に前記選択信号が印加される第
（４ａ＋３）のｎ型トランジスタと、そのドレイン端子
に前記第（４ａ＋３）のｎ型トランジスタのソース端子
が接続され、そのゲート電極に前記所与のプリチャージ
信号が印加され、そのソース端子に低電位側の電源が接
続される第（４ａ＋４）のｎ型トランジスタと、を含
み、前記第（２ａ＋３）のｎ型トランジスタのドレイン
端子に、前記ｐ型トランジスタのドレイン端子が接続さ
れていることを特徴とするパルス幅変調信号生成回路。 - 【請求項３】 互いに交差する複数の走査ラインと複数
のデータラインとにより画素が特定される電気光学装置
のデータラインを駆動するデータライン駆動回路であっ
て、（ａ＋ｂ）ビットの階調データを記憶するＲＡＭ
と、前記階調データに基づいて、パルス幅変調信号を生
成する請求項１又は２記載のパルス幅変調信号生成回路
と、前記パルス幅変調信号を所与の電位レベルに変換し
て、対応するデータラインに出力するレベル変換回路
と、を有する出力セルを、データラインごとに含むこと
を特徴とするデータライン駆動回路。 - 【請求項４】 互いに交差する複数の走査ラインと複数
のデータラインとにより特定される画素と、前記複数の
データラインを駆動する請求項３記載のデータライン駆
動回路と、前記複数の走査ラインを走査駆動する走査ラ
イン駆動回路と、を含むことを特徴とする電気光学装
置。 - 【請求項５】 互いに交差する複数の走査ラインと複数
のデータラインとにより特定される画素を有するパネル
と、前記複数のデータラインを駆動する請求項３記載の
データライン駆動回路と、前記複数の走査ラインを走査
駆動する走査ライン駆動回路と、を含むことを特徴とす
る電気光学装置。 - 【請求項６】 請求項４又は５記載の電気光学装置を含
むことを特徴とする電子機器。 - 【請求項７】 （ａ＋ｂ）（ａ、ｂは自然数）ビットの
階調データに基づく階調表示を行うためのパルス幅変調
信号を生成するパルス幅変調信号生成方法であって、ａ
ビットの階調データと所与の走査期間内でカウントされ
た第１のカウント値との一致検出を行うとともに、前記
ａビットの階調データと前記第１のカウント値から１だ
け減算又は加算した第２のカウント値との一致検出を行
い、当該フレームを識別するためのフレーム番号とｂビ
ットの階調データとに基づいて生成された選択信号に基
づいて選択された、前記第１及び第２のカウント値との
一致検出結果のうちいずれか一方により、その変化点が
特定されるパルス幅変調信号を生成することを特徴とす
るパルス幅変調信号生成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001343211A JP3552699B2 (ja) | 2001-11-08 | 2001-11-08 | パルス幅変調信号生成回路、データライン駆動回路、電気光学装置及び電子機器 |
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|---|---|---|---|
| JP2001343211A JP3552699B2 (ja) | 2001-11-08 | 2001-11-08 | パルス幅変調信号生成回路、データライン駆動回路、電気光学装置及び電子機器 |
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|---|---|
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|---|---|---|---|
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- 2001-11-08 JP JP2001343211A patent/JP3552699B2/ja not_active Expired - Fee Related
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- 2002-10-29 US US10/283,031 patent/US6927785B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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