JP2001305512A - 液晶表示駆動装置及び携帯電話機 - Google Patents
液晶表示駆動装置及び携帯電話機Info
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- JP2001305512A JP2001305512A JP2000126561A JP2000126561A JP2001305512A JP 2001305512 A JP2001305512 A JP 2001305512A JP 2000126561 A JP2000126561 A JP 2000126561A JP 2000126561 A JP2000126561 A JP 2000126561A JP 2001305512 A JP2001305512 A JP 2001305512A
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Abstract
(57)【要約】
【課題】 デジタル信号のビット数と同数のデジタル信
号をピクセルピッチ内に配線する必要があり、ピクセル
ピッチが狭い液晶表示駆動装置では高ビットデジタルデ
ータを入力できないという課題があった。 【解決手段】 パルス状の信号を伝搬する走査信号回路
と、走査信号線とｎ本のデジタル信号線とｎ本のタイミ
ング信号線が接続され、走査信号が入力されてから特定
の時間後に特定の時間幅のパルスをデジタル信号に対応
して出力する信号変換回路と、前記信号変換回路の出力
線と、デジタル信号のビット数ｎに対して２のｎ乗本の
受信信号線と、デジタル信号のビット数ｎに対して２の
ｎ乗本のデータ信号線が接続され、前記信号変換回路の
出力パルスに対応して選択したデータ信号線の信号を出
力するラッチ／デコード回路とを備えた。
号をピクセルピッチ内に配線する必要があり、ピクセル
ピッチが狭い液晶表示駆動装置では高ビットデジタルデ
ータを入力できないという課題があった。 【解決手段】 パルス状の信号を伝搬する走査信号回路
と、走査信号線とｎ本のデジタル信号線とｎ本のタイミ
ング信号線が接続され、走査信号が入力されてから特定
の時間後に特定の時間幅のパルスをデジタル信号に対応
して出力する信号変換回路と、前記信号変換回路の出力
線と、デジタル信号のビット数ｎに対して２のｎ乗本の
受信信号線と、デジタル信号のビット数ｎに対して２の
ｎ乗本のデータ信号線が接続され、前記信号変換回路の
出力パルスに対応して選択したデータ信号線の信号を出
力するラッチ／デコード回路とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶を用いて画像
を表示するための液晶表示駆動装置、特に低消費電力で
あることが必要となる携帯情報端末や携帯電話に用いら
れる液晶表示駆動装置に関するものである。
を表示するための液晶表示駆動装置、特に低消費電力で
あることが必要となる携帯情報端末や携帯電話に用いら
れる液晶表示駆動装置に関するものである。
【０００２】
【従来の技術】コンピュータや携帯情報端末などでは、
ディジタル画像出力に対応したディジタル表示装置が用
いられている。図１４は従来のディジタル液晶表示駆動
装置を示す構成図である。１００１はＲＧＢそれぞれが
三つの副画素から構成される一つのピクセル、１００２
は多数のピクセルが行列状に配列された液晶表示部、１
００３はシフトレジスタ回路１００４とディジタルラッ
チ回路１００５とデコーダ回路１００６とバッファ回路
１００７から構成され、液晶表示部の一つの行を選択す
る水平走査回路、１００８はシフトレジスタ回路とバッ
ファ回路から構成される、液晶表示部の一つの列を選択
する垂直走査回路である。１０１０は、水平走査回路１
００３と各副画素とを結ぶための信号線、１０１１，１
０１２及び１０１３は垂直走査回路１００８と各副画素
を結ぶための垂直走査線、１０１４は電圧供給配線、１
０１５は共通配線、１０１６はデータ線、１０１７はデ
コード信号線である。図１５は図１４の一つの副画素を
示す回路図である。図において１１０１及び１１０２は
ｎ型ＴＦＴ、１１０３はｐ型ＴＦＴ、１１０４は液晶表
示素子、１１０５は容量素子である。図１６は図１４の
ＲＧＢそれぞれを構成する副画素の液晶表示素子の画素
電極を示す構成図である。１３０１，１３０２及び１３
０３はそれぞれ副画素Ｒ１、Ｒ２及びＲ３に対応する電
極で、それぞれの電極面積比が１：２：４となってい
る。図１７は図１４のデコーダ回路を示す回路図であ
る。図において１２０１，１２０２，１２０３，１２０
４，１２０５，１２０６，１２０７，１２０８，１２０
９，１２１０，１２１１及び１２１２はｎ型ＴＦＴ、１
２１３，１２１４，１２１５，１２１６，１２１７，１
２１８，１２１９，１２２０，１２２１，１２２２，１
２２３及び１２２４はｐ型ＴＦＴ、１２２５，１２２６
及び１２２７はビットデータ線、１２２８，１２２９，
１２３０，１２３１，１２３２，１２３３，１２３４及
び１２３５はデコード信号線で、１２３６は垂直走査線
に接続されたディジタルデータ出力線である。
ディジタル画像出力に対応したディジタル表示装置が用
いられている。図１４は従来のディジタル液晶表示駆動
装置を示す構成図である。１００１はＲＧＢそれぞれが
三つの副画素から構成される一つのピクセル、１００２
は多数のピクセルが行列状に配列された液晶表示部、１
００３はシフトレジスタ回路１００４とディジタルラッ
チ回路１００５とデコーダ回路１００６とバッファ回路
１００７から構成され、液晶表示部の一つの行を選択す
る水平走査回路、１００８はシフトレジスタ回路とバッ
ファ回路から構成される、液晶表示部の一つの列を選択
する垂直走査回路である。１０１０は、水平走査回路１
００３と各副画素とを結ぶための信号線、１０１１，１
０１２及び１０１３は垂直走査回路１００８と各副画素
を結ぶための垂直走査線、１０１４は電圧供給配線、１
０１５は共通配線、１０１６はデータ線、１０１７はデ
コード信号線である。図１５は図１４の一つの副画素を
示す回路図である。図において１１０１及び１１０２は
ｎ型ＴＦＴ、１１０３はｐ型ＴＦＴ、１１０４は液晶表
示素子、１１０５は容量素子である。図１６は図１４の
ＲＧＢそれぞれを構成する副画素の液晶表示素子の画素
電極を示す構成図である。１３０１，１３０２及び１３
０３はそれぞれ副画素Ｒ１、Ｒ２及びＲ３に対応する電
極で、それぞれの電極面積比が１：２：４となってい
る。図１７は図１４のデコーダ回路を示す回路図であ
る。図において１２０１，１２０２，１２０３，１２０
４，１２０５，１２０６，１２０７，１２０８，１２０
９，１２１０，１２１１及び１２１２はｎ型ＴＦＴ、１
２１３，１２１４，１２１５，１２１６，１２１７，１
２１８，１２１９，１２２０，１２２１，１２２２，１
２２３及び１２２４はｐ型ＴＦＴ、１２２５，１２２６
及び１２２７はビットデータ線、１２２８，１２２９，
１２３０，１２３１，１２３２，１２３３，１２３４及
び１２３５はデコード信号線で、１２３６は垂直走査線
に接続されたディジタルデータ出力線である。
【０００３】次に動作を説明する。水平走査回路内のシ
フトレジスタ１００４から走査信号がディジタルラッチ
回路１００５に入力されると同時に画像に対応したデー
タ信号が入力され、ディジタルデータが記録される。次
にデコーダ回路１００６で、ディジタルラッチ回路に記
録されたビット信号に対応したディジタルデータ線が選
択され、ディジタルデータ信号が信号線１０１０に供給
される。この様にして垂直走査線に供給されるディジタ
ルデータ信号が図１８で示す波形で変化し、それと同期
したタイミングで垂直走査回路１００８から垂直走査線
に順次正電圧が印加されるとｎ型ＴＦＴ１１０１が導通
し、信号線１０１０とｎ型ＴＦＴ１１０２のゲート電
極、ｐ型ＴＦＴ１１０３のゲート電極及び容量素子１１
０５が接続される。これによりｎ型ＴＦＴ１１０２のゲ
ート電極、ｐ型ＴＦＴ１１０３のゲート電極及び容量素
子１１０５が信号線１０１０と同電位の電圧まで充電さ
れる。このとき副画素Ｒ１、Ｒ３は信号線１０１０の電
位が正電圧のときにｎ型ＴＦＴ１１０１に正電圧が印加
されるため、ｎ型ＴＦＴ１１０２のゲート電極、ｐ型Ｔ
ＦＴ１１０３のゲート電極及び容量素子１１０５には正
電圧が印加される。その結果ｎ型ＴＦＴ１１０２が導通
し、電圧供給線１０１４と液晶表示素子１１０４が接続
され電圧供給線１０１４の電圧が印加される。これは液
晶に電圧が印加、いわゆる液晶表示素子がオン状態であ
る。それに対し、副画素Ｒ２は信号線１０１０が負電位
のときｎ型ＴＦＴ１１０１に正電圧が印加されるため、
ｎ型ＴＦＴ１１０２のゲート電極、ｐ型ＴＦＴ１１０３
のゲート電極及び容量素子１１０５には負電圧が印加さ
れる。その結果ｐ型ＴＦＴ１１０３が導通し、共通配線
１０１５と液晶表示素子１１０４が接続される。これは
液晶に電圧が印加されない、いわゆるオフ状態である。
副画素それぞれの電極面積は１：２：４であるため、上
記信号条件では３ビット（８階調）の内５番目の階調を
表示していることになる。上記駆動方法を用いることに
よりディジタルデータ信号波形を変えることによって多
階調ディジタル液晶表示が実現される。
フトレジスタ１００４から走査信号がディジタルラッチ
回路１００５に入力されると同時に画像に対応したデー
タ信号が入力され、ディジタルデータが記録される。次
にデコーダ回路１００６で、ディジタルラッチ回路に記
録されたビット信号に対応したディジタルデータ線が選
択され、ディジタルデータ信号が信号線１０１０に供給
される。この様にして垂直走査線に供給されるディジタ
ルデータ信号が図１８で示す波形で変化し、それと同期
したタイミングで垂直走査回路１００８から垂直走査線
に順次正電圧が印加されるとｎ型ＴＦＴ１１０１が導通
し、信号線１０１０とｎ型ＴＦＴ１１０２のゲート電
極、ｐ型ＴＦＴ１１０３のゲート電極及び容量素子１１
０５が接続される。これによりｎ型ＴＦＴ１１０２のゲ
ート電極、ｐ型ＴＦＴ１１０３のゲート電極及び容量素
子１１０５が信号線１０１０と同電位の電圧まで充電さ
れる。このとき副画素Ｒ１、Ｒ３は信号線１０１０の電
位が正電圧のときにｎ型ＴＦＴ１１０１に正電圧が印加
されるため、ｎ型ＴＦＴ１１０２のゲート電極、ｐ型Ｔ
ＦＴ１１０３のゲート電極及び容量素子１１０５には正
電圧が印加される。その結果ｎ型ＴＦＴ１１０２が導通
し、電圧供給線１０１４と液晶表示素子１１０４が接続
され電圧供給線１０１４の電圧が印加される。これは液
晶に電圧が印加、いわゆる液晶表示素子がオン状態であ
る。それに対し、副画素Ｒ２は信号線１０１０が負電位
のときｎ型ＴＦＴ１１０１に正電圧が印加されるため、
ｎ型ＴＦＴ１１０２のゲート電極、ｐ型ＴＦＴ１１０３
のゲート電極及び容量素子１１０５には負電圧が印加さ
れる。その結果ｐ型ＴＦＴ１１０３が導通し、共通配線
１０１５と液晶表示素子１１０４が接続される。これは
液晶に電圧が印加されない、いわゆるオフ状態である。
副画素それぞれの電極面積は１：２：４であるため、上
記信号条件では３ビット（８階調）の内５番目の階調を
表示していることになる。上記駆動方法を用いることに
よりディジタルデータ信号波形を変えることによって多
階調ディジタル液晶表示が実現される。
【０００４】
【発明が解決しようとする課題】従来の液晶表示駆動装
置は以上のように構成されているので、高階調表示する
ためには高ビットのデコーダ回路が必要となる。従来の
デコーダ回路ではディジタル信号のビット数と同数のデ
ィジタル信号をピクセルピッチ内に配線する必要があ
り、ピクセルピッチが狭い液晶表示駆動装置では高ビッ
トディジタルデータを入力できないという問題があっ
た。また、データ信号線の信号電圧を減衰させずに回路
から出力するためにはディジタルビット信号電圧をデー
タ信号電圧より高くしなければならずその結果、消費電
力の増加を招く。更にデータ信号線にスイッチング素子
がビット数と同数直列に接続されるため抵抗が増加し、
データ信号波形の歪みを増大させるといった問題があっ
た。
置は以上のように構成されているので、高階調表示する
ためには高ビットのデコーダ回路が必要となる。従来の
デコーダ回路ではディジタル信号のビット数と同数のデ
ィジタル信号をピクセルピッチ内に配線する必要があ
り、ピクセルピッチが狭い液晶表示駆動装置では高ビッ
トディジタルデータを入力できないという問題があっ
た。また、データ信号線の信号電圧を減衰させずに回路
から出力するためにはディジタルビット信号電圧をデー
タ信号電圧より高くしなければならずその結果、消費電
力の増加を招く。更にデータ信号線にスイッチング素子
がビット数と同数直列に接続されるため抵抗が増加し、
データ信号波形の歪みを増大させるといった問題があっ
た。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、表示品位を損なうことなく、ピク
セルサイズに依存せず高階調表示が可能な低消費電力の
液晶表示駆動装置を得ることを目的とする。
めになされたもので、表示品位を損なうことなく、ピク
セルサイズに依存せず高階調表示が可能な低消費電力の
液晶表示駆動装置を得ることを目的とする。
【０００６】また、この発明は表示品位を損なうことな
く、ピクセルサイズに依存せず高階調表示が可能な低消
費電力の液晶表示駆動装置を備えた携帯電話機を得るこ
とを目的とする。
く、ピクセルサイズに依存せず高階調表示が可能な低消
費電力の液晶表示駆動装置を備えた携帯電話機を得るこ
とを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る液晶表示
駆動装置は、パルス状の信号を伝搬する走査信号回路
と、走査信号線とｎ本のディジタル信号線とｎ本のタイ
ミング信号線が接続され、走査信号が入力されてから特
定の時間後に特定の時間幅のパルスをディジタル信号に
対応して出力する信号変換回路と、前記信号変換回路の
出力線と、ディジタル信号のビット数ｎに対して２のｎ
乗本の受信信号線と、ディジタル信号のビット数ｎに対
して２のｎ乗本のデータ信号線が接続され、前記信号変
換回路の出力パルスに対応してデータ信号線を選択し、
選択したデータ信号線の信号を出力するラッチ／デコー
ダ回路とから構成されるものである。
駆動装置は、パルス状の信号を伝搬する走査信号回路
と、走査信号線とｎ本のディジタル信号線とｎ本のタイ
ミング信号線が接続され、走査信号が入力されてから特
定の時間後に特定の時間幅のパルスをディジタル信号に
対応して出力する信号変換回路と、前記信号変換回路の
出力線と、ディジタル信号のビット数ｎに対して２のｎ
乗本の受信信号線と、ディジタル信号のビット数ｎに対
して２のｎ乗本のデータ信号線が接続され、前記信号変
換回路の出力パルスに対応してデータ信号線を選択し、
選択したデータ信号線の信号を出力するラッチ／デコー
ダ回路とから構成されるものである。
【０００８】この発明に係る液晶表示駆動装置は、信号
変換回路が、走査信号線とディジタル信号線１とが接続
された第１のラッチ回路と、前記第１のラッチ回路の出
力線とタイミング信号線１が入力ゲートに接続された第
１の一致検出回路とからなる第１の変換回路と、走査信
号線とディジタル信号線２とが接続された第２のラッチ
回路と、前記第２のラッチ回路出力線とタイミング信号
線２とが入力ゲートに接続された第２の一致検出回路と
からなる第２の変換回路と、前記第１の変換回路の出力
線と前記第２の変換回路の出力線とが入力ゲートに接続
された論理積回路と、走査信号線とディジタル信号線３
とが接続された第３のラッチ回路と、前記第３のラッチ
回路の出力線とタイミング信号線３とが入力ゲートに接
続された第３の排他的論理和回路とからなる第３の変換
回路と、前記論理和回路の出力線と前記第３の変換回路
の出力線とが入力ゲートに接続された否定論理積回路
と、前記否定論理積回路の出力線とリセット信号線とが
入力ゲートに接続された否定論理和回路とから構成され
るものである。
変換回路が、走査信号線とディジタル信号線１とが接続
された第１のラッチ回路と、前記第１のラッチ回路の出
力線とタイミング信号線１が入力ゲートに接続された第
１の一致検出回路とからなる第１の変換回路と、走査信
号線とディジタル信号線２とが接続された第２のラッチ
回路と、前記第２のラッチ回路出力線とタイミング信号
線２とが入力ゲートに接続された第２の一致検出回路と
からなる第２の変換回路と、前記第１の変換回路の出力
線と前記第２の変換回路の出力線とが入力ゲートに接続
された論理積回路と、走査信号線とディジタル信号線３
とが接続された第３のラッチ回路と、前記第３のラッチ
回路の出力線とタイミング信号線３とが入力ゲートに接
続された第３の排他的論理和回路とからなる第３の変換
回路と、前記論理和回路の出力線と前記第３の変換回路
の出力線とが入力ゲートに接続された否定論理積回路
と、前記否定論理積回路の出力線とリセット信号線とが
入力ゲートに接続された否定論理和回路とから構成され
るものである。
【０００９】この発明に係る液晶表示駆動装置は、信号
変換回路が、走査信号線とディジタル信号線１とが接続
された第１のラッチ回路と、前記第１のラッチ回路の出
力線とタイミング信号線１とが入力ゲートに接続された
第１の排他的論理和回路とからなる第１の変換回路と、
走査信号線とディジタル信号線２とが接続された第２の
ラッチ回路と、前記第２のラッチ回路の出力線とタイミ
ング信号線２とが入力ゲートに接続された第２の排他的
論理和回路とからなる第２の変換回路と、前記第１の変
換回路の出力線と前記第２の変換回路の出力線とが入力
ゲートに接続された第１の論理積回路と、走査信号線と
ディジタル信号線３とが接続された第３のラッチ回路
と、前記第３のラッチ回路の出力線とタイミング信号線
３とが入力ゲートに接続された第３の排他的論理和回路
とからなる第３の変換回路と、前記第１の論理積回路の
出力線と前記第３の排他的論理和回路の出力線とが入力
ゲートに接続された第２の論理積回路と、走査信号線と
ディジタル信号線４とが接続された第４のラッチ回路
と、前記第４のラッチ回路の出力線とタイミング信号線
４とが入力ゲートに接続された第４の排他的論理和回路
とからなる第４の変換回路と、前記第２の論理積回路の
出力線と前記第４の変換回路の出力線とが入力ゲートに
接続された否定論理積回路と、前記否定論理積回路の出
力線とリセット信号線とが入力ゲートに接続された否定
論理和回路とから構成されるものである。
変換回路が、走査信号線とディジタル信号線１とが接続
された第１のラッチ回路と、前記第１のラッチ回路の出
力線とタイミング信号線１とが入力ゲートに接続された
第１の排他的論理和回路とからなる第１の変換回路と、
走査信号線とディジタル信号線２とが接続された第２の
ラッチ回路と、前記第２のラッチ回路の出力線とタイミ
ング信号線２とが入力ゲートに接続された第２の排他的
論理和回路とからなる第２の変換回路と、前記第１の変
換回路の出力線と前記第２の変換回路の出力線とが入力
ゲートに接続された第１の論理積回路と、走査信号線と
ディジタル信号線３とが接続された第３のラッチ回路
と、前記第３のラッチ回路の出力線とタイミング信号線
３とが入力ゲートに接続された第３の排他的論理和回路
とからなる第３の変換回路と、前記第１の論理積回路の
出力線と前記第３の排他的論理和回路の出力線とが入力
ゲートに接続された第２の論理積回路と、走査信号線と
ディジタル信号線４とが接続された第４のラッチ回路
と、前記第４のラッチ回路の出力線とタイミング信号線
４とが入力ゲートに接続された第４の排他的論理和回路
とからなる第４の変換回路と、前記第２の論理積回路の
出力線と前記第４の変換回路の出力線とが入力ゲートに
接続された否定論理積回路と、前記否定論理積回路の出
力線とリセット信号線とが入力ゲートに接続された否定
論理和回路とから構成されるものである。
【００１０】この発明に係る液晶表示駆動装置は、信号
変換回路が、走査信号線とディジタル信号線１とが接続
された第１のラッチ回路と、前記第１のラッチ回路の出
力線とタイミング信号線１とが入力ゲートに接続された
第１の排他的論理和回路とからなる第１の変換回路と、
走査信号線とディジタル信号線２とが接続された第２の
ラッチ回路と、前記第２のラッチ回路の出力線とタイミ
ング信号線２とが入力ゲートに接続された第２の排他的
論理和回路とからなる第２の変換回路と、前記第１の変
換回路の出力線と前記第２の変換回路の出力線とが入力
ゲートに接続された第１の論理積回路と、走査信号線と
ディジタル信号線ｋ（ｋは３以上ｎ−１以下の全ての整
数）とが接続された第ｋのラッチ回路と、前記第ｋのラ
ッチ回路の出力線とタイミング信号線ｋとが入力ゲート
に接続された第ｋの排他的論理和回路とからなる第ｋの
変換回路と、第ｋ−２の論理積回路の出力線と前記第ｋ
の排他的論理和回路の出力線とが入力ゲートに接続され
た第ｋ−１の論理積回路と、走査信号線とディジタル信
号線ｎが接続された第ｎのラッチ回路と、前記第ｎのラ
ッチ回路の出力線とタイミング信号線ｎとが入力ゲート
に接続された第ｎの排他的論理和回路とからなる第ｎの
変換回路と、前記第ｎ−２の論理積回路の出力線と前記
第ｎの変換回路の出力線とが入力ゲートに接続された否
定論理積回路と、前記否定論理積回路の出力線とリセッ
ト信号線とが入力ゲートに接続された否定論理和回路と
からなり、ｎが少なくともディジタル信号のビット数以
上であることを特徴とするものである。
変換回路が、走査信号線とディジタル信号線１とが接続
された第１のラッチ回路と、前記第１のラッチ回路の出
力線とタイミング信号線１とが入力ゲートに接続された
第１の排他的論理和回路とからなる第１の変換回路と、
走査信号線とディジタル信号線２とが接続された第２の
ラッチ回路と、前記第２のラッチ回路の出力線とタイミ
ング信号線２とが入力ゲートに接続された第２の排他的
論理和回路とからなる第２の変換回路と、前記第１の変
換回路の出力線と前記第２の変換回路の出力線とが入力
ゲートに接続された第１の論理積回路と、走査信号線と
ディジタル信号線ｋ（ｋは３以上ｎ−１以下の全ての整
数）とが接続された第ｋのラッチ回路と、前記第ｋのラ
ッチ回路の出力線とタイミング信号線ｋとが入力ゲート
に接続された第ｋの排他的論理和回路とからなる第ｋの
変換回路と、第ｋ−２の論理積回路の出力線と前記第ｋ
の排他的論理和回路の出力線とが入力ゲートに接続され
た第ｋ−１の論理積回路と、走査信号線とディジタル信
号線ｎが接続された第ｎのラッチ回路と、前記第ｎのラ
ッチ回路の出力線とタイミング信号線ｎとが入力ゲート
に接続された第ｎの排他的論理和回路とからなる第ｎの
変換回路と、前記第ｎ−２の論理積回路の出力線と前記
第ｎの変換回路の出力線とが入力ゲートに接続された否
定論理積回路と、前記否定論理積回路の出力線とリセッ
ト信号線とが入力ゲートに接続された否定論理和回路と
からなり、ｎが少なくともディジタル信号のビット数以
上であることを特徴とするものである。
【００１１】この発明に係る液晶表示駆動装置は、信号
変換回路において、ビット数ｎに対応する数のタイミン
グ信号を周波数の高い信号から第ｎの排他的論理和回路
から第１の排他的論理和回路へ順に入力することを特徴
とするものである。
変換回路において、ビット数ｎに対応する数のタイミン
グ信号を周波数の高い信号から第ｎの排他的論理和回路
から第１の排他的論理和回路へ順に入力することを特徴
とするものである。
【００１２】この発明に係る液晶表示駆動装置は、ラッ
チ回路が、走査信号線が入力された第１の否定回路と、
前記第１の否定回路出力線が接続された第２の否定回路
と、前記第１の否定回路出力線と前記第２の否定回路出
力線とディジタル信号線が接続されたスイッチング素子
と、前記スイッチング素子出力線が接続された容量素子
からなることを特徴とするものである。
チ回路が、走査信号線が入力された第１の否定回路と、
前記第１の否定回路出力線が接続された第２の否定回路
と、前記第１の否定回路出力線と前記第２の否定回路出
力線とディジタル信号線が接続されたスイッチング素子
と、前記スイッチング素子出力線が接続された容量素子
からなることを特徴とするものである。
【００１３】この発明に係る液晶表示駆動装置は、ラッ
チ回路が、走査信号線が接続された第１の否定回路と、
前記第１の否定回路出力線が接続された第２の否定回路
と、前記第１の否定回路出力線と前記第２の否定回路出
力線とディジタル信号線が接続されたスイッチング素子
と、前記スイッチング素子出力線が接続された第３の否
定回路と、前記第３の否定回路出力線が接続された第４
及び第５の否定回路からなり、前記第４の否定回路出力
線が第１の否定回路の入力ゲートに接続されているもの
である。
チ回路が、走査信号線が接続された第１の否定回路と、
前記第１の否定回路出力線が接続された第２の否定回路
と、前記第１の否定回路出力線と前記第２の否定回路出
力線とディジタル信号線が接続されたスイッチング素子
と、前記スイッチング素子出力線が接続された第３の否
定回路と、前記第３の否定回路出力線が接続された第４
及び第５の否定回路からなり、前記第４の否定回路出力
線が第１の否定回路の入力ゲートに接続されているもの
である。
【００１４】この発明に係る液晶表示駆動装置は、ラッ
チ回路が、走査信号線が接続された第１の否定回路と、
前記第１の否定回路出力線が接続された第２の否定回路
と、前記第１の否定回路出力線が第１の入力ゲートに接
続され、前記第２の否定回路出力線が第４の入力ゲート
に接続され、ディジタル信号線が第２及び第３の入力ゲ
ートに接続された第１のスイッチング素子と、前記スイ
ッチング素子出力線が接続された第３の否定回路と、前
記第３の否定回路出力線が接続された第４の否定回路と
からなり、前記第４の否定回路出力が第３の否定回路の
入力ゲートに接続されているものである。
チ回路が、走査信号線が接続された第１の否定回路と、
前記第１の否定回路出力線が接続された第２の否定回路
と、前記第１の否定回路出力線が第１の入力ゲートに接
続され、前記第２の否定回路出力線が第４の入力ゲート
に接続され、ディジタル信号線が第２及び第３の入力ゲ
ートに接続された第１のスイッチング素子と、前記スイ
ッチング素子出力線が接続された第３の否定回路と、前
記第３の否定回路出力線が接続された第４の否定回路と
からなり、前記第４の否定回路出力が第３の否定回路の
入力ゲートに接続されているものである。
【００１５】この発明に係る携帯電話機は、ディジタル
信号に対応した液晶表示駆動装置を搭載した液晶表示素
子を備え、前記液晶表示駆動装置はパルス状の信号を伝
搬する走査信号回路と、前記走査信号線とディジタル信
号線とタイミング信号線が接続され、走査信号が入力さ
れてから特定の時間後に特定の時間幅のパルスをディジ
タル信号に対応して出力する信号変換回路と、前記信号
変換回路出力線と、ディジタル信号のビット数ｎに対し
て２のｎ乗本の受信信号線と、ディジタル信号のビット
数ｎに対して２のｎ乗本のデータ信号線が接続され、前
記信号変換回路出力パルスに対応してデータ信号線を選
択し、選択したデータ信号線の信号を出力する信号変換
回路から構成されるものである
信号に対応した液晶表示駆動装置を搭載した液晶表示素
子を備え、前記液晶表示駆動装置はパルス状の信号を伝
搬する走査信号回路と、前記走査信号線とディジタル信
号線とタイミング信号線が接続され、走査信号が入力さ
れてから特定の時間後に特定の時間幅のパルスをディジ
タル信号に対応して出力する信号変換回路と、前記信号
変換回路出力線と、ディジタル信号のビット数ｎに対し
て２のｎ乗本の受信信号線と、ディジタル信号のビット
数ｎに対して２のｎ乗本のデータ信号線が接続され、前
記信号変換回路出力パルスに対応してデータ信号線を選
択し、選択したデータ信号線の信号を出力する信号変換
回路から構成されるものである
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．なお、以下の図面において、同一または
相当する部分には同一の符号を付し、その説明を省略す
る。
説明する。 実施の形態１．なお、以下の図面において、同一または
相当する部分には同一の符号を付し、その説明を省略す
る。
【００１７】図１は本発明の実施の形態１による液晶表
示駆動装置を示す構成図である。２はＲＧＢそれぞれが
三つの副画素から構成される一つのピクセル、３は多数
のピクセルが行列状に配列された液晶表示部、４はシフ
トレジスタ回路５と信号変換回路６、ラッチ回路７、バ
ッファ回路８から構成され、液晶表示部３の一つの行を
選択する水平走査回路、９はシフトレジスタ回路１０と
バッファ回路１１から構成される、液晶表示部３の一つ
の列を選択する垂直走査回路である。１２は水平走査回
路４と各副画素と結ぶための信号線、１３，１４及び１
５は水平走査回路４と各副画素を結ぶため垂直走査線、
１６は電圧供給配線、１７は共通配線、１８はデータ
線、１９はデコード信号線である。図２は図１の一つの
副画素を示す回路図である。図２において、１１０１及
び１１０２はｎ型ＴＦＴ、１１０３はｐ型ＴＦＴ、１１
０４は液晶表示素子、１１０５は容量素子である。図３
は図１のＲＧＢそれぞれを構成する副画素の液晶表示素
子の画素電極を示す構成図である。三つの副画素それぞ
れの電極面積比が１：２：４となっている。図４は図１
の信号変換回路を示す回路図である。図４において、１
５０１，１５０２，１５０３，１５０４，１５０５，１
５０６，１５０７はインバータ回路、１５０８，１５０
９，１５１０はトランスファーゲート、１５１１，１５
１２，１５１３は排他的論理和回路、１５１４，１５１
５は否定論理積回路、１５１６は否定論理和回路、１５
１７，１５１８，１５１９は容量素子である。図５は図
１のラッチ回路を示す回路図である。図において１６０
１，１６０２，１６０３，１６０４，１６０５，１６０
６，１６０７，１６０８，１６０９，１６１０，１６１
１，１６１２，１６１３，１６１４，１６１５，１６１
６はトランスファーゲート、１６１７，１６１８，１６
１９，１６２０，１６２１，１６２２，１６２３，１６
２４，１６２５，１６２６，１６２７，１６２８，１６
２９，１６３０，１６３１及び１６３２はインバータで
ある。
示駆動装置を示す構成図である。２はＲＧＢそれぞれが
三つの副画素から構成される一つのピクセル、３は多数
のピクセルが行列状に配列された液晶表示部、４はシフ
トレジスタ回路５と信号変換回路６、ラッチ回路７、バ
ッファ回路８から構成され、液晶表示部３の一つの行を
選択する水平走査回路、９はシフトレジスタ回路１０と
バッファ回路１１から構成される、液晶表示部３の一つ
の列を選択する垂直走査回路である。１２は水平走査回
路４と各副画素と結ぶための信号線、１３，１４及び１
５は水平走査回路４と各副画素を結ぶため垂直走査線、
１６は電圧供給配線、１７は共通配線、１８はデータ
線、１９はデコード信号線である。図２は図１の一つの
副画素を示す回路図である。図２において、１１０１及
び１１０２はｎ型ＴＦＴ、１１０３はｐ型ＴＦＴ、１１
０４は液晶表示素子、１１０５は容量素子である。図３
は図１のＲＧＢそれぞれを構成する副画素の液晶表示素
子の画素電極を示す構成図である。三つの副画素それぞ
れの電極面積比が１：２：４となっている。図４は図１
の信号変換回路を示す回路図である。図４において、１
５０１，１５０２，１５０３，１５０４，１５０５，１
５０６，１５０７はインバータ回路、１５０８，１５０
９，１５１０はトランスファーゲート、１５１１，１５
１２，１５１３は排他的論理和回路、１５１４，１５１
５は否定論理積回路、１５１６は否定論理和回路、１５
１７，１５１８，１５１９は容量素子である。図５は図
１のラッチ回路を示す回路図である。図において１６０
１，１６０２，１６０３，１６０４，１６０５，１６０
６，１６０７，１６０８，１６０９，１６１０，１６１
１，１６１２，１６１３，１６１４，１６１５，１６１
６はトランスファーゲート、１６１７，１６１８，１６
１９，１６２０，１６２１，１６２２，１６２３，１６
２４，１６２５，１６２６，１６２７，１６２８，１６
２９，１６３０，１６３１及び１６３２はインバータで
ある。
【００１８】次に動作を説明する。水平走査回路内のシ
フトレジスタ５から走査信号が信号変換回路６の走査信
号入力線に入力されると同時に画像に対応したＲＧＢ各
色のデータ信号がトランスファーゲートに入力され（図
ではＲ信号）、ディジタルデータが容量素子に記録され
る。例えばＲ０信号が１なら容量素子１５１７が充電さ
れ、０なら接地されることになる。全ての水平走査線で
ディジタルデータが記録された後、図６に示したタイミ
ング信号を図４のタイミング信号線Ｔ＿０、Ｔ＿１、Ｔ
＿２に印加することにより各排他的論理和回路でディジ
タル信号とタイミング信号の一致が検出される。更に各
排他的論理和回路の出力の論理積をとることにより、あ
るタイミングに一定時間幅のパルス信号が得られる。パ
ルスの発生するタイミングはディジタルデータ信号の内
容に依存し、ディジタルデータに一対一に対応する。つ
まり３ｂｉｔディジタルデータ信号の８パターンが、時
系列に並んだ８パターンのパルスに変換される（図６参
照）。
フトレジスタ５から走査信号が信号変換回路６の走査信
号入力線に入力されると同時に画像に対応したＲＧＢ各
色のデータ信号がトランスファーゲートに入力され（図
ではＲ信号）、ディジタルデータが容量素子に記録され
る。例えばＲ０信号が１なら容量素子１５１７が充電さ
れ、０なら接地されることになる。全ての水平走査線で
ディジタルデータが記録された後、図６に示したタイミ
ング信号を図４のタイミング信号線Ｔ＿０、Ｔ＿１、Ｔ
＿２に印加することにより各排他的論理和回路でディジ
タル信号とタイミング信号の一致が検出される。更に各
排他的論理和回路の出力の論理積をとることにより、あ
るタイミングに一定時間幅のパルス信号が得られる。パ
ルスの発生するタイミングはディジタルデータ信号の内
容に依存し、ディジタルデータに一対一に対応する。つ
まり３ｂｉｔディジタルデータ信号の８パターンが、時
系列に並んだ８パターンのパルスに変換される（図６参
照）。
【００１９】上記信号がラッチ回路７に入力されると同
時に図６に示したＬＰ信号が各トランスファーゲートに
入力される。このときラッチ回路とデコーダ回路からの
パルスはディジタルデータに対応したタイミングで出力
されるので、そのタイミングと同時に導通状態になって
いるトランスファーゲートのみがパルス信号を次段のト
ランスファーゲートに転送する。その結果パルス信号が
転送されたトランスファーゲートに接続されたデータ信
号からの信号がバッファ回路８に転送、バッファ回路か
ら信号線１２に供給される。この様にして垂直走査線に
供給されるディジタルデータ信号が図６で示す波形で変
化し、それと同期したタイミングで垂直走査回路９から
垂直走査線に順次正電圧が印加されるとｎ型ＴＦＴ１１
０１が導通し、信号線１２とｎ型ＴＦＴ１１０２のゲー
ト電極、ｐ型ＴＦＴ１１０３のゲート電極及び容量素子
１１０５が接続される。これによりｎ型ＴＦＴ１１０２
のゲート電極、ｐ型ＴＦＴ１１０３のゲート電極及び容
量素子１１０５が信号線１０１０と同電位の電圧まで充
電される。このとき副画素Ｒ１、Ｒ３は信号線１０１０
の電位が正電圧のときにｎ型ＴＦＴ１１０１に正電圧が
印加されるためｎ型ＴＦＴ１１０２のゲート電極、ｐ型
ＴＦＴ１１０３のゲート電極及び容量素子１１０５には
正電圧が印加される。その結果ｎ型ＴＦＴ１１０２が導
通し、電圧供給線１０１２と液晶表示素子１１０４が接
続され電圧供給線の電圧が印加される。これは液晶に電
圧が印加、いわゆる液晶表示素子がオン状態である。そ
れに対し、副画素Ｒ２は信号線１０１０が負電位のとき
ｎ型ＴＦＴ１１０１に正電圧が印加されるため、ｎ型Ｔ
ＦＴ１１０２のゲート電極、ｐ型ＴＦＴ１１０３のゲー
ト電極及び容量素子１１０５には負電圧が印加される。
その結果ｐ型ＴＦＴ１１０３が導通し、共通配線と液晶
表示素子１１０４が接続される。これは液晶に電圧が印
加されない、いわゆるオフ状態である。副画素それぞれ
の電極面積は１：２：４であるため、上記信号条件では
３ビット（８階調）の内５番目の階調を表示しているこ
とになる。上記駆動方法を用いることによりディジタル
データ信号波形を変えることによって多階調ディジタル
液晶表示が実現される。
時に図６に示したＬＰ信号が各トランスファーゲートに
入力される。このときラッチ回路とデコーダ回路からの
パルスはディジタルデータに対応したタイミングで出力
されるので、そのタイミングと同時に導通状態になって
いるトランスファーゲートのみがパルス信号を次段のト
ランスファーゲートに転送する。その結果パルス信号が
転送されたトランスファーゲートに接続されたデータ信
号からの信号がバッファ回路８に転送、バッファ回路か
ら信号線１２に供給される。この様にして垂直走査線に
供給されるディジタルデータ信号が図６で示す波形で変
化し、それと同期したタイミングで垂直走査回路９から
垂直走査線に順次正電圧が印加されるとｎ型ＴＦＴ１１
０１が導通し、信号線１２とｎ型ＴＦＴ１１０２のゲー
ト電極、ｐ型ＴＦＴ１１０３のゲート電極及び容量素子
１１０５が接続される。これによりｎ型ＴＦＴ１１０２
のゲート電極、ｐ型ＴＦＴ１１０３のゲート電極及び容
量素子１１０５が信号線１０１０と同電位の電圧まで充
電される。このとき副画素Ｒ１、Ｒ３は信号線１０１０
の電位が正電圧のときにｎ型ＴＦＴ１１０１に正電圧が
印加されるためｎ型ＴＦＴ１１０２のゲート電極、ｐ型
ＴＦＴ１１０３のゲート電極及び容量素子１１０５には
正電圧が印加される。その結果ｎ型ＴＦＴ１１０２が導
通し、電圧供給線１０１２と液晶表示素子１１０４が接
続され電圧供給線の電圧が印加される。これは液晶に電
圧が印加、いわゆる液晶表示素子がオン状態である。そ
れに対し、副画素Ｒ２は信号線１０１０が負電位のとき
ｎ型ＴＦＴ１１０１に正電圧が印加されるため、ｎ型Ｔ
ＦＴ１１０２のゲート電極、ｐ型ＴＦＴ１１０３のゲー
ト電極及び容量素子１１０５には負電圧が印加される。
その結果ｐ型ＴＦＴ１１０３が導通し、共通配線と液晶
表示素子１１０４が接続される。これは液晶に電圧が印
加されない、いわゆるオフ状態である。副画素それぞれ
の電極面積は１：２：４であるため、上記信号条件では
３ビット（８階調）の内５番目の階調を表示しているこ
とになる。上記駆動方法を用いることによりディジタル
データ信号波形を変えることによって多階調ディジタル
液晶表示が実現される。
【００２０】図７は図４で示した信号変換回路回路のブ
ロックレイアウト図である。図７におけるブロックＢは
図４の点線で囲んだ領域の回路を指す。図で示した様
に、信号変換回路の幅は水平走査線と平行方向に配線さ
れた信号線本数に依存する。本実施例では３個存在する
排他的論理和回路の出力を順次論理積回路を通すため平
行に配線される信号本数は常にシフトレジスタ配線と各
論理和回路の出力線の２本となる。従ってディジタルデ
ータビット数に依存せず一定の回路幅が実現できる。
ロックレイアウト図である。図７におけるブロックＢは
図４の点線で囲んだ領域の回路を指す。図で示した様
に、信号変換回路の幅は水平走査線と平行方向に配線さ
れた信号線本数に依存する。本実施例では３個存在する
排他的論理和回路の出力を順次論理積回路を通すため平
行に配線される信号本数は常にシフトレジスタ配線と各
論理和回路の出力線の２本となる。従ってディジタルデ
ータビット数に依存せず一定の回路幅が実現できる。
【００２１】実施の形態２．図８は本発明の実施の形態
２による液晶表示駆動装置を示す構成図である。２００
２はＲＧＢそれぞれが三つの副画素から構成される一つ
のピクセル、２００３は多数のピクセルが行列状に配列
された液晶表示部、２００４はシフトレジスタ回路２０
０５と信号変換回路２００６、バッファ回路２００７か
ら構成され、液晶表示部の一つの行を選択する水平走査
回路、２００８はシフトレジスタ回路２００９とバッフ
ァ回路２０１０から構成される、液晶表示部の一つの列
を選択する垂直走査回路である。２０１１は水平走査回
路２００４と各副画素と結ぶための信号線、２０１２，
２０１３及び２０１４は水平走査回路２００４と各副画
素を結ぶため垂直走査線、２０１５は電圧供給配線、２
０１６は共通配線、２０１７はデータ線である。図９は
図８の一つの画素を示す回路図である。図９において１
７０１及び１７０２はｎ型ＴＦＴ、１７０３は液晶表示
素子、１７０４は容量素子である。図１０は図８の信号
変換回路を示す回路図である。図１０において１５０
１，１５０２，１５０３，１５０４，１５０５，１５０
６，１５０７はインバータ回路、１５０８，１５０９，
１５１０はトランスファーゲート、１５１１，１５１
２，１５１３は排他的論理和回路、１５１４，１５１５
は否定論理積回路、１５１６は否定論理和回路、１５１
７，１５１８，１５１９は容量素子である。
２による液晶表示駆動装置を示す構成図である。２００
２はＲＧＢそれぞれが三つの副画素から構成される一つ
のピクセル、２００３は多数のピクセルが行列状に配列
された液晶表示部、２００４はシフトレジスタ回路２０
０５と信号変換回路２００６、バッファ回路２００７か
ら構成され、液晶表示部の一つの行を選択する水平走査
回路、２００８はシフトレジスタ回路２００９とバッフ
ァ回路２０１０から構成される、液晶表示部の一つの列
を選択する垂直走査回路である。２０１１は水平走査回
路２００４と各副画素と結ぶための信号線、２０１２，
２０１３及び２０１４は水平走査回路２００４と各副画
素を結ぶため垂直走査線、２０１５は電圧供給配線、２
０１６は共通配線、２０１７はデータ線である。図９は
図８の一つの画素を示す回路図である。図９において１
７０１及び１７０２はｎ型ＴＦＴ、１７０３は液晶表示
素子、１７０４は容量素子である。図１０は図８の信号
変換回路を示す回路図である。図１０において１５０
１，１５０２，１５０３，１５０４，１５０５，１５０
６，１５０７はインバータ回路、１５０８，１５０９，
１５１０はトランスファーゲート、１５１１，１５１
２，１５１３は排他的論理和回路、１５１４，１５１５
は否定論理積回路、１５１６は否定論理和回路、１５１
７，１５１８，１５１９は容量素子である。
【００２２】次に動作を説明する。水平走査回路内のシ
フトレジスタ回路２００５から走査信号が信号変換回路
２００６の走査信号入力線に入力されると同時に画像に
対応したＲＧＢ各色のデータ信号がトランスファーゲー
トに入力され（図ではＲ信号）、ディジタルデータが容
量素子に記録される。例えばＲ０信号が１なら容量素子
１５１７が充電され、０なら接地されることになる。全
ての水平走査線でディジタルデータが記録された後、図
１１に示したタイミング信号を図１０のタイミング信号
線Ｔ＿０、Ｔ＿１、Ｔ＿２に印加することにより各排他
的論理和回路でディジタル信号とタイミング信号の一致
が検出される。更に各排他的論理和回路の出力の論理積
をとることにより、あるタイミングに一定時間幅のパル
ス信号が得られる。パルスの発生するタイミングはディ
ジタルデータ信号の内容に依存し、ディジタルデータに
一対一に対応する。つまり、３ｂｉｔディジタルデータ
信号の８パターンが、時系列に並んだ８パターンのパル
スに変換される。その結果パルス信号がバッファ回路２
００７に転送、バッファ回路から信号線２０１１に供給
される。この様にして垂直走査線に供給されるディジタ
ルデータ信号が図１１で示す波形で変化し、それと同期
したタイミングで垂直走査回路２００８から垂直走査線
に順次正電圧が印加されるとｎ型ＴＦＴ１７０１が導通
し、信号線２０１１とｎ型ＴＦＴ１７０２のゲート電極
及び容量素子１７０４が接続される。これにより、ｎ型
ＴＦＴ１７０２のゲート電極及び容量素子１７０４電位
は、信号線２０１１に供給されるパルスと同波形で変化
する。電圧供給線の電位が図１１に示した時間に対して
階段状に変化する場合、パルス出力のタイミングに対応
した電位がｎ型ＴＦＴ１７０２を通して液晶表示素子１
７０３に供給されるパルス信号の供給されるタイミング
はディジタルデータに対応しているため各データに対し
て異なった電圧が液晶表示素子に印加される。上記信号
条件では３ビット（８階調）の内５番目の階調を表示し
ていることになる。上記駆動方法を用いることによりデ
ィジタルデータ信号波形を変えることによって多階調デ
ィジタル液晶表示が実現される。
フトレジスタ回路２００５から走査信号が信号変換回路
２００６の走査信号入力線に入力されると同時に画像に
対応したＲＧＢ各色のデータ信号がトランスファーゲー
トに入力され（図ではＲ信号）、ディジタルデータが容
量素子に記録される。例えばＲ０信号が１なら容量素子
１５１７が充電され、０なら接地されることになる。全
ての水平走査線でディジタルデータが記録された後、図
１１に示したタイミング信号を図１０のタイミング信号
線Ｔ＿０、Ｔ＿１、Ｔ＿２に印加することにより各排他
的論理和回路でディジタル信号とタイミング信号の一致
が検出される。更に各排他的論理和回路の出力の論理積
をとることにより、あるタイミングに一定時間幅のパル
ス信号が得られる。パルスの発生するタイミングはディ
ジタルデータ信号の内容に依存し、ディジタルデータに
一対一に対応する。つまり、３ｂｉｔディジタルデータ
信号の８パターンが、時系列に並んだ８パターンのパル
スに変換される。その結果パルス信号がバッファ回路２
００７に転送、バッファ回路から信号線２０１１に供給
される。この様にして垂直走査線に供給されるディジタ
ルデータ信号が図１１で示す波形で変化し、それと同期
したタイミングで垂直走査回路２００８から垂直走査線
に順次正電圧が印加されるとｎ型ＴＦＴ１７０１が導通
し、信号線２０１１とｎ型ＴＦＴ１７０２のゲート電極
及び容量素子１７０４が接続される。これにより、ｎ型
ＴＦＴ１７０２のゲート電極及び容量素子１７０４電位
は、信号線２０１１に供給されるパルスと同波形で変化
する。電圧供給線の電位が図１１に示した時間に対して
階段状に変化する場合、パルス出力のタイミングに対応
した電位がｎ型ＴＦＴ１７０２を通して液晶表示素子１
７０３に供給されるパルス信号の供給されるタイミング
はディジタルデータに対応しているため各データに対し
て異なった電圧が液晶表示素子に印加される。上記信号
条件では３ビット（８階調）の内５番目の階調を表示し
ていることになる。上記駆動方法を用いることによりデ
ィジタルデータ信号波形を変えることによって多階調デ
ィジタル液晶表示が実現される。
【００２３】図１２は図１０で示した信号変換回路のブ
ロックレイアウト図である。図１２におけるブロックＢ
は図３の点線で囲んだ領域の回路を指す。図で示した様
に、信号変換回路の幅は水平走査線と平行方向に配線さ
れた信号線本数に依存する。本実施例では３個存在する
排他的論理和回路の出力を順次論理積回路を通すため平
行に配線される信号本数は常にシフトレジスタ配線と各
論理和回路の出力線の２本となる。従ってディジタルデ
ータビット数に依存せず一定の回路幅が実現できる。
ロックレイアウト図である。図１２におけるブロックＢ
は図３の点線で囲んだ領域の回路を指す。図で示した様
に、信号変換回路の幅は水平走査線と平行方向に配線さ
れた信号線本数に依存する。本実施例では３個存在する
排他的論理和回路の出力を順次論理積回路を通すため平
行に配線される信号本数は常にシフトレジスタ配線と各
論理和回路の出力線の２本となる。従ってディジタルデ
ータビット数に依存せず一定の回路幅が実現できる。
【００２４】実施の形態３．図１３は本発明の液晶表示
駆動装置を備えた実施の形態３による携帯電話を示す図
である。３００１は携帯電話、３００２は実施の形態１
あるいは実施の形態２で説明したディジタル液晶表示駆
動装置で構成される液晶表示素子である。本発明による
液晶表示駆動装置はその垂直走査線と平行方向の幅がデ
ィジタルデータビット数に依存せず一定であるため、液
晶表示素子のピクセルサイズを変更することなく高階調
表示化が可能ならしめる。同時にディジタル信号による
高階調表示によりアナログ信号表示に比べ低い消費電力
で駆動でき、その結果、携帯電話の長時間連続使用を可
能ならしめる。
駆動装置を備えた実施の形態３による携帯電話を示す図
である。３００１は携帯電話、３００２は実施の形態１
あるいは実施の形態２で説明したディジタル液晶表示駆
動装置で構成される液晶表示素子である。本発明による
液晶表示駆動装置はその垂直走査線と平行方向の幅がデ
ィジタルデータビット数に依存せず一定であるため、液
晶表示素子のピクセルサイズを変更することなく高階調
表示化が可能ならしめる。同時にディジタル信号による
高階調表示によりアナログ信号表示に比べ低い消費電力
で駆動でき、その結果、携帯電話の長時間連続使用を可
能ならしめる。
【００２５】
【発明の効果】以上のように、この発明によれば、並列
入力されたディジタルデータ信号を時系列パルス信号に
変換し、単一信号線で後段回路に入力できる変換回路を
設けたので、高精細で低消費電力駆動が可能な多階調液
晶表示素子が実現できる。
入力されたディジタルデータ信号を時系列パルス信号に
変換し、単一信号線で後段回路に入力できる変換回路を
設けたので、高精細で低消費電力駆動が可能な多階調液
晶表示素子が実現できる。
【００２６】この発明によれば、並列入力された３ビッ
トディジタルデータ信号を時系列パルス信号に変換し、
単一信号線で後段回路に入力でき且つ回路幅が小規模な
変換回路を設けたので、高精細で低消費電力駆動が可能
な８階調液晶表示駆動装置が実現できる。
トディジタルデータ信号を時系列パルス信号に変換し、
単一信号線で後段回路に入力でき且つ回路幅が小規模な
変換回路を設けたので、高精細で低消費電力駆動が可能
な８階調液晶表示駆動装置が実現できる。
【００２７】この発明によれば、並列入力された４ビッ
トディジタルデータ信号を時系列パルス信号に変換し、
単一信号線で後段回路に入力でき且つ回路幅が小規模な
変換回路を設けたので、高精細で低消費電力駆動が可能
な１６階調液晶表示駆動装置が実現できる。
トディジタルデータ信号を時系列パルス信号に変換し、
単一信号線で後段回路に入力でき且つ回路幅が小規模な
変換回路を設けたので、高精細で低消費電力駆動が可能
な１６階調液晶表示駆動装置が実現できる。
【００２８】この発明によれば、並列入力されたｎビッ
トディジタルデータ信号を時系列パルス信号に変換し、
単一信号線で後段回路に入力でき且つ回路幅が小規模な
変換回路を設けたので、高精細で低消費電力駆動が可能
な２のｎ乗階調液晶表示駆動装置が実現できる。
トディジタルデータ信号を時系列パルス信号に変換し、
単一信号線で後段回路に入力でき且つ回路幅が小規模な
変換回路を設けたので、高精細で低消費電力駆動が可能
な２のｎ乗階調液晶表示駆動装置が実現できる。
【００２９】この発明によれば、変換回路を構成するラ
ッチ回路をＴＦＴ素子数が６、容量素子数が１の回路で
構成したため、小規模で高精細で低消費電力駆動が可能
な多階調液晶表示駆動装置が実現できる。
ッチ回路をＴＦＴ素子数が６、容量素子数が１の回路で
構成したため、小規模で高精細で低消費電力駆動が可能
な多階調液晶表示駆動装置が実現できる。
【００３０】この発明によれば、変換回路を構成するラ
ッチ回路をスタティック回路で構成したため、安定性の
高い、高精細で低消費電力駆動が可能な多階調液晶表示
駆動装置が実現できる。
ッチ回路をスタティック回路で構成したため、安定性の
高い、高精細で低消費電力駆動が可能な多階調液晶表示
駆動装置が実現できる。
【００３１】この発明によれば、変換回路を構成するラ
ッチ回路をスタティック回路で、保持機能素子をクロッ
クドインバータで構成したため、安定性の高く高信頼、
高精細で低消費電力駆動が可能な多階調液晶表示駆動装
置が実現できる。
ッチ回路をスタティック回路で、保持機能素子をクロッ
クドインバータで構成したため、安定性の高く高信頼、
高精細で低消費電力駆動が可能な多階調液晶表示駆動装
置が実現できる。
【００３２】この発明によれば、液晶表示素子にディジ
タル信号に対応した多階調表示可能な液晶表示駆動回路
を設けたので、高信頼性な高品位液晶表示ができる低消
費電力の携帯電話機を実現することができる。
タル信号に対応した多階調表示可能な液晶表示駆動回路
を設けたので、高信頼性な高品位液晶表示ができる低消
費電力の携帯電話機を実現することができる。
【図１】 本発明の実施の形態１による液晶表示駆動装
置を示す構成図である。
置を示す構成図である。
【図２】 図１の一つの副画素を示す回路図である。
【図３】 図１のＲＧＢそれぞれを構成する副画素の液
晶表示素子の画素電極を示す構成図である。
晶表示素子の画素電極を示す構成図である。
【図４】 図１の信号変換回路を示す回路図である。
【図５】 図１のラッチ回路を示す回路図である。
【図６】 実施の形態１の液晶表示駆動装置における信
号線の電位変化を示すタイミイングチャートである。
号線の電位変化を示すタイミイングチャートである。
【図７】 図６で示した信号変換回路のブロックレイア
ウト図である。
ウト図である。
【図８】 本発明の実施の形態２による液晶表示駆動装
置を示す構成図である。
置を示す構成図である。
【図９】 図８の一つの画素を示す回路図である。
【図１０】 図８の信号変換回路を示す回路図である。
【図１１】 実施の形態２の液晶表示駆動装置における
信号線の電位変化を示すタイミイングチャートである。
信号線の電位変化を示すタイミイングチャートである。
【図１２】 図１０で示した信号変換回路のブロックレ
イアウト図である。
イアウト図である。
【図１３】 本発明の液晶表示駆動装置を備えた実施の
形態３による携帯電話を示す図である。
形態３による携帯電話を示す図である。
【図１４】 従来のディジタル液晶表示駆動装置を示す
構成図である。
構成図である。
【図１５】 図１４の一つの副画素を示す回路図であ
る。
る。
【図１６】 図１４のＲＧＢそれぞれを構成する副画素
の液晶表示素子の画素電極を示す構成図である。
の液晶表示素子の画素電極を示す構成図である。
【図１７】 図１４のデコーダ回路を示す回路図であ
る。
る。
【図１８】 従来の液晶表示駆動装置における信号線の
電位変化を示すタイミイングチャートである。
電位変化を示すタイミイングチャートである。
２ ピクセル、３ 液晶表示部、４ 水平走査回路、５
シフトレジスタ回路、６ 信号変換回路、７ ラッチ
回路、８ バッファ回路、９ 垂直走査回路、１０ シ
フトレジスタ回路、１１ バッファ回路、１２ 信号
線、１３〜１５垂直走査線、１６ 電圧供給配線、１７
共通配線、１８ データ線、１９ デコード信号線、
１１０１，１１０２ ｎ型ＴＦＴ、１１０３ ｐ型ＴＦ
Ｔ、１１０４ 液晶表示素子、１１０５ 容量素子、１
５０１〜１５０７ インバータ回路、１５０８〜１５１
０ トランスファーゲート、１５１１〜１５１３ 排他
的論理和回路、１５１４，１５１５ 否定論理積回路、
１５１６ 否定論理和回路、１５１７〜１５１９ 容量
素子、１６０１〜１６１６ トランスファーゲート、１
６１７〜１６３２ インバータ、２００２ ピクセル、
２００３ 液晶表示部、２００４ 水平走査回路、２０
０５ シフトレジスタ回路、２００６ 信号変換回路、
２００７ バッファ回路、２００８ 垂直走査回路、２
００９ シフトレジスタ回路、２０１０ バッファ回
路、２０１１ 信号線、２０１２〜２０１４ 垂直走査
線、２０１５ 電圧供給配線、２０１６ 共通配線、２
０１７データ線、１７０１，１７０２ ｎ型ＴＦＴ、１
７０３ 液晶表示素子、１７０４ 容量素子、１５０１
〜１５０７ インバータ回路、１５０８〜１５１０ ト
ランスファーゲート、１５１１〜１５１３ 排他的論理
和回路、１５１４、１５１５ 否定論理積回路、１５１
６ 否定論理和回路、１５１７〜１５１９ 容量素子、
３００１ 携帯電話、３００２ 液晶表示素子。
シフトレジスタ回路、６ 信号変換回路、７ ラッチ
回路、８ バッファ回路、９ 垂直走査回路、１０ シ
フトレジスタ回路、１１ バッファ回路、１２ 信号
線、１３〜１５垂直走査線、１６ 電圧供給配線、１７
共通配線、１８ データ線、１９ デコード信号線、
１１０１，１１０２ ｎ型ＴＦＴ、１１０３ ｐ型ＴＦ
Ｔ、１１０４ 液晶表示素子、１１０５ 容量素子、１
５０１〜１５０７ インバータ回路、１５０８〜１５１
０ トランスファーゲート、１５１１〜１５１３ 排他
的論理和回路、１５１４，１５１５ 否定論理積回路、
１５１６ 否定論理和回路、１５１７〜１５１９ 容量
素子、１６０１〜１６１６ トランスファーゲート、１
６１７〜１６３２ インバータ、２００２ ピクセル、
２００３ 液晶表示部、２００４ 水平走査回路、２０
０５ シフトレジスタ回路、２００６ 信号変換回路、
２００７ バッファ回路、２００８ 垂直走査回路、２
００９ シフトレジスタ回路、２０１０ バッファ回
路、２０１１ 信号線、２０１２〜２０１４ 垂直走査
線、２０１５ 電圧供給配線、２０１６ 共通配線、２
０１７データ線、１７０１，１７０２ ｎ型ＴＦＴ、１
７０３ 液晶表示素子、１７０４ 容量素子、１５０１
〜１５０７ インバータ回路、１５０８〜１５１０ ト
ランスファーゲート、１５１１〜１５１３ 排他的論理
和回路、１５１４、１５１５ 否定論理積回路、１５１
６ 否定論理和回路、１５１７〜１５１９ 容量素子、
３００１ 携帯電話、３００２ 液晶表示素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 (72)発明者 上里 将史 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2H093 NA16 NA41 NA51 NC22 NC26 ND06 ND39 5C006 AA12 BB16 BC03 BC06 BC12 BC20 BF03 BF04 BF26 BF27 EC01 FA43 FA47 FA56 5C080 AA10 BB05 DD22 DD26 EE29 FF11 JJ02 JJ03 JJ04 JJ06 KK07
Claims (9)
- 【請求項１】 パルス状の信号を伝搬する走査信号回路
と、走査信号線とｎ本のディジタル信号線とｎ本のタイ
ミング信号線が接続され、走査信号が入力されてから特
定の時間後に特定の時間幅のパルスをディジタル信号に
対応して出力する信号変換回路と、前記信号変換回路の
出力線と、ディジタル信号のビット数ｎに対して２のｎ
乗本の受信信号線と、ディジタル信号のビット数ｎに対
して２のｎ乗本のデータ信号線が接続され、前記信号変
換回路の出力パルスに対応してデータ信号線を選択し、
選択したデータ信号線の信号を出力するラッチ／デコー
ダ回路とから構成されることを特徴とする液晶表示駆動
装置。 - 【請求項２】 信号変換回路が、走査信号線とディジタ
ル信号線１とが接続された第１のラッチ回路と、前記第
１のラッチ回路の出力線とタイミング信号線１が入力ゲ
ートに接続された第１の一致検出回路とからなる第１の
変換回路と、走査信号線とディジタル信号線２とが接続
された第２のラッチ回路と、前記第２のラッチ回路出力
線とタイミング信号線２とが入力ゲートに接続された第
２の一致検出回路とからなる第２の変換回路と、前記第
１の変換回路の出力線と前記第２の変換回路の出力線と
が入力ゲートに接続された論理積回路と、走査信号線と
ディジタル信号線３とが接続された第３のラッチ回路
と、前記第３のラッチ回路の出力線とタイミング信号線
３とが入力ゲートに接続された第３の排他的論理和回路
とからなる第３の変換回路と、前記論理和回路の出力線
と前記第３の変換回路の出力線とが入力ゲートに接続さ
れた否定論理積回路と、前記否定論理積回路の出力線と
リセット信号線とが入力ゲートに接続された否定論理和
回路とから構成されることを特徴とする請求項１記載の
液晶表示駆動装置。 - 【請求項３】 信号変換回路が、走査信号線とディジタ
ル信号線１とが接続された第１のラッチ回路と、前記第
１のラッチ回路の出力線とタイミング信号線１とが入力
ゲートに接続された第１の排他的論理和回路とからなる
第１の変換回路と、走査信号線とディジタル信号線２と
が接続された第２のラッチ回路と、前記第２のラッチ回
路の出力線とタイミング信号線２とが入力ゲートに接続
された第２の排他的論理和回路とからなる第２の変換回
路と、前記第１の変換回路の出力線と前記第２の変換回
路の出力線とが入力ゲートに接続された第１の論理積回
路と、走査信号線とディジタル信号線３とが接続された
第３のラッチ回路と、前記第３のラッチ回路の出力線と
タイミング信号線３とが入力ゲートに接続された第３の
排他的論理和回路とからなる第３の変換回路と、前記第
１の論理積回路の出力線と前記第３の排他的論理和回路
の出力線とが入力ゲートに接続された第２の論理積回路
と、走査信号線とディジタル信号線４とが接続された第
４のラッチ回路と、前記第４のラッチ回路の出力線とタ
イミング信号線４とが入力ゲートに接続された第４の排
他的論理和回路とからなる第４の変換回路と、前記第２
の論理積回路の出力線と前記第４の変換回路の出力線と
が入力ゲートに接続された否定論理積回路と、前記否定
論理積回路の出力線とリセット信号線とが入力ゲートに
接続された否定論理和回路とから構成されることを特徴
とする請求項１記載の液晶表示駆動装置。 - 【請求項４】 信号変換回路が、走査信号線とディジタ
ル信号線１とが接続された第１のラッチ回路と、前記第
１のラッチ回路の出力線とタイミング信号線１とが入力
ゲートに接続された第１の排他的論理和回路とからなる
第１の変換回路と、走査信号線とディジタル信号線２と
が接続された第２のラッチ回路と、前記第２のラッチ回
路の出力線とタイミング信号線２とが入力ゲートに接続
された第２の排他的論理和回路とからなる第２の変換回
路と、前記第１の変換回路の出力線と前記第２の変換回
路の出力線とが入力ゲートに接続された第１の論理積回
路と、走査信号線とディジタル信号線ｋ（ｋは３以上ｎ
−１以下の全ての整数）とが接続された第ｋのラッチ回
路と、前記第ｋのラッチ回路の出力線とタイミング信号
線ｋとが入力ゲートに接続された第ｋの排他的論理和回
路とからなる第ｋの変換回路と、第ｋ−２の論理積回路
の出力線と前記第ｋの排他的論理和回路の出力線とが入
力ゲートに接続された第ｋ−１の論理積回路と、走査信
号線とディジタル信号線ｎが接続された第ｎのラッチ回
路と、前記第ｎのラッチ回路の出力線とタイミング信号
線ｎとが入力ゲートに接続された第ｎの排他的論理和回
路とからなる第ｎの変換回路と、前記第ｎ−２の論理積
回路の出力線と前記第ｎの変換回路の出力線とが入力ゲ
ートに接続された否定論理積回路と、前記否定論理積回
路の出力線とリセット信号線とが入力ゲートに接続され
た否定論理和回路とからなり、ｎが少なくともディジタ
ル信号のビット数以上であることを特徴とする請求項１
記載の液晶表示駆動装置。 - 【請求項５】 信号変換回路において、ビット数ｎに対
応する数のタイミング信号を周波数の高い信号から第ｎ
の排他的論理和回路から第１の排他的論理和回路へ順に
入力することを特徴とする請求項２乃至４のうちのいず
れか１項記載の液晶表示駆動装置。 - 【請求項６】 ラッチ回路が、走査信号線が入力された
第１の否定回路と、前記第１の否定回路出力線が接続さ
れた第２の否定回路と、前記第１の否定回路出力線と前
記第２の否定回路出力線とディジタル信号線が接続され
たスイッチング素子と、前記スイッチング素子出力線が
接続された容量素子からなることを特徴とする請求項３
乃至５のうちのいずれか１項記載の液晶表示駆動装置。 - 【請求項７】 ラッチ回路が、走査信号線が接続された
第１の否定回路と、前記第１の否定回路出力線が接続さ
れた第２の否定回路と、前記第１の否定回路出力線と前
記第２の否定回路出力線とディジタル信号線が接続され
たスイッチング素子と、前記スイッチング素子出力線が
接続された第３の否定回路と、前記第３の否定回路出力
線が接続された第４及び第５の否定回路からなり、前記
第４の否定回路出力線が第１の否定回路の入力ゲートに
接続されていることを特徴とする請求項３乃至５のうち
のいずれか１項記載の液晶表示駆動装置。 - 【請求項８】 ラッチ回路が、走査信号線が接続された
第１の否定回路と、前記第１の否定回路出力線が接続さ
れた第２の否定回路と、前記第１の否定回路出力線が第
１の入力ゲートに接続され、前記第２の否定回路出力線
が第４の入力ゲートに接続され、ディジタル信号線が第
２及び第３の入力ゲートに接続された第１のスイッチン
グ素子と、前記スイッチング素子出力線が接続された第
３の否定回路と、前記第３の否定回路出力線が接続され
た第４の否定回路とからなり、前記第４の否定回路出力
が第３の否定回路の入力ゲートに接続されていることを
特徴とする請求項３乃至５のうちのいずれか１項記載の
液晶表示駆動装置。 - 【請求項９】 ディジタル信号に対応した液晶表示駆動
装置を搭載した液晶表示素子を備え、前記液晶表示駆動
装置はパルス状の信号を伝搬する走査信号回路と、前記
走査信号線とディジタル信号線とタイミング信号線が接
続され、走査信号が入力されてから特定の時間後に特定
の時間幅のパルスをディジタル信号に対応して出力する
信号変換回路と、前記信号変換回路出力線と、ディジタ
ル信号のビット数ｎに対して２のｎ乗本の受信信号線
と、ディジタル信号のビット数ｎに対して２のｎ乗本の
データ信号線が接続され、前記信号変換回路出力パルス
に対応してデータ信号線を選択し、選択したデータ信号
線の信号を出力する信号変換回路から構成されることを
特徴とする携帯電話機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000126561A JP2001305512A (ja) | 2000-04-26 | 2000-04-26 | 液晶表示駆動装置及び携帯電話機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000126561A JP2001305512A (ja) | 2000-04-26 | 2000-04-26 | 液晶表示駆動装置及び携帯電話機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001305512A true JP2001305512A (ja) | 2001-10-31 |
Family
ID=18636327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000126561A Pending JP2001305512A (ja) | 2000-04-26 | 2000-04-26 | 液晶表示駆動装置及び携帯電話機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001305512A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100411003C (zh) * | 2005-12-31 | 2008-08-13 | 义隆电子股份有限公司 | 液晶显示器的源极驱动方式 |
| KR20110093371A (ko) * | 2010-02-12 | 2011-08-18 | 한양대학교 산학협력단 | 디스플레이 장치 및 디스플레이 장치의 동작 방법 |
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| JPH1138944A (ja) * | 1997-07-24 | 1999-02-12 | Hitachi Ltd | 階調可変回路および階調可変回路を用いた画像処理装置 |
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-
2000
- 2000-04-26 JP JP2000126561A patent/JP2001305512A/ja active Pending
Patent Citations (5)
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| KR20110093371A (ko) * | 2010-02-12 | 2011-08-18 | 한양대학교 산학협력단 | 디스플레이 장치 및 디스플레이 장치의 동작 방법 |
| KR101676035B1 (ko) | 2010-02-12 | 2016-11-15 | 한양대학교 산학협력단 | 디스플레이 장치 및 디스플레이 장치의 동작 방법 |
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