JP2001306039A - 液晶表示駆動装置及びそれを備えた携帯電話機 - Google Patents
液晶表示駆動装置及びそれを備えた携帯電話機Info
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Abstract
に依存せずに高階調表示が可能な低消費電力の液晶表示
駆動装置が得られないという課題があった。 【解決手段】 並列入力されたデジタルデータ信号を時
系列パルス信号を変換し、単一信号線で後段回路に入力
出来る変換回路を設ける。
Description
を表示するための液晶表示駆動装置、特に低消費電力で
あることが必要となる携帯情報端末や携帯電話に用いら
れる液晶表示駆動装置及びそれを備えた携帯電話機に関
するものである。
デジタル画像出力に対応したデジタル表示装置が用いら
れている。図14は従来の液晶表示駆動装置を示す構成
図である。図14において、1001はRGBそれぞれ
が三つの副画素から構成される一つのピクセル、100
2は多数のピクセルが行列状に配列された液晶表示部、
1003はシフトレジスタ回路1004とデジタルラッ
チ回路1005とデコード回路1006とバッファ回路
1007から構成され、液晶表示部の一つの行を選択す
る水平走査回路、1008はシフトレジスタ回路とバッ
ファ回路から構成される、液晶表示部の一つの列を選択
する垂直走査回路である。1010は、水平走査回路1
003と各副画素と結ぶための信号線、1011〜10
13は垂直走査回路1008と各副画素を結ぶため垂直
走査線、1014は電圧供給線、1015は共通配線、
1016はデータ線、1017はデコード信号線であ
る。図15は図14の一つの副画素を示す回路図であ
る。図15において、1101,1102はn型TF
T、1103はp型TFT、1104は液晶表示素子、
1105は容量素子である。図16は図14のRGBそ
れぞれを構成する副画素の液晶表示素子の画素電極を示
す構成図である。図16において、1301,1302
及び1303はそれぞれ副画素R1,R2及びR3に対
応する電極で、それぞれの電極面積比が1:2:4とな
っている。図17は図14のデコード回路を示す回路図
である。図17おいて、1201〜1212はn型TF
T、1213〜1224はp型TFT、1225〜12
27はビットデータ線、1228〜1235はデコード
信号線、1236は垂直走査回路1008に接続された
デジタルデータ出力線である。
3内のシフトレジスタ回路1004から走査信号がデジ
タルラッチ回路1005に入力されると同時に画像に対
応したデータ信号が入力され、デジタルデータが記録さ
れる。次に、デコード回路1006で、デジタルラッチ
回路1005に記録されたビット信号に対応したデジタ
ルデータ線が選択され、デジタルデータ信号が信号線1
010に供給される。この様にして、垂直走査線に供給
されるデジタルデータ信号が図18で示す波形で変化
し、それと同期したタイミングで垂直走査回路1008
から垂直走査線に順次正電圧が印加されるとn型TFT
1101が導通し、信号線1010とn型TFT110
2のゲート電極、p型TFT1103のゲート電極及び
容量素子1105が接続される。これにより、n型TF
T1102のゲート電極、p型TFT1103のゲート
電極及び容量素子1105が信号線1010と同電位の
電圧まで充電される。このとき、副画素R1、R3は信
号線1010の電位が正電圧のときにn型TFT110
1に正電圧が印加されるため、n型TFT1102のゲ
ート電極、p型TFT1103のゲート電極及び容量素
子1105には正電圧が印可される。その結果、n型T
FT1102が導通し、電圧供給線1014と液晶表示
素子1104が接続され、電圧供給線の電圧が印加され
る。これは液晶に電圧が印加されている、いわゆる液晶
表示素子1104がオン状態である。それに対し、副画
素R2は信号線1010が負電位のときn型TFT11
01に正電圧が印加されるため、n型TFT1102の
ゲート電極、p型TFT1103のゲート電極及び容量
素子1105には負電圧が印可される。その結果、p型
TFT1103が導通し、共通配線1015と液晶表示
素子1104が接続される。これは液晶に電圧が印可さ
れていない、いわゆるオフ状態である。副画素それぞれ
の電極面積は1:2:4であるため、上記信号条件では
3ビット(8階調)の内、5番目の階調を表示している
ことになる。上記駆動方法を用いることにより、デジタ
ルデータ信号波形を変えることによって多階調デジタル
液晶表示が実現される。
置は以上のように構成されているので、高階調表示する
ためには高ビットのデコード回路が必要となる。従来の
デコード回路ではデジタル信号のビット数と同数のデジ
タル信号をピクセルピッチ内に配線する必要があり、ピ
クセルサイズが狭い液晶表示駆動装置では高ビットデジ
タルデータを入力出来ないという課題があった。また、
データ信号線の信号電圧を減衰させずに回路から出力す
るためにはデジタルビット信号電圧をデータ信号電圧よ
り高くしなければならず、その結果、消費電力の増加を
招くという課題があった。更に、データ信号線にスイッ
チング素子がビット数と同数直列に接続されるため抵抗
が増加し、データ信号波形の歪みを増大させるといった
課題があった。この発明は上記のような課題を解決する
ためになされたもので、表示品位を損なうことなく、ピ
クセルサイズに依存せず高階調表示が可能な低消費電力
の液晶表示駆動装置を得ることを目的とする。
駆動装置は、パルス状の信号を伝搬する走査信号回路
と、前記走査信号線とn本のデジタル信号線とn本のタ
イミング信号線が接続され、走査信号が入力されてから
特定の時間後に特定の時間幅のパルスをデジタル信号に
対応して出力する信号変換回路と、前記信号変換回路出
力線と、デジタル信号のビット数nに対して2のn乗本
の受信信号線と、デジタル信号のビット数nに対して2
のn乗本のデータ信号線が接続され、前記信号変換回路
出力パルスに対応してデータ信号線を選択し、選択した
データ信号線の信号を出力するラッチ/デコード回路と
を備えたものである。
変換回路が、走査信号線とデジタル信号線1が接続され
た第1のラッチ回路と前記第1のラッチ回路出力線とタ
イミング信号線1が入力ゲートに接続された第1の排他
的論理和回路から構成される第1の変換回路と、走査信
号線とデジタル信号線2が接続された第2のラッチ回路
と前記第2のラッチ回路出力線とタイミング信号線2が
入力ゲートに接続された第2の排他的論理和回路から構
成される第2の変換回路と、前記第1の変換回路出力線
と前記第2の変換回路出力線が入力ゲートに接続された
論理積回路と、走査信号線とデジタル信号線3が接続さ
れた第3のラッチ回路と前記第3のラッチ回路出力線と
タイミング信号線3が入力ゲートに接続された第3の排
他的論理和回路から構成される第3の変換回路と、前記
論理和回路出力線と前記第3の変換回路出力線が入力ゲ
ートに接続された否定論理積回路と、前記否定論理積回
路出力線とリセット信号線が入力ゲートに接続された否
定論理和回路とを備え、タイミング信号線に入力される
信号の周波数がタイミング信号3、タイミング信号2、
タイミング信号1の順に低くなっていくものである。
変換回路が、走査信号線とデジタル信号線1が接続され
た第1のラッチ回路と前記第1のラッチ回路出力線とタ
イミング信号線1が入力ゲートに接続された第1の排他
的論理和回路から構成される第1の変換回路と、走査信
号線とデジタル信号線2が接続された第2のラッチ回路
と前記第2のラッチ回路出力線とタイミング信号線2が
入力ゲートに接続された第2の排他的論理和回路から構
成される第2の変換回路と、前記第1の変換回路出力線
と前記第2の変換回路出力線が入力ゲートに接続された
第1の論理積回路と、走査信号線とデジタル信号線3が
接続された第3のラッチ回路と前記第3のラッチ回路出
力線とタイミング信号線3が入力ゲートに接続された第
3の排他的論理和回路から構成される第3の変換回路
と、前記第1の論理積回路出力線と前記第3の排他的論
理和回路出力線が入力ゲートに接続された第2の論理積
回路と、走査信号線とデジタル信号線4が接続された第
4のラッチ回路と前記第4のラッチ回路出力線とタイミ
ング信号線4が入力ゲートに接続された第4の排他的論
理和回路から構成される第4の変換回路と、前記第2の
論理積回路出力線と前記第4の変換回路出力線が入力ゲ
ートに接続された否定論理積回路と、前記否定論理積回
路出力線とリセット信号線が入力ゲートに接続された否
定論理和回路とを備え、タイミング信号線に入力される
信号の周波数がタイミング信号線4、タイミング信号線
3、タイミング信号線2、タイミング信号線1の順に低
くなっていくものである。
変換回路が、走査信号線とデジタル信号線1が接続され
た第1のラッチ回路と前記第1のラッチ回路出力線とタ
イミング信号線1が入力ゲートに接続された第1の排他
的論理和回路から構成される第1の変換回路と、走査信
号線とデジタル信号線2が接続された第2のラッチ回路
と前記第2のラッチ回路出力線とタイミング信号線2が
入力ゲートに接続された第2の排他的論理和回路から構
成される第2の変換回路と、前記第1の変換回路出力線
と前記第2の変換回路出力線が入力ゲートに接続された
第1の論理積回路と、走査信号線とデジタル信号線k
(kは3以上n−1以下の全ての整数)が接続された第
kのラッチ回路と前記第kのラッチ回路出力線とタイミ
ング信号線kが入力ゲートに接続された第kの排他的論
理和回路から構成される第kの変換回路と、第k−2の
論理積回路出力線と前記第kの排他的論理和回路出力線
が入力ゲートに接続された第k−1の論理積回路と、走
査信号線とデジタル信号線nが接続された第nのラッチ
回路と前記第nのラッチ回路出力線とタイミング信号線
nが入力ゲートに接続された第nの排他的論理和回路か
ら構成される第nの変換回路と、前記第n−2の論理積
回路出力線と前記第nの変換回路出力線が入力ゲートに
接続された否定的論理積回路と、前記否定論理積回路出
力線とリセット信号線が入力ゲートに接続された否定論
理和回路とを備え、タイミング信号線に入力される信号
の周波数がタイミング信号線n、タイミング信号線n−
1、・・、タイミング信号線k、・・、タイミング信号
線2、タイミング信号線1の順に低くなっていき、nが
少なくともデジタル信号のビット数以上であるものであ
る。
チ回路が、走査信号線が入力された第1の否定回路と、
前記第1の否定回路出力線が接続された第2の否定回路
と、前記第1の否定回路出力線と前記第2の否定回路出
力線とデジタル信号線が接続されたスイッチング素子
と、前記スイッチング素子出力線が接続された容量素子
とを備えたものである。
チ回路が、走査信号線が接続された第1の否定回路と、
前記第1の否定回路出力線が接続された第2の否定回路
と、前記第1の否定回路出力線と前記第2の否定回路出
力線とデジタル信号線が接続されたスイッチング素子
と、前記スイッチング素子出力線が接続された第3の否
定回路と、前記第3の否定回路出力線が接続された第4
及び第5の否定回路かとを備え、前記第4の否定回路出
力線が第1の否定回路の入力ゲートに接続されているも
のである。
チ回路が、走査信号線が接続された第1の否定回路と、
前記第1の否定回路出力線が接続された第2の否定回路
と、前記第1の否定回路出力線が第1の入力ゲートに接
続され、前記第2の否定回路出力線が第4の入力ゲート
に接続され、デジタル信号線が第2及び第3の入力ゲー
トに接続された第1のスイッチング素子と、前記スイッ
チング素子出力線が接続された第3の否定回路と、前記
第3の否定回路出力線が接続された第4の否定回路とを
備え、前記第4の否定回路出力が第3の否定回路の入力
ゲートに接続されているものである。
号に対応した液晶表示駆動装置を搭載した液晶表示素子
を備え、前記液晶表示駆動装置が、パルス状の信号を伝
搬する走査信号回路と、前記走査信号線とデジタル信号
線とタイミング信号線が接続され、走査信号が入力され
てから特定の時間後に特定の時間幅のパルスをデジタル
信号に対応して出力する信号変換回路と、前記信号変換
回路出力線と、デジタル信号のビット数nに対して2の
n乗本の受信信号線と、デジタル信号のビット数nに対
して2のn乗本のデータ信号線が接続され、前記信号変
換回路出力パルスに対応してデータ信号線を選択し、選
択したデータ信号線の信号を出力する信号変換回路とを
備えたものである。
説明する。 実施の形態1.図1はこの発明の実施の形態1による液
晶表示駆動装置を示す構成図である。図1において、2
はRGBそれぞれが三つの副画素から構成される一つの
ピクセル、3は多数のピクセルが行列状に配列された液
晶表示部、4はシフトレジスタ回路5と信号変換回路
6、ラッチ回路7、バッファ回路8から構成され、液晶
表示部3の一つの行を選択する水平走査回路、9はシフ
トレジスタ回路10とバッファ回路11から構成され
る、液晶表示部3の一つの列を選択する垂直走査回路で
ある。12は水平走査回路4と各副画素を結ぶための信
号線、13〜15は垂直走査回路9と各副画素を結ぶた
め垂直走査線、16は電圧供給線、17は共通配線、1
8はデータ線、19はデコード信号線である。図2は図
1の一つの副画素を示す回路図である。図2において、
1101,1102はn型TFT、1103はp型TF
T、1104は液晶表示素子、1105は容量素子であ
る。図3は図1のRGBそれぞれを構成する副画素の液
晶表示素子の画素電極を示す構成図である。図3におい
て、1301、1302及び1303はそれぞれ副画素
R1、R2及びR3に対応する電極で、それぞれの電極
面積比が1:2:4となっている。図4は図1の信号変
換回路を示す回路図である。図4において、1501〜
1507はインバータ回路、1508〜1510はトラ
ンスファーゲート、1511〜1513は排他的論理和
回路、1514,1515は否定論理積回路、1516
は否定論理和回路、1517〜1519は容量素子であ
る。図5は図1のラッチ回路を示す回路図である。図5
において、1601〜1616はトランスファーゲー
ト、1617〜1632はインバータである。
シフトレジスタ回路5から走査信号が信号変換回路6の
走査信号入力線に入力されると同時に画像に対応したR
GB各色のデータ信号がトランスファーゲートに入力さ
れ(図ではR信号)、デジタルデータが容量素子に記録
される。例えばR_0信号が1なら容量素子1517が
充電され、0なら接地されることになる。全ての水平走
査線でデジタルデータが記録された後、図6に示したタ
イミング信号を図4のタイミング信号線T_0、T_
1、T_2に印加することにより各排他的論理和回路で
デジタル信号とタイミング信号の一致が検出される。更
に各排他的論理和回路の出力の論理積をとることによ
り、あるタイミングに一定時間幅のパルス信号が得られ
る。パルスの発生するタイミングはデジタルデータ信号
の内容に依存し、デジタルデータに一対一に対応する。
つまり3bitデジタルデータ信号の8パターンが、時
系列に並んだ8パターンのパルスに変換される(図6参
照)。
時に図6に示したLP信号が各トランスファーゲートに
入力される。このときラッチ/デコード回路からのパル
スはデジタルデータに対応したタイミングで出力される
ので、そのタイミングと同時に導通状態になっているト
ランスファーゲートのみがパルス信号を次段のトランス
ファーゲートに転送する。その結果、パルス信号が転送
されたトランスファーゲートに接続されたデータ信号か
らの信号がバッファ回路11に転送され、バッファ回路
11から信号線12に供給される。この様にして、垂直
走査線に供給されるデジタルデータ信号が図6で示す波
形で変化し、それと同期したタイミングで垂直走査回路
9から垂直走査線に順次正電圧が印加されると、n型T
FT1101が導通し、信号線12とn型TFT110
2のゲート電極、p型TFT1103のゲート電極及び
容量素子1105が接続される。これにより、n型TF
T1102のゲート電極、p型TFT1103のゲート
電極及び容量素子1105が信号線12と同電位の電圧
まで充電される。このとき、副画素R1、R3は信号線
12の電位が正電圧のときにn型TFT1101に正電
圧が印加されるため、n型TFT1102のゲート電
極、p型TFT1103のゲート電極及び容量素子11
05には正電圧が印可される。その結果、n型TFT1
102が導通し、電圧供給線16と液晶表示素子110
4が接続され、電圧供給線の電圧が印加される。これは
液晶に電圧が印加されている、いわゆる液晶表示素子1
104がオン状態である。それに対し、副画素R2は信
号線12が負電位のときn型TFT1101に正電圧が
印加されるため、n型TFT1102のゲート電極、p
型TFT1103のゲート電極及び容量素子1105に
は負電圧が印可される。その結果、p型TFT1103
が導通し、共通配線17と液晶表示素子1104が接続
される。これは液晶に電圧が印可されていない、いわゆ
るオフ状態である。副画素それぞれの電極面積は1:
2:4であるため、上記信号条件では3ビット(8階
調)の内、5番目の階調を表示していることになる。上
記駆動方法を用いることにより、デジタルデータ信号波
形を変えることによって多階調デジタル液晶表示が実現
される。
クレイアウト図である。図7におけるブロックBは図4
の点線で囲んだ領域の回路を指す。図で示した様に、信
号変換回路の幅は水平走査線と平行方向に配線された信
号線本数に依存する。本実施例では3個存在する排他的
論理和回路の出力を順次論理積回路を通すため、平行に
配線される信号本数は常にシフトレジスタ配線と各論理
和出力線の2本となる。従って、デジタルデータビット
数に依存せず一定の回路幅が実現できる。
程、通過する素子数が少ないため、素子を通過すること
によって生じるパルス信号の遅延を最小限にできるた
め、信頼性の高い回路動作が実現できる。
態2による液晶表示駆動装置を示す構成図である。図8
において、2002はRGBそれぞれが三つの副画素か
ら構成される一つのピクセル、2003は多数のピクセ
ルが行列状に配列された液晶表示部、2004はシフト
レジスタ回路2005と信号変換回路2006、バッフ
ァ回路2007から構成され、液晶表示部2003の一
つの行を選択する水平走査回路、2008はシフトレジ
スタ回路2009とバッファ回路2010から構成され
る、液晶表示部2003の一つの列を選択する垂直走査
回路である。2011は水平走査回路2004と各副画
素を結ぶための信号線、2012〜2014は水平走査
回路2004と各副画素を結ぶため垂直走査線、201
5は電圧供給線、2016は共通配線、2017はデー
タ線である。図9は図8の一つの画素を示す回路図であ
る。図9において、1701,1702はn型TFT、
1703は液晶表示素子、1704は容量素子である。
図10は図8の信号変換回路を示す回路図である。図1
0において、1501〜1507はインバータ回路、1
508〜1510はトランスファーゲート、1511〜
1513は排他的論理和回路、1514,1515は否
定論理積回路、1516は否定論理和回路、1517〜
1519は容量素子である。
4内のシフトレジスタ回路2005から走査信号が信号
変換回路2006の走査信号入力線に入力されると同時
に画像に対応したRGB各色のデータ信号がトランスフ
ァーゲートに入力され(図ではR信号)、デジタルデー
タが容量素子に記録される。例えばR_0信号が1なら
容量素子1517が充電され、0なら接地されることに
なる。全ての水平走査線でデジタルデータが記録された
後、図11に示したタイミング信号を図10のタイミン
グ信号線T_0、T_1、T_2に印加することにより
各排他的論理和回路でデジタル信号とタイミング信号の
一致が検出される。更に各排他的論理和回路の出力の論
理積をとることにより、あるタイミングに一定時間幅の
パルス信号が得られる。パルスの発生するタイミングは
デジタルデータ信号の内容に依存し、デジタルデータに
一対一に対応する。つまり3bitデジタルデータ信号
の8パターンが、時系列に並んだ8パターンのパルスに
変換される。その結果、パルス信号がバッファ回路20
10に転送され、バッファ回路2010から信号線20
11に供給される。この様にして、垂直走査線に供給さ
れるデジタルデータ信号が図11で示す波形で変化し、
それと同期したタイミングで垂直走査回路2008から
垂直走査線に順次正電圧が印加されると、n型TFT1
701が導通し、信号線2011とn型TFT1702
のゲート電極及び容量素子1704が接続される。これ
により、n型TFT1702のゲート電極及び容量素子
1704の電位は信号線2011に供給されるパルスと
同波形で変化する。電圧供給線の電位が図11に示した
時間に対して階段状に変化する場合、パルス出力のタイ
ミングに対応した電位がn型TFT1702を通して液
晶表示素子1703に供給されるパルス信号の供給され
るタイミングはデジタルデータに対応しているため、各
データに対して異なった電圧が液晶表示素子1703に
印加される。上記信号条件では3ビット(8階調)の
内、5番目の階調を表示していることになる。上記駆動
方法を用いることにより、デジタルデータ信号波形を変
えることによって多階調デジタル液晶表示が実現され
る。
ロックレイアウト図である。図12におけるブロックB
は図10の点線で囲んだ領域の回路を指す。図で示した
様に、信号変換回路の幅は水平走査線と平行方向に配線
された信号線本数に依存する。本実施例では3個存在す
る排他的論理和回路の出力を順次論理積回路を通すた
め、平行に配線される信号本数は常にシフトレジスタ配
線と各論理和出力線の2本となる。従って、デジタルデ
ータビット数に依存せず一定の回路幅が実現できる。
程、通過する素子数が少ないため、素子を通過すること
によって生じるパルス信号の遅延を最小限にできるた
め、信頼性の高い回路動作が実現できる。
形態3による携帯電話機を示す構成図である。図13に
おいて、3001は携帯電話機、3002は実施の形態
1あるいは実施の形態2で説明したデジタル液晶表示駆
動装置で構成される液晶表示素子である。本発明による
液晶表示駆動装置はその垂直走査線と平行方向の幅がデ
ジタルデータビット数に依存せず一定であるため、液晶
表示素子のピクセルサイズを変更することなく高階調表
示化を可能ならしめる。同時にデジタル信号による高階
調表示によりアナログ信号表示に比べ低い消費電力で駆
動でき、その結果、携帯電話機の長時間連続使用を可能
ならしめる。
入力されたデジタルデータ信号を時系列パルス信号を変
換し、単一信号線で後段回路に入力出来る変換回路を設
けたので、高精細で低消費電力駆動が可能な多階調液晶
表示駆動装置が実現できる効果がある。
トデジタルデータ信号を時系列パルス信号を変換し、単
一信号線で後段回路に入力でき且つ回路幅が小規模な変
換回路を設けかつ信号遅延を最小限にする入力方式を採
用したので、高精細で信頼性の高い低消費電力駆動が可
能な8階調液晶表示駆動装置が実現できる効果がある。
トデジタルデータ信号を時系列パルス信号を変換し、単
一信号線で後段回路に入力でき且つ回路幅が小規模な変
換回路を設けかつ信号遅延を最小限にする入力方式を採
用したので、高精細で信頼性の高い低消費電力駆動が可
能な16階調液晶表示駆動装置が実現できる効果があ
る。
トデジタルデータ信号を時系列パルス信号を変換し、単
一信号線で後段回路に入力でき且つ回路幅が小規模な変
換回路を設けかつ信号遅延を最小限にする入力方式を採
用したので、高精細で信頼性の高い低消費電力駆動が可
能な2のn乗階調液晶表示駆動装置が実現できる効果が
ある。
ッチ回路をTFT素子数が6、容量素子数が1の回路で
構成したので、小規模で高精細で信頼性の高い低消費電
力駆動が可能な多階調液晶表示駆動装置が実現できる効
果がある。
ッチ回路をスタティック回路で構成したので、安定性の
高い、高精細で信頼性の高い低消費電力駆動が可能な多
階調液晶表示駆動装置が実現できる効果がある。
ッチ回路をスタティック回路で、保持機能素子をクロッ
クドインバータで構成したので、誤動作が無く安定性の
高い、高精細で信頼性の高い低消費電力駆動が可能な多
階調液晶表示駆動装置が実現できる効果がある。
ル信号に対応した多階調表示可能な液晶表示駆動装置を
設けたので、高信頼性な高品位液晶表示が出来る低消費
携帯電話機が実現できる効果がある。
装置を示す構成図である。
晶表示素子の画素電極を示す構成図である。
装置のタイミングチャートを示す図である。
ウト図である。
装置を示す構成図である。
動装置のタイミングチャートを示す図である。
イアウト図である。
を示す構成図である。
る。
る。
の液晶表示素子の画素電極を示す構成図である。
る。
ートを示す図である。
シフトレジスタ回路、6 信号変換回路、7 ラッチ
回路、8 バッファ回路、9 垂直走査回路、10 シ
フトレジスタ回路、11 バッファ回路、12 信号
線、13〜15垂直走査線、16 電圧供給線、17
共通配線、18 データ線、19 デコード信号線、1
101,1102 n型TFT、1103 p型TF
T、1104 液晶表示素子、1105 容量素子、1
301〜1303 電極、1501〜1507 インバ
ータ回路、1508〜1510 トランスファーゲー
ト、1511〜1513 排他的論理和回路、151
4,1515 否定論理積回路、1516 否定論理和
回路、1517〜1519 容量素子、1601〜16
16 トランスファーゲート、1617〜1632 イ
ンバータ、1701,1702 n型TFT、1703
液晶表示素子、1704 容量素子、20021つの
ピクセル、2003 液晶表示部、2004 水平走査
回路、2005シフトレジスタ回路、2006 信号変
換回路、2007 バッファ回路、2008 垂直走査
回路、2009 シフトレジスタ回路、2010 バッ
ファ回路、2011 信号線、2012〜2014 垂
直走査線、2015 電圧供給線、2016 共通配
線、2017 データ線、3001 携帯電話機、30
02液晶表示素子。
Claims (8)
- 【請求項1】 パルス状の信号を伝搬する走査信号回路
と、前記走査信号線とn本のデジタル信号線とn本のタ
イミング信号線が接続され、走査信号が入力されてから
特定の時間後に特定の時間幅のパルスをデジタル信号に
対応して出力する信号変換回路と、前記信号変換回路出
力線と、デジタル信号のビット数nに対して2のn乗本
の受信信号線と、デジタル信号のビット数nに対して2
のn乗本のデータ信号線が接続され、前記信号変換回路
出力パルスに対応してデータ信号線を選択し、選択した
データ信号線の信号を出力するラッチ/デコード回路と
を備えた液晶表示駆動装置。 - 【請求項2】 信号変換回路が、走査信号線とデジタル
信号線1が接続された第1のラッチ回路と前記第1のラ
ッチ回路出力線とタイミング信号線1が入力ゲートに接
続された第1の排他的論理和回路から構成される第1の
変換回路と、走査信号線とデジタル信号線2が接続され
た第2のラッチ回路と前記第2のラッチ回路出力線とタ
イミング信号線2が入力ゲートに接続された第2の排他
的論理和回路から構成される第2の変換回路と、前記第
1の変換回路出力線と前記第2の変換回路出力線が入力
ゲートに接続された論理積回路と、走査信号線とデジタ
ル信号線3が接続された第3のラッチ回路と前記第3の
ラッチ回路出力線とタイミング信号線3が入力ゲートに
接続された第3の排他的論理和回路から構成される第3
の変換回路と、前記論理和回路出力線と前記第3の変換
回路出力線が入力ゲートに接続された否定論理積回路
と、前記否定論理積回路出力線とリセット信号線が入力
ゲートに接続された否定論理和回路とを備え、タイミン
グ信号線に入力される信号の周波数がタイミング信号線
3、タイミング信号線2、タイミング信号線1の順に低
くなっていくことを特徴とする請求項1記載の液晶表示
駆動装置。 - 【請求項3】 信号変換回路が、走査信号線とデジタル
信号線1が接続された第1のラッチ回路と前記第1のラ
ッチ回路出力線とタイミング信号線1が入力ゲートに接
続された第1の排他的論理和回路から構成される第1の
変換回路と、走査信号線とデジタル信号線2が接続され
た第2のラッチ回路と前記第2のラッチ回路出力線とタ
イミング信号線2が入力ゲートに接続された第2の排他
的論理和回路から構成される第2の変換回路と、前記第
1の変換回路出力線と前記第2の変換回路出力線が入力
ゲートに接続された第1の論理積回路と、走査信号線と
デジタル信号線3が接続された第3のラッチ回路と前記
第3のラッチ回路出力線とタイミング信号線3が入力ゲ
ートに接続された第3の排他的論理和回路から構成され
る第3の変換回路と、前記第1の論理積回路出力線と前
記第3の排他的論理和回路出力線が入力ゲートに接続さ
れた第2の論理積回路と、走査信号線とデジタル信号線
4が接続された第4のラッチ回路と前記第4のラッチ回
路出力線とタイミング信号線4が入力ゲートに接続され
た第4の排他的論理和回路から構成される第4の変換回
路と、前記第2の論理積回路出力線と前記第4の変換回
路出力線が入力ゲートに接続された否定論理積回路と、
前記否定論理積回路出力線とリセット信号線が入力ゲー
トに接続された否定論理和回路とを備え、タイミング信
号線に入力される信号の周波数がタイミング信号線4、
タイミング信号線3、タイミング信号線2、タイミング
信号線1の順に低くなっていくことを特徴とする請求項
1記載の液晶表示駆動装置。 - 【請求項4】 信号変換回路が、走査信号線とデジタル
信号線1が接続された第1のラッチ回路と前記第1のラ
ッチ回路出力線とタイミング信号線1が入力ゲートに接
続された第1の排他的論理和回路から構成される第1の
変換回路と、走査信号線とデジタル信号線2が接続され
た第2のラッチ回路と前記第2のラッチ回路出力線とタ
イミング信号線2が入力ゲートに接続された第2の排他
的論理和回路から構成される第2の変換回路と、前記第
1の変換回路出力線と前記第2の変換回路出力線が入力
ゲートに接続された第1の論理積回路と、走査信号線と
デジタル信号線k(kは3以上n−1以下の全ての整
数)が接続された第kのラッチ回路と前記第kのラッチ
回路出力線とタイミング信号線kが入力ゲートに接続さ
れた第kの排他的論理和回路から構成される第kの変換
回路と、第k−2の論理積回路出力線と前記第kの排他
的論理和回路出力線が入力ゲートに接続された第k−1
の論理積回路と、走査信号線とデジタル信号線nが接続
された第nのラッチ回路と前記第nのラッチ回路出力線
とタイミング信号線nが入力ゲートに接続された第nの
排他的論理和回路から構成される第nの変換回路と、前
記第n−2の論理積回路出力線と前記第nの変換回路出
力線が入力ゲートに接続された否定的論理積回路と、前
記否定論理積回路出力線とリセット信号線が入力ゲート
に接続された否定論理和回路とを備え、タイミング信号
線に入力される信号の周波数がタイミング信号線n、タ
イミング信号線n−1、・・、タイミング信号線k、・
・、タイミング信号線2、タイミング信号線1の順に低
くなっていき、nが少なくともデジタル信号のビット数
以上であることを特徴とする請求項1記載の液晶表示駆
動装置。 - 【請求項5】 ラッチ回路が、走査信号線が入力された
第1の否定回路と、前記第1の否定回路出力線が接続さ
れた第2の否定回路と、前記第1の否定回路出力線と前
記第2の否定回路出力線とデジタル信号線が接続された
スイッチング素子と、前記スイッチング素子出力線が接
続された容量素子とを備えたことを特徴とする請求項2
から請求項4のうちのいずれか1項記載の液晶表示駆動
装置。 - 【請求項6】 ラッチ回路が、走査信号線が接続された
第1の否定回路と、前記第1の否定回路出力線が接続さ
れた第2の否定回路と、前記第1の否定回路出力線と前
記第2の否定回路出力線とデジタル信号線が接続された
スイッチング素子と、前記スイッチング素子出力線が接
続された第3の否定回路と、前記第3の否定回路出力線
が接続された第4及び第5の否定回路とを備え、前記第
4の否定回路出力線が第1の否定回路の入力ゲートに接
続されていることを特徴とする請求項2から請求項4の
うちのいずれか1項記載の液晶表示駆動装置。 - 【請求項7】 ラッチ回路が、走査信号線が接続された
第1の否定回路と、前記第1の否定回路出力線が接続さ
れた第2の否定回路と、前記第1の否定回路出力線が第
1の入力ゲートに接続され、前記第2の否定回路出力線
が第4の入力ゲートに接続され、デジタル信号線が第2
及び第3の入力ゲートに接続された第1のスイッチング
素子と、前記スイッチング素子出力線が接続された第3
の否定回路と、前記第3の否定回路出力線が接続された
第4の否定回路とを備え、前記第4の否定回路出力が第
3の否定回路の入力ゲートに接続されていることを特徴
とする請求項2から請求項4のうちのいずれか1項記載
の液晶表示駆動装置。 - 【請求項8】 デジタル信号に対応した液晶表示駆動装
置を搭載した液晶表示素子を備え、前記液晶表示駆動装
置は、パルス状の信号を伝搬する走査信号回路と、前記
走査信号線とデジタル信号線とタイミング信号線が接続
され、走査信号が入力されてから特定の時間後に特定の
時間幅のパルスをデジタル信号に対応して出力する信号
変換回路と、前記信号変換回路出力線と、デジタル信号
のビット数nに対して2のn乗本の受信信号線と、デジ
タル信号のビット数nに対して2のn乗本のデータ信号
線が接続され、前記信号変換回路出力パルスに対応して
データ信号線を選択し、選択したデータ信号線の信号を
出力する信号変換回路とを備えたことを特徴とする携帯
電話機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000126560A JP2001306039A (ja) | 2000-04-26 | 2000-04-26 | 液晶表示駆動装置及びそれを備えた携帯電話機 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000126560A JP2001306039A (ja) | 2000-04-26 | 2000-04-26 | 液晶表示駆動装置及びそれを備えた携帯電話機 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001306039A true JP2001306039A (ja) | 2001-11-02 |
Family
ID=18636326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000126560A Pending JP2001306039A (ja) | 2000-04-26 | 2000-04-26 | 液晶表示駆動装置及びそれを備えた携帯電話機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001306039A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011071236A2 (ko) * | 2009-12-10 | 2011-06-16 | 한양대학교 산학협력단 | 디스플레이 장치 및 디스플레이 장치의 동작 방법 |
WO2014089859A1 (zh) * | 2012-12-10 | 2014-06-19 | 深圳市华星光电技术有限公司 | 液晶显示器及其驱动显示方法 |
Citations (3)
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JPH0192797A (ja) * | 1987-10-05 | 1989-04-12 | Hitachi Ltd | 中間調表示装置 |
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-
2000
- 2000-04-26 JP JP2000126560A patent/JP2001306039A/ja active Pending
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