JPH10319429A

JPH10319429A - アクティブマトリクス液晶表示装置

Info

Publication number: JPH10319429A
Application number: JP12526597A
Authority: JP
Inventors: Hideo Sato; 秀夫佐藤; Yoshiaki Mikami; 佳朗三上; Makoto Tsumura; 津村　　誠; Keiji Nagae; 慶治長江; Kayao Takemoto; 一八男竹本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-05-15
Filing date: 1997-05-15
Publication date: 1998-12-04
Anticipated expiration: 2017-05-15
Also published as: JP3385910B2

Abstract

(57)【要約】【課題】小型で、高品位なデジタル入力方式駆動回路内
蔵型のアクティブマトリクス液晶表示装置を提供する。【解決手段】一対の基板の一方に走査線と信号線をマト
リクス状に形成し、その交点に設けたスイッチング素子
とで表示電極の電圧を制御する画素回路と、少なくとも
１つのＤＡ変換手段とが形成され、前記他方の基板の対
向面に透明電極が形成された液晶パネルと、走査線制御
手段と、信号線制御手段とを有するアクティブマトリク
ス液晶表示装置において、それらのＤＡ変換手段が、正
極性ＤＡ変換回路と負極性ＤＡ変換回路とそれらのＤＡ
変換回路に入力する映像信号を互いに切り替えるデジタ
ル信号切替手段と、それぞれのＤＡ変換回路の出力を互
いに切り替えるアナログ信号切替手段で構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル入力で動作
する駆動回路一体型のアクティブマトリクス液晶表示装
置の高品位化，小型化に関し、特にその小型化に関す
る。

【０００２】

【従来の技術】アクティブマトリクス液晶表示装置は、
シリコン単結晶基板上に形成するMOS(Metal−Oxide Sem
icondutor）トランジスタや、ガラス基板上に形成する
多結晶シリコンの薄膜トランジスタ（ＴＦＴ：Thin−Fi
lm Transistor)が利用される。いずれも、互いに直行し
て配置する複数の信号線と走査線の交点にトランジスタ
を形成した表示部と、複数の信号線と走査線の電圧を制
御する駆動回路部で構成される。

【０００３】表示部のトランジスタは、ゲートを走査線
に、ドレインを信号線に、ソースを表示電極に接続して
いる。この表示電極に対向して１面に透明電極を形成し
た対向基板を設け、液晶はこの表示電極と対向基板との
間に挟持される。通常、表示電極には保持容量を接続す
るので、ソース電極には保持容量と液晶容量が並列に接
続される。ここで、ゲート電極が選択状態になるとトラ
ンジスタは導通し、信号線の映像信号を液晶容量および
保持容量に書き込む。ゲート電極が非選択状態になると
トランジスタはハイインピーダンスとなり、液晶容量に
書き込まれた映像信号を保持する。

【０００４】駆動回路部は、走査線の電圧を制御する走
査回路と、信号線の電圧を制御する信号回路で構成され
ている。走査回路は、各走査線に１フレーム時間ごとに
１回走査パルスを印加する。通常このパルスのタイミン
グはパネルの上側から下に向かって順にずれている。１
フレームの時間としては１／６０秒がよく用いられる。
代表的な画素構成である６４０×４８０ドットのパネル
では、１フレーム時間に４８０回の走査が行われるの
で、走査パルスの時間幅は約３５μｓとなる。この走査
回路には通常シフトレジスタが用いられ、このシフトレ
ジスタの動作速度は約２８ｋＨｚである。

【０００５】一方、信号回路は、走査パルスが印加され
る１行分の画素に対応する液晶駆動電圧を各信号線に印
加する。走査パルスが印加された選択画素では走査線に
接続されたトランジスタのゲート電極の電圧が高くな
り、トランジスタがオン状態になる。このとき、液晶駆
動電圧は、信号線からトランジスタのドレイン，ソース
間を経由して液晶に印加され、液晶容量と保持容量とを
合わせた画素容量を充電する。この動作を繰り返すこと
により、パネル全面の画素容量には、フレーム時間ごと
に繰り返し映像信号に対応した電圧が液晶に印加され
る。

【０００６】この映像信号を表示部に書き込む駆動技術
には、一般にアナログ方式とデジタル方式がある。この
アナログ方式の例は１９９０年出版の小林駿介著，カラ
ー液晶ディスプレイ(産業図書），特開平8−137446号な
どに、デジタル方式の例は特開平6−222741号，特開平8
−227283号などに記載されている。

【０００７】アナログ方式の場合、信号線を駆動する信
号回路はシフトレジスタとサンプル・ホールド回路で構
成される。シフトレジスタは各画素に対応するサンプル
・ホールド回路のタイミングを発生する。サンプル・ホ
ールド回路では、このタイミングで各画素に対応する映
像信号をサンプリングし、各信号線に液晶駆動電圧を供
給する。この駆動方法は、タイミングを発生するシフト
レジスタと映像信号をサンプリングするサンプルホール
ド回路を簡単な回路で構成できるので、主に駆動回路一
体型の液晶表示パネルに使用される。

【０００８】上記画素構成の場合、信号回路のシフトレ
ジスタは走査回路の走査パルスの時間幅で６４０のタイ
ミングを発生する。このため、このシフトレジスタのタ
イミングの時間間隔は５０ｎｓ以下になり、このシフト
レジスタは２０ＭＨ以上の動作速度が必要となる。サン
プル・ホールド回路にはこのように短い時間タイミング
で映像信号をサンプリングすることが要求される。駆動
回路一体型の液晶パネルでは、映像信号を複数に分けて
入力することでサンプリングの時間を長くする方法が取
られている。このため、高速の映像信号をサンプリング
によって複数の映像信号に分割するとともに、分割した
信号を増幅，交流化を行う信号変換回路が必要になる。

【０００９】一方、デジタル方式の場合、信号線を駆動
する信号回路は、シフトレジスタ，２段のラッチ回路，
デジタルアナログ変換回路（以下ＤＡ変換回路）で構成
される。ディジタル信号で順次入力される映像信号はシ
フトレジスタと２段のラッチ回路によって各信号線に対
応するラッチ回路に格納する。ＤＡ変換回路はこのデー
タをアナログ電圧に変換して、各信号線に液晶駆動電圧
を供給する。

【００１０】本方式のラッチ回路及びＤＡ変換回路のビ
ット数は、表示する階調で決定され、フルカラー表示に
必要な各色２５６階調のとき８ビットとなる。上述の画
素構成の場合、１０２４０ビット（８ビット×２×６４
０）のラッチ回路と、６４０個の８ビットＤＡ変換回路
が必要となる。各信号線のＤＡ変換回路は、ばらつきを
小さくするため基準電圧をスイッチで選択する方法が用
いられる。本デジタル方式では、映像信号がデジタル信
号であるため、信号伝送時のＳ／Ｎの劣化の防止がない
ので高品質の画像を表示できる。

【００１１】

【発明が解決しようとする課題】デジタル入力方式を駆
動回路一体型の液晶パネルに適用する場合、それぞれ次
のような課題がある。

【００１２】（１）液晶表示パネルを駆動する交流電圧
がＤＡ変換器や増幅器を通過する際に、それらの特性の
違いにより出力信号に差が生じるため、画面にフリッカ
ー等が生じる。

【００１３】（２）信号回路の回路規模が膨大となり、
パネルに占める回路部の面積が大きくなるともに、実用
的な歩留まりで実現することが困難となる。

【００１４】（３）２のｎ乗倍の抵抗または容量を用い
るＤＡ変換回路の方式では、抵抗または容量の比精度を
０.５％以下にする必要があり、製造上の歩留まり向上
の妨げになる。

【００１５】（４）ＤＡ変換器のテスティングには、各
信号線をプロービングする必要があり、実用的ではな
い。

【００１６】本発明の目的はデジタル入力で動作する駆
動回路一体型のアクティブマトリクス液晶表示装置にお
いて、小型でフリッカー等のない画像品質の高いアクテ
ィブマトリクス液晶表示装置を提供することにある。

【００１７】

【課題を解決するための手段】一対の基板と、その一対
の基板に挟持された液晶層と、前記一対の基板の一方の
基板には複数の走査線と、その複数の走査線にマトリク
ス状に形成された複数の信号線と、それぞれの交点に対
応して形成されたアクティブ素子と、そのアクティブ素
子により制御される画素電極と、外部からデジタル信号
で入力された映像信号を外部からのタイミング信号によ
り、アナログ信号に変換する少なくとも１つのＤＡ変換
手段と、そのＤＡ変換手段に接続され、前記ＤＡ変換手
段からの映像信号をサンプリングし、蓄積するサンプル
ホールド回路と、そのサンプルホールド回路のサンプリ
ングを制御する走査回路と、前記ＤＡ変換手段に接続さ
れ、前記一対の基板の他方に形成された対向電極を有す
るように構成する。

【００１８】この構成に加えて、上記少なくとも１つの
ＤＡ変換手段は、透明電極に印加する基準電圧に対し
て、正極性の電圧を発生する正極性ＤＡ変換回路と負極
性の電圧を発生する負極性ＤＡ変換回路とを一対に有
し、外部からデジタル信号で入力された映像信号を一対
のＤＡ変換回路のどちらに印加するかを外部からの前記
タイミング信号により切り替えるデジタル信号切替手段
と、一対のＤＡ変換回路の２つの出力のどちらに接続さ
れるかを外部からのタイミング信号によって切り替える
アナログ信号切替手段で構成されることが好ましい。

【００１９】さらに、この正極性ＤＡ変換回路及び前記
複数の負極性ＤＡ変換回路のそれぞれは、外部からのタ
イミング信号により映像信号から入力デジタル値に対応
する電圧を選択するように形成された複数のアナログ信
号切替手段と、前記入力デジタル値と前記複数のアナロ
グ信号切替手段の動作の関係を規定する少なくとも１つ
のデコード回路とで構成されることが望ましい。

【００２０】上記構成と同様に、正極性ＤＡ変換回路は
複数のトランジスタを有し、それらのトランジスタはＰ
ＭＯＳトランジスタのみで構成され、負極性のＤＡ変換
回路は複数のトランジスタを有し、それらのトランジス
タはＮＭＯＳトランジスタのみで構成されるようにす
る。

【００２１】また、正極性ＤＡ変換回路と負極性ＤＡ変
換回路に形成されたデコード回路が複数のアナログ信号
切替手段を制御することにより発生する電圧の数は入力
基準電圧の数よりも多いように構成する。

【００２２】また、正極性ＤＡ変換回路と負極性ＤＡ変
換回路に形成された複数のアナログ信号切替手段は２個
形成され、それらのアナログ信号切替手段を同時にオン
することにより１ビットのビット拡大を行うことが望ま
しい。

【００２３】さらに、正極性ＤＡ変換回路と負極性ＤＡ
変換回路における複数のアナログ信号切替手段は４個形
成され、それらのアナログ信号切替手段を同時にオンす
ることにより２ビットのビット拡大を行うように構成す
る。

【００２４】また、これらの構成に、ＤＡ変換手段と前
記サンプルホールド回路の間には外部に接続される出力
端子を形成することが好ましい。

【００２５】

【発明の実施の形態】以下、本発明の実施例を詳細に説
明する。

【００２６】図１は本発明におけるアクティブマトリク
ス液晶表示装置の実施例のブロック構成図を示したもの
である。

【００２７】本アクティブマトリクス液晶表示装置７０
０は、画素回路１をマトリクス状に配置した表示部１０
０と、複数の走査線３０を駆動する垂直走査回路３００
と、複数の信号線２０を駆動するサンプル・ホールド回
路２００と、サンプル・ホールド回路２００のサンプリ
ングタイミングを制御する水平走査回路４００，デジタ
ルの映像信号をアナログに変換した映像信号をサンプル
・ホールド回路２００に出力するＤＡ変換手段５００で
構成される。ＤＡ変換手段５００は、シリアルのデジタ
ル信号で入力される映像信号をパラレルに変換するシリ
アル・パラレル変換器６００に接続される。このシリア
ル・パラレル変換器６００はＤ(ｍ)のデジタルデータを
Ｄ(２ｎ−１)，Ｄ(２ｎ)の２つのデータに変換し(ｍ，
ｎは整数)、Ｄ(２ｎ−１)，Ｄ(２ｎ)の２つのデータを
ＤＡ変換手段５００に供給している。

【００２８】画素回路１はＭＯＳトランジスタ１ａ，保
持容量１ｂ，液晶容量１ｃで構成し、ＭＯＳトランジス
タのゲート端子は走査線に、ドレイン端子は信号線に、
ソース端子は液晶容量１ｃと保持容量１ｂに接続され
る。この保持容量１ｂと液晶容量１ｃの他端は、表示部
１００と対向して配置し液晶を挟持する対向基板の電極
と同電位に接続される。サンプル・ホールド回路２００
は、各信号線毎に接続するＭＯＳトランジスタ２０１と
容量２０２で構成し、映像信号Ｖ１を奇数ラインの信号
線に、映像信号Ｖ２を偶数ラインの信号線に出力するよ
うＭＯＳトランジスタのドレイン端子を信号線に、ソー
ス端子をＶ１またはＶ２の映像信号に、ゲート端子は水
平走査回路４００の出力に接続している。ＤＡ変換手段
５００は、デジタル信号切替手段５１０，５２０と、正
極のＤＡ変換回路５３０，負極のＤＡ変換回路５４０，
アナログ信号切替手段５５０，５６０で構成され、奇数
ラインの映像信号Ｖ１と奇数ラインの映像信号Ｖ２を出
力している。

【００２９】以上のように構成した本発明の実施例の動
作を図２のタイミング図で説明する。スタート信号ＦＳ
Ｔとクロック信号ＣＫＶは、前記垂直走査回路３００に
入力する制御信号である。スタート信号ＦＳＴは表示す
る映像のフレームの先頭を示し、クロック信号ＣＫＶは
走査線の切り替えタイミングを示している。前記垂直走
査回路３００は、前記クロック信号ＣＫＶの立ち上がり
のタイミングで前記スタート信号ＦＳＴを取り込み、前
記走査線の信号ＰＶ１，ＰＶ２…を出力する。フレーム
信号ＦＲＭは、各フレームの周期で反転し、映像信号の
極性を切り替える信号である。フレーム信号ＦＲＭは、
デジタル信号切替手段５１０，５２０とアナログ信号切
替手段５５０，５６０に接続し、フレーム信号ＦＲＭ
で、奇数ラインの映像信号Ｖ１と偶数ラインの映像信号
Ｖ２に使用する正極，負極のＤＡ変換回路５３０，５４
０を切り替えている。フレーム信号ＦＲＭが“Ｈ”と
き、奇数ラインの映像信号Ｖ１は正極のＤＡ変換回路５
３０でデジタル信号Ｄ（２ｎ−１）をアナログ電圧に変
換して発生し、偶数ラインの映像信号Ｖ２は負極のＤＡ
変換回路５４０で発生し、偶数ラインの映像信号Ｖ２は
負極のＤＡ変換回路５４０でデジタル信号Ｄ(２ｎ)をア
ナログ電圧に変換して発生する。一方、フレーム信号Ｆ
ＲＭが“Ｌ”とき、奇数ラインの映像信号Ｖ１は負極の
ＤＡ変換回路５４０で、偶数ラインの映像信号Ｖ２は正
極のＤＡ変換回路５３０で、それぞれデジタル信号Ｄ
(２ｎ−１)とＤ(２ｎ)をアナログ電圧に変換して発生す
る。この結果、映像信号Ｖ１，Ｖ２は、図２に示すよう
に、対向電極の電圧ＶＣＯＭを基準にして互いに逆相の
極性で、さらにフレーム信号ＦＲＭの周期で反転してい
る。

【００３０】スタート信号ＳＴＡと、クロック信号ＣＫ
Ｈは、前記水平走査回路４００に入力する制御信号であ
る。スタート信号ＳＡＴは表示する画素の先頭を示し、
クロック信号ＣＫＨは画素に対応する走査のタイミング
を示している。前記水平走査回路４００は前記クロック
信号ＣＫＨの立ち上がりのタイミングで前記スタート信
号ＳＴＡを取り込み、前記サンプル・ホールド回路２０
０のサンプリング信号ＰＨ１，ＰＨ２…を出力する。

【００３１】映像信号Ｄａｔａは、複数のビットのデジ
タル信号で入力される映像信号の代表的なビットを示し
ている。この映像信号Ｄａｔａは、クロック信号ＣＫＨ
の立ち上がりタイミングで変化する。アナログ電圧の映
像信号Ｖ１，Ｖ２は、映像信号Ｄａｔａのタイミングで
変化し、クロック信号ＣＫＨの周期内に整定する。サン
プル・ホールド回路２００は、この映像信号Ｖ１，Ｖ２
を前記サンプリング信号ＰＨ１，ＰＨ２…の立ち下がり
のタイミングでサンプリングしその電圧を保持する。こ
の保持した映像信号は、前記垂直走査回路３００の出力
で選択された画素回路１に書き込まれるので、本アクテ
ィブマトリクス液晶表示装置で、映像を表示できる。

【００３２】以上のように本発明のアクティブマトリク
ス液晶表示装置では、２つのＤＡ変換回路でデジタル入
力のアクティブマトリクス液晶表示装置を実現できる。
つまり、少ないＤＡ変換回路で表示部の信号線を制御す
ることができるので、装置全体を小型化することがで
き、歩留まりが向上し、製造コストを下げることができ
る。

【００３３】また、正極性，負極性の両方の極性を持つ
ＤＡ変換回路を２つ利用する形成よりも正極性，負極性
のそれぞれの極性を持つＤＡ変換回路で形成した方が性
能が安定する。

【００３４】また、信号線を２つに分割し、２種類の映
像信号の電圧を印加する構成を示したが、ＤＡ変換回路
でさらに多くすることも容易に実現できる。この場合
は、ＤＡ変換回路の個数に比例して回路規模が大きくな
るものの、ＤＡ変換回路の個数に反比例して、ＤＡ変換
手段５００に使用するＤＡ変換回路の変換速度と、水平
走査回路４００の動作速度を遅くできる利点がある。

【００３５】図３にＤＡ変換手段５００を実現する回路
構成図の第１の実施例を示す。本実施例では、２ビット
のデジタルの映像信号を４階調のアナログ電圧に変換す
る例で示している。

【００３６】デジタル信号切替手段５１０，５２０は、
ＣＭＯＳスイッチ５１１〜５１４，５２１〜５２４のそ
れぞれ４個のスイッチで構成している。各ＣＭＯＳスイ
ッチはフレーム信号ＦＲＭとその信号をインバータ５１
９で反転した信号で制御される。ここで、フレーム信号
ＦＲＭが“Ｈ”の場合、ＣＭＯＳスイッチ５１１，５１
３，５２１，５２３がオン状態となり、他のスイッチは
オフ状態となる。この結果、奇数ラインの映像信号Ｄ１
０，Ｄ１１は正極のＤＡ変換回路５３０に、偶数ライン
の映像信号Ｄ２０，Ｄ２１は負極のＤＡ変換回路５４０
に入力される。一方、フレーム信号ＦＲＭが“Ｌ”の場
合、他のＣＭＯＳスイッチ５１２，５１４，５２２,５
２４がオン状態となり、奇数ラインの映像信号Ｄ１０,
Ｄ１１が負極のＤＡ変換回路５４０に、偶数ラインの映
像信号Ｄ２０，Ｄ２１が正極のＤＡ変換回路５３０に入
力される。

【００３７】アナログ信号切替手段５５０は、ＰＭＯＳ
トランジスタ５５１，５５２で、アナログ信号切替手段
５５０はＮＭＯＳトランジスタ５６１，５６２で構成し
ている。これらのＭＯＳトランジスタは、フレーム信号
ＦＲＭとその信号をインバータ５５３で反転した信号で
制御される。ここでフレーム信号ＦＲＭが“Ｈ”の場
合、ＰＭＯＳトランジスタ５５１とＮＭＯＳトランジス
タ５６２がＯＮ状態となり、他のＭＯＳトランジスタは
オフ状態となるので、正極のＤＡ変換回路５３０の出力
が奇数ラインの映像信号Ｖ１に、負極のＤＡ変換回路５
４０の出力が偶数ラインの映像信号Ｖ２に接続される。
一方、フレーム信号が“Ｌ”の場合、他のＭＯＳトラン
ジスタ５５２，５６１がオン状態となるので、正極のＤ
Ａ変換回路５３０の出力が偶数ラインの映像信号Ｖ２
に、負極のＤＡ変換回路５４０の出力が奇数ラインの映
像信号Ｖ１に接続される。

【００３８】正極のＤＡ変換回路５３０は２ビットのデ
コード回路５３９と４個のインバータ５３５〜５３８，
４個のＰＭＯＳトランジスタ５３１〜５３４で構成さ
れ、負極のＤＡ変換回路５４０は２ビットのデコード回
路５４９と４個のＮＭＯＳトランジスタ５４１〜５４４
で構成される。ここで、デコード回路５３９，５４９
は、図４に示す入力Ｄ０，Ｄ１と出力Ｙ０〜Ｙ３の関係
で動作する。このデコード回路５３９，５４９の出力
で、前記ＭＯＳトランジスタ５３１〜５３４と５４１〜
５４４をそれぞれ制御する。この結果、正極のＤＡ変換
回路５３０では入力Ｄ０，Ｄ１で、正極の基準電圧Ｖｐ
０〜Ｖｐ３いずれかの電圧を選択して電圧Ｖｐを出力す
る。一方、負極のＤＡ変換回路５４０，負極の基準電圧
Ｖｎ０〜Ｖｎ３いずれかの電圧を選択して、電圧Ｖｎを
出力する。このＤ０，Ｄ１のデジタル入力値に対する各
ＤＡ変換回路５３０，５４０の出力電圧Ｖｐ，Ｖｎの関
係を図５に示す。

【００３９】以上のように本発明のアクティブマトリク
ス液晶表示装置に使用する変換手段の第１の実施例で
は、正極のＤＡ変換回路５３０に適用する入力基準電圧
のMOSスイッチとその出力を切り替えるアナログ信号切
替手段５５０をＰＭＯＳで、負極のＤＡ変換回路５４０
に適用する入力基準電圧のＭＯＳスイッチとその出力を
切り替えるアナログ信号切替手段５６０をＮＭＯＳで構
成している。

【００４０】この結果、正極性・負極性の両方の極性を
有するＤＡ変換回路を用いたときの特性をを損なうこと
なく、回路規模を１／２縮小できる効果がある。

【００４１】次に、本発明のアクティブマトリクス液晶
表示装置に適用するＤＡ変換回路の第２の実施例を図６
で説明する。本発明のＤＡ変換回路７１０は、Ｄ０〜Ｄ
２の３ビットのデジタル入力をＹ０〜Ｙ４の５ビットの
信号に変換するデコード回路７２０とこのデコード回路
の信号を反転する５個のインバータ７２１〜７２５，５
個のＰＭＯＳスイッチ７１１〜７１５で構成している。
本実施例では、この５個のＰＭＯＳスイッチ７１１〜７
１５で５個の基準電圧Ｖｐ０〜Ｖｐ４から８階調のアナ
ログ電圧Ｖｐを変換している。

【００４２】ここで、デコード回路７２０は、図７に示
す入出力の関係で動作する。この図に示すように、入力
データが偶数階調のときはＹ０〜Ｙ４の５個の出力の中
から１個選択し、奇数階調のときは隣り合った２個の出
力を選択する。この２個の電圧を選択したときの等価回
路を図８に示す。ここでは、基準電圧Ｖｐ１とＶｐ２が
選択された場合について示した。各基準電圧間には、電
源の直列抵抗Ｒｓ１，Ｒｓ２と、ＰＭＯＳスイッチのオ
ン抵抗Ｒｏｎ１，Ｒｏｎ２が直列に接続される。このと
きの、出力電圧Ｖｐは次式で示される。

【００４３】Ｖｐ＝{(Ｒｓ２＋Ｒｏｎ２)Ｖｐ１＋(Ｒｓ１＋Ｒｏｎ１)Ｖｐ２}／(Ｒｓ１＋Ｒｓ２＋Ｒｏｎ１＋Ｒｏｎ２） …（１）このように、出力電圧Ｖｐは、(Ｒｓ１＋Ｒｏｎ１）と
(Ｒｓ２＋Ｒｏｎ２）の分圧で決定されるので、Ｒｓ
１，Ｒｓ２をＲｏｎ１，Ｒｏｎ２に対して十分小さく選
ぶことと、Ｒｏｎ１，Ｒｏｎ２の抵抗偏差を十分小さく
することで、Ｖｐ１とＶｐ２の中間電圧にすることがで
きる。この結果、入力データが奇数階調のときは、デコ
ード回路７２０の隣り合った出力で選択される基準電圧
の中間電圧が出力されることになる。このＤＡ変換回路
７１０の入力デジタル値に対するアナログ出力電圧の関
係を図９に示す。

【００４４】以上のように、本発明のＤＡ変換回路で
は、複数の選択スイッチを選ぶことで、入力する基準電
圧間の中間電圧を発生することができる。

【００４５】本実施例のＤＡ変換回路７１０は、正極の
ＤＡ変換回路を例に示したが、基準電圧に対する電圧正
負を逆転すれば、負極のＤＡ変換回路に適用できる。

【００４６】次に、本発明のアクティブマトリクス液晶
表示装置に適用するＤＡ変換回路の第３の実施例を図１
０で説明する。図６の実施例と異なるのは、デコーダの
出力Ｙ０−１，インバータ７２１−１，ＰＭＯＳスイッ
チ７１１−１を追加している点である。ＰＭＯＳスイッ
チ７１１−１は、ＰＭＯＳスイッチ７１１のソース，ド
レインと並列に接続している。

【００４７】図１１は本実施例のデコード回路７２０の
入出力の関係を示す図である。Ｄ０〜Ｄ２の入力データ
の状態によって、Ｙ０−１，Ｙ０〜Ｙ４の出力は次の様
に常に２個の出力が“１”の状態をとるように動作す
る。

【００４８】（１）入力データが“０００”のとき、Ｙ
０−１，Ｙ０の２出力が“１” （２）入力データが奇数のとき、隣り合った２出力が
“１” （３）入力データが偶数のとき、１個置きの２出力が
“１” ２個の出力が“１”の状態をとるときの出力は図８の等
価回路で説明したように、選択した基準電圧の平均電圧
となるので、本発明のＤＡ変換回路の入出力特性は図９
に示した図６の変換手段の入出力特性と等しくなる。

【００４９】本発明では、常に２個のＰＭＯＳスイッチ
がオン状態になるので、ＤＡ変換回路の出力インピーダ
ンスは、１個のスイッチを常にＯＮ状態にしたときより
もの１／２に小さくできるとともに、ＤＡの入力状態に
よらずに一定に保つことができる。このため、全入力デ
ータの範囲でＤＡ変換回路の負荷容量の充放電を早める
ことが可能となる。

【００５０】次に、本発明のアクティブマトリクス液晶
表示装置に適用するＤＡ変換回路の第４の実施例を図１
２を用いて説明する。本発明のＤＡ変換回路７５０はＤ
０〜Ｄ４の５ビットのデータとＶｐ０〜Ｖｐ８の９個の
基準電圧を入力して、３２階調のアナログ電圧を出力す
るものである。本実施例では、デコード回路７５１，イ
ンバータ７５２，７６０−１〜７６８−４の符号で示す
２１個のＰＭＯＳスイッチで構成される。デコード回路
７５１は５ビットの入力データをＹ０−１〜Ｙ８−４で
示す２１個の信号を出力する。この信号はインバータ７
５２で反転され、２１個のＰＭＯＳスイッチのゲート端
子にそれぞれ接続されている。PMOSスイッチに付けた符
号の最初の３桁が等しいものはそれぞれソースとドレイ
ンを並列にして、同一の基準電圧に接続している。

【００５１】図１３は本実施例のデコード回路７５１の
入出力の関係を示す図である。本図でＹ０〜Ｙ８の覧に
記載した数字は基準電圧Ｖｐ０〜Ｖｐ８に接続するＰＭ
ＯＳスイッチの並列数である。例えば、Ｄ０〜Ｄ４のデ
ータが“１００００”の場合、Ｙ０＝“３”，Ｙ１＝
“１”、その他は“０”と記載している。これは、基準
電圧Ｖｐ０と出力Ｖｐ間に接続している４個のＰＭＯＳ
スイッチ７６０−１〜７６０−４の内３個をオン状態
に、基準電圧Ｖｐ１と出力Ｖｐ間に接続している３個の
ＰＭＯＳスイッチ７６１−１〜７６１−３の内１個をオ
ン状態に、その他のＰＭＯＳスイッチをすべてオフ状態
にすることを示している。

【００５２】本実施例では、Ｄ０〜Ｄ４の入力状態によ
って、常に４個のＰＭＯＳスイッチがオン状態となるよ
う設定している。同時の４個のＰＭＯＳスイッチをオン
状態にすると、図６に示す等価回路と同じ考え方で、出
力電圧ＶｐはＰＭＯＳスイッチで選択された４個の基準
電圧の平均電圧となる。この結果、基準電圧Ｖｐ０〜Ｖ
ｐ８で入力した電圧差の差１／４の電圧まで発生するこ
とができる。また、ＤＡ変換回路の出力インピーダンス
は、１個のスイッチを常にＯＮ状態にしたときよりも１
／４に小さくできる。

【００５３】図１４に、図１３に示す入出力特性のデコ
ード回路を用いた時の、ＤＡ変換回路の入出力特性を示
す。デジタル入力値に対してアナログ出力電圧は、直線
的に変化し、入力した基準電圧Ｖｐ０〜Ｖｐ８のステッ
プの１／４の電圧まで発生できていることが分かる。つ
まり、ｎビットのデジタル入力値に対して１／ｎまでの
階調を表示することのできる電圧をつくりだすことがで
きる。

【００５４】図１５に、図１４に対して基準電圧の電圧
間隔を変化させたときの、ＤＡ変換回路の入出力特性を
示す。ここでは、Ｖｐ０〜Ｖｐ８の基準電圧の間隔を中
心部に対して最小電圧又は最大電圧に行くにしたがい広
くしている。このように設定することで、デジタル入力
値が最小又は最大で変換感度を高くしている。この結
果、液晶の透過率がゼロ又は飽和状態で感度が低下する
特性（ガンマ特性）を補正することができる。

【００５５】

【発明の効果】本発明のデジタル入力に対応した駆動回
路内蔵型のアクティブマトリクス液晶表示装置では、用
いるＤＡ変換回路を２つのＤＡ変換回路で実現している
ので、実用的な歩留まりで製造することができる。さら
に、正極性のＤＡ変換回路に適用する入力基準電圧のＭ
ＯＳスイッチとその出力を切り替えるアナログ信号切替
手段をＰＭＯＳのみで、負極のＤＡ変換回路に適用する
入力基準電圧のＭＯＳスイッチとその出力を切り替える
アナログ信号切替手段をＮＭＯＳのみで構成するので、
正極性・負極性の両方の極性を有するＤＡ変換回路で構
成した時の特性を損なうことなく、回路規模を１／２に
縮小できる。さらに、ＤＡ変換回路において、複数の選
択スイッチをオン状態にすることによりＤＡ変換回路の
出力インピーダンスを低くすることができる。また、基
準電圧以外の電圧を分圧で発生することで、ＤＡ変換回
路のビットの拡大ができる。

【図面の簡単な説明】

【図１】本発明のアクティブマトリクス液晶表示装置の
実施例を示すブロック構成図。

【図２】本発明のアクティブマトリクス液晶表示装置の
動作を示すタイミング図。

【図３】本発明の変換手段の第１の実施例を示す回路構
成図。

【図４】ＤＡ変換回路の第１の実施例に適用するデコー
ダの入出力の関係を示す図。

【図５】本発明の変換手段の入出力特性を示す図。

【図６】本発明の変換手段の第２の実施例を示す回路構
成図。

【図７】ＤＡ変換回路の第２の実施例に適用するデコー
ダの入出力の関係を示す図。

【図８】ＤＡ変換回路の第２の実施例の動作原理を説明
する図。

【図９】ＤＡ変換回路の第２の実施例の入出力特性を示
す図。

【図１０】ＤＡ変換回路の第３の実施例を示す回路構成
図。

【図１１】ＤＡ変換回路の第３の実施例に適用するデコ
ーダの入出力の関係を示す図。

【図１２】ＤＡ変換回路の第４の実施例を示す回路構成
図。

【図１３】ＤＡ変換回路の第４の実施例に適用するデコ
ーダの入出力の関係を示す図

【図１４】ＤＡ変換回路の第４の実施例の第１の入出力
特性を示す図。

【図１５】ＤＡ変換回路の第４の実施例の第２の入出力
特性を示す図。

【符号の説明】

１…画素回路、１ａ…ＭＯＳトランジスタ、１ｂ…保持
容量、１ｃ…液晶容量、１００…表示部、３０…走査
線、２０…信号線、３００…垂直走査回路、200…サン
プル・ホールド回路、４００…水平走査回路、５００…
変換手段、５３０…正極性のＤＡ変換回路、５４０…負
極性のＤＡ変換回路、５１０，５２０…デジタル信号切
替手段、５５０，５６０…アナログ信号切替手段。

───────────────────────────────────────────────────── フロントページの続き (72)発明者長江慶治茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内 (72)発明者竹本一八男千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内

Claims

【特許請求の範囲】

【請求項１】一対の基板と、その一対の基板に挟持され
た液晶層と、前記一対の基板の一方の基板には複数の走
査線と、その複数の走査線にマトリクス状に形成された
複数の信号線と、それぞれの交点に対応して形成された
アクティブ素子と、そのアクティブ素子により制御され
る画素電極と、外部からデジタル信号で入力された映像
信号を外部からのタイミング信号により、アナログ信号
に変換する少なくとも１つのＤＡ変換手段と、そのＤＡ
変換手段に接続され、前記ＤＡ変換手段からの映像信号
をサンプリングし、蓄積するサンプルホールド回路と、
そのサンプルホールド回路のサンプリングを制御する走
査回路と、前記ＤＡ変換手段に接続され、前記一対の基
板の他方に形成された対向電極を有する液晶表示装置。
【請求項２】請求項１において、前記少なくとも１つの
ＤＡ変換手段は、前記透明電極に印加する基準電圧に対
して、正極性の電圧を発生する正極性ＤＡ変換回路と負
極性の電圧を発生する負極性ＤＡ変換回路とを一対に有
し、外部からデジタル信号で入力された映像信号を一対
のＤＡ変換回路のどちらに印加するかを外部からの前記
タイミング信号により切り替えるデジタル信号切替手段
と、前記一対のＤＡ変換回路の２つの出力のどちらに接
続されるかを外部からのタイミング信号によって切り替
えるアナログ信号切替手段で構成されることを特徴とす
るアクティブマトリクス液晶表示装置。
【請求項３】請求項２において、前記正極性ＤＡ変換回
路及び前記複数の負極性ＤＡ変換回路のそれぞれは、外
部からのタイミング信号により映像信号からの入力デジ
タル値に対応する電圧を選択するように形成された複数
のアナログ信号切替手段と、前記入力デジタル値と前記
複数のアナログ信号切替手段の動作の関係を規定する少
なくとも１つのデコード回路とで構成されることを特徴
とするアクティブマトリクス液晶表示装置。
【請求項４】請求項２において、前記正極性ＤＡ変換回
路は複数のトランジスタを有し、それらのトランジスタ
はＰＭＯＳトランジスタのみで構成され、前記負極性の
ＤＡ変換回路は複数のトランジスタを有し、それらのト
ランジスタはＮＭＯＳトランジスタのみで構成されるこ
とを特徴とするアクティブマトリクス液晶表示装置。
【請求項５】請求項２において、前記正極性ＤＡ変換回
路と前記負極性ＤＡ変換回路に形成された前記デコード
回路が前記複数のアナログ信号切替手段を制御すること
により発生する電圧の数は前記入力基準電圧の数よりも
多いことを特徴とするアクティブマトリクス液晶表示装
置。
【請求項６】請求項５において、前記正極性ＤＡ変換回
路と前記負極性ＤＡ変換回路に形成された前記複数のア
ナログ信号切替手段は２個形成され、それらのアナログ
信号切替手段を同時にオンすることにより１ビットのビ
ット拡大を行うことを特徴としたアクティブマトリクス
液晶表示装置。
【請求項７】請求項５において、前記正極性ＤＡ変換回
路と前記負極性ＤＡ変換回路における前記複数のアナロ
グ信号切替手段は４個形成され、それらのアナログ信号
切替手段を同時にオンすることにより２ビットのビット
拡大を行うことを特徴とするアクティブマトリクス液晶
表示装置。
【請求項８】請求項２において、前記ＤＡ変換手段と前
記サンプルホールド回路の間には外部に接続される出力
端子が形成されることを特徴とするアクティブマトリク
ス液晶表示装置。