KR100308630B1

KR100308630B1 - 액티브 매트릭스 구동 회로 및 이를 구비한 액티브 매트릭스 액정 표시 장치

Info

Publication number: KR100308630B1
Application number: KR1019980011985A
Authority: KR
Inventors: 마이클 제임스 브라운로우; 그레엄 앤드류 캐언스; 앤드류 카이
Original assignee: 마찌다 가쯔히꼬; 샤프 가부시키가이샤
Priority date: 1997-04-04
Filing date: 1998-04-04
Publication date: 2001-12-17
Also published as: JPH10340072A; KR19980081103A; US6232946B1; JP3422465B2; GB9706943D0

Abstract

액티브 매트릭스 액정 디스플레이의 데이타 라인 구동 회로는 제어 DFF들 및 일련의 관련 검출 논리를 포함하는 제어 시프트 레지스터의 형태인 분산 제어기를 포함한다. 또한, 구동 회로는 각 제어 DFF의 제어 하에 n 비트 디지탈 입력 신호를 샘플링하고 대응 데이타 라인에 구동 신호를 공급하기 위한 각각의 구동단을 포함한다. 구동단 각각은 DFF들과, n 비트 입력 데이타 버스의 관련 비트 라인 또는 선행 DFF의 출력으로부터 입력을 제공하는 데 사용되는 관련 2:1 멀티플렉서들로 구성된 n 비트 수직 접속 샘플 시프트 레지스터를 구비한다. 동작에 있어서, 입력 신호의 n 비트는 샘플링 모드에서 DFF들의 n 입력에 병렬로 공급되며, n 비트들은 시프트 모드에서 샘플 시프트 레지스터를 따라 시프트 레지스터의 출력을 향해 시프트된다. 직렬 D/A 변환기는 n 비트를 연속 수신하여 데이타 라인을 구동하기 위한 아날로그 구동 신호를 생성한다

Description

액티브 매트릭스 구동 회로 및 이를 구비한 액티브 매트릭스 액정 표시장치.

본 발명은 액티브 매트릭스 구동 회로에 관한 것으로, 특히, 용도가 한정되는 것은 아니게, 액티브 매트릭스 액정 디스플레이(AMLCD)의 구동 회로에 관한 것이다.

본 발명은 예를 들어, 디지탈 데이타로 AMLCD와 같은 매트릭스-어드레스식 그레이-스케일 박막 표시 패널을 구동시키는구동 회로및 이를 구비한 액티브 매트릭스 액정 표시장치에 적용될 수 있고, 소형이고 면적 효율적인 방식으로 구현될 수 있다. 이 회로는 표시 기판 상에 집적된 박막트랜지스터(TFT)를 사용하여 구현될 때 면적 효율 면에서 매우 큰 장점을 제공하지만, 이 회로는 칩-온-글래스(COG) 데이타 구동 회로를 형성하기 위해 종래의 대규모 집적 회로(LSI)로 구성될 수 있다.

도 1은 스캔 라인 구동기 회로(3)에 접속된 스캔 라인(2) 및 데이타 라인 구동기 회로(5)에 접속된 데이타 라인(4)에 의해 어드레스가능한 N 행 및 M 열의 픽셀로 이루어진 전형적인 AMLCD(1)을 도시한 것이다. 데이타 전압은 데이타 라인 구동기 회로(5)에 의해 데이타 라인(4)에 인가되고 스캔 전압은 스캔 라인 구동기 회로(3)에 의해 스캔 라인(2)에 인가되어이러한 전압은 조합하여 행들이 주기적으로 반복되는 순차로 스캐닝될 때 각각의 행을 따르는 픽셀의 광 전송 상태를 제어하기 위해 (도면의 하반부에서 디스플레이의 확대된 상세로 보인 바와 같이) 픽셀 전극(6)에 아날로그 데이타 전압을인가하는 역할을 한다. 이것은 픽셀의 단일 행에 대해 다음과 같이 달성된다. 데이타 라인 구동기 회로(5)는 픽셀의 행에 의해 표시될 직렬 아날로그 또는 디지탈 데이타를 판독하고, 각각의 데이타 라인(4)을 요구된 데이타 전압으로 대전하도록 데이타 라인(4)에 병렬 아날로그 데이타 전압을 인가한다. 제어될 픽셀의 행에 대응하는 스캔 라인(2)은 스캔 라인구동기 회로(3)에 의한 스캔 전압의 인가에 의해 작동되어 각각의 픽셀에 관련된 TFT(7)가 대응하는 데이타 라인(4)로부터 픽셀에 관련된(도면에 파선으로 도시한 바와 같이) 픽셀 저장 커패시턴스로 전하를 전달하도록 스위치 온 되도록 한다. 스캔 전압이 제거될 때, TFT(7)은 픽셀 저장 커패시턴스(8)를 데이타 라인(4)로부터 분리하여 픽셀의 광 전송 상태가픽셀이 다음 스캐닝 프레임 동안 리프레시될 때까지 픽셀 저장 커패시턴스(8)를 가로지르는 전압에 대응하도록 한다. 픽셀의 행은 모든 행이 표시 데이타의 프레임의 리프레싱을 완료하기 위하여 리프레시될 때까지 한 번에 하나씩 리프레시된다. 그 다음, 이 과정은 데이타의 다음 프레임에 대해 반복된다.

이러한 표시를 위한 데이타 라인 구동기 회로(5)는 종래의 LSI를 이용하여 구현될 수 있고 COG 기술을 이용하여 디스플레이의 외주에 결합될 수 있으며, 또는 다르게는 이 회로는 폴리실리콘 TFT 기술을 이용하여 표시 기판 상에 모놀리식 방식으로 제조될 수 있다. 그러나, 이러한 디스플레이의 데이타 라인 구동기 회로(5)는 스캔 라인 구동기 회로(3) 보다 정교한 회로를 요구하기 때문에, 모놀리식 저 성능 TFT 회로를 사용하여 구동 전자 장치를 구현하는 능력에 보다 많은 영향을주는 것은 데이타 라인 구동기에 사용되는 회로의 형태라는 것을 알 수 있다.

이러한 디스플레이를 위한 가장 직접적인 구동 방법은 포인트 동시(point-at-a-time) 구동 방법이고, 도 2는 이러한 구동방법에 사용될 수 있는 아날로그 데이타 라인 구동기 회로(10)을 도시한 것이다. 이 회로(10)에서 일련의 D형 플립 플롭(11)으로 이루어진 시프트 레지스터는, 각각의 플립 플롭(11)의 출력이, 도면에서 참조 번호(13)으로 파선으로 도시한 바와 같이, 아날로그 비디오 입력 신호 AVIDEO를 샘플링하고 관련 기생 커패시턴스를 가진 대응 데이타 라인(4)에 샘플링된신호를 인가하기 위한 관련 샘플링 트랜지스터(12)의 게이트를 제어하도록 접속된다. 컬러 디스플레이를 위해 각각의RGB 신호에 하나씩 3개의 아날로그 비디오 라인이 있다. 동작에서 프레임 및 라인 동기 펄스 VSYNC 및 HSYNC는 프레임주기 및 라인 주기의 시작을 각각 표시하고 샘플링 주파수의 클록 신호 CK는 시프트 레지스터 내의 순환 1 상태가 샘플링주파수로 샘플링 트랜지스터(12)를 순차적으로 작동시키도록 플립 플롭(11)의 클록 입력에 인가된다. 샘플링 트랜지스터(12)의 온 저항 및 데이타 라인(4)의 저항 및 분산 커패시턴스에 의해 형성된 RC 시정수는 샘플링이 성공적으로 실행되도록 하기 위해 유용한 샘플링 주기(1/fNM) 보다 충분히 작어야 한다.

도 4a는 이러한 포인트 동시 데이타 라인 구동기 회로(10)와 관련된 신호의 타이밍도인데, 여기서 S1, S2 및 S3은 디스플레이의 상부로부터 번호가 매겨진 첫번째 3개의 스캔 라인에 인가된 스캔 전압을 참조한다. AVIDEO 신호는 연속하는 스캐닝 라인 주기 T1, T2, ....에서 스캔 전압 S1, S2, S3에 의한 스캔 라인의 작동시에 픽셀에 데이타 전압을 인가하는 것과 동시에 샘플링되는데, 이러한 스캔 전압은 HSYNC 펄스에 의해 동기화된다. 샘플링 윈도우의 길이를 증가시키기 위해,다상 아날로그 입력 신호를 샘플링하는 다상 타이밍 레지스터를 사용하는 것이 가능하다. 그러나, 4상의 실제적인 한계가 포인트 동시 구동 방식을 낮은 커패시턴스 데이타 라인을 갖는 비교적 작은 디스플레이, 또는 다르게는 느린 데이타속도를 갖는 저해상도 디스플레이로 제한한다.

데이타 라인의 RC 시정수가 포인트 동시 구동 방식을 위한 유용한 샘플링 윈도우 보다 큰 대형 또는 고픽셀 해상도의 아날로그 표시를 위해, 라인 동시(line-at-a-time) 구동 방식이 대신에 사용될 필요가 있고, 도 3a는 이러한 구동 방식에채용될 수 있는 아날로그 데이타 라인 구동기 회로를 도시한 것이다. 이 회로(20)에서 일련의 D형 플립 플롭(21)으로 이루어진 시프트 레지스터는 각각의 플립 플롭(21)의 출력이 AVIDEO 신호를 샘플링하고 도면에서 참조 번호(23)으로 파선으로 도시된 그것의 관련된 커패시턴스로 샘플링된 신호를 대응하는 데이타 라인(4)에 인가하기 위해 관련된 샘플링 회로(22)를 제어하도록 접속된다. 도 3b의 확대된 상세로 도시한 바와 같이, 제어 회로(24)에 의해 제어 신호가 공급되는 각각의 샘플링 회로(22)는 2개의 제어 게이트(25 및 26), 2개의 소형 저장 커패시터(27 및 28), 및 버퍼(29)를 포함한다.각각의 경우에 커패시터(27 또는 28)은 AVIDEO 신호의 샘플을 저장하는데 사용되고, 각각의 커패시터 상의 전압은 다음에버퍼(29)에 의해 데이타 라인으로 전달된다. 2개의 저장 커패시터(27 및 28)은 직렬 데이타 입력의 샘플링 및 데이타 라인의 구동이 동시에 일어날 수 없기 때문에 정상적으로 사용될 수 있다. 커패시터(27)는 샘플링을 위해 사용되지만, 커패시터(28) 및 버퍼(29)는 데이타 라인을 구동시킨다. 다음의 라인 주기 동안, 커패시터(27) 및 버퍼(29)는 데이타 라인을 구동시키는데 사용되고, 커패시터(28)는 다음 라인 샘플을 위해 사용된다. 그러므로, 어느 한 순간에, 비디오 데이타의 전체 라인은 커패시터(27 및 28)로 이루어진 아날로그 메모리 내에 저장된다.

도 4b는 도 4a의 포인트 동시 타이밍도와 비교하기 위해, 이러한 라인 동시 데이타 라인 구동기 회로(20)과 관련된 신호의 타이밍을 도시한 타이밍도이다. 라인 동시 구동 방식의 중요한 특징은 스캔 라인이 데이타의 완전한 라인이 라인 주기 T1 동안 샘플링된 후에만 작동되고, 다음 완전한 라인 주기 T2가 픽셀의 행에 대한 데이타의 샘플링 뿐만 아니라 픽셀로의 데이타의 스캐닝을 위해 사용된다는 것이다(샘플링 및 스캐닝이 라인 주기 T1 및 T2 각각에서 일어나는 도 4a의 포인트 동시 구동 방식과는 반대임). 그러나, 라인 메모리 및 버퍼링의 구현은 소자의 수 및 구동 회로 복잡성의 면에서모두 상당한 오버헤드를 일으킨다.

액티브 매트릭스 디스플레이의 분야에서는 외부 비디오 소스에 디지탈 인터페이스를 채용하는 경향이 증대하고 있다. 이러한 인터페이스는 일반적으로 잡음에 보다 강력하고 시스템 디자인 면에서 상당한 단순성을 제공한다. 디지탈 데이타라인 구동기 회로는 정상적으로 라인 동시 구동 방식을 이용하고 라인 메모리를 필요로 하고, 이러한 많은 회로는 A.Lewis. Driver circuits for AMLCD's," Journal, pages 56-64, 1993 및 C. Reita, Integrated driver circuits for active matrix liquid crystal displays", Displays, Vol. 14(2), pages 104-113, 1993에 개시되어 있다. 도 5는 라인 메모리를구성하는 제1행의 n 비트 디지탈 래치의 형태로 되어 있는 입력 레지스터(31), 제2행의 n 비트 래치의 형태로 되어 있는저장 레지스터(32), 및 출력 버퍼(34)에 의해 데이타 라인(4)에 전압을 인가하기 위한 디지탈-아날로그(D/A) 변환기(39)의 행을 포함하는 전형적인 디지탈 데이타 라인 구동기 회로(30)을 도시한 것이다. 입력 레지스터(31)은 제어 신호가 공급되는 타이밍 레지스터(35)의 제어하에서 n 비트 병렬 입력 데이타를 샘플링하는데 사용된다. 데이타의 라인이 입력 레지스터(31) 내로 적재되면, 데이타는 디지탈-아날로그 변환이 D/A 변환기에 의해 행해지도록 저장 레지스터(32)로 전달되어, 입력 레지스터(31)는 데이타의 새로운 라인을 동시에 샘플링할 수 있게 된다. 2개의 레지스터(31 및 32)를 사용하게되면, 디지탈-아날로그 변환 및 라인 구동이 일어날 수 있는 일 라인 주기와 동일한 파이프라인 지연이 제공된다.

이러한 기본 틀 내에서, 다양한 공지된 구동 회로들간의 차이는 주로 D/A 변환 및 라인 구동 방법과 관련한다. 도 6은예를 들어 Y. Matsueda, S. Inoue, S. Takenaka, T. Ozawa, S. Fujikawa, T. Nakazawa 및 H. Ohschima, "Low temperature poly-Si TFT-LCD with integrated 6-bit digital data driver, "Society for Information Display 96 Digest, pages 21-24, 및 미국 특허 제5251051호에 개시된 바와 같이, 비버퍼 병렬 스위치식 커패시터 어레이의 형태로 된 가장 간단한 형태의 D/A 변환기를 도시한 것이다. 이 회로에서 각각의 D/A 변환기(33)는 n개의 커패시터(36) 및 관련된 스위치(37)의어레이를 포함하고, 커패시터(36)은 이진 가중 커패시턴스 Co, 2Co, . . . 2^n-1Co를 갖는다. 커패시터(36)은 디지탈 데이타에 따라 기준 전압으로 충전되고, 후속하여 전달 스위치(38)에 의해 데이타 라인(4)에 접속된다. 이 방법에는, 커패시터 어레이 및 디지탈 저장에 필요한 면적 및 또한 라인 커패시턴스에 대한 제한 따라서 표시 패널 크기를 포함하는 여러가지 단점이 있다. 라인 커패시턴스는 순수하게 전하 분배에 의해 구동되기 때문에, 이런 형태의 회로는 비교적 소형의 디스플레이에만 적합하다.

대형 디스플레이 또는 고해상도와 관련된 용량성 부하를 구동시키기 위해서, 미국 특허 제 5453757호에 개시된 바와 같이, 이진 가중 커패시터 어레이와 라인 커패시턴스 사이에 버퍼를 부가하는 것이 가능하다. 도 7은 A. Lewis, "Drivercircuits for AMLCD's", Journal, pages 56-64, 1993에 개시된 바와 같은, 이런 유형의 변환기의 예를 도시하고 있다. 이경우에 버퍼 증폭기(39) 및 대형 피드백 커패시터(40)는 각각의 변환기(33)을 위해 요구되고, 이것은 변환기(33)의 구현에 필요한 면적을 더욱 증가시킨다. 또한, 피드백 커패시터(40)은 일반적으로 이진 어레이 내의 입력 커패시턴스의 합과동일하게 되므로 버퍼 증폭기(39)는 구동할 상당한 부하를 갖는다.

이러한 병렬 스위치식 커패시터 D/A 변환기의 대면적 오버헤드는 특히 모놀리식 데이타 구동기를 갖는 표시 패널을 위해이러한 변환기를 사용하는데 제한을 주었다. 많은 다른 변환기 구성이 제안되었고, 그 중에서 가장 호평받는 것은 미국특허 제 5457415호에 개시되고 도 8에 도시된 것과 같은 샘플 램프 변환기이다. 이 회로에서 각각의 데이타 라인(4)를위한 저장 레지스터(32)의 출력은 글로벌 램프 신호를 데이타 라인(4)에 접속시키는 스위치(43)의 상태를 제어하는 비교기(42)에 공급된다. 비교기(42)는 저장 커패시터(32)의 내용을 라인(44)에 의해 제공된 글로벌 카운트 신호와 비교하고현재의 글로벌 카운트가 저장 레지스터(42)의 내용 보다 적을 때에만 램프 신호와 데이타 라인(4) 간의 접속을 유지한다.글로벌 카운트가 저장 레지스터(32)의 내용을 초과할 때, 램프 신호는 데이타 라인(4)로부터 접속 차단되어 라인 커패시턴스 상에 원하는 데이타 전압을 유지시킨다. 이러한 회로의 주된 단점은 그것의 구현을 위해 큰 면적을 필요로 하고 외부 램프 신호를 공급할 필요가 있다는 것이다.

본 발명의 목적은 사용시에, 특히 폴리실리콘 AMLCD와 같이 TFTLCD의 모놀리식 구동 회로에 사용될 때 많은 장점을 제공하는 신규한 액티브 매트릭스 구동 회로를 제공하는 것이다.

본 발명의 일 양상에 따라서, n 병렬 비트를 가진 디지탈 입력 신호를 샘플링하고 아날로그 구동 신호를 다수의 라인에공급하기 위한 액티브 매트릭스 디지탈 구동 회로는 각자의 출력부를 구비한 일련의 제어 시프트 소자를 포함하는 제어시프트 레지스터; 및 상기 제어 시프트 소자 각각에 관련된 구동단을 포함한다. 각 구동단은 상기 각 제어 시프트 소자의 제어 하에 상기 라인들 중 해당 라인에 대한 입력 신호를 샘플링하고 상기 라인에 구동 신호를 공급하도록 배열된다.상기 구동단 각각은 n개의 입력부를 구비한 일련의 n개 샘플 시프트 소자들을 포함하는 샘플 시프트 레지스터 ― 상기 샘플 시프트 레지스터는 샘플링 모드에서는 상기 입력 신호의 n개 비트가 상기 샘플 시프트 소자들의 상기 n개 입력부에 병렬로 공급되도록, 그리고 시프팅 모드에서는 상기 샘플 시프트 소자들에 의해 저장된 상기 n개 비트가 상기 샘플 시프트레지스터의 적어도 하나의 출력부쪽으로 상기 샘플 시프트 레지스터를 따라 시프트되도록 상기 제어 시프트 레지스터에의해 제어됨 ―와, 상기 샘플 시프트 레지스터의 상기 출력부에 접속되어 상기 샘플 시프트 레지스터를 따라 시프트된 비트들을 순차적으로 수신하고 그에 따라서 상기 아날로그 구동 신호를 상기 해당 라인에 공급하기 위한 직렬 디지탈-아날로그 변환기를 구비한다.

일례에서, 상기 제어 시프트 레지스터는, 입력 신호는 제1 부주기에서 제1 그룹의 라인들에 대해 샘플링되고 제2 부주기에서 제1 그룹의 라인들에 대응 구동 신호들이 공급되도록, 그리고 입력 신호는 제2 부주기와 시간적으로 적어도 부분적으로 겹치는 부주기에서 제2 그룹의 라인들에 대해 샘플링되고 또 다른 부주기에서 제2 그룹의 라인들에 대응 구동 신호들이 공급되도록 입력 신호의 샘플링과 라인들로의 구동 신호의 공급을 제어한다.

일례에서, 상기 구동 회로는 연속한 라인 주기에서 구동 신호들을 라인과 행의 교차점들에 제어 소자들이 배치되어 있는액티브 매트릭스의 제어 소자행들에 공급하도록 배열된다. 제어 시프트 레지스터는, 입력 신호는 라인 주기들 중 하나의제1 부주기에서 행을 따른 제1 그룹의 제어 소자들에 대해 샘플링되고 상기 하나의 라인 주기의 제2 부주기에서 제1 그룹의 제어 소자들에 대응 구동 신호들이 공급되도록, 그리고 입력 신호는 상기 하나의 라인 주기의 제2 부주기에서 행을 따른 제2 그룹의 제어 소자들에 대해 샘플링되고 상기 하나의 라인 주기에 이어지는 라인 주기들 중 다른 하나의 제1 부주기에서 제2 그룹의 제어 소자들에 대응 구동 신호들이 공급되도록 입력 신호의 샘플링과 라인들로의 구동 신호의 공급을제어한다.

일례에서, 상기 구동단 각각은 입력 신호의 대응 비트를 샘플링 모드의 각 샘플 시프트 소자의 입력부에 공급하고 시프팅모드의 샘플 시프트 소자의 입력부들과 출력부들을 함께 결합시켜 상기 저장된 비트들이 샘플 시프트 레지스터를 따라 시프트할 수 있도록 배열된 멀티플렉싱 소자를 포함한다.

일례에서, 상기 멀티플렉싱 소자는 입력 신호의 대응 비트를 수신하기 위하여 각 샘플 시프트 소자와 관련된 각각의 멀티플렉서를 포함하며, 샘플 시프트 레지스터의 연속한 샘플 시프트 소자들은 관련된 멀티플렉서에 의해 함께 결합되어 저장된 모든 비트를 상기 디지탈-아날로그 변환기쪽으로 단순한 순서로 상기 샘플 시프트 레지스터를 따라 시프트시킬 준비를한다.

일례에서, 상기 멀티플렉싱 소자는 상기 입력 신호의 해당 비트를 수신하기 위하여 각 샘플 시프트 소자와 관련된 각각의멀티플렉서를 포함하며, 제1 그룹의 샘플 시프트 소자들은 상기 관련된 멀티플렉서들에 의해 서로 함께 결합되어 짝수 저장 비트들(even stored bits)을 상기 샘플 시프트 레지스터의 제1 출력부쪽으로 상기 샘플 시프트 레지스터를 따라 시프트시킬 준비를 하고, 제2 그룹의 샘플 시프트 소자들은 상기 관련된 멀티플렉서들에 의해 서로 함께 결합되어 홀수 저장비트들(odd stored bits)을 상기 샘플 시프트 레지스터의 제2 출력부쪽으로 상기 샘플 시프트 레지스터를 따라 시프트시킬 준비를 한다.

일례에서, 상기 구동 회로는 상기 제어 시프트 레지스터에 제1 클록 신호들을 공급하여 상기 제어 시프트 소자들의 클록킹에 의해서 제1 속도(rate)에서 상기 입력 신호를 샘플링하도록 배열된 제1 클록 소자, 및 상기 제어 시프트 레지스터에제2 클록 신호들을 공급하여 상기 제어 시프트 소자들의 클록킹에 의해서 상기 제1 속도보다 작은 제2 속도에서 상기 저장 비트들을 시프트시키도록 배열된 제2 클록 소자를 더 포함한다.

일례에서, 상기 샘플 시프트 소자들은 자신들의 입력부에 인가된 비트들을 반전시키고, 상기 샘플 시프트 레지스터의 상기 출력부에는 상기 샘플 시프트 레지스터에 의해 출력된 상기 비트들을 상기 디지탈-아날로그 변환기에 인가하기 전에반전시키기 위한 인버터가 설치된다.

일례에서, 상기 디지탈-아날로그 변환기는 상기 샘플 시프트 레지스터에 의해 출력된 상기 샘플링된 입력 신호의 비트들이 변환 모드에서 직렬 인가됨으로써 축적(cumulative) 전압을 저장하도록 배열된 커패시턴스 소자, 및 상기 샘플링된 입력 신호의 모든 비트를 수신한 후에 상기 저장된 전압을 구동 모드에서 상기 디지탈-아날로그 변환기의 출력부에 전달하도록 배열된 스위치 소자를 포함한다.

일례에서, 상기 디지탈-아날로그 변환기는 상기 구동 신호를 각 라인에 출력하도록 배열된 각자의 버퍼를 포함한다.

일례에서, 상기 버퍼는 상기 샘플 시프트 레지스터에 의해 출력된 상기 샘플링된 입력 신호의 비트들을 직렬 인가함으로써 전압을 저장하기 위한 입력 커패시터를 구비한다.

일례에서, 상기 버퍼는 증폭기와, 상기 증폭기에 접속되어 변환 모드에서 상기 증폭기의 초기 오프셋 전압을 저장하고 구동 모드에서 상기 저장된 오프셋 전압을 네가티브 피드백(negative feedback)으로 인가하도록 배열된 보상 커패시턴스를포함한다.

일례에서, 상기 증폭기는 반전 증폭기이다.

일례에서, 상기 증폭기는 차동 증폭기이다.

본 발명의 다른 양상에 따라서, 상기 구동 회로를 구비한 액티브 매트릭스 액정 표시 장치를 제공한다.

일례에서, 상기 구동 회로는 표시 기판 상에 집적된 박막 트랜지스터들을 이용하여 구현된다.

일례에서, 상기 트랜지스터들은 폴리실리콘 박막 트랜지스터이다.

본 발명에 따라서, n 병렬 비트를 가진 디지탈 입력 신호를 샘플링하고 아날로그 구동 신호를 다수의 라인에 공급하기 위한 액티브 매트릭스 디지탈 구동 회로에 있어서, 상기 구동 회로는 각자의 출력부를 구비한 일련의 제어 시프트 소자를포함하는 제어 시프트 레지스터; 및 상기 각 제어 시프트 소자의 제어 하에 상기 라인들 중 해당 라인에 대한 입력 신호를 샘플링하고 상기 라인에 구동 신호를 공급하기 위한 각 구동단을 포함하며, 상기 구동단 각각은 n개의 입력부를 구비한 일련의 n개 샘플 시프트 소자들을 포함하는 샘플 시프트 레지스터 수단 ― 상기 샘플 시프트 레지스터 수단은 샘플링모드에서는 상기 입력 신호의 n개 비트가 상기 샘플 시프트 소자들의 상기 n개 입력부에 병렬로 공급되도록, 그리고 시프팅 모드에서는 상기 샘플 시프트 소자들에 의해 저장된 상기 n개 비트가 상기 샘플 시프트 레지스터 수단의 적어도 하나의 출력부쪽으로 상기 샘플 시프트 레지스터 수단을 따라 시프트되도록 상기 제어 시프트 레지스터 수단에 의해 제어됨―과, 상기 샘플 시프트 레지스터 수단의 상기 출력부에 접속되어 상기 샘플 시프트 레지스터 수단을 따라 시프트된 비트들을 순차적으로 수신하고 그에 따라서 상기 아날로그 구동 신호를 상기 해당 라인에 공급하기 위한 직렬 디지탈-아날로그 변환기 수단을 구비하는 것을 특징으로 하는 액티브 매트릭스 디지탈 구동 회로가 제공된다.

상기와 같은 회로는 입력 디지탈 신호를 샘플링하고 이 샘플링된 신호를 D/A 변환기로 전달하는데 별도의 입력 레지스터와 저장 레지스터를 필요로 하였던 도 5 내지 8을 참조로 상술한 것과 같은 종래의 구성에 비해 많은 주요한 이점이 있다. 저장 레지스터의 병렬 데이타 출력을 변환하기 위해서 각 데이타 라인에 대해서 별도의 입력 및 저장 레지스터와 병렬D/A 변환기가 아닌 단 하나의 샘플 시프트 레지스터와 이에 관련된 직렬 D/A 변환기만 요구되기 때문에, 본 회로는 면적이용 효율이 아주 높게 구현될 수 있다. 따라서, 본 회로는 폴리실리콘 TFT 회로를 이용하는 디스플레이 장치의 기판 상의 모놀리식 제조에 특히 적합하다. 더욱이, 본 회로의 샘플 시프트 소자는 상당한 기간 동안 데이타를 보유하지 않아도되는데, 이것은 종래의 라인 메모리에 필요한 정적 논리보다 본래 더 컴팩트한 동적 논리를 이용하여 샘플 시프트 레지스터를 구현할 수 있다는 것을 의미한다. 또한, 종래의 저장 레지스터를 없애 회로를 보다 단순화시키고 또 동적 논리를이용하기 때문에 회로의 트랜지스터수를 줄일 수 있어 수율이 보다 높아진다.

또한, 직렬 D/A 변환을 이용하기 때문에 회로의 면적 이용 효율이 좋아질 뿐만 아니라 변환 정확도도 좋아지게 된다. 직렬 D/A 변환기는 본래 각 비트용으로 동일 소자들을 이용함으로써 단조롭기 때문에, 스위치식 커패시터를 이용하여 변환기를 구현할 때에 매칭을 개선하고 충전 주입을 최소화는데 보다 큰 커패시터를 이용할 수 있다. 또한, 단순히 변환기내의 저장 소자수만을 증가시켜 변환 정밀도를 증가시킬 수가 있다.

D/A 변환의 직렬 성질에도 불구하고, 도 7을 참조로 상술한 병렬 스위치식 커패시터 버퍼식 변환기에서와는 달리 변환기내의 커패시터를 비교적 작게 만들 수 있고 또 매우 큰 피드백 커패시터는 필요치 않기 때문에 데이타 라인의 고속 버퍼식 구동이 가능하다. 이것은 저이동도 다결정 박막 트랜지스터를 이용하고 증폭기의 성능이 일반적으로 제한 인자인 상술한 회로의 모놀리식 제조의 경우에 특히 중요하다. 또한, 도 16을 참조로 후술하는 바와 같이 의사(pseudo) 직렬 방식으로 변환을 수행하는 경우에는 변환 속도를 훨씬 더 개선할 수 있다.

본 발명의 일 실시예에서, 제어 시프트 레지스터 수단은, 입력 신호는 제1 부주기에서 제1 그룹의 라인들에 대해 샘플링되고 제2 부주기에서 제1 그룹의 라인들에 대응 구동 신호들이 공급되도록, 그리고 입력 신호는 제2 부주기와 시간적으로적어도 부분적으로 겹치는 부주기에서 제2 그룹의 라인들에 대해 샘플링되고 또 다른 부주기에서 제2 그룹의 라인들에 대응 구동 신호들이 공급되도록 입력 신호의 샘플링과 라인들로의 구동 신호의 공급을 제어한다.

본 발명은 라인과 행의 교차점에 제어 소자가 배치된 액티브 매트릭스 내 제어 소자 행으로 연속적인 라인 주기에 구동신호를 공급하기 위한 구동 회로에 특히 적용될 수 있는데, 이러한 구동 회로에서는 제어 시프트 레지스터 수단이 입력신호의 샘플링과 라인에 대한 구동 신호의 공급을 제어하여, 입력 신호가 라인 주기 중 하나의 제1 부주기에 행을 따른제1 제어 소자 그룹을 위해 샘플링되고 대응하는 구동 신호가 상기 1 라인 주기의 제2 부주기에 제1 제어 소자 그룹에 공급되며 입력 신호가 상기 1 라인 주기의 제2 부주기에 행을 따른 제2 제어 소자 그룹을 위해 샘플링되고 대응하는 구동신호가 상기 1 라인 주기에 이은 라인 주기들 중 다른 하나의 제1 부주기에 제2 소자 제어 그룹에 공급되도록 한다.

바람직하게도, 구동단 각각은, 샘플링 모드에서 각 샘플 시프트 소자의 입력에 입력 신호의 대응 비트를 공급하고 시프트모드에서 샘플 시프트 소자의 입력과 출력을 결합하여 저장된 비트의 샘플 시프트 레지스터 수단을 따른 시프트를 허용하는 멀티플렉싱 수단을 포함한다. 멀티플렉싱 수단은 입력 신호의 대응 비트를 수신하도록 각 샘플 시프트 소자와 연관된각각의 멀티플렉서를 포함할 수 있으며, 샘플 시프트 레지스터 수단의 연속적인 샘플 시프트 소자들은 관련 멀티플렉서에의해 서로 결합되어 저장된 비트 모두를 간단한 순서로 샘플 시프트 레지스터 수단을 따라 디지탈/아날로그 변환 수단을향해 시프트시킨다.

대안으로, 멀티플렉싱 수단은 입력 신호의 대응 비트를 수신하도록 각 샘플 시프트 소자와 연관된 각 멀티플렉서를 포함할 수 있고, 제1 샘플 시프트 소자 그룹이 관련 멀티플렉서에 의해 서로 결합되어 저장된 짝수 비트들을 샘플 시프트 레지스터 수단을 따라 샘플 시프트 레지스터 수단의 제1 출력을 향하여 시프트시키며, 제2 샘플 시프트 소자 그룹이 관련멀티플렉서에 의해 서로 결합되어 저장된 홀수 비트들을 샘플 시프트 레지스터 수단을 따라 샘플 시프트 레지스터 수단의제2 출력을 향하여 시프트시킨다. 이것은 의사 직렬 방식으로 변환을 수행함으로써 변환 속도를 향상시킨다.

편리하게도, 구동 회로는 제1 속도에서의 제어 시프트 소자들의 클록킹에 의해 입력 신호의 샘플링을 수행하기 위해 제어시프트 레지스터 수단에 제1 클록 신호를 공급하기 위한 제1 클록 수단과, 제1 속도보다 낮은 속도인 제2 속도에서의 샘플 시프트 소자들의 클록킹에 의해 저장 비트들의 시프트를 수행하기 위하여 샘플 시프트 레지스터 수단에 제2 클록 신호를 공급하기 위한 제2 클록 수단을 포함한다.

또한, 샘플 시프트 소자들은 이들 입력들에 제공된 비트들을 반전시키도록 적응될 수 있으며, 샘플 시프트 레지스터 수단에 의해 출력된 비트들을 디지탈/아날로그 변환 수단에 제공하기 전에 반전시키기 위한 반전 수단이 샘플 시프트 레지스터 수단의 출력에 제공될 수 있다.

디지탈/아날로그 변환 수단은 변환 모드에서 샘플 시프트 레지스터 수단에 의해 출력된 샘플링된 입력 신호의 비트들을제공받을 때 생기는 누적 전압을 저장하기 위한 용량 수단과, 샘플링된 입력 신호의 모든 비트를 수신한 후 구동 모드에서 디지탈/아날로그 변환 수단의 출력에 저장 전압을 제공하기 위한 스위치 수단을 포함할 수 있다.

디지탈/아날로그 변환 수단은 각 라인으로 구동 신호를 출력하기 위한 각각의 버퍼를 포함하는 것이 바람직하다. 버퍼는샘플 시프트 레지스터 수단에 의해서 출력된 샘플된 입력 신호의 비트들의 직렬 인가에 의해서 전압을 축적하기 위한 입력 커패시터를 포함할 수 있다. 또한 버퍼는 증폭기와, 증폭기 양단에 접속되며 변환 모드에서 상기 증폭기의 초기 오프셋 전압을 축적하고 이 축적된 오프셋 전압을 구동 모드에서 네가티브 피드백으로서 인가하도록 배열된 보상 커패시턴스를 포함할 수 있다.

이러한 구동 회로는 일부 라인 동시 구동 방식(part-line-at-a-time driving scheme)을 이용하는 영국 특허원 제9706942.1(SLE 96056)에 개시된 액티브 매트릭스 장치를 구동시키는데 바람직하게 사용된다. 이러한 구동 방식에서는 직렬 변환 및 라인 구동이 발생될 수 있는 라인 주기의 일부의 파이프라인 지연을 제공하게끔, 상기 구동 회로가 액티브 매트릭스의 2 개이상의 부분의 라인을 독립적으로 제어할 수 있다.

본 발명의 그 밖의 장점은 첨부 도면과 연계한 이후의 상세한 설명을 통하여 본 기술 분야에 숙련된 자에게 자명하게 될것이다.

본 발명을 보다 완벽하게 이해할 수 있도록 하기 위해서, 예로서 첨부한 도면을 참조할 것이다

도 1은 종래 기술의 AMLCD를 다이어그램식으로 나타낸 도면.

도 2는 종래 기술의 아날로그 포인트 동시 데이타 라인 구동 회로를 나타내는 도면.

도 3a 및 도 3b는 종래 기술의 아날로그 라인 동시 데이타 라인 구동 회로를 나타내는 도면.

도 4a 및 4b는 도 2 및 도 3의 회로에 대한 타이밍도.

도 5는 종래 기술의 디지탈 라인 동시 데이타 라인 구동 회로를 나타내는 도면.

도 6, 도 7 및 도 8은 3 개의 서로 다른 종래 기술의 D/A 변환기를 나타내는 도면.

도 9는 하프 라인 동시 구동 방식을 이용하고 본 발명에 따른 데이타 라인 구동 회로를 포함하는 AMLCD를 다이어그램식으로 도시한 도면.

도 10 및 11은 도 9의 데이타 라인 구동 회로의 하나의 데이타 구동단과 대응하는 타이밍도의 상세를 나타내는 도면.

도 12는 면적 효율성 증가를 위해서 도 9의 데이타 라인 구동 회로에서 사용될 수 있는 샘플 시프트 어레이를 나타내는도면.

도 13 및 14는 도 9의 데이타 라인 구동 회로에서 사용될 수 있는 2 개의 서로 다른 직렬 D/A 변환기를 나타내는 도면.

도 15a, 15b, 및 15c는 도 13의 D/A 변환기의 타이밍도.

도 16은 도 9의 데이타 라인 구동 회로의 또 다른 샘플 시프트 어레이를 나타내는 도면.

도 17 및 도 18은 도 16의 샘플 시프트 어레이용의 2 개의 서로 다른 직렬 D/A 변환기를 나타내는 도면.

도 19a, 19b, 19c 및 19d는 도 17의 D/A 변환기의 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

1 : AMLCD

2 : 스캔 라인

3 : 스캔 라인 구동 회로

4 : 데이타 라인

5, 10, 20, 30, 55 : 데이타 라인 구동 회로

6 : 픽셀 전극

7 : TFT

8 : 픽셀 저장 커패시턴스

11, 21, 61, 63, 111 : 플립플롭

12 : 샘플링 트랜지스터

22 : 샘플링 회로

24 : 제어 회로

25, 26 : 제어 게이트

27, 28, 36, 40, 72, 73, 74 : 커패시터

29 : 버퍼

31 : 입력 레지스터

32 : 저장 레지스터

33, 58, 70, 90, 120, 140 : D/A 변환기

37, 38, 43, 76, 77, 78, 79, 80, 81, 82, 83 : 스위치

39 : 버퍼 증폭기

42 : 비교기

56 : 제어기

57, 110 : 샘플 시프트 어레이

60 : 구동단

62, 112 : 멀티플렉서

64 : 검출 논리부

65 : 출력 버퍼

71, 121 : 반전 증폭�/p>

먼저, 본 발명에 따라서 스캔 라인 구동 회로(53)에 접속된 스캔 라인(52) 및 데이타 라인 구동 회로(55)에 접속된 데이타 라인에 의해서 어드레스가능한 N개의 행 및 M개의 열로된 픽셀로 구성되고 하프 라인 동시 구동 방식(half-line-at-a-time driving scheme)을 이용하는 AMLCD(50)을 나타내는 도 9의 일반적 도해를 참조한다. 데이타 라인 구동 회로(55)는제어 시프트 레지스터 및 결합된 논리 회로의 형태로 된 분산 제어기(56), 디지탈 데이타 샘플-시프트 어레이(57)및 비트직렬 D/A 변환기(58)를 포함한다.

제어기(56)에 의해서 수신되는 주 신호는 수평 라인 동기 신호 HSYNC, 수직 라인 동기 신호 VSYNC, 편평 패널 비디오 클록 신호 FDVDCK, 및 평판 패널(flatpanel) 표시 인에이블 신호 FPDE이다. 컬러 표시를 위해서 샘플 시프트 어레이(57)가 RGB 입력데이타 신호를 수신하며, 각 신호는 n 개의 병렬 비트를 포함한다.

도 10은 데이타 라인 구동 회로(55)의 데이타 구동단(60)중의 하나를 보다 상세히 나타내고 있다. 도 10으로부터 샘플시프트 어레이(57)는 D형 플립 플롭(DFF)(61)으로 구성된 n-비트 수직 접속 샘플 시프트 레지스터 및 n-비트 디지탈 입력데이타 버스의 연관된 비트 라인으로부터 혹은 선행하는 DFF의 출력으로부터 입력을 제공하는 데 사용되는 결합된 2 : 1멀티플랙서(62)를 포함하고 있음을 알 수 있다. 샘플 시프트 어레이(57)에 대한 샘플 및 시프트 제어 회로는 제어 시프트 레지스터의 관련된 DFF(63)과 제어기(56)의 관련된 검출 논리부(64)에 의해서 국부적으로 발생되며, 이들은 직렬 D/A변환기(58) 및 출력 버퍼(65)용의 국부 제어 신호를 발생시킨다. 종래 기술의 구성에서와 같이 분리된 입력 축적 레지스터 및 병렬 D/A 변환기보다는 오히려 각 데이타 라인(54)마다 단일의 샘플 시프트 레지스터 및 관련된 직렬 D/A변환기(58)만이 요구되므로, 데이타 라인 구동 회로(55)는 최적의 면적 효율 방식으로 실시될 수 있다. 이것은 폴리실리콘 TFT회로를 사용하는 디스플레이의 기판에 모놀리식 제조를 위해서 특히 적용가능한 회로를 제공한다. 또한, DFF(61)는 임의의 유효 시간 길이 동안 데이타를 유지할 수 없는데, 이것은 샘플 시프트 레지스터가 본래 종래의 라인 메모리에서 요구되는 상태 논리보다 압축된 동적 논리를 사용하여 실시될 수 있다는 것을 의미한다. 종래의 축적 레지스터의 제거로 인한 회로의 복잡성의 감소와 동적 논리의 사용으로 회로의 트랜지스터의 수의 감소 및 효율의 향상을 달성할 수 있다. 직렬 D/A변환의 사용은 회로(55)의 면적 효율성을 향상시키며, 변환의 정확성을 향상시킨다.

이하, 도 11의 타이밍도를 참조하여 데이타 라인 구동 회로(55)의 동작에 대하여 설명한다. 화상 프레임의 전달의 개시시에, VSYNC 신호가 새로운 프레임의 개시를 나타내며, 직후에 HSYNC 신호가 데이타의 제1라인이 도달할 예정임을 나타낸다. 병렬 입력 데이타 버스(D)는 색마다 8 비트 까지 구성될 수 있다. 시간 t0에서, 디스플레이의 제1의 데이타 라인에대한 병렬 데이타 비트는 입력 데이타 버스(D)상에 도달하며, 제어기(56)는 제1 데이타 구동단(60)의 시프트 레지스터가(샘플)데이타를 사전에 적재하여 래치할 수 있도록 하는 SAMPLE 신호를 발생시킨다. 시간 t1(1 픽셀 기간후)에서, 제어기(56)는 제2 데이타 구동단(60)의 시프트 레지스터에 대한 SAMPLE 신호를 발생시키며, 데이타가 다음의 데이타 라인에대하여 샘플되도록 한다. 한편, 제어기(56)는 데이타의 최하위 비트가 직렬 D/A 변환기(58)속에 입력되도록 제1의 데이타 구동단(60)속에 래치된 데이타가 1 비트식 시프트 레지스터를 시프트 다운되게 하는 SHIFT 신호를 발생시킨다. 이러한 시프트 및 샘플링 과정은 데이타 라인 구동기 회로(55)의 각 데이타 구동단(60)마다 반복된다. 도 11은 하프 라인 동시 구동 방식을 달성하는 데이타 라인 구동 회로(55)로 구동되는 디스플레이의 각 컬럼, 즉 1, 2, M/2, M/2 + 1 및 M에대하여 대응하는 구동 신호뿐만 아니라 SAMPLE 및 SHIFT신호를 도시하며, 또한 스캔 라인 구동기 회로(53)에 의해서 연속하는 스캔 라인들에 인가되는 스캔 전압 SCAN 0 및 SCAN 1을 나타낸다.

영국 특허원(SLE 96056)에는 데이타 구동단이 스위치들의 뱅크에 의해서 데이타 라인들에 결합되는 하프 라인 동시 구동방식이 개시되어 있다. 이러한 방식의 동작은 일단, 데이타 라인 구동기 회로의 좌측 반(left half)의 데이타 구동단이시간 t3에서 순차적으로 샘플 및 변환된 데이타를 가지면, 이들 데이타 구동단의 출력이 데이타 라인들을 소망의 전압으로 구동시키도록 관련된 스위치에 의해서 대응하는 데이타 라인에 접속된다. 샘플 및 시프트 동작은 시간 t4에서 데이타라인 구동기 회로의 우측 반(right half)의 데이타 구동단에 대하여 반복되고, 이들 데이타 구동단의 출력은 데이타 라인들을 소망의 전압으로 구동시키기 위해서 관련된 스위치에 의해서 대응하는 데이타 라인에 접속된다. 데이타 라인 구동기 회로의 우측 및 좌측 반의 이러한 인터리브된 동작이 도 11에 도시 되어 있으며, 디스플레이의 각 행마다 반복된다.스플릿 스캔 라인을 사용하는 상술한 영국 특허원에 개시된 서로 다른 하프 라인 동시 구동 방식에 대하여 일부 유사한데이타 라인 구동기 회로가 사용될수 있는데, 이러한 회로에 대해서는 본 명세서에서는 구체적으로 설명하지 않는다.

분산 제어기(56)의 가능한 형태는 상기 영국 특허원 제 9706941.3(SLE 96057)에 개시되어 있으므로 본 명세서에서는 상세히 설명하지 않는다. 그러나, 도 9 내지 도 11과 관련하여 기술된 실시예에서는 제어기(56)는 신호 제어 패턴을 한정하도록 시프트 레지스터의 리세팅시에 (우측에서 좌측으로 판독할때에) 110010001000100010001과 같은 초기 상태로 세트되도록 시프트 레지스터단쪽으로 몇몇의 DFF가 프로그램된 일련의 DFF를 포함하는 시프트 레지스터의 형태로 되는 것이 바람직하다. 또한, 최종의 DFF의 출력은 제어기(56)의 시프트 레지스터의 제1의 DFF의 입력에 접속된다. 시프트 레지스터가 클록될 때에 신호 제어 패턴은 레지스터를 따라서 시프트되며, 신호 제어 패턴이 레지스터내의 관련된 DFF에 도달할때에 검출 논리부(64)에 의해서 패턴이 검출되며, 대응하는 샘플 시프트 어레이(57), D/A 변환기(58) 및 출력 버퍼(65)의동작을 제어하기 위한 제어 신호를 발생하게 된다. 이러한 구성에 따라서 클록 주파수에 비하여 상대적으로 낮은 제어주파수가 발생되게 된다.

샘플 시프트 어레이(57)의 DFF(61)는 정적 논리로 실시될 수 있다. 그러나, 진정한 단상 클록킹(TSPC)와 같은 동적 기술을 사용한다면, 회로 면적을 최소화하고 속도를 최대로할 수 있다. 회로 면적의 효율성의 추가의 개선은 반전 DFF(61)가도 12에 도시한 것처럼 사용되는 경우라면 달성될 수 있다. 도 12에도 도시되어 있는 반전 DFF(61)의 회로도(61)는 플립플롭 회로가 9개의 소수의 트랜지스터로 실시될수 있다는 것을 예시하고 있다. 각 DFF(61)에 의해서 도입되는 역은 비트직렬 D/A 변환기로 입력시키기 전에 시프트 레지스터로부터 데이타가 클록 아웃될때에 토글 셀(67)에 의해서 보정된다.

예를 들면, P. Allen 및 D. Holberg, "CMOS Analog circuit Design," Harcourt Brace Jovanovich college Publishers, 1987에 개시된 바와 같이, 알고리즘 혹은 전하 분배(charge sharing)에 기초한 변환기와 같은 데이타 라인 구동기 회로(55)에사용될 수 있는 다수의 직렬 D/A 변환기의 형태들이 있다. 대형 혹은 고 픽셀의 해상도의 표시를 위해서는 상당히 높은용량성 부하를 구동시키기 위한 버퍼를 채용하는 것이 필요하다. 그러나, 이러한 버퍼의 사용상의 문제점중의 하나는 고유의 오프셋 전압이다. 이것은 폴리실리콘을 사용하여 구성되는 모놀리식 데이타 구동기들을 가진 디스플레이 패널의 경우에 특히 문제가 있다.

이러한 경우에는 변환기가 오프셋 보상의 몇몇의 유형을 포함하는 것이 필요하다. 각 픽셀에서 액정 물질에 가해지는 DC전압을 방지하기 위해서 데이타 전압이 주기적으로 반전될 수 있고, 상기 경우에 제어기(56)는 특정한 변환기에 대한 기준 전압이 포지티브 혹은 네가티브로 설정되었는 지를 결정하는데 사용된다. 각 픽셀이 이웃하는 픽셀에 대하여 반대 극성을 갖고 각 픽셀이 그의 극성을 교대 프레임에서 바꾸는 픽셀 단위(per-pixel) 및 프레임 단위(per-frame) 반전을 포함한 다양한 반전 구동 방식이 사용될 수 있다.

도 13은 미국 특허 제 4439693호에 개시된 오프셋 제거 방식을 사용하는 전하 분배 직렬 D/A 변환기(70)를 도시하는데,이것은 반전 증폭기(71) 및 관련된 커패시터(72, 73, 74) 및 스위치(76, 77, 78, 79, 80, 81, 82, 83)를 포함한다. 이변환기는 일단 반전 증폭기(single ended inverting ampifier)만을 사용하며, 아울러 반전 단자에서의 일정한 가상 전위가 확실한 기생 커패시턴스를 제공하는 장점을 갖고 있다. 그러나 상기 변환기의 단점은 증폭기가 변환 과정동안 가상전위를 유지하고 있기 때문에 증폭기의 세팅 시간이 변환 속도를 제한하게 된다는 점이다. 직렬 D/A 변환기는 본래, 각비트에 동일한 소자가 사용됨으로 인하여 단조롭기 때문에, 상기한 변환기에 스위치된 커패시터를 사용할 때에 매칭을 개선하고 전하 주입을 최소로 하기 위해서 대형 커패시터를 사용하는 것이 가능하다. 또한, 변환의 정확성은 변환기에 축적 소자의 수를 늘리는 것만으로 증가될 수 있다. D/A 변환의 직렬 특성에도 불구하고 변환기에서의 커패시터가 비교적작게 만들어질 수 있고 대형 피드백 커패시터에 대한 요구가 없음으로 데이타 라인의 고속의 버퍼식 구동이 가능하다.이것은 특히 저 이동도의 다결정 박막 트랜지스터가 사용되고 증폭기의 성능이 일반적으로 제한 요소가 되는 상술한 회로의 모놀리식 제조의 경우에 특히 중요하다.

변환기(70)의 동작은 다음과 같다. 반전 증폭기(71)는 증폭기(71)의 오프셋 전압이 피드백 커패시터(72) 양단에 축적되도록 제어 신호CONV를 스위치(76, 77)의 폐쇄를 실시하도록 동작되는 1로 설정함으로써 전압 추적 모드에서 먼저 배치된다. 클록 HIGH 기간동안 변환기(70)에 의해서 수신된 데이타의 각 비트는 비트가 1 혹은 0인지에 따라서 스위치(78, 79)중의 어느 하나를 폐쇄하며, 노드 A를 Vref 혹은 아날로그 접지중 하나로 충전되게 한다. 클록 LOW 기간동안, 스위치(83)는 노드 A에서의 전하가 노드 B와 공유되도록 폐쇄된다. 변환 과정의 종료시에 제어 신호 CONV는 0로 설정됨으로 스위치(76, 77)이 개방되고 스위치(80, 81)이 폐쇄된다. 따라서 노드 B의 전압이 증폭기(71)의 출력으로 전달되고, 네가티브 피드백 루프에서의 커패시터(72)에 의해서 축적된 오프셋 전압이 동시에 감산된다. 스위치(82)는 대응하는 데이타 라인을 구동시키는데 요구되는 그러한 시간까지 변환기의 출력을 단절시키는데 사용되며, 상술한 하프 라인 동시 구동 방식에 사용되는 스위치들의 뱅크중의 스위치들중의 하나이다. 데이타 신호 DATA = 111111의 변환을 위한 대응하는 타이밍도가 도 15a(노드 A의 전압), 도 15b(노드 b의 전압) 및 11V의 기준 전압 및 비 반전 단자에서의 7v의 아날로그 접지 전압에 대한 도 15a(출력 전압)에 도시되어 있다.

도 14는 직렬 D/A 변환기(90)를 나타내는데, 이 변환기는 전압 추적자 모드에서 증폭기(91)를 사용하며, 미국 특허 제4306196호에 개시된 바와 같이, 오프셋 제거 방식을 사용한다. 이 변환기는 근본적으로 도 13의 변환기보다 빠른데, 이것은 전압 추적자가 차동 증폭기를 필요로 하지만 변환 과정에서 역할을 수행하지 않기 때문이다. 이 경우, 커패시터들(92, 93, 93') 및 스위치들(94, 95, 96, 97, 98, 99, 100, 101)은 도 13의 변환기 내 대응 소자들에 대해 유사한 기능을수행한다. 도 14의 변환기의 동작은 기본적으로 출력이 아날로그 접지에 관해 반전되는 것 외에는 도 13의 변환기의 동작과 유사하다.

변환 과정을 고속화하기 위하여 의사 직렬 베이스 4 배열을 이용하여 한 번에 2개 데이타 비트를 변환할 수 있으며, 도16은 짝수 비트들(b0 내지 bn-2)이 홀수 비트들(b1 내지 bn-1)과 병렬로 클록킹되도록 배열된 DFF들(111) 및 관련 2:1 멀티플렉서들(112)을 구비한 샘플 시프트 어레이(110)를 사용하는 전술한 바의 배열을 나타낸다. 이러한 배열을 사용하는적절한 직렬 D/A 변환기들(120, 140)의 예가 도 17 및 18에 도시되어 있다. 도 17의 D/A 변환기(120)는 반전 증폭기(121) 및 관련 커패시터들(122, 123, 124, 125)와 스위치들(126, 127, 128, 129, 130, 131, 132, 133, 134, 135, 136)을포함한다. 스위칭 순서의 제어는, 2개 데이타 스트림이 병렬로 클록킹되기 때문에 클록 싸이클 수의 절반만이 필요하지만, 도 13을 참조하여 위에 설명된 것과 실질적으로 동일하다. 오버헤드는 스위치들(130, 131)을 위한 값 2Co의 추가 커패시터(125) 및 추가 최상위 비트(MSB) 데이타 제어 논리의 상대적으로 적당한 요건이다. 실질적으로, 도 13의 변환기의경우와 동일한 장점 및 단점이 있다. 데이타 신호 DATA=111111의 변환을 위한 대응 타이밍 도가 도 15a, 15b 및 15c의타이밍 도에 대해 동일한 전압을 가진 도 19a(노드 A1에서의 전압), 도 19b(노드 A2에서의 전압), 도 19c(노드 B에서의전압) 및 도 19d(출력 전압)에 도시되어 있다.

도 18의 D/A 변환기(140)는 차동 증폭기(141) 및 관련 커패시터들(142, 143, 144, 145)과 스위치들(146, 147, 148, 148',149, 150, 151, 152, 153, 154, 155, 156)을 포함하며, 이 경우 스위칭 순서의 제어는, 클록 싸이클 수의 절반만이 요구되도록 2개의 데이타 스트림이 병렬로 클록킹되는 것 외에는, 도 14를 참조하여 설명된 것과 실질적으로 동일하다.

당업자에게는 본 발명의 영역 및 사상을 벗어나지 않고 다양한 변형이 자명하며 쉽게 만들어질 수 있다. 따라서, 첨부된청구 범위의 영역은 전술한 설명에 제한되지 않으며, 그 보다는 넓게 해석되어야 한다.

본 발명에 따르면, 소형이고 면적 효율적인 방식으로 동작하는 액티브 매트릭스 구동 회로를 구현될 수 있다.

Claims

n개의 병렬 비트를 가진 디지탈 입력 신호를 샘플링하고 아날로그 구동 신호를 다수의 라인에 공급하기 위한 액티브 매트릭스 디지탈 구동 회로에 있어서,

각자의 출력부를 구비한 일련의 제어 시프트 소자를 포함하는 제어 시프트 레지스터; 및

상기 제어 시프트 소자 각각에 관련되며, 상기 각 제어 시프트 소자의 제어 하에 상기 라인들 중 해당 라인에 대한 입력신호를 샘플링하고 상기 라인에 구동 신호를 공급하도록 배열된 구동단

을 포함하되,

상기 구동단 각각은 n개의 입력부를 구비한 일련의 n개 샘플 시프트 소자들을 포함하는 샘플 시프트 레지스터 ― 상기 샘플 시프트 레지스터는 샘플링 모드에서는 상기 입력 신호의 n개 비트가 상기 샘플 시프트 소자들의 상기 n개 입력부에 병렬로 공급되도록, 그리고 시프팅 모드에서는 상기 샘플 시프트 소자들에 의해 저장된 상기 n개 비트가 상기 샘플 시프트레지스터의 적어도 하나의 출력부쪽으로 상기 샘플 시프트 레지스터를 따라 시프트되도록 상기 제어 시프트 레지스터에의해 제어됨 ―와, 상기 샘플 시프트 레지스터의 상기 출력부에 접속되어 상기 샘플 시프트 레지스터를 따라 시프트된 비트들을 순차적으로 수신하고 그에 따라서 상기 아날로그 구동 신호를 상기 해당 라인에 공급하기 위한 직렬 디지탈-아날로그 변환기를 구비한 것을 특징으로 하는 액티브 매트릭스 디지탈 구동 회로.
제1항에 있어서, 상기 제어 시프트 레지스터는 상기 입력 신호가 제1 부주기에서 제1 그룹의 라인들에 대해 샘플링되고 제2 부주기에서 제1 그룹의 라인들에 대응 구동 신호들이 공급되도록, 그리고 상기 입력 신호가 제2 부주기와 시간적으로 적어도 부분적으로 겹치는 부주기에서 제2 그룹의 라인들에 대해 샘플링되고 또 다른 부주기에서 제2 그룹의 라인들에 대응 구동 신호들이 공급되도록 상기 입력 신호의 샘플링과 상기 라인들로의 구동 신호의 공급을 제어하는것을 특징으로 하는 액티브 매트릭스 디지탈 구동 회로.
제2항에 있어서, 연속한 라인 주기에서 구동 신호들을 라인과 행의 교차점들에 제어 소자들이 배치되어 있는 액티브 매트릭스의 제어 소자 행들에 공급하기 위한 상기 구동 회로로서,

제어 시프트 레지스터는 상기 입력 신호가 상기 라인 주기들 중 하나의 제1 부주기에서 행을 따른 제1 그룹의 제어 소자들에 대해 샘플링되고 상기 하나의 라인 주기의 제2 부주기에서 제1 그룹의 제어 소자들에 대응 구동 신호들이 공급되도록, 그리고 상기 입력 신호가 상기 하나의 라인 주기의 제2 부주기에서 행을 따른 제2 그룹의 제어 소자들에 대해 샘플링되고 상기 하나의 라인 주기에 이어지는 라인 주기들 중 다른 하나의 제1 부주기에서 제2 그룹의 제어 소자들에 대응 구동 신호들이 공급되도록 상기 입력 신호의 샘플링과 상기 라인들로의 구동 신호의 공급을 제어하는 것을 특징으로 하는 액티브 매트릭스 디지탈 구동 회로.
제1항에 있어서, 상기 구동단 각각은 상기 입력 신호의 대응 비트를 샘플링 모드에서 각 샘플 시프트 소자의 입력부에 공급하고 시프팅 모드에서 상기 샘플 시프트 소자의 입력부들과 출력부들을 함께 결합시켜 상기 저장된 비트들이 상기 샘플 시프트 레지스터를 따라 시프트할 수 있도록 배열된 멀티플렉싱 소자를 포함하는 것을 특징으로 하는 액티브 매트릭스 디지탈 구동 회로.
제4항에 있어서, 상기 멀티플렉싱 소자는 상기 입력 신호의 대응 비트를 수신하기 위하여 각 샘플 시프트소자와 관련된 각각의 멀티플렉서를 포함하며, 상기 샘플 시프트 레지스터의 연속한 샘플 시프트 소자들은 상기 관련된멀티플렉서에 의해 함께 결합되어 저장된 모든 비트를 상기 디지탈-아날로그 변환기쪽으로 단순한 순서로 상기 샘플 시프트 레지스터를 따라 시프트시킬 준비를 하는 것을 특징으로 하는 액티브 매트릭스 디지탈 구동 회로.
제4항에 있어서, 상기 멀티플렉싱 소자는 상기 입력 신호의 해당 비트를 수신하기 위하여 각 샘플 시프트소자와 관련된 각각의 멀티플렉서를 포함하며, 제1 그룹의 샘플 시프트 소자들은 상기 관련된 멀티플렉서들에 의해 서로함께 결합되어 짝수 저장 비트들(even stored bits)을 상기 샘플 시프트 레지스터의 제1 출력부쪽으로 상기 샘플 시프트레지스터를 따라 시프트시킬 준비를 하고, 제2 그룹의 샘플 시프트 소자들은 상기 관련된 멀티플렉서들에 의해 서로 함께 결합되어 홀수 저장 비트들(odd stored bits)을 상기 샘플 시프트 레지스터의 제2 출력부쪽으로 상기 샘플 시프트 레지스터를 따라 시프트시킬 준비를 하는 것을 특징으로 하는 액티브 매트릭스 디지탈 구동 회로.
제1항에 있어서, 상기 제어 시프트 레지스터에 제1 클록 신호들을 공급하여 상기 제어 시프트 소자들의 클록킹에 의해서 제1 속도(rate)에서 상기 입력 신호를 샘플링하도록 배열된 제1 클록 소자, 및 상기 제어 시프트 레지스터에 제2 클록 신호들을 공급하여 상기 제어 시프트 소자들의 클록킹에 의해서 상기 제1 속도보다 작은 제2 속도에서 상기저장 비트들을 시프트시키도록 배열된 제2 클록 소자를 더 포함하는 것을 특징으로 하는 액티브 매트릭스 디지탈 구동 회로.
제1항에 있어서, 상기 샘플 시프트 소자들은 자신들의 입력부에 인가된 비트들을 반전시키고, 상기 샘플시프트 레지스터의 상기 출력부에는 상기 샘플 시프트 레지스터에 의해 출력된 상기 비트들을 상기 디지탈-아날로그 변환기에 인가하기 전에 반전시키기 위한 인버터가 설치된 것을 특징으로 하는 액티브 매트릭스 디지탈 구동 회로.
제1항에 있어서, 상기 디지탈-아날로그 변환기는 상기 샘플 시프트 레지스터에 의해 출력된 상기 샘플링된입력 신호의 비트들이 변환 모드에서 직렬 인가됨으로써 축적(cumulative) 전압을 저장하도록 배열된 커패시턴스 소자,및 상기 샘플링된 입력 신호의 모든 비트를 수신한 후에 상기 저장된 전압을 구동 모드에서 상기 디지탈-아날로그 변환기의 출력부에 전달하도록 배열된 스위치 소자를 포함하는 것을 특징으로 하는 액티브 매트릭스 디지탈 구동 회로.
제1항에 있어서, 상기 디지탈-아날로그 변환기는 상기 구동 신호를 각 라인에 출력하도록 배열된 각자의버퍼를 포함하는 것을 특징으로 하는 액티브 매트릭스 디지탈 구동 회로.
제10항에 있어서, 상기 버퍼는 상기 샘플 시프트 레지스터에 의해 출력된 상기 샘플링된 입력 신호의 비트들을 직렬 인가함으로써 전압을 저장하기 위한 입력 커패시터를 구비한 것을 특징으로 하는 액티브 매트릭스 디지탈 구동 회로.
제10항에 있어서, 상기 버퍼는 증폭기와, 상기 증폭기에 접속되어 변환 모드에서 상기 증폭기의 초기 오프셋 전압을 저장하고 구동 모드에서 상기 저장된 오프셋 전압을 네가티브 피드백(negative feedback)으로 인가하도록 배열된 보상 커패시턴스를 포함하는 것을 특징으로 하는 액티브 매트릭스 디지탈 구동 회로.
제12항에 있어서, 상기 증폭기는 반전 증폭기인 것을 특징으로 하는 액티브 매트릭스 구동 회로.
제12항에 있어서, 상기 증폭기는 차동 증폭기인 것을 특징으로 하는 액티브 매트릭스 디지탈 구동 회로.
제1항에 따른 구동 회로를 구비한 액티브 매트릭스 액정 디스플레이.
제15항에 있어서, 상기 구동 회로는 표시 기판 상에 집적된 박막 트랜지스터들을 이용하여 구현된 것을 특징으로 하는 액티브 매트릭스 액정 디스플레이.
제16항에 있어서, 상기 트랜지스터들은 폴리실리콘 박막 트랜지스터인 것을 특징으로 하는 액티브 매트릭스 액정 디스플레이.