JP2010210668A - 集積回路装置及び電子機器 - Google Patents

Abstract

【課題】高画質な画像表示を行う集積回路装置及び電子機器等を提供すること。
【解決手段】集積回路装置は、データ線駆動回路１４０−１〜１４０−ｋと、補正用Ｄ／Ａ変換回路１２０と、Ｄ／Ａ変換回路１１０−１〜１１０−ｋと、を含み、データ線駆動回路１４０−１〜１４０−ｋは、演算増幅器ＯＰ１〜ＯＰｋと、入力用キャパシターＣＩ１〜ＣＩｋと、補正用キャパシターＣＡ１〜ＣＡｋと、を有し、Ｄ／Ａ変換回路１１０−１〜１１０−ｋは、入力用キャパシターＣＩ１〜ＣＩｋに対して、出力電圧ＶＱ１〜ＶＱｋを出力し、補正用Ｄ／Ａ変換回路１２０は、補正用キャパシターＣＡ１〜ＣＡｋに対して、補正用出力電圧ＶＣＡを出力して、データ線駆動回路から出力されるデータ電圧Ｖ１〜Ｖｋを補正する。
【選択図】 図２

Description

本発明は、集積回路装置及び電子機器等に関する。

近年では、携帯電話等の電子機器に搭載される液晶表示装置（電気光学装置）の高画質化が進んでいる。そのため、液晶表示装置を駆動するドライバー（集積回路装置）において、高画質な画像表示を実現する必要があるという課題がある。

例えば、液晶表示装置の画質を劣化させる原因には、輝度ムラや色ムラ等の表示ムラがある。この表示ムラを改善する手法として、画像データを補正することでドライバーの出力するデータ電圧（データ信号）を補正する手法（例えば、特許文献１に開示された手法）が考えられる。しかしながら、この手法では、Ｄ／Ａ変換回路の階調特性に依存した電圧ステップでしかデータ電圧を補正できない。例えば、画像データのＤ／Ａ変換（Digital to Analog Conversion）において液晶表示装置のガンマ特性に沿った階調電圧を用いると、非等間隔の電圧値でしか補正できなくなってしまう。そこで、等間隔の電圧値で補正するために、画像データのＤ／Ａ変換において等間隔の階調電圧を用いる手法も考えられる。しかしながら、この手法では、液晶表示装置のガンマ補正を行うために画像データを演算処理する必要がある。

特開２００２−１０８２９８号公報

本発明の幾つかの態様によれば、高画質な画像表示を行う集積回路装置及び電子機器等を提供できる。

本発明の一態様は、複数のデータ線を駆動する複数のデータ線駆動回路と、第１の補正用データが入力され、前記第１の補正用データに対応する第１の補正用出力信号を出力する第１の補正用Ｄ／Ａ変換回路と、前記複数のデータ線駆動回路の各データ線駆動回路に対応して設けられ、画像データが入力され、前記画像データに対応する出力信号を出力する複数のＤ／Ａ変換回路と、を含み、前記複数のデータ線駆動回路の各データ線駆動回路は、演算増幅器と、前記演算増幅器の第１の入力端子に接続されるサミングノードと、前記各データ線駆動回路の入力ノードとの間に設けられる入力用キャパシターと、前記サミングノードと、前記各データ線駆動回路の第１の補正用入力ノードとの間に設けられる第１の補正用キャパシターと、を有し、前記複数のＤ／Ａ変換回路の各Ｄ／Ａ変換回路は、前記各データ線駆動回路の前記入力用キャパシターに対して、前記出力信号を出力し、前記第１の補正用Ｄ／Ａ変換回路は、前記複数のデータ線駆動回路の前記第１の補正用キャパシターに対して、前記第１の補正用出力信号を出力して、前記複数のデータ線駆動回路から出力されるデータ信号を補正する集積回路装置に関係する。

本発明の一態様によれば、複数のデータ線駆動回路の各データ線駆動回路が、演算増幅器と入力用キャパシターと第１の補正用キャパシターとを含み、複数のＤ／Ａ変換回路が、画像データを受けて、その画像データに対応する出力信号（例えば、出力電圧）を入力用キャパシターに出力し、第１の補正用Ｄ／Ａ変換回路が、第１の補正用データを受けて、その第１の補正用データに対応する第１の補正用出力信号（例えば、補正用出力電圧）を第１の補正用キャパシターに出力して、複数のデータ線駆動回路が出力するデータ信号（例えば、データ電圧）を補正する。

このように、本発明の一態様によれば、第１の補正用Ｄ／Ａ変換回路が、第１の補正用データに対応する第１の補正用出力信号を第１の補正用キャパシターに出力する。これにより、複数のＤ／Ａ変換回路の出力信号の１階調当たりのステップとは異なるステップで、第１の補正用Ｄ／Ａ変換回路が第１の補正用出力信号を出力し、その第１の補正用出力信号によりデータ信号を補正できる。そして、このようにしてデータ信号を補正することで、表示画像の高画質化を図ることができる。例えば、後述するように、１ライン又は複数ラインの走査線毎に異なる第１の補正用データを用いることで、表示画像の上下で輝度の誤差の異なる上下輝度ムラ（表示ムラ）を補正できる。

また、本発明の一態様では、前記画像データに対して非リニアな階調特性の階調信号を前記Ｄ／Ａ変換回路に出力する階調信号生成回路と、前記第１の補正用データに対してリニアな階調特性の第１の補正用信号を前記第１の補正用Ｄ／Ａ変換回路に出力する第１の補正用信号生成回路と、を含んでもよい。

本発明の一態様によれば、第１の補正用信号生成回路が、第１の補正用データに対してリニアな階調特性の第１の補正用信号（例えば、補正用電圧）を出力するため、第１の補正用出力信号の１階調当たりのステップを等間隔にできる。これにより、等間隔のステップによるデータ信号の補正を実現できる。また、本発明の一態様によれば、階調信号生成回路が、画像データに対して非リニアな階調特性の階調信号（例えば、階調電圧）を出力する。そのため、例えば画像データのガンマ補正処理のための演算回路が不要となり、回路規模の増大や消費電力の増大を防止できる。

また、本発明の一態様では、前記第１の補正用Ｄ／Ａ変換回路に対して前記第１の補正用データを出力する制御回路を含み、前記制御回路は、１ラインまたは複数ラインの走査線毎に、前記第１の補正用データを変化させて出力してもよい。

このようにすれば、１ラインまたは複数ラインの走査線毎に第１の補正用データを変化させることで、１ラインまたは複数ラインの走査線毎に変化する第１の補正用出力信号を出力できる。これにより、１ラインまたは複数ラインの走査線毎に異なる第１の補正用出力信号でデータ信号を補正できる。

また、本発明の一態様では、前記制御回路は、前記第１の補正用データを変化させる走査線のライン数を設定するライン数設定レジスターを有してもよい。

このようにすれば、第１の補正用データを変化させる走査線のライン数を、ライン数設定レジスターに設定できる。これにより、制御回路が、その設定されたライン数の走査線毎に第１の補正用データを変化させることができる。

また、本発明の一態様では、前記制御回路は、前記第１の補正用データを変化させるときの変化幅を設定するための変化幅設定レジスターを有してもよい。

このようにすれば、第１の補正用データを変化させるときの変化幅を、変化幅設定レジスターに設定できる。これにより、制御回路が、その設定された変化幅ずつ第１の補正用データを変化させることができる。

また、本発明の一態様では、前記第１の補正用Ｄ／Ａ変換回路に対して前記第１の補正用データを出力する制御回路を含み、前記制御回路は、チップ間バラツキ補正用データを記憶するチップ間バラツキ補正用レジスターを有し、前記第１の補正用Ｄ／Ａ変換回路は、前記チップ間バラツキ補正用データに基づいて、前記複数のデータ線駆動回路から出力されるデータ信号のチップ間バラツキを補正してもよい。

このようにすれば、チップ間バラツキ補正用データをチップ間バラツキ補正用レジスターに記憶させることができる。これにより、第１の補正用Ｄ／Ａ変換回路が、その記憶されたチップ間バラツキ補正用データに基づいて、データ信号のチップ間バラツキ（複数の集積回路装置の間でのデータ信号バラツキ）を補正できる。

また、本発明の一態様では、前記制御回路は、集積回路装置の製造時に前記チップ間バラツキ補正用データが設定される初期情報記憶回路を有し、前記チップ間バラツキ補正用レジスターは、前記初期情報記憶回路から読み出された前記チップ間バラツキ補正用データを記憶してもよい。

このようにすれば、集積回路装置の製造時にチップ間バラツキ補正用データを初期情報記憶回路に設定できる。これにより、初期情報記憶回路からチップ間バラツキ補正用データを読み出すことで、チップ間バラツキ補正用レジスターにチップ間バラツキ補正用データを記憶できる。

また、本発明の一態様では、前記各データ線駆動回路は、前記入力ノードと第１のノードとの間に設けられた第１のスイッチ素子と、前記第１のノードとアナログ基準電源との間に設けられた第２のスイッチ素子と、前記サミングノードと第２のノードとの間に設けられた帰還用キャパシターと、前記第２のノードと出力ノードとの間に設けられた第３のスイッチ素子と、前記第２のノードとアナログ基準電源との間に設けられた第４のスイッチ素子と、前記サミングノードと前記出力ノードとの間に設けられた第５のスイッチ素子と、前記第１の補正用入力ノードと第３のノードとの間に設けられた第１の補正用スイッチ素子と、前記第３のノードと第１の補正基準電圧が供給される第１の補正基準電圧ノードとの間に設けられた第２の補正用スイッチ素子と、を有し、前記演算増幅器の第２の入力端子には、アナログ基準電源が供給され、前記演算増幅器の出力端子には、前記出力ノードが接続され、前記入力用キャパシターは、前記第１のノードと前記サミングノードとの間に設けられ、前記第１の補正用キャパシターは、前記第３のノードと前記サミングノードとの間に設けられてもよい。

また、本発明の一態様では、前記各データ線駆動回路は、前記入力ノードと第１のノードとの間に設けられた第１のスイッチ素子と、前記第１のノードと出力ノードとの間に設けられた第２のスイッチ素子と、前記サミングノードと前記出力ノードとの間に設けられた第３のスイッチ素子と、前記第１の補正用入力ノードと第２のノードとの間に設けられた第１の補正用スイッチ素子と、前記第２のノードと第１の補正基準電圧が供給される第１の補正基準電圧ノードとの間に設けられた第２の補正用スイッチ素子と、を有し、前記演算増幅器の第２の入力端子には、アナログ基準電源が供給され、前記演算増幅器の出力端子には、前記出力ノードが接続され、前記入力用キャパシターは、前記第１のノードと前記サミングノードとの間に設けられ、前記第１の補正用キャパシターは、前記第２のノードと前記サミングノードとの間に設けられてもよい。

これらの発明の一態様によれば、演算増幅器、入力用キャパシター、第１の補正用キャパシターを含むデータ線駆動回路を実現できる。具体的には、Ｄ／Ａ変換回路からの出力信号が入力用キャパシターに入力され、第１の補正用Ｄ／Ａ変換回路からの補正用出力信号が第１の補正用キャパシターに入力されて、補正されたデータ信号を出力するデータ線駆動回路を実現できる。

また、本発明の一態様では、その各第２の補正用Ｄ／Ａ変換回路が前記各データ線駆動回路に対応して設けられる複数の第２の補正用Ｄ／Ａ変換回路を含み、前記各データ線駆動回路は、前記サミングノードと、前記各データ線駆動回路の第２の補正用入力ノードとの間に設けられる第２の補正用キャパシターを有し、前記複数の第２の補正用Ｄ／Ａ変換回路の各第２の補正用Ｄ／Ａ変換回路は、前記各データ線駆動回路に対応する第２の補正用データが入力され、前記第２の補正用キャパシターに対して、前記第２の補正用データに対応する第２の補正用出力信号を出力して、前記各データ線駆動回路から出力されるデータ信号を補正してもよい。

このようにすれば、複数の第２の補正用Ｄ／Ａ変換回路の各第２の補正用Ｄ／Ａ変換回路が、第２の補正用出力信号を出力することで、複数のデータ線駆動回路から出力されるデータ信号を補正できる。これにより、複数のデータ線駆動回路から出力されるデータ信号の各データ信号を独立に補正できる。また、複数のＤ／Ａ変換回路の出力信号の１階調当たりのステップとは異なるステップで、各第２の補正用Ｄ／Ａ変換回路が第２の補正用出力信号を出力し、その第２の補正用出力信号によりデータ信号を補正できる。

また、本発明の一態様では、画像データに対して非リニアな階調特性の階調信号を前記Ｄ／Ａ変換回路に出力する階調信号生成回路と、前記第２の補正用データに対してリニアな階調特性の第２の補正用信号を前記複数の第２の補正用Ｄ／Ａ変換回路に出力する第２の補正用信号生成回路と、を含んでもよい。

本発明の一態様によれば、第２の補正用信号生成回路が、第２の補正用データに対してリニアな階調特性の第２の補正用信号を出力するため、第２の補正用出力信号の１階調当たりのステップを等間隔にできる。これにより、等間隔のステップによるデータ信号の補正を実現できる。

また、本発明の他の態様は、複数のデータ線を駆動する複数のデータ線駆動回路と、第１の補正用データが入力され、前記第１の補正用データに対応する第１の補正用出力信号を出力する第１の補正用Ｄ／Ａ変換回路と、第２の補正用データが入力され、前記第２の補正用データに対応する第２の補正用出力信号を出力する第２の補正用Ｄ／Ａ変換回路と、を含み、前記複数のデータ線駆動回路の各データ線駆動回路は、演算増幅器と、前記演算増幅器の第１の入力端子に接続されるサミングノードと前記各データ線駆動回路の入力ノードとの間に設けられる入力用キャパシターと、前記サミングノードと前記各データ線駆動回路の補正用入力ノードとの間に設けられる補正用キャパシターと、を有し、前記各データ線駆動回路の前記補正用キャパシターには、前記第１の補正用出力信号と前記第２の補正用出力信号との間の信号が分割された信号が入力される集積回路装置に関係する。

本発明の他の態様によれば、複数のＤ／Ａ変換回路が、画像データを受けて、その画像データに対応する出力信号（例えば、出力電圧）を入力用キャパシターに出力し、第１、第２の補正用Ｄ／Ａ変換回路が、第１、第２の補正用データに対応する第１、第２の補正用出力信号（例えば、補正用出力電圧）を出力し、第１、第２の補正用出力信号の間の信号が分割された信号が補正用キャパシターに入力されて、複数のデータ線駆動回路が出力するデータ信号（例えば、データ電圧）を補正する。

このように、本発明の他の態様によれば、第１、第２の補正用Ｄ／Ａ変換回路が、第１、第２の補正用データに対応する第１、第２の補正用出力信号を出力し、第１、第２の補正用出力信号の間の信号が分割された信号が補正用キャパシターに入力される。これにより、補正用キャパシターには、データ線の順番に対して傾きのある信号が入力されるため、データ線の順番に対して傾きのあるデータ信号のバラツキを補正できる。

また、本発明の他の態様は、複数のデータ線を駆動する複数のデータ線駆動回路と、その各補正用Ｄ／Ａ変換回路が前記各データ線駆動回路に対応して設けられる複数の補正用Ｄ／Ａ変換回路と、前記複数のデータ線駆動回路の各データ線駆動回路に対応して設けられる複数のＤ／Ａ変換回路と、を含み、前記各データ線駆動回路は、演算増幅器と、前記演算増幅器の第１の入力端子に接続されるサミングノードと、前記各データ線駆動回路の入力ノードとの間に設けられる入力用キャパシターと、前記サミングノードと、前記各データ線駆動回路の補正用入力ノードとの間に設けられる補正用キャパシターと、を有し、前記複数のＤ／Ａ変換回路の各Ｄ／Ａ変換回路は、画像データを受けて、前記各データ線駆動回路の前記入力用キャパシターに対して、前記画像データに対応する出力信号を出力し、前記複数の補正用Ｄ／Ａ変換回路の各補正用Ｄ／Ａ変換回路は、前記各データ線駆動回路に対応する補正用データが入力され、前記補正用キャパシターに対して、前記第補正用データに対応する補正用出力信号を出力して、前記各データ線駆動回路から出力されるデータ信号を補正することを特徴とする集積回路装置に関係する。

本発明の他の態様によれば、複数のデータ線駆動回路の各データ線駆動回路が、演算増幅器と、入力用キャパシターと、補正用キャパシターを含み、複数のＤ／Ａ変換回路の各Ｄ／Ａ変換回路が、画像データに対応する出力信号（例えば、出力電圧）を入力用キャパシターに出力し、複数の補正用Ｄ／Ａ変換回路の各補正用Ｄ／Ａ変換回路が、補正用データに対応する補正用出力信号（例えば、補正用出力電圧）を補正用キャパシターに出力して、複数のデータ線駆動回路が出力するデータ信号（例えば、データ電圧）を補正する。

このように、本発明の他の態様によれば、複数の補正用Ｄ／Ａ変換回路の各補正用Ｄ／Ａ変換回路が補正用出力信号を出力することで、複数のデータ線駆動回路から出力されるデータ信号を補正できる。これにより、複数のデータ線駆動回路から出力されるデータ信号の各データ信号を独立に補正できる。また、複数のＤ／Ａ変換回路の出力信号の１階調当たりのステップとは異なるステップで、各補正用Ｄ／Ａ変換回路が補正用出力信号を出力し、その補正用出力信号によりデータ信号を補正できる。

また、本発明の他の態様は、上記のいずれかに記載の集積回路装置を含む電子機器に関係する。

図１（Ａ）、図１（Ｂ）は、本実施形態の比較例。 本実施形態の集積回路装置の第１の構成例。 図３（Ａ）は、階調電圧の階調特性例。図３（Ｂ）は、補正用電圧の階調特性例。 上下輝度ムラ補正の説明図。 図５（Ａ）、図５（Ｂ）は、チップ間バラツキ補正の説明図。 本実施形態の集積回路装置の第２の構成例。 本実施形態の集積回路装置の第３の構成例。 本実施形態の集積回路装置の第４の構成例。 データ電圧のバラツキの傾き補正の説明図。 データ線駆動回路の第１の基本構成例。 データ線駆動回路の第１の基本構成例。 図１２（Ａ）〜図１２（Ｃ）は、データ線駆動回路の原理的構成例。 データ線駆動回路の第１の詳細な構成例。 データ線駆動回路の第１の詳細な構成例。 データ線駆動回路の第２の基本構成例。 データ線駆動回路の第２の基本構成例。 データ線駆動回路の第２の詳細な構成例。 データ線駆動回路の第２の詳細な構成例。 電気光学装置の構成例。 データドライバーの構成例。 図２１（Ａ）、図２１（Ｂ）は、電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．比較例
図１（Ａ）、図１（Ｂ）を用いて、本実施形態の比較例について説明する。図１（Ａ）、図１（Ｂ）には、本実施形態の比較例として、画像データを補正処理することで液晶表示装置（電気光学装置）の表示ムラを補正するデータドライバーのブロック図を示す。

図１（Ａ）に示す第１の比較例は、階調電圧生成回路ＶＧＮＬが、画像データに対して非等間隔の階調電圧を出力する場合の例である。具体的には、補正回路ＨＣＡは、８ビットの入力画像データを補正して、補正後の画像データを出力する。階調電圧生成回路ＶＧＮＬは、液晶パネル（電気光学パネル）のガンマ特性に合わせた２５６階調の階調電圧を出力する。Ｄ／Ａ変換回路ＤＡＡ１〜ＤＡＡｓ（ｓは自然数）は、階調電圧と補正後の画像データを受けて、補正後の画像データをＤ／Ａ変換する。そして、データ線駆動回路ＤＲ１〜ＤＲｓは、Ｄ／Ａ変換後のデータ電圧を受けて、液晶パネルのデータ線を駆動する。

このように第１の比較例では、画像データに対して非等間隔の階調電圧に基づいて、補正後の画像データをＤ／Ａ変換する。そのため、画像データの階調値に応じて１階調当たりの電圧ステップ（電圧差）が異なってしまい、等間隔の電圧ステップでデータ電圧を補正することができない。

図１（Ｂ）に示す第２の比較例は、階調電圧生成回路ＶＧＬが、画像データに対して等間隔の階調電圧を出力する場合の例である。具体的には、演算回路ＥＮ１〜ＥＮｓは、８ビットの入力画像データを受けて、等間隔の階調電圧でガンマカーブを表現するために入力画像データを１０ビットに拡張し、その拡張された画像データに対してガンマ補正等の演算処理を行う。補正回路ＨＣＢは、演算処理後の画像データを表示ムラ補正して、補整後の画像データを出力する。Ｄ／Ａ変換回路ＤＡＢ１〜ＤＡＢｓは、階調電圧と補正後の画像データを受けて、補正後の画像データをＤ／Ａ変換する。そして、データ線駆動回路ＤＲ１〜ＤＲｓは、Ｄ／Ａ変換後のデータ電圧を受けて、液晶パネルのデータ線を駆動する。

このように第２の比較例では、画像データに対して等間隔の階調電圧に基づいて補正後の画像データをＤ／Ａ変換するため、等間隔の電圧ステップでデータ電圧を補正できる。しかしながら、第２の比較例では、等間隔の階調電圧でガンマカーブを表現するために入力画像データを１０ビットに拡張し、その拡張された１０ビットの画像データをＤ／Ａ変換する。そのため、演算回路ＥＮ１〜ＥＮｓと１０ビットのＤ／Ａ変換回路ＤＡＢ１〜ＤＡＢｓが必要となり、回路規模が増大してしまう。また、演算回路ＥＮ１〜ＥＮｓにより消費電力が増大してしまう。

２．集積回路装置
２．１．第１の構成例
図２に、上記課題を解決できる本実施形態の第１の構成例を示す。図２に示す第１の構成例は、第１〜第ｋのＤ／Ａ変換回路１１０−１〜１１０−ｋ（複数のＤ／Ａ変換回路。ｋは自然数）、補正用Ｄ／Ａ変換回路１２０（第１の補正用Ｄ／Ａ変換回路）、第１〜第ｋのデータ線駆動回路１４０−１〜１４０−ｋ（複数のデータ線駆動回路）、制御回路１５０、階調電圧生成回路１６０（広義には階調信号生成回路）、補正用電圧生成回路１８０（広義には第１の補正用信号生成回路）を含む。なお、本発明の集積回路装置は図２の構成に限定されず、その構成要素の一部（例えば、制御回路１５０、階調電圧生成回路１６０、補正用電圧生成回路１８０等）を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。

なお以下では、データ信号、階調信号、補正用信号、出力信号、補正用出力信号等の信号が、データ電圧、階調電圧、補正用電圧、出力電圧、補正用出力電圧等の電圧である場合について説明する。但し本発明では、これらの信号がデータ電流、階調電流、補正用電流、出力電流、補正用出力電流等の電流であってもよい。

第１の構成例は、補正用Ｄ／Ａ変換回路１２０が補正用出力電圧ＶＣＡ（広義には第１の補正用出力信号）を出力することで、第１〜第ｋのデータ電圧Ｖ１〜Ｖｋ（広義にはデータ信号）を補正する回路である。

具体的には、階調電圧生成回路１６０（基準電圧生成回路）は、Ｄ／Ａ変換回路１１０−１〜１１０−ｋに供給するための階調電圧ＶＧ１〜ＶＧｉ（広義には階調信号。ｉは自然数）を生成する。例えば、階調電圧生成回路１６０はラダー抵抗により構成され、電源回路（例えば、後述する図１９に示す電源回路５０）からの電源電圧を抵抗分割して階調電圧ＶＧ１〜ＶＧｉを出力する。

Ｄ／Ａ変換回路１１０−１〜１１０―ｋ（ＤＡＣ：Digital to Analog Converter）は、画像データＧＤ１〜ＧＤｋ（階調データ）を受けて、画像データＧＤ１〜ＧＤｋをＤ／Ａ変換し、出力電圧ＶＱ１〜ＶＱｋ（広義には出力信号）を出力する。Ｄ／Ａ変換回路１１０−１〜１１０―ｋは、画像データＧＤ１〜ＧＤｋに対応する階調電圧を階調電圧ＶＧ１〜ＶＧｉから選択することで、Ｄ／Ａ変換を行う。

補正用電圧生成回路１８０は、補正用Ｄ／Ａ変換回路１２０に供給するための補正用電圧ＶＧＡ１〜ＶＧＡｊ（広義には第１の補正用信号。ｊは自然数）を生成する。例えば、補正用電圧生成回路１８０はラダー抵抗により構成され、電源回路（例えば、後述する図１９に示す電源回路５０）からの電源電圧を抵抗分割して補正用電圧ＶＧＡ１〜ＶＧＡｊ（階調補正用電圧）を出力する。

補正用Ｄ／Ａ変換回路１２０は、補正用データＣＤＡ（第１の補正用データ）を受けて、その補正用データＣＤＡをＤ／Ａ変換し、Ｄ／Ａ変換により生成された補正用出力電圧ＶＣＡを出力する。補正用Ｄ／Ａ変換回路１２０は、補正用データＣＤＡに対応する補正用電圧を補正用電圧ＶＧＡ１〜ＶＧＡｊから選択することで、Ｄ／Ａ変換を行う。

データ線駆動回路１４０−１〜１４０−ｋは、出力電圧ＶＱ１〜ＶＱｋと補正用出力電圧ＶＣＡを受けて、データ線Ｓ１〜Ｓｋにデータ電圧Ｖ１〜Ｖｋを出力する。具体的には、データ線駆動回路１４０−１〜１４０−ｋは、演算増幅器ＯＰ１〜ＯＰｋ（演算増幅回路、オペアンプ）、入力用キャパシターＣＩ１〜ＣＩｋ、補正用キャパシターＣＡ１〜ＣＡｋ（第１の補正用キャパシター）を含む。そして、入力用キャパシターＣＩ１〜ＣＩｋ（入力用容量素子）には出力電圧ＶＱ１〜ＶＱｋが供給され、補正用キャパシターＣＡ１〜ＣＡｋ（補正用容量素子）には補正用出力電圧ＶＣＡが供給される。データ線Ｓ１〜Ｓｋには、演算増幅器ＯＰ１〜ＯＰｋがデータ電圧Ｖ１〜Ｖｋを供給する。

より具体的には、演算増幅器ＯＰ１〜ＯＰｋの出力端子には、データ線Ｓ１〜Ｓｋが接続される。演算増幅器ＯＰ１〜ＯＰｋの反転入力端子（負極性入力端子、広義には第１の入力端子）には、サミングノードＮＥＧ１〜ＮＥＧｋが接続される。入力用キャパシターＣＩ１〜ＣＩｋは、サミングノードＮＥＧ１〜ＮＥＧｋと入力ノードＮＩ１〜ＮＩｋとの間に設けられる。補正用キャパシターＣＡ１〜ＣＡｋは、サミングノードＮＥＧ１〜ＮＥＧｋと補正用入力ノードＮＣＡ１〜ＮＣＡｋ（第１の補正用入力ノード）との間に設けられる。

制御回路１５０は、補正用データＣＤＡを補正用Ｄ／Ａ変換回路１２０に出力する。具体的には、制御回路１５０は、ライン数設定レジスター１５２、変化幅設定レジスター１５４、チップ間バラツキ補正用レジスター１５６を含む。これらのレジスターには、例えば図示しないホストコントローラー（例えば、後述する図１９に示す表示コントローラー４０）からレジスター値が設定される。そして、制御回路１５０は、これらのレジスターに設定されたレジスター値に基づいて補正用データＣＤＡを生成する。

より具体的には、ライン数設定レジスター１５２には走査線のライン数が設定され、変化幅設定レジスター１５４には補正用データの変化幅（ステップ、変化値）が設定される。そして、制御回路１５０は、設定された走査線のライン数毎に、設定された変化幅ずつ変化（増加または減少）する補正用データを生成する。この補正用データの生成は、例えば図示しないホストコントローラー（例えば、後述する図１９の表示コントローラー４０）からの垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣに基づいて行われる。また、チップ間バラツキ補正用レジスター１５６にはデータ電圧のチップ間バラツキ（複数ドライバー間での電圧バラツキ）を補正するための補正用データが設定される。制御回路１５０は、これら２つの補正用データを演算処理（例えば、加算処理）して、補正用データＣＤＡを生成する。

ここで、表示ムラ等を補正するために画像データを補正処理すると、Ｄ／Ａ変換回路の階調特性に依存した電圧ステップでしかデータ電圧を補正できないという課題がある。具体的には、上述の第１の比較例では、画像データに対して非等間隔の階調電圧を用いてＤ／Ａ変換するため、等間隔の電圧ステップでデータ電圧を補正することができない。また、上述の第２の比較例では、等間隔の電圧ステップでデータ電圧を補正するために、画像データに対して等間隔の階調電圧を用いてＤ／Ａ変換する。しかしながら第２の比較例では、ガンマ補正のための演算回路やビット数の拡張されたＤ／Ａ変換回路が必要となり、回路規模や消費電力が増大してしまう。

この点、本実施形態によれば、Ｄ／Ａ変換回路１１０−１〜１１０−ｋが、画像データＧＤ１〜ＧＤｋを受けて、画像データＧＤ１〜ＧＤｋに対応する出力電圧ＶＱ１〜ＶＱｋを出力し、補正用Ｄ／Ａ変換回路１２０が、補正用データＣＤＡを受けて、補正用データＣＤＡに対応する補正用出力電圧ＶＣＡを出力し、データ線駆動回路１４０−１〜１４０−ｋが、出力電圧ＶＱ１〜ＶＱｋと補正用出力電圧ＶＣＡとを受けて、データ電圧Ｖ１〜Ｖｋを出力する。

このように本実施形態によれば、補正用Ｄ／Ａ変換回路１２０が、補正用データＣＤＡを受けて、補正用データＣＤＡに対応する補正用出力電圧ＶＣＡを出力することで、データ線駆動回路１４０−１〜１４０−ｋから出力されるデータ電圧Ｖ１〜Ｖｋを補正できる。これにより、Ｄ／Ａ変換回路１１０−１〜１１０−ｋの出力電圧ＶＱ１〜ＶＱｋの１階調当たりの電圧ステップとは異なる電圧ステップで、補正用Ｄ／Ａ変換回路１２０が補正用出力電圧ＶＣＡを出力して、データ電圧Ｖ１〜Ｖｋを補正できる。

より具体的には、本実施形態によれば、データ線駆動回路１４０−１〜１４０−ｋが、演算増幅器ＯＰ１〜ＯＰｋと入力用キャパシターＣＩ１〜ＣＩｋと補正用キャパシターＣＡ１〜ＣＡｋとを含み、Ｄ／Ａ変換回路１１０−１〜１１０−ｋが、入力用キャパシターＣＩ１〜ＣＩｋに出力電圧ＶＱ１〜ＶＱｋを出力し、補正用Ｄ／Ａ変換回路１２０が、補正用キャパシターＣＡ１〜ＣＡｋに補正用出力電圧ＶＣＡを出力して、データ電圧Ｖ１〜Ｖｋを補正する。

このように本実施形態によれば、演算増幅器ＯＰ１〜ＯＰｋと入力用キャパシターＣＩ１〜ＣＩｋと補正用キャパシターＣＡ１〜ＣＡｋとを含むことで、データ線駆動回路１４０−１〜１４０−ｋを実現できる。例えば、データ線駆動回路１４０−１〜１４０−ｋは、後述する図１３、図１７等に示すデータ線駆動回路の構成例により構成できる。そして、補正用キャパシターＣＡ１〜ＣＡｋに補正用出力電圧ＶＣＡが入力されることで、データ電圧Ｖ１〜Ｖｋの補正を実現できる。

また、本実施形態では、画像データＧＤ１〜ＧＤｋに対して非リニアな（非直線性の、非等間隔の）階調特性の階調電圧ＶＧ１〜ＶＧｉをＤ／Ａ変換回路１１０−１〜１１０−ｋに出力する階調電圧生成回路１６０と、補正用データＣＤＡに対してリニアな（直線性の、等間隔の）階調特性の補正用電圧ＶＧＡ１〜ＶＧＡｊを補正用Ｄ／Ａ変換回路１２０に出力する補正用電圧生成回路１８０とを含んでもよい。

例えば、図３（Ａ）に示すように、階調電圧生成回路１６０が、液晶パネルのガンマ特性に応じた２５６階調の階調電圧ＶＧ１〜ＶＧ２５６（ｉ＝２５６）を出力してもよい。この階調電圧ＶＧ１〜ＶＧ２５６は、高電位側電源電圧ＶＤＨと低電位側電源電圧ＶＤＬとの間の電圧が、非等間隔のラダー抵抗により非等間隔の電圧に抵抗分割されることで生成される。また、図３（Ｂ）に示すように、補正用電圧生成回路１８０が、補正用データＣＤＡの階調に対してリニアな１２８階調の補正用電圧ＶＧＡ１〜ＶＧＡ３２（ｊ＝３２）を出力してもよい。この補正用電圧ＶＧＡ１〜ＶＧＡ３２は、高電位側電源電圧ＶＤＨＣと低電位側電源電圧ＶＤＬＣとの間の電圧が、等間隔のラダー抵抗により等間隔の電圧に抵抗分割されることで生成される。

このように本実施形態によれば、補正用電圧生成回路１８０が、補正用データＣＤＡに対してリニアな階調特性の補正用電圧ＶＧＡ１〜ＶＧＡｊを出力することで、補正用出力電圧ＶＣＡの１階調当たりの電圧ステップを等間隔にできる。これにより、上述の第１の比較例では行うことができなかった、等間隔の電圧ステップによるデータ電圧の補正を実現できる。また本実施形態によれば、階調電圧生成回路１６０が、画像データＧＤ１〜ＧＤｋに対して非リニアな階調特性の階調電圧ＶＧ１〜ＶＧｉを出力することで、画像データのガンマ補正処理や、画像データのビット数の拡張が不要となる。これにより、上述の第２の比較例に比べて、演算回路が不要となり、Ｄ／Ａ変換回路のビット数を拡張する必要もなくなる。このようにして、回路規模の増大や消費電力の増大を防止できる。

また、本実施形態では、補正用Ｄ／Ａ変換回路１２０に対して補正用データＣＤＡを出力する制御回路１５０を含んでもよく、制御回路１５０が、１ラインまたは複数ラインの走査線毎に、補正用データＣＤＡを変化させて出力してもよい。

このようにすれば、制御回路１５０が、１ラインまたは複数ラインの走査線毎に、補正用データＣＤＡを変化させることで、１ラインまたは複数ラインの走査線毎に変化する補正用出力電圧ＶＣＡが出力される。これにより、１ラインまたは複数ラインの走査線毎に異なる電圧値でデータ電圧Ｖ１〜Ｖｋを補正できる。

例えば、図４に示すように、表示画像の上部（走査線のライン番号が小さい側）ほど画像が暗く表示され（マイナスの輝度の誤差を持ち）、表示画像の下部（走査線のライン番号が大きい側）ほど画像が明るく表示される（プラスの輝度の誤差を持つ）ことがある。このような上下輝度ムラは、例えばＴＦＴ（Thin Film Transistor）液晶パネルにおいて、データ電圧が先に書き込まれる表示画像の上部ほど、画素に書き込まれたデータ電圧がＴＦＴを介してリークする時間が長いことにより生じる。本実施形態によれば、１ラインまたは複数ラインの走査線毎に補正用出力電圧ＶＣＡを変化させて、このような上下輝度ムラを補正できる。

また、本実施形態では、制御回路１５０が、補正用データＣＤＡを変化させる走査線のライン数を設定するライン数設定レジスター１５２を含んでもよい。

このようにすれば、補正用データＣＤＡを変化させる走査線のライン数を、ライン数設定レジスター１５２に設定できる。これにより、制御回路１５０が、その設定したライン数の走査線毎に補正用データＣＤＡを変化させることができる。例えば、図４に示すように、補正用データＣＤＡを変化させる走査線のライン数として１０ラインを設定すれば、１０ラインの走査線毎に異なる補正用データを出力できる。なお、本発明では、上記のように走査線のライン数として複数ラインを設定することで、複数ラインの走査線毎に補正用データを変化させてもよく、走査線のライン数として１ラインを設定することで、１ラインの走査線毎に補正用データを変化させてもよい。

また、本実施形態では、制御回路１５０が、補正用データＣＤＡを変化させるときの変化幅を設定するための変化幅設定レジスター１５４を含んでもよい。

このようにすれば、補正用データＣＤＡを変化させるときの変化幅を、変化幅設定レジスター１５４に設定できる。これにより、制御回路１５０が、その設定した変化幅ずつ補正用データＣＤＡを変化させることができる。例えば、図４に示すように、補正用データＣＤＡを変化させるときの変化幅として＋１を設定すれば、１０ラインの走査線毎に＋１ずつ変化する補正用データを出力できる。これにより、１０ラインの走査線毎に例えば＋５ｍＶずつ変化する補正用出力電圧ＶＣＡを出力して、その補正用出力電圧ＶＣＡにより上下輝度ムラを補正できる。

また、本実施形態では、チップ間バラツキ補正用データを記憶するチップ間バラツキ補正用レジスター１５６を含み、補正用Ｄ／Ａ変換回路１２０が、チップ間バラツキ補正用データに基づいて、データ線駆動回路１４０−１〜１４０−ｋから出力されるデータ電圧Ｖ１〜Ｖｋのチップ間バラツキを補正してもよい。

このようにすれば、チップ間バラツキ補正用データをチップ間バラツキ補正用レジスター１５６に記憶させることができる。これにより、補正用Ｄ／Ａ変換回路１２０が、その記憶されたチップ間バラツキ補正用データに基づいて、データ電圧のチップ間バラツキを補正できる。この点について、図５（Ａ）、図５（Ｂ）を用いて具体的に説明する。図５（Ａ）に示すように、例えば、液晶パネルＬＣＤ（電気光学パネル）が第１、第２のチップＣＨ１、ＣＨ２（ドライバー、広義には集積回路装置）により駆動されるものとする。このとき、図５（Ｂ）に示すように、同階調の画像データに対するチップＣＨ１のデータ電圧（ＬＡ１）とチップＣＨ２のデータ電圧（ＬＡ２）には、チップＣＨ１、ＣＨ２の製造バラツキ等により電圧差が生じることがある。本実施形態によれば、このように複数チップ間でデータ電圧にバラツキが生じた場合でも、そのバラツキに対応するチップ間バラツキ補正用データによりチップ間バラツキを補正できる。

例えば、本実施形態では、制御回路１５０が、集積回路装置の製造時にチップ間バラツキ補正用データが設定される初期情報記憶回路を有し、チップ間バラツキ補正用レジスター１５６が、その初期情報記憶回路から読み出されたチップ間バラツキ補正用データを記憶してもよい。この初期情報記憶回路は、例えばＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）により構成されてもよく、集積回路装置の製造時にチップ間バラツキ補正用データがＥＥＰＲＯＭに記憶されてもよい。

このようにすれば、集積回路装置の製造時にチップ間バラツキ補正用データを初期情報記憶回路に設定できる。これにより、初期情報記憶回路からチップ間バラツキ補正用データを読み出すことで、チップ間バラツキ補正用レジスターにチップ間バラツキ補正用データを記憶できる。

２．２．第２の構成例
図６に、本実施形態の第２の構成例を示す。図６に示す第２の構成例は、Ｄ／Ａ変換回路１１０−１〜１１０−ｋ、補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋ（複数の第２の補正用Ｄ／Ａ変換回路）、データ線駆動回路１４０−１〜１４０−ｋ、階調電圧生成回路１６０、補正用電圧生成回路１９０（広義には第２の補正用信号生成回路）、制御回路１７０を含む。なお以下では、図２等で説明した構成要素と同一の構成要素（例えば、Ｄ／Ａ変換回路等）には、同じ符号を付して、適宜説明を省略する。

第２の構成例は、補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋが補正用出力電圧ＶＣ１〜ＶＣｋ（広義には第２の補正用出力信号）を出力することで、データ電圧Ｖ１〜Ｖｋの各データ電圧を独立に補正する回路である。

具体的には、補正用電圧生成回路１９０は、補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋに供給するための補正用電圧ＶＧＣ１〜ＶＧＣｐ（広義には第２の補正用信号。ｐは自然数）を生成する。例えば、補正用電圧生成回路１９０はラダー抵抗により構成され、電源回路（例えば、後述する図１９に示す電源回路５０）からの電源電圧を抵抗分割して補正用電圧ＶＧＣ１〜ＶＧＣｐ（階調補正用電圧）を出力する。

補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋは、補正用データＣＤ１〜ＣＤｋ（第２の補正用データ）を受けて、その補正用データＣＤ１〜ＣＤｋをＤ／Ａ変換し、Ｄ／Ａ変換により生成された補正用出力電圧ＶＣ１〜ＶＣｋを出力する。補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋは、補正用データＣＤ１〜ＣＤｋに対応する補正用電圧を補正用電圧ＶＧＣ１〜ＶＧＣｐから選択することで、Ｄ／Ａ変換を行う。

データ線駆動回路１４０−１〜１４０−ｋは、Ｄ／Ａ変換回路１１０−１〜１１０−ｋからの出力電圧ＶＱ１〜ＶＱｋと、補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋからの補正用出力電圧ＶＣ１〜ＶＣｋを受けて、データ線Ｓ１〜Ｓｋにデータ電圧Ｖ１〜Ｖｋを出力する。具体的には、データ線駆動回路１４０−１〜１４０−ｋは、演算増幅器ＯＰ１〜ＯＰｋ、入力用キャパシターＣＩ１〜ＣＩｋ、補正用キャパシターＣＣ１〜ＣＣｋ（第２の補正用キャパシター）を含む。そして、補正用キャパシターＣＣ１〜ＣＣｋには補正用出力電圧ＶＣ１〜ＶＣｋが供給される。この補正用キャパシターＣＣ１〜ＣＣｋは、サミングノードＮＥＧ１〜ＮＥＧｋと補正用入力ノードＮＣ１〜ＮＣｋ（第２の補正用入力ノード）との間に設けられる。

なお、上述の第１の構成例と同様に、入力用キャパシターＣＩ１〜ＣＩｋには出力電圧ＶＱ１〜ＶＱｋが供給される。この入力用キャパシターＣＩ１〜ＣＩｋは、サミングノードＮＥＧ１〜ＮＥＧｋと入力ノードＮＩ１〜ＮＩｋとの間に設けられる。また、演算増幅器ＯＰ１〜ＯＰｋの反転入力端子には、サミングノードＮＥＧ１〜ＮＥＧｋが接続される。

制御回路１７０は、補正用データＣＤ１〜ＣＤｋを補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋに出力する。具体的には、制御回路１７０は、補正用データ設定レジスター１７２−１〜１７２−ｋを含む。補正用データ設定レジスター１７２−１〜１７２−ｋには、例えば図示しないホストコントローラー（例えば、後述する図１９に示す表示コントローラー４０）から補正用データＣＤ１〜ＣＤｋが設定される。そして、制御回路１７０は、設定された補正用データＣＤ１〜ＣＤｋを補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋに出力する。

本実施形態の第２の構成例によれば、Ｄ／Ａ変換回路１１０−１〜１１０−ｋが、画像データＧＤ１〜ＧＤｋを受けて、画像データＧＤ１〜ＧＤｋに対応する出力電圧ＶＱ１〜ＶＱｋを出力し、補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋが、補正用データＣＤ１〜ＣＤｋを受けて、補正用データＣＤ１〜ＣＤｋに対応する補正用出力電圧ＶＣ１〜ＶＣｋを出力し、データ線駆動回路１４０−１〜１４０−ｋが、出力電圧ＶＱ１〜ＶＱｋと補正用出力電圧ＶＣ１〜ＶＣｋとを受けて、データ電圧Ｖ１〜Ｖｋを出力する。

このようにすれば、補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋが、補正用出力電圧ＶＣ１〜ＶＣｋを出力することで、データ線駆動回路１４０−１〜１４０−ｋから出力されるデータ電圧Ｖ１〜Ｖｋを補正できる。これにより、データ電圧Ｖ１〜Ｖｋの各データ電圧を独立に（個別に）補正できる。また、Ｄ／Ａ変換回路１１０−１〜１１０−ｋの出力電圧ＶＱ１〜ＶＱｋの１階調当たりの電圧ステップとは異なる電圧ステップで、補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋが補正用出力電圧ＶＣ１〜ＶＣｋを出力して、データ電圧Ｖ１〜Ｖｋを補正できる。

例えば、液晶表示装置において、液晶パネル側の要因（例えば、製造バラツキ）によって表示ムラ（縦線ムラ）が生じることがある。この点、本実施形態によれば、データ電圧Ｖ１〜Ｖｋの各データ電圧を独立に補正できるため、液晶パネルの表示ムラに合わせて補正用データを調整して液晶パネル要因の表示ムラを補正できる。

また、本実施形態では、画像データＧＤ１〜ＧＤｋに対して非リニアな階調特性の階調電圧ＶＧ１〜ＶＧｉをＤ／Ａ変換回路１１０−１〜１１０−ｋに出力する階調電圧生成回路１６０と、補正用データＣＤ１〜ＣＤｋに対してリニアな階調特性の補正用電圧ＶＧＣ１〜ＶＧＣｐを補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋに出力する補正用電圧生成回路１９０とを含んでもよい。

このようにすれば、上述の第１の構成例と同様に、補正用電圧生成回路１９０が補正用データＣＤ１〜ＣＤｋに対してリニアな階調特性の補正用電圧ＶＧＣ１〜ＶＧＣｐを出力することで、等間隔の電圧ステップによるデータ電圧の補正を実現できる。また、階調電圧生成回路１６０が、画像データＧＤ１〜ＧＤｋに対して非リニアな階調特性の階調電圧ＶＧ１〜ＶＧｉを出力することで、演算回路やＤ／Ａ変換回路のビット数の拡張が不要となるため、回路規模の増大や消費電力の増大を防止できる。

２．３．第３の構成例
図７に、本実施形態の第３の構成例を示す。図７に示す第３の構成例は、Ｄ／Ａ変換回路１１０−１〜１１０−ｋ、補正用Ｄ／Ａ変換回路１２０、補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋ、データ線駆動回路１４０−１〜１４０−ｋ、階調電圧生成回路１６０、補正用電圧生成回路１８０、補正用電圧生成回路１９０、制御回路２００を含む。なお以下では、図２等で説明した構成要素と同一の構成要素（例えば、Ｄ／Ａ変換回路等）には、同じ符号を付して、適宜説明を省略する。

第３の構成例は、補正用Ｄ／Ａ変換回路１２０が出力する補正用出力電圧ＶＣＡと、補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋが出力する補正用出力電圧ＶＣ１〜ＶＣｋとによりデータ電圧Ｖ１〜Ｖｋを補正する回路である。

具体的には、データ線駆動回路１４０−１〜１４０−ｋは、演算増幅器ＯＰ１〜ＯＰｋ、入力用キャパシターＣＩ１〜ＣＩｋ、補正用キャパシターＣＡ１〜ＣＡｋ、補正用キャパシターＣＣ１〜ＣＣｋを含む。補正用電圧生成回路１８０は、補正用電圧ＶＧＡ１〜ＶＧＡｊを補正用Ｄ／Ａ変換回路１２０に出力する。補正用Ｄ／Ａ変換回路１２０は、補正用データＣＤＡをＤ／Ａ変換し、補正用出力電圧ＶＣＡを補正用キャパシターＣＡ１〜ＣＡｋに出力する。補正用電圧生成回路１９０は、補正用電圧ＶＧＣ１〜ＶＧＣｐを補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋに出力する。補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋは、補正用データＣＤ１〜ＣＤｋをＤ／Ａ変換し、補正用出力電圧ＶＣ１〜ＶＣｋを補正用キャパシターＣＣ１〜ＣＣｋに出力する。そして、演算増幅器ＯＰ１〜ＯＰｋが、データ線Ｓ１〜Ｓｋにデータ電圧Ｖ１〜Ｖｋを出力する。制御回路２００は、補正用データＣＤＡを補正用Ｄ／Ａ変換回路１２０に出力し、補正用データＣＤ１〜ＣＤｋを補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋに出力する。なお、制御回路２００は、上述の図２等で説明したライン数設定レジスター、変化幅設定レジスター、チップ間バラツキ補正用レジスターを含んでもよく、図６等で説明した補正用データ設定レジスターを含んでもよい。

本実施形態の第３の構成例によれば、補正用Ｄ／Ａ変換回路１２０を含むことで、１ライン又は複数ラインの走査線毎にデータ電圧Ｖ１〜Ｖｋを補正できる。これにより、上下輝度ムラ等の表示ムラを補正できる。また、補正用Ｄ／Ａ変換回路１３０−１〜１３０−ｋを含むことで、データ線毎にデータ電圧Ｖ１〜Ｖｋを補正できる。これにより、縦線ムラ等の表示ムラを補正できる。

２．４．第４の構成例
図８に、本実施形態の第４の構成例を示す。図８に示す第４の構成例は、Ｄ／Ａ変換回路１１０−１〜１１０−ｋ、データ線駆動回路１４０−１〜１４０−ｋ、階調電圧生成回路１６０、補正用Ｄ／Ａ変換回路２１０−１，２１０−２（第１，第２の補正用Ｄ／Ａ変換回路）、制御回路２２０、補正用電圧生成回路２３０（広義には補正用信号生成回路）を含む。なお以下では、図２等で説明した構成要素と同一の構成要素（例えば、Ｄ／Ａ変換回路等）には、同じ符号を付して、適宜説明を省略する。

第４の構成例は、補正用分割電圧ＶＣＢ１〜ＶＣＢｋ（補正用分割信号）によってデータ電圧Ｖ１〜Ｖｋを補正することで、データ電圧Ｖ１〜Ｖｋのバラツキの傾き（データ電圧のバラツキの走査線の方向に沿った傾き）を補正する回路である。

具体的には、補正用電圧生成回路２３０は、補正用Ｄ／Ａ変換回路２１０−１，２１０−２に供給するための補正用電圧（広義には第１，第２の補正用信号）を生成する。例えば、補正用電圧生成回路２３０はラダー抵抗により構成される。

補正用Ｄ／Ａ変換回路２１０−１，２１０−２は、補正用データＣＤＧ１，ＣＤＧ２（第１，第２の補正用データ）を受けて、補正用データＣＤＧ１，ＣＤＧ２をＤ／Ａ変換する。そして、補正用Ｄ／Ａ変換回路２１０−１，２１０−２は、Ｄ／Ａ変換により生成された補正用出力電圧ＶＣＧ１，ＶＣＧ２（広義には第１，第２の補正用出力信号）を出力する。

データ線駆動回路１４０−１〜１４０−ｋは、演算増幅器ＯＰ１〜ＯＰｋ（オペアンプ）、入力用キャパシターＣＩ１〜ＣＩｋ、補正用キャパシターＣＡ１〜ＣＡｋを含む。補正用キャパシターＣＡ１〜ＣＡｋには、補正用出力電圧ＶＣＧ１，ＶＣＧ２が抵抗素子Ｒ１〜Ｒk-1により抵抗分割された補正用分割電圧ＶＣＢ１〜ＶＣＢｋが入力される。具体的には、抵抗素子Ｒ１はノードＮＣＡ１とＮＣＡ２との間に設けられ、抵抗素子Ｒ２はノードＮＣＡ２とＮＣＡ３との間に設けられる。そして、抵抗素子Ｒk-1はノードＮＣＡk-1とＮＣＡｋとの間に設けられる。ノードＮＣＡ１には補正用分割電圧ＶＣＢ１＝ＶＣＧ１が出力され、ノードＮＣＡ２には補正用分割電圧ＶＣＢ２が出力される。そして、ノードＮＣＡｋには補正用分割電圧ＶＣＢｋ＝ＶＣＧ２が出力される。なお、上述の第１の構成例と同様に、入力用キャパシターＣＩ１〜ＣＩｋにはＤ／Ａ変換回路１１０−１〜１１０−ｋからの出力電圧ＶＱ１〜ＶＱｋが入力される。また、データ線Ｓ１〜Ｓｋには、演算増幅器ＯＰ１〜ＯＰｋからデータ電圧Ｖ１〜Ｖｋが供給される。

制御回路２２０は、補正用データＣＤＧ１，ＣＤＧ２を補正用Ｄ／Ａ変換回路２１０−１，２１０−２に出力する。具体的には、制御回路２２０は、傾き補正用レジスター２２２を含む。傾き補正用レジスター２２２には、例えば図示しないホストコントローラー（例えば、後述する図１９に示す表示コントローラー４０）から補正用データＣＤＧ１，ＣＤＧ２が設定される。そして、制御回路２２０は、設定された補正用データＣＤＧ１，ＣＤＧ２を補正用Ｄ／Ａ変換回路２１０−１，２１０−２に出力する。

本実施形態の第４の構成例によれば、補正用Ｄ／Ａ変換回路２１０−１，２１０−２が、補正用データＣＤＧ１，ＣＤＧ２に対応する補正用出力電圧ＶＣＧ１，ＶＣＧ２を出力し、補正用出力電圧ＶＣＧ１とＶＣＧ２との間の電圧が分割されて補正用分割電圧ＶＣＢ１〜ＶＣＢｋが生成される。このようにして、データ線Ｓ１〜Ｓｋの順番に対して傾きのある補正用分割電圧ＶＣＢ１〜ＶＣＢｋを生成することができる。これにより、データ線Ｓ１〜Ｓｋの順番に対して傾きのあるデータ電圧Ｖ１〜Ｖｋのバラツキ（走査線の方向に沿って順次変化するデータ電圧のバラツキ）を補正できる。

例えば、図９のＬＢ１には、第１のデータ線から第ｎのデータ線にかけて、同階調の画像データに対するデータ電圧が上昇する場合を示す。このようにデータ線の順番に対してデータ電圧のバラツキに傾きがあると、表示画像には、走査線の方向に沿って輝度が変化する表示ムラが生じてしまう。この点、本実施形態によれば、データ線Ｓ１〜Ｓｋの順番に対して傾きのあるデータ電圧Ｖ１〜Ｖｋのバラツキを補正できるため、走査線の方向に沿って輝度が変化する表示ムラを補正できる。

なお、上記説明においては、補正用出力電圧ＶＣＧ１，ＶＣＧ２が抵抗素子Ｒ１〜Ｒk-1により抵抗分割されるものとして説明した。但し本発明では、補正用出力電圧ＶＣＧ１，ＶＣＧ２が配線抵抗等の寄生抵抗により抵抗分割されてもよい。

３．データ線駆動回路
３．１．第１の詳細な構成例
図１０〜図１２を用いて、データ線駆動回路の第１の基本構成例について説明する。この基本構成例は、後述するデータ線駆動回路の第１の詳細な構成例についての基本構成を示すものである。

図１０に示すデータ線駆動回路は、オペアンプＯＰＡ（演算増幅器）、入力用キャパシターＣＩＡ、帰還用キャパシターＣＦＡ、第１〜第５のスイッチ素子ＳＡ１〜ＳＡ５を含む。そして、このデータ線駆動回路は、入力電圧ＶＩＡを受けて、出力電圧ＶＱＡを出力し、データ線を駆動する回路である。

具体的には、キャパシターＣＩＡは、サミングノードＮＥＧＡ（基準ノード、ネガティブノード、反転入力端子ノード、電荷蓄積ノード）と第１のノードＮＡ１との間に設けられる。キャパシターＣＦＡは、サミングノードＮＥＧＡと第２のノードＮＡ２との間に設けられる。これらのキャパシターＣＩＡ，ＣＦＡの各々は例えば複数のユニットキャパシターにより構成できる。

スイッチ素子ＳＡ１は、ノードＮＡ１と入力ノードＮＩＡとの間に設けられる。スイッチ素子ＳＡ２は、ノードＮＡ１とＡＧＮＤ（広義にはアナログ基準電源）との間に設けられる。スイッチ素子ＳＡ３は、ノードＮＡ２と出力ノードＮＱＡとの間に設けられる。スイッチ素子ＳＡ４は、ノードＮＡ２とＡＧＮＤ（ＡＧＮＤノード）との間に設けられる。スイッチ素子ＳＡ５は、サミングノードＮＥＧＡと出力ノードＮＱＡとの間に設けられる。

これらのスイッチ素子ＳＡ１〜ＳＡ５は例えばＣＭＯＳのトランジスターにより構成できる。具体的にはＰ型トランジスターとＮ型トランジスターとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスターは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。またＡＧＮＤは、例えば低電位側電源ＶＳＳ（第１の電源）と高電位側電源ＶＤＤ（第２の電源）との間の電圧（例えばＡＧＮＤ＝（ＶＤＤ＋ＶＳＳ）／２）である。このＡＧＮＤは、例えば後述する図１９の電源回路５０から供給される。

オペアンプＯＰＡは、その反転入力端子（広義には第１の入力端子）にサミングノードＮＥＧＡが接続され、その非反転入力端子（広義には第２の入力端子）にＡＧＮＤが設定され、出力ノードＮＱＡ（出力端子のノード）に出力電圧ＶＱＡを出力する。

図１０に示すように、第１の基本構成例のデータ線駆動回路は、初期化期間（ＣＩ、ＣＦに初期化用の電圧を設定する期間）においては、スイッチ素子ＳＡ２、ＳＡ４、ＳＡ５がオンになる。

初期化期間においてスイッチ素子ＳＡ２がオンになることで、その一端がサミングノードＮＥＧＡに電気的に接続されるキャパシターＣＩＡの他端が、ＡＧＮＤ（アナログ基準電圧ＶＡ）に設定される。同様に、スイッチ素子ＳＡ４がオンになることで、その一端がサミングノードＮＥＧＡに電気的に接続されるキャパシターＣＦＡの他端が、ＡＧＮＤ（ＶＡ）に設定される。また帰還スイッチ素子であるスイッチ素子ＳＡ５がオンになることで、オペアンプＯＰＡの出力が反転入力端子に帰還され、オペアンプＯＰＡのイマジナリーショート機能により、ノードＮＥＧＡがＡＧＮＤに設定される。

また図１１に示すように、第１の基本構成例のデータ線駆動回路は、出力期間（出力電圧を出力して駆動対象を駆動する期間）においては、スイッチ素子ＳＡ１、ＳＡ３がオンになる。

出力期間においてスイッチ素子ＳＡ１がオンになることで、一端がサミングノードＮＥＧＡに接続されるキャパシターＣＩＡの他端が、入力電圧ＶＩＡに設定される。またスイッチ素子ＳＡ３がオンになることで、一端がサミングノードＮＥＧＡに接続されるキャパシターＣＦＡの他端が、出力電圧ＶＱＡ（ＯＰＡの出力）に設定される。

図１２（Ａ）に、第１の基本構成例のデータ線駆動回路の原理的な構成を示す。図１２（Ａ）に示すように、第１の基本構成例のデータ線駆動回路は、キャパシターＣＩＡ、ＣＦＡを含めばよい。そしてＣＩＡの一端が、サミングノードＮＥＧＡに接続され、その他端が、初期化期間においてはアナログ基準電圧ＶＡに設定され、出力期間においては入力電圧ＶＩＡに設定されればよい。また、ＣＦＡの一端が、サミングノードＮＥＧＡに接続され、その他端が、初期化期間においてはアナログ基準電圧ＶＡに設定され、出力期間においては出力電圧ＶＱＡに設定されればよい。

なおサミングノードＮＥＧＡ（ＣＩＡとＣＦＡの接続ノード）は、初期化期間において所与の電圧（例えばＶＡ、ＶＡ−ΔＶｏｆ）に設定され、出力期間においてハイインピーダンス状態（フローティング状態）で初期化期間と同電位に設定されるノードであればよい。このようなノードＮＥＧＡの機能を実現するために、図１０、図１１ではオペアンプＯＰＡを利用しているが、オペアンプＯＰＡ以外の回路によりこのような機能を実現してもよい。

次に図１２（Ｂ）、図１２（Ｃ）を用いて、第１の基本構成例のデータ線駆動回路における入力電圧ＶＩＡと出力電圧ＶＱＡの関係について説明する。

図１２（Ｂ）に示すように初期化期間では、キャパシターＣＩＡ、ＣＦＡの一端にはＶＡ、他端にはＶＡ−ΔＶが設定される。ここでΔＶはオペアンプＯＰのオフセット電圧である。

一方、図１２（Ｃ）に示すように出力期間では、キャパシターＣＩＡの一端にはＶＩＡ、他端にはＶＡ−ΔＶが設定され、キャパシターＣＦＡの一端にはＶＱＡ、他端にはＶＡ−ΔＶが設定される。従って、電荷保存の法則により下式（１）が成立する。

ＣＩＡ×｛ＶＡ−（ＶＡ−ΔＶ）｝＋ＣＦＡ×｛ＶＡ−（ＶＡ−ΔＶ）｝
＝ＣＩＡ×｛ＶＩＡ−（ＶＡ−ΔＶ）｝＋ＣＦＡ×｛ＶＱＡ−（ＶＡ−ΔＶ）｝
・・・ （１）
従って下式（２）が成立する。

ＶＱＡ＝ＶＡ−（ＣＩＡ／ＣＦＡ）×（ＶＩＡ−ＶＡ） ・・・ （２）
上式（２）から明らかなように、出力電圧ＶＱＡにはオフセット電圧ΔＶが現れないため、いわゆるオフセットフリーを実現できる。

図１３に、データ線駆動回路の第１の詳細な構成例を示す。図１３に示すデータ線駆動回路は、図１０で説明したデータ線駆動回路の構成要素（ＣＩＡ、ＣＦＡ、ＳＡ１〜ＳＡ５、ＯＰＡ）を含み、さらに第１，第２の補正用キャパシターＣＣＡ１，ＣＣＡ２、第１〜第４の補正用スイッチ素子ＳＣＡ１〜ＳＣＡ４を含む。そして、図１３のデータ線駆動回路は、入力電圧ＶＩＡと第１，第２の補正用入力電圧ＶＣＡ１，ＶＣＡ２を受けて、出力電圧ＶＱＡを出力する回路である。なお以下では、図１０、図１１等で説明した構成要素と同一の構成要素（ＣＩＡ、ＣＦＡ、ＳＡ１〜ＳＡ５、ＯＰＡ等）には同一の符号を付して、適宜説明を省略する。

キャパシターＣＣＡ１は、サミングノードＮＥＧＡと第３のノードＮＡ３との間に設けられる。キャパシターＣＣＡ２は、サミングノードＮＥＧＡと第４のノードＮＡ４との間に設けられる。キャパシターＣＣＡ１，ＣＣＡ２は、例えば複数のユニットキャパシターにより構成できる。

スイッチ素子ＳＣＡ１は、ノードＮＡ３と第１の補正用入力ノードＮＣＡ１との間に設けられる。スイッチ素子ＳＣＡ２は、ノードＮＡ３と第１の補正基準電圧ノードＮＡｃ１との間に設けられる。スイッチ素子ＳＣＡ３は、ノードＮＡ４と第２の補正用入力ノードＮＣＡ２との間に設けられる。スイッチ素子ＳＣＡ４は、ノードＮＡ４と第２の補正基準電圧ノードＮＡｃ２との間に設けられる。例えば、スイッチ素子ＳＣＡ１〜ＳＣＡ４は、ＣＭＯＳトランジスターにより構成できる。具体的には、ＳＣＡ１〜ＳＣＡ４は、Ｐ型トランジスターとＮ型トランジスターとからなるトランスファーゲートにより構成できる。そして、これらのトランジスターは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。

ここで、補正用入力ノードＮＣＡ１，ＮＣＡ２には補正用入力電圧ＶＣＡ１，ＶＣＡ２が入力され、補正基準電圧ノードＮＡｃ１，ＮＡｃ２には第１の補正基準電圧ＶＡｃ１，ＶＡｃ２が入力される。これらの電圧ＶＣＡ１，ＶＣＡ２，ＶＡｃ１，ＶＡｃ２は、例えば上述のＤ／Ａ変換回路１２０（図２等）から供給される。補正基準電圧ＶＡｃ１，ＶＡｃ２は、例えば、所定の階調の補正用データに対応する補正用電圧（例えば図３（Ｂ）において、３２階調の補正用データに対応する補正用電圧）である。

図１３に示すように、第１の詳細な構成例のデータ線駆動回路では、初期化期間（ＣＩＡ，ＣＦＡ，ＣＣＡ１，ＣＣＡ２に初期化用の電圧を設定する期間）において、スイッチ素子ＳＣＡ２，ＳＣＡ４，ＳＡ２，ＳＡ４，ＳＡ５がオンになる。図１０と同様に、ノードＮＥＧはＶＡ（ＡＧＮＤ）に設定される。そして、スイッチ素子ＳＣＡ２がオンになることで、キャパシターＣＣＡ１のノードＮＡ３側の一端がＶＡｃ１に設定され、ノードＮＥＧＡ側の他端がＶＡに設定される。また、スイッチ素子ＳＣＡ４がオンになることで、キャパシターＣＣＡ２のノードＮＡ４側の一端がＶＡｃ２に設定され、ノードＮＥＧＡ側の他端がＶＡに設定される。なお、図１０と同様に、ＣＩＡ，ＣＦＡの両端は、ＶＡに設定される。

また、図１４に示すように、第１の詳細な構成例のデータ線駆動回路は、出力期間（出力電圧を出力してデータ線を駆動する期間）において、スイッチ素子ＳＣＡ１，ＳＣＡ３，ＳＡ１，ＳＡ３がオンになる。そして、スイッチ素子ＳＣＡ１がオンになることで、キャパシターＣＣＡ１のノードＮＡ３側の一端が補正用入力電圧ＶＣＡ１に設定される。また、スイッチ素子ＳＣＡ３がオンになることで、キャパシターＣＣＡ２のノードＮＡ４側の一端が補正用入力電圧ＶＣＡ２に設定される。なお、図１１と同様に、ＣＩＡのノードＮＡ１側の一端はＶＩＡに設定され、ＣＦＡのノードＮＡ２側の一端はＶＱＡに設定される。

ここで、電荷保存の法則により下式（３）が成立する。下式（３）において、ΔＶはオペアンプＯＰＡのオフセット電圧である。

ＣＩＡ×｛ＶＡ−（ＶＡ−ΔＶ）｝
＋ＣＣＡ１×｛ＶＡｃ１−（ＶＡ−ΔＶ）｝
＋ＣＣＡ２×｛ＶＡｃ２−（ＶＡ−ΔＶ）｝
＋ＣＦＡ×｛ＶＡ−（ＶＡ−ΔＶ）｝
＝ＣＩＡ×｛ＶＩＡ−（ＶＡ−ΔＶ）｝
＋ＣＣＡ１×｛ＶＣＡ１−（ＶＡ−ΔＶ）｝
＋ＣＣＡ２×｛ＶＣＡ２−（ＶＡ−ΔＶ）｝
＋ＣＦＡ×｛ＶＱＡ−（ＶＡ−ΔＶ）｝ ・・・ （３）
従って、下式（４）が成立する。

ＶＱＡ＝ＶＡ−（ＣＩＡ／ＣＦＡ）×（ＶＩＡ−ＶＡ）
−（ＣＣＡ１／ＣＦＡ）×（ＶＣＡ１−ＶＡｃ１）
−（ＣＣＡ２／ＣＦＡ）×（ＶＣＡ２−ＶＡｃ２） ・・・ （４）
上式（４）によれば、出力電圧ＶＱＡには、ＶＣＡ１、ＶＣＡ２、ＶＡｃ１、ＶＡｃ２を含む項（補正項）が含まれる。これにより、補正用Ｄ／Ａ変換回路からＶＣＡ１，ＶＣＡ２、ＶＡｃ１、ＶＡｃ２（補正用出力電圧）が入力されることで、ＶＣＡ１，ＶＣＡ２、ＶＡｃ１、ＶＡｃ２に基づいてデータ線駆動回路の出力電圧ＶＱＡ（データ電圧）を補正できる。また、上式（４）から明らかなように、出力電圧ＶＱＡにはオフセット電圧ΔＶが現れないため、いわゆるオフセットフリーを実現できる。

なお、本実施形態のデータ線駆動回路は図１３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。例えば、オペアンプＯＰＡを省略してもよく、補正用キャパシターＣＣＡ１及び補正用スイッチ素子ＳＣＡ１，ＳＣＡ２を省略してもよく、補正用キャパシターＣＣＡ２及び補正用スイッチ素子ＳＣＡ３，ＳＣＡ４を省略してもよい。

３．２．第２の詳細な構成例
図１５〜図１６を用いて、データ線駆動回路の第２の基本構成例について説明する。この基本構成例は、後述するデータ線駆動回路の第２の詳細な構成例についての基本構成を示すものである。

図１５に示すデータ線駆動回路は、オペアンプＯＰＢ（演算増幅器）、入力用キャパシターＣＩＢ、第１〜第３のスイッチ素子ＳＢ１〜ＳＢ３を含む。そして、このデータ線駆動回路は、入力電圧ＶＩＢを受けて、出力電圧ＶＱＢを出力し、データ線を駆動する回路である。

具体的には、キャパシターＣＩＢは、サミングノードＮＥＧＢ（基準ノード、ネガティブノード、反転入力端子ノード、電荷蓄積ノード）と第１のノードＮＢ１との間に設けられる。このキャパシターＣＩＢは、例えば複数のユニットキャパシターにより構成できる。

スイッチ素子ＳＢ１は、ノードＮＢ１と入力ノードＮＩＢとの間に設けられる。スイッチ素子ＳＢ２は、ノードＮＢ１と出力ノードＮＱＢとの間に設けられる。スイッチ素子ＳＢ３は、サミングノードＮＥＧＢと出力ノードＮＱＢとの間に設けられる。例えば、スイッチ素子ＳＢ１〜ＳＢ３は、ＣＭＯＳのトランジスターにより構成できる。具体的には、Ｐ型トランジスターとＮ型トランジスターとからなるトランスファーゲートにより構成できる。そして、これらのトランジスターは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。

オペアンプＯＰＢは、その反転入力端子（広義には第１の入力端子）にサミングノードＮＥＧＢが接続され、その非反転入力端子（広義には第２の入力端子）にＡＧＮＤが設定され、出力ノードＮＱＢ（出力端子のノード）に出力電圧ＶＱＢを出力する。ここで、ＡＧＮＤは、例えば低電位側電源ＶＳＳ（第１の電源）と高電位側電源ＶＤＤ（第２の電源）との間の電圧（例えばＡＧＮＤ＝（ＶＤＤ＋ＶＳＳ）／２）である。例えば、ＡＧＮＤは、後述する図１９の電源回路５０から供給される。

図１５に示すように、第２の基本構成例のデータ線駆動回路は、初期化期間（ＣＩＢに初期化用の電圧を設定する期間）において、スイッチ素子ＳＢ１、ＳＢ３がオンになる。スイッチ素子ＳＢ１がオンになることで、その一端がサミングノードＮＥＧＢに電気的に接続されるキャパシターＣＩＢの他端が、入力電圧ＶＩＢに設定される。また、帰還スイッチ素子であるスイッチ素子ＳＢ３がオンになることで、オペアンプＯＰＢの出力が反転入力端子に帰還され、オペアンプＯＰＢのイマジナリーショート機能により、ノードＮＥＧＢがＡＧＮＤ（アナログ基準電圧ＶＡ）に設定される。

図１６に示すように、第２の基本構成例のデータ線駆動回路は、出力期間（出力電圧を出力して駆動対象を駆動する期間）においては、スイッチ素子ＳＢ２がオンになる。出力期間においてスイッチ素子ＳＢ２がオンになることで、一端がサミングノードＮＥＧＢに接続されるキャパシターＣＩＢの他端が、出力電圧ＶＱＢに設定される。

ここで、電荷保存の法則により下式（５）が成立する。下式（５）において、ΔＶはオペアンプＯＰＢのオフセット電圧である。

ＣＩＢ×｛ＶＩＢ−（ＶＡ−ΔＶ）｝＝ＣＩＢ×｛ＶＱＢ−（ＶＡ−ΔＶ）｝
・・・ （５）
従って、下式（６）が成立する。

ＶＱＢ＝ＶＩＢ ・・・ （６）
上式（６）から明らかなように、出力電圧ＶＱＢにはオフセット電圧ΔＶが現れないため、いわゆるオフセットフリーを実現できる。

図１７に、データ線駆動回路の第１の詳細な構成例を示す。図１７に示すデータ線駆動回路は、図１５で説明したデータ線駆動回路の構成要素（ＣＩＢ、ＳＢ１〜ＳＢ３、ＯＰＢ）を含み、さらに第１，第２の補正用キャパシターＣＣＢ１，ＣＣＢ２、第１〜第４の補正用スイッチ素子ＳＣＢ１〜ＳＣＢ４を含む。そして、図１７のデータ線駆動回路は、入力電圧ＶＩＢと第１，第２の補正用入力電圧ＶＣＢ１，ＶＣＢ２を受けて、出力電圧ＶＱＢを出力する。なお以下では、図１５、図１６等で説明した構成要素と同一の構成要素（ＣＩＢ、ＳＢ１〜ＳＢ３、ＯＰＢ等）には同一の符号を付して、適宜説明を省略する。

キャパシターＣＣＢ１は、サミングノードＮＥＧＢと第２のノードＮＢ２との間に設けられる。キャパシターＣＣＢ２は、サミングノードＮＥＧＢと第３のノードＮＢ３との間に設けられる。キャパシターＣＣＢ１，ＣＣＢ２は、例えば複数のユニットキャパシターにより構成できる。

スイッチ素子ＳＣＢ１は、ノードＮＢ２と第１の補正用入力ノードＮＣＢ１との間に設けられる。スイッチ素子ＳＣＢ２は、ノードＮＢ２と第１の補正基準電圧ノードＮＢｃ１との間に設けられる。スイッチ素子ＳＣＢ３は、ノードＮＢ３と第２の補正用入力ノードＮＣＢ２との間に設けられる。スイッチ素子ＳＣＢ４は、ノードＮＢ３と第２の補正基準電圧ノードＮＢｃ２との間に設けられる。例えば、スイッチ素子ＳＣＢ１〜ＳＣＢ４は、ＣＭＯＳトランジスターによるトランスファーゲートにより構成できる。そして、これらのＣＭＯＳトランジスターは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。

ここで、補正用入力ノードＮＣＢ１，ＮＣＢ２には補正用入力電圧ＶＣＢ１，ＶＣＢ２が入力され、補正基準電圧ノードＮＢｃ１，ＮＢｃ２には第１の補正基準電圧ＶＢｃ１，ＶＢｃ２が入力される。これらの電圧ＶＣＢ１，ＶＣＢ２，ＶＢｃ１，ＶＢｃ２は、例えば上述のＤ／Ａ変換回路１２０（図２等）から供給される。補正基準電圧ＶＢｃ１，ＶＢｃ２は、例えば、所定の階調の補正用データに対応する補正用電圧（例えば図３（Ｂ）において、３２階調の補正用データに対応する補正用電圧）である。

図１７に示すように、第２の詳細な構成例のデータ線駆動回路では、サンプリング期間（ＣＩＢ，ＣＣＢ１，ＣＣＢ２に初期化用の電圧を設定する期間）において、スイッチ素子ＳＣＢ２，ＳＣＢ４，ＳＢ１，ＳＢ３がオンになる。図１５と同様に、ノードＮＥＧＢはＶＡ（ＡＧＮＤ）に設定される。そして、スイッチ素子ＳＣＢ２がオンになることで、キャパシターＣＣＢ１のノードＮＢ２側の一端がＶＢｃ１に設定され、ノードＮＥＧＢ側の他端がＶＡに設定される。また、スイッチ素子ＳＣＢ４がオンになることで、キャパシターＣＣＢ２のノードＮＢ３側の一端がＶＢｃ２に設定され、ノードＮＥＧＢ側の他端がＶＡに設定される。なお、図１５と同様に、ＣＩＢのノードＮＢ１側の一端はＶＩＢに設定され、サミングノードＮＥＧＢ側の他端はＶＡに設定される。

図１８に示すように、第２の詳細な構成例のデータ線駆動回路は、出力期間（出力電圧を出力してデータ線を駆動する期間）において、スイッチ素子ＳＣＢ１，ＳＣＢ３，ＳＢ２がオンになる。そして、スイッチ素子ＳＣＢ１がオンになることで、キャパシターＣＣＢ１のノードＮＢ２側の一端が補正用入力電圧ＶＣＢ１に設定される。また、スイッチ素子ＳＣＢ３がオンになることで、キャパシターＣＣＢ２のノードＮＢ３側の一端が補正用入力電圧ＶＣＢ２に設定される。なお、図１６と同様に、ＣＩＢのノードＮＢ１側の一端はＶＱＢに設定される。

ここで、電荷保存の法則により下式（７）が成立する。下式（７）において、ΔＶはオペアンプＯＰＢのオフセット電圧である。

ＣＩＢ×｛ＶＩＢ−（ＶＡ−ΔＶ）｝
＋ＣＣＢ１×｛ＶＢｃ１−（ＶＡ−ΔＶ）｝
＋ＣＣＢ２×｛ＶＢｃ２−（ＶＡ−ΔＶ）｝
＝ＣＩＢ×｛ＶＱＢ−（ＶＡ−ΔＶ）｝
＋ＣＣＢ１×｛ＶＣＢ１−（ＶＡ−ΔＶ）｝
＋ＣＣＢ２×｛ＶＣＢ２−（ＶＡ−ΔＶ）｝ ・・・ （７）
従って、下式（８）が成立する。

ＶＱＢ＝ＶＩＢ−（ＣＣＢ１／ＣＩＢ）×（ＶＣＢ１−ＶＢｃ１）
−（ＣＣＢ２／ＣＩＢ）×（ＶＣＢ２−ＶＢｃ２） ・・・ （８）
上式（８）によれば、出力電圧ＶＱＢには、ＶＣＢ１、ＶＣＢ２、ＶＢｃ１、ＶＢｃ２を含む項（補正項）が含まれる。これにより、補正用Ｄ／Ａ変換回路からＶＣＢ１，ＶＣＢ２、ＶＢｃ１、ＶＢｃ２（補正用出力電圧）が入力されることで、ＶＣＢ１，ＶＣＢ２、ＶＢｃ１、ＶＢｃ２に基づいてデータ線駆動回路の出力電圧ＶＱＢ（データ電圧）を補正できる。また、上式（７）から明らかなように、出力電圧ＶＱＢにはオフセット電圧ΔＶが現れないため、いわゆるオフセットフリーを実現できる。

なお、本実施形態のデータ線駆動回路は図１７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。例えば、オペアンプＯＰＢを省略してもよく、補正用キャパシターＣＣＢ１及び補正用スイッチ素子ＳＣＢ１，ＳＣＢ２を省略してもよく、補正用キャパシターＣＣＢ２及び補正用スイッチ素子ＳＣＢ３，ＳＣＢ４を省略してもよい。

４．電気光学装置
４．１．構成例
図１９に、本実施形態の集積回路装置を適用できる電気光学装置の構成例を示す。図１９には、電気光学装置の構成例として、液晶パネルを駆動する液晶表示装置の構成例を図示する。但し本発明は、液晶パネル以外の電気光学パネルを駆動する電気光学装置にも適用できる。例えば本発明は、有機ＥＬ（Electro Luminescence）素子、無機ＥＬ素子等の自発光素子を用いたＥＬパネルを駆動する電気光学装置にも適用できる。

図１９に示す液晶表示装置（電気光学装置）の構成例は、液晶パネル１２（電気光学パネル）、ドライバー６０（集積回路装置）、表示コントローラー４０、電源回路５０を含む。なお本発明では、液晶表示装置にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。

液晶パネル１２（LCD:Liquid Crystal Display）は、アクティブマトリクス方式のパネルや、単純マトリクス方式のパネルにより構成できる。例えばアクティブマトリクス方式のパネルでは、液晶パネル１２はアクティブマトリクス基板（例えば、ガラス基板）上に形成される。アクティブマトリクス基板には、図１９のＸ方向に伸びる複数の走査線Ｇ１〜Ｇｍ（ｍは２以上の自然数）と、Ｙ方向に伸びる複数のデータ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎ（ｎは２以上の自然数）とが配置される。またアクティブマトリクス基板には、各データ線に対応するスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎと、シフトレジスターＳＦと、データ電圧供給線ＳＲ、ＳＧ、ＳＢ（ソース電圧供給線）とが設けられる。

走査線とデータ線との各交差点に対応する位置には、それぞれ薄膜トランジスター（TFT:Thin Film Transistor、広義にはスイッチング素子）と液晶容量（液晶素子、広義には電気光学素子）が設けられる。例えば走査線Ｇ１とデータ線ＳＲ１との交差点に対応する位置には、薄膜トランジスターＴＲ、液晶容量ＣＬが設けられる。そして、ＴＲのゲート電極は走査線Ｇ１に接続され、ＴＲのソース電極はデータ線ＳＲ１に接続され、ＴＲのドレイン電極は画素電極ＰＥに接続される。画素電極ＰＥと対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬが形成される。対向電極ＣＥは、アクティブマトリクス基板に対向する対向基板に形成され、アクティブマトリクス基板と対向基板との間に液晶（広義には電気光学物質）が封入される。

ここで、データ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎは、第１のブロック（ＳＲ１、ＳＧ１、ＳＢ１）〜第ｎのブロック（ＳＲｎ、ＳＧｎ、ＳＢｎ）にブロック分け（グループ分け、区分け）されているとする。液晶パネル１２は、この第１〜第ｎのブロックのデータ線が順次駆動されるスキャン駆動方式により駆動される。

具体的には、スイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎは、データ電圧供給線ＳＲ、ＳＧ、ＳＢに時分割で供給された階調電圧を第１〜第ｎのブロックのデータ線に分割して供給する。

シフトレジスターＳＦは、スイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎをオン・オフ制御するための制御信号を出力する。シフトレジスターＳＦは、データドライバー２０からのスキャン駆動用クロック信号ＣＬＫを受けて、制御信号Ｓｉｇ１〜Ｓｉｇｎを順次アクティブ（第１の論理レベル）にする。

そして、制御信号Ｓｉｇ１がアクティブにされるとスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１がオンし、第１のブロックのデータ線ＳＲ１、ＳＧ１、ＳＢ１が駆動される。制御信号Ｓｉｇ２がアクティブにされると、スイッチ素子ＳＷＲ２、ＳＷＧ２、ＳＷＢ２がオンし、第２のブロックのデータ線ＳＲ２、ＳＧ２、ＳＢ２が駆動される。そして、制御信号Ｓｉｇｎがアクティブにされるとスイッチ素子ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎがオンし、第ｎのブロックのデータ線ＳＲｎ、ＳＧｎ、ＳＢｎが駆動される。このようにして、第１〜第ｎのブロックのデータ線が順次駆動され、スキャン駆動が行われる。

なおスイッチ素子ＳＷＲ１、ＳＷＧ１、ＳＷＢ１、・・・、ＳＷＲｎ、ＳＷＧｎ、ＳＷＢｎ及びシフトレジスターＳＦは、例えば薄膜トランジスターＴＦＴを用いて構成できる。

ドライバー６０は、データドライバー２０（ソースドライバー）、走査ドライバー３８（ゲートドライバー）を含む。データドライバー２０は、階調データ（画像データ）に基づいてデータ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎを駆動する。走査ドライバー３８は、液晶パネル１２の走査線Ｇ１〜Ｇｍを走査（順次駆動）する。なお、本実施形態の集積回路装置がドライバー６０に適用される場合には、データ線駆動回路（例えば、図２に示すデータ線駆動回路１４０−１〜１４０−ｋ）が、データ電圧供給線ＳＲ、ＳＧ、ＳＢを介してデータ線ＳＲ１、ＳＧ１、ＳＢ１、・・・、ＳＲｎ、ＳＧｎ、ＳＢｎを駆動する。

表示コントローラー４０は、図示しないＣＰＵ（Central Processing Unit、中央演算処理装置）等のホストコントローラーにより設定された内容に従って、データドライバー２０、走査ドライバー３８及び電源回路５０を制御する。具体的には、表示コントローラー４０は、データドライバー２０及び走査ドライバー３８に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行う。また電源回路５０に対しては、例えば対向電極ＣＥに印加する対向電極電圧ＶＣＯＭの電圧レベルの制御を行う。

電源回路５０は、外部から供給される電源電圧に基づいて、表示パネル１２の駆動に必要な各種の電圧レベルや、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。例えば、階調電圧生成回路がデータドライバー２０に内蔵され、電源回路５０が階調電圧生成回路の電源電圧の電圧レベルを生成できる。

なお、データドライバー２０は、液晶パネル１２を極性反転駆動してもよい。このとき階調電圧生成回路は、正極性用と負極性用の階調電圧生成回路を含んでもよい。あるいは、階調電圧生成回路の高電圧側電源電圧と低電圧側電源電圧が交互に入れ替わって正極性用と負極性用の階調電圧を生成してもよい。

ここで、図１９では、データドライバー２０がデータ電圧供給線ＳＲ、ＳＧ、ＳＢを介してＲＧＢ各色成分のデータ線３本ずつを順次駆動するものとして説明した。但し本発明では、データドライバー２０がデータ電圧供給線Ｓ１〜Ｓｋ（ｋは２以上の自然数）を介してデータ線をｋ本ずつ順次駆動してもよい。

また、図１９では、表示コントローラー４０と電源回路５０が液晶表示装置の内部に設けられるが、本発明では、表示コントローラー４０と電源回路５０が液晶表示装置の外部に設けられてもよい。さらに本発明では、データドライバー２０、走査ドライバー３８、表示コントローラー４０、電源回路５０の一部又は全部が表示パネル１２上に形成されてもよく、データドライバー２０、走査ドライバー３８、表示コントローラー４０、電源回路５０の一部又は全部が半導体装置（集積回路、ＩＣ）として構成されてもよい。

４．２．データドライバー
図２０にデータドライバー２０の構成例を示す。この構成例は、シフトレジスター２２、ラインラッチ２４、２６、多重化回路２８、階調電圧生成回路３０（基準電圧生成回路）、ＤＡＣ３２（DAC:Digital to Analog Converter、データ電圧生成回路）、データ線駆動回路３４、スキャン駆動制御部３６、補正回路７０を含む。

シフトレジスター２２は、各データ線に対応するフリップフロップを含む。フリップフロップは順次接続される。シフトレジスター２２は、先頭のフリップフロップがイネーブル入出力信号ＥＩＯを保持すると、ドットクロック信号ＤＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯを順次シフトする。

ラインラッチ２４は、各データ線に対応するラッチ（画像データレジスタ）を含む。ラインラッチ２４には、表示コントローラー４０から階調データＤＩＯが入力される。ラインラッチ２４の各ラッチは、シフトレジスター２２からの順次シフトされたイネーブル入出力信号ＥＩＯに同期して各データ線に対応する階調データをラッチする。

ラインラッチ２６は、表示コントローラー４０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の階調データをラッチする。

多重化回路２８は、ラインラッチ２６からの各データ線に対応する階調データを時分割多重し、データ電圧供給線ＳＲ、ＳＧ、ＳＢ（Ｓ１〜Ｓｋ）に対応する時分割多重された階調データを生成する。

スキャン駆動制御部３６は、スキャン駆動の時分割タイミングを規定するスキャン駆動用クロック信号ＣＬＫを生成する。具体的には、スキャン駆動制御部３６は、１水平走査期間内に第１〜第ｎのブロックを順次駆動するためのｎ発のクロックを生成する。そして多重化回路２８が、ＣＬＫを受けて１水平走査期間に第１〜第ｎのブロック分の階調データを時分割多重する。また液晶パネル１２のシフトレジスターＳＦが、ＣＬＫを受けて第１〜第ｎのブロックのスイッチ素子を順次オン・オフ制御する。

階調電圧生成回路３０（基準電圧生成回路）は、階調電圧（基準電圧）を生成し、その階調電圧をＤＡＣ３２に対して供給する。

ＤＡＣ３２（Ｄ／Ａ変換回路）は、各データ線（各ソース線）に供給するデータ電圧（ソース電圧）を生成する。具体的にはＤＡＣ３２は、多重化回路２８からのデジタルの階調データに基づいて階調電圧生成回路３０からの階調電圧のいずれかを選択し、選択した階調電圧をアナログのデータ電圧として出力する。

補正回路７０は、データ線駆動回路３４に補正用出力電圧を出力して、データ電圧を補正する。補正回路７０は、補正用Ｄ／Ａ変換回路、補正用電圧生成回路、制御回路（例えば、上述の図７等に示す補正用Ｄ／Ａ変換回路１２０，１３０−１〜１３０−ｋ、補正用電圧生成回路１８０，１９０、制御回路２００）を含む。

データ線駆動回路３４は、ＤＡＣ３２からのデータ電圧と補正回路７０からの補正用出力電圧をバッファリングしてデータ線を駆動する。例えば、データ線駆動回路３４は、各データ線毎に設けられた駆動回路（例えば、上述の図１３等に示すデータ線駆動回路）を含む。

５．電子機器
図２１（Ａ）、図２１（Ｂ）に本実施形態の集積回路装置を含む携帯電話機（電子機器）の構成例を示す。なお本発明では、図２１（Ａ）、図２１（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加したりするなどの種々の変形実施が可能である。また、本実施形態の電子機器は携帯電話機に限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図２１（Ａ）、図２１（Ｂ）においてホストコントローラー４１０は、例えばＭＰＵ（Micro Processing Unit）、ベースバンドエンジンなどである。このホストコントローラー４１０は、ドライバーである集積回路装置４３０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２１（Ｂ）の画像処理コントローラー４２０は、ホストコントローラー４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図２１（Ａ）の場合には、集積回路装置４３０としてメモリ内蔵のものを用いることができる。即ちこの場合には、集積回路装置４３０は、ホストコントローラー４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、電気光学パネル４００を駆動する。一方、図２１（Ｂ）の場合には、集積回路装置４３０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストコントローラー４１０からの画像データは、画像処理コントローラー４２０の内蔵メモリに書き込まれる。そして集積回路装置４３０は、画像処理コントローラー４２０の制御の下で、電気光学パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（データ信号、階調信号、補正用信号、集積回路装置、電気光学パネル、電気光学装置等）と共に記載された用語（データ電圧、階調電圧、補正用電圧、ドライバー、液晶パネル、液晶表示装置等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またデータ線駆動回路、Ｄ／Ａ変換回路、補正用Ｄ／Ａ変換回路、制御回路、集積回路装置、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

１２ 液晶パネル、２０ データドライバー、２２ シフトレジスター、
２４ ラインラッチ、２８ 多重化回路、３０ 階調電圧生成回路、３２ ＤＡＣ、
３４ データ線駆動回路、３６ スキャン駆動制御部、３８ 走査ドライバー、
４０ 表示コントローラー、５０ 電源回路、６０ ドライバー、７０ 補正回路、
１１０−１〜１１０−ｋ 複数のＤ／Ａ変換回路、
１２０ 第１の補正用Ｄ／Ａ変換回路、
１３０−１〜１３０−ｋ 複数の第２の補正用Ｄ／Ａ変換回路、
１４０−１〜１４０−ｋ 複数のデータ線駆動回路、１５０ 制御回路、
１５２ ライン数設定レジスター、１５４ 変化幅設定レジスター、
１５６ チップ間バラツキ補正用レジスター、１６０ 階調電圧生成回路、
１８０ 第１の補正用電圧生成回路、１９０ 第２の補正用電圧生成回路、
４００ 電気光学パネル、４１０ ホストコントローラー、
４２０ 画像処理コントローラー、４３０ 集積回路装置、
ＣＩ１ 入力用キャパシター、ＣＡ１ 第１の補正用キャパシター、
ＣＣ１ 第２の補正用キャパシター、ＮＥＧ１ サミングノード、
ＯＰ１ 演算増幅器、ＧＤ１ 画像データ、ＣＤＡ 第１の補正用データ、
ＣＤ１ 第２の補正用データ、ＶＣＡ 第１の補正用出力電圧、
ＶＣ１ 第２の補正用出力電圧、ＶＧ１ 階調電圧、ＶＧＡ１ 第１の補正用電圧、
ＶＧＣ１ 第２の補正用電圧、Ｓ１ データ線、Ｖ１ データ電圧、
ＶＣＢ１ 補正用分割電圧、ＳＡ１ 第１のスイッチ素子、ＮＡ１ 第１のノード、
ＳＣＡ１ 第１の補正用スイッチ素子、ＶＡｃ１ 第１の補正基準電圧、
ＡＧＮＤ アナログ基準電源

Claims (14)

1. 複数のデータ線を駆動する複数のデータ線駆動回路と、
   第１の補正用データが入力され、前記第１の補正用データに対応する第１の補正用出力信号を出力する第１の補正用Ｄ／Ａ変換回路と、
   前記複数のデータ線駆動回路の各データ線駆動回路に対応して設けられ、画像データが入力され、前記画像データに対応する出力信号を出力する複数のＤ／Ａ変換回路と、
   を含み、
   前記複数のデータ線駆動回路の各データ線駆動回路は、
   演算増幅器と、
   前記演算増幅器の第１の入力端子に接続されるサミングノードと、前記各データ線駆動回路の入力ノードとの間に設けられる入力用キャパシターと、
   前記サミングノードと、前記各データ線駆動回路の第１の補正用入力ノードとの間に設けられる第１の補正用キャパシターと、
   を有し、
   前記複数のＤ／Ａ変換回路の各Ｄ／Ａ変換回路は、
   前記各データ線駆動回路の前記入力用キャパシターに対して、前記出力信号を出力し、
   前記第１の補正用Ｄ／Ａ変換回路は、
   前記複数のデータ線駆動回路の前記第１の補正用キャパシターに対して、前記第１の補正用出力信号を出力して、前記複数のデータ線駆動回路から出力されるデータ信号を補正することを特徴とする集積回路装置。
2. 請求項１において、
   前記画像データに対して非リニアな階調特性の階調信号を前記Ｄ／Ａ変換回路に出力する階調信号生成回路と、
   前記第１の補正用データに対してリニアな階調特性の第１の補正用信号を前記第１の補正用Ｄ／Ａ変換回路に出力する第１の補正用信号生成回路と、
   を含むことを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記第１の補正用Ｄ／Ａ変換回路に対して前記第１の補正用データを出力する制御回路を含み、
   前記制御回路は、
   １ラインまたは複数ラインの走査線毎に、前記第１の補正用データを変化させて出力することを特徴とする集積回路装置。
4. 請求項３において、
   前記制御回路は、
   前記第１の補正用データを変化させる走査線のライン数を設定するライン数設定レジスターを有することを特徴とする集積回路装置。
5. 請求項３又は４において、
   前記制御回路は、
   前記第１の補正用データを変化させるときの変化幅を設定するための変化幅設定レジスターを有することを特徴とする集積回路装置。
6. 請求項１又は２において、
   前記第１の補正用Ｄ／Ａ変換回路に対して前記第１の補正用データを出力する制御回路を含み、
   前記制御回路は、
   チップ間バラツキ補正用データを記憶するチップ間バラツキ補正用レジスターを有し、
   前記第１の補正用Ｄ／Ａ変換回路は、
   前記チップ間バラツキ補正用データに基づいて、前記複数のデータ線駆動回路から出力されるデータ信号のチップ間バラツキを補正することを特徴とする集積回路装置。
7. 請求項６において、
   前記制御回路は、
   集積回路装置の製造時に前記チップ間バラツキ補正用データが設定される初期情報記憶回路を有し、
   前記チップ間バラツキ補正用レジスターは、
   前記初期情報記憶回路から読み出された前記チップ間バラツキ補正用データを記憶することを特徴とする集積回路装置。
8. 請求項１乃至７のいずれかにおいて、
   前記各データ線駆動回路は、
   前記入力ノードと第１のノードとの間に設けられた第１のスイッチ素子と、
   前記第１のノードとアナログ基準電源との間に設けられた第２のスイッチ素子と、
   前記サミングノードと第２のノードとの間に設けられた帰還用キャパシターと、
   前記第２のノードと出力ノードとの間に設けられた第３のスイッチ素子と、
   前記第２のノードとアナログ基準電源との間に設けられた第４のスイッチ素子と、
   前記サミングノードと前記出力ノードとの間に設けられた第５のスイッチ素子と、
   前記第１の補正用入力ノードと第３のノードとの間に設けられた第１の補正用スイッチ素子と、
   前記第３のノードと第１の補正基準電圧が供給される第１の補正基準電圧ノードとの間に設けられた第２の補正用スイッチ素子と、
   を有し、
   前記演算増幅器の第２の入力端子には、アナログ基準電源が供給され、
   前記演算増幅器の出力端子には、前記出力ノードが接続され、
   前記入力用キャパシターは、
   前記第１のノードと前記サミングノードとの間に設けられ、
   前記第１の補正用キャパシターは、
   前記第３のノードと前記サミングノードとの間に設けられることを特徴とする集積回路装置。
9. 請求項１乃至７のいずれかにおいて、
   前記各データ線駆動回路は、
   前記入力ノードと第１のノードとの間に設けられた第１のスイッチ素子と、
   前記第１のノードと出力ノードとの間に設けられた第２のスイッチ素子と、
   前記サミングノードと前記出力ノードとの間に設けられた第３のスイッチ素子と、
   前記第１の補正用入力ノードと第２のノードとの間に設けられた第１の補正用スイッチ素子と、
   前記第２のノードと第１の補正基準電圧が供給される第１の補正基準電圧ノードとの間に設けられた第２の補正用スイッチ素子と、
   を有し、
   前記演算増幅器の第２の入力端子には、アナログ基準電源が供給され、
   前記演算増幅器の出力端子には、前記出力ノードが接続され、
   前記入力用キャパシターは、
   前記第１のノードと前記サミングノードとの間に設けられ、
   前記第１の補正用キャパシターは、
   前記第２のノードと前記サミングノードとの間に設けられることを特徴とする集積回路装置。
10. 請求項１乃至９のいずれかにおいて、
    その各第２の補正用Ｄ／Ａ変換回路が前記各データ線駆動回路に対応して設けられる複数の第２の補正用Ｄ／Ａ変換回路を含み、
    前記各データ線駆動回路は、
    前記サミングノードと、前記各データ線駆動回路の第２の補正用入力ノードとの間に設けられる第２の補正用キャパシターを有し、
    前記複数の第２の補正用Ｄ／Ａ変換回路の各第２の補正用Ｄ／Ａ変換回路は、
    前記各データ線駆動回路に対応する第２の補正用データが入力され、前記第２の補正用キャパシターに対して、前記第２の補正用データに対応する第２の補正用出力信号を出力して、前記各データ線駆動回路から出力されるデータ信号を補正することを特徴とする集積回路装置。
11. 請求項１０において、
    画像データに対して非リニアな階調特性の階調信号を前記Ｄ／Ａ変換回路に出力する階調信号生成回路と、
    前記第２の補正用データに対してリニアな階調特性の第２の補正用信号を前記複数の第２の補正用Ｄ／Ａ変換回路に出力する第２の補正用信号生成回路と、
    を含むことを特徴とする集積回路装置。
12. 複数のデータ線を駆動する複数のデータ線駆動回路と、
    第１の補正用データが入力され、前記第１の補正用データに対応する第１の補正用出力信号を出力する第１の補正用Ｄ／Ａ変換回路と、
    第２の補正用データが入力され、前記第２の補正用データに対応する第２の補正用出力信号を出力する第２の補正用Ｄ／Ａ変換回路と、
    を含み、
    前記複数のデータ線駆動回路の各データ線駆動回路は、
    演算増幅器と、
    前記演算増幅器の第１の入力端子に接続されるサミングノードと、前記各データ線駆動回路の入力ノードとの間に設けられる入力用キャパシターと、
    前記サミングノードと、前記各データ線駆動回路の補正用入力ノードとの間に設けられる補正用キャパシターと、
    を有し、
    前記各データ線駆動回路の前記補正用キャパシターには、前記第１の補正用出力信号と前記第２の補正用出力信号との間の信号が分割された信号が入力されることを特徴とする集積回路装置。
13. 複数のデータ線を駆動する複数のデータ線駆動回路と、
    その各補正用Ｄ／Ａ変換回路が前記各データ線駆動回路に対応して設けられる複数の補正用Ｄ／Ａ変換回路と、
    前記複数のデータ線駆動回路の各データ線駆動回路に対応して設けられる複数のＤ／Ａ変換回路と、
    を含み、
    前記各データ線駆動回路は、
    演算増幅器と、
    前記演算増幅器の第１の入力端子に接続されるサミングノードと、前記各データ線駆動回路の入力ノードとの間に設けられる入力用キャパシターと、
    前記サミングノードと、前記各データ線駆動回路の補正用入力ノードとの間に設けられる補正用キャパシターと、
    を有し、
    前記複数のＤ／Ａ変換回路の各Ｄ／Ａ変換回路は、
    画像データを受けて、前記各データ線駆動回路の前記入力用キャパシターに対して、前記画像データに対応する出力信号を出力し、
    前記複数の補正用Ｄ／Ａ変換回路の各補正用Ｄ／Ａ変換回路は、
    前記各データ線駆動回路に対応する補正用データが入力され、前記補正用キャパシターに対して、前記第補正用データに対応する補正用出力信号を出力して、前記各データ線駆動回路から出力されるデータ信号を補正することを特徴とする集積回路装置。
14. 請求項１乃至１３のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。

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