JP4285386B2 - ソースドライバ、電気光学装置及び電子機器 - Google Patents

Description

本発明は、ソースドライバ、これを含む電気光学装置及び電子機器に関する。

従来より、携帯電話機等の電子機器に用いられる液晶パネル（電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。

単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。

そして、近年、携帯電話機等の携帯型の電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。

このようなアクティブマトリクス方式の液晶パネルを駆動する場合、液晶パネルのソース線を駆動するソースドライバの中に、出力バッファとして機能するインピーダンス変換回路が設けられる。このインピーダンス変換回路として、ボルテージフォロワ接続された演算増幅器（オペアンプ）が採用される。これにより、高い駆動能力が得られるが、その一方で演算増幅器の動作電流により消費電力が増大する。そのためソースドライバは、駆動モードして、通常駆動モードの他にパワーセーブ駆動モードを備え、パワーセーブ駆動モードでは、減色して駆動することで不要な電力消費を削減することができるようになっている。
特開２００４−１２９４４号公報

ソースドライバでは、表示データを取り込んで駆動制御を行う制御ロジック系の電源電圧（例えば１．８ボルト）と、ソース線を駆動する駆動系の電源電圧（例えば５．０ボルト）とが異なる。そのため、ソースドライバは、表示データに対応した駆動電圧を生成するために電圧レベルを変換するレベルシフタを含む。

しかしながら、従来では、通常駆動モードやパワーセーブ駆動モード等の駆動モードに関わらず、レベルシフタが電圧レベルの変換動作を行っていた。そのため、パワーセーブ駆動モードでは、例えば表示データの最上位ビットのデータのみが必要であるにも関わらず、不要な下位ビットの信号の電圧レベルを変換し、電圧レベルの変換動作に伴う貫通電流の発生により無駄な電流を消費していた。

また、これまでソースドライバでは、オペアンプ等の各部において種々の低消費電力化が図られている。そのため、より一層の低消費電力化を実現するためには、低電圧の制御ロジック系よりは高電圧の駆動系の電源電圧を用いるレベルシフタの低消費電力化が有効であると考えられる。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、駆動モードに応じてレベルシフタの変換動作に伴う電力消費を削減できるソースドライバ、これを含む電気光学装置及び電子機器を提供することにある。

上記課題を解決するために本発明は、
電気光学装置のソース線を駆動するためのソースドライバであって、
第１又は第２の駆動モードに設定するための駆動モード設定レジスタと、
各レベルシフタが、ｍ（ｍは２以上の整数）ビットの表示データの各ビットの信号の振幅を変換する第１〜第ｍのレベルシフタと、
前記駆動モード設定レジスタにより前記第１の駆動モードに設定されたとき、前記第１〜第ｍのレベルシフタの出力信号に対応した１つの階調電圧に基づいてソース線を駆動するオペアンプと、
前記駆動モード設定レジスタにより前記第２の駆動モードに設定されたとき、前記表示データの上位ｎ（ｎ＜ｍ、ｎは整数）ビットのデータに対応した電圧を前記オペアンプの出力に設定する電圧設定回路とを含み、
前記第２の駆動モードに設定されたとき、前記第１〜第ｍのレベルシフタのうち、前記表示データの下位（ｍ−ｎ）ビットの各ビットの信号の振幅を変換する第１〜第（ｍ−ｎ）のレベルシフタの入力信号が固定されるソースドライバに関係する。

本発明においては、駆動モード設定レジスタにより第１又は第２の駆動モードが指定される。第１の駆動モードが指定されたとき、オペアンプが第１〜第ｍのレベルシフタの出力信号に対応した１つの階調電圧に基づいてソース線を駆動する。第２の駆動モードが指定されたとき、電圧設定回路が、表示データの上位ｎビットのデータに対応した電圧をオペアンプの出力に設定する。このとき、第１〜第ｍのレベルシフタのうち、表示データの下位（ｍ−ｎ）ビットの各ビットの信号の振幅を変換する第１〜第（ｍ−ｎ）のレベルシフタの入力信号が固定される。

第２の駆動モードでは、減色してオペアンプによる駆動を省略して低消費電力化を図る。そのため、表示データの下位（ｍ−ｎ）ビットのデータを不要にできる。本発明によれば、この第２の駆動モードにおいて、表示データの下位（ｍ−ｎ）ビットに対応するレベルシフタの入力信号が固定されるので、表示データの下位（ｍ−ｎ）ビットの各ビットの信号の振幅の変換に伴う電力消費を削減できる。

また本発明は、
電気光学装置のソース線を駆動するためのソースドライバであって、
第１又は第２の駆動モードに設定するための駆動モード設定レジスタと、
ラッチクロックの立ち上がりエッジ又は立ち下がりのタイミングで、ｍ（ｍは２以上の整数）ビットの表示データを取り込む第１〜第ｍのラッチと、
各レベルシフタが、前記第１〜第ｍのラッチに取り込まれた表示データの各ビットの信号の振幅を変換する第１〜第ｍのレベルシフタと、
前記駆動モード設定レジスタにより前記第１の駆動モードに設定されたとき、前記第１〜第ｍのレベルシフタの出力信号に対応した１つの階調電圧に基づいてソース線を駆動するオペアンプと、
前記駆動モード設定レジスタにより前記第２の駆動モードに設定されたとき、前記表示データの上位ｎ（ｎ＜ｍ、ｎは整数）ビットのデータに対応した電圧を前記オペアンプの出力に設定する電圧設定回路とを含み、
前記第２の駆動モードに設定されたとき、前記第１〜第ｍのラッチのうち、前記表示データの下位（ｍ−ｎ）ビットの各ビットのデータを取り込む第１〜第（ｍ−ｎ）のラッチのラッチクロックが固定されるソースドライバに関係する。

本発明においては、駆動モード設定レジスタにより第１又は第２の駆動モードが指定される。第１の駆動モードが指定されたとき、オペアンプが第１〜第ｍのレベルシフタの出力信号に対応した１つの階調電圧に基づいてソース線を駆動する。第２の駆動モードが指定されたとき、電圧設定回路が、表示データの上位ｎビットのデータに対応した電圧をオペアンプの出力に設定する。このとき、第１〜第ｍのレベルシフタのうち、表示データの下位（ｍ−ｎ）ビットの各ビットのデータを取り込む第１〜第（ｍ−ｎ）のラッチのラッチクロックが固定される。

第２の駆動モードでは、減色してオペアンプによる駆動を省略して低消費電力化を図る。そのため、表示データの下位（ｍ−ｎ）ビットのデータを不要にできる。本発明によれば、この第２の駆動モードにおいて、表示データの下位（ｍ−ｎ）ビットに対応するレベルシフタの入力信号が取り込まれる第１〜第（ｍ−ｎ）のラッチに取り込まれる信号を更新せずにするため、第１〜第（ｍ−ｎ）のレベルシフタの入力信号が固定される。そのため、表示データの下位（ｍ−ｎ）ビットの各ビットの信号の振幅の変換に伴う電力消費を削減できる。

また本発明は、
電気光学装置のソース線を駆動するためのソースドライバであって、
第１又は第２の駆動モードに設定するための駆動モード設定レジスタと、
各レベルシフタが、ｍ（ｍは２以上の整数）ビットの表示データの各ビットの信号の振幅を変換する第１〜第ｍのレベルシフタと、
前記駆動モード設定レジスタにより前記第１の駆動モードに設定されたとき、前記第１〜第ｍのレベルシフタの出力信号に対応した１つの階調電圧に基づいてソース線を駆動するオペアンプと、
前記駆動モード設定レジスタにより前記第２の駆動モードに設定されたとき、前記表示データの上位ｎ（ｎ＜ｍ、ｎは整数）ビットのデータに対応した電圧を前記オペアンプの出力に設定する電圧設定回路とを含み、
前記第２の駆動モードに設定されたとき、前記第１〜第ｍのレベルシフタのうち、前記表示データの下位（ｍ−ｎ）ビットの各ビットの信号の振幅を変換する第１〜第（ｍ−ｎ）のレベルシフタの高電位側電源電圧又は低電位側電源電圧の供給が停止されるソースドライバに関係する。

本発明においては、駆動モード設定レジスタにより第１又は第２の駆動モードが指定される。第１の駆動モードが指定されたとき、オペアンプが第１〜第ｍのレベルシフタの出力信号に対応した１つの階調電圧に基づいてソース線を駆動する。第２の駆動モードが指定されたとき、電圧設定回路が、表示データの上位ｎビットのデータに対応した電圧をオペアンプの出力に設定する。このとき、第１〜第ｍのレベルシフタのうち、表示データの下位（ｍ−ｎ）ビットの各ビットの信号の振幅を変換する第１〜第（ｍ−ｎ）のレベルシフタの高電位側電源電圧又は低電位側電源電圧の供給が停止される。

第２の駆動モードでは、減色してオペアンプによる駆動を省略して低消費電力化を図る。そのため、表示データの下位（ｍ−ｎ）ビットのデータを不要にできる。本発明によれば、この第２の駆動モードにおいて、表示データの下位（ｍ−ｎ）ビットに対応するレベルシフタの電源電圧の供給が停止されるので、表示データの下位（ｍ−ｎ）ビットの各ビットの信号の振幅の変換に伴う電力消費を削減できる。

また本発明に係るソースドライバでは、
前記第１〜第ｍのレベルシフタの出力信号に対応して、２^ｍ種類の階調電圧の中の１つの階調電圧を選択する電圧選択回路を含み、
前記オペアンプが、
前記電圧選択回路によって選択された階調電圧に基づいてソース線を駆動することができる。

また本発明に係るソースドライバでは、
前記電圧設定回路が、
前記第（ｍ−ｎ＋１）〜第ｍのレベルシフタの出力信号に対応した電圧を前記オペアンプの出力に設定することができる。

また本発明に係るソースドライバでは、
ｎが１であってもよい。

本発明によれば、１画素をＲ成分、Ｇ成分及びＢ成分で構成する場合、１画素を８色で表現すると共に、表示データの下位（ｍ−１）ビットの各ビットの信号の振幅変換に伴うレベルシフタの電力消費を最も多く削減できる。

また本発明は、
複数のソース線と、
複数のゲート線と、
前記複数のゲート線の１つ及び前記複数のソース線の１つにより特定される画素と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線の各ソース線を駆動する上記のいずれか記載のソースドライバとを含む電気光学装置に関係する。

本発明によれば、減色することで駆動の電力消費を削減しながら、レベルシフタの電力消費を削減して低消費電力化を実現するソースドライバを含む電気光学装置を提供できる。

また本発明は、上記記載の電気光学装置を含む電子機器に関係する。

本発明によれば、減色することで駆動の電力消費を削減しながら、レベルシフタの電力消費を削減して低消費電力化を実現するソースドライバを含む電子機器を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 電気光学装置
図１に、本実施形態のソースドライバを適用した電気光学装置を含む表示装置のブロック図の例を示す。図１では、電気光学装置として液晶パネルが採用される。図１では、この液晶パネルを含む表示装置を液晶装置という。

液晶装置（広義には表示装置）５１０は、液晶パネル（広義には電気光学装置）５１２、ソースドライバ（ソース線駆動回路）５２０、ゲートドライバ（ゲート線駆動回路）５３０、コントローラ５４０、電源回路５４２を含む。なお、液晶装置５１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。

ここで液晶パネル５１２は、複数のゲート線（広義には走査線）と、複数のソース線（広義にはデータ線）と、ゲート線及びソース線により特定される画素電極を含む。従って液晶パネル５１２は、複数のソース線と、複数のゲート線と、複数のゲート線の１つ及び複数のソース線の１つにより特定される画素とを含むということができる。この場合、ソース線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。

より具体的には、液晶パネル５１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びるゲート線Ｇ_１〜Ｇ_Ｍ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線Ｓ_１〜Ｓ_Ｎ（Ｎは２以上の自然数）とが配置されている。また、ゲート線Ｇ_Ｋ（１≦Ｋ≦Ｍ、Ｋは自然数）とソース線Ｓ_Ｌ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴ_ＫＬ（広義にはスイッチング素子）が設けられている。

ＴＦＴ_ＫＬのゲート電極はゲート線Ｇ_Ｋに接続され、ＴＦＴ_ＫＬのソース電極はソース線Ｓ_Ｌに接続され、ＴＦＴ_ＫＬのドレイン電極は画素電極ＰＥ_ＫＬに接続されている。この画素電極ＰＥ_ＫＬと、画素電極ＰＥ_ＫＬと液晶素子（広義には電気光学物質）を挟んで対向する対向電極ＶＣＯＭ（コモン電極）との間には、液晶容量ＣＬ_ＫＬ（液晶素子）及び補助容量ＣＳ_ＫＬが形成されている。そして、ＴＦＴ_ＫＬ、画素電極ＰＥ_ＫＬ等が形成されるアクティブマトリクス基板と、対向電極ＶＣＯＭが形成される対向基板との間に液晶が封入され、画素電極ＰＥ_ＫＬと対向電極ＶＣＯＭの間の印加電圧に応じて画素の透過率が変化するようになっている。

なお、対向電極ＶＣＯＭに与えられる電圧は、電源回路５４２により生成される。また、対向電極ＶＣＯＭを対向基板上に一面に形成せずに、各ゲート線に対応するように帯状に形成してもよい。

ソースドライバ５２０は、表示データ（画像データ）に基づいて液晶パネル５１２のソース線Ｓ_１〜Ｓ_Ｎを駆動する。一方、ゲートドライバ５３０は、液晶パネル５１２のゲート線Ｇ_１〜Ｇ_Ｍを順次走査する。

コントローラ５４０は、図示しない中央演算処理装置（Central Processing Unit：Ｃ
ＰＵ）等のホストにより設定された内容に従って、ソースドライバ５２０、ゲートドライバ５３０及び電源回路５４２を制御できる。

より具体的には、コントローラ５４０又はホストは、ソースドライバ５２０に対しては、例えばソースドライバ５２０及びゲートドライバ５３０の動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５４２に対しては、対向電極ＶＣＯＭの電圧の極性反転タイミングの制御を行う。ソースドライバ５２０は、コントローラ５４０又はホストによって設定された内容に対応したゲートドライバ制御信号をゲートドライバ５３０に供給し、ゲートドライバ５３０は、このゲートドライバ制御信号に基づいて制御される。またソースドライバ５２０には、対向電極ＶＣＯＭの電圧の極性反転タイミングが通知される。ソースドライバ５２０は、この極性反転タイミングに同期して後述する極性反転信号ＰＯＬを生成する。

電源回路５４２は、外部から供給される基準電圧に基づいて、液晶パネル５１２の駆動に必要な各種の電圧や、対向電極ＶＣＯＭの電圧を生成する。

なお、図１では、液晶装置５１０がコントローラ５４０を含む構成になっているが、コントローラ５４０を液晶装置５１０の外部に設けてもよい。或いは、コントローラ５４０と共にホストを液晶装置５１０に含めるようにしてもよい。また、ソースドライバ５２０、ゲートドライバ５３０、コントローラ５４０、電源回路５４２の一部又は全部を液晶パネル５１２上に形成してもよい。

１．１ ソースドライバ
図２に、図１のソースドライバ５２０の構成例を示す。

ソースドライバ５２０は、表示データメモリとして表示データＲＡＭ（Random Access Memory）６００を含む。この表示データＲＡＭ６００には、静止画像又は動画像の表示データが格納される。表示データＲＡＭ６００は、少なくとも１フレーム分の表示データを記憶できる。例えばホストが、静止画像の表示データを、直接ソースドライバ５２０に転送する。また例えばコントローラ５４０が、動画像の表示データをソースドライバ５２０に転送する。

ソースドライバ５２０は、ホストとの間のインタフェースを行うためのシステムインタフェース回路６２０を含む。システムインタフェース回路６２０が、ホストとの間で送受信される信号のインタフェース処理を行うことで、ホストは、システムインタフェース回路６２０を介して、制御コマンド又は静止画像の表示データをソースドライバ５２０に設定したり、ソースドライバ５２０のステータスリードや表示データＲＡＭ６００の読み出しを行うことができるようになっている。

ソースドライバ５２０は、コントローラ５４０との間のインタフェースを行うためのＲＧＢインタフェース回路６２２を含む。ＲＧＢインタフェース回路６２２がコントローラ５４０との間で送受信される信号のインタフェース処理を行うことで、コントローラ５４０は、ＲＧＢインタフェース回路６２２を介して、動画像の表示データをソースドライバ５２０に設定することができるようになっている。

システムインタフェース回路６２０及びＲＧＢインタフェース回路６２２は、制御ロジック６２４に接続される。制御ロジック６２４は、ソースドライバ５２０全体の制御を司る回路ブロックである。制御ロジック６２４は、システムインタフェース回路６２０又はＲＧＢインタフェース回路６２２を介して入力された表示データを表示データＲＡＭ６００に書き込む制御を行う。

また制御ロジック６２４は、システムインタフェース回路６２０を介してホストから入力された制御コマンドをデコードし、そのデコード結果に対応した制御信号を出力してソースドライバ５２０の各部を制御する。制御コマンドが例えば表示データＲＡＭ６００からの読み出しを指示する場合、表示データＲＡＭ６００からの読み出し制御を行って読み出した表示データを、システムインタフェース回路６２０を介してホストに出力する処理を行う。

また、制御ロジック６２４は、駆動モードを設定するための駆動モード設定レジスタを含み、該駆動モード設定レジスタの設定値に対応した駆動制御を行うことができるようになっている。この場合、制御ロジック６２４は、表示データラッチ回路６０８、駆動回路６５０に対して制御を行う。駆動モード設定レジスタは、システムインタフェース回路６２０又はＲＧＢインタフェース回路６２２を介して、ホスト又はコントローラによってアクセスされる。

ソースドライバ５２０は、表示タイミング発生回路６４０、発振回路６４２を含む。表示タイミング発生回路６４０は、発振回路６４２が発生した表示用クロックから、表示データラッチ回路６０８、ラインアドレス回路６１０、駆動回路６５０、ゲートドライバ制御回路６３０へのタイミング信号を生成する。

ゲートドライバ制御回路６３０は、システムインタフェース回路６２０を介して入力されたホストからの制御コマンドに対応して、ゲートドライバ５３０を駆動するためのゲートドライバ制御信号（１水平走査期間周期のクロック信号ＣＰＶ、１垂直走査期間の開始を示すスタートパルス信号ＳＴＶ、リセット信号等）を出力する。

表示データＲＡＭ６００に記憶される表示データの記憶領域は、ロウアドレス及びカラムアドレスによって特定される。ロウアドレスは、ロウアドレス回路６０２によって指定される。カラムアドレスは、カラムアドレス回路６０４によって指定される。システムインタフェース回路６２０又はＲＧＢインタフェース回路６２２を介して入力された表示データは、Ｉ／Ｏバッファ回路６０６でバッファリングされた後に、ロウアドレス及びカラムアドレスによって特定される表示データＲＡＭ６００の記憶領域に書き込まれる。また、ロウアドレス及びカラムアドレスによって特定される表示データＲＡＭ６００の記憶領域から読み出された表示データは、Ｉ／Ｏバッファ回路６０６でバッファリングされた後にシステムインタフェース回路６２０を介して出力される。

ラインアドレス回路６１０は、ゲートドライバ制御回路６３０の１水平走査期間周期のクロック信号ＣＰＶに同期して、駆動回路６５０に出力する表示データを表示データＲＡＭ６００から読み出すためのラインアドレスを指定する。表示データＲＡＭ６００から読み出された表示データは、表示データラッチ回路６０８にラッチされた後に、駆動回路６５０に出力される。

駆動回路６５０は、ソース線への出力毎に設けられた複数の出力回路を含む。各出力回路は、ソース線を駆動する。

ソースドライバ５２０は、内部電源回路６６０を含む。内部電源回路６６０は、電源回路５４２から供給された電源電圧を用いて、液晶表示に必要な電圧（高電位側電源電圧ＶＤＤＨＳ、低電位側電源電圧ＶＳＳ）を発生する。内部電源回路６６０は、基準電圧発生回路６６２を含む。基準電圧発生回路６６２は、高電位側電源電圧ＶＤＤＨＳ及び低電位側電源電圧（システム接地電源電圧）ＶＳＳを分圧した複数の階調電圧を発生する。例えば１ドット当たりの表示データが６ビットの場合、基準電圧発生回路６６２は６４（＝２^６）種類の階調電圧Ｖ０〜Ｖ６３を発生する。各階調電圧は、表示データに対応付けられる。そして駆動回路６５０は、表示データラッチ回路６０８からのデジタルの表示データの信号の振幅を駆動系の電源電圧レベルの振幅に変換後、該変換後の信号に基づいて、基準電圧発生回路６６２が発生した複数の階調電圧のいずれかを選択し、デジタルの表示データに対応するアナログの階調電圧を出力回路に出力する。そして、出力回路のオペアンプが、この階調電圧をバッファリングしてソース線に出力し、ソース線を駆動する。なお出力回路は、電圧設定回路を含み、オペアンプで駆動することなく電圧設定回路が表示データの上位ビットに対応した電圧をオペアンプの出力に設定できるようにもなっている。具体的には、駆動回路６５０は、ソース線毎に設けられたオペアンプ及び電圧設定回路を含み、各オペアンプ又が階調電圧をインピーダンス変換して各ソース線に出力し、或いは各電圧設定回路が表示データの上位ビットに対応した電圧を各ソース線に供給する。

１．２ ゲートドライバ
図３に、図１のゲートドライバ５３０の構成例を示す。

ゲートドライバ５３０は、シフトレジスタ５３２、レベルシフタ５３４、出力バッファ５３６を含む。

シフトレジスタ５３２は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ５３２は、ゲートドライバ制御回路６３０からのクロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるスタートパルス信号ＳＴＶは、ゲートドライバ制御回路６３０からの垂直同期信号である。

レベルシフタ５３４は、シフトレジスタ５３２からの電圧のレベルを、液晶パネル５１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。

出力バッファ５３６は、レベルシフタ５３４によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。

２． ソースドライバの詳細な構成例
２．１ 第１の構成例
図４に、本実施形態の第１の構成例におけるソースドライバの要部の構成図を示す。図４では、図２の駆動回路６５０及び表示データラッチ回路６０８の構成例を示している。また１ドット当たりの表示データのビット数ｍが６（＝６ビット）であり、基準電圧発生回路６６２が階調電圧Ｖ０〜Ｖ６３を発生させるものとする。

表示データラッチ回路６０８は、ラッチＬＡＴ_１〜ＬＡＴ_Ｎ、マスク回路ＭＡＳＫ_１〜ＭＡＳＫ_Ｎを含む。ラッチＬＡＴ_１〜ＬＡＴ_Ｎの各ラッチの構成は同じである。マスク回路ＭＡＳＫ_１〜ＭＡＳＫ_Ｎの各マスク回路の構成は同じである。

駆動回路６５０は、レベルシフト回路Ｌ／Ｓ_１〜Ｌ／Ｓ_Ｎ、電圧選択回路ＤＡＣ_１〜ＤＡＣ_Ｎ、出力回路ＯＵＴ_１〜ＯＵＴ_Ｎを含む。レベルシフト回路Ｌ／Ｓ_１〜Ｌ／Ｓ_Ｎ、電圧選択回路ＤＡＣ_１〜ＤＡＣ_Ｎ及び出力回路ＯＵＴ_１〜ＯＵＴ_Ｎは、それぞれソース線の出力毎に設けられる。レベルシフト回路Ｌ／Ｓ_１〜Ｌ／Ｓ_Ｎの各レベルシフト回路の構成は同じである。電圧選択回路ＤＡＣ_１〜ＤＡＣ_Ｎの各電圧選択回路の構成は同じである。出力回路ＯＵＴ_１〜ＯＵＴ_Ｎの各出力回路の構成は同じである。

以下では、ソース線Ｓ_１を駆動する回路部分について説明するが、ソース線Ｓ_２〜Ｓ_Ｎを駆動する回路部分も同様である。

図４の駆動回路６５０では、ソース線Ｓ_１に対応して、レベルシフト回路Ｌ／Ｓ_１、電圧選択回路ＤＡＣ_１及び出力回路ＯＵＴ_１が設けられる。そしてレベルシフト回路Ｌ／Ｓ_１は、ソース線Ｓ_１に対応した６ビットの表示データの各ビットの信号の電圧レベルの振幅を変換する。より具体的には、レベルシフト回路Ｌ／Ｓ_１に入力される表示データの各ビットの信号の振幅は制御ロジック系の低電圧（例えば１．８ボルト）の振幅であり、該信号の振幅を駆動系の高電圧（例えば５．０ボルト）の振幅に変換する。電圧選択回路ＤＡＣ_１は、レベルシフト回路Ｌ／Ｓ_１の出力信号である振幅変換後（電圧レベル変換後）の６ビットの信号に対応した１つの階調電圧を生成する。より具体的には、基準電圧発生回路６６２が発生した階調電圧Ｖ０〜Ｖ６３の中から、上記６ビットの信号に対応した１つの階調電圧を選択して、出力回路ＯＵＴ_１に対して出力する。そして、出力回路ＯＵＴ_１が、ソース線Ｓ_１を駆動する。

出力回路ＯＵＴ_１は、オペアンプ及び電圧設定回路を含み、オペアンプ又は電圧設定回路がソース線に電圧を供給する。そして、駆動モード設定レジスタ６９０の設定値に基づいて、オペアンプ又は電圧設定回路が動作する。

出力回路ＯＵＴ_１には、駆動モード信号ＭＯＤＥが入力される。そして、出力回路ＯＵＴ_１では、駆動モード信号ＭＯＤＥにより指定された駆動モードに応じて、オペアンプ又は電圧設定回路によりソース線に駆動電圧を供給する。

図５に、この駆動モード信号ＭＯＤＥを出力する駆動モード設定レジスタ６９０の説明図を示す。

この駆動モード設定レジスタ６９０は、制御ロジック６２４に含まれる。駆動モード設定レジスタ６９０の設定値は、例えばホストによって設定される。そして、駆動モード設定レジスタ６９０により通常駆動モード（第１の駆動モード）が設定されたとき、駆動モード信号ＭＯＤＥがＨレベルとなる。また、駆動モード設定レジスタ６９０によりパワーセーブ駆動モード（第２の駆動モード）が設定されたとき、駆動モード信号ＭＯＤＥがＬレベルとなる。

図４において、出力回路ＯＵＴ_１では、駆動モード信号ＭＯＤＥにより通常駆動モードが設定されたときオペアンプがインピーダンス変換回路として動作する。即ち、オペアンプが、６ビットの表示データに対応した階調電圧に基づいてソース線を駆動する。このとき、電圧設定回路は、オペアンプの出力とは電気的に遮断される。

また出力回路ＯＵＴ_１では、駆動モード信号ＭＯＤＥによりパワーセーブ駆動モードが設定されたときオペアンプの動作が停止してその出力がハイインピーダンス状態に設定されると共に、電圧設定回路が表示データの上位ｎ（ｎ＜ｍ、ｎは正の整数）ビットに対応した電圧を、オペアンプの出力に設定する。この場合、ソース線に出力される電圧の種類が減る。例えばソース線Ｓ_１がＲ成分、ソース線Ｓ_２がＧ成分、ソース線Ｓ_３がＢ成分とすると、各色成分が１ビットで表現されることになり、結果的に減色となる。しかしながら、オペアンプの動作を停止できるため、電力消費を低減できる。

このような駆動回路６５０のレベルシフト回路Ｌ／Ｓ_１〜Ｌ／Ｓ_Ｎに対して、表示データラッチ回路６０８のラッチＬＡＴ_１〜ＬＡＴ_Ｎに取り込まれた各６ビットの表示データの信号が、各レベルシフト回路の入力信号として供給される。このラッチＬＡＴ_１〜ＬＡＴ_Ｎは、表示タイミング発生回路６４０からのラッチクロックＬＣＫの立ち上がりエッジ又は立ち下がりエッジで表示データを取り込む。このラッチクロックＬＣＫは、例えば図２の表示タイミング発生回路６４０によって生成される。

ラッチＬＡＴ_１〜ＬＡＴ_Ｎに供給されるデータは、マスク回路ＭＡＳＫ_１〜ＭＡＳＫ_Ｎによって、表示データＲＡＭ６００からの表示データがマスク制御された後のデータである。マスク回路ＭＡＳＫ_１〜ＭＡＳＫ_Ｎは、駆動モード信号ＭＯＤＥに基づいて、表示データの上位ｎビットを除く下位（ｍ−ｎ）ビットのデータをマスクする。

ところで、レベルシフト回路Ｌ／Ｓ_１は、後述するように電圧レベルの変換動作に伴い電流が消費してしまう。即ち、レベルシフト回路Ｌ／Ｓ_１では、表示データのビット数分だけ電圧レベルの変換動作に伴う電流が消費される。

そこで第１の構成例では、パワーセーブ駆動モードでは表示データの上位ｎビットしか使用しないことに着目し、表示データの下位（ｍ−ｎ）ビットの信号の電圧レベルの変換動作を行わないようにして、電力消費を低減させる。より具体的には、駆動モード設定レジスタ６９０によりパワーセーブ駆動モードに設定されたとき、下位（ｍ−ｎ）ビットの各信号の電圧レベル変換を行うレベルシフタの入力信号を固定（例えばＨレベル又はＬレベル）に固定する。より具体的には、パワーセーブ駆動モードに設定されているとき、第１〜第ｍのレベルシフタのうち第１〜第（ｍ−ｎ）のレベルシフタの入力信号を固定する。こうすることで、電圧レベルの変換動作時の貫通電流の発生を抑え、電流消費を低減する。そのため、各マスク回路において下位（ｍ−ｎ）ビットの表示データをマスクして、各ラッチに取り込まれる表示データを固定する。これにより、各レベルシフト回路の下位（ｍ−ｎ）ビットの入力信号を固定できる。ここで、ｎが１であることが望ましい。ｎが小さいほど、オペアンプの不要な駆動を省略できる。

図６及び図７に、図４の１出力当たりの回路の具体的な構成例を示す。

図６及び図７では、ソース線Ｓ_１を駆動する回路の構成例を示す。より具体的には、図６では、出力回路ＯＵＴ_１及び電圧選択回路ＤＡＣ_１の構成例を示す、図７では、レベルシフト回路Ｌ／Ｓ_１、ラッチＬＡＴ_１及びマスク回路ＭＡＳＫ_１の構成例を示す。ここでは、ソース線Ｓ_１を駆動する回路の構成例を示すが、他のソース線を駆動する回路の構成も同様である。また、以下では、電圧設定回路が、パワーセーブ駆動モードにおいて、６ビットの表示データの上位１（＝ｎ）ビット（最上位ビット）に対応した電圧をオペアンプの出力に設定するものとする。

出力回路ＯＵＴ_１のオペアンプＯＰＡＭＰ_１は、ボルテージフォロワ接続された演算増幅器である。オペアンプＯＰＡＭＰ_１の出力は、ソース線Ｓ_１と電気的に接続される。オペアンプＯＰＡＭＰ_１の入力には、電圧選択回路ＤＡＣ_１からの階調電圧が供給される。オペアンプＯＰＡＭＰ_１は、駆動モード信号ＭＯＤＥにより動作停止制御が行われ、動作を停止した場合、その出力をハイインピーダンス状態に設定する。このようなオペアンプＯＰＡＭＰ_１の構成は、公知であるためその説明を省略する。

出力回路ＯＵＴ_１の電圧設定回路ＶＳＥＴ_１は、スイッチ素子ＶＳＷ_１とインバータ回路ＩＮＶ_１とを含む。インバータ回路ＩＮＶ_１は、ｐ型（第１導電型）金属酸化膜半導体（Metal Oxide Semiconductor：以下ＭＯＳと略す）トランジスタｐＴｒと、ｎ型（第２導電型）ＭＯＳトランジスタｎＴｒとを含む。トランジスタｐＴｒのソースに高電位側電源電圧ＶＤＤＨＳが供給され、そのゲートに表示データの最上位ビットのデータＤ５の反転信号（又は最上位ビットのデータＤ５の反転データＸＤ５の信号）が供給される。トランジスタｎＴｒのソースに低電位側電源電圧ＶＳＳが供給され、そのゲートに表示データの最上位ビットＤ５の反転信号（又は表示データＸＤ５の信号）が供給される。トランジスタｐＴｒのドレインとトランジスタｎＴｒのドレインとが接続される。トランジスタｐＴｒ、ｎＴｒのドレインと、オペアンプＯＰＡＭＰ_１の出力との間に、スイッチ素子ＶＳＷ_１が挿入される。スイッチ素子ＶＳＷ_１は、駆動モード信号ＭＯＤＥに基づいてオンオフ制御される。より具体的には、駆動モード信号ＭＯＤＥに基づいて、スイッチ素子ＶＳＷ_１が導通状態になると、オペアンプＯＰＡＭＰ_１の出力がハイインピーダンス状態に設定され、スイッチ素子ＶＳＷ_１が非導通状態になると、オペアンプＯＰＡＭＰ_１がインピーダンス変換動作を開始してその出力を駆動する。

電圧選択回路ＤＡＣ_１には、表示データラッチ回路６０８からの表示データＤ０〜Ｄ５（その反転データＸＤ０〜ＸＤ５を含む）が入力される。また電圧選択回路ＤＡＣ_１は、基準電圧発生回路６６２からの階調電圧信号線ＧＶＬ０〜ＧＶＬ６３が接続される。階調電圧信号線ＧＶＬ０〜ＧＶＬ６３には、階調電圧Ｖ０〜Ｖ６３が供給される。そして、電圧選択回路ＤＡＣ_１は、表示データＤ０〜Ｄ５、ＸＤ０〜ＸＤ５に対応した階調電圧信号線を選択し、該信号線とオペアンプＯＰＡＭＰ_１の入力とを電気的に接続する。こうすることで、オペアンプＯＰＡＭＰ_１の入力に、電圧選択回路ＤＡＣ_１によって選択された階調電圧を供給できる。

ここで基準電圧発生回路６６２は、ガンマ補正抵抗を含む。ガンマ補正抵抗は、高電位側電源電圧ＶＤＤＨＳと低電位側電源電圧ＶＳＳとの間の電圧を抵抗分割した分割電圧Ｖｉ（０≦ｉ≦６３、ｉは整数）を階調電圧Ｖｉとして抵抗分割ノードＲＤＮｉに出力する。階調電圧信号線ＧＶＬｉには、階調電圧Ｖｉが供給される。

図７において、レベルシフト回路Ｌ／Ｓ_１は、第１〜第６（＝ｍ）のレベルシフタＬＳＴ_１〜ＬＳＴ_６を含む。各レベルシフタの入力信号の振幅は例えば１．８ボルトである。また高電位側電源電圧ＶＤＤＨＳと低電位側電源電圧ＶＳＳとの間の電圧は例えば５．０ボルトである。第１のレベルシフタＬＳＴ_１には、６ビットの表示データＤ５〜Ｄ０のうち最下位ビットのデータＤ０及びその反転データＸＤ０の信号が入力信号として供給される。第２のレベルシフタＬＳＴ_２には、６ビットの表示データＤ５〜Ｄ０のうち下位２ビット目のデータＤ１及びその反転データＸＤ１の信号が入力信号として供給される。同様に、第６のレベルシフタＬＳＴ_６には、６ビットの表示データＤ５〜Ｄ０のうち最上位ビットのデータＤ５及びその反転データＸＤ５の信号が入力信号として供給される。

第１〜第６のレベルシフタＬＳＴ_１〜ＬＳＴ_６の入力信号は、ラッチＬＡＴ_１に取り込まれている。このラッチＬＡＴ_１は、第１〜第６のＤ型フリップフロップＤＦＦ_１〜ＤＦＦ_６（第１〜第６のラッチ）を有し、各Ｄ型フリップフロップにはラッチクロックＬＣＫが供給される。

第１〜第６のＤ型フリップフロップＤＦＦ_１〜ＤＦＦ_６のうち第６のＤ型フリップフロップＤＦＦ_６のデータ入力端子には、表示データＲＡＭ６００から表示データの最上位ビットのデータＤ５の信号が入力される。第１〜第６のＤ型フリップフロップＤＦＦ_１〜ＤＦＦ_６のうち第１〜第５のＤ型フリップフロップＤＦＦ_１〜ＤＦＦ_５のデータ入力端子には、マスク回路ＭＡＳＫ_１によってマスク制御された表示データＲＡＭ６００からの表示データＤ４〜Ｄ０の信号が入力される。

マスク回路ＭＡＳＫ_１は、駆動モード信号ＭＯＤＥに基づいて、表示データＤ４〜Ｄ０のマスク制御を行う。より具体的には、駆動モード信号ＭＯＤＥによりパワーセーブ駆動モードが設定されているとき、マスク回路ＭＡＳＫ_１は表示データＤ４〜Ｄ０をマスクしてＬレベルに固定する。図７では、論理積演算回路を用いてＬレベルに固定しているが、論理和演算回路を用いてＨレベルに固定してもよい。

以下では、各レベルシフタの構成は同じであるため、第６のレベルシフタＬＳＴ_６の構成について説明する。第６のレベルシフタＬＳＴ_６では、ｐ型ＭＯＳトランジスタＰＴ１、ＰＴ２のソースに高電位側電源電圧ＶＤＤＨＳが供給される。ｐ型ＭＯＳトランジスタＰＴ１、ＰＴ２のドレインには、ｐ型ＭＯＳトランジスタＰＴ３、ＰＴ４のソースが接続される。ｐ型ＭＯＳトランジスタＰＴ３、ＰＴ４のドレインには、ｎ型ＭＯＳトランジスタＮＴ１、ＮＴ２のドレインが接続される。ｎ型ＭＯＳトランジスタＮＴ１、ＮＴ２のソースには、低電位側電源電圧ＶＳＳが供給される。ｐ型ＭＯＳトランジスタＰＴ１のゲートは、ｎ型ＭＯＳトランジスタＮＴ２のドレインに接続される。ｐ型ＭＯＳトランジスタＰＴ２のゲートは、ｎ型ＭＯＳトランジスタＮＴ１のドレインに接続される。ｐ型ＭＯＳトランジスタＰＴ３及びｎ型ＭＯＳトランジスタＮＴ１のゲートには、表示データの最上位ビットのデータＤ５の信号が供給される。ｐ型ＭＯＳトランジスタＰＴ４及びｎ型ＭＯＳトランジスタＮＴ２のゲートには、表示データの最上位ビットの反転データＸＤ５の信号が供給される。そして、ｎ型ＭＯＳトランジスタＮＴ２のドレイン電圧が、電圧レベル変換後の最上位ビットのデータＤ５の信号として電圧選択回路ＤＡＣ_１に対して出力される。またｎ型ＭＯＳトランジスタＮＴ１のドレイン電圧が、電圧レベル変換後の最上位ビットの反転データＸＤ５の信号として電圧選択回路ＤＡＣ_１に対して出力される。

このような構成において、表示データの最上位ビットのデータＤ５がＨレベルのとき、その反転データＸＤ５がＬレベルとなる。従って、ｎ型ＭＯＳトランジスタＮＴ１がオンとなり、ｐ型ＭＯＳトランジスタＰＴ３がオフとなる。そして、ｐ型ＭＯＳトランジスタＰＴ２がオンとなり、反転データＸＤ５の電圧レベル変換後の信号がほぼ低電位側電源電圧ＶＳＳとなる。また、ｎ型ＭＯＳトランジスタＮＴ２がオフし、ｐ型ＭＯＳトランジスタＰＴ４がオンする。そして、ｐ型ＭＯＳトランジスタＰＴ１がオフとなり、表示データの最上位ビットのデータＤ５の電圧レベル変換後の信号がほぼ高電位側電源電圧ＶＤＤＨＳとなる。

一方、表示データの最上位ビットのデータＤ５がＬレベルのとき、その反転データＸＤ５がＨレベルとなる。従って、ｎ型ＭＯＳトランジスタＮＴ２がオンとなり、ｐ型ＭＯＳトランジスタＰＴ４がオフとなる。そして、ｐ型ＭＯＳトランジスタＰＴ１がオンとなり、表示データの最上位ビットのデータＤ５の電圧レベル変換後の信号がほぼ低電位側電源電圧ＶＳＳとなる。また、ｎ型ＭＯＳトランジスタＮＴ１がオフし、ｐ型ＭＯＳトランジスタＰＴ３がオンする。そして、ｐ型ＭＯＳトランジスタＰＴ２がオフとなり、反転データＸＤ５の電圧レベル変換後の信号がほぼ高電位側電源電圧ＶＤＤＨＳとなる。

このような構成の第６のレベルシフタＬＳＴ_６は、表示データの最上位ビットのデータＤ５及びその反転データＸＤ５が固定されている状態では、ｎ型ＭＯＳトランジスタＮＴ１、ＮＴ３、ｐ型ＭＯＳトランジスタＰＴ３、ＰＴ４のゲート信号が固定され、貫通電流が生じず電流消費がない。ところが、表示データの最上位ビットのデータＤ５及びその反転データＸＤ５が変化するとき、ｐ型ＭＯＳトランジスタＰＴ１、ＰＴ３及びｎ型ＭＯＳトランジスタＮＴ１を経由する貫通電流と、ｐ型ＭＯＳトランジスタＰＴ２、ＰＴ４及びｎ型ＭＯＳトランジスタＮＴ３を経由する貫通電流とが発生する。このため、第６のレベルシフタＬＳＴ_６は、入力信号の変化時に貫通電流の発生により電力消費するということができる。

従って、駆動モード信号ＭＯＤＥにより通常駆動モードが設定されているときは、ラッチＬＡＴ_１の第１〜第６のＤ型フリップフロップＤＦＦ_１〜ＤＦＦ_６に、表示データＲＡＭ６００からの表示データの信号が取り込まれる。そして、第１〜第６のレベルシフタＬＳＴ_１〜ＬＳＴ_６の電圧レベル変換後の信号が、電圧選択回路ＤＡＣ_１に供給される。

一方、駆動モード信号ＭＯＤＥによりパワーセーブ駆動モードが設定されているときは、ラッチＬＡＴ_１の第１〜第５のＤ型フリップフロップＤＦＦ_１〜ＤＦＦ_５に取り込まれる信号がＬレベル又はＨレベルに固定されるため、第１〜第５のレベルシフタＬＳＴ_１〜ＬＳＴ_５の入力信号もまた変化せず、第１〜第５のレベルシフタＬＳＴ_１〜ＬＳＴ_５の電力消費がない。そして、第６のレベルシフタＬＳＴ_６の入力信号のみが変化し、表示データの最上位ビットのデータに基づくソース線への電圧設定に供される。より具体的には、電圧設定回路ＶＳＥＴ_１が、第（ｍ−ｎ＋１）〜第ｍ（図６及び図７では、ｍが６、ｎが１）のレベルシフタの出力信号に対応した電圧をオペアンプＯＰＡＭＰ_１の出力に設定する。このため、パワーセーブ駆動モードにおいて、レベルシフタにおける電圧レベル変換動作に伴う無駄な電力消費を削減できるようになる。

２．２ 第２の構成例
図８に、本実施形態の第２の構成例におけるソースドライバの要部の構成図を示す。図８において、図４と同一部分には同一符号を付し、適宜説明を省略する。

図８に示す第２の構成例が図４に示す第１の構成例と異なる点は、マスク回路ＭＡＳＫ_１〜ＭＡＳＫ_Ｎが省略されている点と、駆動モード信号ＭＯＤＥによりマスク制御されるラッチクロックがラッチＬＡＴ_１〜ＬＡＴ_Ｎに供給されている点である。

即ち、ラッチＬＡＴ_１〜ＬＡＴ_Ｎには、表示データＲＡＭ６００からの表示データがマスク回路によりマスク制御されることなく、そのまま供給される。また、ラッチＬＡＴ_１〜ＬＡＴ_Ｎの各ラッチには、ラッチクロックＬＣＫの他に駆動モード信号ＭＯＤＥにより該ラッチクロックＬＣＫをマスク制御したラッチクロックＬＣＫ１が供給される。従って、パワーセーブ駆動モードに設定されたとき、第１〜第ｍのラッチのうち第１〜第（ｍ−ｎ）のラッチのラッチクロックが固定されるということができる。

図９に、図８の１出力当たりの回路の具体的な構成例を示す。なお、出力回路及び電圧選択回路の構成は、図６に示す第１の構成例と同様であるため、その図示及び説明を省略する。また、図９において、図７と同一部分には同一符号を付し、適宜説明を省略する。

第２の構成例では、第６のＤ型フリップフロップＤＦＦ_６のクロック端子には、ラッチクロックＬＣＫが供給される。また第１〜第５のＤ型フリップフロップＤＦＦ１〜ＤＦＦ５のクロック端子には、駆動モード信号ＭＯＤＥによりラッチクロックＬＣＫをマスク制御したラッチクロックＬＣＫ１が供給される。より具体的には、駆動モード信号ＭＯＤＥによりパワーセーブ駆動モードが設定されているとき、ラッチクロックＬＣＫ１はＬレベルに固定される。図９では、論理積演算回路を用いてＬレベルに固定しているが、論理和演算回路を用いてＨレベルに固定してもよい。

従って、駆動モード信号ＭＯＤＥにより通常駆動モードが設定されているときは、ラッチクロックＬＣＫがマスクされないため、ラッチＬＡＴ_１の第１〜第６のＤ型フリップフロップＤＦＦ_１〜ＤＦＦ_６に、表示データＲＡＭ６００からの表示データの信号が取り込まれる。そして、第１〜第６のレベルシフタＬＳＴ_１〜ＬＳＴ_６の電圧レベル変換後の信号が、電圧選択回路ＤＡＣ_１に供給される。

一方、駆動モード信号ＭＯＤＥによりパワーセーブ駆動モードが設定されているときは、ラッチクロックＬＣＫ１がＬレベルに固定されるため、ラッチＬＡＴ_１の第１〜第５のＤ型フリップフロップＤＦＦ_１〜ＤＦＦ_５に新たな信号が取り込まれない。そのため、第１〜第５のレベルシフタＬＳＴ_１〜ＬＳＴ_５の入力信号もまた変化せず、第１〜第５のレベルシフタＬＳＴ_１〜ＬＳＴ_５の電力消費がない。そして、第６のレベルシフタＬＳＴ_６の入力信号のみが変化し、表示データの最上位ビットのデータに基づくソース線への電圧設定に供される。より具体的には、電圧設定回路ＶＳＥＴ_１が、第（ｍ−ｎ＋１）〜第ｍ（図６及び図７では、ｍが６、ｎが１）のレベルシフタの出力信号に対応した電圧をオペアンプＯＰＡＭＰ_１の出力に設定する。このため、パワーセーブ駆動モードにおいて、レベルシフタにおける電圧レベル変換動作に伴う無駄な電力消費を削減できるようになる。

２．３ 第３の構成例
図１０に、本実施形態の第３の構成例におけるソースドライバの要部の構成図を示す。図１０において、図４と同一部分には同一符号を付し、適宜説明を省略する。

図１０に示す第３の構成例が図４に示す第１の構成例と異なる点は、マスク回路ＭＡＳＫ_１〜ＭＡＳＫ_Ｎが省略されている点と、駆動モード信号ＭＯＤＥに基づいてレベルシフト回路Ｌ／Ｓ_１〜Ｌ／Ｓ_Ｎの高電位側電源電圧又は低電位側電源電圧の供給の停止制御が行われる点である。

即ち、ラッチＬＡＴ_１〜ＬＡＴ_Ｎには、表示データＲＡＭ６００からの表示データがマスク回路によりマスク制御されることなく、そのまま供給される。また、レベルシフト回路Ｌ／Ｓ_１〜Ｌ／Ｓ_Ｎについては、各レベルシフト回路を構成するレベルシフタの一部の高電位側電源電圧又は低電位側電源電圧の供給の停止制御が行われる。

図１１に、図１０の１出力当たりの回路の具体的な構成例を示す。なお、出力回路及び電圧選択回路の構成は、図６に示す第１の構成例と同様であるため、その図示及び説明を省略する。また、図１１において、図７と同一部分には同一符号を付し、適宜説明を省略する。

第３の構成例では、駆動モード信号ＭＯＤＥにより設定される駆動モードに関わらず、第６のレベルシフタＬＳＴ_６の高電位側電源電圧が供給される。また、第１〜第５のレベルシフタＬＳＴ_１〜ＬＳＴ_５の各レベルシフタでは、ｐ型ＭＯＳトランジスタＰＴ１、ＰＴ２のソースが、高電位側電源電圧ＶＤＤＨＳが供給される電源線と、スイッチ素子を介して接続される。即ち、第５のレベルシフタＬＳＴ_５のｐ型ＭＯＳトランジスタＰＴ１、ＰＴ２のソースが、高電位側電源電圧ＶＤＤＨＳが供給される電源線とスイッチ素子ＨＳＷ_５を介して接続される。第４のレベルシフタＬＳＴ_４のｐ型ＭＯＳトランジスタＰＴ１、ＰＴ２のソースが、高電位側電源電圧ＶＤＤＨＳが供給される電源線と、スイッチ素子ＨＳＷ_４を介して接続される。同様に第１のレベルシフタＬＳＴ_１のｐ型ＭＯＳトランジスタＰＴ１、ＰＴ２のソースが、高電位側電源電圧ＶＤＤＨＳが供給される電源線とスイッチ素子ＨＳＷ_１を介して接続される。

スイッチ素子ＨＳＷ_１〜ＨＳＷ_５は、駆動モード信号ＭＯＤＥにより通常駆動モードが設定されているときは導通状態（オン）となり、駆動モード信号ＭＯＤＥによりパワーセーブ駆動モードが設定されているときは非導通状態（オフ）となる。

従って、駆動モード信号ＭＯＤＥにより通常駆動モードが設定されているときは、第１〜第６のレベルシフタＬＳＴ_１〜ＬＳＴ_６に高電位側電源電圧が供給されるため、第１〜第６のレベルシフタＬＳＴ_１〜ＬＳＴ_６の電圧レベル変換後の信号が、電圧選択回路ＤＡＣ_１に供給される。

一方、駆動モード信号ＭＯＤＥによりパワーセーブ駆動モードが設定されているときは、第１〜第５のレベルシフタＬＳＴ_１〜ＬＳＴ_５の高電位側電源電圧の供給が停止される。従って、第１〜第５のレベルシフタＬＳＴ_１〜ＬＳＴ_５の電力消費がなくなる。即ち、パワーセーブ駆動モードに設定されたとき、第１〜第ｍのレベルシフタのうち第１〜第（ｍ−ｎ）のレベルシフタの高電位側電源電圧又は低電位側電源電圧の供給が停止されるということができる。

そして、第６のレベルシフタＬＳＴ_６の入力信号のみが変化し、表示データの最上位ビットのデータに基づくソース線への電圧設定に供される。より具体的には、電圧設定回路ＶＳＥＴ_１が、第（ｍ−ｎ＋１）〜第ｍ（図６及び図７では、ｍが６、ｎが１）のレベルシフタの出力信号に対応した電圧をオペアンプＯＰＡＭＰ_１の出力に設定する。このため、パワーセーブ駆動モードにおいて、レベルシフタにおける電圧レベル変換動作に伴う無駄な電力消費を削減できるようになる。

なお第３の構成では、スイッチ素子ＨＳＷ_１〜ＨＳＷ_５により第１〜第５のレベルシフタＬＳＴ_１〜ＬＳＴ_５の高電位側電源電圧の供給を停止できるようにしていたが、同様のスイッチ素子を設けて第１〜第５のレベルシフタＬＳＴ_１〜ＬＳＴ_５の低電位側電源電圧の供給を停止できるようにしてもよい。

３． 電子機器
図１２に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図１２において、図１と同一部分には同一符号を付し、適宜説明を省略する。

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットでコントローラ５４０に供給する。

携帯電話機９００は、液晶パネル５１２を含む。液晶パネル５１２は、ソースドライバ５２０及びゲートドライバ５３０によって駆動される。液晶パネル５１２は、複数のゲート線、複数のソース線、複数の画素を含む。

コントローラ５４０は、ソースドライバ５２０及びゲートドライバ５３０に接続され、ソースドライバ５２０に対してＲＧＢフォーマットの表示データを供給する。

電源回路５４２は、ソースドライバ５２０及びゲートドライバ５３０に接続され、各ドライバに対して、駆動用の電源電圧を供給する。

ホスト９４０は、コントローラ５４０に接続される。ホスト９４０は、コントローラ５４０を制御する。またホスト９４０は、アンテナ９６０を介して受信された表示データを、変復調部９５０で復調した後、コントローラ５４０に供給できる。コントローラ５４０は、この表示データに基づき、ソースドライバ５２０及びゲートドライバ５３０により液晶パネル５１２に表示させる。

ホスト９４０は、カメラモジュール９１０で生成された表示データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。

ホスト９４０は、操作入力部９７０からの操作情報に基づいて表示データの送受信処理、カメラモジュール９１０の撮像、液晶パネル５１２の表示処理を行う。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態のソースドライバを適用した電気光学装置を含む表示装置のブロック図。 図１のソースドライバの構成例のブロック図。 図１のゲートドライバの構成例のブロック図。 本実施形態の第１の構成例におけるソースドライバの要部の構成図。 駆動モード設定レジスタの説明図。 図４の１出力当たりの回路の具体的な構成例を示す図。 図４の１出力当たりの回路の具体的な構成例を示す図。 本実施形態の第２の構成例におけるソースドライバの要部の構成図。 図８の１出力当たりの回路の具体的な構成例を示す図。 本実施形態の第３の構成例におけるソースドライバの要部の構成図。 図１０の１出力当たりの回路の具体的な構成例を示す図。 本実施形態の電子機器の構成例のブロック図。

符号の説明

５１０ 液晶装置、 ５１２ 液晶パネル、 ５２０ ソースドライバ、
５３０ ゲートドライバ、 ５４０ コントローラ、 ５４２ 電源回路、
６００ 表示データＲＡＭ、 ６０２ ロウアドレス回路、
６０４ カラムアドレス回路、 ６０６ Ｉ／Ｏバッファ、
６０８ 表示データラッチ回路、 ６１０ ラインアドレス回路、
６２０ システムインタフェース回路、 ６２２ ＲＧＢインタフェース回路、
６２４ 制御ロジック、 ６３０ ゲートドライバ制御回路、
６４０ 表示タイミング発生回路、 ６４２ 発振回路、 ６５０ 駆動回路、
６６０ 内部電源回路、 ６６２ 基準電圧発生回路、
６９０ 駆動モード設定レジスタ、 ＣＬ_ＫＬ 液晶容量、 ＣＳ_ＫＬ 補助容量、
ＤＡＣ_１〜ＤＡＣ_Ｎ 電圧選択回路、 ＤＦＦ_１〜ＤＦＦ_６ Ｄ型フリップフロップ、
Ｇ_１〜Ｇ_Ｍ ゲート線、 ＨＳＷ_１〜ＨＳＷ_５、ＶＳＷ_１ スイッチ素子、
ＩＮＶ_１ インバータ回路、 ＬＡＴ_１〜ＬＡＴ_Ｎ ラッチ、
ＬＣＫ、ＬＣＫ１ ラッチクロック、
ＬＳＴ_１〜ＬＳＴ_６ 第１〜第６のレベルシフタ、
Ｌ／Ｓ_１〜Ｌ／Ｓ_Ｎ レベルシフト回路、 ＭＡＳＫ_１〜ＭＡＳＫ_Ｎ マスク回路、
ＭＯＤＥ 駆動モード信号、 ＯＰＡＭＰ_１ オペアンプ、
ＯＵＴ_１〜ＯＵＴ_Ｎ 出力回路、 ＰＥ_ＫＬ 画素電極、 Ｓ_１〜Ｓ_Ｎ ソース線、
ＴＦＴ_ＫＬ 薄膜トランジスタ、 ＶＣＯＭ 対向電極、
ＶＤＤＨＳ 高電位側電源電圧、 ＶＳＥＴ_１ 電圧設定回路、
ＶＳＳ 低電位側電源電圧

Claims (7)

1. 電気光学装置のソース線を駆動するためのソースドライバであって、
   第１の駆動モード又は第２の駆動モードに設定するための駆動モード設定レジスタと、
   ｍ（ｍは２以上の整数）ビットの表示データに基づいて前記ソース線を駆動するオペアンプと、
   第１の電圧又は第２の電圧を出力する電圧設定回路と、を含み、
   前記第１の駆動モードの場合には、前記オペアンプがｍビットの表示データに対応した階調電圧を出力し、
   前記第２の駆動モードの場合には、前記オペアンプの出力がハイインピーダンス状態に設定され、前記電圧設定回路が前記表示データの上位ｎ（ｎ＜ｍ、ｎは整数）ビットのデータに対応した前記第１の電圧又は前記第２の電圧を前記ソース線に出力することを特徴とするソースドライバ。
2. 請求項１において、
   各レベルシフタが、ｍビットの表示データの各ビットの信号の振幅を変換する第１〜第ｍのレベルシフタを含むことを特徴とするソースドライバ。
3. 請求項２において、
   前記第１〜第ｍのレベルシフタの出力信号に対応して、２^ｍ種類の階調電圧の中の１つの階調電圧を選択する電圧選択回路を含み、
   前記オペアンプが、
   前記電圧選択回路によって選択された階調電圧に基づいて前記ソース線を駆動することを特徴とするソースドライバ。
4. 請求項２又は３において、
   前記電圧設定回路が、
   前記第（ｍ−ｎ＋１）〜第ｍのレベルシフタの出力信号に対応した電圧を前記オペアンプの出力に設定することを特徴とするソースドライバ。
5. 請求項１乃至４のいずれかにおいて、
   ｎが１であることを特徴とするソースドライバ。
6. 複数のソース線と、
   複数のゲート線と、
   前記複数のゲート線の１つ及び前記複数のソース線の１つにより特定される画素と、
   前記複数のゲート線を走査するゲートドライバと、
   前記複数のソース線の各ソース線を駆動する請求項１乃至５のいずれか記載のソースドライバとを含むことを特徴とする電気光学装置。
7. 請求項６記載の電気光学装置を含むことを特徴とする電子機器。

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