JP4371038B2 - データドライバ、電気光学装置、電子機器及び駆動方法 - Google Patents

Description

本発明は、データドライバ、電気光学装置、電子機器及び駆動方法に関する。

携帯電話機等の携帯型の電子機器の表示部に、低消費電力化を目的として、液晶表示パネルに代表される電気光学装置が採用されることが多い。この電気光学装置を駆動するドライバは、表示画像に対応した表示データを記憶するメモリを内蔵することで、より一層の低消費電力化を実現できる。その一方で、メモリを内蔵することでドライバのチップサイズが大きくなり、製造コストが高くなる。そのため、ドライバには、電気光学装置の画面サイズに対応した最小限の容量のメモリを内蔵させ、低消費電力化を図る一方で、製造コストの上昇を最小限に抑えるようにしている。

また、ドライバが内蔵するメモリの容量は、電気光学装置の画面サイズのみならず表示画像の色数に応じて決まる。メモリの容量を小さくしたい場合は、１ドット当たりの表示データのビット数を減らして階調数（色数）を減らす必要がある。

ところが、最近の電気光学装置には多彩な階調表示が要求されており、電気光学装置を駆動するドライバは、内蔵するメモリの容量を最小限に抑えると共に、多彩な階調表現が実現できることが望まれる。

このようなドライバとして、例えば誤差拡散処理コントローラを設け、該誤差拡散処理コントローラにより原画像の表示データを減色処理し、減色処理後の表示データを、ドライバが内蔵するメモリに保持させることが考えられる。減色処理を行うことで、空間的に階調を分散させることができ、単純に表示データの下位ビットを切り落とす場合に比べて、輪郭線が目立たない画像を表現できるようになる。しかも、減色処理後の表示データの容量は、原画像の表示データの容量よりも少なくできるため、画質をそれ程劣化させることなく、ドライバの低消費電力化及び低コスト化を実現できる。
特開２００２−２５１１７３号公報

しかしながら、従来のドライバでは、原画像と減色処理後の表示データに基づく表示画像とを比較すると、画質の劣化を避けることができないという問題がある。特に電気光学装置の画面サイズが大きくなると、この画質の劣化が目立つ傾向にあり、できるだけ画質の劣化を抑えることが望まれる。

また、近年、低消費電力化を実現した電子機器の種類が多岐にわたっている。従って、電子機器に応じて、表示部として搭載される電気光学装置の画面サイズも多岐にわたっている。例えば、液晶表示パネルを例に挙げると、ＱＶＧＡ（Quarter Video Graphics Array）サイズ、ＨＶＧＡ（Half VGA）サイズやＶＧＡサイズ等がある。

ところが、従来のドライバでは、電気光学装置の画面サイズとドライバが内蔵するメモリの容量とが１対１に対応付けられていたため、１つのドライバを２種類以上の異なる画面サイズの電気光学装置を駆動することができなかった。そして、上述のように減色処理によってメモリの容量を抑えて、より大きな画面サイズの表示データをメモリに保持させるようにしたとしても、画質の劣化を抑えることができない。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、画質を劣化させることなく、２種類以上の異なる画面サイズの電気光学装置を駆動できるデータドライバ、電気光学装置、電子機器及び駆動方法を提供することにある。

上記課題を解決するために本発明は、
電気光学装置の複数のデータ線の各データ線を、（ｉ＋ｊ）（ｉ、ｊは自然数）ビットの表示データに基づいて駆動するためのデータドライバであって、
１ドット当たり前記表示データのうちｊビットのデータを予め保持データとして保持するメモリと、
前記表示データに基づいて前記データ線を駆動する駆動部とを含み、
前記駆動部が、
前記データドライバに供給される１ドット当たりｉビットの入力データと前記メモリから読み出された前記保持データとにより生成される（ｉ＋ｊ）ビットの表示データに基づいて、前記データ線を駆動するデータドライバに関係する。

本発明においては、保持データを保持するメモリの容量が１ドット当たりｊビットである。そして、ドット毎に該保持データとデータドライバに供給されるｉビットの入力データとをビット結合することにより（ｉ＋ｊ）ビットの表示データを生成する。

従って、本発明によれば、データドライバが内蔵するメモリが１ドット当たりｊビットしか保持できない場合であっても、（ｉ＋ｊ）ビットの表示データに基づいて各データ線を駆動できる。そのため、階調数を削減することなく、内蔵するメモリの容量より大きな容量を必要とする画面サイズを有する電気光学装置を駆動できるようになる。

そして、１画面分の表示データを転送する場合に比べて、該表示データの一部をメモリに保持させることができるので、データ転送量を削減して低消費電力化を実現できるようになる上、メモリの容量を小さくしてデータドライバの製造コストを下げることも可能となる。

また本発明に係るデータドライバでは、
前記保持データのビット数が指定される保持データビット数設定レジスタを含み、
前記保持データビット数設定レジスタの設定値に応じて、前記入力データと前記保持データとをビット結合することにより１ドット当たり（ｉ＋ｊ）ビットの前記表示データを生成することができる。

本発明によれば、より多くの種類の画面サイズの電気光学装置を、１つのデータドライバで駆動できるようになる。

また本発明に係るデータドライバでは、
前記メモリから前記保持データを読み出すためのラインアドレスを、少なくとも２水平走査期間を周期として更新しながら生成するラインアドレス生成回路を含み、
前記ラインアドレスに基づいて、前記メモリから少なくとも２ドット分の前記保持データを読み出し、
前記保持データビット数設定レジスタの設定値に応じて、該２ドット分の前記保持データの一部と前記入力データとをビット結合することにより（ｉ＋ｊ）ビットの前記表示データを生成することができる。

また本発明に係るデータドライバでは、
前記保持データが、
前記表示データの（ｉ＋ｊ）ビットのうち最下位ビットを含む下位ｊビットのデータであり、
前記入力データが、
前記表示データの（ｉ＋ｊ）ビットのうち最上位ビットを含む上位ｉビットのデータであってもよい。

本発明によれば、表示データの上位ビットのデータの変化が少ない自然画像を表示させる場合に、データ転送に伴う電力消費を更に削減できるようになるので、より一層の低消費電力化を図ることができるようになる。

また本発明に係るデータドライバでは、
前記保持データが、
前記表示データの（ｉ＋ｊ）ビットのうち最上位ビットを含む上位ｊビットのデータであり、
前記入力データが、
前記表示データの（ｉ＋ｊ）ビットのうち最下位ビットを含む下位ｉビットのデータであってもよい。

本発明によれば、データ転送量の削減により、消費電力を削減できる効果を有する。

また本発明に係るデータドライバでは、
静止画を表示させる場合には、前記駆動部が、前記入力データと前記保持データとにより生成される表示データに基づいて前記データ線を駆動し、
動画を表示させる場合には、前記保持データに関わらず、（ｉ＋ｊ）ビットの入力データを受け付け、該入力データを前記表示データとして、前記駆動部が、該表示データに基づいて前記データ線を駆動することができる。

本発明によれば、上述のように低消費電力で静止画像を表示させると共に、動画表示が可能なデータドライバを提供できるようになる。

また本発明に係るデータドライバでは、
２^{（ｉ＋ｊ）}種類の基準電圧を発生する基準電圧発生回路と、
前記入力データと前記保持データとにより生成される（ｉ＋ｊ）ビットの表示データに基づいて、前記２^{（ｉ＋ｊ）}種類の基準電圧の中から１つの基準電圧をデータ電圧として選択する電圧選択回路とを含み、
前記駆動部が、
前記データ電圧に基づいて前記データ線を駆動することができる。

また本発明は、
複数の走査線と、
複数のデータ線と、
前記複数の走査線の１つと前記複数のデータ線の１つとにより特定される画素電極と、
前記複数の走査線を走査する走査ドライバと、
前記複数のデータ線のそれぞれを駆動する上記のいずれか記載のデータドライバとを含む電気光学装置に関係する。

また本発明は、
複数の走査線と、
複数のデータ線と、
前記複数の走査線の１つと前記複数のデータ線の１つとにより特定される画素電極と、
前記複数の走査線を走査する走査ドライバと、
前記複数のデータ線のそれぞれを駆動する上記のいずれか記載のデータドライバと、
前記データドライバに表示データを供給する処理部とを含み、
前記処理部が、
（ｉ＋ｊ）ビットの表示データのうちｊビットを前記データドライバのメモリに設定した後、前記（ｉ＋ｊ）ビットの表示データのうちｉビットのデータを前記データドライバに供給する電気光学装置に関係する。

本発明によれば、画質を劣化させることなく、２種類以上の異なる画面サイズの電気光学装置を駆動できるデータドライバを含む電気光学装置を提供できる。

また本発明は、上記のいずれか記載のデータドライバを含む電子機器に関係する。

また本発明は、上記記載の電気光学装置を含む電子機器に関係する。

本発明によれば、画質を劣化させることなく、２種類以上の異なる画面サイズの電気光学装置を駆動できるデータドライバを含む電子機器を提供できる。

また本発明は、
電気光学装置の複数のデータ線の各データ線を、（ｉ＋ｊ）（ｉ、ｊは自然数）ビットの表示データに基づいて駆動するための駆動方法であって、
前記表示データのうちｊビットのデータを予め保持データとしてメモリに設定し、
ｉビットの入力データを受け付け、
前記入力データと前記保持データとにより（ｉ＋ｊ）ビットの表示データを生成し、
前記表示データに基づいて前記データ線を駆動する駆動方法に関係する。

また本発明に係る駆動方法では、
前記メモリから、少なくとも２水平走査期間を周期として少なくとも２ドット分の前記保持データを読み出し、
該２ドット分の前記保持データの一部と前記入力データとをビット結合することにより１ドット当たり（ｉ＋ｊ）ビットの前記表示データを生成することができる。

また本発明に係る駆動方法では、
前記保持データが、
前記表示データの（ｉ＋ｊ）ビットのうち最下位ビットを含む下位ｊビットのデータであり、
前記入力データが、
前記表示データの（ｉ＋ｊ）ビットのうち最上位ビットを含む上位ｉビットのデータであってもよい。

また本発明に係る駆動方法では、
前記保持データが、
前記表示データの（ｉ＋ｊ）ビットのうち最上位ビットを含む上位ｊビットのデータであり、
前記入力データが、
前記表示データの（ｉ＋ｊ）ビットのうち最下位ビットを含む下位ｉビットのデータであってもよい。

また本発明に係る駆動方法では、
静止画を表示させる場合には、前記入力データと前記保持データとにより生成される表示データに基づいて前記データ線を駆動し、
動画を表示させる場合には、前記保持データに関わらず、（ｉ＋ｊ）ビットの前記入力データを受け付け、該入力データを前記表示データとして、該表示データに基づいて前記データ線を駆動することができる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 電気光学装置
図１に、本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す。なお図１では、電気光学装置としてアクティブマトリクス型の液晶表示パネルが採用された液晶表示装置について説明するが、パッシブマトリクス型の液晶表示パネルが採用された液晶表示装置であってもよい。また本発明に係る電気光学装置として液晶表示パネルに限定されるものではない。

液晶表示装置１０は、液晶表示パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。液晶表示パネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる走査線（ゲートライン）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるデータ線（ソースライン）ＤＬ１〜ＤＬＮ（Ｎは２以上の整数）とが配置されている。また、走査線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とデータ線ＤＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。

ＴＦＴ２２ｍｎのゲートは、走査線ＧＬｎに接続されている。ＴＦＴ２２ｍｎのソースは、データ線ＤＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶（広義には電気光学物質）が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。

このような液晶表示パネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学物質としての液晶を封入させることで形成される。

液晶表示装置１０は、データドライバ３０を含む。データドライバ３０は、表示データ（階調データ）に基づいて、液晶表示パネル２０のデータ線ＤＬ１〜ＤＬＮを駆動する。

液晶表示装置１０は、走査ドライバ（狭義にはゲートドライバ）３２を含むことができる。走査ドライバ３２は、一垂直走査期間内に、液晶表示パネル２０の走査線ＧＬ１〜ＧＬＭを順次駆動（走査）する。

液晶表示装置１０は、電源回路１００を含む。電源回路１００は、データ線の駆動に必要な電圧を生成し、これらをデータドライバ３０に対して供給する。電源回路１００は、例えばデータドライバ３０のデータ線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、データドライバ３０のロジック部の電圧を生成する。また電源回路１００は、走査線の走査に必要な電圧を生成し、これを走査ドライバ３２に対して供給する。

更に電源回路１００は、対向電極電圧供給回路を含み、該対向電極電圧供給回路が対向電極電圧Ｖｃｏｍを生成する。即ち電源回路１００は、データドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、液晶表示パネル２０の対向電極に出力する。

液晶表示装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央演算処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、データドライバ３０、走査ドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、データドライバ３０及び走査ドライバ３２に対し、動作モードの設定、極性反転駆動の設定、極性反転タイミングの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。表示コントローラ３８又はホストは、広義には処理部ということができる。

なお図１では、液晶表示装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶表示装置１０の外部に設けて構成するようにしてもよい。或いは、液晶表示装置１０に、ホストを含めるように構成することも可能である。

また、データドライバ３０は、走査ドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。

更にまた、データドライバ３０、走査ドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部を液晶表示パネル２０上に形成してもよい。例えば図２では、液晶表示パネル２０上に、データドライバ３０及び走査ドライバ３２が形成されている。このように液晶表示パネル２０は、複数の走査線と、複数のデータ線と、複数の走査線の１つと複数のデータ線の１つとにより特定される画素（画素電極）と、複数の走査線を走査する走査ドライバと、複数のデータ線を駆動するデータドライバとを含むように構成することができる。液晶表示パネル２０の画素形成領域８０に、複数の画素が形成されている。

２． 走査ドライバ
図３に、図１の走査ドライバ３２の構成例を示す。

走査ドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。

シフトレジスタ４０は、各走査線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。

レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、液晶表示パネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。

出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングして走査線に出力し、走査線を駆動する。

３． データドライバ
図４に、図１のデータドライバ３０の構成例のブロック図を示す。

このデータドライバ３０は、メモリ２００と、駆動部２１０とを含み、データ線ＤＬ１〜ＤＬＮのそれぞれを、（ｉ＋ｊ）（ｉ、ｊは自然数）ビットの表示データに基づいて駆動する。メモリ２００は、（ｉ＋ｊ）ビットの表示データのうちｊビットのデータを予め保持データとして保持する。そして、例えば外部からデータドライバ３０に供給されるｉビットの入力データとメモリ２００から読み出された保持データとにより（ｉ＋ｊ）ビットの表示データを生成し、駆動部２１０は、この（ｉ＋ｊ）ビットの表示データに基づいて、各データ線を駆動する。

一般的に、データドライバが内蔵するメモリは、駆動対象の液晶表示パネルの１画面分の表示データを保持できるようになっている。従って、走査ライン数（走査線の本数）をＭ、データ線の本数をＮ、１ドット当たり表示データのビット数を（ｉ＋ｊ）とすると、データドライバが内蔵するメモリには、（ｉ＋ｊ）×Ｎ×Ｍビットの容量が必要となる。これに対して、図４のデータドライバ３０では、メモリ２００がｊ×Ｎ×Ｍビットの容量で済むにも関わらず、１ドット当たりに階調数を同じにすることができる。即ち、画質の劣化を防止すると共に、低消費電力且つ低コストのデータドライバ３０を提供できる。

更にデータドライバ３０は、保持データビット数設定レジスタを含み、メモリ２００に保持される保持データのビット数を指定できるようになっている。そして、保持データビット数設定レジスタの設定値に応じて、入力データと保持データとをビット結合することにより１ドット当たり（ｉ＋ｊ）ビットの表示データを生成できる。こうすることで、メモリ２００の容量が固定されていても、液晶表示パネル２０の画面サイズに応じて、（ｉ＋ｊ）ビットの表示データの一部のみを保持データとしてメモリ２００に保持させることができる。

例えば、メモリ２００がＱＶＧＡサイズの液晶表示パネル２０の一画面分を表示させるための表示データを保持できる場合を考える。この場合に、メモリ２００に１ドット当たりの表示データの一部のみをメモリ２００に保持させることで、階調数を削減することなく、ＨＶＧＡサイズやＶＧＡサイズの液晶表示パネル２０を駆動できる。

このようなデータドライバ３０は、静止画を表示させる場合には、駆動部２１０が、入力データと保持データとにより生成される表示データに基づいてデータ線を駆動し、動画を表示させる場合には、保持データに関わらず、（ｉ＋ｊ）ビットの入力データを受け付け、該入力データを表示データとして、駆動部２１０が、該表示データに基づいてデータ線を駆動することが望ましい。

静止画像の場合、１画面の走査分の表示データを固定的に用いることができるので、メモリ２００には予め１ドット分の表示データのうちｊビットのデータのみを保持データとして保持させる。従って、表示コントローラ３８は、ｉビットの表示データのみをデータドライバ３０に供給すればよい。

一方、動画像の場合には、静止画像と異なり、表示データを所定の周期で変更する必要があるため、メモリ２００に保持させた保持データを用いずに、表示コントローラ３８が供給した表示データをそのまま用いればよい。

こうすることで、静止画像の場合には、表示コントローラ３８が供給すべき表示データの転送量を削減し、その分だけ消費電力を削減できるようになる。その一方で、表示コントローラ３８に接続される信号線を変更することなく、そのまま動画像を表示できるデータドライバを提供できる。そして、静止画像の場合も動画像の場合も、階調数を削減する必要がないため画質を劣化させずに済む。

なお、保持データが、表示データの（ｉ＋ｊ）ビットのうち最下位ビットを含む下位ｊビットのデータであり、入力データが、表示データの（ｉ＋ｊ）ビットのうち最上位ビットを含む上位ｉビットのデータであることが望ましい。特に静止画像を表示させる場合には、表示コントローラ３８が供給する表示データの上位ｉビットのデータが、下位ｊビットに比べてデータが変化する周波数が低いため、供給すべきデータが変化するたびに消費されるデータの駆動に伴う電力消費を削減できるようになる。

また保持データが、表示データの（ｉ＋ｊ）ビットのうち最上位ビットを含む上位ｊビットのデータであり、入力データが、表示データの（ｉ＋ｊ）ビットのうち最下位ビットを含む下位ｉビットのデータであってもよい。この場合でも、上述のように表示コントローラ３８が供給すべきデータの転送量を削減できるため、消費電力の削減に寄与できる。

以下では、このような図４に示すデータドライバ３０の構成例について説明する。

図４において、データドライバ３０は、メモリ２００及び駆動部２１０の他に、ラインバッファ２２０、ラインラッチ２３０を含む。

ラインバッファ２２０には、表示コントローラ３８から供給されるデータが一旦、格納される。このデータは、静止画像を表示させるためのｉビットの表示データ、メモリ２００に書き込むためのｊビットの表示データ、或いは動画像を表示させるための（ｉ＋ｊ）ビットの表示データである。例えば、メモリ２００に保持データを予め保持させて静止画像を表示させる場合、表示コントローラ３８が（ｉ＋ｊ）ビットの表示データをそのままデータドライバ３０に出力し、データドライバ３０が表示コントローラ３８からの（ｉ＋ｊ）ビットの表示データのうちｊビットの表示データを受け付けないようにする。こうすることで、表示コントローラ３８に付加的な機能を設けなくても、従来の機能の表示コントローラを用いることができる。

データドライバ３０には、画素単位（又は１ドット単位）でシリアルに表示データが入力される。この表示データは、ドットクロック信号ＤＣＬＫに同期して入力される。ラインバッファ２２０には、少なくとも一水平走査に必要な表示データが取り込まれる。

ラインラッチ２３０は、ラインバッファ２２０に取り込まれた表示データを、水平同期信号ＨＳＹＮＣの変化タイミングでラッチする。

更にデータドライバ３０は、モード設定レジスタ２４０を含む。このモード設定レジスタ２４０の設定値は、表示コントローラ３８又は図示しないホストにより設定されるようになっている。

図５に、図４のモード設定レジスタ２４０の構成例の概要を示す。

モード設定レジスタ２４０は、保持データビット数設定レジスタとしてのパネルサイズ設定レジスタ２４２、上位ビット／下位ビット設定レジスタ２４４、イネーブルレジスタ２４６を含む。

パネルサイズ設定レジスタ２４２には、データドライバ３０の駆動対象である液晶表示パネル２０の画面サイズを指定するための設定値が設定される。この設定値に応じて、メモリ２００の１ドット当たりの保持データのビット数ｊが変更される。

本実施形態におけるデータドライバ３０のメモリ２００は、図６に示すＱＶＧＡサイズの１画面分の表示データを保持できる容量を有しているものとする。そして、本実施形態では、パネルサイズ設定レジスタ２４２に、ＱＶＧＡサイズ、ＨＶＧＡサイズ、ＶＧＡサイズのいずれかを指定できるものとする。

パネルサイズ設定レジスタ２４２によりＱＶＧＡサイズが指定されたとき、QVGA_MODEをＨレベル、HVGA_MODE及びVGA_MODをＬレベルとして出力する。パネルサイズ設定レジスタ２４２によりＨＶＧＡサイズが指定されたとき、HVGA_MODEがＨレベル、QVGA_MODE及びVGA_MODEがＬレベルとなる。パネルサイズ設定レジスタ２４２によりＶＧＡサイズが指定されたとき、VGA_MODEがＨレベル、QVGA_MODE及びHVGA_MODEがＬレベルとなる。

また上位ビット／下位ビット設定レジスタ２４４には、１ドット当たり（ｉ＋ｊ）ビットの表示データのうち、メモリ２００に保持させるビット数ｊを、最上位ビットを含む上位ビット側にするか、最下位ビットを含む下位ビット側にするかを指定するための設定値が設定される。メモリ２００に保持される表示データの上位ビット側を保持させる場合、UPPERがＨレベル、LOWERがＬレベルとなる。メモリ２００に保持される表示データの下位ビット側を保持させる場合、UPPERがＬレベル、LOWERがＨレベルとなる。

イネーブルレジスタ２４６には、ｉビットの入力データとｊビットの保持データとをビット結合して１ドット当たり（ｉ＋ｊ）ビットの表示データをするか、１ドット当たり（ｉ＋ｊ）ビットの入力データを表示データとするかを指定するための設定値が設定される。保持データを用いる場合、SDENがＨレベルとなり、保持データを無視する場合、SDENがＬレベルとなる。

ところで図６に示すように、ＱＶＧＡサイズは３２０画素×２４０走査ラインであるのに対し、ＨＶＧＡサイズは３２０画素×４８０走査ライン、ＶＧＡサイズでは６４０画素×４８０走査ラインである。即ち、ＨＶＧＡサイズはＱＶＧＡサイズの２倍の大きさを有し、ＶＧＡサイズはＱＶＧＡサイズの４倍の大きさを有する。

従って、ＱＶＧＡサイズの容量を有するメモリ２００に、ＨＶＧＡサイズの画面を表示させる表示データを保持させる場合、保持できるビット数は１ドット当たり２分の１となる。また、このメモリ２００に、ＶＧＡサイズの画面を表示させる表示データを保持させる場合、保持できるビット数は１ドット当たり４分の１となる。

そのため、データドライバ３０では、図４に示すように、データ入替回路２５０を含む。データ入替回路２５０は、パネルサイズ設定レジスタ２４２の設定値に応じて、ラインラッチ２３０からのデータをメモリ２００に保持させるために、データを入れ替える処理を行う。より具体的には、データ入替回路２５０は、パネルサイズ設定レジスタ２４２及び上位ビット／下位ビット設定レジスタ２４４の設定値に応じて、データを入れ替える処理を行うことができる。

例えば、１ドット当たりの表示データのビット数（ｉ＋ｊ）を８、ｉ、ｊをそれぞれ４とする。QVGA_MODEがＨレベルの場合、ラインラッチ２３０にラッチされた１ドット当たりの表示データを、８ビットのままメモリ２００に出力する処理を行う。HVGA_MODEがＨレベルの場合、ラインラッチ２３０にラッチされ走査方向（水平走査方向）に隣接する２ドット分の表示データの上位４ビット又は下位４ビット同士をビット結合して、８ビットのデータとしてメモリ２００に出力する処理を行う。VGA_MODEがＨレベルの場合、ラインラッチ２３０にラッチされ走査方向に隣接する４ドット分の表示データの上位２ビット又は下位２ビット同士をビット結合して、８ビットのデータとしてメモリ２００に出力する処理を行う。

またデータドライバ３０は、メモリ制御回路２６０を含む。メモリ制御回路２６０は、データ入替回路２５０が出力したデータを保持データとして書き込むアドレスを特定する。

このメモリ制御回路２６０は、ラインアドレス生成回路２６２を含む。ラインアドレス生成回路２６２は、メモリ２００から読み出される保持データを特定するためのラインアドレスを生成する。より具体的には、ラインアドレス生成回路２６２は、パネルサイズ設定レジスタ２４２の設定値に対応した水平走査期間数分の期間を周期として、ラインアドレスを更新しながら該ラインアドレスを生成する。更に具体的には、ラインアドレス生成回路２６２は、パネルサイズ設定レジスタ２４２及び上位ビット／下位ビット設定レジスタ２４４の設定値に対応した水平走査期間数分の期間を周期として、ラインアドレスを更新しながら該ラインアドレスを生成することができる。

図４では、メモリ２００がＱＶＧＡサイズに対応しているため、１ラインアドレスを指定する毎に、１ドット当たり８ビットの表示データが読み出される。そのため、QVGA_MODEがＨレベルの場合には、読み出した８ビットの表示データをそのまま用いることができる。またHVGA_MODEがＨレベルの場合には、読み出した８ビットの表示データは、隣接する２ドット分の表示データである。更にVGA_MODEがＨレベルの場合には、読み出した８ビットの表示データは、隣接する４ドット分の表示データである。従って、ラインアドレスを更新する場合、HVGA_MODEがＨレベルの場合には２水平走査周期毎に更新し、VGA_MODEがＨレベルの場合には４水平走査周期毎に更新し、各水平走査期間では読み出された各ドットのデータを、表示データの一部として用いられる。

こうして、１ラインアドレスを指定する毎に読み出された保持データは、その一部が取り出されて入力データとビット結合されて、結果的に８ビットの表示データとしてデータ線の駆動に供されることになる。

そのためデータドライバ３０は、更にデータ補完回路２７０を含む。データ補完回路２７０は、ラインラッチ２３０からの４（＝ｉ）ビットのデータを入力データとし、該入力データと上述のようにメモリ２００から読み出された保持データの一部とをビット結合する。この入力データは、データ入替回路２５０及びメモリ２００をバイパスしてデータ補完回路２７０に供給される。このように、ラインラッチ２３０からの４ビットの入力データに対応した４ビットの保持データがメモリ２００から読み出され、原画像の８ビットの表示データとして生成されるようになっている。

こうして、データ補完回路２７０は、パネルサイズ設定レジスタ２４２の設定値に応じて、入力データと保持データとをビット結合することにより８ビットの表示データを生成する。より具体的には、データ補完回路２７０は、パネルサイズ設定レジスタ２４２及び上位ビット／下位ビット設定レジスタ２４４の設定値に応じて、入力データと保持データとをビット結合することにより８ビットの表示データを生成することができる。

以上のように、ラインアドレス生成回路２６２は、QVGA_MODEがＨレベルのとき、メモリ２００から保持データを読み出すためのラインアドレスを、１水平走査期間を周期として更新する。一方、ラインアドレス生成回路２６２は、HVGA_MODE又はVGA_MODEがＨレベルのとき、このラインアドレスを、２水平走査期間又は４水平走査期間を周期として更新する。

即ち、ラインアドレス生成回路２６２は、少なくとも２水平走査期間を周期として更新しながら生成することができる。この場合、このラインアドレスに基づいて、メモリ２００から少なくとも２ドット分の保持データを読み出し、パネルサイズ設定レジスタ２４２（保持データビット数設定レジスタ）の設定値に応じて、該２ドット分の保持データの一部と入力データとをビット結合することにより（ｉ＋ｊ）ビットの前記表示データを生成することができる。

更にデータドライバ３０は、基準電圧発生回路２８０、ＤＡＣ（Digital/Analog Converter）（広義には、電圧選択回路）２９０を含む。

基準電圧発生回路２８０は、各基準電圧が８ビットの各表示データに対応する複数の基準電圧を生成する。より具体的には、基準電圧発生回路２８０は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各基準電圧が、８ビットの各表示データに対応する複数の基準電圧Ｖ０〜Ｖ２５５を生成する。

ＤＡＣ２９０は、データ補完回路２７０によって生成された８ビットの表示データに対応したデータ電圧を、出力線ごとに生成する。より具体的には、ＤＡＣ２９０は、基準電圧発生回路２８０によって生成された複数の基準電圧Ｖ０〜Ｖ２５５の中から、データ補完回路２７０から出力された１出力線分の表示データに対応した基準電圧を選択し、選択した基準電圧をデータ電圧として出力する。即ち、ＤＡＣ２９０は、２^{（ｉ＋ｊ）}種類の基準電圧の中から各表示データに対応した基準電圧を選択し、データ電圧として出力する。

駆動部２１０は、各出力線が液晶表示パネル２０の各データ線に接続される複数の出力線を駆動する。より具体的には、駆動部２１０は、ＤＡＣ２９０によって出力線毎に生成されたデータ電圧に基づいて、各出力線を駆動する。即ち、駆動部２１０は、表示データに基づいて選択された基準電圧をデータ電圧として、該データ電圧に基づいてデータ線を駆動する。駆動部２１０は、出力線毎に設けられたボルテージフォロワ接続された演算増幅器を有し、該演算増幅器がＤＡＣ２９０からのデータ電圧に基づいて各出力線を駆動する。

３．１ パネルサイズに応じた動作
図７に、本実施形態のデータドライバ３０がＱＶＧＡサイズの液晶表示パネルを駆動するときの動作の説明図を示す。

パネルサイズ設定レジスタ２４２によりQVGA_MODEがＨレベルに設定された場合、表示コントローラ３８から、１ドット当たり８ビットの表示データＤ_ＱＶＧＡが順次ラインバッファ２２０に取り込まれる。そして、ラインラッチ２３０に取り込まれた８ビットの表示データＤ_ＱＶＧＡが、そのままメモリ２００の所定の書き込み領域に書き込まれる（ＷＩ１）。そして、表示用のタイミングに合わせて指定されたラインアドレスに基づいて、該表示データＤ_ＱＶＧＡが読み出され（ＲＯ１）、表示データＤ_ＱＶＧＡに対応したデータ電圧が生成される。

図８に、本実施形態のデータドライバ３０がＨＶＧＡサイズの液晶表示パネルを駆動するときの第１の動作の説明図を示す。図８では、UPPERがＨレベルのときの動作を示している。

パネルサイズ設定レジスタ２４２によりHVGA_MODEがＨレベルに設定された場合、表示コントローラ３８から、１ドット当たり８ビットの表示データＤ_ＨＶＧＡ１１、Ｄ_ＨＶＧＡ１２が順次ラインバッファ２２０に取り込まれる。そして、ラインラッチ２３０に取り込まれた表示データＤ_ＨＶＧＡ１１、Ｄ_ＨＶＧＡ１２それぞれの上位４ビットのデータが、メモリ２００の所定の書き込み領域に書き込まれる（ＷＩ１１、ＷＩ１２）。即ち、表示データＤ_ＨＶＧＡ１１の上位４ビットのデータＤ_Ｈ１１と表示データＤ_ＨＶＧＡ１２の上位４ビットのデータＤ_Ｈ１２とが、図７の表示データＤ_ＱＶＧＡの書き込み領域に書き込まれる。言い換えれば、QVGA_MODEがＨレベルのときに１ドット分の表示データを保持していた領域に、HVGA_MODEがＨレベルのときに２ドット分の表示データそれぞれの一部が保持される。

そして、表示用のタイミングに合わせて２水平走査周期毎に更新されるラインアドレスに基づいて、８ビットのデータＤ_Ｈ１１、Ｄ_Ｈ１２が読み出される（ＲＯ１１、ＲＯ１２）。

その後、表示データＤ_ＨＶＧＡ１１の下位４ビットのデータＤ_Ｌ１１が表示コントローラ３８から入力データとして供給され、データＤ_Ｈ１１とデータＤ_Ｌ１１とがビット結合されて表示データＤ_ＨＶＧＡ１１が生成される。そして、表示データＤ_ＨＶＧＡ１１に対応したデータ電圧が生成される。また、表示データＤ_ＨＶＧＡ１２の下位４ビットのデータＤ_Ｌ１２が表示コントローラ３８から入力データとして供給され、データＤ_Ｈ１２とデータＤ_Ｌ１２とがビット結合されて表示データＤ_ＨＶＧＡ１２が生成される。そして、表示データＤ_ＨＶＧＡ１２に対応したデータ電圧が生成される。

図９に、本実施形態のデータドライバ３０がＨＶＧＡサイズの液晶表示パネルを駆動するときの第２の動作の説明図を示す。図９では、LOWERがＨレベルのときの動作を示している。

パネルサイズ設定レジスタ２４２によりHVGA_MODEがＨレベルに設定された場合、表示コントローラ３８から、１ドット当たり８ビットの表示データＤ_ＨＶＧＡ２１、Ｄ_ＨＶＧＡ２２が順次ラインバッファ２２０に取り込まれる。そして、ラインラッチ２３０に取り込まれた表示データＤ_ＨＶＧＡ２１、Ｄ_ＨＶＧＡ２２それぞれの下位４ビットのデータが、メモリ２００の所定の書き込み領域に書き込まれる（ＷＩ２１、ＷＩ２２）。即ち、表示データＤ_ＨＶＧＡ２１の下位４ビットのデータＤ_Ｌ２１と表示データＤ_ＨＶＧＡ２２の下位４ビットのデータＤ_Ｌ１２とが、図７の表示データＤ_ＱＶＧＡの書き込み領域に書き込まれる。

そして、表示用のタイミングに合わせて２水平走査周期毎に更新されるラインアドレスに基づいて、８ビットのデータＤ_Ｌ２１、Ｄ_Ｌ２２が読み出される（ＲＯ２１、ＲＯ２２）。

その後、表示データＤ_ＨＶＧＡ２１の上位４ビットのデータＤ_Ｈ２１が表示コントローラ３８から入力データとして供給され、データＤ_Ｈ２１とデータＤ_Ｌ２１とがビット結合されて表示データＤ_ＨＶＧＡ２１が生成される。そして、表示データＤ_ＨＶＧＡ２１に対応したデータ電圧が生成される。また、表示データＤ_ＨＶＧＡ２２の上位４ビットのデータＤ_Ｈ２２が表示コントローラ３８から入力データとして供給され、データＤ_Ｈ２２とデータＤ_Ｌ２２とがビット結合されて表示データＤ_ＨＶＧＡ２２が生成される。そして、表示データＤ_ＨＶＧＡ２２に対応したデータ電圧が生成される。

図１０に、本実施形態のデータドライバ３０がＶＧＡサイズの液晶表示パネルを駆動するときの第１の動作の説明図を示す。図１０では、UPPERがＨレベルのときの動作を示している。

パネルサイズ設定レジスタ２４２によりVGA_MODEがＨレベルに設定された場合、表示コントローラ３８から、１ドット当たり８ビットの表示データＤ_ＶＧＡ３１、Ｄ_ＶＧＡ３２、Ｄ_ＶＧＡ３３、Ｄ_ＶＧＡ３４が順次ラインバッファ２２０に取り込まれる。そして、ラインラッチ２３０に取り込まれた表示データＤ_ＶＧＡ３１、Ｄ_ＶＧＡ３２、Ｄ_ＶＧＡ３３、Ｄ_ＶＧＡ３４それぞれの上位２ビットのデータが、メモリ２００の所定の書き込み領域に書き込まれる（ＷＩ３１、ＷＩ３２、ＷＩ３３、ＷＩ３４）。即ち、表示データＤ_ＶＧＡ３１の上位２ビットのデータＤ_Ｈ３１、表示データＤ_ＶＧＡ３２の上位２ビットのデータＤ_Ｈ３２、表示データＤ_ＶＧＡ３３の上位２ビットのデータＤ_Ｈ３３、及び表示データＤ_ＶＧＡ３４の上位２ビットのデータＤ_Ｈ３４が、図７の表示データＤ_ＱＶＧＡの書き込み領域に書き込まれる。言い換えれば、QVGA_MODEがＨレベルのときに１ドット分の表示データを保持していた領域に、VGA_MODEがＨレベルのときに４ドット分の表示データそれぞれの一部が保持される。

そして、表示用のタイミングに合わせて４水平走査周期毎に更新されるラインアドレスに基づいて、８ビットのデータＤ_Ｈ３１、Ｄ_Ｈ３２、Ｄ_Ｈ３３、Ｄ_Ｈ３４が読み出される（ＲＯ３１、ＲＯ３２、ＲＯ３３、ＲＯ３４）。

その後、表示データＤ_ＶＧＡ３１の下位６ビットのデータＤ_Ｌ３１が表示コントローラ３８から入力データとして供給され、データＤ_Ｈ３１とデータＤ_Ｌ３１とがビット結合されて表示データＤ_ＶＧＡ３１が生成される。そして、表示データＤ_ＶＧＡ３１に対応したデータ電圧が生成される。

また、表示データＤ_ＶＧＡ３２の下位６ビットのデータＤ_Ｌ３２が表示コントローラ３８から入力データとして供給され、データＤ_Ｈ３２とデータＤ_Ｌ３２とがビット結合されて表示データＤ_ＶＧＡ３２が生成される。そして、表示データＤ_ＶＧＡ３２に対応したデータ電圧が生成される。

また、表示データＤ_ＶＧＡ３３の下位６ビットのデータＤ_Ｌ３３が表示コントローラ３８から入力データとして供給され、データＤ_Ｈ３３とデータＤ_Ｌ３３とがビット結合されて表示データＤ_ＶＧＡ３３が生成される。そして、表示データＤ_ＶＧＡ３３に対応したデータ電圧が生成される。

更に、表示データＤ_ＶＧＡ３４の下位６ビットのデータＤ_Ｌ３４が表示コントローラ３８から入力データとして供給され、データＤ_Ｈ３４とデータＤ_Ｌ３４とがビット結合されて表示データＤ_ＶＧＡ３４が生成される。そして、表示データＤ_ＶＧＡ３４に対応したデータ電圧が生成される。

図１１に、本実施形態のデータドライバ３０がＶＧＡサイズの液晶表示パネルを駆動するときの第２の動作の説明図を示す。図１１では、LOWERがＨレベルのときの動作を示している。

パネルサイズ設定レジスタ２４２によりVGA_MODEがＨレベルに設定された場合、表示コントローラ３８から、１ドット当たり８ビットの表示データＤ_ＶＧＡ４１、Ｄ_ＶＧＡ４２、Ｄ_ＶＧＡ４３、Ｄ_ＶＧＡ４４が順次ラインバッファ２２０に取り込まれる。そして、ラインラッチ２３０に取り込まれた表示データＤ_ＶＧＡ４１、Ｄ_ＶＧＡ４２、Ｄ_ＶＧＡ４３、Ｄ_ＶＧＡ４４それぞれの下位２ビットのデータが、メモリ２００の所定の書き込み領域に書き込まれる（ＷＩ４１、ＷＩ４２、ＷＩ４３、ＷＩ４４）。即ち、表示データＤ_ＶＧＡ４１の下位２ビットのデータＤ_Ｌ４１、表示データＤ_ＶＧＡ４２の下位２ビットのデータＤ_Ｌ４２、表示データＤ_ＶＧＡ４３の下位２ビットのデータＤ_Ｌ４３、及び表示データＤ_ＶＧＡ４４の下位２ビットのデータＤ_Ｌ４４が、図７の表示データＤ_ＱＶＧＡの書き込み領域に書き込まれる。

そして、表示用のタイミングに合わせて４水平走査周期毎に更新されるラインアドレスに基づいて、８ビットのデータＤ_Ｌ４１、Ｄ_Ｌ４２、Ｄ_Ｌ４３、Ｄ_Ｌ４４が読み出される（ＲＯ４１、ＲＯ４２、ＲＯ４３、ＲＯ４４）。

その後、表示データＤ_ＶＧＡ４１の上位６ビットのデータＤ_Ｈ４１が表示コントローラ３８から入力データとして供給され、データＤ_Ｈ４１とデータＤ_Ｌ４１とがビット結合されて表示データＤ_ＶＧＡ４１が生成される。そして、表示データＤ_ＶＧＡ４１に対応したデータ電圧が生成される。

また、表示データＤ_ＶＧＡ４２の上位６ビットのデータＤ_Ｈ４２が表示コントローラ３８から入力データとして供給され、データＤ_Ｈ４２とデータＤ_Ｌ４２とがビット結合されて表示データＤ_ＶＧＡ４２が生成される。そして、表示データＤ_ＶＧＡ４２に対応したデータ電圧が生成される。

また、表示データＤ_ＶＧＡ４３の上位６ビットのデータＤ_Ｌ４３が表示コントローラ３８から入力データとして供給され、データＤ_Ｈ４３とデータＤ_Ｌ４３とがビット結合されて表示データＤ_ＶＧＡ４３が生成される。そして、表示データＤ_ＶＧＡ４３に対応したデータ電圧が生成される。

更に、表示データＤ_ＶＧＡ４４の上位６ビットのデータＤ_Ｌ４４が表示コントローラ３８から入力データとして供給され、データＤ_Ｈ４４とデータＤ_Ｌ４４とがビット結合されて表示データＤ_ＶＧＡ４４が生成される。そして、表示データＤ_ＶＧＡ４４に対応したデータ電圧が生成される。

図１２に、本実施形態のデータドライバにより静止画像を表示させる場合の動作説明図を示す。

図１２では、イネーブルレジスタ２４６によりSDENがＨレベルに設定されているものとする。静止画像を表示させる場合、各ドットの表示データの上位４（＝ｊ）ビット（或いは下位４（＝ｊ）ビット）を予めメモリ２００に保持させておく。そして、表示コントローラ３８が、各ドットの表示データの下位４（＝ｉ）ビット（或いは上位４（＝ｉ）ビット）を供給することで、データドライバ３０が８ビットの表示データを生成し、駆動部２１０がデータ線を駆動する。

これにより、表示コントローラ３８が供給する表示データのビット数がｉビットで済むため、データ転送に伴う電力消費を削減できる。また、駆動部２１０は、８ビットの表示データに基づいてデータ線を駆動できるので、階調数を削減することなくＱＶＧＡサイズのみならず、ＨＶＧＡサイズやＶＧＡサイズを駆動できる。特に、自然画像の静止画像の場合、表示コントローラ３８が供給する表示データの上位４ビットのデータの変化が少ないため、表示コントローラ３８が供給する上位４ビットのデータの変化の頻度が少なく、より一層の電力消費を削減できるようになる。

図１３に、本実施形態のデータドライバにより動画像を表示させる場合の動作説明図を示す。

図１３では、イネーブルレジスタ２４６によりSDENがＬレベルに設定されているものとする。動画像を表示させる場合、メモリ２００に保持された保持データを無視して、表示コントローラ３８から１ドット当たり８ビットの入力データを受け付け、該入力データを１ドット当たりの表示データとする。そして、駆動部２１０が該表示データに基づいてデータ線を駆動する。

これにより、上記のように静止画像を表示させるデータドライバ３０であっても、動画表示を行わせることができる。

３．２ 具体的な構成例
次に、図４のデータドライバ３０の具体的な回路構成例について説明する。以下では、説明の便宜上、１画素が３ドットのＲ、Ｇ、Ｂ成分を有し、各成分が８ビットの表示データにより表現されるものとするが、１画素を構成するドット数や、１ドット当たりのビット数に限定されるものではない。また説明の簡略化のため、データドライバ３０が、水平走査方向に並ぶ２画素（６ドット）を駆動するものとする。

図１４に、図４のラインバッファ、ラインラッチ及びデータ入替回路の構成例の回路図のブロック図を示す。

図１４では、各回路ブロックがドット単位で処理する回路ブロックＬＢ１〜ＬＢ６が設けられる。即ち、回路ブロックＬＢ１〜ＬＢ６の各回路ブロックが、１ドット分の表示データに対し、図４のラインバッファ、ラインラッチ及びデータ入替回路の機能を有する。

DIAR<0:7>、DIAG<0:7>、DIAB<0:7>、DIBR<0:7>、DIBG<0:7>、DIBB<0:7>、DICR<0:7>、DICG<0:7>、DICB<0:7>、DIDR<0:7>、DIDG<0:7>及びDIDB<0:7>には、メモリ２００に保持データを保持させるためのデータが供給される。表示コントローラ３８又はホストからメモリ２００に書き込むためのデータを、パネルサイズ設定レジスタ２４２の設定値に応じて、DIAR<0:7>、DIAG<0:7>、DIAB<0:7>、DIBR<0:7>、DIBG<0:7>、DIBB<0:7>、DICR<0:7>、DICG<0:7>、DICB<0:7>、DIDR<0:7>、DIDG<0:7>及びDIDB<0:7>として入力できるようになっている。

QVGA_MODEがＨレベルのとき、Ｒ成分用の８ドットの表示データがDIAR<0:7>に供給され、Ｇ成分用の８ドットの表示データがDIAG<0:7>に供給され、Ｂ成分用の８ドットの表示データがDIBR<0:7>に供給される。

HVGA_MODEがＨレベルのとき、Ｒ成分用の８ドットの表示データがDIAR<0:7>及びDIBR<0:7>に供給され、Ｇ成分用の８ドットの表示データがDIAG<0:7>及びDIBG<0:7>に供給され、Ｂ成分用の８ドットの表示データがDIAB<0:7>及びDIBB<0:7>に供給される。

VGA_MODEがＨレベルのとき、Ｒ成分用の８ドットの表示データがDIAR<0:7>、DIBR<0:7>、DICR<0:7>及びDIDR<0:7>に供給され、Ｇ成分用の８ドットの表示データがDIAG<0:7>、DIBG<0:7>、DICG<0:7>及びDIDG<0:7>に供給され、Ｂ成分用の８ドットの表示データがDIAB<0:7>、DIBB<0:7>、DICB<0:7>及びDIDB<0:7>に供給される。

データの書き込みイネーブルであるENBをDCLKでシフトし、そのシフト出力に同期して１画素を構成する３ドット毎に、回路ブロックＬＢ１〜ＬＢ６においてデータを取り込み、メモリ２００に書き込むための入れ替え処理を行う。回路ブロックＬＢ１〜ＬＢ６の各回路ブロックの構成は同様である。

RI1<0:7>、GI1<0:7>、BI1<0:7>、RI2<0:7>、GI2<0:7>及びBI2<0:7>は、メモリ２００に書き込むためのデータとして出力される。OR1<0:7>、OG1<0:7>、OB1<0:7>、OR2<0:7>、OG2<0:7>及びOB2<0:7>は、メモリ２００をバイパスする入力データとして出力される。

図１５に、図４のメモリ及びデータ補完回路の構成例の回路図のブロック図を示す。

図１５では、メモリ及びデータ補完回路の他にラインアドレス生成回路ＡＤＤＧの回路ブロックも示している。

メモリ２００の機能は、回路ブロックＭＥＭによって実現される。ラインアドレス生成回路２６２の機能は、回路ブロックＡＤＤＧによって実現される。

回路ブロックＭＥＭでは、回路ブロックＡＤＤＧからのROW<0:2>で指定されるラインアドレスのメモリセルに、RI1<0:7>、GI1<0:7>、BI1<0:7>、RI2<0:7>、GI2<0:7>及びBI2<0:7>のデータが書き込まれる。また、同様に、回路ブロックＭＥＭでは、回路ブロックＡＤＤＧからのROW<0:2>で指定されるラインアドレスのメモリセルから保持データが読み出され、R1<0:7>、G1<0:7>、B1<0:7>、R2<0:7>、G2<0:7>及びB2<0:7>として出力される。

データ補完回路２７０の機能は、回路ブロックＤＣ１〜ＤＣ６によって実現される。回路ブロックＤＣ１〜ＤＣ６の各回路ブロックは、入力データ及び保持データのビット結合を行って１ドット分のビット数の表示データを生成する。回路ブロックＤＣ１〜ＤＣ６の各回路ブロックの構成は、同様である。回路ブロックＤＣ１〜ＤＣ６は、補完後のデータとして、DR1<0:7>、DG1<0:7>、DB1<0:7>、DR2<0:7>、DG2<0:7>及びDB2<0:7>を出力する。

図１６に、図１４の回路ブロックＬＢ１の構成例の回路図のブロック図を示す。

図１４の回路ブロックＬＢ２〜ＬＢ６も、図１６と同様である。

ラインバッファ２２０及びラインラッチ２３０の機能は、回路ブロックＭＬ１〜ＭＬ４によって実現される。回路ブロックＭＬ１〜ＭＬ４の各回路ブロックは、図１７に示すように、８ビットのデータをXWRに基づいて取り込み、LPでラッチする。回路ブロックＭＬ１〜ＭＬ４の各回路ブロックでラッチされたデータは、メモリ２００に書き込むためのDOM<0:7>として出力されると共に、メモリ２００をバイパスする入力データであるDO<0:7>として出力される。回路ブロックＭＬ１〜ＭＬ４の各回路ブロックの構成は同様である。

図１６において、データ入替回路２５０の機能は、回路ブロックＭＳＥＬによって実現される。回路ブロックＭＳＥＬは、パネルサイズ設定レジスタ２４２及び上位ビット／下位ビット設定レジスタ２４４の設定値に応じて、DIA<0:7>、DIB<0:7>、DIC<0:7>及びDID<0:7>を入れ替えてDOM<0:7>として出力する処理を行う。

図１８に、図１６の回路ブロックＭＳＥＬの構成例の回路図を示す。

図１９に、図１８の回路ブロックＭＳＥＬの動作例の説明図を示す。

このように回路ブロックＭＳＥＬは、QVGA_MODEがＨレベルのとき、DIA<0:7>をそのままDOM<0:7>として出力する。また回路ブロックＭＳＥＬは、HVGA_MODEがＨレベルで、且つUPPERがＨレベルのとき、DIB<4:7>をDOM<0:3>として、DIA<4:7>をDOM<4:7>として出力する。また回路ブロックＭＳＥＬは、HVGA_MODEがＨレベルで、且つLOWERがＨレベルのとき、DIB<0:3>をDOM<0:3>として、DIA<0:3>をDOM<4:7>として出力する。

更に回路ブロックＭＳＥＬは、VGA_MODEがＨレベルで、且つUPPERがＨレベルのとき、DID<6:7>をDOM<0:1>として、DIC<6:7>をDOM<2:3>として、DIB<6:7>をDOM<4:5>として、DIA<6:7>をDOM<6:7>として出力する。また回路ブロックＭＳＥＬは、VGA_MODEがＨレベルで、且つLOWERがＨレベルのとき、DID<0:1>をDOM<0:1>として、DIC<0:1>をDOM<2:3>として、DIB<0:1>をDOM<4:5>として、DIA<0:1>をDOM<6:7>として出力する。

即ち、回路ブロックＭＳＥＬは、メモリ２００に保持データとして保持させるための入れ替え処理を行っている。

図２０に、図１５の回路ブロックＡＤＤＧの構成例の回路図を示す。

図２１に、図２０の回路ブロックＡＤＤＧの動作例のタイミング図を示す。

図２０に示す回路が、ラインアドレス生成回路２６２の機能を実現する。回路ブロックＡＤＤＧは、パネルサイズ設定レジスタ２４２の設定値に応じて、１水平走査期間、２水平走査期間又は４水平走査期間毎に更新されるラインアドレスを示すOUT<0:2>を出力する。

より具体的には、回路ブロックＡＤＤＧは、水平同期信号であるLPに同期してカウントアップするリップルカウンタを有する。回路ブロックＡＤＤＧでは、該リップルカウンタを構成するフリップフロップの出力をパネルサイズ設定レジスタ２４２の設定値に応じて選択する。

即ち、図２１に示すように、回路ブロックＡＤＤＧは、QVGA_MODEがＨレベルのとき１水平走査期間毎に更新されるOUT<0:2>を出力し、HVGA_MODEがＨレベルのとき２水平走査期間毎に更新されるOUT<0:2>を出力し、VGA_MODEがＨレベルのとき４水平走査期間毎に更新されるOUT<0:2>を出力する。

また回路ブロックＡＤＤＧは、LPに同期してカウントアップする２ビットのカウント値をMCOUNT<0:1>として出力する。MCOUNT<0:1>は、データ補完回路の機能を実現する回路ブロックで用いられる。

図２２に、図１５の回路ブロックＭＥＭの構成例の回路図のブロック図を示す。

回路ブロックＭＥＭは、メモリセルを選択するためのアドレスデコードを行う回路ブロックＡＤＥＣと、各メモリセルが８ビットのデータを保持する複数のメモリセルＭＣ００〜ＭＣ７７とを含む。各メモリセルは、例えば公知のフリップフロップにより構成されるため、各メモリセルの構成についての詳細な説明は省略する。

図２３に、図２２の回路ブロックＡＤＥＣの動作例の説明図を示す。

回路ブロックＡＤＥＣには、回路ブロックＡＤＤＧからのROW<0:2>が入力される。図２３に示すように、回路ブロックＡＤＥＣは、ROW<0:2>に基づいてXL<0:7>のいずれか１つを選択する。図２３では、ROW<0:2>に対応して、XL<0:7>のいずれか１つがＬレベルとなる。

図２２において、XL<0>はメモリセルＭＣ００、ＭＣ１０、・・・、ＭＣ７０に接続される。XL<1>は、メモリセルＭＣ０１、ＭＣ１１、・・・、ＭＣ７１に接続される。同様にして、XL<６>は、メモリセルＭＣ０６、ＭＣ１６、・・・、ＭＣ７６に接続される。同様にして、XL<7>は、メモリセルＭＣ０７、ＭＣ１７、・・・、ＭＣ７７に接続される。

メモリセルＭＣ００〜ＭＣ０７に書き込まれるデータはRI1<0:7>であり、メモリセルＭＣ００〜ＭＣ０７から読み出されるデータはR1<0:7>である。メモリセルＭＣ１０〜ＭＣ１７の書き込まれるデータはGI1<0:7>であり、メモリセルＭＣ１０〜ＭＣ１７から読み出されるデータはG1<0:7>である。

このような回路ブロックＭＥＭでは、XL<0:7>により指定されたラインアドレスのメモリセルに、XWRに同期して８×８ビット分のデータが保持データとして書き込まれる。一方、XL<0:7>により指定されたラインアドレスのメモリセルから、XRDに同期して、８×８ビット分のデータが保持データとして読み出される。

図２４に、図１５の回路ブロックＤＣ１の構成例の回路図のブロック図を示す。

回路ブロックＤＣ１は、回路ブロックＤＲと回路ブロックＤＳＥＬとを含む。回路ブロックＤＲでは、回路ブロックＭＥＭから読み出された保持データと入力データとをビット結合するために、該保持データのビット位置をシフトする処理が行われる。回路ブロックＤＳＥＬでは、入力データとして回路ブロックＭＥＭ等をバイパスしたD_LATCH<0:7>と保持データとしてのDMO<0:7>とをビット結合して、D<0:7>として出力する。

図２５に、図２４の回路ブロックＤＲの構成例の回路図を示す。

図２６に、図２５の回路ブロックＤＲの動作例のタイミング図を示す。

図２６に示すように、回路ブロックＤＲでは、QVGA_MODEがＨレベルのとき、回路ブロックＭＥＭから読み出されたDMEM<0:7>がそのまま用いられるため、DMEM<0:7>をそのままDMO<0:7>として出力する。

また回路ブロックＤＲでは、HVGA_MODEがＨレベルのとき、MCOUNT<0>の値に応じてDMEM<4:7>又はDMEM<0:3>を出力する。即ち、MCOUNT<0>が０のとき、DMEM<4:7>をDMO<0:3>、DMO<4:7>に出力する。MCOUNT<1>が１のとき、DMEM<0:3>をDMO<0:3>、DMEM<4:7>に出力する。HVGA_MODEがＨレベルのとき、回路ブロックＭＥＭから読み出されたDMEM<0:7>は２ドット分の保持データであるため、MCOUNT<0>の値に応じて上位４ビット又は下位４ビットをDMO<0:7>として出力している。

更に回路ブロックＤＲでは、VGA_MODEがＨレベルのとき、MCOUNT<0:1>の値に応じてDMEM<0:1>、DMEM<2:3>、DMEM<4:5>或いはDMEM<6:7>を出力する。即ち、MCOUNT<0:1>が０のとき、DMEM<6:7>をDMO<0:1>、DMO<6:7>に出力する。MCOUNT<0:1>が１のとき、DMEM<4:5>をDMO<0:1>、DMEM<6:7>に出力する。MCOUNT<0:1>が２のとき、DMEM<2:3>をDMO<0:1>、DMEM<6:7>に出力する。MCOUNT<0:1>が３のとき、DMEM<0:1>をDMO<0:1>、DMEM<6:7>に出力する。VGA_MODEがＨレベルのとき、回路ブロックＭＥＭから読み出されたDMEM<0:7>は４ドット分の保持データであるため、MCOUNT<0:1>の値に応じて各２ビットをDMO<0:7>として出力している。

図２７に、図２４の回路ブロックＤＳＥＬの構成例の回路図を示す。

図２８に、図２７の回路ブロックＤＳＥＬの動作例のタイミング図を示す。

イネーブルレジスタ２４６によりSDENがＨレベルに設定されている場合、回路ブロックＤＳＥＬでは入力データと保持データとのビット結合処理を行う。

イネーブルレジスタ２４６によりSDENがＬレベルに設定されている場合、回路ブロックＤＳＥＬでは入力データと保持データとのビット結合処理を行わない。従って、ラインバッファ２２０及びラインラッチ２３０に取り込まれた入力データが、そのまま表示データとして用いられる。そのため、メモリ２００に保持させる必要がない動画表示を行わせることができる。

一方、静止画表示を行う場合、回路ブロックＤＳＥＬは、図２８に示すように動作する。

即ち、QVGA_MODEがＨレベルのとき、回路ブロックＤＲからのDMO<0:7>をそのままD<0:7>として出力する。QVGA_MODEがＨレベルのとき、入力データと保持データとをビット結合する必要がないからである。

HVGA_MODEがＨレベルで、UPPERがＨレベルのとき、入力データの下位４ビットであるD_LATCH<0:3>をD<0:3>として、保持データの上位４ビットであるDMO<4:7>をD<4:7>として出力する。またLOWERがＨレベルのとき、保持データの下位４ビットであるDMO<0:3>をD<0:3>として、入力データの上位４ビットであるD_LATCH<4:7>をD<4:7>として出力する。

VGA_MODEがＨレベルで、UPPERがＨレベルのとき、入力データの下位６ビットであるD_LATCH<0:5>をD<0:5>として、保持データの上位２ビットであるDMO<6:7>をD<6:7>として出力する。またLOWERがＨレベルのとき、保持データの下位２ビットであるDMO<0:1>をD<0:1>として、入力データの上位６ビットであるD_LATCH<2:7>をD<2:7>として出力する。

そして、回路ブロックＤＳＥＬが出力であるD<0:7>が１ドット分の表示データとして、ＤＡＣ２９０に供給されることになる。

以上のように、図１４〜図２８で説明した構成で、図７〜図１１で説明した動作を実現できる。

図２９に、図４の基準電圧発生回路、ＤＡＣ及び駆動部の構成例の回路図を示す。

図２９では、データ線ＤＬ１に接続される駆動部２１０の出力線ＯＬ−１の構成についてのみ示すが、他の出力線についても同様である。

基準電圧発生回路２８０では、高電位側電源電圧ＶＤＤＨと、低電位側電源電圧ＶＳＳＨとの間に、抵抗回路が接続される。そして、基準電圧発生回路２８０は、高電位側電源電圧ＶＤＤＨ及び低電位側電源電圧ＶＳＳＨの間の電圧を抵抗回路により分割した複数の分割電圧を、基準電圧Ｖ０〜Ｖ２５５として生成する。なお、極性反転駆動の場合、実際には極性が正の場合と負の場合とで電圧が対称とならないため、正極性用の基準電圧と、負極性用の基準電圧とが生成される。図２９では、その一方を示している。

ＤＡＣ２９０−１は、ＲＯＭデコーダ回路により実現することができる。ＤＡＣ２９０−１は、図１５の回路ブロックＤＣ１からの８ビットの表示データに基づいて、基準電圧Ｖ０〜Ｖ２５５のうちいずれか１つを選択して選択電圧Ｖｓｅｌとして駆動部２１０−１に出力する。

ＤＡＣ２９０−１は、反転回路２９２−１を含む。反転回路２９２−１は、極性反転信号ＰＯＬに基づいて表示データを反転する。そして、ＤＡＣ２９０−１には、８ビットの表示データＤＲ１０〜ＤＲ１７と、８ビットの反転表示データＸＤＲ１０〜ＸＤＲ１７とが入力される。反転表示データＸＤＲ１０〜ＸＤＲ１７は、表示データＤＲ１０〜ＤＲ１７をそれぞれビット反転したものである。そして、ＤＡＣ２９０−１において、基準電圧発生回路２８０により生成された多値の基準電圧Ｖ０〜Ｖ２５５のうちのいずれか１つが表示データに基づいて選択される。

例えば極性反転信号ＰＯＬがＨレベルのとき、８ビットの表示データＤＲ１０〜ＤＲ１７「００００００１０」（＝２）に対応して、基準電圧Ｖ２が選択される。また例えば極性反転信号ＰＯＬがＬレベルのとき、表示データＤＲ１０〜ＤＲ１７を反転した反転表示データＸＤＲ１０〜ＸＤＲ１７を用いて基準電圧を選択する。即ち、反転表示データＸＤＲ１０〜ＸＤＲ１７が「１１１１１１０１」（＝２５３）となり、基準電圧Ｖ２５３が選択される。

このようにしてＤＡＣ２９０−１により選択された選択電圧Ｖｓｅｌは、駆動部２１０−１に供給される。

駆動部２１０−１は、ボルテージフォロワ接続された演算増幅器ＤＲＶ−１を有する。この演算増幅器ＤＲＶ−１は、選択電圧Ｖｓｅｌに基づいて出力線ＯＬ−１を駆動する。また、電源回路１００は、上述したように、極性反転信号ＰＯＬに同期して対向電極の電圧を変化させる。こうして、液晶に印加される電圧の極性を反転させて駆動する。

４． 電子機器
図３０に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図３０において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。

携帯電話機９００は、液晶表示パネル２０を含む。液晶表示パネル２０は、データドライバ３０及び走査ドライバ３２によって駆動される。液晶表示パネル２０は、複数のデータ線、複数の走査線、複数の画素を含む。

表示コントローラ３８は、データドライバ３０及び走査ドライバ３２に接続され、データドライバ３０に対してＲＧＢフォーマットの表示データを供給する。

電源回路１００は、データドライバ３０及び走査ドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また液晶表示パネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。

ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された表示データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この表示データに基づき、データドライバ３０及び走査ドライバ３２により液晶表示パネル２０に表示させる。

ホスト９４０は、カメラモジュール９１０で生成された表示データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。

ホスト９４０は、操作入力部９７０からの操作情報に基づいて表示データの送受信処理、カメラモジュール９１０の撮像、液晶表示パネル２０の表示処理を行う。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルに適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す図。 本実施形態における他の液晶表示装置の構成の概要を示す図。 図１の走査ドライバの構成例を示すブロック図。 図１のデータドライバの構成例のブロック図。 図４のモード設定レジスタの構成例の概要を示す図。 ＱＶＧＡサイズ、ＨＶＧＡサイズ及びＶＧＡサイズの説明図。 本実施形態のデータドライバがＱＶＧＡサイズの液晶表示パネルを駆動するときの動作の説明図。 本実施形態のデータドライバがＨＶＧＡサイズの液晶表示パネルを駆動するときの第１の動作の説明図。 本実施形態のデータドライバがＨＶＧＡサイズの液晶表示パネルを駆動するときの第２の動作の説明図。 本実施形態のデータドライバがＶＧＡサイズの液晶表示パネルを駆動するときの第１の動作の説明図。 本実施形態のデータドライバがＶＧＡサイズの液晶表示パネルを駆動するときの第２の動作の説明図。 本実施形態のデータドライバにより静止画像を表示させる場合の動作説明図。 本実施形態のデータドライバにより動画像を表示させる場合の動作説明図。 図４のラインバッファ、ラインラッチ及びデータ入替回路の構成例の回路図のブロック図。 図４のメモリ及びデータ補完回路の構成例の回路図のブロック図。 図１４の回路ブロックＬＢ１の構成例の回路図のブロック図。 図１６の回路ブロックＭＬ１の構成例の回路図。 図１６の回路ブロックＭＳＥＬの構成例の回路図。 図１８の回路ブロックＭＳＥＬの動作例の説明図。 図１５の回路ブロックＡＤＤＧの構成例の回路図。 図２０の回路ブロックＡＤＤＧの動作例のタイミング図。 図１５の回路ブロックＭＥＭの構成例の回路図のブロック図。 図２２の回路ブロックＡＤＥＣの動作例の説明図。 図１５の回路ブロックＤＣ１の構成例の回路図のブロック図。 図２４の回路ブロックＤＲの構成例の回路図。 図２５の回路ブロックＤＲの動作例のタイミング図。 図２４の回路ブロックＤＳＥＬの構成例の回路図。 図２７の回路ブロックＤＳＥＬの動作例のタイミング図。 図４の基準電圧発生回路、ＤＡＣ及び駆動部の構成例の回路図。 本実施形態における電子機器の構成例のブロック図。

符号の説明

１０ 液晶表示装置、 ２０ 液晶表示パネル、 ２２ｍｎ ＴＦＴ、
２４ｍｎ 液晶容量、 ２６ｍｎ 画素電極、 ２８ｍｎ 対向電極、
３０ データドライバ、 ３２ 走査ドライバ、 ３８ 表示コントローラ、
１００ 電源回路、 ２００ メモリ、 ２１０ 駆動部、 ２２０ ラインバッファ、
２３０ ラインラッチ、 ２４０ モード設定レジスタ、 ２５０ データ入替回路、
２６０ メモリ制御回路、 ２６２ ラインアドレス生成回路、
２７０ データ補完回路、 ２８０ 基準電圧発生回路、
２９０ ＤＡＣ（電圧選択回路）

Claims (15)

1. データドライバであって、
   １ドット当たりｊ（ｊは自然数）ビットのデータを予め保持データとして保持するメモリと、
   前記データドライバに供給される１ドット当たりｉ（ｉは自然数）ビットの入力データと前記メモリから読み出された前記ｊビットの保持データとにより生成されるｋ（ｋは２以上の整数）ビットの表示データに基づいて、電気光学装置のデータ線を駆動する駆動部と、を含み、
   静止画を表示させる場合には、前記駆動部が、前記ｉビットの入力データと前記ｊビットの保持データとにより生成される前記ｋビットの表示データに基づいて前記データ線を駆動し、
   動画を表示させる場合には、ｋビットの入力データを前記ｋビットの表示データとして受け付け、前記駆動部が、前記ｋビットの入力データに基づいて前記データ線を駆動することを特徴とするデータドライバ。
2. 請求項１において、
   前記保持データのビット数であるｊが指定される保持データビット数設定レジスタを含み、
   ｊ＝ｋであるとき、静止画を表示させる場合には、前記駆動部が、前記ｊビットの保持データに基づいて前記データ線を駆動し、
   ｊがｋより小さいとき、静止画を表示させる場合には、前記駆動部が、前記ｉビットの入力データと前記ｊビットの保持データとにより生成される前記ｋビットの表示データに基づいて前記データ線を駆動することを特徴とするデータドライバ。
3. 請求項２において、
   前記メモリから前記保持データを読み出すためのラインアドレスを、少なくとも２水平走査期間を周期として更新しながら生成するラインアドレス生成回路を含み、
   前記ラインアドレスに基づいて、前記メモリから少なくとも２ドット分の前記保持データを読み出すことを特徴とするデータドライバ。
4. 請求項１乃至３のいずれかにおいて、
   前記保持データが、
   前記表示データのｋビットのうち最下位ビットを含む下位ｊビットのデータであり、
   前記入力データが、
   前記表示データのｋビットのうち最上位ビットを含む上位ｉビットのデータであることを特徴とするデータドライバ。
5. 請求項１乃至３のいずれかにおいて、
   前記保持データが、
   前記表示データのｋビットのうち最上位ビットを含む上位ｊビットのデータであり、
   前記入力データが、
   前記表示データのｋビットのうち最下位ビットを含む下位ｉビットのデータであることを特徴とするデータドライバ。
6. 請求項１乃至５のいずれかにおいて、
   ２ ^ｋ 種類の基準電圧を発生する基準電圧発生回路と、
   前記ｉビットの入力データと前記ｊビットの保持データとにより生成される前記ｋビットの表示データに基づいて、前記２ ^ｋ 種類の基準電圧の中から１つの基準電圧をデータ電圧として選択する電圧選択回路と、を含み、
   前記駆動部が、
   前記データ電圧に基づいて前記データ線を駆動することを特徴とするデータドライバ。
7. 複数の走査線と、
   複数のデータ線と、
   前記複数の走査線の１つと前記複数のデータ線の１つとにより特定される画素電極と、
   前記複数の走査線を走査する走査ドライバと、
   前記複数のデータ線のそれぞれを駆動する請求項１乃至６のいずれか記載のデータドライバと、
   を含むことを特徴とする電気光学装置。
8. 複数の走査線と、
   複数のデータ線と、
   前記複数の走査線の１つと前記複数のデータ線の１つとにより特定される画素電極と、
   前記複数の走査線を走査する走査ドライバと、
   前記複数のデータ線のそれぞれを駆動する請求項１乃至６のいずれか記載のデータドライバと、
   前記データドライバに表示データを供給する処理部と、を含み、
   前記処理部が、
   １ドット当たりｋビットの表示データのうちｊビットを前記データドライバのメモリに設定した後、前記ｋビットの表示データのうちｉビットのデータを前記データドライバに供給することを特徴とする電気光学装置。
9. 請求項１乃至６のいずれか記載のデータドライバを含むことを特徴とする電子機器。
10. 請求項７又８記載の電気光学装置を含むことを特徴とする電子機器。
11. 電気光学装置の複数のデータ線の各データ線を、ｋ（ｋは２以上の整数）ビットの表示データに基づいて駆動するための駆動方法であって、
    １ドット当たり前記表示データのうちｊ（ｊは自然数）ビットのデータを予め保持データとしてメモリに設定し、
    静止画を表示させる場合には、１ドット当たりｉ（ｉは自然数）ビットの入力データを受け付け、
    動画を表示させる場合には、１ドット当たりｋビットの入力データを、ｋビットの前記表示データとして受け付け、
    静止画を表示させる場合には、前記ｉビットの入力データと前記ｊビットの保持データとにより前記ｋビットの前記表示データを生成し、
    前記ｋビットの表示データに基づいて１本のデータ線を駆動することを特徴とする駆動方法。
12. 請求項１１において、
    前記保持データのビット数であるｊを指定し、
    ｊ＝ｋであるとき、静止画を表示させる場合には、前記ｊビットの保持データに基づいて前記１本のデータ線を駆動し、
    ｊがｋより小さいとき、静止画を表示させる場合には、前記ｉビットの入力データと前記ｊビットの保持データとにより生成される前記ｋビットの表示データに基づいて前記１本のデータ線を駆動することを特徴とする駆動方法。
13. 請求項１２において、
    前記メモリから、少なくとも２水平走査期間を周期として少なくとも２ドット分の前記保持データを読み出すことを特徴とする駆動方法。
14. 請求項１１乃至１３のいずれかにおいて、
    前記保持データが、
    前記表示データのｋビットのうち最下位ビットを含む下位ｊビットのデータであり、
    前記入力データが、
    前記表示データのｋビットのうち最上位ビットを含む上位ｉビットのデータであることを特徴とする駆動方法。
15. 請求項１１乃至１３のいずれかにおいて、
    前記保持データが、
    前記表示データのｋビットのうち最上位ビットを含む上位ｊビットのデータであり、
    前記入力データが、
    前記表示データのｋビットのうち最下位ビットを含む下位ｉビットのデータであることを特徴とする駆動方法。

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