JP3631727B2 - 画像表示方法および画像表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、「フレームレート制御（Ｆｒａｍｅ−Ｒａｔｅ Ｃｏｎｔｒｏｌ，ＦＲＣ）階調法」を用いて中間調表現を行う、液晶表示装置やプラズマ表示装置などの画像表示装置に関する。さらに言えば、入力画像データのビット数とドライバのビット数の差に起因して不足する中間調表現を、フレーム周期中のフレーム数をより少なくして実現し、もって画面のちらつき（フリッカ）や画像むらの発生を抑制して、良好な中間調表現を行う画像表示装置に関する。
【０００２】
【従来の技術】
近年、省電力、薄型、軽量の画像表示装置として液晶表示装置やプラズマ表示装置などが注目されている。これらの画像表示装置では、通常、ディジタル画像信号による直接駆動方式で表示駆動が行われる。また、白色と黒色以外の中間調のあるモノクロ画像の表示や赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色からカラー画像の表示を行うために「中間調表示」と呼ばれる階調表示が必要である。したがって、画像表示装置の画面に表示される階調数は、取り扱う画像信号のビット数によって定まり、多階調になればなるほど画像信号のビット数が増加する。
【０００３】
例えば、液晶表示装置について言えば、現在最も階調の多いソースドライバは８ビットであるから、２５６階調以上の階調表現をすることはできない。より多くの階調表現を行うためには、例えば１２ビットのソースドライバを開発・使用することが必要である。しかし、そうすると８ビットのソースドライバに比べて回路規模が大きくなるから、ソースドライバのコスト上昇等の問題が生じる。
【０００４】
そこで、ソースドライバの処理可能なビット数を増加させずに、より多くの階調表現を行えるようにするため、ソースドライバの階調数（ソースドライバに与えられるデータのビット数）を所望の階調数（入力画像データのビット数）より低く設定し、不足する階調数は、不足ビット数に対応するフレーム間引き制御を行うことにより達成する「フレームレート制御階調法」が提案されている。例えば、１０ビットの入力画像データを４個の８ビットのデータに分割して複数のフレームに割り当てることにより、フレーム・データを生成する。そして、これらフレーム・データをソースドライバに順次供給して表示駆動することにより、８ビットのソースドライバで１０ビット分の階調表現を行うのである。
【０００５】
しかしながら、フレームレート制御階調法では、画面のちらつき（フリッカ）や画像むらが発生するために、フレーム数（間引き数）を増加することが難しいという問題がある。このために、ある画素について表示させたい階調電圧レベルと、予め決められたハードウェアにて表示できる最も近い階調電圧レベルとの差を「誤差」と見なし、その誤差を当該画素の周辺にある画素の階調電圧レベルに反映（拡散）させる「誤差拡散フレーム間引き方式」なども提案されている。
【０００６】
フレームレート制御階調法において上記のような表示階調数の多階調化を達成する一手法として、特開２００１−３４２３２号公報に開示された「画像表示方法およびこれに用いる画像表示装置」がある。これは、単位画素がＲ，Ｇ，Ｂの三つの画素の組み合わせで構成されるカラー表示パネルを用いてモノクロ画像を表示する際に、フレームレート制御階調法を使用することにより、カラー表示パネルのＲ，Ｇ，Ｂの再現能力より大きな階調分解能を持つモノクロ画像を、その入力ビット相当の階調表現で表示する画像表示方法と装置である。
【０００７】
図１７は、上記特開２００１−３４２３２号公報に開示された液晶表示装置１００の構成図である。この液晶表示装置１００は、液晶によって画像を表示するカラー液晶パネル１０１と、カラー液晶パネル１０１に光を供給するバックライト部１０２と、所定のデータ処理を行うデータ処理部１０４と、カラー液晶パネル１０１を駆動するソースドライバ１０３と、入力画像データをデータ処理部１０４に取り込むためのインタフェース（Ｉ／Ｆ）１０５とを備えている。
【０００８】
図１８は、カラー液晶パネル１０１の部分的拡大図である。同図（ａ）に示すように、カラー液晶パネル１０１の表示画面（スクリーン）は、カラーフィルタを用いた際に、水平方向にＲ画素，Ｇ画素およびＢ画素が一列に配置されるように構成されている。つまり、Ｒ画素，Ｇ画素およびＢ画素は「ストライプ配置」で配置されている。通常は、これらのＲ画素，Ｇ画素およびＢ画素を介して、それぞれＲ，ＧおよびＢの画像データによるカラー表示が行われるが、本従来例では、以下に説明するようにしてモノクロ画像が表示される。
【０００９】
液晶表示装置１００においては、図１８（ｂ）に示すように、Ｒ画素ｐ１，Ｇ画素ｐ２およびＢ画素ｐ３の三つをまとめて単位画素ｐとして使用し、モノクロ画像の表示を行う。ここで、単位画素ｐはカラーフィルタを用いた際のＲ画素ｐ１，Ｇ画素ｐ２およびＢ画素ｐ３によって構成されるので、１つの単位画素ｐで表示可能な輝度値の設定数は、Ｒ画素ｐ１，Ｇ画素ｐ２およびＢ画素ｐ３のそれぞれによって表示可能な輝度値の設定数の３倍になる。すなわち、設定値間の輝度幅を３分の１に細かく設定することにより、表示画像の階調を細かくすることができる。
【００１０】
次に、具体例として、８ビットのソースドライバ１０３によりＲ画素ｐ１，Ｇ画素ｐ２およびＢ画素ｐ３のそれぞれが８ビット表示を行うものとし、また、インタフェース（Ｉ／Ｆ）１０５に対して１０ビットのモノクロ画像データが供給される場合に、データ処理部１０４が行うフレームレート制御について説明する。
【００１１】
この場合、入力画像データが１０ビット、ソースドライバ１０３の処理するデータが８ビットであるので、ビット数差が２ビットである。よって、フレームレート制御におけるフレーム周期中のフレーム数は４（＝２^２）個となる。したがって、Ｒ画素ｐ１，Ｇ画素ｐ２およびＢ画素ｐ３の各々に対して、第１フレームから第４フレームまでの各フレームで８ビットの画像データが順次表示される。
【００１２】
データ処理部１０４では、先ず、１０ビットのモノクロ画像データ（元データ）をＲデータとＧデータとＢデータに配分する。この配分は、図１９に示す変換テーブルを参照して行われる（図１９中の数値表記は１０進数である）。例えば、元データが「０」であれば、ＲデータとＧデータとＢデータにそれぞれ「０」を配分する。元データが「１０」であれば、ＲデータとＧデータとＢデータにそれぞれ「９」、「９」、「１０」を配分する。こうして、１０ビットのモノクロ画像データ（元データ）から、１０ビットのＲデータ，ＧデータおよびＢデータが生成される。
【００１３】
次に、こうして生成されたＲデータ，ＧデータおよびＢデータは、１０ビット（１０２４階調表現）であるので、ソースドライバ１０３で駆動できるように、４個のフレームを用いた８ビットのデータ（２５６階調表現）、つまり８ビットの「フレーム・データ」に配分する。このフレーム・データへの配分動作は、図２０に示す変換テーブルを参照して行われる。なお、図２０中の数値表記も１０進数である。
【００１４】
すなわち、第１フレーム〜第４フレームの各々について、１０ビットのＲデータ，ＧデータおよびＢデータ（０〜１０２３）が８ビットのフレーム・データ（０〜２５５）に変換される。これは、フレームレート制御階調法において、１フレーム周期を時系列で生成される４個のフレームで構成することに対応する。そして、１０ビットのモノクロ画像データ（元データ）の一つを画素ｐで表示するのに、４個のフレームの各々に含まれる８ビットのフレーム・データを用いることを意味する。Ｒ画素ｐ１，Ｇ画素ｐ２およびＢ画素ｐ３は、こうして生成されるフレーム・データに基づいて駆動され、それらによって構成される画像が画素ｐにより表示される。
【００１５】
本発明に関連する他の従来技術としては、特開平７−２１４９４２号公報と特開平７−２１４９４３号公報に開示された「ディスプレイ装置の中間調表示回路」がある。
【００１６】
特開平７−２１４９４２号公報に開示された「ディスプレイ装置の中間調表示回路」は、表示画面をＭ×Ｎ画素単位で区分した小面積ブロック内で点灯するドット数を変えて記憶したパターンの中から、量子化されて入力した輝度信号レベルに対応して選択出力することにより、原信号より少ない輝度階調数を疑似中間調表示により補って滑らかな画像を再現するようにしたディスプレイ装置において、所定の入力輝度信号レベル毎に、Ｒ、Ｇ、Ｂにおける第１、第２、第３フレームの各ドット数が略等しく、ドットの配列が少なくとも各フレーム毎に異なるそれぞれ３種ずつのパターンを発生するＲ、Ｇ、Ｂの各パターン発生回路と、これらの各Ｒ、Ｇ、Ｂの各パターン発生回路から入力信号レベルに対応したパターンをそれぞれ選択する切換え回路と、Ｒ、Ｇ、Ｂにおける第１、第２、第３フレームのパターンを重ね合わせる重ね合わせ回路と、を具備してなることを特徴とするものである。
【００１７】
このディスプレイ装置の中間調表示回路では、Ｒ、Ｇ、Ｂの各パターン発生回路と切換え回路とにより、第１フレームにおけるＲ、Ｇ、Ｂのパターンを選択して重ね合わせて第１フレーム・パターンを得、さらに、第２フレームにおけるＲ、Ｇ、Ｂのパターンを選択して重ね合わせて第２フレーム・パターンを得、第３フレームにおけるＲ、Ｇ、Ｂのパターンを選択して重ね合わせて第３フレーム・パターンを得る。こうして得た第１〜第３フレーム・パターンを、重ね合わせ回路で重ね合わせる。その結果、各ドットにおける見かけ上の輝度が（１／３）となり、その分だけドット数が増加する。よって、より高精細な疑似中間調表示ができると共に、解像度が向上する。
【００１８】
また、特開平７−２１４９４３号公報に開示された「ディスプレイ装置の中間調表示回路」は、表示画面をＭ×Ｎ画素単位で区分した小面積ブロック内で点灯するドット数を変えて記憶したパターンの中から、量子化されて入力した輝度信号レベルに対応したパターンを選択出力することにより、原信号より少ない輝度階調数を疑似中間調表示により補って滑らかな画像を再現するようにしたディスプレイ装置において、入力信号の下位ビットにつき疑似中間調表示処理をして低ビットの出力をする疑似中間調処理回路と、前記ディスプレイ装置のビット数と同数の入力信号の上位ビットと、前記疑似中間調処理回路の疑似中間調処理をした低ビット出力とを加算する加算回路と、を具備してなることを特徴とするものである。
【００１９】
このディスプレイ装置の中間調表示回路では、疑似中間調処理回路により、入力信号の下位ビットにつき疑似中間調表示処理をして低ビット（例えば１ビット）の出力をすると共に、その低ビット出力信号を前記ディスプレイ装置のビット数と同数の入力信号の上位ビットと加算する。その結果、ある階調とその一つ上の階調の間で不足分の階調を疑似中間調として作り出し、ディスプレイ装置の各階調間の不足分の階調を補い、滑らかな画面となる。さらに、加算回路を付加するだけであるから、回路構成も簡単である。
【００２０】
しかし、上記の特開平７−２１４９４２号公報と特開平７−２１４９４３号公報とに開示された「ディスプレイ装置の中間調表示回路」は、「フレームレート制御階調法」を用いて中間調表現を行うものではない。よって、これらは、上記の特開２００１−３４２３２号公報に開示された「画像表示方法およびこれに用いる画像表示装置」（図１７〜図２０参照）とは明らかに異なる。また、フレームレート制御階調法を利用する本発明とも明らかに異なっている。
【００２１】
【発明が解決しようとする課題】
以上説明したように、図１７〜図２０に示した、フレームレート制御階調法を用いて中間調表現を行う従来の画像表示装置１００では、Ｊビット（Ｊは正整数）のソースドライバを用いてＫビット（ＫはＫ＞Ｊの正整数）の入力画像データを表示する際に、それらのビット数の差Ｎ（＝Ｋ−Ｊ）について１フレーム周期中のフレーム数を２^Ｎ個とし、Ｋビットの入力データを２^Ｎ個のＪビットのフレーム・データに配分することにより、Ｊビットのソースドライバ（２^Ｊ階調表現）で入力画像データのＫビットに相当する階調（２^Ｋ階調）を表現可能としている。
【００２２】
しかしながら、フレームレート制御のフレーム周期中のフレーム数を２^Ｎ個としているため、ビット数差Ｎが大きくなるにつれてフレーム周期が急激に長くなる。その結果、フレームレート制御階調法に特有の画面のちらつき（フリッカ）や画像むらが発生して、却って画質が低下してしまうという難点がある。
【００２３】
本発明は、このような事情に鑑みてなされたものであって、その目的とするところは、フレームレート制御階調法を用いて中間調表現を行う画像表示装置において、画面のちらつき（フリッカ）や画像むらの発生を抑制して良好な中間調表現を行うことができる画像表示方法および画像表示装置を提供することにある。
【００２４】
本発明の他の目的は、フレームレート制御階調法を用いて中間調表現を行う画像表示装置において、入力画像データのビット数とドライバのビット数の差がＮのときにフレーム周期中のフレーム数を２^Ｎ個より少なく抑えることができる画像表示方法および画像表示装置を提供することにある。
【００２５】
ここに明記しない本発明のさらに他の目的は、以下の説明および添付図面から明らかになる。
【００２６】
【課題を解決するための手段】
（１） 本発明の画像表示方法は、
フレームレート制御階調法を用いて中間調表現を行う画像表示方法において、
表示パネルの複数の画素の各々をＰ個（Ｐは正整数）の副画素により構成し、
Ｐ個の前記副画素に対してＰ個のＪビット（Ｊは正整数）の駆動用データをそれぞれ供給することにより、前記表示パネルの前記画素を表示駆動するドライバを設け、
Ｋビット（ＫはＫ＞Ｊの正整数）の入力画像データから、時系列で配置されたＭ個（ＭはＭ＜２^K-Jの正整数）のフレームを含むと共にそれらフレームの各々がＰ個のＪビット・データを含んでいる時分割フレーム・データを生成し、
前記時分割フレーム・データを前記駆動用データとして前記ドライバに供給し、
Ｋビットの前記入力画像データとＪビットの前記駆動用データとのビット数の差により不足する２^K-J個の階調表示を、前記時分割フレーム・データに基づいて前記副画素の各々に対して行われる（Ｐ×Ｍ）通りの時分割駆動の組み合わせの少なくとも一部を利用して生成し、
Ｐ個の前記副画素に対する前記時分割フレーム・データの（Ｐ×Ｍ）通りの組み合わせ総数が２ ^K-J 階調に満たない（Ｐ×Ｍ＜２ ^K-J ）ときに、（Ｑ×Ｍ）個（Ｑは（Ｑ×Ｍ）＜２ ^K-J の正整数）の時分割フレーム・データの少なくとも一部を用いてその不足分を補うことを特徴とするものである。
【００２７】
（２） 本発明の画像表示方法では、表示パネルの複数の画素の各々をＰ個（Ｐは正整数）の副画素により構成し、また、Ｐ個の前記副画素に対してＰ個のＪビット（Ｊは正整数）の駆動用データをそれぞれ供給することにより、前記表示パネルの前記画素を表示駆動するドライバを設ける。そして、Ｋビット（ＫはＫ＞Ｊの正整数）の入力画像データから、時系列で配置されたＭ個（ＭはＭ＜２^Ｋ−Ｊの正整数）のフレームを含むと共にそれらフレームの各々がＰ個のＪビット・データを含んでいる時分割フレーム・データを生成し、その時分割フレーム・データを前記駆動用データとして前記ドライバに供給する。
【００２８】
Ｋビットの前記入力画像データとＪビットの前記駆動用データとのビット数の差により不足する２^Ｋ−Ｊ個の階調は、前記時分割フレーム・データに基づいて前記表示パネルの前記副画素の各々に対して行われる（Ｐ×Ｍ）通りの時分割駆動の組み合わせの少なくとも一部を利用して生成する。
【００２９】
よって、Ｊビットの前記ドライバ（２^J階調表現）で入力画像データのＫビット相当の階調（２^K階調）の表現が可能になる。また、１フレーム周期中のフレーム数が従来の２^N個より少ないＭ個であるので、従来のようにビット数差Ｎが大きくなるにつれてフレーム周期が長くなり、フレームレート制御階調法に特有の画面のちらつき（フリッカ）や画像むらが発生して画質が低下することがない。
また、本発明の画像表示方法では、Ｐ個の前記副画素に対する前記時分割フレーム・データの（Ｐ×Ｍ）通りの組み合わせ総数が２ ^K-J 階調に満たない（Ｐ×Ｍ＜２ ^K-J ）ときに、（Ｑ×Ｍ）個（Ｑは（Ｑ×Ｍ）＜２ ^K-J の正整数）の時分割フレーム・データの少なくとも一部を用いてその不足分を補うようにする。
例えば、３個の副画素で１画素が構成され、ビット数差Ｎ＝Ｋ−Ｊ＝４によって不足する２ ⁴ ＝１６階調を、３個の副画素に対し５個の時分割フレーム・データを供給して３×５＝１５通りの時分割駆動の組み合わせにより行おうとする場合には、１階調分だけ時分割駆動の組み合わせ数が不足する。この場合、例えば、５個の時分割フレーム・データをＱ（例えばＱ＝２）回繰り返して（即ち、フレーム周期を２倍にして）生成されるＱ×５＝１０個の時分割フレーム・データとは異なる別の１０個の時分割フレーム・データを１つ追加することにより、不足する１６階調を１５＋１＝１６通りの時分割駆動の組み合わせにより生成することが可能となる。
この場合、追加した１つの時分割フレーム・データは、フレーム周期が２倍になるが、２倍のフレーム周期で表示される確率は１６分の１であるから、その影響は少なく、ほとんど無視できる。
【００３０】
（３） 本発明の画像表示方法の好ましい例では、Ｋビットの前記入力画像データの下位（Ｋ−Ｊ）ビットのデータに基づいて前記副画素毎にＭ個の時系列データを時分割に生成することにより、Ｐ個の桁上げ信号を生成し、それらＰ個の桁上げ信号を前記入力画像データの上位Ｊビットのデータとそれぞれ加算し、得られた加算結果をＰ個の前記副画素の各々に対するＪビット・データとして使用する。
【００３４】
本発明の画像表示方法のさらに他の好ましい例では、前記時分割フレーム・データは、Ｋビットの前記入力画像データの下位（Ｋ−Ｊ）ビットのデータの最大値または最小値に対して、Ｐ個の前記副画素による合成表示が前記２^Ｋ−Ｊ階調表示の中で最大輝度または最小輝度となるように対応付けられる。
【００３５】
（４） 本発明の画像表示装置は、
フレームレート制御階調法を用いて中間調表現を行う画像表示装置において、
Ｐ個（Ｐは正整数）の副画素よりなる画素を複数個配置した表示パネルと、
前記表示パネルの前記画素の各々を、Ｐ個の前記副画素に対応したＰ個のＪビット（Ｊは正整数）の駆動用データに基づき表示駆動するドライバと、
Ｋビット（ＫはＫ＞Ｊの正整数）の入力画像データを、時系列で配置されたＭ個（ＭはＭ＜２^K-Jの正整数）のフレームを含むと共にそれらフレームの各々がＰ個のＪビット・データを含んでいる時分割フレーム・データに配分し、その時分割フレーム・データを前記駆動用データとして前記ドライバに供給する信号処理回路とを備え、
Ｋビットの前記入力画像データとＪビットの前記駆動用データとのビット数の差により不足する２^K-J個の階調表示を、前記時分割フレーム・データに基づいて前記副画素の各々に対して行われる（Ｐ×Ｍ）通りの時分割駆動の組み合わせの少なくとも一部を利用して生成し、
Ｐ個の前記副画素に対する前記時分割フレーム・データの（Ｐ×Ｍ）通りの組み合わせ総数が２ ^K-J 階調に満たない（Ｐ×Ｍ＜２ ^K-J ）のときに、Ｑ×Ｍ個（Ｑは（Ｑ×Ｍ）＜２ ^K-J の正整数）の時分割フレーム・データの少なくとも一部を用いてその不足分を補うことを特徴とするものである。
【００３６】
（５） 本発明の画像表示装置では、表示パネルにはＰ個（Ｐは正整数）の副画素よりなる画素が複数個配置されており、それらの画素の各々を、ドライバによって、Ｐ個の副画素に対応したＰ個のＪビット（Ｊは正整数）の駆動用データに基づき表示駆動する。そして、信号処理回路により、Ｋビット（ＫはＫ＞Ｊの正整数）の入力画像データを、時系列で配置されたＭ個（ＭはＭ＜２^Ｋ−Ｊの正整数）のフレームを含むと共にそれらフレームの各々がＰ個のＪビット・データを含んでいる時分割フレーム・データに配分し、その時分割フレーム・データを前記駆動用データとして前記ドライバに供給する。こうして、Ｋビットの前記入力画像データとＪビットの前記駆動用データとのビット数の差により不足する２^Ｋ−Ｊ個の階調表示を、前記時分割フレーム・データに基づいて前記副画素の各々に対して行われる（Ｐ×Ｍ）通りの時分割駆動の組み合わせの少なくとも一部を利用して生成する。
【００３７】
その結果、Ｊビットのドライバ（２^J階調表現）で入力データのＫビット相当の階調（２^K階調）表現を可能にすると共に、１フレーム周期のフレーム数を従来の２^Nより少ないＭ個としているので、従来のようにビット数差（Ｋ−Ｊ＝Ｎ）が大きくなるにつれてフレーム周期が長くなり、フレームレート制御階調法に特有の画面のちらつき（フリッカ）や画像むらが発生して画質が低下することがない。
また、本発明の画像表示装置では、Ｐ個の前記副画素に対する前記時分割フレーム・データの（Ｐ×Ｍ）通りの組み合わせ総数が２ ^K-J 階調に満たない（Ｐ×Ｍ＜２ ^K-J ）のときに、Ｑ×Ｍ個（Ｑは（Ｑ×Ｍ）＜２ ^K-J の正整数）の時分割フレーム・データの少なくとも一部を用いてその不足分を補うようにする。
例えば、３個の副画素で１画素が構成され、ビット差Ｎ＝Ｋ−Ｊ＝４によって不足する２ ⁴ ＝１６階調を、３個の副画素に対し５個の時分割フレーム・データを供給して３×５＝１５通りの時分割駆動の組み合わせにより行おうとする場合には、１階調分だけ時分割駆動の組み合わせ数が不足する。この場合、例えば、５個の時分割フレーム・データをＱ（例えばＱ＝２）回繰り返して（即ち、フレーム周期を２倍にして）生成されるＱ×５＝１０個の時分割フレーム・データとは異なる別の１０個の時分割フレーム・データを１つ追加することにより、不足する１６階調を１５＋１＝１６通りの時分割駆動の組み合わせにより生成することが可能となる。
この場合、追加した１つの時分割フレーム・データは、フレーム周期が２倍になるが、２倍のフレーム周期で表示される確率は１６分の１であるから、その影響は少なく、ほとんど無視できる。
【００３８】
（６） 本発明の画像表示装置の好ましい例では、前記信号処理回路が、Ｋビットの前記入力画像データの下位（Ｋ−Ｊ）ビットのデータに基づいて前記副画素毎にＭ個の時系列データを時分割に生成することにより、Ｐ個の桁上げ信号を生成する桁上げ設定回路と、それらＰ個の桁上げ信号を前記入力画像データの上位Ｊビットのデータとそれぞれ加算し、得られた加算結果をＰ個の前記副画素の各々に対するＪビット・データとしてそれぞれ出力するＰ個の加算器とを備えた構成とされる。
【００４２】
本発明の画像表示装置のさらに好ましい例では、前記時分割フレーム・データは、Ｋビットの前記入力データの下位（Ｋ−Ｊ）ビットのデータの最大値または最小値に対して、Ｐ個の前記副画素による合成表示が前記２^Ｋ−Ｊ階調表示の中で最大輝度または最小輝度となるように対応付けられる。
【００４３】
【発明の実施の形態】
以下、本発明の画像表示方法と画像表示装置の好適な実施の形態について、添付図面を参照して詳細に説明する。
〔第１実施形態〕
図１は本発明の第１実施形態に係る画像表示装置を示す。本実施形態では、画像表示装置を液晶表示装置１として構成してある。
【００４４】
図１において、第１実施形態の液晶表示装置１は、信号処理回路１１と、ソースドライバ１２と、液晶表示パネル１３とを備えた構成である。信号処理回路１１は、１２ビット（Ｋ＝１２）の入力画像データＤ０〜Ｄ１１を受けてそれに対して所定の信号処理を施す。ソースドライバ１２は、８ビット（Ｊ＝８）の信号に基づいて液晶表示パネル１３を駆動する。液晶表示パネル１３は、ソースドライバ１２から供給される駆動用信号によって所望の画像を画面（スクリーン）（図示せず）に表示する。
【００４５】
液晶表示パネル１３には、複数の画素１４がマトリックス状に配置されているが、表示を簡略化するために図１ではそのうちの１個の画素１４のみを表示している。各画素１４は、３個（Ｐ＝３）の副画素１５ａ、１５ｂおよび１５ｃから構成されている。
【００４６】
ソースドライバ１２は、副画素１５ａ、１５ｂおよび１５ｃにそれぞれ対応した３個の８ビット（Ｊ＝８）のデータＤｐ１’（０）〜Ｄｐ１’（７），Ｄｐ２’（０）〜Ｄｐ２’（７）およびＤｐ３’（０）〜Ｄｐ３’（７）（以下、Ｄｐ１’，Ｄｐ２’およびＤｐ３’と略記する）に基づいて、液晶表示パネル１３の各画素１４を駆動し、所望の画像を表示する。
【００４７】
信号処理回路１１は、１２ビットの入力画像データＤ０〜Ｄ１１を、各々が３個の８ビット・データを含む６個（Ｍ＝６）のフレームを時系列で生成してなる「時分割フレーム・データ」に配分して、ソースドライバ１２に供給する。時系列で配置される６個のフレームは、一つの「フレーム周期」を構成する、換言すれば、一つの「フレーム周期」中に６個のフレームが含まれている。
【００４８】
図２に信号処理回路１１のより具体的な構成図を示す。図２において、信号処理回路１１は、１個の桁上げ設定回路１６と、３個の加算器１７、１８、１９とを備えた構成である。
【００４９】
桁上げ設定回路１６では、１２ビットの入力画像データＤ０〜Ｄ１１の下位４ビットのデータＤ３〜Ｄ０に基づいて、副画素１５ａ，１５ｂおよび１５ｃの各々に対して６個の時系列データを時分割に生成し、副画素１５ａ，１５ｂおよび１５ｃ用の桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３として、加算器１７，１８および１９にそれぞれ出力する。入力画像データＤ０〜Ｄ１１の下位４ビットのデータＤ３〜Ｄ０を取り出すのは、入力画像データＤ０〜Ｄ１１のビット数Ｋとソースドライバ１２のビット数Ｊの差Ｎが４（Ｋ−Ｊ＝Ｎ＝４）であるからである。
【００５０】
加算器１７、１８、１９の各々では、入力画像データＤ０〜Ｄ１１の上位８ビット（Ｊ＝８）のデータＤ１１〜Ｄ４と、時分割で６個供給される桁上げ信号Ｄｐ１、Ｄｐ２またはＤｐ３とを加算し、その加算結果を副画素１５ａ、１５ｂ、１５ｃの各々に対する８ビット・データＤｐ１’、Ｄｐ２’、Ｄｐ３’として、ソースドライバ１２に出力する。
【００５１】
第１実施形態の液晶表示装置１は、以上の構成を持つ信号処理回路１１によって、フレームレート制御階調法を用いて中間調表現を行う。すなわち、１２ビット（Ｋ＝１２）の入力画像データＤ０〜Ｄ１１と、ソースドライバ１２に与えられる３個の８ビット（Ｊ＝８）のデータＤｐ１’，Ｄｐ２’およびＤｐ３’とのビット数差４（Ｎ＝Ｋ−Ｊ＝４）により不足する１６（２^Ｎ＝２^４＝１６）階調の表示を、液晶表示パネル１３の各画素１４に対する６個の「時分割フレーム・データ」に基づいて生成される３×６＝１８通りの組み合わせのうちの１６通りを使って、時分割駆動によって実現する。こうして、フレームレート制御階調法におけるフレーム周期中のフレーム数を１６個より少ない６個に抑えることができ、その結果、画面のちらつき（フリッカ）や画像むらの発生を効果的に抑制することが可能となる。
【００５２】
次に、図３および図４を参照して、信号処理回路１１の動作、即ち、１２ビットの入力画像データＤ０〜Ｄ１１を６個の時分割フレーム・データに配分する動作について具体的に説明する。ここで、図３は桁上げ設定回路１６の入出力関係を説明する機能説明図であり、図４は桁上げ設定回路１６の出力データ（すなわち、桁上げ信号Ｄｐ１、Ｄｐ２、Ｄｐ３）の時間推移をフレーム周期毎に例示する説明図である。
【００５３】
信号処理回路１１では、桁上げ設定回路１６により、１２ビットの入力画像データの下位４ビットのデータＤ３〜Ｄ０に基づき、１フレーム周期が６個の時系列データを含む、副画素１５ａ、１５ｂ、１５ｃ用の桁上げ信号Ｄｐ１、Ｄｐ２、Ｄｐ３を時分割に生成する。そして、これら桁上げ信号Ｄｐ１、Ｄｐ２、Ｄｐ３を、加算器１７、１８、１９にそれぞれ入力して、１２ビットの入力画像データの上位８ビットのデータＤ１１〜Ｄ４と加算する。こうして、副画素１５ａ、１５ｂ、１５ｃに対して、８ビット・データＤｐ１’、Ｄｐ２’、Ｄｐ３’をそれぞれ有するフレームが６個、時系列で生成される。つまり、１２ビットの入力画像データＤ１１〜Ｄ０が、８ビットの時分割フレーム・データ６個に配分される。
【００５４】
桁上げ設定回路１６には、入力画像データの下位４ビットのデータＤ３〜Ｄ０が入力される。これらのデータＤ３〜Ｄ０の組み合わせは、（０，０，０，０）〜（１，１，１，１）の１６通りがある。出力すべき桁上げ信号Ｄｐ１、Ｄｐ２、Ｄｐ３としては、各フレームの時系列パターンに対して、フレーム周期毎に６個の時系列データを設定する必要がある。
【００５５】
一方、桁上げ信号Ｄｐ１、Ｄｐ２、Ｄｐ３は、フレーム周期毎に６個の時系列データとして生成されるが、取り得る時系列パターンは、図４に示すように、６／６，５／６，４／６，３／６，２／６，１／６および０／６の７通りである。ここで、「Ａ／Ｂ」の表記は、１フレーム周期（フレーム総数がＢ個）のうち、Ａ個のフレームで“１”を出力し、（Ｂ−Ａ）個のフレームで“０”を出力することを意味する。例えば、時系列パターン（２／６）では、１フレーム周期を６個のフレームで構成し、つまり６個のフレームで一巡するようにして、第１フレームで“１”、第２フレームで“０”、第３フレームで“０”、第４フレームで“１”、第５フレームで“０”、第６フレームで“０”を出力する。
【００５６】
したがって、データＤ３〜Ｄ０の１６通りのビット値の組み合わせについて、ビット・パターン（０，０，０，０）からビット・パターン（１，１，１，１）に向かって桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３が“１”となる期間が増加するように、時系列パターンを割り振ると、桁上げ設定回路１６の入出力関係は図３に示すような関係となる。
【００５７】
例えば、入力画像データの下位４ビットのデータＤ３〜Ｄ０が（１，０，０，０）の場合、桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３はそれぞれ次のようになる。すなわち、桁上げ信号Ｄｐ１は、６フレームのうちの４フレームで“１”を出力し、２フレームで“０”を出力する。また、桁上げ信号Ｄｐ２は、６フレームのうちの３フレームで“１”を出力し、他の３フレームで“０”を出力する。桁上げ信号Ｄｐ３は、６フレームのうちの３フレームで“１”を出力し、他の３フレームで“０”を出力する。
【００５８】
加算器１７では、桁上げ設定回路１６からの桁上げ信号Ｄｐ１と、入力画像データの上位８ビットのデータＤ１１〜Ｄ４のＬＳＢ「Ｄ４」とを加算して、副画素１５ａに書き込むべき８ビット・データＤｐ１’（０）〜Ｄｐ１’（７）を出力する。同様に、加算器１８では、桁上げ信号Ｄｐ２と、入力画像データの上位８ビットのデータＤ１１〜Ｄ４のＬＳＢ「Ｄ４」とを加算して、副画素１５ｂに書き込むべき８ビット・データＤｐ２’（０）〜Ｄｐ２’（７）を出力する。加算器１９では、桁上げ信号Ｄｐ３と、入力画像データの上位８ビットのデータＤ１１〜Ｄ４のＬＳＢ「Ｄ４」とを加算して、第３副画素１５ｃに書き込むべき８ビット・データＤｐ３’（０）〜Ｄｐ３’（７）を出力する。
【００５９】
このようにして、信号処理回路１１で生成された副画素１５ａ、１５ｂ、１５ｃ毎の８ビット・データＤｐ１’，Ｄｐ２’およびＤｐ３’は、ソースドライバ１２に供給される。ソースドライバ１２では、副画素１５ａ、１５ｂ、１５ｃ毎に８ビットデータＤｐ１’，Ｄｐ２’およびＤｐ３’に基づく駆動用信号（アナログ信号）を生成し、８ビット・データＤｐ１’，Ｄｐ２’およびＤｐ３’に対応する画像が副画素１５ａ、１５ｂおよび１５ｃで表示される。
【００６０】
例えば、１２ビットの入力画像データＤ０〜Ｄ１１が（０，０，０，０，０，０，０，０，１，０，０，０）の時には、桁上げ設定回路１６により、桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３がそれぞれ時系列パターン４／６，３／６および３／６となる。その輝度表現は、入力画像データＤ０〜Ｄ１１が（０，０，０，０，０，０，０，１，０，０，０，０）の時の輝度表現を１とすると、（１０／１８）（＝（４＋３＋３）／（３×６））となる。
【００６１】
なお、図３には、桁上げ設定回路１６により生成される１６通りの桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３の時系列パターンについて、輝度表現を右端に付記している。
【００６２】
このようにして、１２ビットの入力画像データＤ０〜Ｄ１１は、時系列で生成された６個のフレームからなり、それらフレームの各々が副画素１５ａ、１５ｂ、１５ｃ毎の８ビット・データＤｐ１’，Ｄｐ２’およびＤｐ３’を含んでいる「時分割フレーム・データ」に配分される。そして、８ビットのソースドライバ１２により、それらデータに対応する画像が、副画素１５ａ、１５ｂおよび１５ｃによって表示される。
【００６３】
以上述べたように、第１実施形態の液晶表示装置１では、液晶表示パネル１３に３個の副画素１５ａ、１５ｂおよび１５ｃよりなる画素１４が複数個配置されており、その液晶表示パネル１３の各画素１４を副画素１５ａ、１５ｂ、１５ｃに対応した３個の８ビット・データに基づいて、ソースドライバ１２で表示駆動する。その際に、信号処理回路１１により、１２ビットの入力画像データＤ０〜Ｄ１１を、各フレームが３個の８ビット・データの組み合わせからなる６個のフレームを時系列で生成してなる「時分割フレーム・データ」に配分して、３個の８ビット・データを時分割でソースドライバ１２に供給する。
【００６４】
こうして、１２ビットの入力画像データと８ビットのソースドライバ駆動用データとのビット数の差Ｎ（＝４）により不足する２^Ｎ（＝１６）階調表示を、６個の時分割フレーム・データに基づいて行われる３×６＝１８通りの組み合わせのうちの１６通りを使った時分割駆動により実現している。
【００６５】
その結果、８ビットのソースドライバ（２５６階調表現）１２で入力画像データＤ０〜Ｄ１１の１２ビット相当の階調（４０９６階調）表現を可能にすると共に、１フレーム周期中の総フレーム数を従来より少ない６個とすることができる。このため、従来のようにビット数差Ｎが大きくなるにつれてフレーム周期が長くなり、フレームレート制御階調法に特有の画面のちらつき（フリッカ）や画像むらが発生して画質が低下する、ということが無くなる。
【００６６】
なお、信号処理回路１１の桁上げ設定回路１６について、具体的な構成を例示すれば、例えば図１６に示すようになる。
【００６７】
図１６の構成例では、１個のメモリＭと３個の６ビット・シフトレジスタＳＲ１、ＳＲ２、ＳＲ３で構成している。メモリＭには、図３に示した桁上げ設定回路１６の入出力関係が予め記憶されている。つまり、入力画像データの下位４ビットのデータＤ３〜Ｄ０に対応した桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３の時系列パターン（図４参照）を、６ビット・フトレジスタＳＲ１、ＳＲ２、ＳＲ３への初期設定値（６ビット・データ）として記憶しておく。そして、それらの初期設定値を、入力に応じてシフトレジスタＳＲ１、ＳＲ２、ＳＲ３にそれぞれ設定した後、フレームを刻むクロックＣＬＫによって、フレーム周期毎に６個の時系列データＤｐ１，Ｄｐ２およびＤｐ３をシフトレジスタＳＲ１、ＳＲ２、ＳＲ３からそれぞれ出力する。
【００６８】
なお、桁上げ設定回路１６は、図１６以外の構成でも実現可能であることは言うまでもない。
〔第２実施形態〕
次に、本発明の第２実施形態に係る画像表示装置について説明する。本実施形態の画像表示装置のハードウェア構成は、図１および図２に示した第１実施形態の液晶表示装置１と同じである。
【００６９】
第２実施形態も、第１実施形態と同様に、フレームレート制御階調法を用いて中間調表現を行うものであるが、１２ビットの入力画像データＤ０〜Ｄ１１と、ソースドライバ１２に与えられる３個の８ビット・データＤｐ１’，Ｄｐ２’およびＤｐ３’とのビット数の差４により不足する１６階調の表示を、液晶表示パネル１３の各画素１４に対して５個の時分割フレーム・データを供給する時分割駆動により行う点が異なる。すなわち、１フレーム周期中のフレーム総数が５個である点が、第１実施形態（フレーム総数は６個）と異なるだけである。
【００７０】
このように、図１および図２の構成において第１実施形態と異なるのは、信号処理回路１１における桁上げ設定回路１６の機能のみであるから、図５および図６を参照して、１２ビットの入力画像データＤ０〜Ｄ１１を５個の時分割フレーム・データに配分する信号処理回路１１の動作について説明し、その他の説明は省略する。
【００７１】
図５は桁上げ設定回路１６の入出力関係を説明する機能説明図であり、図６は桁上げ設定回路１６の出力（桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３）の時間推移をフレーム周期毎に例示する説明図である。
【００７２】
第２実施形態の信号処理回路１１では、桁上げ設定回路１６により、１２ビットの入力画像データの下位４ビットのデータＤ３〜Ｄ０に基づき、各フレーム周期について、５個の時系列データを持つ副画素１５ａ、１５ｂ、１５ｃ用の桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３を時分割に生成し、これら桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３を、加算器１７，１８および１９によって、１２ビットの入力画像データの上位８ビットのデータＤ１１〜Ｄ４にそれぞれ加算する。こうして、１２ビットの入力画像データＤ０〜Ｄ１１を、時系列で生成された５個のフレームを含み且つ各フレームが副画素１５ａ、１５ｂ、１５ｃ用の８ビット・データＤｐ１’，Ｄｐ２’およびＤｐ３’を持つ「時分割フレーム・データ」に配分する。
【００７３】
ただし、第２実施形態では、３個の副画素１５ａ、１５ｂ、１５ｃに対して５個の時分割フレーム・データを配分するので、組み合わせ総数が３×５＝１５通りとなり、必要な２^４＝１６階調数に満たない。このため、２×５＝１０個の時分割フレーム・データを１つ追加してその不足分を補っている。
【００７４】
つまり、図５において、入力画像データの下位４ビットのデータＤ３〜Ｄ０の組み合わせ（１６通り）に対して、出力すべき桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３としては、フレーム周期毎に５個の時系列データによる１５通りの組み合わせと、フレーム周期毎に１０個の時系列データによる１通りの組み合わせとを設定する必要がある。
【００７５】
したがって、桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３が取り得る時系列パターンは、図６に示すように、５／５，４／５，３／５，２／５，１／５および０／５と、１／１０の７通りとなる。
【００７６】
なお、時系列パターン１／１０では、フレーム周期を１０として変化させている。また、この時系列パターン１／１０は、他の６通りの時系列パターン５／５，４／５，３／５，２／５，１／５および０／５について、５個の時系列データを２回繰り返して（即ち、フレーム周期を２倍にして）生成される１０個の時系列データとは異なる、別の時系列データとなっている。
【００７７】
例えば、１２ビットの入力画像データＤ０〜Ｄ１１が（０，０，０，０，０，０，０，０，０，０，０，１）の時には、桁上げ設定回路１６により、桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３がそれぞれ時系列パターン１／１０，０／５および０／５となり、その輝度表現は、入力画像データＤ０〜Ｄ１１が（０，０，０，０，０，０，０，１，０，０，０，０）の時の輝度表現を１とすると、（１／３０）（＝（１／２＋０＋０）／（３×５））となる。
【００７８】
このようにして、１２ビットの入力画像データＤ０〜Ｄ１１は、１フレームに副画素１５ａ、１５ｂ、１５ｃ用の８ビット・データＤｐ１’，Ｄｐ２’およびＤｐ３’を持ち、５個または１０個のフレームが時系列で生成される５個または１０個の時分割フレーム・データに配分される。そして、８ビットのソースドライバ１２により、副画素１５ａ、１５ｂ、１５ｃで画像表示される。
【００７９】
以上のように、第２実施形態の液晶表示装置１では、３個の副画素１５ａ，１５ｂおよび１５ｃで１画素１４が構成され、ビット数差Ｎ＝４によって不足する１６階調を、３個の副画素１５ａ、１５ｂ、１５ｃに対して５個の時分割フレーム・データを供給して３×５＝１５通りの時分割駆動の組み合わせにより行っている。この場合、１階調分だけ、時分割駆動の組み合わせ数が不足するので、別の１０個の時分割フレーム・データを１つ追加している。こうすることにより、不足する１６階調を１５＋１＝１６通りの時分割駆動の組み合わせにより行うことが可能となる。
【００８０】
なお、追加した１つは１０個の時分割フレーム・データであるので、フレーム周期が２倍になるが、２倍のフレーム周期で表示される確率は１６分の１であるから、その影響は少ない。
〔第３実施形態〕
図７は、本発明の第３実施形態に係る液晶表示装置１Ａの構成図である。図７において、本実施形態の液晶表示装置１Ａは、１０ビット（Ｋ＝１０）の入力画像データＤ０〜Ｄ９に対して信号処理を施す信号処理回路２１と、８ビットのソースドライバ１２と、液晶表示パネル１３とを備えた構成である。つまり、第１実施形態の液晶表示装置１において、入力画像データのビット数を１０ビットに変えると共に、それに対応する信号処理回路２１を設けた構成である。
【００８１】
信号処理回路２１は、１０ビットの入力画像データＤ０〜Ｄ９を、３個の８ビット・データを持つと共に時系列で生成された２個（Ｍ＝２）のフレームを含む「時分割フレーム・データ」に配分して、ソースドライバ１２に供給する。
【００８２】
図８に、信号処理回路２１のより具体的な構成図を示す。図８において、信号処理回路２１は、１個の桁上げ設定回路２６と、３個の加算器１７，１８および１９とを備えた構成である。
【００８３】
桁上げ設定回路２６では、１０ビットの入力画像データＤ０〜Ｄ９のうちの下位２ビットのデータＤ１，Ｄ０に基づいて、副画素１５ａ，１５ｂおよび１５ｃ用にそれぞれ２個の時系列データを時分割に生成し、桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３として３個の加算器１７，１８および１９にそれぞれ出力する。
【００８４】
加算器１７，１８および１９では、１０ビットの入力画像データＤ０〜Ｄ９の上位８ビットのデータＤ９〜Ｄ２と、時分割に２個生成される桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３とを加算して、この加算結果を副画素１５ａ，１５ｂおよび１５ｃ用の８ビットデータＤｐ１’，Ｄｐ２’およびＤｐ３’として、ソースドライバ１２に出力する。
【００８５】
次に、図９および図１０を参照して、１０ビットの入力画像データＤ０〜Ｄ９を２個の時分割フレーム・データに配分する信号処理回路２１の動作について、具体的に説明する。ここに、図９は桁上げ設定回路２６の入出力関係を説明する機能説明図であり、図１０は桁上げ設定回路２６の出力（桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３）の時間推移をフレーム周期毎に例示する説明図である。
【００８６】
第３実施形態の信号処理回路２１では、桁上げ設定回路２６により、１０ビットの入力画像データの下位２ビットのデータＤ１，Ｄ０に基づき、フレーム周期毎に２個の時系列データを持つ、副画素１５ａ、１５ｂおよび１５ｃ用の桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３を時分割にそれぞれ生成して、これら桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３を、それぞれ加算器１７，１８および１９により、入力画像データの上位８ビットのデータＤ９〜Ｄ２に加算する。こうして、入力画像データＤ０〜Ｄ９を、時系列で生成される２個のフレームを含み且つ各フレームに８ビットデータＤｐ１’，Ｄｐ２’およびＤｐ３’を持つ「時分割フレーム・データ」に配分している。
【００８７】
図９において、入力画像データの下位２ビットのデータＤ１，Ｄ０の組み合わせ（４通り）に対して、出力すべき桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３としては、フレーム周期毎に２個の時系列データによる４通りの組み合わせを設定する必要がある。一方、桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３が取り得る時系列パターンは、図１０に示すように、２／２，１／２および０／２の３通りとなる。
【００８８】
加算器１７，１８および１９では、それぞれ桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３と入力画像データの上位８ビットのデータＤ９〜Ｄ２のＬＳＢ「Ｄ２」とを加算して、それぞれ副画素１５ａ、１５ｂおよび１５ｃに書き込むべき８ビット・データＤｐ１’，Ｄｐ２’およびＤｐ３’を出力する。
【００８９】
このようにして、１０ビットの入力画像データＤ０〜Ｄ９は「時分割フレーム・データ」に配分されてから８ビットのソースドライバ１２に供給され、副画素１５ａ、１５ｂおよび１５ｃで対応する画像が表示される。
【００９０】
以上のように、第３実施形態の液晶表示装置１Ａでは、１０ビットの入力画像データＤ０〜Ｄ９を表示する際（ビット数差Ｎ＝２）に、信号処理回路２１により、１０ビットの入力画像データを、３個の８ビット・データを含む２個のフレームで生成された「時分割フレーム・データ」に配分して、３個の８ビット・データを時分割でソースドライバ１２に供給するようにし、１０ビットの入力画像データと８ビット・データとのビット数差により不足する４階調を、液晶表示パネル１３の各画素１４に対して２個の時分割フレーム・データに基づき行われる３×２＝６通りの組み合わせ総数のうちの４通りを使った時分割駆動により実現している。
【００９１】
これにより、８ビットのドライバ（２５６階調表現）で入力データの１０ビット相当の階調（１０２４階調）表現を可能にすると共に、１フレーム周期のフレーム数を従来の２^Ｎ個より少ない２個としているので、従来のようにビット数差Ｎが大きくなるにつれてフレーム周期が長くなり、フレームレート制御階調法に特有の画面のちらつき（フリッカ）や画像むらが発生して画質が低下することが無くなる。
〔第４実施形態〕
図１１は、本発明の第４実施形態に係る液晶表示装置１Ｃの構成図である。図１１において、本実施形態の液晶表示装置１Ｃは、１２ビットの入力画像データＤ０〜Ｄ１１に対して信号処理を施す信号処理回路３１と、８ビットのソースドライバ３２と、液晶表示パネル３３とを備えた構成である。
【００９２】
ここで、液晶表示パネル３３には画素３４が複数個配置されており、それらの画素３４は、４個（Ｐ＝４）の副画素３５ａ、３５ｂ、３５ｃおよび３５ｄを持つ。また、ソースドライバ３２は、液晶表示パネル３３の各画素３４を、副画素３５ａ、３５ｂ、３５ｃおよび３５ｄにそれぞれ対応した４個の８ビット（Ｊ＝８）・データＤｐ１’（０）〜Ｄｐ１’（７），Ｄｐ２’（０）〜Ｄｐ２’（７），Ｄｐ３’（０）〜Ｄｐ３’（７）およびＤｐ４’（０）〜Ｄｐ４’（７）（以下、Ｄｐ１’，Ｄｐ２’，Ｄｐ３’およびＤｐ４’と略記する）に基づき表示駆動する。つまり、第１実施形態の液晶表示装置１において、液晶表示パネル１３の各画素が持つ副画素数を４個とすると共に、それに対応する信号処理回路３１とソースドライバ３２を設けた構成である。
【００９３】
信号処理回路３１は、１２ビットの入力画像データＤ０〜Ｄ１１を、時系列で生成される４個（Ｍ＝４）のフレームを含み、且つ各フレームが３個の８ビット・データを持つ「時分割フレーム・データ」に配分して、ソースドライバ３２に供給する。
【００９４】
図１２に、信号処理回路３１のより具体的な構成図を示す。図１２において、信号処理回路３１は、１個の桁上げ設定回路３６と、４個の加算器３７，３８，３９および４０とを備えた構成である。
【００９５】
桁上げ設定回路３６では、１２ビットの入力画像データＤ０〜Ｄ１１の下位２ビットのデータＤ１，Ｄ０に基づき４個の時系列データを時分割に生成して、桁上げ信号Ｄｐ４として加算器４０に出力する。
【００９６】
加算器３７および３８では、それぞれ入力画像データＤ０〜Ｄ１１の上位８ビットのデータＤ１１〜Ｄ４に下位４ビットのデータのＭＳＢ「Ｄ３」を桁上げ信号Ｄｐ１およびＤｐ２としてそれぞれ加算し、その加算結果を副画素３５ａおよび３５ｂ用の８ビット・データＤｐ１’およびＤｐ２’として、ソースドライバ３２に出力する。加算器３９では、入力画像データＤ０〜Ｄ１１の上位８ビットのデータＤ１１〜Ｄ４に下位４ビットのデータの第２ビット「Ｄ２」を桁上げ信号Ｄｐ３として加算して、その加算結果を副画素３５ｃ用の８ビット・データＤｐ３’として、ソースドライバ３２に出力する。加算器４０では、入力画像データＤ０〜Ｄ１１の上位８ビットのデータＤ１１〜Ｄ４と桁上げ信号Ｄｐ４とを加算して、その加算結果を副画素３５ｄ用の８ビット・データＤｐ４’として、ソースドライバ３２に出力する。
【００９７】
次に、図１３、図１４および図１５を参照して、信号処理回路３１において行われる動作を具体的に説明する。ここに、図１３は桁上げ設定回路３６の入出力関係を説明する機能説明図であり、図１４は桁上げ設定回路３６の出力（桁上げ信号Ｄｐ４）の時間推移をフレーム周期毎に例示する説明図であり、図１５は１２ビットの入力画像データＤ０〜Ｄ１１のうちの下位４ビットのデータＤ３〜Ｄ０と桁上げ信号Ｄｐ１〜Ｄｐ４との関係を説明する説明図である。
【００９８】
第４実施形態の信号処理回路２１では、桁上げ設定回路３６により、入力画像データの下位２ビットのデータＤ１，Ｄ０に基づき、フレーム周期毎に４個の時系列データを持つ各副画素毎の桁上げ信号Ｄｐ４を時分割に生成して、これを加算器４０によって１２ビットの入力画像データの上位８ビットのデータＤ１１〜Ｄ４に加算し、副画素３５ｄ用の８ビット・データＤｐ４’を生成する。加算器３７および３８によって、入力画像データの上位８ビットのデータＤ１１〜Ｄ４にそれぞれ下位４ビットのデータのＭＳＢ「Ｄ３」を桁上げ信号Ｄｐ１およびＤｐ２として加算して、副画素３５ａおよび３５ｂ用の８ビット・データＤｐ１’およびＤｐ２’を生成する。加算器３９によって、１２ビットの入力画像データＤ０〜Ｄ１１のうちの上位８ビットのデータＤ１１〜Ｄ４に下位４ビットのデータの第２ビット「Ｄ２」を桁上げ信号Ｄｐ３として加算して、副画素３５ｃ用の８ビット・データＤｐ３’を生成する。こうして、１２ビットの入力画像データＤ０〜Ｄ１１を、時系列で生成される４個のフレームを含み且つ各フレームが副画素毎の８ビット・データＤｐ１’，Ｄｐ２’，Ｄｐ３’およびＤｐ４’を持つ「時分割フレーム・データ」に配分している。
【００９９】
先ず、図１３を参照して桁上げ設定回路３６の動作を説明すると、入力画像データの下位２ビットのデータＤ１，Ｄ０の組み合わせ（４通り）に対して、出力すべき桁上げ信号Ｄｐ４としては、フレーム周期毎に４個の時系列データによる４通りの組み合わせを設定する必要がある。一方、桁上げ信号Ｄｐ４が取り得る時系列パターンは、図１４に示すように、３／４，２／４，１／４および０／４の４通りとなる。
【０１００】
なお、桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３については、入力画像データのうちの１ビット（それぞれＤ３，Ｄ３およびＤ２）がそのまま使用されるので、時系列パターンは４／４または０／４の何れかとなる。
【０１０１】
加算器３７，３８，３９および４０では、それぞれ桁上げ信号Ｄｐ１，Ｄｐ２，Ｄｐ３およびＤｐ４と入力画像データの上位８ビットのデータＤ１１〜Ｄ４のＬＳＢ「Ｄ４」とをそれぞれ加算し、副画素３５ａ、３５ｂ、３５ｃおよび３５ｄに書き込むべき８ビット・データＤｐ１’，Ｄｐ２’，Ｄｐ３’およびＤｐ４’をそれぞれ出力する。
【０１０２】
このようにして、信号処理回路３１で生成された各副画素３５ａ、３５ｂ、３５ｃおよび３５ｄ用の８ビット・データＤｐ１’，Ｄｐ２’，Ｄｐ３’およびＤｐ４’は、ソースドライバ３２に供給される。ソースドライバ３２では、副画素３５ａ、３５ｂ、３５ｃおよび３５ｄ毎に８ビット・データＤｐ１’，Ｄｐ２’，Ｄｐ３’およびＤｐ４’に基づく駆動信号（アナログ信号）を生成し、８ビット・データＤｐ１’，Ｄｐ２’，Ｄｐ３’およびＤｐ４’に相当した副画素３５ａ、３５ｂ、３５ｃおよび３５ｄの表示が行われる。
【０１０３】
図１５を参照して、具体的説明を行うと、例えば、１２ビットの入力画像データＤ０〜Ｄ１１が（０，０，０，０，０，０，０，０，１，０，０，０）の時には、桁上げ設定回路３６により、桁上げ信号Ｄｐ４が時系列パターン０／４となり、この時、入力画像データのＤ３，Ｄ２は（１，０）である（これは、桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３がそれぞれ時系列パターン４／４，４／４および０／４であることを意味する）ので、その輝度表現は、入力画像データＤ０〜Ｄ１１が（０，０，０，０，０，０，０，１，０，０，０，０）の時の輝度表現を１とすると、（８／１６）（＝（４＋４＋０＋０）／（４×４））となる。
【０１０４】
なお、図１５には、１２ビットの入力画像データＤ０〜Ｄ１１の下位４ビットのデータＤ３〜Ｄ０に対応する輝度表現を右端に付記している。
【０１０５】
このようにして、１２ビットの入力画像データＤ０〜Ｄ１１は、８ビット・データＤｐ１’，Ｄｐ２’，Ｄｐ３’およびＤｐ４’を持つ「時分割フレーム・データ」に配分され、８ビットのソースドライバ３２により、副画素３５ａ、３５ｂ、３５ｃおよび３５ｄで画像表示される。
【０１０６】
以上述べたように、第４実施形態の液晶表示装置１Ｃでは、液晶表示パネル３３には、４個の副画素３５ａ、３５ｂ、３５ｃおよび３５ｄよりなる画素３４が複数個配置されており、それらの画素３４を８ビット・データＤｐ１’，Ｄｐ２’，Ｄｐ３’およびＤｐ４’に基づいてソースドライバ３２で表示駆動する。この場合、１２ビットの入力画像データＤ０〜Ｄ１１を表示する際（ビット数差Ｎ＝４）には、信号処理回路３１により入力画像データＤ０〜Ｄ１１を「時分割フレーム・データ」に配分して、４個の８ビット・データを時分割でソースドライバ３２に供給し、ビット数差４により不足する１６階調を、液晶表示パネル３３の各画素３４に対して「時分割フレーム・データ」に基づいて行われる４×４＝１６通りの時分割駆動の組み合わせにより実現している。
【０１０７】
これにより、８ビットのドライバ（２５６階調表現）で入力データの１２ビット相当の階調（４０９６階調）表現を可能にすると共に、１フレーム周期のフレーム数を従来の２^Ｎより少ない４個としているので、従来のようにビット数差Ｎが大きくなるにつれてフレーム周期が長くなり、フレームレート制御階調法に特有の画面のちらつき（フリッカ）や画像むらが発生して画質が低下することが無くなる。
〔変形例〕
以上説明した第１、第２、第３および第４の実施形態では、液晶表示パネルを備えた液晶表示装置を具体例として説明したが、プラズマ表示装置などの他のフラットパネル表示装置に対しても、本発明を適用することができることは言うまでもない。その場合でも、上記実施形態の場合と同様の効果を得ることができる。
【０１０８】
また、以上説明した各実施形態では、モノクロまたはカラーの別無く説明を行ったが、モノクロまたはカラーの何れの表示装置に対しても本発明を適用することができる。
【０１０９】
なお、カラー液晶表示パネルを使用する場合、カラーフィルタ配列がストライプ配列またはデルタ配列のものに対しては、１画素を３つの副画素に分割している第１、第２または第３の実施形態が好適であり、カラーフィルタ配列が正方配列のものに対しては、１画素を４つの副画素に分割している第４実施形態が好適である。
【０１１０】
【発明の効果】
以上説明したように、本発明の画像表示方法および画像表示装置によれば、フレームレート制御階調法を用いて中間調表現を行う場合において、入力画像データのビット数とドライバのビット数の差がＮのときにフレーム周期中のフレーム数を２^Ｎ個より少なく抑えることができる。その結果、画面のちらつき（フリッカ）や画像むらの発生を抑制して良好な中間調表現を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る液晶表示装置の構成図である。
【図２】本発明の第１実施形態の信号処理回路のより具体的な構成図である。
【図３】本発明の第１実施形態における桁上げ設定回路の入出力関係を説明する機能説明図である。
【図４】本発明の第１実施形態における桁上げ設定回路の出力（桁上げ信号）の時間推移をフレーム周期毎に例示する説明図である。
【図５】本発明の第２実施形態における桁上げ設定回路の入出力関係を説明する機能説明図である。
【図６】本発明の第２実施形態における桁上げ設定回路の出力（桁上げ信号）の時間推移をフレーム周期毎に例示する説明図である。
【図７】本発明の第３実施形態に係る液晶表示装置の構成図である。
【図８】本発明の第３実施形態の信号処理回路のより具体的な構成図である。
【図９】本発明の第３実施形態における桁上げ設定回路の入出力関係を説明する機能説明図である。
【図１０】本発明の第３実施形態における桁上げ設定回路の出力（桁上げ信号）の時間推移をフレーム周期毎に例示する説明図である。
【図１１】本発明の第４実施形態に係る液晶表示装置の構成図である。
【図１２】本発明の第４実施形態の信号処理回路のより具体的な構成図である。
【図１３】本発明の第４実施形態における桁上げ設定回路の入出力関係を説明する機能説明図である。
【図１４】本発明の第４実施形態における桁上げ設定回路の出力（桁上げ信号）の時間推移をフレーム周期毎に例示する説明図である。
【図１５】本発明の第４実施形態における１２ビット入力画像データの下位４ビットのデータと桁上げ信号との関係を説明する説明図である。
【図１６】本発明の第１実施形態における桁上げ設定回路の構成例を示す図である。
【図１７】従来例の液晶表示装置の構成図である。
【図１８】従来例の液晶表示装置のカラー液晶パネルの部分的拡大図である。
【図１９】従来例の液晶表示装置におけるモノクロ画像データをＲ，Ｇ，Ｂデータに配分する変換テーブルの説明図である。
【図２０】従来例の液晶表示装置におけるＲＧＢデータをフレーム・データに配分する変換テーブルの説明図である。
【符号の説明】
１，１Ａ，１Ｃ 液晶表示装置
１１，２１，３１ 信号処理回路
１２，３２ ソース・ドライバ
１３，３３ 液晶表示パネル
１４，３４ 画素
１５ａ，１５ｂ，１５ｃ 副画素
３５ａ，３５ｂ，３５ｃ，３５ｄ 副画素
１６，２６ 桁上げ設定回路
１７，１８，１９，３７，３８，３９，４０ 加算器
ＳＲ１、ＳＲ２、ＳＲ３ シフトレジスタ
Ｍ メモリ

Claims (6)

1. フレームレート制御階調法を用いて中間調表現を行う画像表示方法において、
   表示パネルの複数の画素の各々をＰ個（Ｐは正整数）の副画素により構成し、
   Ｐ個の前記副画素に対してＰ個のＪビット（Ｊは正整数）の駆動用データをそれぞれ供給することにより、前記表示パネルの前記画素を表示駆動するドライバを設け、
   Ｋビット（ＫはＫ＞Ｊの正整数）の入力画像データから、時系列で配置されたＭ個（ＭはＭ＜２^K-Jの正整数）のフレームを含むと共にそれらフレームの各々がＰ個のＪビット・データを含んでいる時分割フレーム・データを生成し、
   前記時分割フレーム・データを前記駆動用データとして前記ドライバに供給し、
   Ｋビットの前記入力画像データとＪビットの前記駆動用データとのビット数の差により不足する２^K-J個の階調表示を、前記時分割フレーム・データに基づいて前記副画素の各々に対して行われる（Ｐ×Ｍ）通りの時分割駆動の組み合わせの少なくとも一部を利用して生成し、
   Ｐ個の前記副画素に対する前記時分割フレーム・データの（Ｐ×Ｍ）通りの組み合わせ総数が２ ^K-J 階調に満たない（Ｐ×Ｍ＜２ ^K-J ）ときに、（Ｑ×Ｍ）個（Ｑは（Ｑ×Ｍ）＜２ ^K-J の正整数）の時分割フレーム・データの少なくとも一部を用いてその不足分を補うことを特徴とする画像表示方法。
2. Ｋビットの前記入力画像データの下位（Ｋ−Ｊ）ビットのデータに基づいて前記副画素毎にＭ個の時系列データを時分割に生成することにより、Ｐ個の桁上げ信号を生成し、それらＰ個の桁上げ信号を前記入力画像データの上位Ｊビットのデータとそれぞれ加算し、得られた加算結果をＰ個の前記副画素の各々に対するＪビット・データとして使用する請求項１に記載の画像表示方法。
3. 前記時分割フレーム・データが、Ｋビットの前記入力画像データの下位（Ｋ−Ｊ）ビットのデータの最大値または最小値に対して、Ｐ個の前記副画素による合成表示が前記２ ^K-J 階調表示の中で最大輝度または最小輝度となるように対応付けられる請求項１または２に記載の画像表示方法。
4. フレームレート制御階調法を用いて中間調表現を行う画像表示装置において、
   Ｐ個（Ｐは正整数）の副画素よりなる画素を複数個配置した表示パネルと、
   前記表示パネルの前記画素の各々を、Ｐ個の前記副画素に対応したＰ個のＪビット（Ｊは正整数）の駆動用データに基づき表示駆動するドライバと、
   Ｋビット（ＫはＫ＞Ｊの正整数）の入力画像データを、時系列で配置されたＭ個（ＭはＭ＜２ ^K-J の正整数）のフレームを含むと共にそれらフレームの各々がＰ個のＪビット・データを含んでいる時分割フレーム・データに配分し、その時分割フレーム・データを前記駆動用データとして前記ドライバに供給する信号処理回路とを備え、
   Ｋビットの前記入力画像データとＪビットの前記駆動用データとのビット数の差により不足する２ ^K-J 個の階調表示を、前記時分割フレーム・データに基づいて前記副画素の各々に対して行われる（Ｐ×Ｍ）通りの時分割駆動の組み合わせの少なくとも一部を利用して生成し、
   Ｐ個の前記副画素に対する前記時分割フレーム・データの（Ｐ×Ｍ）通りの組み合わせ総数が２ ^K-J 階調に満たない（Ｐ×Ｍ＜２ ^K-J ）のときに、Ｑ×Ｍ個（Ｑは（Ｑ×Ｍ）＜２ ^K-J の正整数）の時分割フレーム・データの少なくとも一部を用いてその不足分を補うことを特徴とする画像表示装置。
5. 前記信号処理回路が、Ｋビットの前記入力画像データの下位（Ｋ−Ｊ）ビットのデータに基づいて前記副画素毎にＭ個の時系列データを時分割に生成することにより、Ｐ個の桁上げ信号を生成する桁上げ設定回路と、それらＰ個の桁上げ信号を前記入力画像データの上位Ｊビットのデータとそれぞれ加算し、得られた加算結果をＰ個の前記副画素の各々に対するＪビット・データとしてそれぞれ出力するＰ個の加算器とを備えた構成である請求項４に記載の画像表示装置。
6. 前記時分割フレーム・データが、Ｋビットの前記入力データの下位（Ｋ−Ｊ）ビットのデータの最大値または最小値に対して、Ｐ個の前記副画素による合成表示が前記２ ^K-J 階調表示の中で最大輝度または最小輝度となるように対応付けられている請求項４または５に記載の画像表示装置。

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