WO2007043214A1 - 表示装置 - Google Patents

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WO2007043214A1
WO2007043214A1 PCT/JP2006/311497 JP2006311497W WO2007043214A1 WO 2007043214 A1 WO2007043214 A1 WO 2007043214A1 JP 2006311497 W JP2006311497 W JP 2006311497W WO 2007043214 A1 WO2007043214 A1 WO 2007043214A1
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gradation
gradations
display device
rate control
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Yuki Kawashima
Keishi Nishikubo
Kozo Takahashi
Toshihiro Yanagi
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Sharp Kabushiki Kaisha
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    • G09G3/3696—Generation of voltages supplied to electrode drivers

Definitions

  • the present invention relates to a display device such as a liquid crystal display device that performs multi-gradation display using a frame rate control method.
  • a ladder resistor circuit in which a plurality of resistors are connected is used, and each reference voltage by the divided voltage is used. As a result, an output voltage corresponding to the gradation value is output to the pixel.
  • the output reference voltages are Vn, Vn + 1, Vn
  • the gradations that can be displayed by these reference voltages are n, n + 1, n + 2,.
  • 6-bit (64) types of equidistant reference voltages are generally generated for 256 gray scale displays.
  • the frame rate control is a method of changing the gradation to be displayed for each frame and displaying each intermediate gradation in a pseudo manner.
  • the first frame to the third frame are displayed.
  • Each eye has n gradations and the fourth frame The eye is set to n + 1 gradation.
  • display is performed by repeating this. This makes it appear to the human eye that the averaged gradation n + O. 25 is displayed.
  • the display screen is averaged over time, it is necessary to consider increasing the drive frequency as the number of frames required for halftone display increases.
  • dithering is a method of displaying each intermediate gradation by spatially averaging display gradations.
  • Japanese Patent Laid-Open Publication No. 2005-128207 (Heisei Heisei) Published on May 19, 2005) ”.
  • n gradations are displayed for one diagonal pixel, and for the other diagonal pixel, Display n + 1 gradation.
  • n + O.5 appears to the human eye as a whole.
  • the number of halftones that can be displayed increases by increasing the number of pixels per unit, but if it is too large, the image may be blurred, or there may be a single pattern (movie) depending on the dither pattern. As a result, the display quality may deteriorate.
  • the conventional display device disclosed in Japanese Patent Application Laid-Open No. 2003-262848 has a problem when image degradation such as flickering or noise is observed in a specific image! / .
  • image quality deterioration such as noise tends to be easily seen in a gradation with high visibility and a gradation with a large luminance difference between gradations.
  • FIG. 20 shows the case of 8-bit (256 types) gradation display using 6-bit (64 types) reference voltage and 2-bit (4 types) frame rate control (FRC)! /,
  • FRC frame rate control
  • the present invention has been made in view of the above-described conventional problems, and an object of the present invention is to provide highly visible gradations and gradations when performing gradation display using frame rate control (FRC). It is an object of the present invention to provide a display device capable of preventing image quality deterioration such as flicker and noise at a gradation with a large luminance difference between keys.
  • FRC frame rate control
  • the display device of the present invention is a display device that performs multi-gradation display using a frame rate control method.
  • the reference voltage generating means for generating a plurality of reference voltages for conversion to analog voltage and the number of reference voltages generated by the reference voltage generating means is less than the maximum gradation of the input image
  • Frame rate control means for interpolating gray scales that cannot be displayed with the reference voltage by a frame rate control method and performing multi-gray scale display according to the gray scale of the image, and the reference voltage in the reference voltage generating means are greatly affected by the difference in brightness and visibility, and the gradation is finely allocated, and the influence of brightness difference and visibility is smaller than that. Great influence of !, It is allocated rougher than the case of the gray scale.
  • the frame rate control means is a step that cannot display with the reference voltage when the number of reference voltages generated by the reference voltage generation means is less than the maximum gradation of the input image.
  • the tone is interpolated by the frame rate control method, and multi-gradation display according to the gradation of the image is performed.
  • the interval of the reference voltage in the reference voltage generating means is assigned with a large influence on the luminance difference and the visibility and is finely assigned to the gradation, and the influence of the luminance difference and the visibility is small.
  • the gray levels are assigned more coarsely than the gray levels that have a large effect on the luminance difference and visibility.
  • FIG. 1 shows an embodiment of a liquid crystal display device according to the present invention, and is a graph showing gradation levels and allocation of reference voltage intervals.
  • FIG. 2 is a block diagram showing a configuration of the liquid crystal display device.
  • FIG. 3 is a schematic perspective view showing a configuration of a pixel of the liquid crystal display device.
  • FIG. 4 is a block diagram showing a configuration of a source driver of the liquid crystal display device.
  • FIG. 5 is a graph showing the luminance difference and visibility between gradation levels with respect to the gradation level in the liquid crystal display device.
  • FIG. 6 (a) is a graph showing the relationship between the gradation and the luminance ratio at a low gradation when the 8-bit to 5-bit reference voltages are used in the liquid crystal display device.
  • FIG. 6 is a graph showing the relationship between gradation and luminance ratio in halftone.
  • FIG. 7 is a block diagram showing another configuration of the source driver of the liquid crystal display device.
  • FIG. 9 is a timing chart showing 3-bit frame rate control (FRC) in the liquid crystal display device.
  • FIG. 10 is a timing chart showing 2-bit frame rate control (FRC) in the liquid crystal display device.
  • FRC 2-bit frame rate control
  • FIG. 11 is a timing chart showing 1-bit frame rate control (FRC) in the liquid crystal display device.
  • FRC 1-bit frame rate control
  • FIG. 12 is a block diagram showing another embodiment of the liquid crystal display device of the present invention.
  • FIG. 13 is a timing chart showing a method of using frame rate control (FRC) and dithering together in the liquid crystal display device.
  • FRC frame rate control
  • FIG. 14 is a timing chart showing another method in which frame rate control (FRC) and dithering are used in combination in the liquid crystal display device.
  • FRC frame rate control
  • FIG. 15 (a) is a timing chart showing different methods for obtaining the same gradation when using frame rate control (FRC) and dithering together in the liquid crystal display device.
  • FRC frame rate control
  • FIG. 15 (b) is a timing chart showing different methods for obtaining the same gradation when frame rate control (FRC) and dithering are used in combination in the liquid crystal display device.
  • FRC frame rate control
  • FIG. 15 (c) is a timing chart showing different methods for obtaining the same gradation when using frame rate control (FRC) and dithering together in the liquid crystal display device.
  • FRC frame rate control
  • FIG. 15 (d) is an explanatory diagram showing four types of killer patterns.
  • FIG. 16 is a timing chart showing a case where different dither patterns are used when using frame rate control (FRC) and dithering together in the above liquid crystal display device. is there.
  • FRC frame rate control
  • FIG. 17 is a circuit diagram showing a reference voltage generating circuit having ladder resistance in a conventional liquid crystal display device.
  • FIG. 18 (a) is an explanatory diagram showing frame rate control (FRC) in the liquid crystal display device.
  • FIG. 18 (b) is an explanatory diagram showing frame rate control (FRC) in the liquid crystal display device.
  • FIG. 19 is an explanatory diagram showing dithering in the liquid crystal display device.
  • FIG. 21 is a circuit diagram showing a 6-bit reference voltage generating circuit in the liquid crystal display device.
  • the liquid crystal display device of the present embodiment includes a liquid crystal panel 1 and a gate driver. 2.
  • a source driver 20 and a liquid crystal drive signal generator 3 are provided.
  • the liquid crystal panel 1 has pixels arranged in a matrix. As shown in FIG. 3, one pixel 11 includes a source bus line 12, a gate bus line 13, a TFT transistor 14, a pixel electrode 15, and a common electrode 16. A liquid crystal material is sealed between the pixel electrode 15 and the common electrode 16.
  • the source bus lines 12 are arranged in the vertical direction in the liquid crystal panel 17 and are provided by the number of horizontal pixels 11. Each source bus line 12 is connected to the TFT transistor 14 of each pixel 11.
  • the source bus line 12 is supplied with a gray scale display voltage corresponding to the brightness of the display target pixel from the source driver 20 shown in FIG.
  • the gate bus line 13 is supplied with a scanning signal for sequentially turning on the TFT transistors 14 arranged in the column direction from the gate driver 2. Then, the gradation display voltage of the source bus line 12 is applied to the pixel electrode 15 connected to the drain of the TFT transistor 14 via the TFT transistor 14 in the on state, and the pixel capacitance between the common electrode 16 and the pixel electrode 15 Accumulated in. In this way, the light transmittance of the liquid crystal is changed according to the gradation display voltage, and pixel display is performed.
  • the display data of the input digital signal is R (red) 'G (green) ⁇ ⁇ (blue) display data (DR'DG'DB).
  • the display data is latched in the input latch circuit 21 and then sampled by time division in accordance with the operation of the shift register circuit 22 that is shifted by a start pulse SP and a clock CK from a controller (not shown). It is stored in the memory circuit 23. Thereafter, the data is transferred to the hold memory circuit 24 in a batch based on a horizontal synchronization signal (not shown) of the controller.
  • S is a cascade output.
  • a reference voltage generation circuit 29 as a reference voltage generation means generates a reference voltage for each gradation level based on the supply power supply voltage Vs.
  • the reference voltage generation circuit 29 will be described later.
  • the data in the hold memory circuit 24 is sent to the DZA conversion circuit 26 through the level shifter circuit 25, and is converted into an analog voltage based on the reference voltage at each level. And Output from the liquid crystal drive voltage output terminal 28 (Rl, Gl, Bl to Rn, Gn, Bn terminals shown in FIG. 4) to the source bus line 12 of each liquid crystal display element as the gradation display voltage by the output circuit 27 Is done. That is, the number of levels of the reference voltage is the number of displayable gradations.
  • the reference voltage generation circuit in the conventional liquid crystal display device generates, for example, 64 (64 bits) reference voltages according to each gradation level of 0 to 255 gradations. It is supposed to be.
  • This reference voltage generation circuit 120 is a resistor element RO having a resistance ratio for ⁇ correction.
  • a ladder resistor consisting of a scale 7 is used.
  • Reference voltage output terminals that output nine half-tone reference voltages, and eight resistors connected in series between both ends of each of the resistor elements R0 to R7 It consists of a total of 64 (6 bits) reference voltage output terminals extracted by resistors (not shown).
  • the luminance difference between gradations is medium for medium gradations such as 128 gradations, which are small at low gradations, and large for high gradations such as 255 gradations.
  • medium gradations such as 128 gradations
  • high gradations such as 255 gradations that are high.
  • the gradations are equally divided by connecting resistors of the same value in series.
  • image quality deterioration such as flickering and noise tends to be easily seen in gradations with high visibility and gradations with a large luminance difference between gradations.
  • FIGs. 6 (a) to 6 (c) show that each reference voltage is 8 bits (256 kinds of reference voltages are output), 7 bits (128 kinds of reference voltages) in low gradation, halftone and high gradation.
  • a reference voltage of 5 bits (32 types of output voltages) with a rough reference voltage allocation interval is used. Used and displays every 3 bits by frame rate control (FRC) method.
  • FRC frame rate control
  • a 6-bit (64 output voltages) reference voltage is used that is slightly more precise than the reference voltage allocation interval, and 2 by the frame rate control (FRC) method. Display bit by bit.
  • FRC frame rate control
  • a 6-bit (64 output voltages) reference voltage is used that is slightly more precise than the reference voltage allocation interval, and the frame rate control (FRC) method is used. Displays every 2 bits. That is, in the present embodiment, the number of bits for frame rate control (FRC) is not uniform for all gradations.
  • the liquid crystal drive signal generation unit 3 provided in the previous stage of the source driver 20 has a frame rate control.
  • a bit switching unit (hereinafter referred to as “FRC bit switching unit”) 3a and a frame rate control (FRC) unit 3b as a frame rate control means are provided.
  • the FRC bit switching unit 3a displays in accordance with a frame rate control (FRC) method for every 3 bits according to the gradation level of 0 to 255 gradations input to the liquid crystal drive signal generation unit 3. Switch between 2-bit frame rate control (FRC) display or 2-bit frame rate control (FRC) display!
  • FRC frame rate control
  • the frame rate control (FRC) unit 3b includes a display for every 3 bits, a display for every 2 bits by the frame rate control (FRC) method switched by the FRC bit switching unit 3a, Or drive control to display every 2 bits.
  • the liquid crystal drive signal generation unit 3 is provided in front of the source driver 20.
  • the present invention is not limited to this.
  • the liquid crystal drive signal generation unit 3 is provided inside.
  • reference voltage generation circuit 29 has the configuration shown in FIG.
  • the reference voltage generation circuit 29 is a ladder resistor circuit connected with a plurality of resistors.
  • the reference voltage generator 29 corresponds to the gradation level.
  • 5 bit reference voltage interval (referred to as the reference voltage interval when outputting 32 types of reference voltage for 0 to 255 gradations), 6 bit reference voltage interval (64 for 0 to 255 gradations)
  • the reference voltage interval when outputting with different types of reference voltage) and 7-bit reference voltage interval (referring to the reference voltage interval when outputting with 128 different reference voltages for 0 to 255 gradations)
  • a reference voltage is output at three reference voltage intervals.
  • the reference voltage V (0) is 0
  • the reference voltage V (16) has 64 types (6 bits) for 0 to 255 gradations.
  • the following 33 kinds of gradations can be obtained by 7-bit reference voltages V (48) to V (80). Can be output.
  • the reference voltage V (48) indicates the 48th reference voltage in the case of outputting 128 types (7 bits) of reference voltages for 0 to 255 gradations.
  • the following 25 gradations can be obtained by dividing the 160 to 255 gradations into 24 equal parts and 6-bit reference voltages V (40) to V (64). Is the output
  • the reference voltage V (40) is 64 types for 0 to 255 gradations.
  • the reference voltage interval is as described above.
  • the interval is not limited to this, and may be as follows, for example.
  • the power to set the FRC method to be used for all gradations is not necessarily limited to this.
  • the FRC method is not used and an 8-bit standard is used. It is also possible to use a voltage.
  • the luminance difference ⁇ between adjacent gradations is expressed as follows.
  • luminance Ln of gradation n can be generally expressed by the following equation.
  • a method of driving a liquid crystal display device including the reference voltage generation circuit 29 and the liquid crystal drive signal generation unit 3 having the above configuration will be described.
  • the reference voltage V (0) is set from the first frame.
  • the reference voltage V (1) is set to 1 frame power of 4 frames.
  • the first frame and the next first frame force are applied to the fourth frame. This allows the reference voltage
  • 8 gradations can be displayed using V (1) (“8 (n + 1)” shown on the right side of the figure.
  • both can be displayed with a 5-bit reference voltage V (O) -V (1).
  • V (0) from frame 1 to frame 4, and from frame 1 to frame 3
  • a 5-bit reference voltage V (0) is applied 3 frames from the first frame.
  • the 5-bit reference voltage V (0) is applied to the 2nd frame, 4th frame.
  • the 5-bit reference voltage is obtained by averaging the 1st to 8th frames.
  • V (O) -V (1) Three gradations can be displayed using V (O) -V (1) (the left side force is also shown in the fourth column in the figure).
  • a 2-bit frame rate control (FRC) display is used to display a gradation equivalent to 8 bits. This method will be described with reference to FIG.
  • the 6-bit reference voltage V (48) is applied to the first frame and the fourth frame. This makes the 6-bit basis
  • V (48) shown on the left side of the figure.
  • the 6-bit reference voltage V (49) is set to 1 frame.
  • 100 gradations can be displayed ("4 (n + 1)" shown on the rightmost side in the figure).
  • 96 gray levels and 100 gray levels are either 6-bit reference voltage V (48) or 6-bit reference voltage V (
  • a 2-bit frame rate control (FRC) display is used to display a gradation equivalent to 8 bits.
  • FRC frame rate control
  • the 6-bit reference voltage V (48) is set to the second frame and
  • a 6-bit reference voltage V (48) is set to 1 frame.
  • the 6th reference voltage V (49) is applied in the 4th frame.
  • (48) -V (49) can be used to display 99 gray levels (3 columns from the left in the figure)
  • the reference voltage interval is slightly more intense than in the case of using the above-described 3-bit frame rate control (FRC) display.
  • the pressure interval is slightly fine.
  • “4n” and “4n + 1” may cause a problem of flickering when the luminance difference is large and the visibility is high.
  • the method shown in FIG. 10 is used because, as shown in FIG. 5, a portion with a small luminance difference and low visibility, or a portion with a large luminance difference and low visibility. It is. Therefore, if it appears to flicker, it will not work!
  • the brightness difference is large and the visibility is high, for example, 96 to 160 gradations. Then it is easy to see with flicker. Therefore, in the present embodiment, for example, for 96 to 160 gradations, a 7-bit reference voltage V (48) to V (80) with a narrow reference voltage interval is used, and a 1-bit frame rate control is performed. (FRC) display is used to display a gradation equivalent to 8 bits. This method will be described with reference to FIG.
  • a 7-bit reference voltage V (64) is applied to the first frame and the second frame.
  • 128 gray scales can be displayed using the 7-bit reference voltage V (64) (“2n” on the left side of the figure).
  • a 7-bit reference voltage V (65) is applied to the first and second frames.
  • 130 gradations can be displayed using the 7-bit reference voltage V (65) (“2 (n + l)” shown on the rightmost side in the figure). That is, 128 gradation and 130 gradation can be displayed with a 7-bit reference voltage V (64) or a 7-bit reference voltage V (65).
  • 129 gradations cannot be displayed directly.
  • a 1-bit frame rate control (FRC) display can be used to display a gradation equivalent to 8 bits.
  • FRC frame rate control
  • the 129 gradations are displayed using the 7-bit reference voltage V (64) -V (65). can do.
  • the frame rate control (FRC) unit 3b performs the maximum gradation of the image to which the number of reference voltages generated by the reference voltage generation circuit 29 is input.
  • the gray scale that cannot be displayed with the reference voltage is interpolated by the frame rate control method to perform multi-tone display according to the gray scale of the image.
  • the reference voltage intervals in the reference voltage generation circuit 29 are finely allocated to gradations having a large influence on the luminance difference and visibility, and on the gradations having a small influence on the luminance difference and visibility.
  • the brightness difference and the influence of visibility are allocated more coarsely than in the case of gradation.
  • gradations that are less affected by differences in brightness and visibility are not noticeable even if there is much interpolation using the frame rate control method.
  • the reference voltage generation circuit 29 in the reference voltage generating circuit 29 has a halftone in the set range, and the interval of the reference voltage in the halftone in the set range is higher than that in other gradation ranges. Are also allotted.
  • the reference voltage interval in the reference voltage generation circuit 29 is the same as the digital gradation value of the input image in the halftone of the set range. It can be assigned to be converted to analog voltage and displayed as it is.
  • the digital gradation value of the input image is converted into an analog voltage and displayed, so that interpolation by the frame rate control method is not performed. Therefore, it is possible to provide a liquid crystal display device that can surely prevent image quality degradation such as flickering and noise at a gradation with high visibility and a gradation with a large luminance difference between gradations.
  • the display of high gradation has less influence on the visibility than the display of halftone. Therefore, in the liquid crystal display device according to the present embodiment, the reference voltage interval in the reference voltage generation circuit 29 is allocated more coarsely than the interval in the halftone of the set range at a high gradation in the set range. Yes. As a result, at the high gradation, for example, the same reference voltage interval as in the prior art can be used.
  • the reference voltage interval in the reference voltage generation circuit 29 is allocated more coarsely at the low gradation of the set range than at the high gradation of the set range. ing.
  • the multi-grayscale display is performed by changing the allocation of the reference voltage intervals and using the frame rate control method.
  • FRC frame rate control
  • the liquid crystal drive signal generation unit 30 includes the FRC bit switching unit 3a and the frame rate control (FRC) unit 3b.
  • a dither section 3c as a dither means.
  • the dither unit 3c controls driving so as to perform dithering.
  • VI I is not displayed in each frame, but by averaging the four frames over time, VI 1 shown on the left is displayed in Fig. 13! .
  • dithering can be used in combination so that a desired gradation is displayed not only by temporal averaging but also by spatial averaging.
  • FIGS. 15A to 15C for example, three sets of dither patterns are prepared.
  • dither 1 is used when 2-bit frame rate control (FRC) is combined with dithering.
  • the first 4 frames use a dither pattern set of dither 1, and the next 4 frames use a dither pattern set of dither 2.
  • FRC lame rate control
  • the noise and flicker due to the dither pattern are thought to be due to the regularity, similarity, continuity, etc. of the image after dithering, but by using different sets of dither patterns, The regularity, similarity and continuity of images can be cut off.
  • the number of bits of the frame rate control (FRC) is divided according to the situation.
  • each frame rate control (FRC) by having a plurality of sets of dither patterns, noise and flicker can be reduced and display quality can be improved.
  • the frame rate control and dithering are used together to interpolate the gray scales that cannot be displayed with the reference voltage and to perform multi-gray scale display according to the gray scale of the image.
  • liquid crystal display device that can further prevent image quality degradation such as flickering and noise by spatially averaging display gradations by dithering, which just needs to average the display screen by means of frame rate control, is provided. can do.
  • killer pattern refers to an image (including a moving image) in which a display defect such as noise or flickering is visible (no problem with other images) when displayed.
  • the dither unit 3c sequentially uses a plurality of sets of dither patterns with different killer patterns when performing interpolation by the frame rate control (FRC) unit 3b. To do. As a result, the occurrence of a killer pattern can be prevented, and deterioration of display quality can be avoided.
  • FRC frame rate control
  • the reference voltage interval in the reference voltage generating means is more carefully allocated in the halftone of the set range than in the other gradation ranges. I prefer to do that!
  • the halftone display is greatly affected by the luminance difference and the visibility. Therefore, in the present invention, the intervals of the reference voltages in the reference voltage generating means are more carefully assigned in the halftone of the set range than in the other gradation ranges.
  • the reference voltage interval in the reference voltage generating means converts the digital gradation value of the input image into an analog voltage as it is in the halftone of the set range. It is allocated to be displayed!
  • the digital gradation value of the input image is converted into an analog voltage and displayed, so that interpolation by the frame rate control method is not performed. Therefore, it is possible to provide a display device that can surely prevent image quality deterioration such as flicker and noise in a gradation with high visibility and a gradation with a large luminance difference between gradations.
  • the reference voltage interval in the reference voltage generating means is more coarsely allocated in the high gradation of the set range than in the halftone of the set range. And prefer to be.
  • the high gradation display is less affected by the visibility than the halftone display. Therefore, in the present invention, at the high gradation in the set range, the reference voltage interval in the reference voltage generating means is allocated more roughly than the interval in the halftone of the set range. Thereby, in the high gradation, for example, the same reference voltage interval as that in the prior art can be set.
  • the reference voltage interval in the reference voltage generating means is more coarsely allocated at the low gradation of the set range than at the high gradation of the set range. I like to be. [0146] In low gradation display, both visibility and luminance difference between gradations are small. Therefore, in the present invention, the reference voltage interval in the reference voltage generating means is assigned more coarsely in the set range of low gradation than in the set range of high gradation.
  • the display quality is not affected. Therefore, at low gradations, the number of reference voltages can be reduced while maintaining the same display quality as before.
  • the display device of the present invention when the number of reference voltages generated by the reference voltage generating means is smaller than the maximum gradation of the input image, in addition to the interpolation by the frame rate control means.
  • dither means for interpolating gradations that cannot be displayed with the reference voltage by dithering and performing multi-gradation display according to the gradation of the image is provided.
  • the frame rate control and dithering are used in combination, whereby the level that cannot be displayed with the reference voltage.
  • Multi-tone display corresponding to the tone of the image is performed by interpolating the tone.
  • a display device that can further prevent image quality degradation such as flickering and noise by spatially averaging display gradations by dithering, not just averaging the display screen by time averaging by frame rate control. be able to.
  • the dither means sequentially uses a plurality of sets of dither patterns having different killer patterns when performing interpolation by the frame rate control means.
  • “Killer pattern” refers to images (including moving images) that display noise (flickering, etc.) specifically when displayed (no problem with other images)!
  • the dither means sequentially uses a plurality of sets of dither patterns having different killer patterns when performing interpolation by the frame rate control means.
  • the present invention can be applied to a display element driving device that drives a plurality of display elements and a display device that includes the display element driving device.
  • a display device for example, it can be used for an active matrix type liquid crystal display device, and an electrophoretic display, a twist ball display, a reflective display using a fine prism film, a digital display
  • displays that use light modulation elements such as mirror devices
  • displays that use light-emitting elements such as organic EL light-emitting elements, inorganic EL light-emitting elements, and LEDs (Light Emitting Diodes) as display elements and fields It can also be used for emission display (FED) and plasma display.
  • FED emission display

Abstract

　表示装置には、入力された画像のデジタル階調値をアナログ電圧に変換するときの基準電圧を複数発生する基準電圧発生回路と、発生される基準電圧の数が入力された画像の最大階調よりも少ないときに、基準電圧で表示できない階調をＦＲＣ方式により補間して画像の階調に応じた多階調表示を行うＦＲＣ部とが設けられている。基準電圧発生回路における基準電圧の間隔は、輝度差及び視認性の影響の大きい中間調には細かく割り振られ、輝度差及び視認性の影響の小さい低階調には、輝度差及び視認性の影響の大きい中間調の場合よりも粗く割り振られている。これにより、フレームレートコントロール（FRC）を用いて階調表示を行う場合に、視認性の高い階調及び階調間の輝度差が大きい階調でのちらつきやノイズ等の画質劣化を防止し得る表示装置を提供することができる。

Description

明 細 書
表示装置
技術分野
[0001] 本発明は、フレームレートコントロール方式を用いて多階調表示を行う例えば液晶 表示装置等の表示装置に関するものである。
背景技術
[0002] 従来、液晶表示装置においては、図 17に示すように、例えば 256階調の表示を行 うために、複数の抵抗を連結したラダー抵抗回路を用いて、その分圧による各基準 電圧により階調値に相当する出力電圧を画素に出力していた。
[0003] 例えば、このラダー抵抗回路において、出力される各基準電圧を Vn、 Vn+ 1、 Vn
+ 2、…とし、これら各基準電圧によって表示可能な階調が、 n、 n+ l、 n+ 2、…とす る。具体的には、 256階調の表示に対して、一般的に、 6ビット（64)種類の等間隔の 基準電圧を生成する。
[0004] この場合、これら各基準電圧では表示可能な階調が n、 n+ 1、 n+ 2、…であるので 、これら各基準電圧だけではその間の階調表示ができない。例えば、 6ビット（64)種 類の基準電圧では、 0階調、 4階調、 8階調…は表示できるが、これらの階調の間の 1 、 2、 3、 5、 6、 7階調等は表示できない。
[0005] そこで、これらの少ない各基準電圧を用いて多階調表示を行う手段として、例えば 、フレームレートコントロール（FRC)方式や、ディザリング等が上げられる。
[0006] 上記フレームレートコントロール（FRC)は、フレーム毎に表示する階調を変化させ、 擬似的にそれぞれの中間階調を表示する方法である。
[0007] 例えば、 n階調と n+ 1階調との中間の階調 n+O. 5を表示させるには、図 18 (a)に 示すように、第 1フレーム目を n階調とし、第 2フレーム目を n+ 1階調とし、以下、この 繰り返しにて表示を行う。これにより、人間の目には、全体としては平均化された階調 n+O. 5が表示されているように見える。
[0008] また、例えば、 n階調と n+ 1階調との間の階調 n+O. 25を表示させるには、図 18 ( b)に示すように、第 1フレーム目〜第 3フレーム目をそれぞれ n階調とし、第 4フレー ム目を n+ 1階調とする。以下、この繰り返しにより表示を行う。これにより、人間の目 には、平均化された階調 n+O. 25が表示されているように見える。なお、このような 表示を行う場合には、表示画面を時間平均しているので、中間調表示に要するフレ ーム数が多 、程、駆動周波数を速くする等の考慮が必要である。
[0009] 一方、ディザリングは、表示階調を空間的に平均することにより、それぞれの中間階 調を表示する方法であり、例えば、日本国公開特許公報「特開 2005— 128207号 公報（平成 17年 5月 19日公開）」に開示がある。
[0010] ディザリングでは、例えば、図 19に示すように、 2 X 2マトリクスを 1ユニットとする画 素において、一方の対角線の画素については n階調を表示し、他方の対角線の画素 については n+ 1階調を表示する。これにより、人間の目には、全体としては平均化さ れた階調 n+O. 5が表示されているように見える。
[0011] なお、この方法では、ユニット当たりの画素を増やすことによって、表示できる中間 調の数は増えるが、あまり大きくすると画像がぼけたり、ディザパターンによってはキラ 一パターン (動画)が存在したりして、表示品位が劣化する場合がある。
[0012] また、フレームレートコントロール（FRC)方式とディザリングとを併用した、例えば、 日本国公開特許公報「特開 2003 - 262848号公報（平成 15年 9月 19日公開）」に 開示される電気光学素子の駆動方法もある。
[0013] この公報の電気光学素子の駆動方法では、ディザリングの欠点をフレームレートコ ントロール (FRC)方式に補うことにより、表示品位の劣化を抑制している。
[0014] しかしながら、上記従来の特開 2003— 262848号公報の表示装置では、特定の 画像にお 、て、ちらつきやノイズ等の画質の劣化が見られると 、う問題点を有して!/、 る。特に、視認性の高い階調、及び階調間の輝度差が大きい階調でちらつきゃノィ ズ等の画質の劣化が見え易い傾向があった。
[0015] すなわち、階調と輝度比との間には、図 20に示す関係がある。同図は 6ビット（64 種類）の基準電圧と 2ビット（4種類）のフレームレートコントロール（FRC)とを行って、 8ビット（256種類)の階調表示を行う場合を示して!/、る。
[0016] 同図から、以下のことが把握できる。まず、低階調レベルでフレームレートコントロー ル (FRC)を行う場合、階調間での輝度差は小さくかつ視認性も低いため、ちらつき等 は見え難い。中間調レベルでフレームレートコントロール (FRC)を行う場合、階調間 の輝度差はやや大きくかつ視認性は高いため、ちらつき等が見え易くなる。高階調レ ベルでフレームレートコントロール (FRC)を行う場合、階調間の輝度差は大きいが、 視認性が低くなるため、ちらつき等は若干見え難くなる。
発明の開示
[0017] 本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、フレーム レートコントロール (FRC)を用いて階調表示を行う場合に、視認性の高い階調及び 階調間の輝度差が大きい階調でのちらつきやノイズ等の画質劣化を防止し得る表示 装置を提供することにある。
[0018] 本発明の表示装置は、上記課題を解決するために、フレームレートコントロール方 式を用いて多階調表示を行う表示装置にお!、て、入力された画像のデジタル階調値 をアナログ電圧に変換するときの基準電圧を複数発生する基準電圧発生手段と、上 記基準電圧発生手段にて発生される基準電圧の数が入力された画像の最大階調よ りも少ないときに、基準電圧で表示できない階調をフレームレートコントロール方式に より補間して画像の階調に応じた多階調表示を行うフレームレートコントロール手段と が設けられていると共に、上記基準電圧発生手段における基準電圧の間隔は、輝度 差及び視認性の影響の大き 、階調には細カゝく割り振られ、それよりも輝度差及び視 認性の影響の小さ!、階調には、輝度差及び視認性の影響の大き!、階調の場合よりも 粗く割り振られている。
[0019] 上記発明によれば、フレームレートコントロール手段は、基準電圧発生手段にて発 生される基準電圧の数が入力された画像の最大階調よりも少ないときに、基準電圧 で表示できない階調をフレームレートコントロール方式により補間して画像の階調に 応じた多階調表示を行う。
[0020] ここで、基準電圧で表示できない階調をフレームレートコントロール方式により補間 して画像の階調に応じた多階調表示を行うときに、視認性の高い階調及び階調間の 輝度差が大きい階調においては、ちらつきやノイズ等の画質劣化が生じ易い。したが つて、視認性の高い階調及び階調間の輝度差が大きい階調である程、フレームレー トコントロール方式による補間を少なくすることが好ましい。 [0021] そこで、本発明では、基準電圧発生手段における基準電圧の間隔は、輝度差及び 視認性の影響の大き 、階調には細カゝく割り振られ、輝度差及び視認性の影響の小さ い階調には、輝度差及び視認性の影響の大きい階調の場合よりも粗く割り振られて いる。
[0022] すなわち、輝度差及び視認性の影響の大きい階調には、基準電圧発生手段にお ける基準電圧の間隔は細力べ割り振られので、フレームレートコントロール方式による 補間が少なくなる。また、輝度差及び視認性の影響の小さい階調には、フレームレー トコントロール方式による補間が多くなつても目立たない。
[0023] したがって、フレームレートコントロール (FRC)を用いて階調表示を行う場合に、視 認性の高い階調及び階調間の輝度差が大きい階調でのちらつきやノイズ等の画質 劣化を防止し得る表示装置を提供することができる。
[0024] また、これにより、従来の基準電圧の数と同じ数であっても、従来よりもよい表示品 位を得ることが可能となる。さらに、従来と同レベルの表示品位を維持したまま、基準 電圧の数を減らすことが可能となる。
[0025] 本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十 分わ力るであろう。また、本発明の利益は、添付図面を参照した次の説明で明白にな るであろう。
図面の簡単な説明
[0026] [図 1]本発明における液晶表示装置の実施の一形態を示すものであり、階調レベルと 基準電圧の間隔の割り振りとを示すグラフである。
[図 2]上記液晶表示装置の構成を示すブロック図である。
[図 3]上記液晶表示装置の画素の構成を示す概略斜視図である。
[図 4]上記液晶表示装置のソースドライバの構成を示すブロック図である。
[図 5]上記液晶表示装置における階調レベルに対する階調間の輝度差及び視認性 を示すグラフである。
[図 6(a)]上記液晶表示装置において各 8ビット〜 5ビットの基準電圧を使用したときの 、低階調での階調と輝度比との関係を示すグラフである。
[図 6(b)]上記液晶表示装置において各 8ビット〜 5ビットの基準電圧を使用したときの 、中間調での階調と輝度比との関係を示すグラフである。
圆 6(c)]上記液晶表示装置において各 8ビット〜 5ビットの基準電圧を使用したときの 、高階調での階調と輝度比との関係を示すグラフである。
[図 7]上記液晶表示装置のソースドライバの他の構成を示すブロック図である。
圆 8]上記液晶表示装置における基準電圧発生回路の構成を示す回路図である。
[図 9]上記液晶表示装置における 3ビットのフレームレートコントロール (FRC)を示す タイミングチャートである。
[図 10]上記液晶表示装置における 2ビットのフレームレートコントロール (FRC)を示 すタイミングチャートである。
[図 11]上記液晶表示装置における 1ビットのフレームレートコントロール (FRC)を示 すタイミングチャートである。
[図 12]本発明における液晶表示装置の他の実施の形態を示すブロック図である。
[図 13]上記液晶表示装置において、フレームレートコントロール (FRC)とディザリング とを併用する方法を示すタイミングチャートである。
[図 14]上記液晶表示装置において、フレームレートコントロール (FRC)とディザリング とを併用する他の方法を示すタイミングチャートである。
[図 15(a)]上記液晶表示装置において、フレームレートコントロール (FRC)とディザリ ングとを併用するときに、同じ階調を得るための異なる方法を示すタイミングチャート である。
[図 15(b)]上記液晶表示装置において、フレームレートコントロール (FRC)とディザリ ングとを併用するときに、同じ階調を得るための異なる方法を示すタイミングチャート である。
[図 15(c)]上記液晶表示装置において、フレームレートコントロール (FRC)とディザリ ングとを併用するときに、同じ階調を得るための異なる方法を示すタイミングチャート である。
[図 15(d)]4種類のキラーパターンを示す説明図である。
[図 16]上記液晶表示装置において、フレームレートコントロール (FRC)とディザリング とを併用するときに、異なるディザパターン使用する場合を示すタイミングチャートで ある。
[図 17]従来の液晶表示装置におけるラダー抵抗力 なる基準電圧発生回路を示す 回路図である。
[図 18(a)]上記液晶表示装置におけるフレームレートコントロール (FRC)を示す説明 図である。
[図 18(b)]上記液晶表示装置におけるフレームレートコントロール (FRC)を示す説明 図である。
[図 19]上記液晶表示装置におけるディザリングを示す説明図である。
[図 20]上記液晶表示装置において、 8ビット及び 6ビットの基準電圧を使用したときの
、階調と輝度比との関係を示すグラフである。
[図 21]上記液晶表示装置において、 6ビットの基準電圧発生回路を示す回路図であ る。
符号の説明
[0027] 1 液晶パネル
3 液晶駆動信号生成部
3a FRCビット切替部
3b フレームレートコントロール（FRC)部（フレームレートコントロール手
段）
3c ディザ部（ディザ手段）
17 液晶パネル
20 ソースドライバ
29 基準電圧発生回路 (基準電圧発生手段）
30 液晶駆動信号生成部
発明を実施するための最良の形態
[0028] 〔実施の形態 1〕
本発明の一実施形態にっ 、て図 1な 、し図 11に基づ 、て説明すれば、以下の通り である。
[0029] 本実施の形態の液晶表示装置は、図 2に示すように、液晶パネル 1、ゲートドライバ 2、ソースドライバ 20及び液晶駆動信号生成部 3を有して 、る。
[0030] 上記液晶パネル 1には、図示しないが、マトリクス状に画素が配置されている。一つ の画素 11は、図 3に示すように、ソースバスライン 12、ゲートバスライン 13、 TFTトラ ンジスタ 14、画素電極 15、及びコモン電極 16を備えて構成される。画素電極 15とコ モン電極 16との間には、液晶材が封入されている。
[0031] 上記ソースバスライン 12は、液晶パネル 17内において垂直方向に配設されている と共に、水平の画素 11の数だけ設けられている。各ソースバスライン 12は、各画素 1 1の TFTトランジスタ 14に接続されている。
[0032] 上記ソースバスライン 12には、図 2に示すソースドライバ 20から、表示対象画素の 明るさに応じた階調表示電圧が与えられる。一方、ゲートバスライン 13には、ゲートド ライバ 2から、列方向に並んだ TFTトランジスタ 14を順次オンするような走査信号が 与えられる。そして、オン状態の TFTトランジスタ 14を介して、当該 TFTトランジスタ 1 4のドレインに接続された画素電極 15にソースバスライン 12の階調表示電圧が印加 され、上記コモン電極 16との間の画素容量に蓄積される。こうして、液晶の光透過率 が上記階調表示電圧に応じて変化されて、画素表示が行われる。
[0033] 次に、ソースドライバ 20の構成にっ 、て、図 4に基づ 、て説明する。
[0034] 同図に示すように、ソースドライバ 20では、入力されたデジタル信号の表示データ は、 R (赤) 'G (緑) ·Β (青)の表示データ (DR'DG'DB)を有している。そして、この表示 データは、ー且、入力ラッチ回路 21にラッチされた後、図示しないコントローラからス タートパルス SP及びクロック CKによってシフトするシフトレジスタ回路 22の動作に合 わせて、時分割によつてサンプリングメモリ回路 23に記憶される。その後、コントロー ラカ の図示しない水平同期信号に基づいてホールドメモリ回路 24に一括転送され る。なお、 Sはカスケード出力である。
[0035] 基準電圧発生手段としての基準電圧発生回路 29は、供給電源電圧 Vsに基づいて 、各階調レベルの基準電圧を発生する。なお、基準電圧発生回路 29については、 後述する。
[0036] ホールドメモリ回路 24のデータは、レベルシフタ回路 25を介して DZA変換回路 2 6に送出され、各レベルの基準電圧に基づいてアナログ電圧に変換される。そして、 出力回路 27によって、液晶駆動電圧出力端子 28 (図 4に示す Rl、 Gl、 Bl〜Rn、 G n、 Bn端子)から、上記階調表示電圧として、各液晶表示素子のソースバスライン 12 に出力される。すなわち、上記基準電圧のレベル数が上記表示可能な階調数となる
[0037] ところで、従来の液晶表示装置における基準電圧発生回路は、図 21に示すように 、 0〜255階調の各階調レベルに応じて、例えば 64通り（64ビット）の基準電圧を発 生するようになっている。
[0038] この基準電圧発生回路 120は、 γ補正のための抵抗比を持たせた抵抗素子 RO〜 尺7からなるラダー抵抗にょって¥0'¥8 '¥16 '¥24'¥32'¥40'¥48 ^56及び¥6 4で表わされる 9個の中間調の基準電圧を出力する基準電圧出力端子と、各抵抗素 子 R0〜R7の両端間に直列に 8個ずつ接続された合計 64 (6ビット)個の図示しない 抵抗により取り出される基準電圧出力端子とによって構成されている。
[0039] そして、例えばフレームレートコントロール (FRC)方式を採用することにより、基準電 圧できな!/ヽ階調を補間して 8ビット相当（256種類の階調)の階調表示を行って!/、る。
[0040] し力しながら、図 5に示すように、階調間の輝度差は、低階調で小さぐ 128階調等 の中階調では中程度、 255階調等の高階調では大きくなる。また、視認性は、低階 調で低ぐ 128階調等の中階調では高ぐ 255階調等の高階調では低くなる。
[0041] したがって、従来の基準電圧発生回路 120のように、 0〜255階調の各階調レベル に対して、同じ値の抵抗を直列接続することにより階調を等間隔に区分して基準電 圧を発生した場合には、視認性の高い階調、及び階調間の輝度差が大きい階調で はちらつきやノイズ等の画質の劣化が見え易い傾向がある。
[0042] 具体的に、図 6 (a)〜図 6 (c)に基づいて説明する。図 6 (a)〜図 6 (c)は、低階調、 中間調及び高階調において、各基準電圧を 8ビット (256種類の基準電圧を出力す る）、 7ビット（128種類の基準電圧を出力する）、 6ビット (64種類の基準電圧を出力 する）、 5ビット (32種類の基準電圧を出力する）とした場合の輝度比と階調との関係 を示す図である。
[0043] すなわち、図 6 (a)〖こ示すように、低階調レベルでフレームレートコントロール（FRC) 方式を行う場合、階調間での輝度差は小さぐまた視認性も低いため、ちらつき等は 見え難い。したがって、基準電圧数はさほど必要ではないことがわかる。
[0044] また、図 6 (b)〖こ示すように、中間調レベルでフレームレートコントロール（FRC)方式 を行う場合、階調間の輝度差はやや大きぐ視認性は高いため、ちらつき等が見え易 くなる。したがって、細かい基準電圧の設定が必要であることがわかる。
[0045] さらに、図 6 (c)〖こ示すように、高階調レベルでフレームレートコントロール（FRC)方 式を行う場合、階調間の輝度差は大きいが、視認性が低くなるため（図 5参照）、ちら つき等は若干見え難くなる。
[0046] そこで、本実施の形態では、図 1に示すように、例えば、低階調では基準電圧の割 り振りの間隔を粗めにした 5ビット（32種類の出力電圧)の基準電圧を使用し、かつフ レームレートコントロール (FRC)方式により 3ビット毎の表示を行う。また、低階調から 中階調では、基準電圧の割り振りの間隔をやや細力べした 6ビット (64種類の出力電 圧）の基準電圧を使用し、かつフレームレートコントロール（FRC)方式により 2ビット毎 の表示を行う。中階調では、基準電圧の割り振りの間隔を細力べした 7ビット（128種 類の出力電圧）の基準電圧を使用し、かつフレームレートコントロール（FRC)方式に より 1ビット毎の表示を行う。さら〖こ、中階調から高階調では、基準電圧の割り振りの間 隔をやや細力べした 6ビット（64種類の出力電圧）の基準電圧を使用し、かつフレーム レートコントロール (FRC)方式により 2ビット毎の表示を行う。すなわち、本実施の形態 では、フレームレートコントロール（FRC)のビット数を全ての階調において一律とはし ていない。
[0047] これにより、フレームレートコントロール (FRC)を用いて階調表示を行う場合に、視 認性の高い階調、及び階調間の輝度差が大きい階調でのちらつきやノイズ等の画質 の劣化を防止することができる。
[0048] 上記の機能を満たすために、本実施の形態の液晶表示装置では、図 2に示すよう に、ソースドライバ 20の前段に設けられた液晶駆動信号生成部 3には、フレームレー トコントロールビット切替部（以下、「FRCビット切替部」という） 3aと、フレームレートコ ントロール手段としてのフレームレートコントロール（FRC)部 3bとが設けられて!/、る。
[0049] 上記 FRCビット切替部 3aは、液晶駆動信号生成部 3に入力される 0〜255階調の 階調レベルに応じて、 3ビット毎のフレームレートコントロール（FRC)方式による表示、 2ビット毎のフレームレートコントロール（FRC)方式による表示、又は 2ビット毎のフレ 一ムレートコントロール (FRC)方式による表示の!/ヽずれかに切り替える。
[0050] また、フレームレートコントロール（FRC)部 3bは、上記 FRCビット切替部 3aによつ て切り替えられたフレームレートコントロール（FRC)方式による 3ビット毎の表示、 2ビ ット毎の表示、又は 2ビット毎の表示を行うように駆動制御する。
[0051] なお、本実施の形態では、液晶駆動信号生成部 3は、ソースドライバ 20の前段に設 けられているが、必ずしもこれに限らず、例えば、図 7に示すように、ソースドライバ 20 の内部に液晶駆動信号生成部 3を設けた構成とすることも可能である。
[0052] また、本実施の形態の液晶表示装置では、基準電圧発生回路 29は、図 8に示す 構成を有している。
[0053] すなわち、同図に示すように、基準電圧発生回路 29は、複数の抵抗を連結したラ ダー抵抗回路カゝらなっていると共に、本実施の形態では、特に、階調レベルに応じて 、 5ビットの基準電圧間隔 (0〜255階調に対して 32種類の基準電圧で出力する場合 の基準電圧間隔をいう）、 6ビットの基準電圧間隔 (0〜255階調に対して 64種類の 基準電圧で出力する場合の基準電圧間隔をいう）、及び 7ビットの基準電圧間隔 (0 〜255階調に対して 128種類の基準電圧で出力する場合の基準電圧間隔をいう）と いう 3種類の基準電圧間隔にて基準電圧を出力するようになっている。
[0054] 具体的には、例えば、 0階調〜 63階調の低階調においては、 0階調〜 64階調を 8 等分することにより、 5ビットの基準電圧 V (0)、基準電圧 V (1)〜V (8)にて以下の
5 5 5
9種類の階調が出力できるようになつている。なお、例えば基準電圧 V (0)は、 0
5 〜2
55階調に対して 32種類（5ビット）の基準電圧で出力した場合における 0番目の基準 電圧示す。
[0055] 基準電圧 V (0) =0階調
5
基準電圧 V (1) =8階調
5
基準電圧 V (2) = 16階調
基準電圧 V (7) 基準電圧 V (8) =64階調
5
また、 64階調〜 96階調においては、 64階調〜 96階調を 8等分することにより、 6ビ ットの基準電圧 V (16)〜V (24)により、以下の 9種類の階調が出力できるようにな
6 6
つている。なお、例えば基準電圧 V (16)は、 0〜255階調に対して 64種類（6ビット)
6
の基準電圧で出力した場合における、 16番目の基準電圧を示す。
基準電圧 V (16) =64階調
6
基準電圧 V (17) =68階調
6
基準電圧 V (18) = 72階調
基準電圧 V (23) = 92階調
6
基準電圧 V (24) = 96階調
6
また、 96階調〜 160階調においては、 96階調〜 160階調を 32等分することにより 、 7ビットの基準電圧 V (48)〜V (80)により、以下の 33種類の階調が出力できるよ うになつている。なお、例えば基準電圧 V (48)は、 0〜255階調に対して 128種類（ 7ビット)の基準電圧で出力した場合における、 48番目の基準電圧を示す。
基準電圧 V (48) = 96階調
基準電圧 V (49) = 98階調
基準電圧 V (50) = 100階調
基準電圧 V (79) = 158階調
基準電圧 V (80) = 160階調
さらに、 160階調〜 255階調においては、 160階調〜 255階調を 24等分すること により、 6ビットの基準電圧 V (40)〜V (64)により、以下の 25種類の階調が出力で
6 6
きるようになつている。なお、例えば基準電圧 V (40)は、 0〜255階調に対して 64種
6
類 (6ビット)の基準電圧で出力した場合における、 40番目の基準電圧を示す。
基準電圧 V (40) = 160階調 基準電圧 V (41)
6
基準電圧 V (42)
基準電圧 V (63) = 251階調
6
基準電圧 V (64) = 255階調
6
なお、本実施の形態では、基準電圧の間隔を以上のようにしているが、必ずしもこ れに限らず、例えば、以下にすることも可能である。
(基準階調数 64種類）
0階調〜 80階調： 5ビットの基準電圧と 3ビット毎の FRC方式
80階調〜 104階調： 6ビットの基準電圧と 2ビット毎の FRC方式
104階調〜 144階調： 7ビットの基準電圧と 1ビット毎の FRC方式
144階調〜 255階調： 6ビットの基準電圧と 2ビット毎の FRC方式
さらに、上述した 4種類の割り振りではなぐ以下のような、 3種類の割り振りも可能で ある。
(基準階調数 66種類）
0階調〜 32階調： 5ビットの基準電圧と 3ビット毎の FRC方式
32階調〜 120階調： 7ビットの基準電圧と 1ビット毎の FRC方式
120階調〜 255階調： 5ビットの基準電圧と 3ビット毎の FRC方式
(基準階調数 87種類）
0階調〜 32階調： 6ビットの基準電圧と 2ビット毎の FRC方式
32階調〜 120階調： 7ビットの基準電圧と 1ビット毎の FRC方式
120階調〜 255階調： 6ビットの基準電圧と 2ビット毎の FRC方式
また、本実施の形態では、全ての階調において FRC方式を行うような設定をしてい る力 必ずしもこれに限らず、一部の階調においては、 FRC方式を使用せず、 8ビット の基準電圧を使用することも可能である。
なお、他の割り振り例として、モジュールの用途 (低階調/高階調に表示が偏る等） によって視認性等との関係とは無縁に、 FRC方式のビット数を割り振るものも考えら れる。
[0060] また、基準電圧間隔を割り振る場合には、モジュールが使用して 、る液晶の特性や 用途 (ユーザーの嗜好）によってこの範囲が異なる。この結果、基準電圧間隔を割り 振る場合に、一概に階調を限定することはできない。
[0061] すなわち、具体的には、隣り合う階調の輝度差 Δは、階調を Xとすると、
輝度差 Δ = ( ( (x+ 1) /255) v (x/255) v ) X
(T (255階調の透過率） X L (バックライト輝度)）
にて表される。なお、階調 nの輝度 Lnは概ね下式のように表せる。
[0062] Ln= (n/255) v X L255 (V255の輝度）
L255 =T255(V255の透過率0 /0) X L (バックライト輝度）
したがって、輝度差 Δの式により、モジュールの γ特性やバックライトの特性等によ つて輝度差や視認性は異なることが分かる。また、実際のフレームレートコントロール (FRC)のビット数を割り振る際には、輝度差と視認性との二つのパラメータの相関を 用いる必要がある。この結果、基準電圧間隔を割り振る場合に、一概に階調を限定 することはできない。
[0063] 上記構成の基準電圧発生回路 29及び液晶駆動信号生成部 3を備えた液晶表示 装置の駆動方法について説明する。
[0064] 最初に、例えば 0〜64階調の低階調において、図 1に示すように、基準電圧の間 隔を粗めにした 5ビットの基準電圧 V (0)〜V (8)の 9種類を用いると共に、 3ビットの
5 5
フレームレートコントロール（FRC)の表示を使い、 8ビット相当の階調を表示する方法 を、図 9に基づいて説明する。
[0065] 同図に示すように、 5ビットの基準電圧 V (0)及び基準電圧 V (1)を用いて、 3ビッ
5 5
ト細カ 、8ビット相当の階調である 0階調ないし 8階調を表示することを考える。
[0066] この場合、例えば、 0階調を表示するときには、基準電圧 V (0)を 1フレーム目から
5
4フレーム目、及び次の 1フレーム目力も 4フレーム目まで印加する。これにより、基準 電圧 V (0)を用 、て 0階調を表示することができる（同図にお 、て最左側に示す「8n
5
」）。
[0067] 次に、例えば、 8階調を表示するときには、基準電圧 V (1)を 1フレーム目力 4フレ ーム目、及び次の 1フレーム目力も 4フレーム目まで印加する。これにより、基準電圧
V ( 1)を用 、て 8階調を表示することができる（同図にお 、て最右側に示す「8 (n+ 1
5
)」）。すなわち、いずれも 5ビットの基準電圧 V (O) -V (1)にて表示できる。
5 5
[0068] 次に、 1階調から 7階調を表示することを考える。この場合、 5ビットの基準電圧 V (0
5
) -V (1)では、直接的には、これら 1階調力も 7階調を表示することはできない。この
5
場合は、 3ビットのフレームレートコントロール（FRC)の表示を使うことによって、 8ビッ ト相当の階調を表示することができる。すなわち、フレームレートコントロール（FRC) により、 0〜8階調を 8等分 (3ビット)することにより、 1階調力も 7階調を、 5ビットの基 準電圧 V (O) -V (1)を用いて表示することができる。
5 5
[0069] まず、 1階調を表示する場合には、例えば、同図に示すように、 5ビットの基準電圧
V (0)を 1フレーム目から 4フレーム目まで、及び次の 1フレーム目から 3フレーム目ま
5
で印加し、最後の 4フレーム目で基準電圧 V (1)を印加する。これにより、 5ビットの
5
基準電圧 V (O) -V (1)を用いて、 1〜8フレーム目までを平均することにより、 1階調
5 5
を表示することができる（同図にお 、て左側から 2列目に示す「8η + 1」）。
[0070] また、 2階調を表示する場合には、 5ビットの基準電圧 V (0)を 1フレーム目から 3フ
5
レーム目まで印加し、 4フレーム目で 5ビットの基準電圧 V (1)を印加する。また、次
5
の 1フレーム目力 3フレーム目まで 5ビットの基準電圧 V (0)を印加し、 4フレーム目
5
で 5ビットの基準電圧 V (1)を印加する。これにより、 1〜8フレーム目までを平均する
5
ことにより、 5ビットの基準電圧 V (O) -V (1)を用いて 2階調を表示することができる（
5 5
同図にお 、て左側から 3列目に示す「8η+ 2」 )。
[0071] さら〖こ、 3階調を表示する場合には、 5ビットの基準電圧 V (0)を 2フレーム目、 4フ
5
レーム目、及び次の 4フレーム目に印加し、その他では、 5ビットの基準電圧 V (1)を
5 印加する。これにより、 1〜8フレーム目までを平均することにより、 5ビットの基準電圧
V (O) -V (1)を用いて 3階調を表示することができる（同図において左側力も 4列目
5 5
に示す「8η+ 3」）。
[0072] 同様にして、 4階調（同図において左側から 5列目に示す「8η+4」）、 5階調（同図 において左側力 6列目に示す「8η+ 5」）、 6階調（同図において左側から 7列目に 示す「8η+ 6」 )、 7階調 (同図にお 、て左側から 8列目に示す「8η+ 7」 )をそれぞれ 表示することができる。すなわち、いずれも 5ビットの基準電圧 V (O) -V (1)を用いて
5 5
8ビット相当の 1〜7階調を表示するものとなって 、る。
[0073] また、この表示においては、 5ビットの基準電圧 V (0) -V (1)を用いて表示するが
5 5
、低階調の部分であり、図 6に示すように、輝度差及び視認性が小さいので、ちらつ き等の表示品質の劣化を招くことはな 、。
[0074] 次に、本実施の形態では、 64〜94階調、及び 160階調〜 255階調等の高階調側 では、図 1に示すように、基準電圧の間隔をやや細かくした 6ビットの基準電圧 V (16
6
)〜V (24)の 9種類、及び 6ビットの基準電圧である基準電圧 V (40)〜V (64)の 2
6 6 6
5種類を用いると共に、 2ビットのフレームレートコントロール（FRC)の表示を使い、 8 ビット相当の階調を表示する。この方法を、図 10に基づいて説明する。
[0075] 同図において、例えば、 6ビットの基準電圧 V (48) -V (49)を用いて、 2ビット細か
6 6
い 8ビット相当の階調である 96階調〜 100階調を表示することを考える。
[0076] この場合、図 10に示すように、例えば、 96階調を表示するときには、 6ビットの基準 電圧 V (48)を 1フレーム目力も 4フレーム目まで印加する。これにより、 6ビットの基
6
準電圧 V (48)を用いて 96階調を表示することができる（同図において最左側に示
6
す「4n」）。
[0077] 次に、例えば、 100階調を表示するときには、 6ビットの基準電圧 V (49)を 1フレー
6
ム目カも 4フレーム目まで印加する。これにより、 6ビットの基準電圧 V (49)を用いて
6
100階調を表示することができる（同図にお 、て最右側に示す「4 (n + 1)」）。すなわ ち、 96階調及び 100階調は、 6ビットの基準電圧 V (48)又は 6ビットの基準電圧 V (
6 6
49)にて表示できる。
[0078] 次に、 97階調から 99階調を表示することを考える。この場合、 6ビットの基準電圧 V
(48) -V (49)では、直接的には、これら 97階調から 99階調を表示することはでき
6 6
ない。この場合には、 2ビットのフレームレートコントロール（FRC)の表示を使い、 8ビ ット相当の階調を表示する。すなわち、フレームレートコントロール（FRC)により、 96 〜100階調を 4等分（2ビット)することにより、 97階調から 99階調までを 6ビットの基 準電圧 V (48) -V (49)を用いて表示することができる。
6 6
[0079] まず、 97階調を表示する場合には、例えば、同図に示すように、 6ビットの基準電圧 V (48)を 1フレーム目力も 3フレーム目まで印加し、最後の 4フレーム目で 6ビットの
6
基準電圧 V (49)を印加する。これにより、 6ビットの基準電圧 V (48) -V (49)を用
6 6 6 いて、 1〜4フレーム目までを平均することにより、 97階調を表示することができる（同 図にお!/、て左側から 2列目に示す「4n+ 1」）。
[0080] また、 98階調を表示する場合には、 6ビットの基準電圧 V (48)を 2フレーム目及び
6
4フレーム目に印加し、 1フレーム目及び 3フレーム目では、 6ビットの基準電圧 V (4
6
9)を印加する。これにより、 1〜4フレーム目までを平均することにより、 6ビットの基準 電圧 V (48) -V (49)を用いて、 98階調を表示することができる（同図において左側
6 6
から 3列目に示す「4n+ 2」）。
[0081] さら〖こ、 99階調を表示する場合には、例えば、 6ビットの基準電圧 V (48)を 1フレ
6
ーム目に印加し、 2フレーム目力も 4フレーム目では、 6ビットの基準電圧 V (49)を印
6 加する。これにより、 1〜4フレーム目までを平均することにより、 6ビットの基準電圧 V
6
(48) -V (49)を用いて、 99階調を表示することができる（同図において左側から 3列
6
目に示す「4n+ 3」）。
[0082] これにより、 96階調から 99階調までの階調を 6ビットの基準電圧 V (48) -V (49)
6 6 を用いて、 2ビットのフレームレートコントロール（FRC)の表示を使い、 8ビット相当の 階調を表示することができる。そして、この方法では、例えば 0〜64階調の低階調に おいて、前述した 3ビットのフレームレートコントロール（FRC)の表示を使った場合より も基準電圧の間隔がやや細力べなっている。
[0083] すなわち、図 1にも示すように、 5ビットの基準電圧 V (0) -V (1)を用いた場合の基
5 5
準電圧の間隔に対して、 6ビットの基準電圧 V (48) -V (49)を用いた場合の基準電
6 6
圧の間隔はやや細か ヽと 、える。
[0084] ところで、図 10において、「4n」と「4n+ l」とでは、輝度差が大きくかつ視認性が高 い場合にはちらつきになって見えるという問題が生じる虞がある。しかし、本実施の形 態では、図 10に示す方法を使用するのは、図 5に示すように、輝度差が小さくかつ視 認性が低い部分、又は輝度差が大きくかつ視認性が低い部分である。したがって、 ちらつきになって見えると 、うことがな!/、。
[0085] 次に、図 5によると、輝度差が大きくかつ視認性が高い、例えば 96階調〜 160階調 ではちらつきになって見え易い。そこで、本実施の形態では、例えば 96階調〜 160 階調では、基準電圧の間隔を細かくした 7ビットの基準電圧 V (48)〜V (80)を用い ると共に、 1ビットのフレームレートコントロール（FRC)の表示を使い、 8ビット相当の階 調を表示する。この方法を、図 11に基づいて説明する。
[0086] 同図において、例えば、 7ビットの基準電圧 V (64) -V (65)を用いて、 2ビット細か い 8ビット相当の階調である 128階調ないし 130階調を表示することを考える。
[0087] この場合、図 11に示すように、例えば、 128階調を表示するときには、 7ビットの基 準電圧 V (64)を 1フレーム目及び 2フレーム目に印加する。これにより、 7ビットの基 準電圧 V (64)を用いて 128階調を表示することができる（同図において最左側に示 す「2n」）。
[0088] 次に、 130階調を表示するときには、 7ビットの基準電圧 V (65)を 1フレーム目及 び 2フレーム目に印加する。これにより、 7ビットの基準電圧 V (65)を用いて 130階 調を表示することができる（同図において最右側に示す「2 (n+ l)」）。すなわち、 12 8階調、 130階調は、 7ビットの基準電圧 V (64)又は 7ビットの基準電圧 V (65)にて 表示できる。
[0089] 次に、 129階調を表示することを考える。この場合、 7ビットの基準電圧 V (64) -V
(65)では、直接的には、 129階調を表示することはできない。この場合、 1ビットのフ レームレートコントロール（FRC)の表示を使い、 8ビット相当の階調を表示することが できる。すなわち、フレームレートコントロール（FRC)により、 129〜130階調を 2等分 (1ビット)することにより、 129階調を 7ビットの基準電圧 V (64) -V (65)を用いて表 示することができる。
[0090] すなわち、 129階調を表示する場合には、同図に示すように、 7ビットの基準電圧 V
(64)を 1フレーム目に印加し、 2フレーム目に 7ビットの基準電圧 V (65)を印加する 。これにより、 7ビットの基準電圧 V (64) -V (65)を用いて、 1〜2フレーム目までを 平均することにより、 129階調を表示することができる（同図において左側から 2列目 に示す「2n+ l」）。
[0091] なお、これらの説明において、図 9における「8n+ l」〜「8n+ 7」、図 10における「4 n+ l」〜「4n+ 3」、図 11における「2n+ l」のフレームレートコントロール（FRC)に限 らず、他の方法でフレームレートコントロール（FRC)を行うことも可能である。
[0092] また、上記の説明では、極性にっ 、ては触れなかったが、全てにぉ 、て極性を考 慮したものとなっている。
[0093] このように、本実施の形態の液晶表示装置では、フレームレートコントロール (FRC )部 3bは、基準電圧発生回路 29にて発生される基準電圧の数が入力された画像の 最大階調よりも少ないときに、基準電圧で表示できない階調をフレームレートコント口 ール方式により補間して画像の階調に応じた多階調表示を行う。
[0094] そして、基準電圧発生回路 29における基準電圧の間隔は、輝度差及び視認性の 影響の大きい階調には細カゝく割り振られ、輝度差及び視認性の影響の小さい階調に は、輝度差及び視認性の影響の大き 、階調の場合よりも粗く割り振られて 、る。
[0095] すなわち、輝度差及び視認性の影響の大きい階調には、基準電圧発生回路 29〖こ おける基準電圧の間隔は細力べ割り振られので、フレームレートコントロール方式によ る補間が少なくなる。また、輝度差及び視認性の影響の小さい階調には、フレームレ ートコントロール方式による補間が多くなつても目立たない。
[0096] したがって、フレームレートコントロール（FRC)を用いて階調表示を行う場合に、視 認性の高い階調及び階調間の輝度差が大きい階調でのちらつきやノイズ等の画質 劣化を防止し得る液晶表示装置を提供することができる。
[0097] また、これにより、従来の基準電圧の数と同じ数であっても、従来よりもよい表示品 位を得ることが可能となる。さらに、従来と同レベルの表示品位を維持したまま、基準 電圧の数を減らすことが可能となる。
[0098] ところで、中間調の表示は、輝度差及び視認性の影響が大きい。そこで、本実施の 形態の液晶表示装置では、設定された範囲の中間調では、基準電圧発生回路 29に おける基準電圧の間隔は、設定された範囲の中間調では、それ以外の階調範囲より も細力べ割り振られている。
[0099] したがって、視認性の高い階調及び階調間の輝度差が大きい階調でのちらつきや ノイズ等の画質劣化を確実に防止し得る液晶表示装置を提供することができる。
[0100] また、本実施の形態の液晶表示装置では、基準電圧発生回路 29における基準電 圧の間隔は、設定された範囲の中間調では、入力された画像のデジタル階調値をそ のままアナログ電圧に変換して表示するように割り振られて 、るとすることができる。
[0101] これにより、設定された範囲の中間調では、入力された画像のデジタル階調値をそ のままアナログ電圧に変換して表示するので、フレームレートコントロール方式による 補間を行わない。したがって、視認性の高い階調及び階調間の輝度差が大きい階調 でのちらつきやノイズ等の画質劣化を確実に防止し得る液晶表示装置を提供するこ とがでさる。
[0102] ところで、高階調の表示は、中間調の表示に比べて視認性の影響が小さい。そこで 、本実施の形態の液晶表示装置では、設定された範囲の高階調では、基準電圧発 生回路 29における基準電圧の間隔は、設定された範囲の中間調での間隔よりも粗く 割り振られている。これにより、高階調では、例えば、従来と同じ基準電圧の間隔とす ることがでさる。
[0103] ところで、低階調の表示は、視認性及び階調間の輝度差の両方が小さい。そこで、 本実施の形態の液晶表示装置では、基準電圧発生回路 29における基準電圧の間 隔は、設定された範囲の低階調では、設定された範囲の高階調での間隔よりも粗く 割り振られている。
[0104] これにより、低階調では、例えば、従来よりも基準電圧の間隔を粗くし、かつフレー ムレートコントロール方式による補間を多くしても、表示品位に影響しない。したがつ て、低階調では、従来と同レベルの表示品位を維持したまま、基準電圧の数を減ら すことが可能となる。
[0105] 〔実施の形態 2〕
本発明の他の実施の形態について図 12ないし図 16に基づいて説明すれば、以下 の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施 の形態 1と同じである。また、説明の便宜上、前記の実施の形態 1の図面に示した部 材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する
[0106] 前記実施の形態 1の液晶表示装置では、基準電圧の間隔の割り振りを変え、かつ フレームレートコントロール方式を用いて多階調表示を行っていた。
[0107] しかし、 5ビットの基準電圧、 6ビットの基準電圧又は 7ビットの基準電圧により、 8ビッ ト相当の階調表示をするための方法として、フレームレートコントロール（FRC)の他に はディザリングがある。
[0108] 本実施の形態では、フレームレートコントロール (FRC)とディザリングとを併用する 場合について説明する。
[0109] まず、本実施の形態の液晶表示装置では、図 12に示すように、液晶駆動信号生成 部 30は、 FRCビット切替部 3a及びフレームレートコントロール（FRC)部 3bに加えて
、ディザ手段としてのディザ部 3cを有している。
[0110] このディザ部 3cは、ディザリングを行うように駆動制御するものである。
[0111] 上記構成の液晶表示装置において、フレームレートコントロール (FRC)とディザリ ングとを併用する駆動方法について、以下に説明する。
[0112] まず、図 13に示すように、 2ビットのフレームレートコントロール（FRC)にて VI Iを 表示する場合には、 1フレーム目のみ V8を表示し、 2フレーム目〜4フレーム目に VI
2を表示する。これにより、各フレームにおいては VI Iを表示していないが、 4フレー ム分を時間平均することによって、図 13にお!/、て左に示す VI 1が表示されて!、るよう に見える。
[0113] しかしながら、同階調で表示されるエリアが大きい場合等は、図 13に示すフレーム レートコントロール (FRC)を行っていると、ちらつきとして見える可能性がある。
[0114] そこで、時間的な平均だけではなぐ空間的に平均しても所望の階調が表示される ように、ディザを併用することができる。
[0115] すなわち、図 14に示すように、例えば 4種のディザパターンを組み合わせることによ つて、それぞれの絵素において 4フレームを時間平均すると、図 14において左に示 す VI 1が表示されて ヽるように見える。
[0116] そして、この表示では、各フレームそれぞれにおいても領域を平均すれば VI Iが表 示されて!/、るようにみえるため、ちらつき等の懸念はなくなる。
[0117] しカゝしながら、フレームレートコントロール (FRC)とディザ法とを併用する場合、特定 の画像の表示において、ノイズやチラツキ等が見られることがある。この場合、ディザ パターンの工夫により、ある程度は修正できると思われる力 全てのキラーパターンを 回避することは難し 、。特に動画にお!、て困難である。 [0118] そこで、本実施の形態では、キラーパターンが異なるディザパターンの組を複数用 意し、それを順次用いることによって、ノイズやチラツキを防ぐようにしている。
[0119] 具体的には、図 15 (a)〜図 15 (c)に示すように、ディザパターンの組を例えば 3組 用意する。
[0120] このとき、図 15 (d)に示すキラーパターンが存在するとする。この場合、 2ビットのフ レームレートコントロール (FRC)とディザリングとを併用する場合に、ディザ 1を用いて
、図 15 (d)に示す表示 Aの表示を行った場合、横方向のノイズが見られる力 ディザ
2又はディザ 3を用いる場合にはノイズは見られな ヽ。
[0121] そこで、このようなディザの組に対して、図 16に示す 2ビットのフレームレートコント口 ール (FRC)とディザリングとを併用する。
[0122] すなわち、同図に示すように、まず、最初の 4フレーム目はディザ 1のディザパター ンの組を用い、次の 4フレームはディザ 2のディザパターンの組を用いて、 2ビットのフ レームレートコントロール（FRC)とディザリングとを併用する。
[0123] このように、ディザパターンによるノイズやチラツキは、ディザ後の画像の規則性や 類似性、連続性等が要因と考えられるが、異なるディザパターンの組を用いることに より、ディザ後の画像の規則性、類似性及び連続性を絶つことができる。
[0124] すなわち、図 16に示すディザリングを行うことにより、ディザ 1のみを用いて 2ビットの フレームレートコントロール (FRC)とディザリングとを併用した場合に比べて、表示 A を行った場合のノイズは緩和される。
[0125] 同様にして、ディザ 2のみを用いて、図 15 (d)に示す表示 Bの表示を行った場合に 見られたノイズも緩和される。
[0126] また、ディザ 1及びディザ 2においては、図 15 (d)に示す表示 Dにおいてそれぞれノ ィズが見られるが、各々のノイズの嗜好性が異なるため、組み合わせることによってノ ィズの見え方は緩和されると考えられる。
[0127] なお、ディザパターンの組は複数用いることができるため、最初の 4フレームは「ディ ザ 1」とし、次の 4フレームは「ディザ 2」とし、次の 4フレームは「ディザ 3」とし、…という ような ί列も考えられる。
[0128] また、ディザパターンを組み合わせるときには、同様のノイズの出方がないか考慮 する必要がある。
[0129] なお、上述した例は、 2ビットのフレームレートコントロール（FRC)とディザリングとを 併用する場合を例示したが、同様に、 3ビット、 4ビット、…のフレームレートコントロー ル (FRC)とディザリングとを併用することも可能である。また、 nビットのフレームレート コントロール !^ )とディザリングとを併用する場合、 n2フレーム毎にディザパターン の組を変更することになる。
[0130] このように、本実施の形態の液晶表示装置の駆動方法では、フレームレートコント口 ール (FRC)のビット数を状況に応じて分ける。
[0131] そして、そのフレームレートコントロール（FRC)の各ビット毎に、ディザリングをそれ ぞれ併用することにより、単にフレームレートコントロール (FRC)法のみを用いて!/、る 場合に比べて、ノイズ、ちらつき等の見え方が緩和される。
[0132] さらに、それぞれのフレームレートコントロール（FRC)において、ディザパターンの 組を複数もつことによって、ノイズ、チラツキを低減し、表示品位を向上させることがで きる。
[0133] 以上のように、本実施の形態の液晶表示装置では、基準電圧の数が入力された画 像の最大階調よりも少ないときには、基準電圧の数が入力された画像の最大階調よ りも少ないときには、フレームレートコントロールとディザリングとを併用することにより、 基準電圧で表示できない階調を補間して画像の階調に応じた多階調表示を行う。
[0134] したがって、フレームレートコントロールにより表示画面を時間平均するだけでなぐ ディザリングにより表示階調を空間的に平均することによって、ちらつきやノイズ等の 画質劣化をさらに防止し得る液晶表示装置を提供することができる。
[0135] また、フレームレートコントロールとディザリングとの併用においては、特に動画にお いてキラーパターンが発生して、表示品位が劣化する場合がある。なお、「キラーバタ ーン」とは、表示した際にノイズ'ちらつき等の表示不良が特異的に (他の画像では問 題なし)見える画像 (動画も含む）を ヽぅ。
[0136] そこで、本実施の形態の液晶表示装置では、ディザ部 3cは、フレームレートコント口 ール (FRC)部 3bによる補間を行うときに、キラーパターンの異なる複数組のディザパ ターンを順次使用する。 [0137] この結果、キラーパターンの発生を防止し、表示品位の劣化を回避することができ る。
[0138] 以上のように、本発明の表示装置では、基準電圧発生手段における基準電圧の間 隔は、設定された範囲の中間調では、それ以外の階調範囲よりも細力べ割り振られて 、ることが好まし!/、。
[0139] 中間調の表示は、輝度差及び視認性の影響が大きい。そこで、本発明では、基準 電圧発生手段における基準電圧の間隔は、設定された範囲の中間調では、それ以 外の階調範囲よりも細力べ割り振られている。
[0140] したがって、視認性の高い階調及び階調間の輝度差が大きい階調でのちらつきや ノイズ等の画質劣化を確実に防止し得る表示装置を提供することができる。
[0141] また、本発明の表示装置では、前記基準電圧発生手段における基準電圧の間隔 は、設定された範囲の中間調では、入力された画像のデジタル階調値をそのままァ ナログ電圧に変換して表示するように割り振られて!/ヽることが好ま Uヽ。
[0142] これにより、設定された範囲の中間調では、入力された画像のデジタル階調値をそ のままアナログ電圧に変換して表示するので、フレームレートコントロール方式による 補間を行わない。したがって、視認性の高い階調及び階調間の輝度差が大きい階調 でのちらつきやノイズ等の画質劣化を確実に防止し得る表示装置を提供することが できる。
[0143] また、本発明の表示装置では、前記基準電圧発生手段における基準電圧の間隔 は、設定された範囲の高階調では、前記設定された範囲の中間調での間隔よりも粗 く割り振られて 、ることが好ま 、。
[0144] 高階調の表示は、中間調の表示に比べて視認性の影響が小さい。そこで、本発明 では、設定された範囲の高階調では、基準電圧発生手段における基準電圧の間隔 は、前記設定された範囲の中間調での間隔よりも粗く割り振られている。これにより、 高階調では、例えば、従来と同じ基準電圧の間隔とすることができる。
[0145] また、本発明の表示装置では、前記基準電圧発生手段における基準電圧の間隔 は、設定された範囲の低階調では、前記設定された範囲の高階調での間隔よりも粗 く割り振られて 、ることが好ま 、。 [0146] 低階調の表示は、視認性及び階調間の輝度差の両方が小さい。そこで、本発明で は、基準電圧発生手段における基準電圧の間隔は、設定された範囲の低階調では 、前記設定された範囲の高階調での間隔よりも粗く割り振られている。
[0147] これにより、低階調では、例えば、従来よりも基準電圧の間隔を粗くし、かつフレー ムレートコントロール方式による補間を多くしても、表示品位に影響しない。したがつ て、低階調では、従来と同レベルの表示品位を維持したまま、基準電圧の数を減ら すことが可能となる。
[0148] また、本発明の表示装置では、前記基準電圧発生手段にて発生される基準電圧の 数が入力された画像の最大階調よりも少ないときに、前記フレームレートコントロール 手段による補間に加えて、基準電圧で表示できない階調をディザリングにより補間し て画像の階調に応じた多階調表示を行うディザ手段がさらに設けられていることが好 ましい。
[0149] 上記発明によれば、基準電圧の数が入力された画像の最大階調よりも少ないとき には、前記フレームレートコントロールとディザリングとを併用することにより、基準電 圧で表示できない階調を補間して画像の階調に応じた多階調表示を行う。
[0150] したがって、フレームレートコントロールにより表示画面を時間平均するだけでなぐ ディザリングにより表示階調を空間的に平均することによって、ちらつきやノイズ等の 画質劣化をさらに防止し得る表示装置を提供することができる。
[0151] また、本発明の表示装置では、前記ディザ手段は、前記フレームレートコントロール 手段による補間を行うときに、キラーパターンの異なる複数組のディザパターンを順 次使用することが好ましい。なお、「キラーパターン」とは、表示した際にノイズ'ちらつ き等の表示不良が特異的に (他の画像では問題なし)見える画像 (動画も含む）を!ヽ
[0152] フレームレートコントロールとディザリングとの併用にお 、ては、特に動画にお 、て キラーパターンが発生して、表示品位が劣化する場合がある。そこで、本発明では、 ディザ手段は、前記フレームレートコントロール手段による補間を行うときに、キラーパ ターンの異なる複数組のディザパターンを順次使用する。
[0153] この結果、キラーパターンの発生を防止し、表示品位の劣化を回避することができ る。
[0154] なお、発明を実施するための最良の形態の項においてなした具体的な実施態様ま たは実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのよう な具体例にのみ限定して狭義に解釈されるべきものではなぐ本発明の精神と請求 の範囲内で、 V、ろ 、ろと変更して実施することができるものである。
産業上の利用の可能性
[0155] 本発明は、複数の表示素子を駆動する表示素子駆動装置及びその表示素子駆動 装置を備えた表示装置に適用できる。具体的には、表示装置として、例えば、ァクテ イブマトリクス型の液晶表示装置に用いることができると共に、電気泳動型ディスプレ ィ、ツイストボール型ディスプレイ、微細なプリズムフィルムを用いた反射型ディスプレ ィ、デジタルミラーデバイス等の光変調素子を用いたディスプレイの他、発光素子とし て、有機 EL発光素子、無機 EL発光素子、 LED (Light Emitting Diode)等の発光輝 度が可変の素子を用いたディスプレイ、フィールドェミッションディスプレイ (FED)、 プラズマディスプレイにも利用することができる。

Claims

請求の範囲
[1] フレームレートコントロール方式を用いて多階調表示を行う表示装置であって、 入力された画像のデジタル階調値をアナログ電圧に変換するときの基準電圧を複 数発生する基準電圧発生手段と、
上記基準電圧発生手段にて発生される基準電圧の数が入力された画像の最大階 調よりも少ないときに、基準電圧で表示できない階調をフレームレートコントロール方 式により補間して画像の階調に応じた多階調表示を行うフレームレートコントロール 手段とが設けられていると共に、
上記基準電圧発生手段における基準電圧の間隔は、輝度差及び視認性の影響の 大きい階調には細カゝく割り振られ、それよりも輝度差及び視認性の影響の小さい階 調には、輝度差及び視認性の影響の大きい階調の場合よりも粗く割り振られているこ とを特徴とする表示装置。
[2] 前記基準電圧発生手段における基準電圧の間隔は、設定された範囲の中間調で は、それ以外の階調範囲よりも細力べ割り振られていることを特徴とする請求項 1記載 の表示装置。
[3] 前記基準電圧発生手段における基準電圧の間隔は、設定された範囲の中間調で は、入力された画像のデジタル階調値をそのままアナログ電圧に変換して表示する ように割り振られて 、ることを特徴とする請求項 1記載の表示装置。
[4] 前記基準電圧発生手段における基準電圧の間隔は、設定された範囲の中間調で は、入力された画像のデジタル階調値をそのままアナログ電圧に変換して表示する ように割り振られて 、ることを特徴とする請求項 2記載の表示装置。
[5] 前記基準電圧発生手段における基準電圧の間隔は、設定された範囲の高階調で は、前記設定された範囲の中間調での間隔よりも粗く割り振られていることを特徴と する請求項 2記載の表示装置。
[6] 前記基準電圧発生手段における基準電圧の間隔は、設定された範囲の高階調で は、前記設定された範囲の中間調での間隔よりも粗く割り振られていることを特徴と する請求項 3記載の表示装置。
[7] 前記基準電圧発生手段における基準電圧の間隔は、設定された範囲の高階調で は、前記設定された範囲の中間調での間隔よりも粗く割り振られていることを特徴と する請求項 4記載の表示装置。
[8] 前記基準電圧発生手段における基準電圧の間隔は、設定された範囲の低階調で は、前記設定された範囲の高階調での間隔よりも粗く割り振られていることを特徴と する請求項 5記載の表示装置。
[9] 前記基準電圧発生手段における基準電圧の間隔は、設定された範囲の低階調で は、前記設定された範囲の高階調での間隔よりも粗く割り振られていることを特徴と する請求項 6記載の表示装置。
[10] 前記基準電圧発生手段における基準電圧の間隔は、設定された範囲の低階調で は、前記設定された範囲の高階調での間隔よりも粗く割り振られていることを特徴と する請求項 7記載の表示装置。
[11] 前記基準電圧発生手段にて発生される基準電圧の数が入力された画像の最大階 調よりも少ないときに、前記フレームレートコントロール手段による補間にカ卩えて、基 準電圧で表示できない階調をディザリングにより補間して画像の階調に応じた多階 調表示を行うディザ手段がさらに設けられていることを特徴とする請求項 1〜10のい ずれか 1項に記載の表示装置。
[12] 前記ディザ手段は、前記フレームレートコントロール手段による補間を行うときに、キ ラーパターンの異なる複数組のディザパターンを順次使用することを特徴とする請求 項 11記載の表示装置。
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