JP2003288058A - 画像表示方法および画像表示装置 - Google Patents

画像表示方法および画像表示装置

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JP2003288058A JP2002090416A JP2002090416A JP2003288058A JP 2003288058 A JP2003288058 A JP 2003288058A JP 2002090416 A JP2002090416 A JP 2002090416A JP 2002090416 A JP2002090416 A JP 2002090416A JP 2003288058 A JP2003288058 A JP 2003288058A
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Abstract

(57)【要約】 【課題】 フレームレート制御階調法を用いた中間調表
現を、フレーム周期中のフレーム数をより少なくして実
現し、フリッカ等の発生を抑制する。 【解決手段】 ３個の副画素１５ａ、１５ｂ、１５ｃに
分割した画素１４を複数個配置した表示パネル１３と、
各画素１４を副画素１５ａ、１５ｂ、１５ｃに対応した
３個のＪ（＝８）ビット・データに基づいて表示駆動す
るソースドライバ１２と、Ｋ（＝１２）ビット（Ｋ＞
Ｊ）の入力データをＭ個（ＭはＭ＜２K-J＝１６の正整
数）の時分割フレーム・データに配分してソースドライ
バ１２に供給する信号処理回路１１を設ける。Ｋビット
の入力画像データとソースドライバ１２のＪ個の駆動用
信号とのビット数の差により不足する２K-J（＝１６）
個の階調を、Ｍ個の時分割フレーム・データに基づいて
副画素１５ａ、１５ｂ、１５ｃに対して行われる（３×
Ｍ）通りの時分割駆動の組み合わせにより実現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、「フレームレート
制御（Frame-Rate Control,ＦＲＣ）階調法」を用いて
中間調表現を行う、液晶表示装置やプラズマ表示装置な
どの画像表示装置に関する。さらに言えば、入力画像デ
ータのビット数とドライバのビット数の差に起因して不
足する中間調表現を、フレーム周期中のフレーム数をよ
り少なくして実現し、もって画面のちらつき（フリッ
カ）や画像むらの発生を抑制して、良好な中間調表現を
行う画像表示装置に関する。
【０００２】
【従来の技術】近年、省電力、薄型、軽量の画像表示装
置として液晶表示装置やプラズマ表示装置などが注目さ
れている。これらの画像表示装置では、通常、ディジタ
ル画像信号による直接駆動方式で表示駆動が行われる。
また、白色と黒色以外の中間調のあるモノクロ画像の表
示や赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色からカラー
画像の表示を行うために「中間調表示」と呼ばれる階調
表示が必要である。したがって、画像表示装置の画面に
表示される階調数は、取り扱う画像信号のビット数によ
って定まり、多階調になればなるほど画像信号のビット
数が増加する。
【０００３】例えば、液晶表示装置について言えば、現
在最も階調の多いソースドライバは８ビットであるか
ら、２５６階調以上の階調表現をすることはできない。
より多くの階調表現を行うためには、例えば１２ビット
のソースドライバを開発・使用することが必要である。
しかし、そうすると８ビットのソースドライバに比べて
回路規模が大きくなるから、ソースドライバのコスト上
昇等の問題が生じる。
【０００４】そこで、ソースドライバの処理可能なビッ
ト数を増加させずに、より多くの階調表現を行えるよう
にするため、ソースドライバの階調数（ソースドライバ
に与えられるデータのビット数）を所望の階調数（入力
画像データのビット数）より低く設定し、不足する階調
数は、不足ビット数に対応するフレーム間引き制御を行
うことにより達成する「フレームレート制御階調法」が
提案されている。例えば、１０ビットの入力画像データ
を４個の８ビットのデータに分割して複数のフレームに
割り当てることにより、フレーム・データを生成する。
そして、これらフレーム・データをソースドライバに順
次供給して表示駆動することにより、８ビットのソース
ドライバで１０ビット分の階調表現を行うのである。
【０００５】しかしながら、フレームレート制御階調法
では、画面のちらつき（フリッカ）や画像むらが発生す
るために、フレーム数（間引き数）を増加することが難
しいという問題がある。このために、ある画素について
表示させたい階調電圧レベルと、予め決められたハード
ウェアにて表示できる最も近い階調電圧レベルとの差を
「誤差」と見なし、その誤差を当該画素の周辺にある画
素の階調電圧レベルに反映（拡散）させる「誤差拡散フ
レーム間引き方式」なども提案されている。
【０００６】フレームレート制御階調法において上記の
ような表示階調数の多階調化を達成する一手法として、
特開２００１−３４２３２号公報に開示された「画像表
示方法およびこれに用いる画像表示装置」がある。これ
は、単位画素がＲ，Ｇ，Ｂの三つの画素の組み合わせで
構成されるカラー表示パネルを用いてモノクロ画像を表
示する際に、フレームレート制御階調法を使用すること
により、カラー表示パネルのＲ，Ｇ，Ｂの再現能力より
大きな階調分解能を持つモノクロ画像を、その入力ビッ
ト相当の階調表現で表示する画像表示方法と装置であ
る。
【０００７】図１７は、上記特開２００１−３４２３２
号公報に開示された液晶表示装置１００の構成図であ
る。この液晶表示装置１００は、液晶によって画像を表
示するカラー液晶パネル１０１と、カラー液晶パネル１
０１に光を供給するバックライト部１０２と、所定のデ
ータ処理を行うデータ処理部１０４と、カラー液晶パネ
ル１０１を駆動するソースドライバ１０３と、入力画像
データをデータ処理部１０４に取り込むためのインタフ
ェース（Ｉ／Ｆ）１０５とを備えている。
【０００８】図１８は、カラー液晶パネル１０１の部分
的拡大図である。同図（ａ）に示すように、カラー液晶
パネル１０１の表示画面（スクリーン）は、カラーフィ
ルタを用いた際に、水平方向にＲ画素，Ｇ画素およびＢ
画素が一列に配置されるように構成されている。つま
り、Ｒ画素，Ｇ画素およびＢ画素は「ストライプ配置」
で配置されている。通常は、これらのＲ画素，Ｇ画素お
よびＢ画素を介して、それぞれＲ，ＧおよびＢの画像デ
ータによるカラー表示が行われるが、本従来例では、以
下に説明するようにしてモノクロ画像が表示される。
【０００９】液晶表示装置１００においては、図１８
（ｂ）に示すように、Ｒ画素ｐ１，Ｇ画素ｐ２およびＢ
画素ｐ３の三つをまとめて単位画素ｐとして使用し、モ
ノクロ画像の表示を行う。ここで、単位画素ｐはカラー
フィルタを用いた際のＲ画素ｐ１，Ｇ画素ｐ２およびＢ
画素ｐ３によって構成されるので、１つの単位画素ｐで
表示可能な輝度値の設定数は、Ｒ画素ｐ１，Ｇ画素ｐ２
およびＢ画素ｐ３のそれぞれによって表示可能な輝度値
の設定数の３倍になる。すなわち、設定値間の輝度幅を
３分の１に細かく設定することにより、表示画像の階調
を細かくすることができる。
【００１０】次に、具体例として、８ビットのソースド
ライバ１０３によりＲ画素ｐ１，Ｇ画素ｐ２およびＢ画
素ｐ３のそれぞれが８ビット表示を行うものとし、ま
た、インタフェース（Ｉ／Ｆ）１０５に対して１０ビッ
トのモノクロ画像データが供給される場合に、データ処
理部１０４が行うフレームレート制御について説明す
る。
【００１１】この場合、入力画像データが１０ビット、
ソースドライバ１０３の処理するデータが８ビットであ
るので、ビット数差が２ビットである。よって、フレー
ムレート制御におけるフレーム周期中のフレーム数は４
（＝２2）個となる。したがって、Ｒ画素ｐ１，Ｇ画素
ｐ２およびＢ画素ｐ３の各々に対して、第１フレームか
ら第４フレームまでの各フレームで８ビットの画像デー
タが順次表示される。
【００１２】データ処理部１０４では、先ず、１０ビッ
トのモノクロ画像データ（元データ）をＲデータとＧデ
ータとＢデータに配分する。この配分は、図１９に示す
変換テーブルを参照して行われる（図１９中の数値表記
は１０進数である）。例えば、元データが「０」であれ
ば、ＲデータとＧデータとＢデータにそれぞれ「０」を
配分する。元データが「１０」であれば、ＲデータとＧ
データとＢデータにそれぞれ「９」、「９」、「１０」
を配分する。こうして、１０ビットのモノクロ画像デー
タ（元データ）から、１０ビットのＲデータ，Ｇデータ
およびＢデータが生成される。
【００１３】次に、こうして生成されたＲデータ，Ｇデ
ータおよびＢデータは、１０ビット（１０２４階調表
現）であるので、ソースドライバ１０３で駆動できるよ
うに、４個のフレームを用いた８ビットのデータ（２５
６階調表現）、つまり８ビットの「フレーム・データ」
に配分する。このフレーム・データへの配分動作は、図
２０に示す変換テーブルを参照して行われる。なお、図
２０中の数値表記も１０進数である。
【００１４】すなわち、第１フレーム〜第４フレームの
各々について、１０ビットのＲデータ，Ｇデータおよび
Ｂデータ（０〜１０２３）が８ビットのフレーム・デー
タ（０〜２５５）に変換される。これは、フレームレー
ト制御階調法において、１フレーム周期を時系列で生成
される４個のフレームで構成することに対応する。そし
て、１０ビットのモノクロ画像データ（元データ）の一
つを画素ｐで表示するのに、４個のフレームの各々に含
まれる８ビットのフレーム・データを用いることを意味
する。Ｒ画素ｐ１，Ｇ画素ｐ２およびＢ画素ｐ３は、こ
うして生成されるフレーム・データに基づいて駆動さ
れ、それらによって構成される画像が画素ｐにより表示
される。
【００１５】本発明に関連する他の従来技術としては、
特開平７−２１４９４２号公報と特開平７−２１４９４
３号公報に開示された「ディスプレイ装置の中間調表示
回路」がある。
【００１６】特開平７−２１４９４２号公報に開示され
た「ディスプレイ装置の中間調表示回路」は、表示画面
をM×Ｎ画素単位で区分した小面積ブロック内で点灯す
るドット数を変えて記憶したパターンの中から、量子化
されて入力した輝度信号レベルに対応して選択出力する
ことにより、原信号より少ない輝度階調数を疑似中間調
表示により補って滑らかな画像を再現するようにしたデ
ィスプレイ装置において、所定の入力輝度信号レベル毎
に、Ｒ、Ｇ、Ｂにおける第１、第２、第３フレームの各
ドット数が略等しく、ドットの配列が少なくとも各フレ
ーム毎に異なるそれぞれ３種ずつのパターンを発生する
Ｒ、Ｇ、Ｂの各パターン発生回路と、これらの各Ｒ、
Ｇ、Ｂの各パターン発生回路から入力信号レベルに対応
したパターンをそれぞれ選択する切換え回路と、Ｒ、
Ｇ、Ｂにおける第１、第２、第３フレームのパターンを
重ね合わせる重ね合わせ回路と、を具備してなることを
特徴とするものである。
【００１７】このディスプレイ装置の中間調表示回路で
は、Ｒ、Ｇ、Ｂの各パターン発生回路と切換え回路とに
より、第１フレームにおけるＲ、Ｇ、Ｂのパターンを選
択して重ね合わせて第１フレーム・パターンを得、さら
に、第２フレームにおけるＲ、Ｇ、Ｂのパターンを選択
して重ね合わせて第２フレーム・パターンを得、第３フ
レームにおけるＲ、Ｇ、Ｂのパターンを選択して重ね合
わせて第３フレーム・パターンを得る。こうして得た第
１〜第３フレーム・パターンを、重ね合わせ回路で重ね
合わせる。その結果、各ドットにおける見かけ上の輝度
が（１／３）となり、その分だけドット数が増加する。
よって、より高精細な疑似中間調表示ができると共に、
解像度が向上する。
【００１８】また、特開平７−２１４９４３号公報に開
示された「ディスプレイ装置の中間調表示回路」は、表
示画面をM×Ｎ画素単位で区分した小面積ブロック内で
点灯するドット数を変えて記憶したパターンの中から、
量子化されて入力した輝度信号レベルに対応したパター
ンを選択出力することにより、原信号より少ない輝度階
調数を疑似中間調表示により補って滑らかな画像を再現
するようにしたディスプレイ装置において、入力信号の
下位ビットにつき疑似中間調表示処理をして低ビットの
出力をする疑似中間調処理回路と、前記ディスプレイ装
置のビット数と同数の入力信号の上位ビットと、前記疑
似中間調処理回路の疑似中間調処理をした低ビット出力
とを加算する加算回路と、を具備してなることを特徴と
するものである。
【００１９】このディスプレイ装置の中間調表示回路で
は、疑似中間調処理回路により、入力信号の下位ビット
につき疑似中間調表示処理をして低ビット（例えば１ビ
ット）の出力をすると共に、その低ビット出力信号を前
記ディスプレイ装置のビット数と同数の入力信号の上位
ビットと加算する。その結果、ある階調とその一つ上の
階調の間で不足分の階調を疑似中間調として作り出し、
ディスプレイ装置の各階調間の不足分の階調を補い、滑
らかな画面となる。さらに、加算回路を付加するだけで
あるから、回路構成も簡単である。
【００２０】しかし、上記の特開平７−２１４９４２号
公報と特開平７−２１４９４３号公報とに開示された
「ディスプレイ装置の中間調表示回路」は、「フレーム
レート制御階調法」を用いて中間調表現を行うものでは
ない。よって、これらは、上記の特開２００１−３４２
３２号公報に開示された「画像表示方法およびこれに用
いる画像表示装置」（図１７〜図２０参照）とは明らか
に異なる。また、フレームレート制御階調法を利用する
本発明とも明らかに異なっている。
【００２１】
【発明が解決しようとする課題】以上説明したように、
図１７〜図２０に示した、フレームレート制御階調法を
用いて中間調表現を行う従来の画像表示装置１００で
は、Ｊビット（Ｊは正整数）のソースドライバを用いて
Ｋビット（ＫはＫ＞Ｊの正整数）の入力画像データを表
示する際に、それらのビット数の差Ｎ（＝Ｋ−Ｊ）につ
いて１フレーム周期中のフレーム数を２N個とし、Ｋビ
ットの入力データを２N個のＪビットのフレーム・デー
タに配分することにより、Ｊビットのソースドライバ
（２J階調表現）で入力画像データのＫビットに相当す
る階調（２K階調）を表現可能としている。
【００２２】しかしながら、フレームレート制御のフレ
ーム周期中のフレーム数を２N個としているため、ビッ
ト数差Ｎが大きくなるにつれてフレーム周期が急激に長
くなる。その結果、フレームレート制御階調法に特有の
画面のちらつき（フリッカ）や画像むらが発生して、却
って画質が低下してしまうという難点がある。
【００２３】本発明は、このような事情に鑑みてなされ
たものであって、その目的とするところは、フレームレ
ート制御階調法を用いて中間調表現を行う画像表示装置
において、画面のちらつき（フリッカ）や画像むらの発
生を抑制して良好な中間調表現を行うことができる画像
表示方法および画像表示装置を提供することにある。
【００２４】本発明の他の目的は、フレームレート制御
階調法を用いて中間調表現を行う画像表示装置におい
て、入力画像データのビット数とドライバのビット数の
差がＮのときにフレーム周期中のフレーム数を２N個よ
り少なく抑えることができる画像表示方法および画像表
示装置を提供することにある。
【００２５】ここに明記しない本発明のさらに他の目的
は、以下の説明および添付図面から明らかになる。
【００２６】
【課題を解決するための手段】（１）本発明の画像表示
方法は、フレームレート制御階調法を用いて中間調表現
を行う画像表示方法において、表示パネルの複数の画素
の各々をＰ個（Ｐは正整数）の副画素により構成し、Ｐ
個の前記副画素に対してＰ個のＪビット（Ｊは正整数）
の駆動用データをそれぞれ供給することにより、前記表
示パネルの前記画素を表示駆動するドライバを設け、Ｋ
ビット（ＫはＫ＞Ｊの正整数）の入力画像データから、
時系列で配置されたＭ個（ＭはＭ＜２K-Jの正整数）の
フレームを含むと共にそれらフレームの各々がＰ個のＪ
ビット・データを含んでいる時分割フレーム・データを
生成し、前記時分割フレーム・データを前記駆動用デー
タとして前記ドライバに供給し、Ｋビットの前記入力画
像データとＪビットの前記駆動用データとのビット数の
差により不足する２K-J個の階調表示を、前記時分割フ
レーム・データに基づいて前記副画素の各々に対して行
われる（Ｐ×Ｍ）通りの時分割駆動の組み合わせの少な
くとも一部を利用して生成することを特徴とするもので
ある。
【００２７】（２） 本発明の画像表示方法では、表示
パネルの複数の画素の各々をＰ個（Ｐは正整数）の副画
素により構成し、また、Ｐ個の前記副画素に対してＰ個
のＪビット（Ｊは正整数）の駆動用データをそれぞれ供
給することにより、前記表示パネルの前記画素を表示駆
動するドライバを設ける。そして、Ｋビット（ＫはＫ＞
Ｊの正整数）の入力画像データから、時系列で配置され
たＭ個（ＭはＭ＜２K- Jの正整数）のフレームを含むと
共にそれらフレームの各々がＰ個のＪビット・データを
含んでいる時分割フレーム・データを生成し、その時分
割フレーム・データを前記駆動用データとして前記ドラ
イバに供給する。
【００２８】Ｋビットの前記入力画像データとＪビット
の前記駆動用データとのビット数の差により不足する２
K-J個の階調は、前記時分割フレーム・データに基づい
て前記表示パネルの前記副画素の各々に対して行われる
（Ｐ×Ｍ）通りの時分割駆動の組み合わせの少なくとも
一部を利用して生成する。
【００２９】よって、Ｊビットの前記ドライバ（２J階
調表現）で入力画像データのＫビット相当の階調（２K
階調）の表現が可能になる。また、１フレーム周期中の
フレーム数が従来の２N個より少ないＭ個であるので、
従来のようにビット数差Ｎが大きくなるにつれてフレー
ム周期が長くなり、フレームレート制御階調法に特有の
画面のちらつき（フリッカ）や画像むらが発生して画質
が低下することがない。
【００３０】（３） 本発明の画像表示方法の好ましい
例では、Ｋビットの前記入力画像データの下位（Ｋ−
Ｊ）ビットのデータに基づいて前記副画素毎にＭ個の時
系列データを時分割に生成することにより、Ｐ個の桁上
げ信号を生成し、それらＰ個の桁上げ信号を前記入力画
像データの上位Ｊビットのデータとそれぞれ加算し、得
られた加算結果をＰ個の前記副画素の各々に対するＪビ
ット・データとして使用する。
【００３１】本発明の画像表示方法の他の好ましい例で
は、Ｐ個の前記副画素に対する前記時分割フレーム・デ
ータの（Ｐ×Ｍ）通りの組み合わせ総数が２K-J階調に
満たない（Ｐ×Ｍ＜２K-J）ときに、（Ｑ×Ｍ）個（Ｑ
は（Ｑ×Ｍ）＜２K-Jの正整数）の時分割フレーム・デ
ータの少なくとも一部を用いてその不足分を補うように
する。
【００３２】例えば、３個の副画素で１画素が構成さ
れ、ビット数差Ｎ＝Ｋ−Ｊ＝４によって不足する２4＝
１６階調を、３個の副画素に対し５個の時分割フレーム
・データを供給して３×５＝１５通りの時分割駆動の組
み合わせにより行おうとする場合には、１階調分だけ時
分割駆動の組み合わせ数が不足する。この場合、例え
ば、５個の時分割フレーム・データをＱ（例えばＱ＝
２）回繰り返して（即ち、フレーム周期を２倍にして）
生成されるＱ×５＝１０個の時分割フレーム・データと
は異なる別の１０個の時分割フレーム・データを１つ追
加することにより、不足する１６階調を１５＋１＝１６
通りの時分割駆動の組み合わせにより生成することが可
能となる。
【００３３】この場合、追加した１つの時分割フレーム
・データは、フレーム周期が２倍になるが、２倍のフレ
ーム周期で表示される確率は１６分の１であるから、そ
の影響は少なく、ほとんど無視できる。
【００３４】本発明の画像表示方法のさらに他の好まし
い例では、前記時分割フレーム・データは、Ｋビットの
前記入力画像データの下位（Ｋ−Ｊ）ビットのデータの
最大値または最小値に対して、Ｐ個の前記副画素による
合成表示が前記２K-J階調表示の中で最大輝度または最
小輝度となるように対応付けられる。
【００３５】（４）本発明の画像表示装置は、フレーム
レート制御階調法を用いて中間調表現を行う画像表示装
置において、Ｐ個（Ｐは正整数）の副画素よりなる画素
を複数個配置した表示パネルと、前記表示パネルの前記
画素の各々を、Ｐ個の前記副画素に対応したＰ個のＪビ
ット（Ｊは正整数）の駆動用データに基づき表示駆動す
るドライバと、Ｋビット（ＫはＫ＞Ｊの正整数）の入力
画像データを、時系列で配置されたＭ個（ＭはＭ＜２
K-Jの正整数）のフレームを含むと共にそれらフレーム
の各々がＰ個のＪビット・データを含んでいる時分割フ
レーム・データに配分し、その時分割フレーム・データ
を前記駆動用データとして前記ドライバに供給する信号
処理回路とを備え、Ｋビットの前記入力画像データとＪ
ビットの前記駆動用データとのビット数の差により不足
する２K-J個の階調表示を、前記時分割フレーム・デー
タに基づいて前記副画素の各々に対して行われる（Ｐ×
Ｍ）通りの時分割駆動の組み合わせの少なくとも一部を
利用して生成することを特徴とするものである。
【００３６】（５） 本発明の画像表示装置では、表示
パネルにはＰ個（Ｐは正整数）の副画素よりなる画素が
複数個配置されており、それらの画素の各々を、ドライ
バによって、Ｐ個の副画素に対応したＰ個のＪビット
（Ｊは正整数）の駆動用データに基づき表示駆動する。
そして、信号処理回路により、Ｋビット（ＫはＫ＞Ｊの
正整数）の入力画像データを、時系列で配置されたＭ個
（ＭはＭ＜２K-Jの正整数）のフレームを含むと共にそ
れらフレームの各々がＰ個のＪビット・データを含んで
いる時分割フレーム・データに配分し、その時分割フレ
ーム・データを前記駆動用データとして前記ドライバに
供給する。こうして、Ｋビットの前記入力画像データと
Ｊビットの前記駆動用データとのビット数の差により不
足する２K- J個の階調表示を、前記時分割フレーム・デ
ータに基づいて前記副画素の各々に対して行われる（Ｐ
×Ｍ）通りの時分割駆動の組み合わせの少なくとも一部
を利用して生成する。
【００３７】その結果、Ｊビットのドライバ（２J階調
表現）で入力データのＫビット相当の階調（２K階調）
表現を可能にすると共に、１フレーム周期のフレーム数
を従来の２Nより少ないＭ個としているので、従来のよ
うにビット数差（Ｋ−Ｊ＝Ｎ）が大きくなるにつれてフ
レーム周期が長くなり、フレームレート制御階調法に特
有の画面のちらつき（フリッカ）や画像むらが発生して
画質が低下することがない。
【００３８】（６） 本発明の画像表示装置の好ましい
例では、前記信号処理回路が、Ｋビットの前記入力画像
データの下位（Ｋ−Ｊ）ビットのデータに基づいて前記
副画素毎にＭ個の時系列データを時分割に生成すること
により、Ｐ個の桁上げ信号を生成する桁上げ設定回路
と、それらＰ個の桁上げ信号を前記入力画像データの上
位Ｊビットのデータとそれぞれ加算し、得られた加算結
果をＰ個の前記副画素の各々に対するＪビット・データ
としてそれぞれ出力するＰ個の加算器とを備えた構成と
される。
【００３９】本発明の画像表示装置の他の好ましい例で
は、Ｐ個の前記副画素に対する前記時分割フレーム・デ
ータの（Ｐ×Ｍ）通りの組み合わせ総数が２K-J階調に
満たない（Ｐ×Ｍ＜２K-J）のときに、Ｑ×Ｍ個（Ｑは
（Ｑ×Ｍ）＜２K-Jの正整数）の時分割フレーム・デー
タの少なくとも一部を用いてその不足分を補うようにす
る。
【００４０】例えば、３個の副画素で１画素が構成さ
れ、ビット差Ｎ＝Ｋ−Ｊ＝４によって不足する２4＝１
６階調を、３個の副画素に対し５個の時分割フレーム・
データを供給して３×５＝１５通りの時分割駆動の組み
合わせにより行おうとする場合には、１階調分だけ時分
割駆動の組み合わせ数が不足する。この場合、例えば、
５個の時分割フレーム・データをＱ（例えばＱ＝２）回
繰り返して（即ち、フレーム周期を２倍にして）生成さ
れるＱ×５＝１０個の時分割フレーム・データとは異な
る別の１０個の時分割フレーム・データを１つ追加する
ことにより、不足する１６階調を１５＋１＝１６通りの
時分割駆動の組み合わせにより生成することが可能とな
る。
【００４１】この場合、追加した１つの時分割フレーム
・データは、フレーム周期が２倍になるが、２倍のフレ
ーム周期で表示される確率は１６分の１であるから、そ
の影響は少なく、ほとんど無視できる。
【００４２】本発明の画像表示装置のさらに好ましい例
では、前記時分割フレーム・データは、Ｋビットの前記
入力データの下位（Ｋ−Ｊ）ビットのデータの最大値ま
たは最小値に対して、Ｐ個の前記副画素による合成表示
が前記２K-J階調表示の中で最大輝度または最小輝度と
なるように対応付けられる。
【００４３】
【発明の実施の形態】以下、本発明の画像表示方法と画
像表示装置の好適な実施の形態について、添付図面を参
照して詳細に説明する。 〔第１実施形態〕図１は本発明の第１実施形態に係る画
像表示装置を示す。本実施形態では、画像表示装置を液
晶表示装置１として構成してある。
【００４４】図１において、第１実施形態の液晶表示装
置１は、信号処理回路１１と、ソースドライバ１２と、
液晶表示パネル１３とを備えた構成である。信号処理回
路１１は、１２ビット（Ｋ＝１２）の入力画像データＤ
０〜Ｄ１１を受けてそれに対して所定の信号処理を施
す。ソースドライバ１２は、８ビット（Ｊ＝８）の信号
に基づいて液晶表示パネル１３を駆動する。液晶表示パ
ネル１３は、ソースドライバ１２から供給される駆動用
信号によって所望の画像を画面（スクリーン）（図示せ
ず）に表示する。
【００４５】液晶表示パネル１３には、複数の画素１４
がマトリックス状に配置されているが、表示を簡略化す
るために図１ではそのうちの１個の画素１４のみを表示
している。各画素１４は、３個（Ｐ＝３）の副画素１５
ａ、１５ｂおよび１５ｃから構成されている。
【００４６】ソースドライバ１２は、副画素１５ａ、１
５ｂおよび１５ｃにそれぞれ対応した３個の８ビット
（Ｊ＝８）のデータＤｐ１’（０）〜Ｄｐ１’（７），
Ｄｐ２’（０）〜Ｄｐ２’（７）およびＤｐ３’（０）
〜Ｄｐ３’（７）（以下、Ｄｐ１’，Ｄｐ２’およびＤ
ｐ３’と略記する）に基づいて、液晶表示パネル１３の
各画素１４を駆動し、所望の画像を表示する。
【００４７】信号処理回路１１は、１２ビットの入力画
像データＤ０〜Ｄ１１を、各々が３個の８ビット・デー
タを含む６個（Ｍ＝６）のフレームを時系列で生成して
なる「時分割フレーム・データ」に配分して、ソースド
ライバ１２に供給する。時系列で配置される６個のフレ
ームは、一つの「フレーム周期」を構成する、換言すれ
ば、一つの「フレーム周期」中に６個のフレームが含ま
れている。
【００４８】図２に信号処理回路１１のより具体的な構
成図を示す。図２において、信号処理回路１１は、１個
の桁上げ設定回路１６と、３個の加算器１７、１８、１
９とを備えた構成である。
【００４９】桁上げ設定回路１６では、１２ビットの入
力画像データＤ０〜Ｄ１１の下位４ビットのデータＤ３
〜Ｄ０に基づいて、副画素１５ａ，１５ｂおよび１５ｃ
の各々に対して６個の時系列データを時分割に生成し、
副画素１５ａ，１５ｂおよび１５ｃ用の桁上げ信号Ｄｐ
１，Ｄｐ２およびＤｐ３として、加算器１７，１８およ
び１９にそれぞれ出力する。入力画像データＤ０〜Ｄ１
１の下位４ビットのデータＤ３〜Ｄ０を取り出すのは、
入力画像データＤ０〜Ｄ１１のビット数Ｋとソースドラ
イバ１２のビット数Ｊの差Ｎが４（Ｋ−Ｊ＝Ｎ＝４）で
あるからである。
【００５０】加算器１７、１８、１９の各々では、入力
画像データＤ０〜Ｄ１１の上位８ビット（Ｊ＝８）のデ
ータＤ１１〜Ｄ４と、時分割で６個供給される桁上げ信
号Ｄｐ１、Ｄｐ２またはＤｐ３とを加算し、その加算結
果を副画素１５ａ、１５ｂ、１５ｃの各々に対する８ビ
ット・データＤｐ１’、Ｄｐ２’、Ｄｐ３’として、ソ
ースドライバ１２に出力する。
【００５１】第１実施形態の液晶表示装置１は、以上の
構成を持つ信号処理回路１１によって、フレームレート
制御階調法を用いて中間調表現を行う。すなわち、１２
ビット（Ｋ＝１２）の入力画像データＤ０〜Ｄ１１と、
ソースドライバ１２に与えられる３個の８ビット（Ｊ＝
８）のデータＤｐ１’，Ｄｐ２’およびＤｐ３’とのビ
ット数差４（Ｎ＝Ｋ−Ｊ＝４）により不足する１６（２
N＝２4＝１６）階調の表示を、液晶表示パネル１３の各
画素１４に対する６個の「時分割フレーム・データ」に
基づいて生成される３×６＝１８通りの組み合わせのう
ちの１６通りを使って、時分割駆動によって実現する。
こうして、フレームレート制御階調法におけるフレーム
周期中のフレーム数を１６個より少ない６個に抑えるこ
とができ、その結果、画面のちらつき（フリッカ）や画
像むらの発生を効果的に抑制することが可能となる。
【００５２】次に、図３および図４を参照して、信号処
理回路１１の動作、即ち、１２ビットの入力画像データ
Ｄ０〜Ｄ１１を６個の時分割フレーム・データに配分す
る動作について具体的に説明する。ここで、図３は桁上
げ設定回路１６の入出力関係を説明する機能説明図であ
り、図４は桁上げ設定回路１６の出力データ（すなわ
ち、桁上げ信号Ｄｐ１、Ｄｐ２、Ｄｐ３）の時間推移を
フレーム周期毎に例示する説明図である。
【００５３】信号処理回路１１では、桁上げ設定回路１
６により、１２ビットの入力画像データの下位４ビット
のデータＤ３〜Ｄ０に基づき、１フレーム周期が６個の
時系列データを含む、副画素１５ａ、１５ｂ、１５ｃ用
の桁上げ信号Ｄｐ１、Ｄｐ２、Ｄｐ３を時分割に生成す
る。そして、これら桁上げ信号Ｄｐ１、Ｄｐ２、Ｄｐ３
を、加算器１７、１８、１９にそれぞれ入力して、１２
ビットの入力画像データの上位８ビットのデータＤ１１
〜Ｄ４と加算する。こうして、副画素１５ａ、１５ｂ、
１５ｃに対して、８ビット・データＤｐ１’、Ｄｐ
２’、Ｄｐ３’をそれぞれ有するフレームが６個、時系
列で生成される。つまり、１２ビットの入力画像データ
Ｄ１１〜Ｄ０が、８ビットの時分割フレーム・データ６
個に配分される。
【００５４】桁上げ設定回路１６には、入力画像データ
の下位４ビットのデータＤ３〜Ｄ０が入力される。これ
らのデータＤ３〜Ｄ０の組み合わせは、（０，０，０，
０）〜（１，１，１，１）の１６通りがある。出力すべ
き桁上げ信号Ｄｐ１、Ｄｐ２、Ｄｐ３としては、各フレ
ームの時系列パターンに対して、フレーム周期毎に６個
の時系列データを設定する必要がある。
【００５５】一方、桁上げ信号Ｄｐ１、Ｄｐ２、Ｄｐ３
は、フレーム周期毎に６個の時系列データとして生成さ
れるが、取り得る時系列パターンは、図４に示すよう
に、６／６，５／６，４／６，３／６，２／６，１／６
および０／６の７通りである。ここで、「Ａ／Ｂ」の表
記は、１フレーム周期（フレーム総数がＢ個）のうち、
Ａ個のフレームで“１”を出力し、（Ｂ−Ａ）個のフレ
ームで“０”を出力することを意味する。例えば、時系
列パターン（２／６）では、１フレーム周期を６個のフ
レームで構成し、つまり６個のフレームで一巡するよう
にして、第１フレームで“１”、第２フレームで
“０”、第３フレームで“０”、第４フレームで
“１”、第５フレームで“０”、第６フレームで“０”
を出力する。
【００５６】したがって、データＤ３〜Ｄ０の１６通り
のビット値の組み合わせについて、ビット・パターン
（０，０，０，０）からビット・パターン（１，１，
１，１）に向かって桁上げ信号Ｄｐ１，Ｄｐ２およびＤ
ｐ３が“１”となる期間が増加するように、時系列パタ
ーンを割り振ると、桁上げ設定回路１６の入出力関係は
図３に示すような関係となる。
【００５７】例えば、入力画像データの下位４ビットの
データＤ３〜Ｄ０が（１，０，０，０）の場合、桁上げ
信号Ｄｐ１，Ｄｐ２およびＤｐ３はそれぞれ次のように
なる。すなわち、桁上げ信号Ｄｐ１は、６フレームのう
ちの４フレームで“１”を出力し、２フレームで“０”
を出力する。また、桁上げ信号Ｄｐ２は、６フレームの
うちの３フレームで“１”を出力し、他の３フレームで
“０”を出力する。桁上げ信号Ｄｐ３は、６フレームの
うちの３フレームで“１”を出力し、他の３フレームで
“０”を出力する。
【００５８】加算器１７では、桁上げ設定回路１６から
の桁上げ信号Ｄｐ１と、入力画像データの上位８ビット
のデータＤ１１〜Ｄ４のＬＳＢ「Ｄ４」とを加算して、
副画素１５ａに書き込むべき８ビット・データＤｐ１’
（０）〜Ｄｐ１’（７）を出力する。同様に、加算器１
８では、桁上げ信号Ｄｐ２と、入力画像データの上位８
ビットのデータＤ１１〜Ｄ４のＬＳＢ「Ｄ４」とを加算
して、副画素１５ｂに書き込むべき８ビット・データＤ
ｐ２’（０）〜Ｄｐ２’（７）を出力する。加算器１９
では、桁上げ信号Ｄｐ３と、入力画像データの上位８ビ
ットのデータＤ１１〜Ｄ４のＬＳＢ「Ｄ４」とを加算し
て、第３副画素１５ｃに書き込むべき８ビット・データ
Ｄｐ３’（０）〜Ｄｐ３’（７）を出力する。
【００５９】このようにして、信号処理回路１１で生成
された副画素１５ａ、１５ｂ、１５ｃ毎の８ビット・デ
ータＤｐ１’，Ｄｐ２’およびＤｐ３’は、ソースドラ
イバ１２に供給される。ソースドライバ１２では、副画
素１５ａ、１５ｂ、１５ｃ毎に８ビットデータＤｐ
１’，Ｄｐ２’およびＤｐ３’に基づく駆動用信号（ア
ナログ信号）を生成し、８ビット・データＤｐ１’，Ｄ
ｐ２’およびＤｐ３’に対応する画像が副画素１５ａ、
１５ｂおよび１５ｃで表示される。
【００６０】例えば、１２ビットの入力画像データＤ０
〜Ｄ１１が（０，０，０，０，０，０，０，０，１，
０，０，０）の時には、桁上げ設定回路１６により、桁
上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３がそれぞれ時系列
パターン４／６，３／６および３／６となる。その輝度
表現は、入力画像データＤ０〜Ｄ１１が（０，０，０，
０，０，０，０，１，０，０，０，０）の時の輝度表現
を１とすると、（１０／１８）（＝（４＋３＋３）／
（３×６））となる。
【００６１】なお、図３には、桁上げ設定回路１６によ
り生成される１６通りの桁上げ信号Ｄｐ１，Ｄｐ２およ
びＤｐ３の時系列パターンについて、輝度表現を右端に
付記している。
【００６２】このようにして、１２ビットの入力画像デ
ータＤ０〜Ｄ１１は、時系列で生成された６個のフレー
ムからなり、それらフレームの各々が副画素１５ａ、１
５ｂ、１５ｃ毎の８ビット・データＤｐ１’，Ｄｐ２’
およびＤｐ３’を含んでいる「時分割フレーム・デー
タ」に配分される。そして、８ビットのソースドライバ
１２により、それらデータに対応する画像が、副画素１
５ａ、１５ｂおよび１５ｃによって表示される。
【００６３】以上述べたように、第１実施形態の液晶表
示装置１では、液晶表示パネル１３に３個の副画素１５
ａ、１５ｂおよび１５ｃよりなる画素１４が複数個配置
されており、その液晶表示パネル１３の各画素１４を副
画素１５ａ、１５ｂ、１５ｃに対応した３個の８ビット
・データに基づいて、ソースドライバ１２で表示駆動す
る。その際に、信号処理回路１１により、１２ビットの
入力画像データＤ０〜Ｄ１１を、各フレームが３個の８
ビット・データの組み合わせからなる６個のフレームを
時系列で生成してなる「時分割フレーム・データ」に配
分して、３個の８ビット・データを時分割でソースドラ
イバ１２に供給する。
【００６４】こうして、１２ビットの入力画像データと
８ビットのソースドライバ駆動用データとのビット数の
差Ｎ（＝４）により不足する２N（＝１６）階調表示
を、６個の時分割フレーム・データに基づいて行われる
３×６＝１８通りの組み合わせのうちの１６通りを使っ
た時分割駆動により実現している。
【００６５】その結果、８ビットのソースドライバ（２
５６階調表現）１２で入力画像データＤ０〜Ｄ１１の１
２ビット相当の階調（４０９６階調）表現を可能にする
と共に、１フレーム周期中の総フレーム数を従来より少
ない６個とすることができる。このため、従来のように
ビット数差Ｎが大きくなるにつれてフレーム周期が長く
なり、フレームレート制御階調法に特有の画面のちらつ
き（フリッカ）や画像むらが発生して画質が低下する、
ということが無くなる。
【００６６】なお、信号処理回路１１の桁上げ設定回路
１６について、具体的な構成を例示すれば、例えば図１
６に示すようになる。
【００６７】図１６の構成例では、１個のメモリＭと３
個の６ビット・シフトレジスタＳＲ１、ＳＲ２、ＳＲ３
で構成している。メモリＭには、図３に示した桁上げ設
定回路１６の入出力関係が予め記憶されている。つま
り、入力画像データの下位４ビットのデータＤ３〜Ｄ０
に対応した桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３の時
系列パターン（図４参照）を、６ビット・フトレジスタ
ＳＲ１、ＳＲ２、ＳＲ３への初期設定値（６ビット・デ
ータ）として記憶しておく。そして、それらの初期設定
値を、入力に応じてシフトレジスタＳＲ１、ＳＲ２、Ｓ
Ｒ３にそれぞれ設定した後、フレームを刻むクロックＣ
ＬＫによって、フレーム周期毎に６個の時系列データＤ
ｐ１，Ｄｐ２およびＤｐ３をシフトレジスタＳＲ１、Ｓ
Ｒ２、ＳＲ３からそれぞれ出力する。
【００６８】なお、桁上げ設定回路１６は、図１６以外
の構成でも実現可能であることは言うまでもない。 〔第２実施形態〕次に、本発明の第２実施形態に係る画
像表示装置について説明する。本実施形態の画像表示装
置のハードウェア構成は、図１および図２に示した第１
実施形態の液晶表示装置１と同じである。
【００６９】第２実施形態も、第１実施形態と同様に、
フレームレート制御階調法を用いて中間調表現を行うも
のであるが、１２ビットの入力画像データＤ０〜Ｄ１１
と、ソースドライバ１２に与えられる３個の８ビット・
データＤｐ１’，Ｄｐ２’およびＤｐ３’とのビット数
の差４により不足する１６階調の表示を、液晶表示パネ
ル１３の各画素１４に対して５個の時分割フレーム・デ
ータを供給する時分割駆動により行う点が異なる。すな
わち、１フレーム周期中のフレーム総数が５個である点
が、第１実施形態（フレーム総数は６個）と異なるだけ
である。
【００７０】このように、図１および図２の構成におい
て第１実施形態と異なるのは、信号処理回路１１におけ
る桁上げ設定回路１６の機能のみであるから、図５およ
び図６を参照して、１２ビットの入力画像データＤ０〜
Ｄ１１を５個の時分割フレーム・データに配分する信号
処理回路１１の動作について説明し、その他の説明は省
略する。
【００７１】図５は桁上げ設定回路１６の入出力関係を
説明する機能説明図であり、図６は桁上げ設定回路１６
の出力（桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３）の時
間推移をフレーム周期毎に例示する説明図である。
【００７２】第２実施形態の信号処理回路１１では、桁
上げ設定回路１６により、１２ビットの入力画像データ
の下位４ビットのデータＤ３〜Ｄ０に基づき、各フレー
ム周期について、５個の時系列データを持つ副画素１５
ａ、１５ｂ、１５ｃ用の桁上げ信号Ｄｐ１，Ｄｐ２およ
びＤｐ３を時分割に生成し、これら桁上げ信号Ｄｐ１，
Ｄｐ２およびＤｐ３を、加算器１７，１８および１９に
よって、１２ビットの入力画像データの上位８ビットの
データＤ１１〜Ｄ４にそれぞれ加算する。こうして、１
２ビットの入力画像データＤ０〜Ｄ１１を、時系列で生
成された５個のフレームを含み且つ各フレームが副画素
１５ａ、１５ｂ、１５ｃ用の８ビット・データＤｐ
１’，Ｄｐ２’およびＤｐ３’を持つ「時分割フレーム
・データ」に配分する。
【００７３】ただし、第２実施形態では、３個の副画素
１５ａ、１５ｂ、１５ｃに対して５個の時分割フレーム
・データを配分するので、組み合わせ総数が３×５＝１
５通りとなり、必要な２4＝１６階調数に満たない。こ
のため、２×５＝１０個の時分割フレーム・データを１
つ追加してその不足分を補っている。
【００７４】つまり、図５において、入力画像データの
下位４ビットのデータＤ３〜Ｄ０の組み合わせ（１６通
り）に対して、出力すべき桁上げ信号Ｄｐ１，Ｄｐ２お
よびＤｐ３としては、フレーム周期毎に５個の時系列デ
ータによる１５通りの組み合わせと、フレーム周期毎に
１０個の時系列データによる１通りの組み合わせとを設
定する必要がある。
【００７５】したがって、桁上げ信号Ｄｐ１，Ｄｐ２お
よびＤｐ３が取り得る時系列パターンは、図６に示すよ
うに、５／５，４／５，３／５，２／５，１／５および
０／５と、１／１０の７通りとなる。
【００７６】なお、時系列パターン１／１０では、フレ
ーム周期を１０として変化させている。また、この時系
列パターン１／１０は、他の６通りの時系列パターン５
／５，４／５，３／５，２／５，１／５および０／５に
ついて、５個の時系列データを２回繰り返して（即ち、
フレーム周期を２倍にして）生成される１０個の時系列
データとは異なる、別の時系列データとなっている。
【００７７】例えば、１２ビットの入力画像データＤ０
〜Ｄ１１が（０，０，０，０，０，０，０，０，０，
０，０，１）の時には、桁上げ設定回路１６により、桁
上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３がそれぞれ時系列
パターン１／１０，０／５および０／５となり、その輝
度表現は、入力画像データＤ０〜Ｄ１１が（０，０，
０，０，０，０，０，１，０，０，０，０）の時の輝度
表現を１とすると、（１／３０）（＝（１／２＋０＋
０）／（３×５））となる。
【００７８】このようにして、１２ビットの入力画像デ
ータＤ０〜Ｄ１１は、１フレームに副画素１５ａ、１５
ｂ、１５ｃ用の８ビット・データＤｐ１’，Ｄｐ２’お
よびＤｐ３’を持ち、５個または１０個のフレームが時
系列で生成される５個または１０個の時分割フレーム・
データに配分される。そして、８ビットのソースドライ
バ１２により、副画素１５ａ、１５ｂ、１５ｃで画像表
示される。
【００７９】以上のように、第２実施形態の液晶表示装
置１では、３個の副画素１５ａ，１５ｂおよび１５ｃで
１画素１４が構成され、ビット数差Ｎ＝４によって不足
する１６階調を、３個の副画素１５ａ、１５ｂ、１５ｃ
に対して５個の時分割フレーム・データを供給して３×
５＝１５通りの時分割駆動の組み合わせにより行ってい
る。この場合、１階調分だけ、時分割駆動の組み合わせ
数が不足するので、別の１０個の時分割フレーム・デー
タを１つ追加している。こうすることにより、不足する
１６階調を１５＋１＝１６通りの時分割駆動の組み合わ
せにより行うことが可能となる。
【００８０】なお、追加した１つは１０個の時分割フレ
ーム・データであるので、フレーム周期が２倍になる
が、２倍のフレーム周期で表示される確率は１６分の１
であるから、その影響は少ない。 〔第３実施形態〕図７は、本発明の第３実施形態に係る
液晶表示装置１Ａの構成図である。図７において、本実
施形態の液晶表示装置１Ａは、１０ビット（Ｋ＝１０）
の入力画像データＤ０〜Ｄ９に対して信号処理を施す信
号処理回路２１と、８ビットのソースドライバ１２と、
液晶表示パネル１３とを備えた構成である。つまり、第
１実施形態の液晶表示装置１において、入力画像データ
のビット数を１０ビットに変えると共に、それに対応す
る信号処理回路２１を設けた構成である。
【００８１】信号処理回路２１は、１０ビットの入力画
像データＤ０〜Ｄ９を、３個の８ビット・データを持つ
と共に時系列で生成された２個（Ｍ＝２）のフレームを
含む「時分割フレーム・データ」に配分して、ソースド
ライバ１２に供給する。
【００８２】図８に、信号処理回路２１のより具体的な
構成図を示す。図８において、信号処理回路２１は、１
個の桁上げ設定回路２６と、３個の加算器１７，１８お
よび１９とを備えた構成である。
【００８３】桁上げ設定回路２６では、１０ビットの入
力画像データＤ０〜Ｄ９のうちの下位２ビットのデータ
Ｄ１，Ｄ０に基づいて、副画素１５ａ，１５ｂおよび１
５ｃ用にそれぞれ２個の時系列データを時分割に生成
し、桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３として３個
の加算器１７，１８および１９にそれぞれ出力する。
【００８４】加算器１７，１８および１９では、１０ビ
ットの入力画像データＤ０〜Ｄ９の上位８ビットのデー
タＤ９〜Ｄ２と、時分割に２個生成される桁上げ信号Ｄ
ｐ１，Ｄｐ２およびＤｐ３とを加算して、この加算結果
を副画素１５ａ，１５ｂおよび１５ｃ用の８ビットデー
タＤｐ１’，Ｄｐ２’およびＤｐ３’として、ソースド
ライバ１２に出力する。
【００８５】次に、図９および図１０を参照して、１０
ビットの入力画像データＤ０〜Ｄ９を２個の時分割フレ
ーム・データに配分する信号処理回路２１の動作につい
て、具体的に説明する。ここに、図９は桁上げ設定回路
２６の入出力関係を説明する機能説明図であり、図１０
は桁上げ設定回路２６の出力（桁上げ信号Ｄｐ１，Ｄｐ
２およびＤｐ３）の時間推移をフレーム周期毎に例示す
る説明図である。
【００８６】第３実施形態の信号処理回路２１では、桁
上げ設定回路２６により、１０ビットの入力画像データ
の下位２ビットのデータＤ１，Ｄ０に基づき、フレーム
周期毎に２個の時系列データを持つ、副画素１５ａ、１
５ｂおよび１５ｃ用の桁上げ信号Ｄｐ１，Ｄｐ２および
Ｄｐ３を時分割にそれぞれ生成して、これら桁上げ信号
Ｄｐ１，Ｄｐ２およびＤｐ３を、それぞれ加算器１７，
１８および１９により、入力画像データの上位８ビット
のデータＤ９〜Ｄ２に加算する。こうして、入力画像デ
ータＤ０〜Ｄ９を、時系列で生成される２個のフレーム
を含み且つ各フレームに８ビットデータＤｐ１’，Ｄｐ
２’およびＤｐ３’を持つ「時分割フレーム・データ」
に配分している。
【００８７】図９において、入力画像データの下位２ビ
ットのデータＤ１，Ｄ０の組み合わせ（４通り）に対し
て、出力すべき桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３
としては、フレーム周期毎に２個の時系列データによる
４通りの組み合わせを設定する必要がある。一方、桁上
げ信号Ｄｐ１，Ｄｐ２およびＤｐ３が取り得る時系列パ
ターンは、図１０に示すように、２／２，１／２および
０／２の３通りとなる。
【００８８】加算器１７，１８および１９では、それぞ
れ桁上げ信号Ｄｐ１，Ｄｐ２およびＤｐ３と入力画像デ
ータの上位８ビットのデータＤ９〜Ｄ２のＬＳＢ「Ｄ
２」とを加算して、それぞれ副画素１５ａ、１５ｂおよ
び１５ｃに書き込むべき８ビット・データＤｐ１’，Ｄ
ｐ２’およびＤｐ３’を出力する。
【００８９】このようにして、１０ビットの入力画像デ
ータＤ０〜Ｄ９は「時分割フレーム・データ」に配分さ
れてから８ビットのソースドライバ１２に供給され、副
画素１５ａ、１５ｂおよび１５ｃで対応する画像が表示
される。
【００９０】以上のように、第３実施形態の液晶表示装
置１Ａでは、１０ビットの入力画像データＤ０〜Ｄ９を
表示する際（ビット数差Ｎ＝２）に、信号処理回路２１
により、１０ビットの入力画像データを、３個の８ビッ
ト・データを含む２個のフレームで生成された「時分割
フレーム・データ」に配分して、３個の８ビット・デー
タを時分割でソースドライバ１２に供給するようにし、
１０ビットの入力画像データと８ビット・データとのビ
ット数差により不足する４階調を、液晶表示パネル１３
の各画素１４に対して２個の時分割フレーム・データに
基づき行われる３×２＝６通りの組み合わせ総数のうち
の４通りを使った時分割駆動により実現している。
【００９１】これにより、８ビットのドライバ（２５６
階調表現）で入力データの１０ビット相当の階調（１０
２４階調）表現を可能にすると共に、１フレーム周期の
フレーム数を従来の２N個より少ない２個としているの
で、従来のようにビット数差Ｎが大きくなるにつれてフ
レーム周期が長くなり、フレームレート制御階調法に特
有の画面のちらつき（フリッカ）や画像むらが発生して
画質が低下することが無くなる。 〔第４実施形態〕図１１は、本発明の第４実施形態に係
る液晶表示装置１Ｃの構成図である。図１１において、
本実施形態の液晶表示装置１Ｃは、１２ビットの入力画
像データＤ０〜Ｄ１１に対して信号処理を施す信号処理
回路３１と、８ビットのソースドライバ３２と、液晶表
示パネル３３とを備えた構成である。
【００９２】ここで、液晶表示パネル３３には画素３４
が複数個配置されており、それらの画素３４は、４個
（Ｐ＝４）の副画素３５ａ、３５ｂ、３５ｃおよび３５
ｄを持つ。また、ソースドライバ３２は、液晶表示パネ
ル３３の各画素３４を、副画素３５ａ、３５ｂ、３５ｃ
および３５ｄにそれぞれ対応した４個の８ビット（Ｊ＝
８）・データＤｐ１’（０）〜Ｄｐ１’（７），Ｄｐ
２’（０）〜Ｄｐ２’（７），Ｄｐ３’（０）〜Ｄｐ
３’（７）およびＤｐ４’（０）〜Ｄｐ４’（７）（以
下、Ｄｐ１’，Ｄｐ２’，Ｄｐ３’およびＤｐ４’と略
記する）に基づき表示駆動する。つまり、第１実施形態
の液晶表示装置１において、液晶表示パネル１３の各画
素が持つ副画素数を４個とすると共に、それに対応する
信号処理回路３１とソースドライバ３２を設けた構成で
ある。
【００９３】信号処理回路３１は、１２ビットの入力画
像データＤ０〜Ｄ１１を、時系列で生成される４個（Ｍ
＝４）のフレームを含み、且つ各フレームが３個の８ビ
ット・データを持つ「時分割フレーム・データ」に配分
して、ソースドライバ３２に供給する。
【００９４】図１２に、信号処理回路３１のより具体的
な構成図を示す。図１２において、信号処理回路３１
は、１個の桁上げ設定回路３６と、４個の加算器３７，
３８，３９および４０とを備えた構成である。
【００９５】桁上げ設定回路３６では、１２ビットの入
力画像データＤ０〜Ｄ１１の下位２ビットのデータＤ
１，Ｄ０に基づき４個の時系列データを時分割に生成し
て、桁上げ信号Ｄｐ４として加算器４０に出力する。
【００９６】加算器３７および３８では、それぞれ入力
画像データＤ０〜Ｄ１１の上位８ビットのデータＤ１１
〜Ｄ４に下位４ビットのデータのＭＳＢ「Ｄ３」を桁上
げ信号Ｄｐ１およびＤｐ２としてそれぞれ加算し、その
加算結果を副画素３５ａおよび３５ｂ用の８ビット・デ
ータＤｐ１’およびＤｐ２’として、ソースドライバ３
２に出力する。加算器３９では、入力画像データＤ０〜
Ｄ１１の上位８ビットのデータＤ１１〜Ｄ４に下位４ビ
ットのデータの第２ビット「Ｄ２」を桁上げ信号Ｄｐ３
として加算して、その加算結果を副画素３５ｃ用の８ビ
ット・データＤｐ３’として、ソースドライバ３２に出
力する。加算器４０では、入力画像データＤ０〜Ｄ１１
の上位８ビットのデータＤ１１〜Ｄ４と桁上げ信号Ｄｐ
４とを加算して、その加算結果を副画素３５ｄ用の８ビ
ット・データＤｐ４’として、ソースドライバ３２に出
力する。
【００９７】次に、図１３、図１４および図１５を参照
して、信号処理回路３１において行われる動作を具体的
に説明する。ここに、図１３は桁上げ設定回路３６の入
出力関係を説明する機能説明図であり、図１４は桁上げ
設定回路３６の出力（桁上げ信号Ｄｐ４）の時間推移を
フレーム周期毎に例示する説明図であり、図１５は１２
ビットの入力画像データＤ０〜Ｄ１１のうちの下位４ビ
ットのデータＤ３〜Ｄ０と桁上げ信号Ｄｐ１〜Ｄｐ４と
の関係を説明する説明図である。
【００９８】第４実施形態の信号処理回路２１では、桁
上げ設定回路３６により、入力画像データの下位２ビッ
トのデータＤ１，Ｄ０に基づき、フレーム周期毎に４個
の時系列データを持つ各副画素毎の桁上げ信号Ｄｐ４を
時分割に生成して、これを加算器４０によって１２ビッ
トの入力画像データの上位８ビットのデータＤ１１〜Ｄ
４に加算し、副画素３５ｄ用の８ビット・データＤｐ
４’を生成する。加算器３７および３８によって、入力
画像データの上位８ビットのデータＤ１１〜Ｄ４にそれ
ぞれ下位４ビットのデータのＭＳＢ「Ｄ３」を桁上げ信
号Ｄｐ１およびＤｐ２として加算して、副画素３５ａお
よび３５ｂ用の８ビット・データＤｐ１’およびＤｐ
２’を生成する。加算器３９によって、１２ビットの入
力画像データＤ０〜Ｄ１１のうちの上位８ビットのデー
タＤ１１〜Ｄ４に下位４ビットのデータの第２ビット
「Ｄ２」を桁上げ信号Ｄｐ３として加算して、副画素３
５ｃ用の８ビット・データＤｐ３’を生成する。こうし
て、１２ビットの入力画像データＤ０〜Ｄ１１を、時系
列で生成される４個のフレームを含み且つ各フレームが
副画素毎の８ビット・データＤｐ１’，Ｄｐ２’，Ｄｐ
３’およびＤｐ４’を持つ「時分割フレーム・データ」
に配分している。
【００９９】先ず、図１３を参照して桁上げ設定回路３
６の動作を説明すると、入力画像データの下位２ビット
のデータＤ１，Ｄ０の組み合わせ（４通り）に対して、
出力すべき桁上げ信号Ｄｐ４としては、フレーム周期毎
に４個の時系列データによる４通りの組み合わせを設定
する必要がある。一方、桁上げ信号Ｄｐ４が取り得る時
系列パターンは、図１４に示すように、３／４，２／
４，１／４および０／４の４通りとなる。
【０１００】なお、桁上げ信号Ｄｐ１，Ｄｐ２およびＤ
ｐ３については、入力画像データのうちの１ビット（そ
れぞれＤ３，Ｄ３およびＤ２）がそのまま使用されるの
で、時系列パターンは４／４または０／４の何れかとな
る。
【０１０１】加算器３７，３８，３９および４０では、
それぞれ桁上げ信号Ｄｐ１，Ｄｐ２，Ｄｐ３およびＤｐ
４と入力画像データの上位８ビットのデータＤ１１〜Ｄ
４のＬＳＢ「Ｄ４」とをそれぞれ加算し、副画素３５
ａ、３５ｂ、３５ｃおよび３５ｄに書き込むべき８ビッ
ト・データＤｐ１’，Ｄｐ２’，Ｄｐ３’およびＤｐ
４’をそれぞれ出力する。
【０１０２】このようにして、信号処理回路３１で生成
された各副画素３５ａ、３５ｂ、３５ｃおよび３５ｄ用
の８ビット・データＤｐ１’，Ｄｐ２’，Ｄｐ３’およ
びＤｐ４’は、ソースドライバ３２に供給される。ソー
スドライバ３２では、副画素３５ａ、３５ｂ、３５ｃお
よび３５ｄ毎に８ビット・データＤｐ１’，Ｄｐ２’，
Ｄｐ３’およびＤｐ４’に基づく駆動信号（アナログ信
号）を生成し、８ビット・データＤｐ１’，Ｄｐ２’，
Ｄｐ３’およびＤｐ４’に相当した副画素３５ａ、３５
ｂ、３５ｃおよび３５ｄの表示が行われる。
【０１０３】図１５を参照して、具体的説明を行うと、
例えば、１２ビットの入力画像データＤ０〜Ｄ１１が
（０，０，０，０，０，０，０，０，１，０，０，０）
の時には、桁上げ設定回路３６により、桁上げ信号Ｄｐ
４が時系列パターン０／４となり、この時、入力画像デ
ータのＤ３，Ｄ２は（１，０）である（これは、桁上げ
信号Ｄｐ１，Ｄｐ２およびＤｐ３がそれぞれ時系列パタ
ーン４／４，４／４および０／４であることを意味す
る）ので、その輝度表現は、入力画像データＤ０〜Ｄ１
１が（０，０，０，０，０，０，０，１，０，０，０，
０）の時の輝度表現を１とすると、（８／１６）（＝
（４＋４＋０＋０）／（４×４））となる。
【０１０４】なお、図１５には、１２ビットの入力画像
データＤ０〜Ｄ１１の下位４ビットのデータＤ３〜Ｄ０
に対応する輝度表現を右端に付記している。
【０１０５】このようにして、１２ビットの入力画像デ
ータＤ０〜Ｄ１１は、８ビット・データＤｐ１’，Ｄｐ
２’，Ｄｐ３’およびＤｐ４’を持つ「時分割フレーム
・データ」に配分され、８ビットのソースドライバ３２
により、副画素３５ａ、３５ｂ、３５ｃおよび３５ｄで
画像表示される。
【０１０６】以上述べたように、第４実施形態の液晶表
示装置１Ｃでは、液晶表示パネル３３には、４個の副画
素３５ａ、３５ｂ、３５ｃおよび３５ｄよりなる画素３
４が複数個配置されており、それらの画素３４を８ビッ
ト・データＤｐ１’，Ｄｐ２’，Ｄｐ３’およびＤｐ
４’に基づいてソースドライバ３２で表示駆動する。こ
の場合、１２ビットの入力画像データＤ０〜Ｄ１１を表
示する際（ビット数差Ｎ＝４）には、信号処理回路３１
により入力画像データＤ０〜Ｄ１１を「時分割フレーム
・データ」に配分して、４個の８ビット・データを時分
割でソースドライバ３２に供給し、ビット数差４により
不足する１６階調を、液晶表示パネル３３の各画素３４
に対して「時分割フレーム・データ」に基づいて行われ
る４×４＝１６通りの時分割駆動の組み合わせにより実
現している。
【０１０７】これにより、８ビットのドライバ（２５６
階調表現）で入力データの１２ビット相当の階調（４０
９６階調）表現を可能にすると共に、１フレーム周期の
フレーム数を従来の２Nより少ない４個としているの
で、従来のようにビット数差Ｎが大きくなるにつれてフ
レーム周期が長くなり、フレームレート制御階調法に特
有の画面のちらつき（フリッカ）や画像むらが発生して
画質が低下することが無くなる。 〔変形例〕以上説明した第１、第２、第３および第４の
実施形態では、液晶表示パネルを備えた液晶表示装置を
具体例として説明したが、プラズマ表示装置などの他の
フラットパネル表示装置に対しても、本発明を適用する
ことができることは言うまでもない。その場合でも、上
記実施形態の場合と同様の効果を得ることができる。
【０１０８】また、以上説明した各実施形態では、モノ
クロまたはカラーの別無く説明を行ったが、モノクロま
たはカラーの何れの表示装置に対しても本発明を適用す
ることができる。
【０１０９】なお、カラー液晶表示パネルを使用する場
合、カラーフィルタ配列がストライプ配列またはデルタ
配列のものに対しては、１画素を３つの副画素に分割し
ている第１、第２または第３の実施形態が好適であり、
カラーフィルタ配列が正方配列のものに対しては、１画
素を４つの副画素に分割している第４実施形態が好適で
ある。
【０１１０】
【発明の効果】以上説明したように、本発明の画像表示
方法および画像表示装置によれば、フレームレート制御
階調法を用いて中間調表現を行う場合において、入力画
像データのビット数とドライバのビット数の差がＮのと
きにフレーム周期中のフレーム数を２N個より少なく抑
えることができる。その結果、画面のちらつき（フリッ
カ）や画像むらの発生を抑制して良好な中間調表現を行
うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る液晶表示装置の構
成図である。
【図２】本発明の第１実施形態の信号処理回路のより具
体的な構成図である。
【図３】本発明の第１実施形態における桁上げ設定回路
の入出力関係を説明する機能説明図である。
【図４】本発明の第１実施形態における桁上げ設定回路
の出力（桁上げ信号）の時間推移をフレーム周期毎に例
示する説明図である。
【図５】本発明の第２実施形態における桁上げ設定回路
の入出力関係を説明する機能説明図である。
【図６】本発明の第２実施形態における桁上げ設定回路
の出力（桁上げ信号）の時間推移をフレーム周期毎に例
示する説明図である。
【図７】本発明の第３実施形態に係る液晶表示装置の構
成図である。
【図８】本発明の第３実施形態の信号処理回路のより具
体的な構成図である。
【図９】本発明の第３実施形態における桁上げ設定回路
の入出力関係を説明する機能説明図である。
【図１０】本発明の第３実施形態における桁上げ設定回
路の出力（桁上げ信号）の時間推移をフレーム周期毎に
例示する説明図である。
【図１１】本発明の第４実施形態に係る液晶表示装置の
構成図である。
【図１２】本発明の第４実施形態の信号処理回路のより
具体的な構成図である。
【図１３】本発明の第４実施形態における桁上げ設定回
路の入出力関係を説明する機能説明図である。
【図１４】本発明の第４実施形態における桁上げ設定回
路の出力（桁上げ信号）の時間推移をフレーム周期毎に
例示する説明図である。
【図１５】本発明の第４実施形態における１２ビット入
力画像データの下位４ビットのデータと桁上げ信号との
関係を説明する説明図である。
【図１６】本発明の第１実施形態における桁上げ設定回
路の構成例を示す図である。
【図１７】従来例の液晶表示装置の構成図である。
【図１８】従来例の液晶表示装置のカラー液晶パネルの
部分的拡大図である。
【図１９】従来例の液晶表示装置におけるモノクロ画像
データをＲ，Ｇ，Ｂデータに配分する変換テーブルの説
明図である。
【図２０】従来例の液晶表示装置におけるＲＧＢデータ
をフレーム・データに配分する変換テーブルの説明図で
ある。
【符号の説明】
１，１Ａ，１Ｃ 液晶表示装置 １１，２１，３１ 信号処理回路 １２，３２ ソース・ドライバ １３，３３ 液晶表示パネル １４，３４ 画素 １５ａ，１５ｂ，１５ｃ 副画素 ３５ａ，３５ｂ，３５ｃ，３５ｄ 副画素 １６，２６ 桁上げ設定回路 １７，１８，１９，３７，３８，３９，４０ 加算器 ＳＲ１、ＳＲ２、ＳＲ３ シフトレジスタ Ｍ メモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６４１Ｇ ６４１Ｋ Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 Ａ (72)発明者 山口 真智彦 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 2H093 NA16 NA53 NA54 NA55 NA61 NC11 NC22 NC29 NC34 ND06 ND10 5C006 AA12 AA14 AA16 AA17 AA22 AF04 AF13 AF44 AF46 BC16 BF03 BF23 FA23 FA25 FA56 5C058 AA05 BA07 BA09 BB25 5C080 AA05 AA10 BB05 CC03 DD05 EE29 GG12 JJ02

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 フレームレート制御階調法を用いて中間
    調表現を行う画像表示方法において、 表示パネルの複数の画素の各々をＰ個（Ｐは正整数）の
    副画素により構成し、 Ｐ個の前記副画素に対してＰ個のＪビット（Ｊは正整
    数）の駆動用データをそれぞれ供給することにより、前
    記表示パネルの前記画素を表示駆動するドライバを設
    け、 Ｋビット（ＫはＫ＞Ｊの正整数）の入力画像データか
    ら、時系列で配置されたＭ個（ＭはＭ＜２K-Jの正整
    数）のフレームを含むと共にそれらフレームの各々がＰ
    個のＪビット・データを含んでいる時分割フレーム・デ
    ータを生成し、 前記時分割フレーム・データを前記駆動用データとして
    前記ドライバに供給し、 Ｋビットの前記入力画像データとＪビットの前記駆動用
    データとのビット数の差により不足する２K-J個の階調
    表示を、前記時分割フレーム・データに基づいて前記副
    画素の各々に対して行われる（Ｐ×Ｍ）通りの時分割駆
    動の組み合わせの少なくとも一部を利用して生成するこ
    とを特徴とする画像表示方法。
  2. 【請求項２】 Ｋビットの前記入力画像データの下位
    （Ｋ−Ｊ）ビットのデータに基づいて前記副画素毎にＭ
    個の時系列データを時分割に生成することにより、Ｐ個
    の桁上げ信号を生成し、それらＰ個の桁上げ信号を前記
    入力画像データの上位Ｊビットのデータとそれぞれ加算
    し、得られた加算結果をＰ個の前記副画素の各々に対す
    るＪビット・データとして使用する請求項１に記載の画
    像表示方法。
  3. 【請求項３】 Ｐ個の前記副画素に対する前記時分割フ
    レーム・データの（Ｐ×Ｍ）通りの組み合わせ総数が２
    K-J階調に満たない（Ｐ×Ｍ＜２K-J）ときに、（Ｑ×
    Ｍ）個（Ｑは（Ｑ×Ｍ）＜２K-Jの正整数）の時分割フ
    レーム・データの少なくとも一部を用いてその不足分を
    補う請求項１または２に記載の画像表示方法。
  4. 【請求項４】 前記時分割フレーム・データが、Ｋビッ
    トの前記入力画像データの下位（Ｋ−Ｊ）ビットのデー
    タの最大値または最小値に対して、Ｐ個の前記副画素に
    よる合成表示が前記２K-J階調表示の中で最大輝度また
    は最小輝度となるように対応付けられる請求項１〜３の
    いずれか１項に記載の画像表示方法。
  5. 【請求項５】 フレームレート制御階調法を用いて中間
    調表現を行う画像表示装置において、 Ｐ個（Ｐは正整数）の副画素よりなる画素を複数個配置
    した表示パネルと、 前記表示パネルの前記画素の各々を、Ｐ個の前記副画素
    に対応したＰ個のＪビット（Ｊは正整数）の駆動用デー
    タに基づき表示駆動するドライバと、 Ｋビット（ＫはＫ＞Ｊの正整数）の入力画像データを、
    時系列で配置されたＭ個（ＭはＭ＜２K-Jの正整数）の
    フレームを含むと共にそれらフレームの各々がＰ個のＪ
    ビット・データを含んでいる時分割フレーム・データに
    配分し、その時分割フレーム・データを前記駆動用デー
    タとして前記ドライバに供給する信号処理回路とを備
    え、 Ｋビットの前記入力画像データとＪビットの前記駆動用
    データとのビット数の差により不足する２K-J個の階調
    表示を、前記時分割フレーム・データに基づいて前記副
    画素の各々に対して行われる（Ｐ×Ｍ）通りの時分割駆
    動の組み合わせの少なくとも一部を利用して生成するこ
    とを特徴とする画像表示装置。
  6. 【請求項６】 前記信号処理回路が、Ｋビットの前記入
    力画像データの下位（Ｋ−Ｊ）ビットのデータに基づい
    て前記副画素毎にＭ個の時系列データを時分割に生成す
    ることにより、Ｐ個の桁上げ信号を生成する桁上げ設定
    回路と、それらＰ個の桁上げ信号を前記入力画像データ
    の上位Ｊビットのデータとそれぞれ加算し、得られた加
    算結果をＰ個の前記副画素の各々に対するＪビット・デ
    ータとしてそれぞれ出力するＰ個の加算器とを備えた構
    成である請求項５に記載の画像表示装置。
  7. 【請求項７】 Ｐ個の前記副画素に対する前記時分割フ
    レーム・データの（Ｐ×Ｍ）通りの組み合わせ総数が２
    K-J階調に満たない（Ｐ×Ｍ＜２K-J）のときに、Ｑ×Ｍ
    個（Ｑは（Ｑ×Ｍ）＜２K-Jの正整数）の時分割フレー
    ム・データの少なくとも一部を用いてその不足分を補う
    請求項５または６に記載の画像表示装置。
  8. 【請求項８】 前記時分割フレーム・データが、Ｋビッ
    トの前記入力データの下位（Ｋ−Ｊ）ビットのデータの
    最大値または最小値に対して、Ｐ個の前記副画素による
    合成表示が前記２K-J階調表示の中で最大輝度または最
    小輝度となるように対応付けられている請求項５〜７の
    いずれか１項に記載の画像表示装置。
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