JPH07219493A - ディスプレイ装置の中間調表示回路 - Google Patents
ディスプレイ装置の中間調表示回路Info
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- JPH07219493A JPH07219493A JP6028914A JP2891494A JPH07219493A JP H07219493 A JPH07219493 A JP H07219493A JP 6028914 A JP6028914 A JP 6028914A JP 2891494 A JP2891494 A JP 2891494A JP H07219493 A JPH07219493 A JP H07219493A
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- Controls And Circuits For Display Device (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
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Abstract
(57)【要約】
【目的】 ディスプレイ装置のビット数が入力信号のビ
ット数に満たないとき、擬似中間調表示を２ビット以上
の輝度階調をもつ装置に対応させ、不足分の階調を補う
ようにした回路を、小規模の回路で達成しようとするも
のである。 【構成】 入力信号の下位ビットにつき擬似中間調処理
をして１ビットの擬似中間調出力をし、この出力と入力
信号の上位ビットとを加算し、ある階調とその１つ上の
階調間で不足分の階調を擬似中間調として作り出し、デ
ィスプレイ装置に加えることで、２ビット以上の階調を
もつディスプレイ装置に擬似中間調処理が対応したこと
となる。これによって、ディスプレイ装置の各階調間の
不足分の階調を補い、滑らかな画面となる。さらに、加
算回路５１を付加するだけであるから、回路構成も簡単
である。
ット数に満たないとき、擬似中間調表示を２ビット以上
の輝度階調をもつ装置に対応させ、不足分の階調を補う
ようにした回路を、小規模の回路で達成しようとするも
のである。 【構成】 入力信号の下位ビットにつき擬似中間調処理
をして１ビットの擬似中間調出力をし、この出力と入力
信号の上位ビットとを加算し、ある階調とその１つ上の
階調間で不足分の階調を擬似中間調として作り出し、デ
ィスプレイ装置に加えることで、２ビット以上の階調を
もつディスプレイ装置に擬似中間調処理が対応したこと
となる。これによって、ディスプレイ装置の各階調間の
不足分の階調を補い、滑らかな画面となる。さらに、加
算回路５１を付加するだけであるから、回路構成も簡単
である。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＤＰ、ＬＣＤなどの
ディジタル駆動方式のディスプレイ装置において、入力
信号より少ない輝度階調数を擬似中間調表示によって補
い、滑らかな画像を再現するための中間調表示回路に関
するものである。
ディジタル駆動方式のディスプレイ装置において、入力
信号より少ない輝度階調数を擬似中間調表示によって補
い、滑らかな画像を再現するための中間調表示回路に関
するものである。
【０００２】
【従来の技術】最近、薄型、軽量の表示装置として、Ｐ
ＤＰ（プラズマ・ディスプレイ・パネル）が注目されて
いる。このＰＤＰの駆動方式は、従来のＣＲＴ駆動方式
とは全く異なっており、ディジタル化された映像入力信
号による直接駆動方式である。したがって、パネル面か
ら発光される輝度階調は、扱う信号のビット数によって
定まる。ＰＤＰは基本的特性の異なるＡＣ型とＤＣ型の
２方式に分けられるが、ＤＣ型ＰＤＰでは、すでに課題
とされていた輝度と寿命について改善手法の報告があ
り、実用化へ向けて進展しつつある。
ＤＰ（プラズマ・ディスプレイ・パネル）が注目されて
いる。このＰＤＰの駆動方式は、従来のＣＲＴ駆動方式
とは全く異なっており、ディジタル化された映像入力信
号による直接駆動方式である。したがって、パネル面か
ら発光される輝度階調は、扱う信号のビット数によって
定まる。ＰＤＰは基本的特性の異なるＡＣ型とＤＣ型の
２方式に分けられるが、ＤＣ型ＰＤＰでは、すでに課題
とされていた輝度と寿命について改善手法の報告があ
り、実用化へ向けて進展しつつある。
【０００３】これに対し、ＡＣ型ＰＤＰでは、輝度と寿
命については十分な特性が得られているが、階調表示に
関しては、試作レベルで最大６４階調表示までの報告し
かなかった。最近、アドレス・表示分離型駆動法（ＡＤ
Ｓサブフィールド法）による将来の２５６階調の手法が
提案されている。このアドレス・表示分離型駆動法と
は、ｎビットの入力データを１フレーム内でそれぞれの
ビットの重みの割合時間を一定輝度で点灯する方法であ
る。この方法に使用されるＰＤＰ（プラズマ・ディスプ
レイ・パネル）１０のパネル構造が図１０に示され、駆
動シーケンスと駆動波形が図１１（ａ）（ｂ）に示され
る。
命については十分な特性が得られているが、階調表示に
関しては、試作レベルで最大６４階調表示までの報告し
かなかった。最近、アドレス・表示分離型駆動法（ＡＤ
Ｓサブフィールド法）による将来の２５６階調の手法が
提案されている。このアドレス・表示分離型駆動法と
は、ｎビットの入力データを１フレーム内でそれぞれの
ビットの重みの割合時間を一定輝度で点灯する方法であ
る。この方法に使用されるＰＤＰ（プラズマ・ディスプ
レイ・パネル）１０のパネル構造が図１０に示され、駆
動シーケンスと駆動波形が図１１（ａ）（ｂ）に示され
る。
【０００４】図１０において、表示面側の表面ガラス基
板１１の下面に、対になるＸサスティン電極１２、Ｙサ
スティン電極１３を透明電極と補助電極で形成する。補
助電極は、透明電極の抵抗による電圧降下を防ぐため、
バス電極２３を透明電極の一部に形成する。これらＸサ
スティン電極１２、Ｙサスティン電極１３の上に誘電体
層１４を設け、その上に各セル間の結合を分離するため
にストライブ状リブ１８を形成する。さらに、ＭｇＯ膜
からなる保護層１５を蒸着する。対向する裏面ガラス基
板１６上には、アドレス電極１７を形成する。アドレス
電極１７間にストライプ上のストライブ状リブ１８を設
け、さらにアドレス電極１７を被覆するようにしてＲ
（赤）螢光体１９、Ｇ（緑）螢光体２０、Ｂ（青）螢光
体２１を塗分けて形成する。放電空間２２には、Ｎｅ＋
Ｘｅ混合ガスが封入される。
板１１の下面に、対になるＸサスティン電極１２、Ｙサ
スティン電極１３を透明電極と補助電極で形成する。補
助電極は、透明電極の抵抗による電圧降下を防ぐため、
バス電極２３を透明電極の一部に形成する。これらＸサ
スティン電極１２、Ｙサスティン電極１３の上に誘電体
層１４を設け、その上に各セル間の結合を分離するため
にストライブ状リブ１８を形成する。さらに、ＭｇＯ膜
からなる保護層１５を蒸着する。対向する裏面ガラス基
板１６上には、アドレス電極１７を形成する。アドレス
電極１７間にストライプ上のストライブ状リブ１８を設
け、さらにアドレス電極１７を被覆するようにしてＲ
（赤）螢光体１９、Ｇ（緑）螢光体２０、Ｂ（青）螢光
体２１を塗分けて形成する。放電空間２２には、Ｎｅ＋
Ｘｅ混合ガスが封入される。
【０００５】図１１（ａ）において、１フレームは、輝
度の相対比が１、２、４、８、１６、３２、６４、１２
８の８個のサブフィールドで構成され、８画面の輝度の
組み合わせで２５６階調の表示を行う。図１１（ｂ）に
おいて、それぞれのサブフィールドは、リフレッシュし
た１画面分のデータの書込みを行うアドレス期間とその
サブフィールドの輝度レベルを決めるサスティン期間で
構成される。アドレス期間では、最初全画面同時に各ピ
クセルに初期的に壁電荷が形成され、その後サスティン
パルスが全画面に与えられ表示を行う。サブフィールド
の明るさはサスティンパルスの数に比例し、所定の輝度
に設定される。このようにして２５６階調表示が実現さ
れる。
度の相対比が１、２、４、８、１６、３２、６４、１２
８の８個のサブフィールドで構成され、８画面の輝度の
組み合わせで２５６階調の表示を行う。図１１（ｂ）に
おいて、それぞれのサブフィールドは、リフレッシュし
た１画面分のデータの書込みを行うアドレス期間とその
サブフィールドの輝度レベルを決めるサスティン期間で
構成される。アドレス期間では、最初全画面同時に各ピ
クセルに初期的に壁電荷が形成され、その後サスティン
パルスが全画面に与えられ表示を行う。サブフィールド
の明るさはサスティンパルスの数に比例し、所定の輝度
に設定される。このようにして２５６階調表示が実現さ
れる。
【０００６】以上のようなディジタル映像入力信号を再
生するディスプレイ装置において、入力信号より少ない
輝度階調数を擬似中間調表示によって補い、滑らかな画
像を再現するための中間調表示方法として組織的ディサ
法がある。これは、表示画面をＭ×Ｎ画素単位の小面積
ブロック（マトリックス）内の点灯するドット数を変
え、小面積ブロックで擬似中間調を表現するものであ
る。
生するディスプレイ装置において、入力信号より少ない
輝度階調数を擬似中間調表示によって補い、滑らかな画
像を再現するための中間調表示方法として組織的ディサ
法がある。これは、表示画面をＭ×Ｎ画素単位の小面積
ブロック（マトリックス）内の点灯するドット数を変
え、小面積ブロックで擬似中間調を表現するものであ
る。
【０００７】図７、図８および図９によりさらに詳しく
説明する。図８において、映像信号入力端子３０に入力
したｎビットの入力信号がレベル検出回路３１で輝度レ
ベルが検出され、パターン発生回路３２から発生する２
のｎ乗個の階調パターンの中から切換え回路３３で該当
するパターンを選択し出力する。この図８は、２値画像
表示の場合を示し、パターンは０か１の１ビットで構成
されているため、入力ｎビットは１ビット（１輝度階調
に相当する）の擬似中間調出力として出力される。
説明する。図８において、映像信号入力端子３０に入力
したｎビットの入力信号がレベル検出回路３１で輝度レ
ベルが検出され、パターン発生回路３２から発生する２
のｎ乗個の階調パターンの中から切換え回路３３で該当
するパターンを選択し出力する。この図８は、２値画像
表示の場合を示し、パターンは０か１の１ビットで構成
されているため、入力ｎビットは１ビット（１輝度階調
に相当する）の擬似中間調出力として出力される。
【０００８】具体的には、４（Ｍ）×４（Ｎ）マトリッ
クスの場合において、映像信号入力端子３０に図７に示
すような３／１６輝度の信号が入力すると、レベル検出
回路３１でレベル検出され、パターン発生回路３２にて
発生する２のｎ乗個の階調パターンの中から図９に示す
ような３／１６輝度パターンを切換え回路３３で選択し
出力する。
クスの場合において、映像信号入力端子３０に図７に示
すような３／１６輝度の信号が入力すると、レベル検出
回路３１でレベル検出され、パターン発生回路３２にて
発生する２のｎ乗個の階調パターンの中から図９に示す
ような３／１６輝度パターンを切換え回路３３で選択し
出力する。
【０００９】
【発明が解決しようとする課題】以上のような従来方法
では、映像信号入力端子３０に１／ｍ輝度の信号が入力
すると、図９に示すように、１フレームのみで面積平均
輝度を１／ｍ輝度としているため、１／２以下のレベ
ル、特に１／１６、２／１６、３／１６、…という低輝
度レベルでドットの輝点が目立つという問題があった。
また、マトリックス内のドット数を増やそうとすると、
輝度階調数を減らさなければならなかった。
では、映像信号入力端子３０に１／ｍ輝度の信号が入力
すると、図９に示すように、１フレームのみで面積平均
輝度を１／ｍ輝度としているため、１／２以下のレベ
ル、特に１／１６、２／１６、３／１６、…という低輝
度レベルでドットの輝点が目立つという問題があった。
また、マトリックス内のドット数を増やそうとすると、
輝度階調数を減らさなければならなかった。
【００１０】本発明は、入力信号のビット数にディスプ
レイ装置のビット数が満たないとき、擬似中間調表示を
２ビット以上の輝度階調をもつ表示装置に対応させ、不
足分の階調を補うようにした回路を得ることを目的とす
るものである。また、本発明は、この目的を、できるだ
け小規模の回路で達成しようとするものである。
レイ装置のビット数が満たないとき、擬似中間調表示を
２ビット以上の輝度階調をもつ表示装置に対応させ、不
足分の階調を補うようにした回路を得ることを目的とす
るものである。また、本発明は、この目的を、できるだ
け小規模の回路で達成しようとするものである。
【００１１】
【課題を解決するための手段】本発明は、表示画面をＭ
×Ｎ画素単位で区分した小面積ブロック内で点灯するド
ット数を変えて記憶したパターンの中から、量子化され
て入力した輝度信号レベルに対応したパターンを選択出
力することにより、原信号より少ない輝度階調数を擬似
中間調表示により補って滑らかな画像を再現するように
したディスプレイ装置において、入力信号の下位ビット
につき擬似中間調処理をして低ビットの出力をする擬似
中間調処理回路５２と、前記ディスプレイ装置のビット
数と同数の入力信号の上位ビットと、前記擬似中間調処
理回路５２の擬似中間調処理をした低ビット出力とを加
算する加算回路５１とを具備してなることを特徴とする
ディスプレイ装置の中間調表示回路である。
×Ｎ画素単位で区分した小面積ブロック内で点灯するド
ット数を変えて記憶したパターンの中から、量子化され
て入力した輝度信号レベルに対応したパターンを選択出
力することにより、原信号より少ない輝度階調数を擬似
中間調表示により補って滑らかな画像を再現するように
したディスプレイ装置において、入力信号の下位ビット
につき擬似中間調処理をして低ビットの出力をする擬似
中間調処理回路５２と、前記ディスプレイ装置のビット
数と同数の入力信号の上位ビットと、前記擬似中間調処
理回路５２の擬似中間調処理をした低ビット出力とを加
算する加算回路５１とを具備してなることを特徴とする
ディスプレイ装置の中間調表示回路である。
【００１２】
【作用】入力端子３０に８ビットの入力信号があると、
ディスプレイ装置の４ビットに一致するように、上位４
ビットが加算回路５１に送られる。また、入力信号の下
位４ビットが擬似中間調処理回路５２に送られ、輝度レ
ベルが検出され、パターン発生回路３２から輝度レベル
に対応したパターンが選択され、１ビットの擬似中間調
として出力し、加算回路５１に送られる。
ディスプレイ装置の４ビットに一致するように、上位４
ビットが加算回路５１に送られる。また、入力信号の下
位４ビットが擬似中間調処理回路５２に送られ、輝度レ
ベルが検出され、パターン発生回路３２から輝度レベル
に対応したパターンが選択され、１ビットの擬似中間調
として出力し、加算回路５１に送られる。
【００１３】加算回路５１では、１ビットの擬似中間調
出力が上位４ビットに加算され、ある階調とその１つ上
の階調間で不足分の階調を擬似中間調として作り出し、
ディスプレイ装置に加えることで、２ビット以上の階調
をもつディスプレイ装置に擬似中間調処理が対応したこ
ととなる。これによって、ディスプレイ装置の各階調間
の不足分の階調を補い、滑らかな画面となる。さらに、
加算回路５１を付加するだけであるから、回路構成も簡
単である。
出力が上位４ビットに加算され、ある階調とその１つ上
の階調間で不足分の階調を擬似中間調として作り出し、
ディスプレイ装置に加えることで、２ビット以上の階調
をもつディスプレイ装置に擬似中間調処理が対応したこ
ととなる。これによって、ディスプレイ装置の各階調間
の不足分の階調を補い、滑らかな画面となる。さらに、
加算回路５１を付加するだけであるから、回路構成も簡
単である。
【００１４】
【実施例】本発明の原理は、ディスプレイ装置のビット
数ｎが入力信号のビット数ｘに満たない（ｘ＞ｎ）場
合、その不足ビットの階調をディスプレイ装置の擬似中
間調処理回路を用いて低ビット、例えば１ビットの信号
に変換し、これをディスプレイ装置への上位のビット信
号に加えることにより、ディスプレイ装置のある階調と
その１つ上の階調間で不足分の階調を擬似中間調として
作り出すようにしたものである。
数ｎが入力信号のビット数ｘに満たない（ｘ＞ｎ）場
合、その不足ビットの階調をディスプレイ装置の擬似中
間調処理回路を用いて低ビット、例えば１ビットの信号
に変換し、これをディスプレイ装置への上位のビット信
号に加えることにより、ディスプレイ装置のある階調と
その１つ上の階調間で不足分の階調を擬似中間調として
作り出すようにしたものである。
【００１５】また、擬似中間調出力をディスプレイ装置
に加えることで、入力信号のレベルに対応して、擬似中
間調処理されるディスプレイ装置の階調間は移動するこ
とになり、２ビット以上の階調をもつディスプレイ装置
に擬似中間調処理が対応したこととなる。これによっ
て、ディスプレイ装置の各階調間の不足分の階調を補う
ことができるものである。
に加えることで、入力信号のレベルに対応して、擬似中
間調処理されるディスプレイ装置の階調間は移動するこ
とになり、２ビット以上の階調をもつディスプレイ装置
に擬似中間調処理が対応したこととなる。これによっ
て、ディスプレイ装置の各階調間の不足分の階調を補う
ことができるものである。
【００１６】以下、本発明の実施例を図面に基づき説明
する。第１実施例を示す図１において、３０は、ｘビッ
トの入力信号の映像信号入力端子で、この映像信号入力
端子３０は、入力信号のビット数ｘがディスプレイ装置
のビット数ｎより大きい（ｘ＞ｎ）場合、上位ｎビット
とその他の下位ビットｍ（ｍ≦ｘ−ｎ）に分離する上下
位ビット分離回路５０に結合されている。この上下位ビ
ット分離回路５０の上位ｎビットラインは、加算回路５
１の一方の入力側に結合され、上下位ビット分離回路５
０の下位ｍビットラインは、擬似中間調処理回路５２を
介して加算回路５１の他方の入力側に結合され、この加
算回路５１は、出力端子３４に結合されている。
する。第１実施例を示す図１において、３０は、ｘビッ
トの入力信号の映像信号入力端子で、この映像信号入力
端子３０は、入力信号のビット数ｘがディスプレイ装置
のビット数ｎより大きい（ｘ＞ｎ）場合、上位ｎビット
とその他の下位ビットｍ（ｍ≦ｘ−ｎ）に分離する上下
位ビット分離回路５０に結合されている。この上下位ビ
ット分離回路５０の上位ｎビットラインは、加算回路５
１の一方の入力側に結合され、上下位ビット分離回路５
０の下位ｍビットラインは、擬似中間調処理回路５２を
介して加算回路５１の他方の入力側に結合され、この加
算回路５１は、出力端子３４に結合されている。
【００１７】以上のような構成において、映像信号入力
端子３０にｘビット、例えば８ビットの入力信号がある
と、上下位ビット分離回路５０でディスプレイ装置のビ
ット数ｎ、例えば４ビットに一致するように、上位４ビ
ットが加算回路５１に送られる。また、上下位ビット分
離回路５０では、入力信号の下位ｍビット、例えばｘ−
ｎ＝４ビットが擬似中間調処理回路５２に送られる。こ
の下位４ビットの輝度レベルがレベル検出回路３１で検
出され、切換え回路３３でパターン発生回路３２のパタ
ーンから検出輝度レベルに対応した輝度パターンが選択
され、低ビット、例えば１ビットの擬似中間調として出
力し、加算回路５１に送られる。
端子３０にｘビット、例えば８ビットの入力信号がある
と、上下位ビット分離回路５０でディスプレイ装置のビ
ット数ｎ、例えば４ビットに一致するように、上位４ビ
ットが加算回路５１に送られる。また、上下位ビット分
離回路５０では、入力信号の下位ｍビット、例えばｘ−
ｎ＝４ビットが擬似中間調処理回路５２に送られる。こ
の下位４ビットの輝度レベルがレベル検出回路３１で検
出され、切換え回路３３でパターン発生回路３２のパタ
ーンから検出輝度レベルに対応した輝度パターンが選択
され、低ビット、例えば１ビットの擬似中間調として出
力し、加算回路５１に送られる。
【００１８】加算回路５１では、この１ビットの擬似中
間調出力を入力信号の上位４ビットに加算することによ
り、ディスプレイ装置のある階調とその１つ上の階調間
で不足分の階調を擬似中間調として作り出し、また、擬
似中間調出力をディスプレイ装置に加えることで、入力
信号のレベルに対応して、擬似中間調処理されるディス
プレイ装置の階調間は移動することになり、２ビット以
上の階調をもつディスプレイ装置に擬似中間調処理が対
応したこととなる。これによって、ディスプレイ装置の
各階調間の不足分の階調を補い、滑らかな画面となる。
さらに、加算回路５１を付加するだけであるから、回路
構成も簡単である。
間調出力を入力信号の上位４ビットに加算することによ
り、ディスプレイ装置のある階調とその１つ上の階調間
で不足分の階調を擬似中間調として作り出し、また、擬
似中間調出力をディスプレイ装置に加えることで、入力
信号のレベルに対応して、擬似中間調処理されるディス
プレイ装置の階調間は移動することになり、２ビット以
上の階調をもつディスプレイ装置に擬似中間調処理が対
応したこととなる。これによって、ディスプレイ装置の
各階調間の不足分の階調を補い、滑らかな画面となる。
さらに、加算回路５１を付加するだけであるから、回路
構成も簡単である。
【００１９】図１に示す第１実施例では、擬似中間調処
理回路５２のパターン発生回路３２は、１輝度階調毎に
１つの輝度パターンを発生するようにしたが、これに限
られるものではない。フレーム毎に画面上の同一個所に
配置されるＭ×Ｎ画素単位の小面積ブロック（マトリッ
クス）内で、ドット数が略等しく、かつ配列の異なる
（位相の異なる）２つのパターンを用意し、この２つの
パターンをフレーム毎に交互に切換え表示するようにし
てもよい。
理回路５２のパターン発生回路３２は、１輝度階調毎に
１つの輝度パターンを発生するようにしたが、これに限
られるものではない。フレーム毎に画面上の同一個所に
配置されるＭ×Ｎ画素単位の小面積ブロック（マトリッ
クス）内で、ドット数が略等しく、かつ配列の異なる
（位相の異なる）２つのパターンを用意し、この２つの
パターンをフレーム毎に交互に切換え表示するようにし
てもよい。
【００２０】すなわち、図２において、図１に示す回路
におけるパターン発生回路３２に代えて、第１フレーム
パターン発生回路３５と第２フレームパターン発生回路
３６を並列に設け、これらの回路３５、３６をフレーム
切換え回路３７を介して切換え回路３３に結合したもの
である。前記フレーム切換え回路３７には、切換えタイ
ミング信号としての垂直同期信号入力端子３８が接続さ
れる。
におけるパターン発生回路３２に代えて、第１フレーム
パターン発生回路３５と第２フレームパターン発生回路
３６を並列に設け、これらの回路３５、３６をフレーム
切換え回路３７を介して切換え回路３３に結合したもの
である。前記フレーム切換え回路３７には、切換えタイ
ミング信号としての垂直同期信号入力端子３８が接続さ
れる。
【００２１】前記第１フレームパターン発生回路３５の
第１フレームパターン３９と第２フレームパターン発生
回路３６の第２フレームパターン４０とは、Ｍ×Ｎマト
リックス内で、ドット数が略等しく、かつ配列の異なる
（位相の異なる）パターンである。すなわち、ドット数
は、第１フレームパターン３９と第２フレームパターン
４０とで同数であることが望ましいが、パターンによっ
ては同数でなく略等しければよい。また、ドット（黒
点）の配列は、第１フレームパターン３９と第２フレー
ムパターン４０を重ね、かつパターンが縦方向と横方向
に連続したとき、ドットのある点（黒点）とドットのな
い点（白点）が略一様になるような配列とする。
第１フレームパターン３９と第２フレームパターン発生
回路３６の第２フレームパターン４０とは、Ｍ×Ｎマト
リックス内で、ドット数が略等しく、かつ配列の異なる
（位相の異なる）パターンである。すなわち、ドット数
は、第１フレームパターン３９と第２フレームパターン
４０とで同数であることが望ましいが、パターンによっ
ては同数でなく略等しければよい。また、ドット（黒
点）の配列は、第１フレームパターン３９と第２フレー
ムパターン４０を重ね、かつパターンが縦方向と横方向
に連続したとき、ドットのある点（黒点）とドットのな
い点（白点）が略一様になるような配列とする。
【００２２】例えば、図３（ａ）のように、入力信号の
下位ｍビットが、１／２輝度のときの第１フレームパタ
ーン発生回路３５のパターンが市松模様であるとする
と、第２フレームパターン発生回路３６のパターンは、
第１フレームパターン３９におけるドット数と等しく、
かつ白と黒の配列が反転している図３（ａ）の第２フレ
ームパターン４０のような市松模様とする。
下位ｍビットが、１／２輝度のときの第１フレームパタ
ーン発生回路３５のパターンが市松模様であるとする
と、第２フレームパターン発生回路３６のパターンは、
第１フレームパターン３９におけるドット数と等しく、
かつ白と黒の配列が反転している図３（ａ）の第２フレ
ームパターン４０のような市松模様とする。
【００２３】また、入力信号の下位ｍビットが、１／８
輝度のときの第１フレームパターン発生回路３５のパタ
ーンが図３（ｂ）の第１フレームパターン３９であると
すると、第２フレームパターン発生回路３６のパターン
は、第１フレームパターン３９におけるドット数と等し
く、かつ白と黒の配列は、第１フレームパターン３９と
第２フレームパターン４０を重ね、しかもパターンが縦
方向と横方向に連続したとき、略一様になるような第２
フレームパターン４０とする。
輝度のときの第１フレームパターン発生回路３５のパタ
ーンが図３（ｂ）の第１フレームパターン３９であると
すると、第２フレームパターン発生回路３６のパターン
は、第１フレームパターン３９におけるドット数と等し
く、かつ白と黒の配列は、第１フレームパターン３９と
第２フレームパターン４０を重ね、しかもパターンが縦
方向と横方向に連続したとき、略一様になるような第２
フレームパターン４０とする。
【００２４】以上のような構成において、第１フレーム
パターン発生回路３５からの第１フレームパターン３９
と第２フレームパターン発生回路３６からの第２フレー
ムパターン４０とは、垂直同期信号入力端子３８からの
垂直同期信号によりフレーム切換え回路３７を介してフ
レーム毎に交互に切換え出力している。ここで、上下位
ビット分離回路５０からの下位ｍビットの信号が入力す
ると、レベル検出回路３１でその輝度のレベルが検出さ
れ、この輝度レベル信号に対応する第１フレームパター
ン３９と第２フレームパターン４０とが切換え回路３３
によって選択されて、擬似中間調出力端子３４にフレー
ム毎に交互に出力する。
パターン発生回路３５からの第１フレームパターン３９
と第２フレームパターン発生回路３６からの第２フレー
ムパターン４０とは、垂直同期信号入力端子３８からの
垂直同期信号によりフレーム切換え回路３７を介してフ
レーム毎に交互に切換え出力している。ここで、上下位
ビット分離回路５０からの下位ｍビットの信号が入力す
ると、レベル検出回路３１でその輝度のレベルが検出さ
れ、この輝度レベル信号に対応する第１フレームパター
ン３９と第２フレームパターン４０とが切換え回路３３
によって選択されて、擬似中間調出力端子３４にフレー
ム毎に交互に出力する。
【００２５】このように、第１フレームパターン３９と
第２フレームパターン４０とをフレーム毎に交互に出力
することにより、第１フレームパターン３９と第２フレ
ームパターン４０とを重ねて表示することとなり、ドッ
ト自体の見かけ上の輝度を１／２にし、ドット数を２倍
に増加させる。そのため、擬似中間調表示４１は、より
高精細な表示ができ、解像度が向上する。
第２フレームパターン４０とをフレーム毎に交互に出力
することにより、第１フレームパターン３９と第２フレ
ームパターン４０とを重ねて表示することとなり、ドッ
ト自体の見かけ上の輝度を１／２にし、ドット数を２倍
に増加させる。そのため、擬似中間調表示４１は、より
高精細な表示ができ、解像度が向上する。
【００２６】つぎに、図４は、図２に示す実施例におけ
るカラー表示の実施例である。この図４において、５０
Ｒ、５０Ｇ、５０Ｂは、それぞれＲ、Ｇ、Ｂの下位ｍビ
ットの信号入力端子、３１Ｒ、３１Ｇ、３１Ｂは、それ
ぞれＲ、Ｇ、Ｂの信号レベル検出回路、３３Ｒ、３３
Ｇ、３３Ｂは、それぞれＲ、Ｇ、Ｂの切換え回路であ
り、これらの回路の入力側には、第１フレームパターン
発生回路３５と第２フレームパターン発生回路３６がフ
レーム切換え回路３７を介して結合され、また、出力側
には、加算回路５１Ｒ、５１Ｇ、５１Ｂが結合される。
るカラー表示の実施例である。この図４において、５０
Ｒ、５０Ｇ、５０Ｂは、それぞれＲ、Ｇ、Ｂの下位ｍビ
ットの信号入力端子、３１Ｒ、３１Ｇ、３１Ｂは、それ
ぞれＲ、Ｇ、Ｂの信号レベル検出回路、３３Ｒ、３３
Ｇ、３３Ｂは、それぞれＲ、Ｇ、Ｂの切換え回路であ
り、これらの回路の入力側には、第１フレームパターン
発生回路３５と第２フレームパターン発生回路３６がフ
レーム切換え回路３７を介して結合され、また、出力側
には、加算回路５１Ｒ、５１Ｇ、５１Ｂが結合される。
【００２７】ここで、Ｒ、Ｇ、Ｂの各信号レベル検出回
路３１Ｒ、３１Ｇ、３１ＢでＲ、Ｇ、Ｂの各信号の輝度
レベルが検出され、この輝度レベル信号に対応する第１
フレームパターン３９と第２フレームパターン４０とが
Ｒ、Ｇ、Ｂの各切換え回路３３Ｒ、３３Ｇ、３３Ｂによ
って選択されて、Ｒ、Ｇ、Ｂの各加算回路５１Ｒ、５１
Ｇ、５１Ｂにフレーム毎に交互に出力する。
路３１Ｒ、３１Ｇ、３１ＢでＲ、Ｇ、Ｂの各信号の輝度
レベルが検出され、この輝度レベル信号に対応する第１
フレームパターン３９と第２フレームパターン４０とが
Ｒ、Ｇ、Ｂの各切換え回路３３Ｒ、３３Ｇ、３３Ｂによ
って選択されて、Ｒ、Ｇ、Ｂの各加算回路５１Ｒ、５１
Ｇ、５１Ｂにフレーム毎に交互に出力する。
【００２８】このように、Ｒ、Ｇ、Ｂの各信号において
も、第１、第２フレームパターン３９、４０をフレーム
毎に交互に出力することにより、第１、第２フレームパ
ターン３９、４０を重ねて表示することとなり、ドット
自体の見かけ上の輝度を変えることなく、ドット数を２
倍に増加させる。
も、第１、第２フレームパターン３９、４０をフレーム
毎に交互に出力することにより、第１、第２フレームパ
ターン３９、４０を重ねて表示することとなり、ドット
自体の見かけ上の輝度を変えることなく、ドット数を２
倍に増加させる。
【００２９】つぎに本発明の他の実施例を図５により説
明する。この実施例では、フレーム毎に画面上の同一個
所に配置されるＭ×Ｎ画素単位の小面積ブロック（マト
リックス）内で、ドット数が略等しく、かつ配列の異な
る（位相の異なる）３つのパターンを、所定の輝度レベ
ル毎に用意し、この３つのパターンを重ね表示するもの
である。図５によりさらに詳しく説明すると、各フレー
ム毎にそれぞれ２のｎ乗個の階調パターンを発生する、
すなわち所定の輝度レベル毎に、かつ、それぞれＲ、
Ｇ、Ｂの各信号毎に３つのパターンを形成するパターン
形成回路４０Ｒ、４０Ｇ、４０Ｂがそれぞれ並列して設
けられ、これらの回路は、重ね合わせ回路４４に結合さ
れている。
明する。この実施例では、フレーム毎に画面上の同一個
所に配置されるＭ×Ｎ画素単位の小面積ブロック（マト
リックス）内で、ドット数が略等しく、かつ配列の異な
る（位相の異なる）３つのパターンを、所定の輝度レベ
ル毎に用意し、この３つのパターンを重ね表示するもの
である。図５によりさらに詳しく説明すると、各フレー
ム毎にそれぞれ２のｎ乗個の階調パターンを発生する、
すなわち所定の輝度レベル毎に、かつ、それぞれＲ、
Ｇ、Ｂの各信号毎に３つのパターンを形成するパターン
形成回路４０Ｒ、４０Ｇ、４０Ｂがそれぞれ並列して設
けられ、これらの回路は、重ね合わせ回路４４に結合さ
れている。
【００３０】前記Ｒパターン形成回路４０Ｒは、下位ｍ
ビットのＲ信号入力端子５０ＲからＲレベル検出回路３
１Ｒを経て切換え回路３３Ｒに結合されている。また、
第１、第２、第３フレームＲパターン発生回路４１Ｒ、
４２Ｒ、４３Ｒを並列に設け、これらの回路は、フレー
ム切換え回路３７Ｒを介して切換え回路３３Ｒに結合さ
れている。前記フレーム切換え回路３７Ｒには、垂直同
期信号入力端子３８が接続される。
ビットのＲ信号入力端子５０ＲからＲレベル検出回路３
１Ｒを経て切換え回路３３Ｒに結合されている。また、
第１、第２、第３フレームＲパターン発生回路４１Ｒ、
４２Ｒ、４３Ｒを並列に設け、これらの回路は、フレー
ム切換え回路３７Ｒを介して切換え回路３３Ｒに結合さ
れている。前記フレーム切換え回路３７Ｒには、垂直同
期信号入力端子３８が接続される。
【００３１】同様に、Ｇパターン形成回路４０Ｇおよび
前記Ｂパターン形成回路４０Ｂについても同様である。
前記Ｂパターン形成回路４０Ｂについても同様である。
【００３２】前記Ｒパターン形成回路４０Ｒ、４０Ｇ、
４０Ｂの各フレームパターンは、図６に示すように、そ
れぞれドット数が等しく、かつ、４１ｒ、４２ｇ、４３
ｂの配列、４１ｇ、４２ｂ、４３ｒの配列、４１ｂ、４
２ｒ、４３ｇの配列がそれぞれ等しくし、かつ、相互の
パターンができるだけ重ならず、一様に分布されるよう
になっている。
４０Ｂの各フレームパターンは、図６に示すように、そ
れぞれドット数が等しく、かつ、４１ｒ、４２ｇ、４３
ｂの配列、４１ｇ、４２ｂ、４３ｒの配列、４１ｂ、４
２ｒ、４３ｇの配列がそれぞれ等しくし、かつ、相互の
パターンができるだけ重ならず、一様に分布されるよう
になっている。
【００３３】以上のような構成において、入力信号の下
位４ビット（４×４マトリックスの場合）のＲ、Ｇ、Ｂ
の各信号に３／１６輝度の信号が入力すると、Ｒ、Ｇ、
Ｂレベル検出回路３１Ｒ、３１Ｇ、３１Ｂでそれぞれ輝
度レベルが検出され、２のｎ乗個の階調パターンの中か
ら図６に示すような３／１６輝度パターンを、切換え回
路３３Ｒ、３３Ｇ、３３Ｂで選択し出力する。
位４ビット（４×４マトリックスの場合）のＲ、Ｇ、Ｂ
の各信号に３／１６輝度の信号が入力すると、Ｒ、Ｇ、
Ｂレベル検出回路３１Ｒ、３１Ｇ、３１Ｂでそれぞれ輝
度レベルが検出され、２のｎ乗個の階調パターンの中か
ら図６に示すような３／１６輝度パターンを、切換え回
路３３Ｒ、３３Ｇ、３３Ｂで選択し出力する。
【００３４】入力端子３８からの垂直同期信号により、
第１フレーム（３ｎ−２）におけるＲ、Ｇ、Ｂパターン
４１ｒ、４１ｇ、４１ｂが、重ね合わせ回路４４に送ら
れて重ね合わせられ、まず第１フレームパターン４５が
得られる。
第１フレーム（３ｎ−２）におけるＲ、Ｇ、Ｂパターン
４１ｒ、４１ｇ、４１ｂが、重ね合わせ回路４４に送ら
れて重ね合わせられ、まず第１フレームパターン４５が
得られる。
【００３５】同様に、第２フレーム（３ｎ−１）におい
て第２フレームパターン４６が得られ、第３フレーム
（３ｎ）において第３フレームパターン４７が得られ
る。
て第２フレームパターン４６が得られ、第３フレーム
（３ｎ）において第３フレームパターン４７が得られ
る。
【００３６】これらの第１、第２、第３フレームパター
ン４５、４６、４７がさらに重ね合わせられて擬似中間
調出力として重ね合わせパターン４８が得られる。この
結果、重ね合わせパターン４８では、各ドットにおける
見かけ上の輝度を１／３とし、その分だけドット数を３
倍に増加させている。そのため、擬似中間調表示は、よ
り高精細な表示ができ、解像度が向上する。
ン４５、４６、４７がさらに重ね合わせられて擬似中間
調出力として重ね合わせパターン４８が得られる。この
結果、重ね合わせパターン４８では、各ドットにおける
見かけ上の輝度を１／３とし、その分だけドット数を３
倍に増加させている。そのため、擬似中間調表示は、よ
り高精細な表示ができ、解像度が向上する。
【００３７】
（１）ディスプレイ装置のビット数ｎが入力信号のビッ
ト数ｘに満たない（ｘ＞ｎ）場合、その不足ビットの階
調をディスプレイ装置の擬似中間調処理回路を用いて低
ビット、例えば１ビットの信号に変換し、これをディス
プレイ装置への上位のビット信号に加えることにより、
ディスプレイ装置のある階調とその１つ上の階調間で不
足分の階調を擬似中間調として作り出し、ディスプレイ
装置の各階調間の不足分の階調を補い、滑らかな画面と
なる。
ト数ｘに満たない（ｘ＞ｎ）場合、その不足ビットの階
調をディスプレイ装置の擬似中間調処理回路を用いて低
ビット、例えば１ビットの信号に変換し、これをディス
プレイ装置への上位のビット信号に加えることにより、
ディスプレイ装置のある階調とその１つ上の階調間で不
足分の階調を擬似中間調として作り出し、ディスプレイ
装置の各階調間の不足分の階調を補い、滑らかな画面と
なる。
【００３８】（２）擬似中間調出力をディスプレイ装置
に加えることで、入力信号のレベルに対応して、擬似中
間調処理されるディスプレイ装置の階調間は移動するこ
とになり、２ビット以上の階調をもつディスプレイ装置
に擬似中間調処理が対応したこととなる。これによっ
て、ディスプレイ装置の各階調間の不足分の階調を補う
ことができるものである。
に加えることで、入力信号のレベルに対応して、擬似中
間調処理されるディスプレイ装置の階調間は移動するこ
とになり、２ビット以上の階調をもつディスプレイ装置
に擬似中間調処理が対応したこととなる。これによっ
て、ディスプレイ装置の各階調間の不足分の階調を補う
ことができるものである。
【００３９】（３）加算回路５１を付加するだけである
から、回路構成も簡単である。 （４）第１フレームパターン３９と第２フレームパター
ン４０とを重ねて表示することにより、ドット自体の見
かけ上の輝度を変えずに、ドット数を増加させるため、
擬似中間調表示４１は、より高精細な表示ができ、解像
度が向上する。 （５）低レベルでのドットの輝点が目立たなくなる。
から、回路構成も簡単である。 （４）第１フレームパターン３９と第２フレームパター
ン４０とを重ねて表示することにより、ドット自体の見
かけ上の輝度を変えずに、ドット数を増加させるため、
擬似中間調表示４１は、より高精細な表示ができ、解像
度が向上する。 （５）低レベルでのドットの輝点が目立たなくなる。
【００４０】（６）第１フレームパターン３９と第２フ
レームパターン４０のドット数を略同数とすることによ
って、時間軸方向の視覚特性であるフリッカーが知覚さ
れることがない。 （７）第１、第２、第３フレームを順次重ねて表示し、
ドット自体の見かけ上の輝度を１／３とし、その分だけ
ドット数を増加させている。そのため、擬似中間調表示
パターン４８は、より高精細な表示ができ、解像度が向
上する。
レームパターン４０のドット数を略同数とすることによ
って、時間軸方向の視覚特性であるフリッカーが知覚さ
れることがない。 （７）第１、第２、第３フレームを順次重ねて表示し、
ドット自体の見かけ上の輝度を１／３とし、その分だけ
ドット数を増加させている。そのため、擬似中間調表示
パターン４８は、より高精細な表示ができ、解像度が向
上する。
【００４１】（８）第１、第２、第３フレームでドット
数を略同数とすることによって、時間軸方向の視覚特性
であるフリッカーが知覚されることがない。 （９）マトリックス内にＲ、Ｇ、Ｂ同一個数のドットを
配列し、フレーム方向の同一個所にＲ、Ｇ、Ｂが重なら
ないように配置することで色のバランスを損なわずに灰
色表現ができる。
数を略同数とすることによって、時間軸方向の視覚特性
であるフリッカーが知覚されることがない。 （９）マトリックス内にＲ、Ｇ、Ｂ同一個数のドットを
配列し、フレーム方向の同一個所にＲ、Ｇ、Ｂが重なら
ないように配置することで色のバランスを損なわずに灰
色表現ができる。
【図１】本発明によるディスプレイ装置の中間調表示回
路の第１実施例を示すブロック図である。
路の第１実施例を示すブロック図である。
【図２】図１の回路におけるパターン発生回路３２の他
の実施例のブロック図である。
の実施例のブロック図である。
【図３】図１の回路による擬似中間調パターン重ね合わ
せ作用の説明図である。
せ作用の説明図である。
【図４】図１の回路におけるパターン発生回路３２のさ
らに他の実施例のブロック図である。
らに他の実施例のブロック図である。
【図５】本発明によるディスプレイ装置の中間調表示回
路の他の実施例を示すブロック図である。
路の他の実施例を示すブロック図である。
【図６】図５の回路による擬似中間調パターン重ね合わ
せ作用の説明図である。
せ作用の説明図である。
【図７】擬似中間調表示の輝度レベルの説明図である。
【図８】従来のディスプレイ装置の中間調表示回路を示
すブロック図である。
すブロック図である。
【図９】従来回路による擬似中間調パターンの説明図で
ある。
ある。
【図１０】２５６階調の手法に使用されるＰＤＰの斜視
図である。
図である。
【図１１】２５６階調の手法における駆動シーケンスと
駆動波形図である。
駆動波形図である。
１０…ＰＤＰ（プラズマ・ディスプレイ・パネル）、１
１…表面ガラス基板、１２…Ｘサスティン電極、１３…
Ｙサスティン電極、１４…誘電体層、１５…保護層、１
６…裏面ガラス基板、１７…アドレス電極、１８…スト
ライブ状リブ、１９…Ｒ（赤）螢光体、２０…Ｇ（緑）
螢光体、２１…Ｂ（青）螢光体、２２…放電空間、２３
…バス電極、３０、３０Ｒ、３０Ｇ、３０Ｂ…信号入力
端子、３１、３１Ｒ、３１Ｇ、３１Ｂ…レベル検出回
路、３２…パターン発生回路、３３、３３Ｒ、３３Ｇ、
３３Ｂ…切換え回路、３４…擬似中間調出力端子、３４
Ｒ、３４Ｇ、３４Ｂ…パターン出力端子、３７Ｒ、３７
Ｇ、３７Ｂ…フレーム切換え回路、３８…垂直同期信号
入力端子、４０Ｒ、４０Ｇ、４０Ｂ…パターン形成回
路、４１Ｒ、４１Ｇ、４１Ｂ…第１フレームパターン発
生回路、４２Ｒ、４２Ｇ、４２Ｂ…第２フレームパター
ン発生回路、４３Ｒ、４３Ｇ、４３Ｂ…第３フレームパ
ターン発生回路、４４…重ね合わせ回路、４５…第１フ
レームパターン、４６…第２フレームパターン、４７…
第３フレームパターン、４８…重ね合わせパターン、５
０…上下位ビット分離回路、５１、５１Ｒ、５１Ｇ、５
１Ｂ…加算回路、５２…擬似中間調処理回路。
１…表面ガラス基板、１２…Ｘサスティン電極、１３…
Ｙサスティン電極、１４…誘電体層、１５…保護層、１
６…裏面ガラス基板、１７…アドレス電極、１８…スト
ライブ状リブ、１９…Ｒ（赤）螢光体、２０…Ｇ（緑）
螢光体、２１…Ｂ（青）螢光体、２２…放電空間、２３
…バス電極、３０、３０Ｒ、３０Ｇ、３０Ｂ…信号入力
端子、３１、３１Ｒ、３１Ｇ、３１Ｂ…レベル検出回
路、３２…パターン発生回路、３３、３３Ｒ、３３Ｇ、
３３Ｂ…切換え回路、３４…擬似中間調出力端子、３４
Ｒ、３４Ｇ、３４Ｂ…パターン出力端子、３７Ｒ、３７
Ｇ、３７Ｂ…フレーム切換え回路、３８…垂直同期信号
入力端子、４０Ｒ、４０Ｇ、４０Ｂ…パターン形成回
路、４１Ｒ、４１Ｇ、４１Ｂ…第１フレームパターン発
生回路、４２Ｒ、４２Ｇ、４２Ｂ…第２フレームパター
ン発生回路、４３Ｒ、４３Ｇ、４３Ｂ…第３フレームパ
ターン発生回路、４４…重ね合わせ回路、４５…第１フ
レームパターン、４６…第２フレームパターン、４７…
第３フレームパターン、４８…重ね合わせパターン、５
０…上下位ビット分離回路、５１、５１Ｒ、５１Ｇ、５
１Ｂ…加算回路、５２…擬似中間調処理回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 3/28 Ｋ 9378−5Ｇ (72)発明者 小野寺 純一 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内 (72)発明者 傳田 勇人 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内
Claims (5)
- 【請求項１】 表示画面をＭ×Ｎ画素単位で区分した小
面積ブロック内で点灯するドット数を変えて記憶したパ
ターンの中から、量子化されて入力した輝度信号レベル
に対応したパターンを選択出力することにより、原信号
より少ない輝度階調数を擬似中間調表示により補って滑
らかな画像を再現するようにしたディスプレイ装置にお
いて、入力信号の下位ビットにつき擬似中間調処理をし
て低ビットの出力をする擬似中間調処理回路５２と、前
記ディスプレイ装置のビット数と同数の入力信号の上位
ビットと、前記擬似中間調処理回路５２の擬似中間調処
理をした低ビット出力とを加算する加算回路５１とを具
備してなることを特徴とするディスプレイ装置の中間調
表示回路。 - 【請求項２】 表示画面をＭ×Ｎ画素単位で区分した小
面積ブロック内で点灯するドット数を変えて記憶したパ
ターンの中から、量子化されて入力した輝度信号レベル
に対応したパターンを選択出力することにより、原信号
より少ない輝度階調数を擬似中間調表示により補って滑
らかな画像を再現するようにしたディスプレイ装置にお
いて、入力信号の下位ビットにつき擬似中間調処理をし
て低ビットの出力をする擬似中間調処理回路５２と、前
記ディスプレイ装置のビット数と同数の入力信号の上位
ビットと、前記擬似中間調処理回路５２の擬似中間調処
理をした低ビット出力とを加算する加算回路５１とを具
備し、前記擬似中間調処理回路５２は、第１フレームパ
ターン発生回路３５と、この第１フレームパターン発生
回路３５のパターンとドット数が略等しく、かつ配列の
異なるパターンを発生する第２フレームパターン発生回
路３６と、これら第１フレームパターン発生回路３５と
第２フレームパターン発生回路３６とのパターンをフレ
ーム毎に交互に切換え出力するフレーム切換え回路３７
とからなることを特徴とするディスプレイ装置の中間調
表示回路。 - 【請求項３】 表示画面をＭ×Ｎ画素単位で区分した小
面積ブロック内で点灯するドット数を変えて記憶したパ
ターンの中から、量子化されて入力した輝度信号レベル
に対応したパターンを選択出力することにより、原信号
より少ない輝度階調数を擬似中間調表示により補って滑
らかな画像を再現するようにしたディスプレイ装置にお
いて、入力信号の下位ビットにつき擬似中間調処理をし
て低ビットの出力をする擬似中間調処理回路５２と、前
記ディスプレイ装置のビット数と同数の入力信号の上位
ビットと、前記擬似中間調処理回路５２の擬似中間調処
理をした低ビット出力とを加算する加算回路５１とを具
備し、前記擬似中間調処理回路５２は、第１フレームパ
ターン発生回路３５と、この第１フレームパターン発生
回路３５のパターンとドット数が略等しく、かつ配列の
異なるパターンを発生する第２フレームパターン発生回
路３６と、これら第１フレームパターン発生回路３５と
第２フレームパターン発生回路３６とのパターンをフレ
ーム毎に交互に切換え出力するフレーム切換え回路３７
とからなり、前記第２フレームパターン発生回路３６の
第２フレームパターン４０は、第１フレームパターン発
生回路３５の第１フレームパターン３９と第２フレーム
パターン発生回路３６の第２フレームパターン４０を重
ね、かつパターンが縦方向と横方向に連続したとき、ド
ットのある点とドットのない点が略一様になるような配
列としたことを特徴とするディスプレイ装置の中間調表
示回路。 - 【請求項４】 表示画面をＭ×Ｎ画素単位で区分した小
面積ブロック内で点灯するドット数を変えて記憶したパ
ターンの中から、量子化されて入力した輝度信号レベル
に対応したパターンを選択出力することにより、原信号
より少ない輝度階調数を擬似中間調表示により補って滑
らかな画像を再現するようにしたディスプレイ装置にお
いて、入力信号の下位ビットにつき擬似中間調処理をし
て低ビットの出力をする擬似中間調処理回路５２と、前
記ディスプレイ装置のビット数と同数の入力信号の上位
ビットと、前記擬似中間調処理回路５２の擬似中間調処
理をした低ビット出力とを加算する加算回路５１とを具
備し、前記擬似中間調処理回路５２は、所定の入力輝度
信号レベル毎に、Ｒ、Ｇ、Ｂにおける第１、第２、第３
フレームの各ドット数が略等しく、ドットの配列が少な
くとも各フレーム毎に異なるそれぞれ３種ずつのパター
ンを発生するＲ、Ｇ、Ｂの各パターン発生回路と、これ
らの各Ｒ、Ｇ、Ｂの各パターン発生回路から入力輝度信
号レベルに対応したパターンをそれぞれ選択する切換え
回路と、Ｒ、Ｇ、Ｂにおける第１、第２、第３フレーム
のパターンを重ね合わせる重ね合わせ回路とからなるこ
とを特徴とするディスプレイ装置の中間調表示回路。 - 【請求項５】 表示画面をＭ×Ｎ画素単位で区分した小
面積ブロック内で点灯するドット数を変えて記憶したパ
ターンの中から、量子化されて入力した輝度信号レベル
に対応したパターンを選択出力することにより、原信号
より少ない輝度階調数を擬似中間調表示により補って滑
らかな画像を再現するようにしたディスプレイ装置にお
いて、入力信号の下位ビットにつき擬似中間調処理をし
て低ビットの出力をする擬似中間調処理回路５２と、前
記ディスプレイ装置のビット数と同数の入力信号の上位
ビットと、前記擬似中間調処理回路５２の擬似中間調処
理をした低ビット出力とを加算する加算回路５１とを具
備し、前記擬似中間調処理回路５２は、所定の入力輝度
信号レベル毎に、Ｒ、Ｇ、Ｂにおける第１、第２、第３
フレームの各ドット数が略等しく、各輝度レベル毎にド
ットの３種の配列が各フレーム毎で、かつＲ、Ｇ、Ｂ毎
に順次異なるパターンを発生するＲ、Ｇ、Ｂの各パター
ン発生回路と、これらの各Ｒ、Ｇ、Ｂの各パターン発生
回路から入力輝度信号レベルに対応したパターンを選択
する切換え回路と、Ｒ、Ｇ、Ｂにおける第１、第２、第
３フレームのパターンを重ね合わせる重ね合わせ回路と
を具備し、前記Ｒパターン発生回路は、各フレーム毎に
それぞれ２のｎ乗個の階調パターンを発生する第１、第
２、第３フレームＲパターン発生回路からなり、前記Ｇ
パターン発生回路は、各フレーム毎にそれぞれ２のｎ乗
個の階調パターンを発生する第１、第２、第３フレーム
Ｇパターン発生回路からなり、前記Ｂパターン発生回路
は、各フレーム毎にそれぞれ２のｎ乗個の階調パターン
を発生する第１、第２、第３フレームＢパターン発生回
路からなり、前記第１フレームＲ、第２フレームＧ、第
３フレームＢがそれぞれ配列が等しく、前記第２フレー
ムＲ、第３フレームＧ、第１フレームＢがそれぞれ配列
が等しく、前記第３フレームＲ、第１フレームＧ、第２
フレームＢがそれぞれ配列の等しいパターンを発生する
ようにしたことを特徴とするディスプレイ装置の中間調
表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06028914A JP3125560B2 (ja) | 1994-02-01 | 1994-02-01 | ディスプレイ装置の中間調表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06028914A JP3125560B2 (ja) | 1994-02-01 | 1994-02-01 | ディスプレイ装置の中間調表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07219493A true JPH07219493A (ja) | 1995-08-18 |
| JP3125560B2 JP3125560B2 (ja) | 2001-01-22 |
Family
ID=12261674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06028914A Expired - Fee Related JP3125560B2 (ja) | 1994-02-01 | 1994-02-01 | ディスプレイ装置の中間調表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125560B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030032245A (ko) * | 2001-10-17 | 2003-04-26 | 비오이 하이디스 테크놀로지 주식회사 | 티에프티 엘씨디의 데이타 보상 방법 및 그 회로 |
| KR100437346B1 (ko) * | 2001-04-16 | 2004-06-25 | 샤프 가부시키가이샤 | 화상표시패널, 화상표시장치 및 화상표시방법 |
| US7148931B2 (en) | 2002-07-12 | 2006-12-12 | Samsung Electronics Co., Ltd. | Apparatus and method for signal processing in digital video system |
| US8743159B2 (en) | 2010-11-29 | 2014-06-03 | Lapis Semiconductor Co., Ltd. | Display device with gray scale processing circuit to process lower gray scale level |
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| JP7007789B2 (ja) | 2015-06-26 | 2022-01-25 | シナプティクス・ジャパン合同会社 | 表示パネルドライバ及び表示パネルの駆動方法 |
-
1994
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437346B1 (ko) * | 2001-04-16 | 2004-06-25 | 샤프 가부시키가이샤 | 화상표시패널, 화상표시장치 및 화상표시방법 |
| US7375708B2 (en) | 2001-04-16 | 2008-05-20 | Sharp Kabushiki Kaisha | Image display panel, image display apparatus and image display method |
| KR20030032245A (ko) * | 2001-10-17 | 2003-04-26 | 비오이 하이디스 테크놀로지 주식회사 | 티에프티 엘씨디의 데이타 보상 방법 및 그 회로 |
| US7148931B2 (en) | 2002-07-12 | 2006-12-12 | Samsung Electronics Co., Ltd. | Apparatus and method for signal processing in digital video system |
| US8743159B2 (en) | 2010-11-29 | 2014-06-03 | Lapis Semiconductor Co., Ltd. | Display device with gray scale processing circuit to process lower gray scale level |
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