KR100437346B1

KR100437346B1 - 화상표시패널, 화상표시장치 및 화상표시방법

Info

Publication number: KR100437346B1
Application number: KR10-2002-0016333A
Authority: KR
Inventors: 쿠보타야수시; 와시오하지메; 요시다시게토; 요시다야수히로; 후루카와히로유키
Original assignee: 샤프 가부시키가이샤
Priority date: 2001-04-16
Filing date: 2002-03-26
Publication date: 2004-06-25
Also published as: JP3720275B2; TW565818B; KR20020081554A; JP2002311883A; US7375708B2; US20020149606A1

Abstract

화소어레이에 영상신호를 공급하는 데이터신호선 구동회로는, n 개의 데이터신호선 SL에 대하여 송출되는 영상신호에 대하여, m(<n) 단의 의사계조 처리부에 의해 의사계조 처리를 실시하여, 의사계조 처리된 영상신호를 데이터신호선 SL에 출력할 때는, m 라인마다의 데이터신호선 SL에 동일한 의사계조 처리부에서 처리된 영상신호를 출력한다. 이것에 의해, 의사계조 처리를 이용한 구동회로에 있어서, 그 회로구성을 간략한 것으로 하여, 화소어레이와 구동회로를 동일기판상에 형성하는 구동회로일체형의 화상표시장치를 제공할 수 있다.

Description

화상표시패널, 화상표시장치 및 화상표시방법{IMAGE DISPLAY PANEL, IMAGE DISPLAY APPARATUS AND IMAGE DISPLAY METHOD}

본 발명은, 복수의 주사신호선과 복수의 데이터신호선가 서로 직교하도록 배치되고, 상기 양 신호선의 각 교차부에 화소가 배치되는 매트릭스형의 화상표시장치에 관한 것으로, 특히, 배선의 구동회로를 화소와 동일한 기판상에 형성하는 구동회로 집적형의 화상표시장치에 관한 것이다.

종래의 화상표시장치로서, 액티브매트릭스 구동방식의 액정표시장치가 공지되어 있다. 이 액정표시장치는, 도23에 도시된 바와 같이, 화소어레이(ARY)(101), 주사신호선 구동회로(GD)(102), 데이터신호선 구동회로(SD)(103), 타이밍신호 생성회로(CTL)(104), 및 영상신호 처리회로(SIG)(105)를 포함하고 있다.

화소 어레이(101)는, 서로 교차하는 다수의 주사신호선 GL과 다수의 데이터신호선 SL을 포함하고, 각 주사신호선 GL과 데이터신호선 SL과의 교점에는 화소(PIX)(106)가 제공된다. 즉, 인접하는 2개의 주사신호선 GL과 인접하는 2개의 데이터신호선 SL로 둘러싸인 각 영역에, 각 화소(106)가 제공되고, 매트릭스 형태로 배열된 화소(106)에 의해 표시화면이 구성된다.

주사신호선 구동회로(102)는, 타이밍신호 생성회로(104)로부터 입력되는 클록신호 GCK 등의 타이밍신호에 동기하여, 주사신호선 GL을 순차 선택하고, 화소(106)내에 있는 스위칭 소자의 개폐를 제어함으로써, 각 데이터신호선 SL에 기입된 영상신호(데이터)를 각 화소(106)에 기입하고, 각 화소(106)에 기입된 데이터를 유지한다.

데이터신호선 구동회로(103)는, 타이밍신호 생성회로(104)로부터 입력되는 클록신호 SCK 등의 타이밍신호에 동기하여, 영상신호처리회로(105)로부터 입력되는영상신호 DAT를 샘플링하고, 필요에 따라 증폭하며, 각 데이터신호선 SL에 기입한다.

도23에 있어서의 각 화소(106)는, 도24에 도시된 바와 같이, 스위칭소자인 전계효과 트랜지스터 SW, 및 화소 커패시터(액정 커패시터 CL, 및 필요에 따라 부가되는 보조 커패시터 CST를 포함)로 구성된다. 도24에 있어서, 화소 커패시터의 일방의 전극은 트랜지스터 SW의 드레인 및 소스를 통해 데이터신호선 SL과 접속된다. 트랜지스터 SW의 게이트는, 주사신호선 GL에 접속된다. 또한, 화소 커패시터의 타방의 전극은, 모든 화소에 공통인 공통전극선에 접속된다. 그리고, 각 액정 커패시터 CL에 인가되는 전압에 의해, 액정의 투과율 또는 반사율이 변조되고, 상기 변조된 투과율 또는 반사율에 의해 표시가 행해진다.

또한, 최근, 액정표시장치의 소형화나 고해상도화, 설치비용의 저감 등을 위해, 화소 어레이(101)와 구동회로(102,103)를, 동일기판상에 집적하는 기술이 개발되어 있다.

이러한 구동회로 집적형의 액정표시장치에서는, 현재 널리 사용되고 있는 투과형 액정표시장치를 실현하는 경우, 그 기판에 투명기판인 석영기판이나 유리기판을 사용할 필요가 있다. 또한, 석영기판이나 유리기판상에 회로를 구성하는 경우, 기판의 내열성의 관점에서, 600℃ 이하의 제조온도에서 제조가 가능한 다결정실리콘 박막트랜지스터가 능동소자로서 사용된다.

도25는, 구동회로 집적형의 액정표시장치의 예를 나타낸 도면이다. 상기 액정표시장치에서는, 동일의 기판(SUB)(107)에 있어서, 화소 어레이(101), 주사신호선 구동회로(102), 및 데이터신호선 구동회로(103)가 형성되어 있다. 또한, 상기 기판(107)상에는, 프리챠지 회로(PC)(108)가 제공되며, 이는, 다결정실리콘 박막트랜지스터에 의해 구성된 데이터신호선 구동회로(103)의 구동능력이 작고, 데이터신호선 SL로의 데이터의 기입을 보조해야 하는 경우에 제공된다.

다음, 데이터신호선의 구동방식에 대해 설명한다. 아날로그 구동방식은 아날로그 점순차 구동방식 및 아날로그 선순차 구동방식을 포함하는 반면, 디지탈 구동방식은 선택형 구동방식, R-DAC형 구동방식, 및 C-DAC형 구동방식을 포함한다.

상기 구동방식들중, 아날로그 선순차 구동방식, 선택형 구동방식, R-DAC형 구동방식, 및 C-DAC형 구동방식은, 구동회로 집적형의 액정표시장치에 채용하고자 하는 경우, 엄격한 설계 규칙 때문에 기판상에 배치되기 곤란하고, 다계조표시에의 대응이 곤란하거나 또는 표시품위가 저하하는 문제가 있다.

즉, 구동회로 집적형의 액정표시장치로서는, 상기한 바와 같이, 회로중의 반도체층에 있어서 다결정실리콘박막이 사용되지만, 다결정실리콘은 단결정실리콘에 비해 기판상에서의 배치면적이 커진다.

또한, 보다 상세하게는, 아날로그 선순차 구동방식에서는, 입력된 영상신호를 증폭하기 위한 고정밀도의 앰플리파이어가 필요하지만, 반도체재료로서 다결정실리콘을 사용하는 것에 의해 소면적에 고정밀도의 앰플리파이어를 형성하는 것은 곤란하다.

또한, R-DAC형 구동방식, 및 C-DAC형 구동방식에서는, 다계조 표시를 행하기 위한 기준전압을 저항분할 또는 용량분할에 의한 분압에 의해 생성하고 있지만, 상기 분압수단에 사용되는 저항이나 용량의 소자를 다결정실리콘박막으로 형성하는 경우에, 상기 소자를 소면적에 형성하는 것은 곤란하다. 또한, 다결정실리콘 박막으로 이루어지는 저항이나 용량의, 특성의 격차가 증가하기 때문에, 설계대로의 분압비가 얻어지지 않고 표시품위가 저하한다. 또한, 반도체재료로서 다결정실리콘을 사용한 소자로 구동회로를 구성하는 경우, 각 소자의 특성의 격차에 의한 표시품위의 저하를 억제하기 위해서는, 구동회로를 논리소자만으로 구성하는 것이 필요하다.

또한, 선택형 구동방식에서는, 외부에서 입력되는 기준전압이, 영상신호에 따라 선택회로를 통해 데이터신호선 SL에 공급되고, 그 회로는 논리회로와 전송스위치만으로 구성되기 때문에, 디지털 구동방식 중에서는 가장 단순한 회로구성을 갖고 있다. 한편, 외부에 표시계조에 대응하는 만큼의 기준 전압을 공급하기 위해 기준전압원이 필요하기 때문에, 실제의 사용에 있어서는 8 내지 16계조가 한계이고, 표시계조가 많은 경우에는 매우 불리해진다.

상기 이유에 의해, 구동회로 집적형의 액정표시장치에, 보다 많은 계조표시를 행하기 위해서는, 아날로그 선순차 구동방식, 선택형 구동방식, R-DAC형 구동방식, 또는 C-DAC형 구동방식은 채용되지 않고, 아날로그 점순차 구동방식이 가장 일반적으로 사용되고 있다.

여기서, 아날로그 점순차 구동방식의 데이터신호선 구동회로에 대해 설명한다. 아날로그 점순차 구동방식의 데이터신호선 구동회로에서는, 도26에 도시된 바와 같이, 입력된 영상신호 DAT를, 시프트 레지스터를 구성하는 플립플롭의 각단(FF)의 출력 펄스에 동기시켜 샘플링회로 AS를 개폐하는 것에 의해, 데이터신호선 SL에 기입한다.

보다 구체적으로, 아날로그 점순차 구동방식의 데이터신호선 구동회로는, 단지 외부로부터 입력된 영상신호 DAT를 데이터신호선에 전송하기 때문에, 그 회로구성은 매우 단순하다. 따라서, 구동회로 집적형의 액정표시장치에 이와 같은 데이터 신호선 구동회로가 적용될 수 있고, 표시품위를 저하시키지 않고 다계조표시가 가능하다.

그러나, 아날로그 점순차 구동방식의 데이터신호선 구동회로에서는, 외부에 구동능력이 높은 아날로그 영상신호 출력회로를 포함할 필요가 있기 때문에, 시스템으로서의 소비전력이 증가하고, 비용도 대폭 상승하는 문제가 있다.

또한, 상술의 아날로그 점순차 구동방식의 구동회로는, 디지털 인터페이스를 포함하고 있지 않다. 이 때문에, 액정표시장치가 디지털신호의 입력에 의해 구동되더라도, 화소어레이와 구동회로가 동일기판상에 형성되는 표시패널의 외부에 D/A(digital/analog) 변환회로를 포함할 필요가 있어, 비용이 더욱 증가한다.

여기서, 디지털 인터페이스를 포함하고, 또한, 반도체재료로서 다결정실리콘을 사용하더라도 높은 표시품위에서의 다계조표시가 가능하며, 소비전력도 작은 구동방식으로서, 의사계조처리를 사용한 구동방식이 있다.

여기서, 의사계조처리를 사용한 종래의 구동회로의 구성예를 도27에 도시한다. 의사계조처리를 사용한 데이터신호선 구동회로에서는, 도27에 도시된 바와 같이, 입력된 디지털 영상신호 DAT가, 시프트 레지스터를 구성하는 플립플롭의 각단(FF)의 출력펄스에 동기하여 래치 LAT에 래치된다. 그리고, 디코더회로 DEC에 의해 상기 디코드된 영상신호가 디코드되어, 디코드된 영상신호에 대해, 각 라인마다 의사계조처리가 행해진다.

또, 도27의 구성에 있어서의 의사계조처리를 간단히 설명하면 이하와 같다. 여기서의 의사계조처리는, 고정된 노이즈패턴을 화상데이터에 중첩시킨 후, 하위비트를 제거함으로써, 저비트의 구동회로가 보다 많은 비트의 화상을 의사적으로 표시할 수 있게 한다. 이 의사계조처리는 의사계조처리들중 가장 간단한 구성중 하나이다. 고세밀의 화상표시장치에서는, 의사적으로 계조수를 증가시키는 방법은, 화질의 열화가 매우 작기 때문에, 그 영향은 문제가 되지 않는 경우가 많다.

도27의 구성에서는, 입력된 영상신호 DAT와 메모리 ROM에 기억되어 있는 고정 노이즈패턴을, 각 데이터신호선에 각각 출력되는 영상신호마다, 가산기 ADDER에서 가산하여, 예외처리회로 OFP에서 오버플로우 등의 예외처리를 행한 후, 양자화회로 QNT에서 하위비트를 제거한다. 이와 같은 의사계조처리가 실시된 영상신호에 따라, 상기 영상신호에 대응하는 기준전압 VREF들중 하나를, 선택회로 SEL에서 데이터신호선 SL에 공급한다.

이상과 같이, 의사계조처리를 사용한 구동회로는, 디지털 인터페이스를 포함하고, 또한, 반도체재료로서 다결정실리콘을 사용한 경우에도 높은 표시품위에서의 다계조표시가 가능하고, 소비전력도 비교적 작다.

그러나, 의사계조 처리에 따른 구성, 즉, 가산기 ADDER, 예외처리회로 OFP, 및 양자화회로 QNT가 각 데이터신호선마다 제공되고 있기 때문에, 화소어레이와 구동회로를 동일기판상에 형성하는 구동회로 집적형의 표시장치로서는, 구동회로의 구성이 매우 복잡해진다. 이 때문에, 반도체재료로서 다결정실리콘을 사용한 소자로 구동회로를 구성하는 경우, 구동회로의 사이즈가 매우 커져서 구동회로의 실제의 제조는 곤란하다는 문제가 있다.

본 발명의 목적은, 의사계조처리를 사용한 구동회로의 회로구성을 간략화하고, 화소어레이와 구동회로를 동일의 기판상에 형성하는 구동회로 집적형의 화상표시패널 및 화상표시장치를 제공하는 것에 있다.

본 발명의 화상표시패널은, 상기의 목적을 달성하기 위해, (a) 화상을 표시하는 복수의 화소로 이루어지는 화소어레이, 및 (b) 상기 화소어레이에 영상신호를 공급하는 데이터신호선구동회로를, 동일의 기판상에 포함하는 화상표시패널이고, 상기 데이터신호선 구동회로는, 화소어레이상의 화소에 영상신호를 송출하는 n개의 데이터신호선을 구동하고, 각 데이터신호선에 송출되는 영상신호에 대해 의사계조처리를 행하는, 상기 n보다 적은 m단의 의사계조 처리수단을 포함하며, 각 의사계조 처리수단은, 데이터신호선에 대하여 m라인마다 의사계조처리된 영상신호를 출력한다.

상기의 화상표시패널로서는, 의사계조 처리수단을 데이터신호선의 개수(n개)보다도 적은 m단으로 하고, 복수의 데이터신호선에 각각 출력되는 영상신호에 대해 의사계조 처리수단을 공통으로 사용하여, 데이터신호선 구동회로의 구성을 간략화할 수 있기 때문에, 구동회로 집적형의 화상표시패널에 적용이 가능해지는 간단한회로구성을 사용하여 다계조표시를 행할 수 있다.

또한, 의사계조 처리수단에 있어서, 1라인분의 영상신호의 의사계조 처리시간은, 1라인분의 영상신호의 입력에 대한 시간보다도 긴 것이 통상이지만, 데이터신호선에 대하여 m라인마다 의사계조 처리된 영상신호를 출력함으로써, 각 의사계조 처리수단은, 1라인분의 영상신호의 의사계조처리에 있어서, 영상신호의 입력주기의 m배의 시간의 처리시간을 확보할 수 있다.

본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 나타낸 기재에 의해서 충분히 이해될 것이다. 또한, 본 발명의 이점은, 첨부도면을 참조한 다음의 설명으로 명백하게 될 것이다.

도1은, 본 발명의 1 실시예를 도시한, 화상표시장치에 있어서의 데이터신호선 구동회로의 구성예를 나타내는 회로도이다.

도2는, 상기 화상표시장치의 구성예를 나타내는 블록도이다.

도3은, 도1에 도시된 데이터신호선 구동회로의 동작의 일부를 도시하는 타이밍챠트이다.

도4는, 도1에 도시된 데이터신호선 구동회로의 동작의 일부를 도시하는 타이밍챠트이다.

도5는, 본 발명에 따른 화상표시장치에 있어서의 데이터신호선 구동회로의 다른 구성예를 나타내는 회로도이다.

도6은, 본 발명에 따른 화상표시장치에 있어서의 데이터신호선 구동회로의 또 다른 구성예를 나타내는 회로도이다.

도7은, 도6에 도시된 데이터신호선 구동회로의 동작을 도시하는 타이밍챠트이다.

도8은, 도1, 도5, 및 도6에 도시된 데이터신호선 구동회로의 의사 계조 처리회로의 구성예를 나타내는 블록도이다.

도9는, 상기 의사 계조 처리회로에 의한 화상처리의 예를 나타내는 설명도이다.

도10은, 본 발명에 따른 화상표시장치에 있어서의 데이터신호선 구동회로의 또 다른 구성예를 나타내는 회로도이다.

도11은, 본 발명에 따른 화상표시장치에 있어서의 데이터신호선 구동회로의, 제1 블록의 또 다른 구성예를 나타내는 회로도이다.

도12는, 상기 의사 계조 처리회로의 고정패턴의 예를 나타내는 설명도이다.

도13은, 상기 의사 계조 처리회로의 고정패턴의 다른 예를 나타내는 설명도이다.

도14는, 본 발명에 따른 화상표시장치에 있어서의 DA 변환부의 구성예를 나타내는 회로도이다.

도15는, 상기 DA 변환부의 기준전압원의 생성부의 예를 나타내는 회로도이다.

도16은, 상기 DA 변환부의 기준전압원의 생성부의 다른 예를 나타내는 회로도이다.

도17a는, 본 발명에 따른 화상표시장치에 있어서, 의사 계조 처리회로가 ON일 때의 표시를 나타내는 설명도이고, 도17b는, 본 발명에 따른 화상표시장치에 있어서, 의사 계조 처리회로가 OFF일 때의 표시를 나타내는 설명도이다.

도18은, 본 발명에 따른 화상표시장치에 있어서의, 의사계조처리의 ON/OFF 스위칭을 가능하게 하는 의사 계조 처리회로의 예를 나타내는 블록도이다.

도19는, 본 발명에 따른 화상표시장치에 있어서의 데이터신호선 구동회로의 또 다른 예를 나타내는 회로도이다.

도20은, 본 발명에 따른 화상표시장치에 있어서의 데이터신호선 구동회로의 또 다른 예를 나타내는 회로도이다.

도21은, 본 발명에 따른 화상표시장치를 구성하는 다결정실리콘 박막트랜지스터의 구조예를 나타내는 단면도이다.

도22a∼도22k는, 도21에 도시된 다결정실리콘 박막트랜지스터의 제조공정의 예를 나타내는 도면이다.

도23은, 종래의 화상표시장치의 구성예를 나타내는 블록도이다.

도24는, 상기 종래의 화상표시장치에 있어서의 화소의 내부구조를 나타내는 회로도이다.

도25는, 종래의 화상표시장치에 있어서, 구동회로 집적형 화상표시장치의 구성예를 나타내는 블록도이다.

도26은, 아날로그 점순차 방식을 채용하는 종래의 데이터신호선 구동회로의 예를 나타내는 회로도이다.

도27은, 의사 계조 처리를 적용한 종래의 데이터신호선 구동회로의 예를 나타내는 회로도이다.

본 발명의 1 실시예에 관해서 도면에 따라 설명하면, 이하와 같다.

본 실시예에 따른 화상표시장치의 구성예를 도2에 도시한다. 한편, 본 발명에 따른 화상표시장치에 있어서는, 그 표시방식이 특히 한정되는 것은 아니다. 즉, 화소가 매트릭스 형태로 배치되어 있는 화소어레이에 대하여, 데이터신호선 구동회로에 의해 영상신호를 송출하는 것이면, 액정 표시 장치, 플라즈마 표시장치, EL 표시장치 등에 본 발명을 적용할 수 있다.

상기 화상표시장치는, 도2에 도시된 바와 같이, 화소어레이(ARY)(1), 데이터신호선 구동회로(SD)(2), 주사신호선 구동회로(GD)(3), 타이밍신호를 생성하는 타이밍회로(CTL)(4), 및 영상신호를 생성하는 영상신호회로(SIG)(5)를 포함하고 있다.

화소어레이(1), 데이터신호선 구동회로(2), 및 주사신호선 구동회로(3)는, 동일한 기판(SUB)(6)상에 형성된다. 또한, 화소어레이(1)는, 데이터신호선 SL…, 주사신호선 GL…, 및 화소(PIX)(7…)로 구성되어 있다. 데이터신호선 SL…은, 데이터신호선 구동회로(2)에 의해 구동된다. 주사신호선 GL…은, 데이터신호선 SL…과 직교하여 배치되고, 주사신호선 구동회로(3)에 의해 구동된다. 그리고, 화소(7…)는, 데이터신호선 SL… 및 주사신호선 GL…의 각 교차부에 대응하여 매트릭스 형태로 배치된다.

타이밍회로(4)는, 입력제어신호 TIN의 입력을 받아, 데이터신호선 구동회로 (2)에는 스타트신호 SST 및 클록신호 SCK를 출력하고, 주사신호선 구동회로(3)에는 스타트신호 GST, 클록신호 GCK 및 펄스폭 제어신호 GEN을 출력한다. 영상신호회로 (5)는, 입력영상신호 DIN의 입력을 받아, 영상신호 DAT를 데이터신호선 구동회로 (2)에 출력한다.

다음, 데이터신호선 구동회로(2)의 구체적인 구성예를 도1에 도시한다. 데이터신호선 구동회로(2)는, 도1에 도시된 바와 같이, 기능적으로는 제1 블록(8)과, 제2 블록(9)으로 나누어진다. 제1 블록(8)은 입력되는 디지털 영상신호 DAT에 의사계조 처리를 행하는 기능부이다. 제2 블록(9)은 의사계조처리가 실시된 영상신호를 데이터신호선 SL…에 출력하는 기능부이다. 또한, 제2 블록에 주어지는 클록 SCK2의 주파수는, 제1 블록에 주어지는 클록 SCK1의 주파수에 비해 작은 것으로 되어 있다. 또한, 데이터신호선 구동회로(2)는, n개의 데이터신호선을 구동하는 것이지만, 도1의 구성에서는, 설명을 간략화하기 위해 데이터신호선의 개수를 16개로 하고 있다.

제1 블록(8)은, 시프트 레지스터(10), 래치회로(11), 병렬화회로(12), 및 의사계조 처리회로(13)를 포함하고 있다. 시프트 레지스터(10)는, m(m<n)단의 시프트 레지스터부(14…)를 갖고 있다. 마찬가지로, 래치회로(11)는 m단의 래치부(15…)를, 병렬화회로(12)는 m단의 병렬화부(16…)를, 의사계조 처리회로(13)는 m단의 의사계조처리부(17…)를 갖고 있다. 즉, 제1 블록(8)은, 시프트 레지스터부(14), 래치부(15), 병렬화부(16), 의사계조처리부(17)가 직렬로 배열된 m단의 처리 라인을 포함한 구성으로 되어 있다.

상기 제1 블록(8)에서는, 입력된 디지털 영상신호 DAT가, 시프트 레지스터(10)의 시프트 레지스터부(14…)의 각 출력에 동기하여, 래치회로(11)의 래치부(15…)에 순차 취입되고, 병렬화회로(12)에 의해 다상화된다. 그리고, 의사계조 처리회로(13)는, 다상화된 디지털 영상신호를, 저주파수로 처리함으로써, 입력된 영상신호보다도 적은 비트수의 신호로 변환한다.

이 처리를, 도3의 타이밍챠트를 참조하여 설명하면 이하와 같다. 우선, 시프트 레지스터(10)에는, 제1 클록신호 SCK1 및 제1 스타트신호 SST1이 입력된다. 여기서, 제1 스타트 클록신호 SCK1의 주파수는, 제1 스타트신호 SST1의 주파수의 m 배이다. 즉, 시프트 레지스터(10)에서는, 제1 스타트신호 SST1의 ON 펄스를, 제1 클록신호 SCK1의 클록 펄스로서, m 단의 시프트 레지스터부(14)에 있어서 순차 시프트한다. 한편, 제1 스타트신호 SST1에 관해서는, 최종단의 시프트 레지스터부(14)로부터 초단의 시프트 레지스터부(14)에 반복하여 입력되는 구성이라고 하면, 최초의 ON 펄스만을 주는 구성이어도 좋다.

이것에 의해, 상기 시프트 레지스터(10)의 각 시프트 레지스터부(14)는, 제1 클록신호 SCK1의 1펄스마다 순차 ON 신호를 출력하고, 래치회로(11)의 각 래치부(15)에서는, 도3의 LAT1-1 내지 LAT1-4에 도시된 바와 같이, 이 출력에 동기하여 영상신호 DAT를 순차 취입하여, 소정의 기간의 것을 유지한다. 한편, 도3에 있어서, DAT1∼DAT16은, 16개의 데이터신호선의 각각에 출력되는 영상신호를 도시하고 있다.

병렬화회로(12)에는, 시프트 레지스터(10)의 최종단으로부터 출력되는 제1 스타트신호 SST1이 입력되고, 이에 의해, 병렬화회로(12)에서는, 도3의 PRL1∼PRL4에 도시된 바와 같이, 래치부(15…)에 유지되어 있는 영상신호 DAT가 일괄적으로 병렬화부(16…)에 취입된다.

의사계조 처리회로(13)의 각 의사계조 처리부(17…)에는, 도3의 BDE1∼BDE4에 도시된 바와 같이, 각 병렬화부(16…)로부터 영상신호 DAT가 입력되어, 상기 영상신호 DAT에 의사계조 처리가 실시된다. 여기서, 1라인분의 영상신호에 따른 의사계조 처리는, 1라인분의 영상신호의 입력에 대하여, 보다 많은 시간을 요구한다. 그렇지만, 상기 데이터신호선 구동회로(2)의 구성에서는, 도3으로부터도 분명하듯이, 의사계조 처리부(17)로의 신호의 취입이, 클록신호 SCK1의 입력 펄스의 4주기마다 발생하고 있다. 이 때문에, 각 의사계조 처리부(17…)는, 데이터신호선 구동회로(2)의 동작주파수를 낮추는 일 없이, 의사계조 처리에 대한 시간을 충분히 확보하는 것이 가능해지고 있다.

다음, 제2 블록(9)은, 시프트 레지스터(18), 래치회로(19), DA (digital/ analog) 변환회로(20), 및 출력회로(21)를 포함하고 있다. 시프트 레지스터(18)는, n/m 단의 시프트 레지스터부(22…)를 갖고 있다. 또한, 래치회로(19)는 n 단의 래치부(23…)를, DA 변환회로(20)는 n 단의 DA 변환부(24…)를, 출력회로(21)는 n 단의 출력부(25…)를 갖고 있다. 즉, 제2 블록(9)은, n/m 단의 시프트 레지스터부 (14)를 포함하고, 상기 시프트 레지스터부(14)의 각 단에, 래치부(23), DA 변환부 (24), 출력부(25)가 직렬로 배열된 m 단의 처리 라인을 포함한 구성으로 되어 있다.

상기 제2 블록(9)의 처리를, 도4의 타이밍챠트를 참조하여 설명하면 이하와 같다. 한편, 제2 블록(9)에서의 처리는, 제1 블록(8)에서의 처리가 종료된 영상신호 DAT에 대하여 실시된다. 이 때문에, 도4에서는, 제1 블록(8)으로부터 제2 블록(9)으로의 처리의 흐름을 알 수 있도록, 도3에 도시된 제1 클록신호 SCK1, 제1 스타트신호 SST1, 및 의사계조 처리부(17…)에서의 처리 BDE1∼BDE4를 총체적으로 도시하고 있다.

우선, 시프트 레지스터(18)에는, 제2 클록신호 SCK2 및 제2 스타트신호 SST2가 입력된다. 여기서, 제2 클록신호 SCK2의 주파수는, 제2 스타트신호 SST2의 주파수의 n/m 배이다. 즉, 시프트 레지스터(18)에서는, 제2 스타트신호 SST2의 ON 펄스를, 제2 클록신호 SCK2의 클록펄스로서, n/m 단의 시프트 레지스터부(22)에 있어서 순차 시프트한다. 한편, 제2 스타트신호 SST2에 관해서는, 최종단의 시프트 레지스터부(22)로부터 초단의 시프트 레지스터부(22)로 반복하여 입력되는 구성이라고 하면, 최초의 ON 펄스만을 주는 구성이어도 좋다.

이것에 의해, 상기 시프트 레지스터(18)의 각 시프트 레지스터부(22)는, 제2 클록신호 SCK2의 1 펄스마다 순차 ON 신호를 출력한다. 또한, 각 시프트 레지스터부(22)에는, 각각 m 단의 래치부(23)가 접속되어 있기(도1 참조) 때문에, 동일한 시프트 레지스터부(22)에 접속된 래치부(23…)에는, 제1 블록(8)의 의사계조 처리회로(13)로부터 동시에 영상신호 DAT가 취입된다.

구체적으로는, m=4, n=16인 경우, 초단의 시프트 레지스터부(22)가 ON 신호를 출력한 시점에서, l∼4단번째의 래치부(23)에 있어서 1∼4개번째의 데이터신호선에 출력되는 영상신호 DAT1∼4가 취입된다(도4의 LAT2-1∼2-4참조). 마찬가지로, 2단번째의 시프트 레지스터부(22)가 ON 신호를 출력한 시점에서, 5∼8단번째의 래치부(23)에 있어서 5∼8개번째의 데이터신호선에 출력되는 영상신호 DAT5∼8이 취입되고, 3단번째의 시프트 레지스터부(22)가 ON 신호를 출력한 시점에서, 9∼12단번째의 래치부(23)에 있어서 9∼12개번째의 데이터신호선에 출력되는 영상신호 DAT9∼12가 취입되며, 최종단의 시프트 레지스터부(22)가 ON 신호를 출력한 시점에서, 13∼16단번째의 래치부(23)에 있어서 13∼16개번째의 데이터신호선에 출력되는 영상신호 DAT13∼16이 취입된다.

상기 래치회로(19)에 취입된 영상데이터 DAT는, DA 변환회로(20), 출력회로 (2l)에 대하여, m단분씩 일괄적으로 전송되고, DA 변환회로(20)의 각 DA 변환부 (24)에 있어서 액정을 구동하기 위한 아날로그신호로 변환되어, 출력회로(21)의 각 출력부(25)를 통해 각 데이터신호선 SL로 출력된다.

여기서, 제1 클록신호 SCK1은, 제2 클록신호 SCK2보다도 주파수가 크지만, 제1 클록신호 SCK1의 주파수를 제2 클록신호 SCK2의 주파수의 정수배로 함으로써, 도1에 도시된 바와 같이, 제1 블록(8)의 출력과, 제2 블록(9)의 입력과의 관계를 단순하게 할 수 있기 때문에, 회로구성이 용이하게 된다. 즉, 제1 블록(8)의 1개의 출력을, 제2 블록(9)의 복수의 입력에 접속시키는 것이 가능하다.

또한, 도4로부터도 분명하듯이, 제2 클록신호 SCK2의 주파수는, 제1 스타트신호 SST1의 주파수와 같으므로, 시프트 레지스터(10)의 최종단으로부터의 제1 스타트신호 SST1의 출력을 이용하여, 제2 클록신호 SCK2를 생성할 수 있다. 이것에 의해, 외부로부터 제2 클록신호 SCK2를 입력할 필요가 없게 된다. 이것은, 도1과 같이, 제1 클록신호 SCK1의 주파수를 제2 클록신호 SCK2의 주파수의 정수배로 한 경우에는 용이하게 실현된다.

또한, 상기 도1의 구성의 변형예로서, 도5에 도시된 구성의 데이터신호선 구동회로(2')를 사용하는 것도 가능하다. 도5에 있어서의 데이터신호선 구동회로(2')에서는, 도1에 도시된 데이터신호선 구동회로(2)와 동일한 구성에 관해서는, 동일한 부재번호를 부기하고, 그 설명을 생략한다.

데이터신호선 구동회로(2')는, 기능적으로는 제1 블록(8')과, 제2 블록(9')로 나누어진다. 제1 블록(8')은, 시프트 레지스터(10), 래치회로(11), 병렬화회로 (12), 의사계조 처리회로(13), 및 DA 변환회로(26)를 포함하고 있다. 제2 블록(9')은, 시프트 레지스터(18) 및 출력회로(27)를 포함하고 있다.

즉, 도5의 구성에서는, 도1의 구성에 대하여 DA 변환회로의 배치 위치가 다르고, 이 데이터신호선 구동회로(2')에 있어서는, 입력된 디지털 영상신호 DAT가, 시프트 레지스터(10)의 각 출력에 동기하여 래치회로(11)에 취입되어, 병렬화회로 (12)에 의해 다상화된다. 의사계조 처리회로(13)는, 다상화된 영상신호 DAT를, 저주파수로 처리함으로써, 입력된 영상신호보다도 적은 비트수의 신호로 변환한다.

의사계조 처리회로(13)에 의해 변환된 영상신호 DAT는, DA 변환회로(26)에 의해, 액정을 구동하기 위한 아날로그 영상신호로 변환된 후, 시프트 레지스터(18)의 각 출력에 동기하여 동작하는 출력회로(27)를 통해 데이터신호선 SL에 출력된다.

여기서, 도1에 도시된 구성의 데이터신호선 구동회로(2), 및 도5에 도시된 구성의 데이터신호선 구동회로(2')에는, 각각 이하에 나타내는 것과 같은 이점이 있다. 즉, 데이터신호선 구동회로(2)에서는, 의사계조 처리회로(13)로 의사계조처리를 실시한 영상신호 DAT에 대하여, 래치회로(19)에서 래치된 후, 출력회로(21)로 전송되기 전의 단계에서 D/A 변환을 행하고 있다. 이것 때문에, 데이터신호선 SL로의 출력 직전까지 영상데이터가 디지털신호로서 취급되고, 잡음이나 미묘한 타이밍 어긋남의 영향을 받기 어렵다.

한편, 데이터신호선 구동회로(2')에서는, 의사계조 처리회로(13)로 의사계조 처리를 실시한 영상신호 DAT에 대하여, 상기 의사계조 처리 직후에 D/A 변환을 행하고 있다. 이것 때문에, 데이터신호선 구동회로(2)와 비교하면 잡음이나 미묘한 타이밍 어긋남의 영향을 받기 쉽지만, DA 변환부(24)를 각 라인마다(n 단) 필요로 하는 데이터신호선 구동회로(2)의 구성에 비해, DA 변환부(24)의 수가 m 단이면 되므로, 회로의 구성을 간략화할 수 있다. 데이터신호선 구동회로(2,2')에 있어서, DA 변환부(24)의 회로구성은, 시프트 레지스터, 인버터나 NAND 등의 간단한 게이트 및 아날로그 스위치로 구성할 수 있고, DA 변환부(24) 자체를 매우 단순하고 콤팩트하게 형성할 수 있다.

또한, 데이터신호선 구동회로의 또 다른 변형예로서 도6에 도시하는 것과 같은 구성도 고려된다. 도6에 있어서의 데이터신호선 구동회로(2")에서, 도1에 도시된 데이터신호선 구동회로(2)와 동일한 구성에 관해서는, 동일한 부재번호를 부기하고, 그 설명을 생략한다.

데이터신호선 구동회로(2")는, 기능적으로는 제1 블록(28)과, 제2 블록(29)으로 나누어진다. 제1 블록(28)은, 시프트 레지스터(10), 래치회로(11), 및 의사계조 처리회로(13)를 포함하고 있다. 제2 블록(29)은, 시프트 레지스터(30), 래치회로(19), DA 변환회로(20) 및 출력회로(21)를 포함하고 있다.

제1 블록(28)에서, 시프트 레지스터(10), 래치회로(11)의 동작은, 데이터신호선 구동회로(2)의 제1 블록(8)과 같다. 그렇지만, 제1 블록(28)에서는, 병렬화회로(12)가 생략되어 있기 때문에, 의사계조 처리회로(13)의 각 의사계조 처리부(17…)로의 영상신호 데이터 DAT의 입력이, 도7의 타이밍챠트에 도시된 바와 같이, 제1 클록신호 SCK1의 1펄스씩 어긋나게 된다(도7의 BDE1∼BDE4).

또한, 제2 블록(28)에서는, 시프트 레지스터(30)의 구성이, 데이터신호선 구동회로(2)의 시프트 레지스터(10)의 구성과는 달리, 시프트 레지스터부(31)의 단 수가 n/m 단이 아니라, n 단으로 되어 있다. 또한, 시프트 레지스터(30)에 입력되는 제2 클록신호 SCK2는, 제1 클록신호 SCK1과 동일한 주파수이다.

이것 때문에, 제2 블록(28)에서, 래치회로(19)의 각 래치부(23)에서는, 제2 클록신호 SCK2에 따라 1라인마다 의사계조 처리된 영상신호 DAT가 취입된다(도7의 LAT2-1∼LAT2-16). 또한, 도7의 타이밍챠트에서는 도시를 생략하지만, DA 변환회로 (20), 출력회로(21)의 처리도 제2 클록신호 SCK2에 따라 1라인마다 실시된다.

한편, 상기 도6의 데이터신호선 구동회로(2")에 있어서, DA 변환회로(20)는 도1의 구성과 마찬가지로 래치회로(19)의 하류(영상신호 처리의 흐름에 관해서, 데이터신호선 구동회로로의 입력측을 상류, 출력측을 하류로 함)에 n 단으로 제공되어 있지만, 도5의 구성과 같이 DA 변환회로(26)를 의사계조 처리회로(13)의 직후에 m 단으로 제공하는 구성이어도 좋다.

여기서, 상기 도1 또는 도5의 구성(제1 구성)에 의하면, 시프트 레지스터 (18)에 있어서의 시프트 레지스터부(22)의 각 단이, 복수의 데이터신호선 SL(m 개)에 대응하고 있기 때문에, 시프트 레지스터부(22)의 단 수를 데이터신호선의 개수(n 개)의 1/m으로 할 수 있어, 데이터신호선 구동회로 2 또는 2'의 규모를 작게 하는 것이 가능해진다. 또한, 시프트 레지스터(18)에 주어지는 클록신호 SCK2의 주파수가 시프트 레지스터(10)에 주어지는 클록신호 SCK1의 주파수의 1/m으로 되기 때문에, 래치회로(19)(또는 출력회로(27))로 데이터신호선 SL에 데이터를 송출하는 시간을 길게 취할 수 있다.

또한, 상기 도6의 구성(제2 구성)에 의하면, 시프트 레지스터(30)로부터의 복수의 출력신호의 합을 이용함으로써, 래치회로(19)로 데이터신호선 SL에 데이터를 송출하는 시간을 길게 취할 수 있다. 또한, 이 구성에서는, 시프트 레지스터 (30)를 제어하는 제2 클록신호 SCK2로서, 시프트 레지스터(10)를 제어하는 제1 클록신호 SCK1과 동일한 신호를 사용할 수 있기 때문에, 새로운 신호를 생성하는 회로가 불필요해진다. 또한, 데이터신호선 SL로의 데이터 송출이 연속적으로 행해지기 때문에, 복수의 데이터를 일괄적으로 송출하는 경우에 야기되는 블록마다의 경계(표시상의 불량)가 생기기 어려운 메리트가 있다.

상기 데이터신호선 구동회로에 있어서, 의사계조 처리회로(13)의 구성으로서는 여러 가지 것이 적용될 수 있지만, 여기서는, 그 예로서 도8에 도시한 구성에 관해 설명한다. 이것은, 고정된 노이즈 패턴을 화상데이터에 중첩시킨 후, 하위 비트를 절사(rounding-off)시킴으로써, 저비트의 구동회로에서 보다 다비트의 화상을 의사적으로 표시하는 것이며, 의사계조 처리 중에서도 가장 구성이 심플한 것 중 1개이다. 고세밀의 화상표시장치에서, 의사적으로 계조수를 증가시키는 방법은, 화질의 열화가 매우 작기 때문에, 영향은 문제로 되지 않은 경우가 많다.

도8에 있어서, 입력된 영상신호 DATI에 대하여, 메모리(ROM)(32)에 기억되어 있는 고정 노이즈 패턴 ND를 메모리제어회로(MCTL)(33)에 의해 독출하여, 가산기(ADDER)(34)로 가산한다. 영상신호 DATI와 고정 노이즈 패턴 ND와의 가산데이터는, 예외처리회로(OFP)(35)로 오버플로우시 등의 예외처리를 행한 후, 양자화회로(QNT)(36)로 하위비트를 절사시킴으로써, 비트수가 내려간 영상신호 DATO가 얻어진다. 이와 같이 매우 간단한 구성으로 의사계조 처리를 실현할 수 있는 것이, 이 방식의 특징이다.

이 때의 화상표시의 예를 도9에 도시한다. 본래의 화상(원화상)과 고정 노이즈 패턴을 합성한 합성화상은, 원화상보다 품위는 떨어지지만, 원화상을 단지 저계조로 표시한 경우보다는 시인성이 높게 된다.

상기 의사계조 처리회로(13)에 있어서, ROM32에 기억시킨 고정 노이즈 패턴은, 화면전체에 걸쳐 최적화하는 것이 표시품위의 점에서는 바람직하지만, 이 경우에는, 한쪽으로 메모리의 데이터량이 커진다고 하는 문제가 있다. 그래서, 영상데이터에 중첩되는 고정 노이즈 패턴을, 어떤 일정한 크기(예컨대, 종과 횡이 각각 16화소 등)의 패턴 데이터를 반복함으로써 얻어지는 고정 노이즈 패턴으로 하는 것도 효과적이다.

이 때, 패턴 데이터의 주기(수평방향의 주기)를, 상기 병렬화회로(12)로 병렬화한 영상신호 DAT의 주기의 정수배로 하면(즉, 패턴 데이터의 데이터 신호선의 배열방향에서의 폭을, m의 정수배의 라인수에 상당시킴), 의사계조 처리회로(13)의 구성이 매우 심플하게 된다.

예컨대, 도10에 도시된 바와 같이, 패턴 데이터의 주기를 16화소로 하고, 제1 블록(8)의 출력수(영상신호의 병렬화 주기)를 4로 하면, 의사계조 처리회로 (13)의 각 의사계조 처리부(17)의 각 가산기(34)에는, 메모리(32)로부터 메모리제어회로(33)에 의해 독출된 패턴 데이터 신호 중, 결정된 신호만이 입력되어, 접속관계를 바꿀 필요가 없게 된다.

보다 구체적인 예를 나타내면, 도11과 같이, 의사계조 처리회로(13)내의 4개의 가산기(34-1∼34-4)에는, 각각 대응하는 메모리(ROM1∼4)(32-1∼32-4)가 접속되고, 각각의 메모리(32-1∼32-4)에는 각 가산기(34-1∼34-4)가 사용하는 패턴 데이터만이 기억되어 있다. 이러한 구성에 의해, 메모리의 데이터량을 증가시키는 일 없이, 메모리(32)와 가산기(34)와의 접속을 단순화시킬 수 있다.

상기 도10, 도1l에서 설명한 바와 같이, 고정 노이즈 패턴을 임의로 결정된 크기의 패턴 데이터를 반복함으로써 생성하는 경우, 메모리의 데이터량을 감소시킬 수 있다. 그러나, 이 방법은, 반복하는 피치에 대응하는 세로 줄무늬나 블록 줄무늬(의사 패턴)가 보이기 쉽게 되어, 표시품위의 점에서는 바람직하지 못한 경우가 있다.

그래서, 도12에 의하면, 고정 노이즈 패턴을 구성하는 패턴 데이터를, 고정 노이즈 패턴의 수직 주기마다 수평 방향으로 일정량만큼 시프트시킴으로써, 표시품위의 열화를 억제하는 것이 가능하다. 또한, 도13에 도시된 바와 같이, 수평방향의 시프트량을 패턴 데이터의 1/k(k는 2이상의 정수: 도13은 k=2인 경우) 주기로 함으로써, 메모리로부터의 독출 타이밍의 제어(독출된 개시 어드레스의 절환)를 용이하게 할 수 있어, 의사계조 처리회로(13)의 구성을 간략화할 수 있다.

또한, 고정 노이즈 패턴을 구성하는 패턴 데이터를 시프트시키는 것은, 고정 노이즈 패턴의 수직방향의 주기마다가 아닌, 일정한 프레임주기마다 행하더라도 좋다. 이 경우도, 연속하는 프레임에 있어서, 동일 위치의 동일 패턴이 연속하여 존재하는 것을 회피할 수 있어서, 영상신호에 중첩되는 패턴데이터의 신호에 의한 블록 모양의 의사 패턴이 인식되기 어렵게 되기 때문에, 표시품위를 향상시킬 수 있다.

또한, 패턴 데이터를 시프트시키는 주기에 관해서는, 1 프레임기간마다 하는 경우가, 동일한 고정패턴의 연속이 가장 짧으므로, 블록 모양의 의사 패턴을 인식하기 어렵게 하기 위해서는 가장 효과적이다. 단지, 고정패턴데이터를 시프트시키는 주기를 2 프레임기간마다로 한 경우에는, 의사 패턴을 인식하기 어렵게 하여 표시품위를 향상시키는 동시에, 액정의 교류구동에 대응하여, 액정에 인가되는 전압의 DC 성분이 상쇄되기 때문에, 액정재료의 열화가 억제되어, 표시장치의 신뢰성 향상에 효과적이다.

또한, 이 경우도, 수평방향의 시프트량을 패턴 데이터의 1/k(k는 2이상의 정수: 도13은 k=2인 경우) 주기로 함으로써, 메모리로부터의 독출 타이밍의 제어(독출된 개시어드레스의 절환)를 용이한 것으로 할 수 있으므로, 의사계조 처리회로 (13)의 구성을 간략화할 수 있다.

또한, 의사패턴의 인식을 더욱 억제하여 표시품위를 향상시키기 위해서는, 일정한 프레임주기마다, 영상신호에 중첩되는 패턴데이터를 변화시키는 것도 가능하다.

즉, 영상신호에 중첩되는 패턴데이터를 일정한 프레임주기마다 수평방향으로 시프트시키는 경우에는, 블록 모양의 의사 패턴의 이동이 인식될 가능성이 있지만, 프레임마다 전혀 다른 패턴 데이터를 사용함으로써, 블록 모양의 의사 패턴이 더욱 인식되기 어렵게 되므로, 표시품위가 보다 한층 향상된다.

물론, 패턴 데이터를 시프트시키는 주기에 관해서는, 1 프레임기간마다로 하는 경우에 블록 모양의 의사 패턴을 인식하기 어렵게 하는 데 있어서 가장 효과가높고, 2 프레임기간마다로 하는 경우에, 표시품위의 향상과 표시장치의 신뢰성 향상을 동시에 도모할 수 있다.

또한, 일정한 프레임주기마다, 영상신호에 중첩되는 패턴 데이터를 변화시키는 경우, 영상신호에 중첩되는 패턴 데이터를 일정 주기로 동일한 것을 반복함으로써, 패턴 데이터의 종류를 제한할 수 있어, 패턴 데이터를 저장하는 기억수단의 용량을 적게 할 수 있다.

다음, DA 변환회로의 구성에 관해 설명한다. DA 변환회로의 구성에 있어서는, 종래로부터 제안되어 있는 여러 가지 방식을 이용할 수 있지만, 발명의 메리트를 최대한 발휘하기 위해서는, 복수의 기준전압원으로부터, 표시계조에 대응하는 전압을 선택하여 출력하는 선택형 DA 변환회로가 가장 바람직하다.

이 선택형 DA 변환회로는, 도14에 도시된 바와 같이, 4비트의 디지털 영상신호 DAT를 디코더(37)에 의해 디코드한 신호에 의해, 복수(도면에서는 16개)의 기준전압선 VREF와 출력선(도면에서는 데이터신호선 SL) 사이의 스위치(38…)를 제어하여, 1개의 기준전압을 선택하는 것이다. 이와 같이, 상기 DA 변환회로는, 로직회로인 디코더와 전송게이트인 스위치만으로 구성되어 있다.

따라서, 상기 DA 변환회로를, 반도체재료로서 다결정실리콘을 사용하여 작성하여도, 특성 불균형이나 특성 변동 등의 영향을 거의 받는 일없이, 고품위의 화상표시를 실현할 수 있다. 또한, 정상전류가 흐르는 경로가 없어, 저소비전력의 데이터신호선 구동회로 및 화상표시장치를 실현할 수 있다.

여기서, 복수의 기준전압원 VREF는, 외부로부터 직접 입력되어도 좋지만, 외부전원회로를 간단히 하기 위해서, 데이터신호선 구동회로 내부에서 생성하는 것도 가능하다. 예컨대, 도15에 도시된 예에서는, 고전압측 전원 VCC와 저전압측 전원 VEE의 2개의 외부전원으로부터, 16레벨의 기준전원을 생성할 수 있다. 또한, 도16의 예에서는, 5개의 외부전원 V0∼V4로부터, 16레벨의 기준전원을 생성하고 있다.

이러한 기준전원생성부는, 데이터신호선 구동회로의 각 라인마다 제공되면, 특성의 불균형 등 때문에, 세로방향의 줄무늬 등의 표시불량으로 연결될 수 있다. 따라서, 데이터신호선 구동회로 전체에 1개의 기준전원생성부를 제공하는 구성으로 하는 것이 바람직하다.

상기 의사계조 처리는, 데이터신호선 구동회로의 출력부의 능력보다도 다계조(다비트)의 화상표시를 할 때에 효과적이다. 한편, 원화상의 계조가 적은 경우 등에서는, 그 메리트가 없으므로, 의사계조 처리를 하지 않은 편이, 표시품위의 점에서도, 소비전력의 점에서도 바람직하다. 또한, 그 외에, 화상표시장치를 배터리 구동할 때에는 소비전력이 적은 의사계조 처리 없이 구동하는 등, 사용환경 등에 의해서도, 구별하여 이용하는 것이 고려된다.

따라서, 본 실시예에 따른 화상표시장치에서는, 의사계조 처리회로의 동작의 ON/OFF를 절환하도록 하는 것이, 표시품위와 소비전력의 관점에서 매우 효과적이다. 도17a 및 도17b는, 각각, 의사계조 처리회로를 동작시킨 경우, 및 동작시키지 않은 경우의 화상표시의 모양을 도시하는 도면이다.

또한, 도18은, 의사계조 처리회로의 동작의 ON/OFF를 가능하게 하는 경우의 구성을 도시하는 도면이다. 상기 의사계조 처리회로에서는, 가산기(34)의 전과 양자화회로(36)의 전에 각각 스위치(39,40)를 제공하고, 의사계조 처리회로를 비동작으로 하는 경우에는, 제어신호 BC에 의해 스위치(39,40)를 절환하여, 가산기(34)와 예외처리회로(35)를 바이패스시키는 구성으로 되어 있다.

상기 스위치(39,40)의 절환방법에서는, 도19와 같이, 외부로부터 제어신호 BC를 입력하여, 이것에 의해 스위치(39,40)를 직접 제어하는 방법이어도 좋고, 도20과 같이, 영상신호 DAT를 기준으로 자동적으로 절환되어도 좋다.

즉, 도20의 구성과 같이, 의사계조 처리회로의 동작을 영상신호 DAT를 기준으로 자동적으로 절환하는 경우에는, 예컨대, 영상데이터 감시부(BDT)(41)에 있어서 영상신호 DAT의 하위비트(양자화회로에서 절사시키는 비트)를 감시하여, 1프레임기간에 걸쳐 하위비트에 데이터가 없으면, 다음 프레임에서 영상데이터 감시부(41)가 의사계조 처리회로를 비동작으로 하기 위한 제어신호를 출력하는 것 등이 고려된다.

이상의 설명에 있어서, 본 실시예에 따른 화상표시장치는, 데이터신호선 구동회로에서의 능동소자를 다결정실리콘 박막트랜지스터로서 구성하는 경우에 효과적이다.

도21에 상기 화상표시장치에 사용되는 다결정실리콘 박막트랜지스터의 구성예를 도시한다. 도21의 다결정실리콘 박막트랜지스터는, 절연성 기판(42)상의 다결정실리콘박막(43)을 활성층으로 하는 순스태거(탑 게이트) 구조이지만, 본 발명은 이것에 한정되지 않고, 역스태거 구조 등, 다른 구조이더라도 좋다.

상기와 같은 다결정실리콘 박막트랜지스터를 사용함으로써, 실용적인 구동능력을 갖는 데이터신호선 구동회로 및 주사신호선 구동회로를, 화소어레이와 동일 기판상에 거의 동일한 제조공정으로 구성할 수 있다.

또한, 일반적으로, 다결정실리콘 박막트랜지스터는, 단결정실리콘 트랜지스터(M0S 트랜지스터)와 비교하여, 특성의 불균형이 크고, 또한 경과시 변화량도 크다. 또한, 소자의 구동전압이 높고, 사이즈나 디자인룰도 크기 때문에, 복잡한 회로를 구성하면, 점유면적이 커짐과 동시에, 소비전력의 증가도 무시할 수 없게 된다. 따라서, 전술한 단순한 의사계조 처리회로를 사용함으로써 다계조 표시의 실현의 메리트는 매우 커진다.

이하, 섭씨 600℃ 이하에서 상기 다결정실리콘 박막트랜지스터를 형성할 때의 제조 프로세스에 관해, 도22a 내지 도22k를 참조하여 간단히 설명한다.

우선, 유리기판(44)(도22a 참조)상에 비정질실리콘박막(45)을 퇴적하고 (도22b 참조), 이 비정질실리콘박막(45)에 엑시머 레이저를 조사하여, 다결정실리콘박막(46)을 형성한다(도22c 참조).

다음, 이 다결정실리콘박막(46)을 소망의 형상으로 패터닝하여(도22d 참조), 패터닝된 다결정실리콘박막(46)상에 이산화실리콘으로 이루어진 게이트절연막(47)을 형성한다(도22e 참조). 또한, 박막트랜지스터의 게이트전극(48)을 알루미늄 등으로 형성(도22f 참조)한 후, 박막트랜지스터의 소스·드레인 영역에 불순물(n형 영역에는 인, p형 영역에는 붕소)을 주입한다(도22g ∼ 도22h 참조).

그 후, 이산화실리콘 또는 질화실리콘 등으로 이루어진 층간절연막(49)을 퇴적하여(도22i 참조), 콘택트홀(50)을 개구(도22j 참조)한 후, 알루미늄 등의 금속배선(51)을 형성한다(도22k 참조).

이 공정에 있어서, 프로세스의 최고 온도는, 게이트절연막 형성시의 600℃이기 때문에, 상기 유리기판(44)으로서 미국 코닝사의 1737 유리 등의 고내열성 유리를 사용할 수 있다.

한편, 액정 표시 장치에 있어서는, 그 후에, 또한, 별도의 층간절연막을 통해, 투명전극(투과형 액정 표시 장치의 경우)이나 반사전극(반사형 액정 표시 장치의 경우)을 형성한다.

여기서, 도22a ∼ 도22k에 도시된 제조공정에서는, 다결정실리콘 박막트랜지스터를, 섭씨 600도 이하에서 형성함으로써, 염가로 대면적의 유리기판을 사용할 수 있게 되기 때문에, 화상표시장치의 저가격화와 대면적화가 실현된다.

한편, 본 발명에 따른 화상표시장치는, 액정 표시 장치, 플라즈마 표시장치, EL 표시장치 등에 적용 가능한 것이지만, 투과형 액정 표시 장치 이외에는, 기판을 유리기판으로 할 필요 없이, 실리콘기판을 사용하는 것도 가능하다. 그렇지만, 실리콘기판은 유리기판과 비교하여 비용이 매우 높고, 또한, 기판사이즈가 150∼200 mm 직경(최대로도 300 mm 직경)이면 대형의 표시장치에 적용할 수 없는 등의 단점이 있다. 이것 때문에, 투과형 액정 표시 장치 이외의 화상표시장치에서도, 본 발명의 적용은, 코스트 다운이나 대형화면의 적용의 관점에서 유효하다.

이상과 같이, 본 발명의 화상표시패널은, 화상을 표시하는 복수의 화소로 이루어진 화소어레이, 및 상기 화소어레이에 영상신호를 공급하는 데이터신호선 구동회로를, 동일한 기판상에 갖는 화상표시패널로서, 상기 데이터신호선 구동회로는, 화소어레이상의 화소에 영상신호를 송출하는 n개의 데이터신호선을 구동함과 동시에, 각 데이터신호선에 송출되는 영상신호에 대하여 의사계조 처리를 실시하는, 데이터신호선의 수보다도 적은 m단의 의사계조 처리수단을 포함하며, 각 의사계조 처리수단은, 데이터신호선에 대하여 m 라인마다 의사계조 처리된 영상신호를 출력하는 것을 특징으로 하고 있다.

상기의 구성에 의하면, n개의 데이터신호선을 구동하는 데이터신호선 구동회로를 화소어레이와 동일기판상에 형성하는 화상표시패널에 있어서, 의사계조 처리수단을 데이터신호선의 개수(n개)보다도 적은 m단으로 하여, 복수의 다른 데이터신호선에 출력되는 영상신호에 대하여 의사 계조 처리수단을 공통화함으로써, 데이터신호선 구동회로의 구성을 간략화할 수 있어, 구동회로 일체형의 화상표시패널에 적용이 가능한 간단한 회로구성으로서 다계조 표시가 가능해진다.

또한, 의사계조 처리수단에 있어서 1라인분의 영상신호에 대한 의사계조 처리시간은, 1라인분의 영상신호의 입력에 대한 시간보다도 긴 것이 보통이지만, 데이터신호선에 대하여 m 라인마다 의사계조 처리된 영상신호를 출력함으로써, 각 의사계조 처리수단에서는, 1라인분의 영상신호의 의사계조 처리에 있어서, 영상신호의 입력주기의 m 배의 시간을 처리시간으로 확보할 수 있다.

또한, 상기 화상표시패널에서는, 제1 구성으로서, 상기 데이터신호선 구동회로는, 제1 시프트 레지스터의 출력에 동기하여, 순차 영상신호를 취입하는 m 단의 제1 래치수단, 상기 래치회로에서 취입된 영상신호를 병렬화하는 m 단의 병렬화수단, 및 상기 의사계조 처리수단에 의해 의사계조 처리가 실시된 영상신호를, 제2 시프트 레지스터의 출력에 동기하여, 순차 취입하는 n 단의 제2 래치수단을 포함하고, 상기 각 의사계조 처리수단은, 상기 병렬화수단에 의해 병렬화된 영상신호에 대하여 의사계조 처리를 실시함과 동시에, 상기 각 의사계조 처리수단에 의해 의사계조 처리가 실시된 영상신호는, 상기 제1 시프트 레지스터보다도 동작주파수가 작은 제2 시프트 레지스터의 출력에 동기하여, 상기 제2 래치수단에 대하여, m 라인분의 영상신호마다 일괄적으로 취입된 후, 각 데이터신호선에 송출되는 구성으로 할 수 있다.

상기 제1 구성에 의하면, 제2 시프트 레지스터의 각 단이, 복수의 데이터신호선(m 개)에 대응하고 있기 때문에, 제2 시프트 레지스터의 단 수를 데이터신호선의 개수(n 개)의 1/m으로 할 수 있어, 구동회로의 규모를 작게 하는 것이 가능해진다. 또한, 제2 시프트 레지스터의 주파수가 제1 시프트 레지스터의 주파수의 1/m이 되기 때문에, 제2 래치수단으로 데이터신호선에 데이터를 송출하는 시간을 길게 취할 수 있다.

또한, 상기 화상표시패널에서, 제2 구성으로서, 상기 데이터신호선 구동회로는, 제1 시프트 레지스터의 출력에 동기하여, 순차 영상신호를 취입하는 m 단의 제1 래치수단, 및 상기 의사계조 처리수단에 의해 의사계조 처리가 실시된 영상신호를, 제2 시프트 레지스터의 출력에 동기하여, 순차 취입하는 n 단의 제2 래치수단을 포함하고, 상기 각 의사계조 처리수단은, 상기 제1 래치수단으로부터 상기 제1 시프트 레지스터의 출력과 동일한 주기로 영상신호를 취입하여, 상기 영상신호에 대하여 의사계조 처리를 실시함과 동시에, 상기 각 의사계조 처리수단에 의해 의사계조 처리가 실시된 영상신호는, 상기 제1 시프트 레지스터와 동일한 동작주파수에서 동작하는 제2 시프트 레지스터의 출력에 동기하여, 상기 제2 래치수단에 대하여, 1라인분의 영상신호마다 취입된 후, 각 데이터신호선에 송출되는 구성으로 할 수 있다.

상기 제2 구성에 의하면, 제2 시프트 레지스터로부터의 복수의 출력신호의 합을 이용함으로써, 제2 래치수단으로 데이터신호선에 데이터를 송출하는 시간을 길게 취할 수 있다. 또한, 이 구성에서는, 제2 시프트 레지스터를 제어하는 클록신호로서, 제1 시프트 레지스터를 제어하는 클록신호와 동일한 신호를 사용할 수 있기 때문에, 새로운 신호를 생성하는 회로가 불필요해진다. 또한, 데이터신호선으로의 데이터 송출이 연속적으로 행하여지기 때문에, 복수의 데이터를 일괄적으로 송출하는 경우에 야기되는 블록마다의 경계(표시상의 불량)가 생기기 어려운 메리트가 있다.

또한, 상기 제1 구성의 화상표시패널에서, 상기 제1 시프트 레지스터의 동작주파수는, 제2 시프트 레지스터의 동작주파수의 정수배인 것이 바람직하다.

상기 구성에 의하면, 제1 시프트 레지스터의 동작주파수를 주는 클록신호와, 제2 시프트 레지스터의 동작주파수를 주는 클록신호와의 타이밍 관계가 단순하게 되어, 데이터신호선 구동회로 전체의 구성이 간단해진다.

또한, 상기 제1 구성의 화상표시패널에서, 상기 제2 시프트 레지스터를 구동시키는 클록신호는, 제1 시프트 레지스터의 최종단으로부터의 출력신호로부터 생성되는 구성으로 하는 것이 바람직하다.

상기 구성에 의하면, 제2 시프트 레지스터를 구동하기 위한 클록신호를, 데이터신호선 구동회로의 외부로부터 별도로 입력할 필요가 없게 되어, 데이터신호선 구동회로 전체의 구성이 간단해진다.

또한, 상기 화상표시패널에서는, 상기 의사계조 처리수단에 의해 의사계조 처리가 실시된 디지털 영상신호를, 아날로그 영상신호로 변환하는 디지털/아날로그 변환수단을 포함하고, 상기 디지털/아날로그 변환수단에 의한 변환처리가, 상기 제2 래치수단에 의한 래치 후에 행해지는 구성으로 할 수 있다.

상기 구성에 의하면, 디지털/아날로그 변환수단에 의한 영상신호의 변환처리가, 상기 제2 래치수단에 의한 래치 후에 행해지기 때문에, 상기 영상신호는, 데이터신호선으로의 출력 직전까지 디지털 신호로서 취급된다. 이것 때문에, 상기 영상신호가 잡음이나 미묘한 타이밍 어긋남의 영향을 받는 일 없이, 고화질의 표시를 얻을 수 있다.

또한, 상기 화상표시패널에서는, 상기 의사계조 처리수단에 의해 의사계조 처리가 실시된 디지털 영상신호를, 아날로그 영상신호로 변환하는 디지털/아날로그 변환수단을 포함하고, 상기 디지털/아날로그 변환수단에 의한 변환처리가, 의사계조 처리수단에 의한 의사계조 처리 후, 또한 상기 제2 래치수단에 의한 래치 전에 행해지는 구성으로 할 수 있다.

상기 구성에 의하면, 디지털/아날로그 변환수단에 의한 영상신호의 변환처리가, 의사계조 처리수단에 의한 의사계조 처리 후, 또한 상기 제2 래치수단에 의한래치 전에 행해지기 때문에, 디지털/아날로그 변환수단의 수를 의사계조 처리수단과 동일한 m 단으로 할 수 있어, 데이터신호선 구동회로의 구성을 간략화할 수 있다. 또한, 디지털/아날로그 변환수단의 회로구성은, 시프트 레지스터, 인버터나 NAND 등의 간단한 게이트, 및 아날로그 스위치로 구성할 수 있어, 매우 단순하고 콤팩트하게 형성할 수 있다.

또한, 상기 화상표시패널에서, 상기 의사계조 처리수단은, 일정 주기로 반복되는 고정패턴데이터의 신호를 영상신호에 가산함으로써 중첩하는 처리, 및 중첩된 영상신호의 하위비트를 절사하는 처리를 행하는 구성으로 할 수 있다.

상기 구성에 의하면, 영상신호에 중첩되는 신호로서 일정 주기로 반복되는 고정패턴데이터의 신호를 사용함으로써, 고정패턴데이터를 기억하는 기억수단의 용량을 억제할 수 있다. 또한, 복잡한 연산처리를 필요로 하지 않고, 매우 간단하게 의사계조 처리를 실현할 수 있기 때문에, 구동회로 일체형의 화상표시장치로의 적용이 용이해진다.

또한, 상기 화상표시패널에서, 상기 고정패턴데이터는, 데이터신호선의 배열방향에서의 폭이, m의 정수배의 라인수에 상당하는 구성으로 할 수 있다.

상기 구성에 의하면, 상기 고정패턴데이터의 반복 주기가 의사계조 처리수단의 처리주기(데이터신호선의 m 라인)의 정수배의 관계로 되기 때문에, 각 의사계조 처리수단은 일부의 고정패턴데이터만을 포함하면 좋고, 고정패턴데이터를 저장하는 기억수단의 용량을 적게 할 수 있다.

또한, 상기 화상표시패널에서, 상기 의사계조 처리수단은, 상기 고정패턴데이터를 저장하는 기억수단을 포함하고, 각 의사계조 처리수단내의 기억수단(예컨대, ROM)은, 각 의사계조 처리수단에 대응하는 데이터신호선용의 고정패턴데이터만을 저장하고 있는 구성으로 할 수 있다.

상기 구성에 의하면, 각 의사계조 처리수단에 내장해야 할 기억수단의 데이터량을 최소화할 수 있고, 또한, 기억수단으로부터의 고정패턴데이터의 독출을 관리하는 메모리 제어회로의 구조나 구동방법도 단순화된다.

또한, 상기 화상표시패널에서, 상기 의사계조 처리수단은, 상기 고정패턴데이터의 수직방향의 주기마다, 영상신호에 중첩되는 고정패턴데이터의 수평방향의 위치를 일정량만큼 시프트시키는 구성으로 할 수 있다.

상기 구성에 의하면, 영상신호에 중첩되는 고정패턴데이터의 신호에 의한 블록 모양의 의사 패턴이 인식하기 어렵게 되므로, 표시품위를 향상시킬 수 있다.

또한, 상기 화상표시패널에서, 상기 의사계조 처리수단은, 일정한 프레임주기마다, 영상신호에 중첩되는 고정패턴데이터의 수평방향의 위치를 일정량만큼 시프트시키는 구성으로 할 수 있다.

또한, 고정패턴데이터를 시프트시키는 주기에 관해서는, 1 프레임기간마다로 하는 경우가, 동일한 고정 패턴의 연속이 가장 짧아, 블록 모양의 의사 패턴을 인식하기 어렵게 하기 위해서는 가장 효과가 높다. 단지, 고정패턴데이터를 시프트시키는 주기를 2 프레임기간마다로 한 경우에는, 의사패턴을 인식하기 어렵게 하여표시품위를 향상시키는 동시에, 액정의 교류구동에 대응하여, 액정에 인가되는 전압의 DC 성분이 상쇄되기 때문에, 액정재료의 열화가 억제되어, 표시장치의 신뢰성 향상에 효과적이다.

또한, 상기 화상표시패널에서, 상기 의사계조 처리회로는, 상기 고정패턴데이터의 수직방향의 주기마다, 또는 일정한 프레임주기마다, 영상신호에 중첩되는 고정패턴데이터의 수평방향의 위치를 1/k(k는 2이상의 정수) 주기분만큼 시프트시키는 구성으로 할 수 있다.

상기 구성에 의하면, 영상신호에 중첩되는 고정패턴데이터의 독출 타이밍의 제어(독출된 개시 어드레스의 절환)가 간단히 되기 때문에, 의사계조 처리수단의 구성이 간단해진다.

또한, 상기 화상표시패널에서, 상기 의사계조 처리수단은, 일정한 프레임주기마다, 영상신호에 중첩되는 고정패턴데이터를 변화시키는 구성으로 할 수 있다.

상기 구성에 의하면, 영상신호에 중첩되는 고정패턴데이터를 수평방향으로 시프트시키는 경우에는, 블록 모양의 의사패턴의 이동이 인식될 가능성이 있지만, 프레임마다 전혀 다른 고정패턴데이터를 사용함으로써, 블록 모양의 의사 패턴이 더욱 인식되기 어렵기 때문에, 표시품위를 보다 한층 향상시킬 수 있다.

물론, 고정패턴데이터를 시프트시키는 주기에 관해서, 1 프레임기간마다로 하는 경우에는 블록 모양의 의사 패턴을 인식하기 어렵게 하는 데에 있어서 가장 효과가 높고, 2 프레임기간마다로 하는 경우에는, 표시품위의 향상과 표시장치의 신뢰성 향상을 동시에 도모할 수 있다.

또한, 상기 화상표시패널에서, 상기 의사계조 처리수단은, 영상신호에 중첩되는 고정패턴데이터로서, 일정한 프레임주기마다, 동일한 고정패턴데이터를 반복하는 구성으로 할 수 있다.

상기 구성에 의하면, 고정패턴데이터의 종류를 제한할 수 있어, 고정패턴데이터를 저장하는 기억수단의 용량을 적게 할 수 있다.

또한, 상기 화상표시패널에서, 상기 디지털/아날로그 변환수단은, 의사계조 처리가 실시된 영상신호에 따라, 복수의 기준전압원 중 1개를 선택하는 구성으로 할 수 있다.

상기 구성에 의하면, 복수의 기준전압원 중 1개를 선택하는 선택형의 디지털 구동방식을 디지털/아날로그 변환수단에 채용함으로써, 단순한 구성으로 다계조 표시를 실현할 수 있다.

또한, 각 데이터신호선마다 앰프나 R-DAC, C-DAC를 내장하고 있지 않기 때문에, 특성 불균형에 의한 수직방향의 표시 얼룩의 발생을 회피할 수 있다. 또한, 정상전류가 흐르는 회로를 채용하지 않고 있기 때문에, 소비전력도 저감된다.

또한, 상기 화상표시패널에서, 상기 복수의 기준전압원은, 외부로부터 입력되는 보다 소수의 기준전압원에 의해, 상기 기판상에 생성되는 구성으로 할 수 있다.

상기 구성에 의하면, 외부 기준전압원의 수를 감소시킬 수 있기 때문에, 데이터신호선 구동회로 전체의 구성을 간략화할 수 있다. 또한, 데이터신호선마다가 아닌, 데이터신호선 구동회로 전체에 대하여, 1개의 기준전압원 생성회로를 포함함으로써, 특성 불균형에 의한 세로 줄무늬 모양의 표시불량을 억제할 수 있다.

또한, 상기 화상표시패널에서, 상기 의사계조 처리수단에서의 의사계조 처리의 동작 및 비동작은, 외부로부터 입력되는 제어신호에 의해 절환되는 구성으로 할 수 있다.

상기 구성에 의하면, 표시계조가 적은 화상표시의 경우(의사계조 처리에 의한 효과가 얻어지지 않는 경우)에는, 의사계조 처리회로를 동작시키지 않도록 할 수 있어, 보다 저소비전력의 화상표시를 실현할 수 있다.

상기 구성에 의하면, 의사계조 처리수단의 동작을 외부로부터 제어함으로써, 표시화상의 종류나 사용환경, 사용자의 의도에 따라, 표시품위(표시계조)와 소비전력에 관해 선택할 수 있다.

또한, 상기 화상표시패널에서, 상기 의사계조 처리수단에서의 의사계조 처리의 동작 및 비동작은, 입력되는 디지털 영상신호의 비트수에 따라 절환되는 구성으로 할 수 있다.

상기 구성에 의하면, 의사계조 처리수단의 동작을 디지털 영상신호로 제어함으로써, 표시화상의 종류(계조수)에 따라, 표시품위(표시계조)와 소비전력에 관해, 자동적으로 최적의 구동방법을 취할 수 있다.

또한, 상기 화상표시패널에서는, 상기 데이터신호선 구동회로를 구성하는 능동소자가, 다결정실리콘 박막트랜지스터에 의해 형성되는 구성으로 할 수 있다.

상기 구성에 의하면, 표시를 하기 위한 화소, 및 화소를 구동하기 위한 데이터신호선 구동회로를, 동일 기판상에 동일 공정으로 제조할 수 있기 때문에, 제조비용이나 설치비용의 저감과, 설치양품율의 상승을 기대할 수 있다.

또한, 이와 같이 다결정실리콘박막을 사용하여 트랜지스터를 형성하면, 종래의 화상표시장치에 사용되고 있는 비정질실리콘 박막트랜지스터와 비교하여, 매우 구동력이 높은 특성이 얻어지기 때문에, 상기 효과에 가하여, 화소 및 데이터신호선 구동회로를, 용이하게 동일 기판상에 형성할 수 있다.

또한, 다결정실리콘 박막트랜지스터는, 단결정실리콘 트랜지스터와 비교하여, 불균형이 크고, 또한 경과시 변화도 크기 때문에, 이것을 사용하여 데이터신호선 구동회로를 구성한 경우, 앰프나 R-DAC, C-DAC에서는 그 정밀도가 저하되거나, 점유면적이 크게 되지만, 본 발명과 같은 구성으로 함으로써 표시품위 향상효과가 매우 커진다.

또한, 상기 화상표시패널에서, 상기 다결정실리콘 박막트랜지스터는, 600℃ 이하의 제조온도에서, 유리상에 형성되는 구성으로 할 수 있다.

상기 구성에 의하면, 600℃ 이하의 프로세스 온도에서, 다결정실리콘 박막트랜지스터를 형성하는 경우에는, 왜곡점 온도는 낮지만 염가로 또한 대형화가 용이한 유리를 기판으로서 사용할 수 있기 때문에, 대형 화상표시장치를 저비용으로 제조하는 것이 가능해진다.

발명의 상세한 설명에서 나타낸 구체적인 예 또는 실시예는, 어디까지나 본발명의 기술 내용을 상세하게 하는 것이며, 이와 같은 구체예에 한정하여 협의로 해석할 것이 아니라, 본 발명의 정신과 다음에 기재된 특허청구의 범위내에서, 여러 가지로 변경하여 실시할 수 있다.

Claims

화상을 표시하는 복수의 화소로 이루어진 화소어레이, 및 상기 화소어레이에 영상신호를 공급하는 데이터신호선 구동회로를, 동일 기판상에 갖는 화상표시패널로서,

상기 데이터신호선 구동회로는, 입력되는 영상신호에 의사계조처리를 행하는 m단의 의사계조처리수단과 의사계조처리가 실시된 영상신호를 n개의 데이터 신호선에 출력하는 n단의 출력수단을 구비하여, 화소어레이상의 화소에 영상신호를 송출하는 n 개의 데이터신호선을 구동함과 동시에, 각 데이터신호선에 송출되는 영상신호에 대하여 의사계조 처리를 실시하며,

여기서, m은 데이터 신호선의 개수 n보다 작고, 상기 각 의사계조 처리수단은 데이터신호선에 대하여 m 라인마다 의사계조 처리된 영상신호를 출력하는 화상표시패널.
제 1 항에 있어서, 상기 데이터신호선 구동회로는, 제1 시프트 레지스터의 출력에 동기하여, 순차 영상신호를 취입하는 m 단의 제1 래치수단,

상기 제1 래치수단에서 취입된 영상신호를 병렬화하는 m 단의 병렬화수단, 및

상기 의사계조 처리수단에 의해 의사계조 처리가 실시된 영상신호를, 제2 시프트 레지스터의 출력에 동기하여, 순차 취입하는 n 단의 제2 래치수단을 포함하고,

상기 각 의사계조 처리수단은, 상기 병렬화수단에 의해 병렬화된 영상신호에대하여 의사계조 처리를 실시함과 동시에,

상기 각 의사계조 처리수단에 의해 의사계조 처리가 실시된 영상신호는, 상기 제1 시프트 레지스터보다도 동작주파수가 작은 제2 시프트 레지스터의 출력에 동기하여, 상기 제2 래치수단에 대하여, m 라인분의 영상신호마다 일괄적으로 취입된 후, 각 데이터신호선에 송출되는 화상표시패널.
제 1 항에 있어서, 상기 데이터신호선 구동회로는, 제1 시프트 레지스터의 출력에 동기하여, 순차 영상신호를 취입하는 m 단의 제1 래치수단, 및

상기 의사계조 처리수단에 의해 의사계조 처리가 실시된 영상신호를, 제2 시프트 레지스터의 출력에 동기하여, 순차 취입하는 n 단의 제2 래치수단을 포함하고,

상기 각 의사계조 처리수단은, 상기 제1 래치수단으로부터 상기 제1 시프트 레지스터의 출력과 동일한 주기로 영상신호를 취입하여, 상기 영상신호에 대하여 의사계조 처리를 실시함과 동시에,

상기 각 의사계조 처리수단에 의해 의사계조 처리가 실시된 영상신호는, 상기 제1 시프트 레지스터와 동일한 동작주파수에서 동작하는 제2 시프트 레지스터의 출력에 동기하여, 상기 제2 래치수단에 대하여, 1라인분의 영상신호마다 취입된 후, 각 데이터신호선에 송출되는 화상표시패널.
제 2 항에 있어서, 상기 제1 시프트 레지스터의 동작주파수는, 제2 시프트레지스터의 동작주파수의 정수배인 화상표시패널.
제 4 항에 있어서, 상기 제2 시프트 레지스터를 구동시키는 클록신호는, 제1 시프트 레지스터의 최종단으로부터의 출력신호로부터 생성되는 화상표시패널.
제 2 항에 있어서, 상기 의사계조 처리수단에 의해 의사계조 처리가 실시된 디지털 영상신호를, 아날로그 영상신호로 변환하는 디지털/아날로그 변환수단을 포함하고,

상기 디지털/아날로그 변환수단에 의한 변환처리가, 상기 제2 래치수단에 의한 래치 후에 행해지는 화상표시패널.
제 3 항에 있어서, 상기 의사계조 처리수단에 의해 의사계조 처리가 실시된 디지털 영상신호를, 아날로그 영상신호로 변환하는 디지털/아날로그 변환수단을 포함하고,

상기 디지털/아날로그 변환수단에 의한 변환처리가, 상기 제2 래치수단에 의한 래치 후에 행해지는 화상표시패널.
제 2 항에 있어서, 상기 의사계조 처리수단에 의해 의사계조 처리가 실시된 디지털 영상신호를, 아날로그 영상신호로 변환하는 디지털/아날로그 변환수단을 포함하고,

상기 디지털/아날로그 변환수단에 의한 변환처리가, 의사계조 처리수단에 의한 의사계조 처리 후, 또한 상기 제2 래치수단에 의한 래치 전에 행해지는 화상표시패널.
제 3 항에 있어서, 상기 의사계조 처리수단에 의해 의사계조 처리가 실시된 디지털 영상신호를, 아날로그 영상신호로 변환하는 디지털/아날로그 변환수단을 포함하고,

상기 디지털/아날로그 변환수단에 의한 변환처리가, 의사계조 처리수단에 의한 의사계조 처리 후, 또한 상기 제2 래치수단에 의한 래치 전에 행해지는 화상표시패널.
제 1 항에 있어서, 상기 의사계조 처리수단은, 일정 주기로 반복되는 고정패턴데이터의 신호를 영상신호에 가산함으로써 중첩하는 처리, 및 중첩된 영상신호의 하위비트를 절사하는 처리를 행하는 화상표시패널.
제 2 항에 있어서, 상기 의사계조 처리수단은, 일정 주기로 반복되는 고정패턴데이터의 신호를 영상신호에 가산함으로써 중첩하는 처리, 및 중첩된 영상신호의 하위비트를 절사하는 처리를 행하는 화상표시패널.
제 3 항에 있어서, 상기 의사계조 처리수단은, 일정 주기로 반복되는 고정패턴데이터의 신호를 영상신호에 가산함으로써 중첩하는 처리, 및 중첩된 영상신호의 하위비트를 절사하는 처리를 행하는 화상표시패널.
제 10 항에 있어서, 상기 고정패턴데이터는, 데이터신호선의 배열방향에서의 폭이, m의 정수배의 라인수에 상당하는 화상표시패널.
제 11 항에 있어서, 상기 고정패턴데이터는, 데이터신호선의 배열방향에서의 폭이, m의 정수배의 라인수에 상당하는 화상표시패널.
제 12 항에 있어서, 상기 고정패턴데이터는, 데이터신호선의 배열방향에서의 폭이, m의 정수배의 라인수에 상당하는 화상표시패널.
제 13 항에 있어서, 상기 의사계조 처리수단은, 상기 고정패턴데이터를 저장하는 기억수단을 포함하고, 각 의사계조 처리수단내의 기억수단은, 각 의사계조 처리수단에 대응하는 데이터신호선용 고정패턴데이터만을 저장하고 있는 화상표시패널.
제 14 항에 있어서, 상기 의사계조 처리수단은, 상기 고정패턴데이터를 저장하는 기억수단을 포함하고, 각 의사계조 처리수단내의 기억수단은, 각 의사계조 처리수단에 대응하는 데이터신호선용 고정패턴데이터만을 저장하고 있는 화상표시패널.
제 15 항에 있어서, 상기 의사계조 처리수단은, 상기 고정패턴데이터를 저장하는 기억수단을 포함하고, 각 의사계조 처리수단내의 기억수단은, 각 의사계조 처리수단에 대응하는 데이터신호선용 고정패턴데이터만을 저장하고 있는 화상표시패널.
제 10 항에 있어서, 상기 의사계조 처리수단은, 상기 고정패턴데이터의 수직방향의 주기마다, 영상신호에 중첩되는 고정패턴데이터의 수평방향의 위치를 일정량만큼 시프트시키는 화상표시패널.
제 11 항에 있어서, 상기 의사계조 처리수단은, 상기 고정패턴데이터의 수직방향의 주기마다, 영상신호에 중첩되는 고정패턴데이터의 수평방향의 위치를 일정량만큼 시프트시키는 화상표시패널.
제 12 항에 있어서, 상기 의사계조 처리수단은, 상기 고정패턴데이터의 수직방향의 주기마다, 영상신호에 중첩되는 고정패턴데이터의 수평방향의 위치를 일정량만큼 시프트시키는 화상표시패널.
제 10 항에 있어서, 상기 의사계조 처리수단은, 일정한 프레임주기마다, 영상신호에 중첩되는 고정패턴데이터의 수평방향의 위치를 일정량만큼 시프트시키는 화상표시패널.
제 11 항에 있어서, 상기 의사계조 처리수단은, 일정한 프레임주기마다, 영상신호에 중첩되는 고정패턴데이터의 수평방향의 위치를 일정량만큼 시프트시키는 화상표시패널.
제 12 항에 있어서, 상기 의사계조 처리수단은, 일정한 프레임주기마다, 영상신호에 중첩되는 고정패턴데이터의 수평방향의 위치를 일정량만큼 시프트시키는 화상표시패널.
제 19 항에 있어서, 상기 의사계조 처리회로는, 상기 고정패턴데이터의 수직방향의 주기마다, 또는 일정한 프레임주기마다, 영상신호에 중첩되는 고정패턴데이터의 수평방향의 위치를 1/k(k는 2이상의 정수) 주기분만큼 시프트시키는 화상표시패널.
제 22 항에 있어서, 상기 의사계조 처리회로는, 상기 고정패턴데이터의 수직방향의 주기마다, 또는 일정한 프레임주기마다, 영상신호에 중첩되는 고정패턴데이터의 수평방향의 위치를 1/k(k는 2이상의 정수) 주기분만큼 시프트시키는 화상표시패널.
제 10 항에 있어서, 상기 의사계조 처리수단은, 일정한 프레임주기마다, 영상신호에 중첩되는 고정패턴데이터를 변화시키는 화상표시패널.
제 11 항에 있어서, 상기 의사계조 처리수단은, 일정한 프레임주기마다, 영상신호에 중첩되는 고정패턴데이터를 변화시키는 화상표시패널.
제 12 항에 있어서, 상기 의사계조 처리수단은, 일정한 프레임주기마다, 영상신호에 중첩되는 고정패턴데이터를 변화시키는 화상표시패널.
제 27 항에 있어서, 상기 의사계조 처리수단은, 영상신호에 중첩되는 고정패턴데이터로서, 일정한 프레임주기마다, 동일한 고정패턴데이터를 반복하는 화상표시패널.
제 28 항에 있어서, 상기 의사계조 처리수단은, 영상신호에 중첩되는 고정패턴데이터로서, 일정한 프레임주기마다, 동일한 고정패턴데이터를 반복하는 화상표시패널.
제 29 항에 있어서, 상기 의사계조 처리수단은, 영상신호에 중첩되는 고정패턴데이터로서, 일정한 프레임주기마다, 동일한 고정패턴데이터를 반복하는 화상표시패널.
제 6 항에 있어서, 상기 디지털/아날로그 변환수단은, 의사계조 처리가 실시된 영상신호에 따라, 복수의 기준전압원 중 1개를 선택하는 화상표시패널.
제 7 항에 있어서, 상기 디지털/아날로그 변환수단은, 의사계조 처리가 실시된 영상신호에 따라, 복수의 기준전압원 중 1개를 선택하는 화상표시패널.
제 8 항에 있어서, 상기 디지털/아날로그 변환수단은, 의사계조 처리가 실시된 영상신호에 따라, 복수의 기준전압원 중 1개를 선택하는 화상표시패널.
제 9 항에 있어서, 상기 디지털/아날로그 변환수단은, 의사계조 처리가 실시된 영상신호에 따라, 복수의 기준전압원 중 1개를 선택하는 화상표시패널.
제 33 항에 있어서, 상기 복수의 기준전압원은, 외부로부터 입력되는 보다 소수의 기준전압원에 의해, 상기 기판상에 생성되는 화상표시패널.
제 34 항에 있어서, 상기 복수의 기준전압원은, 외부로부터 입력되는 보다 소수의 기준전압원에 의해, 상기 기판상에 생성되는 화상표시패널.
제 35 항에 있어서, 상기 복수의 기준전압원은, 외부로부터 입력되는 보다 소수의 기준전압원에 의해, 상기 기판상에 생성되는 화상표시패널.
제 36 항에 있어서, 상기 복수의 기준전압원은, 외부로부터 입력되는 보다 소수의 기준전압원에 의해, 상기 기판상에 생성되는 화상표시패널.
제 1 항에 있어서, 상기 의사계조 처리수단은, 의사계조 처리의 동작 및 비동작을 절환할 수 있게 되어 있는 화상표시패널.
제 2 항에 있어서, 상기 의사계조 처리수단은, 의사계조 처리의 동작 및 비동작을 절환할 수 있게 되어 있는 화상표시패널.
제 3 항에 있어서, 상기 의사계조 처리수단은, 의사계조 처리의 동작 및 비동작을 절환할 수 있게 되어 있는 화상표시패널.
제 41 항에 있어서, 상기 의사계조 처리수단에서의 의사계조 처리의 동작 및 비동작은, 외부로부터 입력되는 제어신호에 의해 절환되는 화상표시패널.
제 42 항에 있어서, 상기 의사계조 처리수단에서의 의사계조 처리의 동작 및 비동작은, 외부로부터 입력되는 제어신호에 의해 절환되는 화상표시패널.
제 43 항에 있어서, 상기 의사계조 처리수단에서의 의사계조 처리의 동작 및 비동작은, 외부로부터 입력되는 제어신호에 의해 절환되는 화상표시패널.
제 41 항에 있어서, 상기 의사계조 처리수단에서의 의사계조 처리의 동작 및 비동작은, 입력되는 디지털 영상신호의 비트수에 따라 절환되는 화상표시패널.
제 42 항에 있어서, 상기 의사계조 처리수단에서의 의사계조 처리의 동작 및 비동작은, 입력되는 디지털 영상신호의 비트수에 따라 절환되는 화상표시패널.
제 43 항에 있어서, 상기 의사계조 처리수단에서의 의사계조 처리의 동작 및 비동작은, 입력되는 디지털 영상신호의 비트수에 따라 절환되는 화상표시패널.
제 1 항에 있어서, 상기 데이터신호선 구동회로를 구성하는 능동소자가, 다결정실리콘 박막트랜지스터에 의해 형성되는 화상표시패널.
제 2 항에 있어서, 상기 데이터신호선 구동회로를 구성하는 능동소자가, 다결정실리콘 박막트랜지스터에 의해 형성되는 화상표시패널.
제 3 항에 있어서, 상기 데이터신호선 구동회로를 구성하는 능동소자가, 다결정실리콘 박막트랜지스터에 의해 형성되는 화상표시패널.
제 50 항에 있어서, 상기 다결정실리콘 박막트랜지스터는, 600℃ 이하의 제조온도에서, 유리상에 형성되는 화상표시패널.
제 51 항에 있어서, 상기 다결정실리콘 박막트랜지스터는, 600℃ 이하의 제조온도에서, 유리상에 형성되는 화상표시패널.
제 52 항에 있어서, 상기 다결정실리콘 박막트랜지스터는, 600℃ 이하의 제조온도에서, 유리상에 형성되는 화상표시패널.
화상을 표시하는 복수의 화소로 이루어진 화소어레이, 및 상기 화소어레이에 영상신호를 공급하는 데이터신호선 구동회로를, 동일한 기판상에 갖는 화상표시패널을 포함한 화상표시장치로서,

상기 화상표시패널은,

상기 데이터신호선 구동회로가, 입력되는 영상신호에 의사계조처리를 행하는 m단의 의사계조처리수단과 의사계조처리가 실시된 영상신호를 n개의 데이터 신호선에 출력하는 n단의 출력수단을 구비하여, 화소어레이상의 화소에 영상신호를 송출하는 n 개의 데이터신호선을 구동함과 동시에, 각 데이터신호선에 송출되는 영상신호에 대하여 의사계조 처리를 실시하며,

여기서, m은 데이터 신호선의 개수 n보다 작고, 상기 각 의사계조 처리수단은 데이터신호선에 대하여 m 라인마다 의사계조 처리된 영상신호를 출력하는 화상표시장치.
제 56 항에 있어서, 상기 데이터신호선 구동회로는, 제1 시프트 레지스터의 출력에 동기하여, 순차 영상신호를 취입하는 m 단의 제1 래치수단,

상기 제1 래치수단에 의해 취입된 영상신호를 병렬화하는 m 단의 병렬화수단, 및

상기 의사계조 처리수단에 의해 의사계조 처리가 실시된 영상신호를, 제2 시프트 레지스터의 출력에 동기하여, 순차 취입하는 n 단의 제2 래치수단을 포함하고,

상기 각 의사계조 처리수단은, 상기 병렬화수단에 의해 병렬화된 영상신호에 대하여 의사계조 처리를 실시함과 동시에,

상기 각 의사계조 처리수단에 의해 의사계조 처리가 실시된 영상신호는, 상기 제1 시프트 레지스터보다도 동작주파수가 작은 제2 시프트 레지스터의 출력에 동기하여, 상기 제2 래치수단에 대하여, m 라인분의 영상신호마다 일괄적으로 취입된 후, 각 데이터신호선에 송출되는 화상표시장치.
제 56 항에 있어서, 상기 데이터신호선 구동회로는, 제1 시프트 레지스터의 출력에 동기하여, 순차 영상신호를 취입하는 m 단의 제1 래치수단, 및

상기 의사계조 처리수단에 의해 의사계조 처리가 실시된 영상신호를, 제2 시프트 레지스터의 출력에 동기하여, 순차 취입하는 n 단의 제2 래치수단을 포함하고,

상기 각 의사계조 처리수단은, 상기 제1 래치수단으로부터 상기 제1 시프트 레지스터의 출력과 동일한 주기로 영상신호를 취입하여, 상기 영상신호에 대하여 의사계조 처리를 실시함과 동시에,

상기 각 의사계조 처리수단에 의해 의사계조 처리가 실시된 영상신호는, 상기 제1 시프트 레지스터와 동일한 동작주파수에서 동작하는 제2 시프트 레지스터의 출력에 동기하여, 상기 제2 래치수단에 대하여, 1라인분의 영상신호마다 취입된 후, 각 데이터신호선에 송출되는 화상표시장치.
화상을 표시하는 복수의 화소로 이루어진 화소어레이, 및 화소어레이상의 화소에 영상신호를 송출하는 n 개의 데이터신호선을 구동하여, 상기 화소어레이에 영상신호를 공급하는 데이터신호선 구동회로를, 동일한 기판상에 갖는 화상표시패널에서 사용되는 화상표시방법으로서,

각 데이터신호선에 송출되는 영상신호에 대하여, 데이터신호선의 m 라인마다 동일한 의사계조 처리수단을 사용하여 의사계조 처리를 실시하는 단계와,

의사계조 처리가 실시된 영상신호를 데이터신호선에 대하여 m 라인마다 출력하는 단계를 구비하고,

여기서 m은 데이터 신호선의 개수 n보다 작은 것을 특징으로 하는 화상표시방법.