JPH11338431A

JPH11338431A - シフトレジスタ回路および画像表示装置

Info

Publication number: JPH11338431A
Application number: JP10144691A
Authority: JP
Inventors: Yasushi Kubota; 靖久保田; Ichiro Shiraki; 一郎白木; Kazuhiro Maeda; 和宏前田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-05-26
Filing date: 1998-05-26
Publication date: 1999-12-10
Anticipated expiration: 2018-05-26
Also published as: JP3345349B2

Abstract

(57)【要約】【課題】クロック信号の遅延およびブロック間での出
力タイミングのずれを抑え、全段に亙って安定した動作
が可能なシフトレジスタ回路５を提供する。上記シフト
レジスタ回路５を画像表示装置に適用し、装置の表示品
位を向上させる。【解決手段】クロックバッファ回路１１・１１が複数
のラッチ回路群（ＢＬＫ１・ＢＬＫ２・…）に対応して
配置される。クロックバッファ回路１１・１１は、入力
されるグローバルクロック信号ＧＣＫ・／ＧＣＫからラ
ッチ回路６に供給するローカルクロック信号ＬＣＫ・／
ＬＣＫを生成する機能を有している。そして、各ラッチ
回路群に対応して設けられるローカルクロック信号線７
・８を、各ラッチ回路群間で相互に接続する。これによ
り、各ラッチ回路群間でクロック信号が互いに平均化さ
れる。また、駆動回路と表示領域とを一体形成した画像
表示装置において、例えばデータ信号線駆動回路を上記
のシフトレジスタ回路５で構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のブロックに
分割されて設けられ、入力されたデジタル信号に基づい
てパルス信号を出力するシフトレジスタ回路に係り、特
に、各ブロックごとに出力信号のタイミングがずれるの
を抑え、安定した出力信号を得ることのできるシフトレ
ジスタ回路およびそれを用いた画像表示装置に関するも
のである。

【０００２】

【従来の技術】従来の液晶表示装置の一つとして、アク
ティブマトリクス駆動方式の液晶表示装置が知られてい
る。この液晶表示装置は、図１０に示すように、画素ア
レイ１と、データ信号線駆動回路（ソースドライバ）５
２と走査信号線駆動回路（ゲートドライバ）５３とから
なっている。画素アレイ１には、互いに交差する多数の
データ信号線ＳＬ₁・ＳＬ₂…および多数の走査信号線
ＧＬ₁・ＧＬ₂…が設けられており、隣接する２つのデ
ータ信号線ＳＬ_i・ＳＬ_i+1（ｉは正数）と、隣接する
２つの走査信号線ＧＬ_j・ＧＬ_j+1（ｊは正数）とで包
囲された部分に、画素（図中、ＰＩＸ）４…がマトリク
ス状に設けられている。

【０００３】データ信号線駆動回路５２は、クロック信
号ＣＫＳ等のタイミング信号に同期して、入力された映
像信号ＤＡＴをサンプリングし、必要に応じて増幅して
各データ信号線ＳＬ_iに書き込むようになっている。一
方、走査信号線駆動回路５３は、クロック信号ＣＫＧ等
のタイミング信号に同期して、走査信号線ＧＬ_jを順次
選択し、画素４内に設けられたトランジスタＳＷ（図１
１参照）の開閉を制御するようになっている。これによ
り、各データ信号線ＳＬ_iに出力された映像信号（デー
タ）は、各画素４に書き込まれると共に保持される。

【０００４】画素４は、図１１に示すように、スイッチ
ング素子である電界効果トランジスタ（以下、単にトラ
ンジスタと称する）ＳＷと、液晶容量Ｃ_Lを含む画素容
量Ｃ_P（必要に応じて補助容量Ｃ_Sが付加される）とに
よって構成される。トランジスタＳＷのドレインおよび
ソースを介して、データ信号線ＳＬ_iと画素容量Ｃ_Pの
一方の電極とが接続されている。トランジスタＳＷのゲ
ートは、走査信号線ＧＬ_jに接続され、画素容量Ｃ_Pの
他方の電極は、全画素に共通の共通電極に接続されてい
る。なお、上記の共通電極は、画素４がそれぞれ有する
図示しない画素電極と液晶層を介して対向するように設
けられている。

【０００５】このような画素４において、各液晶容量Ｃ
_Lに電圧が印加されると、液晶の透過率または反射率が
変調され、画素アレイ１…に映像信号ＤＡＴに応じた画
像が表示される。

【０００６】ところで、映像データをデータ信号線に書
き込む際の、データ信号線ＳＬ_iの駆動方式としては、
点順次駆動方式と線順次駆動方式とがある。以下に、点
順次駆動方式について説明する。

【０００７】図１２は、データ信号線駆動回路５２の構
成例を示している。シフトレジスタ回路（図中ＳＲ）６
１は、バッファ回路６２を介してサンプリング回路６３
に接続されている。バッファ回路６２は、シフトレジス
タ回路６１からの信号を取り込んで、保持・増幅すると
共に、必要に応じて反転信号を生成し、サンプリング回
路６３に出力するものであり、インバータ６２ａ〜６２
ｄで構成されている。また、サンプリング回路６３は、
Ｐチャネル型のトランジスタ６３ａとＮチャネル型のト
ランジスタ６３ｂとが並列に接続されて構成されてい
る。

【０００８】インバータ６２ａ・６２ｂは直列に接続さ
れており、これとインバータ６２ｃとが並列に接続され
ている。そして、シフトレジスタ回路６１からの出力信
号はインバータ６２ｄ・６２ａ・６２ｂを順に介してト
ランジスタ６３ａのゲートに入力されると共に、インバ
ータ６２ｄ・６２ｃを順に介してトランジスタ６３ｂの
ゲートに入力される。

【０００９】点順次駆動方式では、シフトレジスタ回路
６１の各段の出力パルスに同期させてサンプリング回路
６３を開閉することにより、映像信号線に入力された映
像信号ＤＡＴを各データ信号線ＳＬ_iに書き込むように
なっている。

【００１０】なお、シフトレジスタ回路６１の動作周波
数には限界があるため、表示装置の表示容量が非常に大
きい場合に対応できない場合がある。

【００１１】そこで、例えば特開昭６３−１１５１９８
号公報では、分割回路によって内部シフトクロックに同
期して映像データを時分割し、この時分割された映像デ
ータを内部シフトクロックの１周期分取り込み、これら
を内部シフトクロックに同期して同時にパラレルデータ
として出力し、それぞれ対応するサンプルホールド回路
に取り込むようにしている。これにより、シフトレジス
タ回路の動作速度およびサンプルホールド回路のサンプ
リングスイッチの動作速度を、外部シフトクロック周波
数の１／分割数とすることができ、低速のシフトレジス
タ回路を用いても大容量の表示装置に対応可能となって
いる。

【００１２】一方、図１３は、走査信号線駆動回路５３
の構成例を示している。同図に示すように、隣接するシ
フトレジスタ回路６１からの出力信号は、ともにＮＡＮ
Ｄゲート６４に入力され、ここで論理積否定がとられ
る。さらに、ＮＡＮＤゲート６４からの出力信号と外部
からのパルス幅制御信号ＧＰＳとがＮＯＲゲート６５に
入力され、ここで論理和否定がとられる。ＮＯＲゲート
６５からの出力信号は、インバータ６６・６７によって
反転および所望のパルス幅に増幅され、各走査信号線Ｇ
Ｌ_jに出力される。

【００１３】以上で説明したデータ信号線駆動回路５２
および走査信号線駆動回路５３におけるシフトレジスタ
回路６１は、図１４に示すように、クロックドインバー
タ７１・７２とインバータ７３とからなるラッチ回路７
０が、直列かつ多段に接続されることにより構成され
る。

【００１４】なお、図１４は、一方向にのみ走査できる
シフトレジスタ回路６１の構成例であるが、双方向に走
査できるシフトレジスタ回路６１を構成することも可能
である。いずれのシフトレジスタ回路６１もハーフラッ
チ回路で構成され、クロック信号の立ち上がり、およ
び、立ち下がりのいずれか一方でのみ信号をラッチし、
クロック信号の１周期分のパルス幅を出力するようにな
っている。

【００１５】

【発明が解決しようとする課題】ところで、従来では、
図１５に示すように、シフトレジスタ回路６１の各ラッ
チ回路（図中ＬＡＴ）７０へは、外部からのクロック信
号ＣＫ・／ＣＫが直接入力されていた。なお、クロック
信号ＣＫ・／ＣＫは、互いに位相が反転したものであ
り、以下、同様の表記はこれと同内容であることを示
す。

【００１６】ここで、クロック信号ＣＫ・／ＣＫと、ラ
ッチ回路７０から出力される出力パルスＳｋ（ｋは正
数）の波形とを図１６に示す。同図に示すように、クロ
ック信号ＣＫ・／ＣＫは、外部より直接入力されている
ので波形は常に一定であり、また、各出力パルスＳ３〜
Ｓ６の出力タイミングも一定である。

【００１７】一方、近年、機器の低消費電力化や低ＥＭ
Ｉ化（不要輻射対策）のために、入出力インターフェー
スの低電圧化が要求されるようになってきている。特
に、駆動回路一体型の画像表示装置においては、近年、
その駆動回路に、単結晶シリコントランジスタよりも動
作電圧の高い多結晶シリコン薄膜トランジスタが用いら
れており、駆動回路の動作電圧が高くなっている。その
ため、入出力信号の低電圧化を図るためには、駆動回路
側に信号昇圧回路（以下、レベルシフタ回路と称する）
を搭載する必要が出てきている。この場合、図１７に示
すように、入力信号の信号振幅をレベルシフタ回路（図
中ＬＳＦ）７４によって増大させた後、上記信号をバッ
ファ回路（図中ＢＦ１）７５またはバッファ回路（図中
ＢＦ２）７６を介してラッチ回路７０に供給する構成が
とられる。

【００１８】このように、各レベルシフタ回路７４の直
後にのみバッファ回路７５・７６を配置する構成では、
駆動回路全体に亙ってクロック信号を分配するために
は、バッファ回路７５・７６を駆動力の非常に大きなも
ので構成せざるを得ない。この場合、バッファ回路７５
・７６ひいては駆動回路自体が大型化する。

【００１９】さらに、多結晶シリコン薄膜トランジスタ
で構成される駆動力の小さいバッファ回路７５・７６を
用いた場合、クロック配線での信号遅延が大きくなり、
クロック信号と映像信号とのタイミングずれ等によっ
て、表示に悪影響を及ぼす恐れがある。

【００２０】ここで、図１８は、図１７に示すシフトレ
ジスタ回路６１における信号波形の一例を示している。
同図に示すように、バッファ回路７５・７６の駆動力と
クロック信号ＣＫ・／ＣＫの遅延とに起因して、出力パ
ルスＳ３〜Ｓ６の波形はかなり鈍っており、微妙な特性
バラツキによって表示に悪影響を及ぼすことが懸念され
る。

【００２１】これに対して、図１９に示すように、シフ
トレジスタ回路６１を複数のブロック（同図ではＢＬＫ
１〜ＢＬＫ３）に分割し、各ブロック毎にバッファ回路
７７・７８（図中ＣＫＢＦ１・ＣＫＢＦ２）を分散配置
すると共に、各ブロック毎に独立してローカルクロック
信号線を配置することにより、クロック信号線での遅延
を抑える方法が考えられる。しかし、この場合には、バ
ッファ回路７７・７８毎に特性バラツキ（駆動力のバラ
ツキ）があると、ブロック毎にバッファ回路以降のクロ
ック信号（ローカルクロック信号）ＬＣＫ・／ＬＣＫの
タイミングが変わり、ブロックの境界で表示が不連続に
なる等の表示不良を招く恐れがある。

【００２２】ここで、図２０は、図１９に示すシフトレ
ジスタ回路６１における信号波形の一例を示している。
同図に示すように、バッファ回路７７・７８の特性バラ
ツキによって、クロック信号のタイミングがブロック毎
に異なる場合がある。この場合には、シフトレジスタ回
路６１の出力パルスＳも、ブロック間でタイミングがず
れることになる（出力パルスＳ４・Ｓ５参照）。

【００２３】本発明は、上記の問題点を解決するために
なされたもので、その目的は、クロック信号の遅延およ
びブロック間での出力タイミングのずれを抑え、全段に
亙って安定した動作が可能なシフトレジスタ回路、およ
び、当該シフトレジスタ回路を用いて表示品位を向上し
得る画像表示装置を提供することにある。

【００２４】

【課題を解決するための手段】請求項１の発明に係るシ
フトレジスタ回路は、上記の課題を解決するために、ク
ロック信号に同期してパルス信号を伝送する複数のラッ
チ回路と、基準クロック信号線を介して得られる基準ク
ロック信号に基づいてクロック信号を生成すると共に、
生成したクロック信号をクロック信号線を介して各ラッ
チ回路に供給するクロックバッファ回路とを備え、複数
のラッチ回路からなるラッチ回路群が複数構成されてお
り、上記クロックバッファ回路が各ラッチ回路群に対応
して設けられたシフトレジスタ回路であって、上記クロ
ック信号線は、各ラッチ回路群間で相互に接続されてい
ることを特徴としている。

【００２５】上記の構成によれば、各ラッチ回路群に対
応して設けられたクロックバッファ回路が、基準クロッ
ク信号線を介して得られる基準クロック信号に基づいて
クロック信号を生成する。そして、生成されたクロック
信号は、クロックバッファ回路からクロック信号線を介
して各ラッチ回路に供給される。

【００２６】ここで、クロック信号線は、各ラッチ回路
群間で相互に接続されているので、各ラッチ回路群間で
クロック信号が互いに加算され平均化される。これによ
り、各ラッチ回路群毎に、クロックバッファ回路の特性
のバラツキによって生じるクロック信号の遅延および波
形歪みのバラツキが平均化される。

【００２７】したがって、全段に亙ってほぼ同一波形の
クロック信号を得ることができると共に、クロック信号
のタイミングずれ（特に、各ラッチ回路群間の境界にお
けるタイミングずれ）を確実に抑えることができる。そ
の結果、シフトレジスタ回路全段に亙って、一定のタイ
ミングで出力される安定した出力パルスを得ることが可
能となる。

【００２８】請求項２の発明に係るシフトレジスタ回路
は、上記の課題を解決するために、請求項１の構成にお
いて、上記クロック信号線は、互いに位相が逆となるク
ロック信号をそれぞれ伝送する第１および第２の信号線
からなり、上記第１の信号線と上記第２の信号線とは、
入出力の向きが互いに逆向きとなるように、かつ、並列
に配置された２個のインバータ回路で接続されているこ
とを特徴としている。

【００２９】上記の構成によれば、第１および第２の信
号線間に設けられた２個のインバータ回路によって、第
１および第２の信号線間で、２個のクロック信号が常に
互いに逆位相となるように補償し合う。したがって、ク
ロック信号とその反転信号とを確実にかつ常に安定して
得ることができる。

【００３０】請求項３の発明に係るシフトレジスタ回路
は、上記の課題を解決するために、請求項１または２の
構成において、上記クロックバッファ回路は、２個のバ
ッファ回路からなり、上記２個のバッファ回路のうちの
一方が、インバータ回路を兼ねていることを特徴として
いる。

【００３１】上記の構成によれば、例えば各バッファ回
路に一位相の基準クロック信号を供給すれば、各バッフ
ァ回路から互いに逆位相のクロック信号がそれぞれ得ら
れる。したがって、この場合、基準クロック信号線を各
バッファ回路に対応して設けなくても済み、各バッファ
回路に共通して１本だけ設けるようにすることが可能に
なる。このように、基準クロック信号線の本数（入力信
号の数）を削減できるので、装置の小型化および低コス
ト化を図ることができる。

【００３２】請求項４の発明に係るシフトレジスタ回路
は、上記の課題を解決するために、請求項１ないし３の
いずれかの構成に加えて、外部からの入力信号を電圧シ
フトして基準クロック信号線に供給する昇圧手段をさら
に備えていることを特徴としている。

【００３３】上記の構成によれば、昇圧手段を備えてい
るので、入力信号の電圧とシフトレジスタ回路の動作電
圧とが異なる場合にも対応することが可能になる。ま
た、昇圧手段を備えていることで入力信号の低電圧化を
図ることができるので、シフトレジスタ回路全体として
低消費電力化を図ることができる。

【００３４】請求項５の発明に係るシフトレジスタ回路
は、上記の課題を解決するために、請求項４の構成に加
えて、上記昇圧手段からの出力信号に基づいて基準クロ
ック信号線を駆動する駆動バッファ回路をさらに備え、
上記昇圧手段および上記駆動バッファ回路と同一基板上
に形成されていることを特徴としている。

【００３５】上記の構成によれば、基準クロック信号線
は、シフトレジスタ回路と同一基板上の駆動バッファに
よって駆動されるので、各ラッチ回路群ごとに信号遅延
が生じやすくなるが、クロック信号線が各ラッチ回路群
間で相互に接続されている構成（請求項１の構成）によ
り、クロック信号の信号遅延やタイミングずれの発生が
抑えられる。したがって、昇圧手段および駆動バッファ
回路をシフトレジスタ回路と同一基板上に備えた構成で
あっても、シフトレジスタ回路全段に亙って、一定のタ
イミングで安定した出力パルスを確実に得ることができ
る。

【００３６】請求項６の発明に係る画像表示装置は、上
記の課題を解決するために、マトリクス状に配置された
複数の画素と、データ信号線を介して各画素に映像デー
タを供給するデータ信号線駆動回路と、走査信号線を介
して各画素に走査信号を供給する走査信号線駆動回路と
を備えた画像表示装置において、上記データ信号線駆動
回路および上記走査信号線駆動回路の少なくとも一方
が、請求項１ないし５のいずれかに記載のシフトレジス
タ回路を有していることを特徴としている。

【００３７】上記の構成によれば、請求項１ないし５の
いずれかに記載のシフトレジスタ回路を、データ信号線
駆動回路および／または走査信号線駆動回路に適用して
いるので、クロック信号と映像データまたは走査信号と
のタイミングずれを抑えることができる。これにより、
データ信号線駆動回路および／または走査信号線駆動回
路から、一定のタイミングで映像データおよび／または
走査信号を安定して出力させることができ、その結果、
良好な画像を表示させることができる。

【００３８】また、通常、走査信号線駆動回路およびデ
ータ信号線駆動回路は、画像表示装置の辺方向に広く分
散配置されるので、各回路におけるクロック信号線の負
荷が大きくなり、それにより、クロック信号の遅延やタ
イミングずれも大きくなる。したがって、上述のよう
に、タイミングずれを抑える構成のシフトレジスタ回路
を画像表示装置に採用することによるメリットは極めて
大きくなる。

【００３９】請求項７の発明に係る画像表示装置は、上
記の課題を解決するために、請求項６の構成において、
上記データ信号線駆動回路と上記走査信号線駆動回路と
のうち少なくとも一方が、上記画素と同一基板上に形成
されていることを特徴としている。

【００４０】上記の構成によれば、表示を行うための画
素と、画素を駆動するためのデータ信号線駆動回路およ
び走査信号線駆動回路とを、同一基板上に同一工程で製
造することができるので、製造コストや実装コストを低
減することができると共に、実装良品率を向上させるこ
とができる。実装良品率の向上は、装置の信頼性の向上
にもつながる。

【００４１】請求項８の発明に係る画像表示装置は、上
記の課題を解決するために、請求項７の構成において、
上記データ信号線駆動回路、上記走査信号線駆動回路、
および、上記画素は、それぞれ能動素子を有しており、
上記能動素子が、多結晶シリコン薄膜トランジスタであ
ることを特徴としている。

【００４２】上記の構成によれば、データ信号線駆動回
路、走査信号線駆動回路、および、画素が、多結晶シリ
コン薄膜トランジスタからなる共通の能動素子を有して
構成されているので、これらを同一基板上にほぼ同一の
製造工程で容易に得ることができる。

【００４３】また、一般的に、多結晶シリコン薄膜トラ
ンジスタは、単結晶シリコン薄膜トランジスタや非晶質
シリコントランジスタに比べて、特性のバラツキが極め
て大きい。しかし、請求項１ないし５のいずれかに記載
のシフトレジスタ回路を用いていることにより、このよ
うに特性のバラツキが極めて大きい場合でも、タイミン
グずれのない安定した信号を出力することができる。

【００４４】請求項９の発明に係る画像表示装置は、上
記の課題を解決するために、請求項８の構成において、
上記能動素子が、ガラス基板上に６００℃以下のプロセ
スで形成されていることを特徴としている。

【００４５】上記の構成によれば、ガラスの歪み点であ
る６００℃以下のプロセス温度で、多結晶シリコン薄膜
トランジスタを形成するので、安価でかつ大型化の容易
なガラスを基板として用いることができる。その結果、
大型の画像表示装置を低コストで製造することが可能に
なる。

【００４６】

【発明の実施の形態】〔実施の形態１〕本発明の実施の
一形態について、図１ないし図６に基づいて説明すれ
ば、以下の通りである。本実施形態では、図１０で示し
た液晶表示装置（画像表示装置）に適用し得るシフトレ
ジスタ回路について、実施例１〜４として以下に説明す
る。なお、説明の便宜上、各実施例間で共通している部
材には同一の部材番号を付記する。

【００４７】（実施例１）図１に示すように、本実施例
に係るシフトレジスタ回路５は、複数のラッチ回路（ハ
ーフラッチ回路；図中ＬＡＴ）６からなるブロック（ラ
ッチ回路群）を複数個有して構成されている（同図では
一例としてＢＬＫ１〜３のブロックを示している）。な
お、ラッチ回路６の構成は、図１４で示した従来と全く
同じであるので、ここではその説明を省略する。各ラッ
チ回路６には、各ブロックに対応して設けられているク
ロック信号線としての２つのローカルクロック信号線７
・８から、ローカルクロック信号ＬＣＫ・／ＬＣＫがそ
れぞれ入力されている。本実施形態では、上記の２つの
ローカルクロック信号線７・８は、各ブロック間で相互
に接続されている。

【００４８】ローカルクロック信号ＬＣＫは、一方のグ
ローバルクロック信号線９（基準クロック信号線）から
のグローバルクロック信号ＧＣＫがクロックバッファ回
路（図中ＣＫＢＦ）１１を介して供給されるものであ
る。一方、ローカルクロック信号／ＬＣＫは、他方のグ
ローバルクロック信号線１０（基準クロック信号線）か
ら供給されるグローバルクロック信号／ＧＣＫが、上記
とは別に設けられたクロックバッファ回路（図中ＣＫＢ
Ｆ）１１を介して供給されるものである。したがって、
上記２つのクロックバッファ回路１１・１１は、各ブロ
ックに対応して設けられている。

【００４９】上記の構成において、グローバルクロック
信号線９・１０を介して得られるグローバルクロック信
号ＧＣＫ・／ＧＣＫに基づいて、クロックバッファ回路
１１・１１は、それぞれローカルクロック信号ＬＣＫお
よびその反転信号であるローカルクロック信号／ＬＣＫ
を生成し、これをローカルクロック信号線７・８を介し
て各ラッチ回路６に供給する。

【００５０】ラッチ回路６には、スタートパルスＳＰＳ
が、ローカルクロック信号ＣＬＫ・／ＣＬＫに同期して
入力されると共に、順次シフトされる。そして、各ラッ
チ回路６から出力パルスＳｋ（ｋは正数）が出力され
る。

【００５１】ここで、本実施例では、ローカルクロック
信号線７・８をそれぞれ各ブロック間で相互接続してい
ることにより、各ブロックに対応して配置されているク
ロックバッファ回路１１・１１の特性バラツキ（駆動力
バラツキ）によって生ずる、ローカルクロック信号ＬＣ
Ｋ・／ＬＣＫの遅延や波形歪みのバラツキは平均化さ
れ、ローカルクロック信号ＬＣＫ・／ＬＣＫのタイミン
グずれは無くなる。図２は、ローカルクロック信号ＬＣ
Ｋ・／ＬＣＫと、ラッチ回路６からの出力パルスＳｋを
示したものであるが、同図より、ローカルクロック信号
ＬＣＫ・／ＬＣＫの位相が揃い、出力パルスＳ３〜Ｓ６
のタイミングずれが発生していないことが分かる。特
に、ブロック境界でのタイミングずれは見られない。

【００５２】したがって、本実施例のように、ローカル
クロック信号線７・８をそれぞれ各ブロック間で相互接
続してシフトレジスタ回路５を構成することにより、シ
フトレジスタ回路５の全段に亙って、一定のタイミング
で出力パルスを得ることが可能となり、安定な動作が可
能となる。

【００５３】また、グローバルクロック信号線９・１０
に直接接続される負荷としては、グローバルクロック信
号線９・１０自体の負荷と、クロックバッファ回路１１
・１１の入力容量とがあるが、クロックバッファ回路１
１の数はラッチ回路６の数に比べて著しく少なく、クロ
ックバッファ回路１１に関する負荷はほとんど無視でき
る。したがって、本実施形態の構成により、グローバル
クロック信号線９・１０の負荷を軽減することができる
という効果もある。

【００５４】（実施例２）図３は、本実施例に係るシフ
トレジスタ回路５の構成例を示したブロック図である。
本実施例では、図１の構成において、２本のローカルク
ロック信号線７・８（第１の信号線・第２の信号線）
を、入出力が互いに逆の関係にある２個のインバータ回
路（反転回路）１２・１３を並列配置して互いに接続し
た構成となっている。このようなインバータ回路１２・
１３は、各ブロックごとに設けられている。

【００５５】このような構成では、２個のローカルクロ
ック信号ＬＣＫ・／ＬＣＫは、インバータ回路１２・１
３によって常に互いに逆位相となるように補償し合い、
これによって、常に互いに逆位相になるように駆動され
る。したがって、実施例１の構成による効果に加えて、
安定したローカルクロック信号ＬＣＫ・／ＬＣＫを得
て、これらを安定してラッチ回路６に供給することがで
きる。

【００５６】（実施例３）図４は、本実施例に係るシフ
トレジスタ回路５の構成例を示したブロック図である。
本実施例では、図１の構成における２個のクロックバッ
ファ回路１１・１１を、それぞれバッファ回路（図中Ｃ
ＫＢＦ１）１４およびバッファ回路（図中ＣＫＢＦ２）
１５で構成している。ここで、バッファ回路１４は、図
１のクロックバッファ回路１１と同様、単に増幅機能の
みを有しているのに対し、バッファ回路１５は、増幅機
能に加えて反転機能をも有している。また、グローバル
クロック信号線としては、グローバルクロック信号線９
の１本のみ設ける構成であり、グローバルクロック信号
線９が２個のバッファ回路１４・１５に接続されてい
る。

【００５７】つまり、この構成では、グローバルクロッ
ク信号ＧＣＫをバッファ回路１４にて増幅してローカル
クロック信号ＬＣＫを得ていると共に、同じグローバル
クロック信号ＧＣＫをバッファ回路１５にて増幅かつ位
相を反転してローカルクロック信号／ＬＣＫを得てい
る。

【００５８】このように、反転機能をも有するバッファ
回路１５を設けることにより、グローバルクロック信号
ＧＣＫと位相の反転したグローバルクロック信号／ＧＣ
Ｋを供給するグローバルクロック信号線を設けなくても
済み、グローバルクロック信号線の本数を１本とするこ
とができる。これにより、信号線数（或いは、端子数）
を削減して、信号線の占有面積を削減することができ
る。その結果、実施例１の構成による効果に加えて、装
置の小型化および低コスト化を図ることができる。

【００５９】（実施例４）図５は、本実施例に係るシフ
トレジスタ回路５の構成例を示したブロック図である。
本実施例では、図４の構成において、さらに、外部入力
のクロック信号を所望の電圧に昇圧する昇圧手段として
の２個のレベルシフタ回路（図中ＬＳＦ）１６・１６
と、一方のレベルシフタ回路１６からの出力信号を増幅
してグローバルクロック信号線９に供給する駆動バッフ
ァ回路としてのバッファ回路（図中ＢＦ１）１７と、他
方のレベルシフタ回路１６からの出力信号を増幅してラ
ッチ回路６に供給するバッファ回路（図中ＢＦ２）１８
とをそれぞれ設けている。上記の各レベルシフタ回路１
６およびバッファ回路１７・１８は、シフトレジスタ回
路５と同一基板上に形成されている。ここで、レベルシ
フタ回路１６の構成例を図６に示す。

【００６０】図６に示すように、本実施例のレベルシフ
タ回路１６は、Ｐチャネル型のトランジスタ１９・２０
と、Ｎチャネル型のトランジスタ２１・２２とで構成さ
れている。トランジスタ１９・２１、および、トランジ
スタ２０・２２は、それぞれ直列に接続されている。そ
して、トランジスタ２１・２２の各ゲートに、互いに位
相が逆向きの関係にあるクロック信号が外部からそれぞ
れ入力されるようになっている。

【００６１】トランジスタ２１・２２のゲート以外の端
子のうちの一つはともに接地されている。また、トラン
ジスタ２１の残りの端子は、トランジスタ２０のゲート
に接続されている一方、トランジスタ２２の残りの端子
は、トランジスタ１９のゲートに接続されていると共
に、レベルシフタ回路１６自体の出力端子となってい
る。また、トランジスタ１９・２０における残りの端子
には、ともに電源電圧Ｖ_ccが供給されるようになってい
る。

【００６２】このような構成では、入力信号の電圧とシ
フトレジスタ回路５の動作電圧とが異なる場合にも対応
することが可能になり、例えば、５Ｖ振幅の入力信号
で、１５Ｖ駆動のシフトレジスタ回路５を実現すること
が可能となる。

【００６３】特に、入力信号の電圧とシフトレジスタ回
路５の駆動電圧とが異なる場合には、電圧レベルを変換
するレベルシフタ回路１６が必要となり、その後に、負
荷の大きい信号線（グローバルクロック信号線９）を駆
動するために、レベルシフタ回路１６の直後にバッファ
回路１７を配置しなければならない。

【００６４】ここで、従来の技術の欄で説明したよう
に、バッファ回路を一箇所に集中的に配置した場合に
は、回路の巨大化が生じやすい。また、バッファ回路を
ブロックごとに分散配置した場合には、バッファ回路毎
の特性バラツキに起因して、ブロック毎にローカルクロ
ック信号ＬＣＫ・／ＬＣＫの信号遅延やタイミングずれ
が生じやすい。

【００６５】しかし、本実施例では、バッファ回路１７
・１８に加えて、バッファ回路１４・１５をブロック毎
に分散して設けているので、バッファ回路１７・１８を
駆動力の大きいもので構成する必要がなく、上記回路の
巨大化の問題を解消することができる。また、実施例１
〜３と同様、ローカルクロック信号線７・８を、各ブロ
ック間で互いに接続していることにより、バッファ回路
毎の特性バラツキに起因する、ローカルクロック信号Ｌ
ＣＫ・／ＬＣＫの遅延やタイミングずれの発生を抑える
ことができる。

【００６６】したがって、レベルシフタ回路１６および
バッファ回路１７・１８を配置した場合でも、ローカル
クロック信号線７・８を各ブロック間で互いに接続して
いる構成が有効となり、シフトレジスタ回路５の全段に
亙って、一定のタイミングで安定した出力パルスを確実
に得ることができる。

【００６７】また、レベルシフタ回路１６を備えている
ことで入力信号の低電圧化を図ることができるので、シ
フトレジスタ回路５全体として低消費電力化を図ること
ができる。

【００６８】〔実施の形態２〕本発明の実施の他の形態
について、図７ないし図１３に基づいて説明すれば、以
下の通りである。本実施形態では、まず、実施の形態１
で説明した各シフトレジスタ回路５を適用し得る画像表
示装置について、液晶表示装置を例に挙げ、実施例５お
よび６として説明する。

【００６９】（実施例５）本実施例の液晶表示装置は、
図１０に示すように、画素アレイ１と、データ信号線駆
動回路２と、走査信号線駆動回路３とからなっている。
画素アレイ１には、互いに交差する多数のデータ信号線
ＳＬ₁・ＳＬ₂…と多数の走査信号線ＧＬ₁・ＧＬ₂…
とが設けられており、隣接する２つのデータ信号線ＳＬ
_i・ＳＬ_i+1（ｉは正数）と、隣接する２つの走査信号
線ＧＬ_j・ＧＬ_j+1（ｊは正数）とで包囲された部分
に、画素（図中、ＰＩＸ）４…がマトリクス状に設けら
れている。

【００７０】データ信号線駆動回路２は、クロック信号
ＣＫＳ等のタイミング信号に同期して入力された映像信
号ＤＡＴをサンプリングし、必要に応じて増幅して各デ
ータ信号線ＳＬ_iに書き込むようになっている。一方、
走査信号線駆動回路３は、クロック信号ＣＫＧ等のタイ
ミング信号に同期して走査信号線ＧＬ_jを順次選択し、
画素４内に設けられた後述する画素トランジスタＳＷの
開閉を制御するようになっている。これにより、各デー
タ信号線ＳＬ_iに出力された（データ）は、各画素４に
書き込まれると共に保持される。

【００７１】なお、画素４の構成（図１１参照）につい
ては、従来と同じであるのでその説明を省略する。ま
た、画素４のトランジスタＳＷとしては薄膜トランジス
タが用いられ、データ信号線駆動回路２や走査信号線駆
動回路３にも、薄膜トランジスタが用いられている。

【００７２】本実施例の液晶表示装置のデータ信号線駆
動回路２および走査信号線駆動回路３は、図１２中のシ
フトレジスタ回路６１、および／または、図１３中のシ
フトレジスタ回路６１が、上述の実施例１〜４のいずれ
かのシフトレジスタ回路５で構成されたものとなってい
る。

【００７３】実施例１〜４で説明したシフトレジスタ回
路５は、いずれも、ローカルクロック信号ＬＣＫ・／Ｌ
ＣＫの遅延やタイミングずれを抑えることができるの
で、このようなシフトレジスタ回路５をデータ信号線駆
動回路２や走査信号線駆動回路３に適用することによ
り、データ信号線駆動回路２や走査信号線駆動回路３の
全体に亙って、安定して一定のタイミングでシフトレジ
スタ出力信号が出力される。したがって、例えばデータ
信号線駆動回路２内のサンプリング回路での映像信号の
取り込み（サンプリング）にタイミングずれが生じるこ
とがない。その結果、ブロック境界での表示不良（ブロ
ック境界で画像が不連続になる等）が発生しなくなり、
表示品位の向上した液晶表示装置を提供することができ
る。

【００７４】（実施例６）本実施例の液晶表示装置は、
図７に示すように、実施例５の液晶表示装置において、
データ信号線駆動回路２と、走査信号線駆動回路３と、
画素（図中ＰＩＸ）４とが同一基板２３上に構成され
た、いわゆるドライバモノリシック構造を呈するもので
あり、外部コントロール回路２４からの各種信号と、外
部電源回路２５からの駆動電源とによって駆動される。
上記基板２３は、絶縁性を有する例えばガラスで構成さ
れる。

【００７５】外部コントロール回路２４は、データ信号
線駆動回路２に与えるためのタイミング信号、すなわ
ち、クロック信号ＣＫＳ、スタートパルスＳＰＳ、映像
信号ＤＡＴ等を出力するようになっている。また、外部
コントロール回路２４は、走査信号線駆動回路３に与え
るためのタイミング信号、すなわちクロック信号ＣＫ
Ｇ、スタートパルスＳＰＧ、同期信号ＧＰＳ等を出力す
るようになっている。

【００７６】外部電源回路２５は、走査信号線駆動回路
３に与える高電位側の電源電圧Ｖ_GHと低電位側の電源電
圧Ｖ_GLとを出力すると共に、データ信号線駆動回路２に
与える高電位側の電源電圧Ｖ_SHと低電位側の電源電圧Ｖ
_SLとを出力するようになっている。また、外部電源回路
２５は、液晶表示装置の共通電極に与える共通電位ＣＯ
Ｍを出力するようになっている。

【００７７】このように、データ信号線駆動回路２およ
び走査信号線駆動回路３を画素４と同一基板２３上に
（モノリシックに）同一工程で形成することにより、こ
れらを別々に形成して実装する場合よりも、装置の製造
コストや実装コストの低減を図ることができる。また、
これにより、実装良品率を向上させることができるの
で、装置の信頼性を向上させることができる。

【００７８】また、データ信号線駆動回路２および走査
信号線駆動回路３は、画面（表示領域）の辺方向の長さ
とほぼ同じ長さで、上記辺方向に広く分散して配置され
るので、クロック信号線を長く形成する必要がある。こ
の場合、クロック信号線の負荷が大きくなり、クロック
信号の遅延やタイミングずれも大きくなる。また、クロ
ック信号線が極めて長くなると、各駆動回路を構成する
トランジスタ特性のバラツキが大きい場合に、信号遅延
の絶対値も大きくなり、特性バラツキの影響が大きく現
れることになる。

【００７９】しかし、本実施例の液晶表示装置では、信
号遅延や出力パルスのタイミングずれを抑えることがで
きる実施例１〜４のいずれかのシフトレジスタ回路５を
データ信号線駆動回路２および走査信号線駆動回路３に
適用していることにより、たとえトランジスタの特性バ
ラツキが大きく現れるような場合でも、配線遅延等の影
響を回避することができる。

【００８０】ところで、前記の薄膜トランジスタは、図
８に示すような順スタガー（トップゲート）構造を有す
る多結晶シリコン薄膜トランジスタである。この構造に
おいては、例えばガラスからなる基板２３上に汚染防止
用のシリコン酸化膜３１が堆積されており、その上に電
界効果トランジスタが形成されている。

【００８１】上記の薄膜トランジスタは、シリコン酸化
膜３１上に形成されたチャネル領域３２ａ、ソース領域
３２ｂおよびドレイン領域３２ｃからなる多結晶シリコ
ン薄膜３２と、さらにその上に形成されたゲート絶縁膜
３３、ゲート電極３４、層間絶縁膜３５および金属配線
３６・３６により構成されている。

【００８２】上記構成の多結晶シリコン薄膜トランジス
タを用いることによって、実用的な駆動能力を有するデ
ータ信号線駆動回路２および走査信号線駆動回路３を、
画素アレイ１と同一基板上にほぼ同一の製造工程で容易
に形成することができる、また、多結晶シリコン薄膜ト
ランジスタは、単結晶シリコントランジスタ（ＭＯＳト
ランジスタ）に比べて、極めて駆動力の高い特性が得ら
れる反面、特性のバラツキが極めて大きい。しかし、デ
ータ信号線駆動回路２および走査信号線駆動回路３を、
実施例１〜４のシフトレジスタ回路５によって構成して
いることにより、特性のバラツキによって生ずる信号遅
延やタイミングずれを抑えることができるので、装置の
表示品位を確実に向上させることができる。

【００８３】なお、本実施形態では、順スタガー構造の
薄膜トランジスタについて説明したが、これに限定する
ものではない。データ信号線駆動回路２および走査信号
線駆動回路３に適用し得る薄膜トランジスタとしては、
逆スタガー構造等の他の構造のものであってよい。ま
た、単結晶シリコン薄膜トランジスタ、非晶質シリコン
薄膜トランジスタ、または、他の材料からなる薄膜トラ
ンジスタも適用することが可能である。

【００８４】次に、上記多結晶シリコン薄膜トランジス
タの製造方法について、以下に説明する。図９（ａ）な
いし図９（ｋ）は、上記薄膜トランジスタの製造過程に
おける断面図をそれぞれ示している。なお、本実施形態
では、摂氏６００°Ｃ（ガラスの歪み点）以下で多結晶
シリコン薄膜トランジスタを製造している。

【００８５】まず、図９（ａ）に示す基板２３上に、非
晶質シリコン薄膜（ａ−Ｓｉ）３２’を堆積させる（図
９（ｂ））。次いで、その非晶質シリコン薄膜３２’に
エキシマレーザを照射することにより、多結晶シリコン
薄膜３２を形成する（図９（ｃ））。この多結晶シリコ
ン薄膜３２を所望の形状にパターニングし（図９
（ｄ））、その上に二酸化シリコンからなるゲート絶縁
膜３３を形成する（図９（ｅ））。

【００８６】さらに、ゲート絶縁膜３３上にゲート電極
３４をアルミニウム等で形成する（図９（ｆ））。その
後、多結晶シリコン薄膜３２においてソース領域３２ｂ
およびドレイン領域３２ｃとなるべき部分に不純物（ｎ
型領域には燐、ｐ型領域には硼素）を注入する（図９
（ｇ）、図９（ｈ））。ｎ型領域に不純物を注入する際
には、ｐ型領域をレジスト３８でマスクし（図９
（ｇ））、ｐ型領域に不純物を注入する際には、ｎ型領
域をレジスト３８でマスクする（図９（ｈ））。

【００８７】そして、二酸化シリコン、窒化シリコン等
からなる層間絶縁膜３５を堆積させ（図９（ｉ））、層
間絶縁膜３５にコンタクトホール３５ａ…を形成する
（図９（ｊ））。最後に、コンタクトホール３５ａ…に
アルミニウム等の金属配線３６…を形成する（図９
（ｋ））。

【００８８】上記のプロセスにおける最高温度は、ゲー
ト絶縁膜３３を形成するときの６００℃である。したが
って、絶縁性基板としては、耐熱性が極めて高い高価な
石英基板を用いる必要がなくなり、米国コーニング社の
１７３７ガラスのような安価な高耐熱性ガラスを使用す
ることができる。それゆえ、液晶表示装置を安価に提供
することが可能になる。

【００８９】なお、透過型液晶表示装置の場合は、上記
のようにして作製された薄膜トランジスタの上に、さら
に別の層間絶縁膜を介して、透明電極を形成することに
なる。一方、反射型液晶表示装置の場合は、上記薄膜ト
ランジスタの上に別の層間絶縁膜を介して反射電極を形
成することになる。

【００９０】上記のように摂氏６００℃以下での製造プ
ロセスを採用することにより、安価で大面積化が可能な
ガラス基板を用いて多結晶シリコン薄膜トランジスタを
形成することが可能となる。それゆえ、液晶表示装置の
低コスト化および大型化（大面積化）を容易に実現する
ことができる。

【００９１】以上、本発明の実施例について幾つか説明
したが、本発明はこれらの実施例に限定されるものでは
なく、上記実施例の組み合わせによる他の構成について
も、同様に当てはまるものである。

【００９２】

【発明の効果】請求項１の発明に係るシフトレジスタ回
路は、以上のように、クロック信号に同期してパルス信
号を伝送する複数のラッチ回路と、基準クロック信号線
を介して得られる基準クロック信号に基づいてクロック
信号を生成すると共に、生成したクロック信号をクロッ
ク信号線を介して各ラッチ回路に供給するクロックバッ
ファ回路とを備え、複数のラッチ回路からなるラッチ回
路群が複数構成されており、上記クロックバッファ回路
が各ラッチ回路群に対応して設けられたシフトレジスタ
回路であって、上記クロック信号線は、各ラッチ回路群
間で相互に接続されている構成である。

【００９３】それゆえ、クロック信号線は、各ラッチ回
路群間で相互に接続されているので、各ラッチ回路群間
でクロック信号が互いに加算され平均化される。これに
より、各ラッチ回路群毎に、クロックバッファ回路の特
性のバラツキによって生じるクロック信号の遅延および
波形歪みのバラツキが平均化される。

【００９４】したがって、全段に亙ってほぼ同一波形の
クロック信号を得ることができると共に、クロック信号
のタイミングずれ（特に、各ラッチ回路群間の境界にお
けるタイミングずれ）を確実に抑えることができる。そ
の結果、シフトレジスタ回路全段に亙って、一定のタイ
ミングで出力される安定した出力パルスを得ることがで
きるという効果を奏する。

【００９５】請求項２の発明に係るシフトレジスタ回路
は、以上のように、請求項１の構成において、上記クロ
ック信号線は、互いに位相が逆となるクロック信号をそ
れぞれ伝送する第１および第２の信号線からなり、上記
第１の信号線と上記第２の信号線とは、入出力の向きが
互いに逆向きとなるように、かつ、並列に配置された２
個のインバータ回路で接続されている構成である。

【００９６】それゆえ、第１および第２の信号線間に設
けられた２個のインバータ回路によって、第１および第
２の信号線間で、２個のクロック信号が常に互いに逆位
相となるように補償し合う。したがって、請求項１の構
成による効果に加えて、クロック信号とその反転信号と
を確実にかつ常に安定して得ることができるという効果
を奏する。

【００９７】請求項３の発明に係るシフトレジスタ回路
は、以上のように、請求項１または２の構成において、
上記クロックバッファ回路は、２個のバッファ回路から
なり、上記２個のバッファ回路のうちの一方が、インバ
ータ回路を兼ねている構成である。

【００９８】それゆえ、基準クロック信号線を各バッフ
ァ回路に対応して設けなくても済み、各バッファ回路に
共通して１本だけ設けるようにすることが可能になる。
このように、基準クロック信号線の本数（入力信号の
数）を削減できるので、請求項１または２の構成による
効果に加えて、装置の小型化および低コスト化を図るこ
とができるという効果を奏する。

【００９９】請求項４の発明に係るシフトレジスタ回路
は、以上のように、請求項１ないし３のいずれかの構成
に加えて、外部からの入力信号を電圧シフトして基準ク
ロック信号線に供給する昇圧手段をさらに備えている構
成である。

【０１００】それゆえ、請求項１ないし３のいずれかの
構成による効果に加えて、入力信号の電圧とシフトレジ
スタ回路の動作電圧とが異なる場合にも対応することが
できるという効果を奏する。また、昇圧手段を備えてい
ることで入力信号の低電圧化を図ることができるので、
シフトレジスタ回路全体として低消費電力化を図ること
ができるという効果を併せて奏する。

【０１０１】請求項５の発明に係るシフトレジスタ回路
は、以上のように、請求項４の構成に加えて、上記昇圧
手段からの出力信号に基づいて基準クロック信号線を駆
動する駆動バッファ回路をさらに備え、上記昇圧手段お
よび上記駆動バッファ回路と同一基板上に形成されてい
る構成である。

【０１０２】それゆえ、基準クロック信号線は、シフト
レジスタ回路と同一基板上の駆動バッファによって駆動
されるので、各ラッチ回路群ごとに信号遅延が生じやす
くなるが、クロック信号線が各ラッチ回路群間で相互に
接続されている構成（請求項１の構成）により、クロッ
ク信号の信号遅延やタイミングずれの発生が抑えられ
る。したがって、昇圧手段および駆動バッファ回路をシ
フトレジスタ回路と同一基板上に備えた構成であって
も、シフトレジスタ回路全段に亙って、一定のタイミン
グで安定した出力パルスを確実に得ることができるとい
う効果を奏する。

【０１０３】請求項６の発明に係る画像表示装置は、以
上のように、マトリクス状に配置された複数の画素と、
データ信号線を介して各画素に映像データを供給するデ
ータ信号線駆動回路と、走査信号線を介して各画素に走
査信号を供給する走査信号線駆動回路とを備えた画像表
示装置において、上記データ信号線駆動回路および上記
走査信号線駆動回路の少なくとも一方が、請求項１ない
し５のいずれかに記載のシフトレジスタ回路を有してい
る構成である。

【０１０４】それゆえ、請求項１ないし５のいずれかに
記載のシフトレジスタ回路を、データ信号線駆動回路お
よび／または走査信号線駆動回路に適用しているので、
クロック信号と映像データまたは走査信号とのタイミン
グずれを抑えることができる。これにより、データ信号
線駆動回路および／または走査信号線駆動回路から、一
定のタイミングで映像データおよび／または走査信号を
安定して出力させることができ、その結果、良好な画像
を表示させることができるという効果を奏する。

【０１０５】請求項７の発明に係る画像表示装置は、以
上のように、請求項６の構成において、上記データ信号
線駆動回路と上記走査信号線駆動回路とのうち少なくと
も一方が、上記画素と同一基板上に形成されている構成
である。

【０１０６】それゆえ、表示を行うための画素と、画素
を駆動するためのデータ信号線駆動回路および走査信号
線駆動回路とを、同一基板上に同一工程で製造すること
ができるので、請求項６の構成による効果に加えて、製
造コストや実装コストを低減することができると共に、
実装良品率を向上させることができるという効果を奏す
る。また、実装良品率の向上により、装置の信頼性を向
上させることができるという効果を併せて奏する。

【０１０７】請求項８の発明に係る画像表示装置は、以
上のように、請求項７の構成において、上記データ信号
線駆動回路、上記走査信号線駆動回路、および、上記画
素は、それぞれ能動素子を有しており、上記能動素子
が、多結晶シリコン薄膜トランジスタである構成であ
る。

【０１０８】それゆえ、データ信号線駆動回路、走査信
号線駆動回路、および、画素が、多結晶シリコン薄膜ト
ランジスタからなる共通の能動素子を有して構成されて
いるので、請求項７の構成による効果に加えて、これら
を同一基板上にほぼ同一の製造工程で容易に得ることが
できるという効果を奏する。

【０１０９】また、一般的に、多結晶シリコン薄膜トラ
ンジスタは、単結晶シリコン薄膜トランジスタや非晶質
シリコントランジスタに比べて、特性のバラツキが極め
て大きい。しかし、請求項１ないし５のいずれかに記載
のシフトレジスタ回路を用いていることにより、このよ
うに特性のバラツキが極めて大きい場合でも、タイミン
グずれのない安定した信号を出力することができるとい
う効果を併せて奏する。

【０１１０】請求項９の発明に係る画像表示装置は、以
上のように、請求項８の構成において、上記能動素子
が、ガラス基板上に６００℃以下のプロセスで形成され
ている構成である。

【０１１１】それゆえ、ガラスの歪み点である６００℃
以下のプロセス温度で、多結晶シリコン薄膜トランジス
タを形成するので、安価でかつ大型化の容易なガラスを
基板として用いることができる。その結果、請求項８の
構成による効果に加えて、大型の画像表示装置を低コス
トで製造することができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例に係るシフトレジスタ回路の
構成例を示すブロック図である。

【図２】上記シフトレジスタ回路における各信号波形を
示すタイミングチャートである。

【図３】本発明の他の実施例に係るシフトレジスタ回路
の構成例を示すブロック図である。

【図４】本発明のさらに他の実施例に係るシフトレジス
タ回路の構成例を示すブロック図である。

【図５】本発明のさらに他の実施例に係るシフトレジス
タ回路の構成例を示すブロック図である。

【図６】上記シフトレジスタ回路と同一基板で設けられ
るレベルシフタ回路の構成を示す回路図である。

【図７】本発明の一実施例に係る画像表示装置の概略の
構成を示すブロック図である。

【図８】本発明の画像表示装置を構成する多結晶シリコ
ン薄膜トランジスタの断面構造を示す断面図である。

【図９】（ａ）ないし（ｋ）は、上記多結晶シリコン薄
膜トランジスタの製造工程を示す断面図である。

【図１０】本発明の一実施例に係る画像表示装置および
従来の画像表示装置に共通の構成を示すブロック図であ
る。

【図１１】上記画像表示装置を構成する画素の構成を示
す回路図である。

【図１２】上記画像表示装置のデータ信号線駆動回路の
構成を示す回路図である。

【図１３】上記画像表示装置の走査信号線駆動回路の構
成を示す回路図である。

【図１４】上記データ信号線駆動回路および／または走
査信号線駆動回路を構成するシフトレジスタ回路のラッ
チ回路の構成を示す回路図である。

【図１５】従来のシフトレジスタ回路の一構成例を示す
ブロック図である。

【図１６】上記シフトレジスタ回路における各信号波形
を示すタイミングチャートである。

【図１７】上記シフトレジスタ回路の他の構成例を示す
ブロック図である。

【図１８】上記シフトレジスタ回路における各信号波形
を示すタイミングチャートである。

【図１９】上記シフトレジスタ回路のさらに他の構成例
を示すブロック図である。

【図２０】上記シフトレジスタ回路における各信号波形
を示すタイミングチャートである。

【符号の説明】

２データ信号線駆動回路３走査信号線駆動回路４画素５シフトレジスタ回路６ラッチ回路７ローカルクロック信号線（クロック信号
線、第１の信号線）８ローカルクロック信号線（クロック信号
線、第２の信号線）９・１０グローバルクロック信号線（基準クロック
信号線）１１クロックバッファ回路１２・１３インバータ回路１４・１５バッファ回路１６レベルシフタ回路（昇圧手段）１７・１８バッファ回路（駆動バッファ回路）２３基板ＳＷトランジスタＳ１・Ｓ２・… 出力パルス（パルス信号）ＳＬ₁・ＳＬ₂・… データ信号線ＧＬ₁・ＧＬ₂・… 走査信号線ＬＣＫ・／ＬＣＫローカルクロック信号（ク
ロック信号）ＧＣＫ・／ＧＣＫグローバルクロック信号
（基準クロック信号）ＢＬＫ１・ＢＬＫ２・… ブロック（ラッチ回路群）

Claims

【特許請求の範囲】

【請求項１】クロック信号に同期してパルス信号を伝送
する複数のラッチ回路と、基準クロック信号線を介して得られる基準クロック信号
に基づいてクロック信号を生成すると共に、生成したク
ロック信号をクロック信号線を介して各ラッチ回路に供
給するクロックバッファ回路とを備え、複数のラッチ回路からなるラッチ回路群が複数構成され
ており、上記クロックバッファ回路が各ラッチ回路群に
対応して設けられたシフトレジスタ回路であって、上記クロック信号線は、各ラッチ回路群間で相互に接続
されていることを特徴とするシフトレジスタ回路。
【請求項２】上記クロック信号線は、互いに位相が逆と
なるクロック信号をそれぞれ伝送する第１および第２の
信号線からなり、上記第１の信号線と上記第２の信号線とは、入出力の向
きが互いに逆向きとなるように、かつ、並列に配置され
た２個のインバータ回路で接続されていることを特徴と
する請求項１に記載のシフトレジスタ回路。
【請求項３】上記クロックバッファ回路は、２個のバッ
ファ回路からなり、上記２個のバッファ回路のうちの一方が、インバータ回
路を兼ねていることを特徴とする請求項１または２に記
載のシフトレジスタ回路。
【請求項４】外部からの入力信号を電圧シフトして基準
クロック信号線に供給する昇圧手段をさらに備えている
ことを特徴とする請求項１ないし３のいずれかに記載の
シフトレジスタ回路。
【請求項５】上記昇圧手段からの出力信号に基づいて基
準クロック信号線を駆動する駆動バッファ回路をさらに
備え、上記昇圧手段および上記駆動バッファ回路と同一基板上
に形成されていることを特徴とする請求項４に記載のシ
フトレジスタ回路。
【請求項６】マトリクス状に配置された複数の画素と、データ信号線を介して各画素に映像データを供給するデ
ータ信号線駆動回路と、走査信号線を介して各画素に走査信号を供給する走査信
号線駆動回路とを備えた画像表示装置において、上記データ信号線駆動回路および上記走査信号線駆動回
路の少なくとも一方が、請求項１ないし５のいずれかに
記載のシフトレジスタ回路を有していることを特徴とす
る画像表示装置。
【請求項７】上記データ信号線駆動回路と上記走査信号
線駆動回路とのうち少なくとも一方が、上記画素と同一
基板上に形成されていることを特徴とする請求項６に記
載の画像表示装置。
【請求項８】上記データ信号線駆動回路、上記走査信号
線駆動回路、および、上記画素は、それぞれ能動素子を
有しており、上記能動素子が、多結晶シリコン薄膜トランジスタであ
ることを特徴とする請求項７に記載の画像表示装置。
【請求項９】上記能動素子が、ガラス基板上に６００℃
以下のプロセスで形成されていることを特徴とする請求
項８に記載の画像表示装置。