JP2000075842A - 液晶表示装置およびそのデータ線駆動回路 - Google Patents
液晶表示装置およびそのデータ線駆動回路Info
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- JP2000075842A JP2000075842A JP10245953A JP24595398A JP2000075842A JP 2000075842 A JP2000075842 A JP 2000075842A JP 10245953 A JP10245953 A JP 10245953A JP 24595398 A JP24595398 A JP 24595398A JP 2000075842 A JP2000075842 A JP 2000075842A
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Abstract
(57)【要約】
【課題】低消費電力化、並びに高速化を実現できる液晶
表示装置を提供する。 【解決手段】低電源電圧ＶＤＤ１振幅のマスタクロック
信号ＭＣＫを伝搬するマスタクロック信号線ＬＭＣＫ
と、低電源電圧ＶＤＤ１振幅のスタートパルス信号ＳＴ
Ｐを高電源電圧ＶＤＤ２振幅にレベルシフトするレベル
シフタ２１４と、制御端子への信号がハイレベルで供給
されたときに、データ信号線ＬＤＴとラインメモリ２２
の入力端子とを作動的に接続し画像データをサンプリン
グするスイッチ回路２１５−１〜２１５−ｍと、高電源
電圧ＶＤＤ２で動作し、マスタクロック信号ＭＣＫをク
ロック端子ＣＫに受けて高電圧振幅のクロック信号に変
換し、変換後のクロック信号に同期して前段の出力パル
スをラッチして次段に出力し、かつ対応するスイッチ回
路２１５−１〜２１５−ｍの制御端子に出力するフリッ
プフロップ２２０−１〜２２０−ｍとを設ける。
表示装置を提供する。 【解決手段】低電源電圧ＶＤＤ１振幅のマスタクロック
信号ＭＣＫを伝搬するマスタクロック信号線ＬＭＣＫ
と、低電源電圧ＶＤＤ１振幅のスタートパルス信号ＳＴ
Ｐを高電源電圧ＶＤＤ２振幅にレベルシフトするレベル
シフタ２１４と、制御端子への信号がハイレベルで供給
されたときに、データ信号線ＬＤＴとラインメモリ２２
の入力端子とを作動的に接続し画像データをサンプリン
グするスイッチ回路２１５−１〜２１５−ｍと、高電源
電圧ＶＤＤ２で動作し、マスタクロック信号ＭＣＫをク
ロック端子ＣＫに受けて高電圧振幅のクロック信号に変
換し、変換後のクロック信号に同期して前段の出力パル
スをラッチして次段に出力し、かつ対応するスイッチ回
路２１５−１〜２１５−ｍの制御端子に出力するフリッ
プフロップ２２０−１〜２２０−ｍとを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置およ
びそのデータ線駆動回路に関するものである。
びそのデータ線駆動回路に関するものである。
【０００２】
【従来の技術】近年、表示装置として液晶を用いた表示
パネル装置の躍進が著しい。この表示パネル装置は、ビ
デオカムコーダのビューファインダや液晶表示パネル、
自動車用のテレビや、ナビゲーションシステムの表示パ
ネル、ノート型パソコンのディスプレイ等に広く使われ
ている。
パネル装置の躍進が著しい。この表示パネル装置は、ビ
デオカムコーダのビューファインダや液晶表示パネル、
自動車用のテレビや、ナビゲーションシステムの表示パ
ネル、ノート型パソコンのディスプレイ等に広く使われ
ている。
【０００３】また最近では、液晶パネルを用いたリアプ
ロジェクション型のテレビジョン受像機、またＯＨＰを
用いずにパソコンの画面を直接スクリーンに投影するプ
ロジェクタ装置等も普及しつつある。また従来ＣＲＴを
用いていたデスクトップ型のパソコンのディスプレイを
液晶パネルに置き換え、省スペース、省電力を達成しよ
うとする動きもある。
ロジェクション型のテレビジョン受像機、またＯＨＰを
用いずにパソコンの画面を直接スクリーンに投影するプ
ロジェクタ装置等も普及しつつある。また従来ＣＲＴを
用いていたデスクトップ型のパソコンのディスプレイを
液晶パネルに置き換え、省スペース、省電力を達成しよ
うとする動きもある。
【０００４】これらの背景には、液晶パネルの、高精細
度化、高画質化（フルカラー化、高コントラスト化、広
視角化、動画対応、等）と周辺技術（駆動回路／素子技
術、バックライト、その他）の向上がある。それらの技
術の総合的な向上により、液晶表示装置が幅広い応用分
野に使われるようになった。
度化、高画質化（フルカラー化、高コントラスト化、広
視角化、動画対応、等）と周辺技術（駆動回路／素子技
術、バックライト、その他）の向上がある。それらの技
術の総合的な向上により、液晶表示装置が幅広い応用分
野に使われるようになった。
【０００５】ところで、最先端の液晶表示装置における
表示パネルの画質はＣＲＴディスプレイに見劣りしない
ようになりつつあるが、未だ改善されなければならない
部分も多い。その一つに液晶パネルの駆動回路が挙げら
れる。
表示パネルの画質はＣＲＴディスプレイに見劣りしない
ようになりつつあるが、未だ改善されなければならない
部分も多い。その一つに液晶パネルの駆動回路が挙げら
れる。
【０００６】高精細度、高画質の液晶表示パネルの駆動
回路は、非常に大規模で、多数のチップを必要とし、か
つ精度の高い回路が必要とされ、表示画質は表示パネル
のコストを制約する大きな要素のひとつとなっている。
以下、従来の液晶表示パネルの駆動回路について詳細に
説明する。
回路は、非常に大規模で、多数のチップを必要とし、か
つ精度の高い回路が必要とされ、表示画質は表示パネル
のコストを制約する大きな要素のひとつとなっている。
以下、従来の液晶表示パネルの駆動回路について詳細に
説明する。
【０００７】液晶素子には多くの種類が存在するが、フ
ルカラーかつ動画が表示可能なパネルは、ＴＦＴ(Thin
Film Transistor)型と呼ばれ、画素を構成する個々の液
晶素子に、薄膜トランジスタ（ＴＦＴ）を集積する構造
を持つものがほとんどである。
ルカラーかつ動画が表示可能なパネルは、ＴＦＴ(Thin
Film Transistor)型と呼ばれ、画素を構成する個々の液
晶素子に、薄膜トランジスタ（ＴＦＴ）を集積する構造
を持つものがほとんどである。
【０００８】図１２は、ＴＦＴ型液晶表示パネルの画素
を形成するセルの回路的な構造を示す図である。ＴＦＴ
型液晶表示パネルの画素セルは、図１２に示すように、
個々の液晶セルＣＣの一端は対向電極ＥＬに接続されて
いる。この対向電極ＥＬには全画素セル全てが共通に接
続される。他端は個々の画素セル毎に設けられたＴＦＴ
に接続される。ＴＦＴはスイッチとして用いられるた
め、ソース、ドレインの区別は本来無いが、便宜上ここ
では、ソースが液晶セルＣＣに接続されるものとする。
ＴＦＴのゲートはゲート駆動線ＧＬに接続され、その駆
動信号により画素データを書き込むラインが選択され
る。またドレインは選択されたラインの個々の液晶セル
に書き込まれる画素データが供給されるデータ線ＤＬに
接続される。選択されたラインへの書き込み時間が終了
すると、そのラインのＴＦＴはオフするが、画素データ
は液晶セルＣＣやＴＦＴの容量のため、次の書き込みが
行われるまでその電位が保持される。
を形成するセルの回路的な構造を示す図である。ＴＦＴ
型液晶表示パネルの画素セルは、図１２に示すように、
個々の液晶セルＣＣの一端は対向電極ＥＬに接続されて
いる。この対向電極ＥＬには全画素セル全てが共通に接
続される。他端は個々の画素セル毎に設けられたＴＦＴ
に接続される。ＴＦＴはスイッチとして用いられるた
め、ソース、ドレインの区別は本来無いが、便宜上ここ
では、ソースが液晶セルＣＣに接続されるものとする。
ＴＦＴのゲートはゲート駆動線ＧＬに接続され、その駆
動信号により画素データを書き込むラインが選択され
る。またドレインは選択されたラインの個々の液晶セル
に書き込まれる画素データが供給されるデータ線ＤＬに
接続される。選択されたラインへの書き込み時間が終了
すると、そのラインのＴＦＴはオフするが、画素データ
は液晶セルＣＣやＴＦＴの容量のため、次の書き込みが
行われるまでその電位が保持される。
【０００９】図１２に示したＴＦＴ型液晶表示パネルの
画素セルの構造は、全てのパネルにおいて共通である。
一方、ＴＦＴの構造／製造方法、対向電極の駆動方法、
画素データの駆動方法にはいくつかの種類が存在する。
画素セルの構造は、全てのパネルにおいて共通である。
一方、ＴＦＴの構造／製造方法、対向電極の駆動方法、
画素データの駆動方法にはいくつかの種類が存在する。
【００１０】ＴＦＴの構造／製造方法には、アモルファ
スシリコンを使う方法と、ポリ（多結晶）シリコンを使
う方法に大別される。前者は高温プロセスを必要としな
いので、ガラスを基板とした大型のパネルが作りやす
い。後者は、高温プロセスのため、石英基板が必要で、
これまでは小型のパネルに限定されてきた。最近レーザ
アニール等の技術の進歩により、低温でポリシリコンＴ
ＦＴを形成する技術も開発され、中型パネルもポリシリ
コンＴＦＴ型で製造することができるようになった。ポ
リシリコンＴＦＴ内のキャリアの移動度はアモルファス
シリコンＴＦＴ内に比較し１桁程度大きい。したがって
アモルファスＴＦＴの場合、そのオン抵抗が高く、書き
込み時間をかなり長く取ることが必要であった。それに
対しポリシリコンＴＦＴの場合は書き込み時間がかなり
短くて済む。
スシリコンを使う方法と、ポリ（多結晶）シリコンを使
う方法に大別される。前者は高温プロセスを必要としな
いので、ガラスを基板とした大型のパネルが作りやす
い。後者は、高温プロセスのため、石英基板が必要で、
これまでは小型のパネルに限定されてきた。最近レーザ
アニール等の技術の進歩により、低温でポリシリコンＴ
ＦＴを形成する技術も開発され、中型パネルもポリシリ
コンＴＦＴ型で製造することができるようになった。ポ
リシリコンＴＦＴ内のキャリアの移動度はアモルファス
シリコンＴＦＴ内に比較し１桁程度大きい。したがって
アモルファスＴＦＴの場合、そのオン抵抗が高く、書き
込み時間をかなり長く取ることが必要であった。それに
対しポリシリコンＴＦＴの場合は書き込み時間がかなり
短くて済む。
【００１１】このように、ポリシリコンＴＦＴ型はオン
抵抗が小さいので、書き込み時間を大幅に短くすること
ができることから、たとえばビデオカムコーダのビュー
ファインダ用程度の画素数の少ないパネルでは、ほとん
どの回路を液晶表示パネル上に構築することが可能であ
る。
抵抗が小さいので、書き込み時間を大幅に短くすること
ができることから、たとえばビデオカムコーダのビュー
ファインダ用程度の画素数の少ないパネルでは、ほとん
どの回路を液晶表示パネル上に構築することが可能であ
る。
【００１２】ポリシリコンＴＦＴにより液晶表示パネル
と一体形成された駆動回路では、従来、回路の電源電圧
（１０Ｖ以上の高電圧）と同じ電圧振幅のマスタクロッ
ク信号により同期回路が構築されている。この構成は、
通常の単結晶シリコンのＣＭＯＳデジタル回路と同じで
あり、回路チップ内にはりめぐらされるクロック信号に
より、直接インバータ回路のオン・オフを制御できる利
点がある。
と一体形成された駆動回路では、従来、回路の電源電圧
（１０Ｖ以上の高電圧）と同じ電圧振幅のマスタクロッ
ク信号により同期回路が構築されている。この構成は、
通常の単結晶シリコンのＣＭＯＳデジタル回路と同じで
あり、回路チップ内にはりめぐらされるクロック信号に
より、直接インバータ回路のオン・オフを制御できる利
点がある。
【００１３】図１３は、従来のポリシリコンＴＦＴ型液
晶表示装置の構成例を示す回路図である。この液晶表示
装置は、図１３に示すように、液晶表示パネル部１０、
データ線駆動回路２０、外部コントローラ３０、および
データ信号処理回路４０により構成されている。そし
て、液晶表示パネル部１０およびデータ線駆動回路２０
はポリシリコンＴＦＴ基板上に集積され、外部コントロ
ーラ３０およびデータ信号処理回路４０は単結晶シリコ
ン回路として構成されている。
晶表示装置の構成例を示す回路図である。この液晶表示
装置は、図１３に示すように、液晶表示パネル部１０、
データ線駆動回路２０、外部コントローラ３０、および
データ信号処理回路４０により構成されている。そし
て、液晶表示パネル部１０およびデータ線駆動回路２０
はポリシリコンＴＦＴ基板上に集積され、外部コントロ
ーラ３０およびデータ信号処理回路４０は単結晶シリコ
ン回路として構成されている。
【００１４】液晶表示パネル部１０においては、図１２
に示すように、液晶セルとＴＦＴからなる画素セルＰＸ
Ｃが水平、垂直方向にｍ、ｎ個配置されている。そし
て、画素セルＰＸＣのゲート駆動信号端子Ｇがゲート線
駆動回路１１に接続されている共通のゲート線ＧＬ１〜
ＧＬｎに接続され、データ駆動信号端子Ｓがデータ線駆
動回路２０に接続されている共通のデータ線ＤＬ１〜Ｄ
Ｌｍに接続されている。
に示すように、液晶セルとＴＦＴからなる画素セルＰＸ
Ｃが水平、垂直方向にｍ、ｎ個配置されている。そし
て、画素セルＰＸＣのゲート駆動信号端子Ｇがゲート線
駆動回路１１に接続されている共通のゲート線ＧＬ１〜
ＧＬｎに接続され、データ駆動信号端子Ｓがデータ線駆
動回路２０に接続されている共通のデータ線ＤＬ１〜Ｄ
Ｌｍに接続されている。
【００１５】データ線駆動回路２０は、外部から入力さ
れるデジタル画像データＩＭＤをサンプリングするサン
プリング回路２１、サンプリング回路２１でサンプリン
グされたデータを格納するラインメモリ２２、およびｍ
本の各データ線ＤＬ１〜ＤＬｍに対応して設けられたＤ
ＡＣ（デジタル−アナログ変換回路）２３−１〜２３−
ｍから構成されている。
れるデジタル画像データＩＭＤをサンプリングするサン
プリング回路２１、サンプリング回路２１でサンプリン
グされたデータを格納するラインメモリ２２、およびｍ
本の各データ線ＤＬ１〜ＤＬｍに対応して設けられたＤ
ＡＣ（デジタル−アナログ変換回路）２３−１〜２３−
ｍから構成されている。
【００１６】サンプリング回路２１は、外部コントロー
ラ３０から供給される５Ｖ以下の外部電源電圧ＶＤＤ１
たとえば３Ｖの振幅のマスタクロック信号ＭＣＫを５Ｖ
以上の内部電源電圧ＶＤＤ２たとえば１５Ｖの振幅にレ
ベルシフトするレベルシフタ２１１と、レベルシフタ２
１１の出力信号用のバッファ回路２１２と、クロック入
力端子ＣＫがバッファ回路２１２の出力ラインＬ２１２
に並列に接続され、かつ出力端子Ｑと入力端子Ｄとが縦
続接続されたｍ個のＤ型フリップフロップ２１３−１〜
２１３−ｍと、外部コントローラ３０から供給される５
Ｖ以下の外部電源電圧ＶＤＤ１の振幅のスタートパルス
信号ＳＴＰを５Ｖ以上の内部電源電圧ＶＤＤ２の振幅に
レベルシフトして初段のフリップフロップ２１３−１の
入力端子Ｄに出力するレベルシフタ２１４と、外部のデ
ータ信号処理回路４０によるデジタル画像信号ＩＭＤを
伝搬するデータ信号線ＬＤＴと、データ信号線ＬＤＴと
ラインメモリ２２の入力端子とを各フリップフロップ２
１３−１〜２１３−ｍの出力端子Ｑからの信号がハイレ
ベルのときに接続し、データをサンプリングするスイッ
チ回路２１５−１〜２１５−ｍにより構成されている。
ラ３０から供給される５Ｖ以下の外部電源電圧ＶＤＤ１
たとえば３Ｖの振幅のマスタクロック信号ＭＣＫを５Ｖ
以上の内部電源電圧ＶＤＤ２たとえば１５Ｖの振幅にレ
ベルシフトするレベルシフタ２１１と、レベルシフタ２
１１の出力信号用のバッファ回路２１２と、クロック入
力端子ＣＫがバッファ回路２１２の出力ラインＬ２１２
に並列に接続され、かつ出力端子Ｑと入力端子Ｄとが縦
続接続されたｍ個のＤ型フリップフロップ２１３−１〜
２１３−ｍと、外部コントローラ３０から供給される５
Ｖ以下の外部電源電圧ＶＤＤ１の振幅のスタートパルス
信号ＳＴＰを５Ｖ以上の内部電源電圧ＶＤＤ２の振幅に
レベルシフトして初段のフリップフロップ２１３−１の
入力端子Ｄに出力するレベルシフタ２１４と、外部のデ
ータ信号処理回路４０によるデジタル画像信号ＩＭＤを
伝搬するデータ信号線ＬＤＴと、データ信号線ＬＤＴと
ラインメモリ２２の入力端子とを各フリップフロップ２
１３−１〜２１３−ｍの出力端子Ｑからの信号がハイレ
ベルのときに接続し、データをサンプリングするスイッ
チ回路２１５−１〜２１５−ｍにより構成されている。
【００１７】このような構成において、外部コントロー
ラ３０で発生された３Ｖ振幅のマスタクロック信号ＭＣ
Ｋおよびスタートパルス信号ＳＴＰ、並びにデータ信号
処理回路４０で処理されたデジタル画像データＩＭＤが
データ線駆動回路２０のサンプリング回路２１に供給さ
れる。サンプリング回路２１に供給されたマスタクロッ
ク信号ＭＣＫは、レベルシフタ２１１に１５Ｖ振幅のク
ロック信号に変換され、バッファ回路２１２を介して各
フリップフロップ２１３−１〜２１３−ｍのクロック入
力端子ＣＫに並列的に供給される。また、スタートパル
ス信号ＳＴＰは、レベルシフタ２１４で１５Ｖ振幅のパ
ルス信号に変換され、初段のフリップフロップ２１３−
１の端子Ｄに入力される。
ラ３０で発生された３Ｖ振幅のマスタクロック信号ＭＣ
Ｋおよびスタートパルス信号ＳＴＰ、並びにデータ信号
処理回路４０で処理されたデジタル画像データＩＭＤが
データ線駆動回路２０のサンプリング回路２１に供給さ
れる。サンプリング回路２１に供給されたマスタクロッ
ク信号ＭＣＫは、レベルシフタ２１１に１５Ｖ振幅のク
ロック信号に変換され、バッファ回路２１２を介して各
フリップフロップ２１３−１〜２１３−ｍのクロック入
力端子ＣＫに並列的に供給される。また、スタートパル
ス信号ＳＴＰは、レベルシフタ２１４で１５Ｖ振幅のパ
ルス信号に変換され、初段のフリップフロップ２１３−
１の端子Ｄに入力される。
【００１８】そして、デジタル画像データＩＭＤは、デ
ータ信号線ＬＤＴに伝搬され、マスタクロック信号ＭＣ
Ｋで同期された各フリップフロップ２１３−１〜２１３
−ｍのＱ出力により各スイッチ回路２１５−１〜２１５
−ｍが順次にオン、オフされる。これによりデータ信号
が順次にサンプリングされて、対応するラインメモリ２
２の所定の領域に格納される。ラインメモリ２２に格納
された、画素データは、各データ線に対応して設けられ
たＤＡＣ２３−１〜２３−ｍにそれぞれ供給され、ここ
でアナログ信号に変換されて、各データ線ＤＬ１〜ＤＬ
ｍに供給される。また、ゲート線駆動回路１１において
ライン選択信号が発生されて、所定のゲート線ＧＬ１〜
ＧＬｎに供給され、画像データがｍ個の画素セルに対し
て並列に書き込まれる。
ータ信号線ＬＤＴに伝搬され、マスタクロック信号ＭＣ
Ｋで同期された各フリップフロップ２１３−１〜２１３
−ｍのＱ出力により各スイッチ回路２１５−１〜２１５
−ｍが順次にオン、オフされる。これによりデータ信号
が順次にサンプリングされて、対応するラインメモリ２
２の所定の領域に格納される。ラインメモリ２２に格納
された、画素データは、各データ線に対応して設けられ
たＤＡＣ２３−１〜２３−ｍにそれぞれ供給され、ここ
でアナログ信号に変換されて、各データ線ＤＬ１〜ＤＬ
ｍに供給される。また、ゲート線駆動回路１１において
ライン選択信号が発生されて、所定のゲート線ＧＬ１〜
ＧＬｎに供給され、画像データがｍ個の画素セルに対し
て並列に書き込まれる。
【００１９】
【発明が解決しようとする課題】ところで、上述した従
来の液晶表示装置では、振幅が５Ｖ以下の外部の電源電
圧ＶＤＤ１に依存するマスタクロック信号ＭＣＫの、５
Ｖ以上の高電源電圧ＶＤＤ２で駆動されるデータ線駆動
回路２０のインタフェース部にマスタクロック信号ＭＣ
Ｋ用のレベルシフタ２１１が必要となり、これに伴い、
基板の回路全体に亘って高電圧振幅のクロック信号を供
給するための高電圧クロック用バッファ回路２１２が必
要となる。しかしながら、ポリシリコンＴＦＴでこのバ
ッファ回路２１２を作製すると、遅延時間が大きくな
り、回路の高速動作を困難にする。また、高電圧クロッ
ク用バッファ回路２１２は、ポリシリコンＴＦＴ型液晶
表示装置のうち最大級の電力を消費しており、システム
の低消費電力化に向けて大きな足かせとなっている。さ
らに、高電圧、高速のクロック信号が基板全体に亘って
はりめぐらされていることから、不要輻射の発生のおそ
れがある。以上の課題は、液晶表示装置の大画面化、高
解像度化、および多階調化に伴う回路配線容量の増大と
ともに、深刻なものとなる。
来の液晶表示装置では、振幅が５Ｖ以下の外部の電源電
圧ＶＤＤ１に依存するマスタクロック信号ＭＣＫの、５
Ｖ以上の高電源電圧ＶＤＤ２で駆動されるデータ線駆動
回路２０のインタフェース部にマスタクロック信号ＭＣ
Ｋ用のレベルシフタ２１１が必要となり、これに伴い、
基板の回路全体に亘って高電圧振幅のクロック信号を供
給するための高電圧クロック用バッファ回路２１２が必
要となる。しかしながら、ポリシリコンＴＦＴでこのバ
ッファ回路２１２を作製すると、遅延時間が大きくな
り、回路の高速動作を困難にする。また、高電圧クロッ
ク用バッファ回路２１２は、ポリシリコンＴＦＴ型液晶
表示装置のうち最大級の電力を消費しており、システム
の低消費電力化に向けて大きな足かせとなっている。さ
らに、高電圧、高速のクロック信号が基板全体に亘って
はりめぐらされていることから、不要輻射の発生のおそ
れがある。以上の課題は、液晶表示装置の大画面化、高
解像度化、および多階調化に伴う回路配線容量の増大と
ともに、深刻なものとなる。
【００２０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低消費電力化、並びに高速化を
実現できる液晶表示装置およびそのデータ線駆動回路を
提供することにある。
のであり、その目的は、低消費電力化、並びに高速化を
実現できる液晶表示装置およびそのデータ線駆動回路を
提供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、画像データを受けて、画素セルが接続さ
れた複数のデータ線に、入力データに応じたレベルの信
号出力を行って所定の画素セルへの書き込み行う液晶表
示装置であって、第１の電源電圧に応じた振幅を有する
外部からのマスタクロック信号を伝搬するマスタクロッ
ク信号線と、上記画像データを伝搬する画像データ線
と、上記第１の電源電圧に応じた振幅を有する外部から
のスタートパルス信号を第１の電源電圧より高い第２の
電源電圧に応じた振幅を有するスタートパルス信号に変
換する第１のレベルシフタと、クロック入力端子が上記
マスタクロック信号線に並列に接続され、当該クロック
入力端子に入力された第１の電源電圧に応じた振幅を有
するマスタクロック信号を第２の電源電圧に応じた振幅
を有するクロック信号に変換する第２のレベルシフタを
有し、変換後のクロック信号に同期して上記第１のレベ
ルシフタで変換されたスタートパルス信号を初段から次
段へと順次にシフトする縦続接続された複数のフリップ
フロップと、上記各フリップフロップの出力信号を順次
に受けて上記画像データ線を伝搬する画像データを順次
にサンプリングし、サンプリング後のデータを上記入力
データに応じたレベルの信号として各データ線に供給す
るデータ処理手段とを有するデータ線駆動回路を有す
る。
め、本発明は、画像データを受けて、画素セルが接続さ
れた複数のデータ線に、入力データに応じたレベルの信
号出力を行って所定の画素セルへの書き込み行う液晶表
示装置であって、第１の電源電圧に応じた振幅を有する
外部からのマスタクロック信号を伝搬するマスタクロッ
ク信号線と、上記画像データを伝搬する画像データ線
と、上記第１の電源電圧に応じた振幅を有する外部から
のスタートパルス信号を第１の電源電圧より高い第２の
電源電圧に応じた振幅を有するスタートパルス信号に変
換する第１のレベルシフタと、クロック入力端子が上記
マスタクロック信号線に並列に接続され、当該クロック
入力端子に入力された第１の電源電圧に応じた振幅を有
するマスタクロック信号を第２の電源電圧に応じた振幅
を有するクロック信号に変換する第２のレベルシフタを
有し、変換後のクロック信号に同期して上記第１のレベ
ルシフタで変換されたスタートパルス信号を初段から次
段へと順次にシフトする縦続接続された複数のフリップ
フロップと、上記各フリップフロップの出力信号を順次
に受けて上記画像データ線を伝搬する画像データを順次
にサンプリングし、サンプリング後のデータを上記入力
データに応じたレベルの信号として各データ線に供給す
るデータ処理手段とを有するデータ線駆動回路を有す
る。
【００２２】また、本発明は、画像データを受けて、画
素セルが接続された複数のデータ線に、入力データに応
じたレベルの信号出力を行って所定の画素セルへの書き
込み行う液晶表示装置のデータ線駆動回路であって、第
１の電源電圧に応じた振幅を有する外部からのマスタク
ロック信号を伝搬するマスタクロック信号線と、上記画
像データを伝搬する画像データ線と、上記第１の電源電
圧に応じた振幅を有する外部からのスタートパルス信号
を第１の電源電圧より高い第２の電源電圧に応じた振幅
を有するスタートパルス信号に変換する第１のレベルシ
フタと、クロック入力端子が上記マスタクロック信号線
に並列に接続され、当該クロック入力端子に入力された
第１の電源電圧に応じた振幅を有するマスタクロック信
号を第２の電源電圧に応じた振幅を有するクロック信号
に変換する第２のレベルシフタを有し、変換後のクロッ
ク信号に同期して上記第１のレベルシフタで変換された
スタートパルス信号を初段から次段へと順次にシフトす
る縦続接続された複数のフリップフロップと、上記各フ
リップフロップの出力信号を順次に受けて上記画像デー
タ線を伝搬する画像データを順次にサンプリングし、サ
ンプリング後のデータを上記入力データに応じたレベル
の信号として各データ線に供給するデータ処理手段とを
有する。
素セルが接続された複数のデータ線に、入力データに応
じたレベルの信号出力を行って所定の画素セルへの書き
込み行う液晶表示装置のデータ線駆動回路であって、第
１の電源電圧に応じた振幅を有する外部からのマスタク
ロック信号を伝搬するマスタクロック信号線と、上記画
像データを伝搬する画像データ線と、上記第１の電源電
圧に応じた振幅を有する外部からのスタートパルス信号
を第１の電源電圧より高い第２の電源電圧に応じた振幅
を有するスタートパルス信号に変換する第１のレベルシ
フタと、クロック入力端子が上記マスタクロック信号線
に並列に接続され、当該クロック入力端子に入力された
第１の電源電圧に応じた振幅を有するマスタクロック信
号を第２の電源電圧に応じた振幅を有するクロック信号
に変換する第２のレベルシフタを有し、変換後のクロッ
ク信号に同期して上記第１のレベルシフタで変換された
スタートパルス信号を初段から次段へと順次にシフトす
る縦続接続された複数のフリップフロップと、上記各フ
リップフロップの出力信号を順次に受けて上記画像デー
タ線を伝搬する画像データを順次にサンプリングし、サ
ンプリング後のデータを上記入力データに応じたレベル
の信号として各データ線に供給するデータ処理手段とを
有する。
【００２３】また、本発明では、好適には、上記第２の
レベルシフタをレベル変換が必要な期間のみアクティブ
状態に制御する制御回路を有する。
レベルシフタをレベル変換が必要な期間のみアクティブ
状態に制御する制御回路を有する。
【００２４】また、本発明では、好適には、上記フリッ
プフロップへ入力されるスタートパルス信号と当該フリ
ップフロップの出力信号に基づいて上記第２のレベルシ
フタのアクティブ状態を制御する手段を有する。
プフロップへ入力されるスタートパルス信号と当該フリ
ップフロップの出力信号に基づいて上記第２のレベルシ
フタのアクティブ状態を制御する手段を有する。
【００２５】また、本発明では、上記第２のレベルシフ
タは、ＴＦＴで構成されるソース入力型差動増幅器から
なり、上記第２のレベルシフタからクロック信号線に流
れる電流を必要時以外制限する手段を有する。
タは、ＴＦＴで構成されるソース入力型差動増幅器から
なり、上記第２のレベルシフタからクロック信号線に流
れる電流を必要時以外制限する手段を有する。
【００２６】また、本発明では、上記制御回路の制御出
力を強制的に決定可能な手段を有する。
力を強制的に決定可能な手段を有する。
【００２７】また、本発明では、データ線駆動回路は、
ポリシリコンＴＦＴにより液晶表示部と一体的に形成さ
れている。
ポリシリコンＴＦＴにより液晶表示部と一体的に形成さ
れている。
【００２８】本発明によれば、外部で発生された第１の
電源電圧に応じた振幅のマスタクロック信号およびスタ
ートパルス信号、並びに画像データがデータ線駆動回路
に供給される。データ線駆動回路では、マスタクロック
信号は第１の電源電圧に応じた振幅のままで、マスタク
ロック信号線を伝搬され、各フリップフロップのクロッ
ク入力端子に並列的に供給される。また、スタートパル
ス信号は、第１のレベルシフタで第１の電源電圧より高
い第２の電源電圧に応じた振幅のパルス信号に変換さ
れ、初段のフリップフロップに入力される。各フリップ
フロップでは、第２のレベルシフタにおいて、入力され
た第１の電源電圧に応じた振幅のマスタクロック信号が
第２の電源電圧に応じた振幅のクロック信号に変換され
て、変換後のクロック信号に同期して第１のレベルシフ
タで変換されたスタートパルス信号が初段から次段へと
順次にシフト転送される。そして、各フリップフロップ
の出力信号はデータ処理手段に順次に入力されて、画像
データ線を伝搬する画像データが順次にサンプリングさ
れ、サンプリング後のデータが入力レベルに応じたレベ
ルの信号として各データ線に供給される。これにより、
画像データが複数個の画素セルに対してに書き込まれ
る。
電源電圧に応じた振幅のマスタクロック信号およびスタ
ートパルス信号、並びに画像データがデータ線駆動回路
に供給される。データ線駆動回路では、マスタクロック
信号は第１の電源電圧に応じた振幅のままで、マスタク
ロック信号線を伝搬され、各フリップフロップのクロッ
ク入力端子に並列的に供給される。また、スタートパル
ス信号は、第１のレベルシフタで第１の電源電圧より高
い第２の電源電圧に応じた振幅のパルス信号に変換さ
れ、初段のフリップフロップに入力される。各フリップ
フロップでは、第２のレベルシフタにおいて、入力され
た第１の電源電圧に応じた振幅のマスタクロック信号が
第２の電源電圧に応じた振幅のクロック信号に変換され
て、変換後のクロック信号に同期して第１のレベルシフ
タで変換されたスタートパルス信号が初段から次段へと
順次にシフト転送される。そして、各フリップフロップ
の出力信号はデータ処理手段に順次に入力されて、画像
データ線を伝搬する画像データが順次にサンプリングさ
れ、サンプリング後のデータが入力レベルに応じたレベ
ルの信号として各データ線に供給される。これにより、
画像データが複数個の画素セルに対してに書き込まれ
る。
【００２９】
【発明の実施の形態】第１実施形態 図１は、本発明に係るポリシリコンＴＦＴ型液晶表示装
置の第１の実施形態を示す回路図であって、従来例を示
す図１３と同一構成部分は同一符号をもって表してい
る。
置の第１の実施形態を示す回路図であって、従来例を示
す図１３と同一構成部分は同一符号をもって表してい
る。
【００３０】すなわち、本液晶表示装置は、図１に示す
ように、液晶表示パネル部１０、データ線駆動回路２０
Ａ、外部コントローラ３０、およびデータ信号処理回路
４０により構成されている。そして、液晶表示パネル部
１０およびデータ線駆動回路２０ＡはポリシリコンＴＦ
Ｔ基板上に集積され、外部コントローラ３０およびデー
タ信号処理回路４０は単結晶シリコン回路として構成さ
れている。
ように、液晶表示パネル部１０、データ線駆動回路２０
Ａ、外部コントローラ３０、およびデータ信号処理回路
４０により構成されている。そして、液晶表示パネル部
１０およびデータ線駆動回路２０ＡはポリシリコンＴＦ
Ｔ基板上に集積され、外部コントローラ３０およびデー
タ信号処理回路４０は単結晶シリコン回路として構成さ
れている。
【００３１】液晶表示パネル部１０においては、図１２
に示すように、液晶セルとＴＦＴからなる画素セルＰＸ
Ｃが水平、垂直方向にｍ、ｎ個配置されている。画素セ
ルＰＸＣの端子ＳおよびＧはそれぞれデータ駆動信号端
子、ゲート駆動信号端子である。同一の水平方向ライン
に配置された画素セルＰＸＣは、ゲート駆動信号端子Ｇ
が共通のゲート線ＧＬ１〜ＧＬｎに接続され、各ゲート
線ＧＬ１〜ＧＬｎはゲート線駆動回路１１に接続されて
いる。また、同一の垂直方向列に配置された画素セルＰ
ＸＣは、データ駆動信号端子Ｓが共通のデータ線ＤＬ１
〜ＤＬｍに接続され、各データ線ＤＬ１〜ＤＬｍはデー
タ線駆動回路２０に接続されている。
に示すように、液晶セルとＴＦＴからなる画素セルＰＸ
Ｃが水平、垂直方向にｍ、ｎ個配置されている。画素セ
ルＰＸＣの端子ＳおよびＧはそれぞれデータ駆動信号端
子、ゲート駆動信号端子である。同一の水平方向ライン
に配置された画素セルＰＸＣは、ゲート駆動信号端子Ｇ
が共通のゲート線ＧＬ１〜ＧＬｎに接続され、各ゲート
線ＧＬ１〜ＧＬｎはゲート線駆動回路１１に接続されて
いる。また、同一の垂直方向列に配置された画素セルＰ
ＸＣは、データ駆動信号端子Ｓが共通のデータ線ＤＬ１
〜ＤＬｍに接続され、各データ線ＤＬ１〜ＤＬｍはデー
タ線駆動回路２０に接続されている。
【００３２】ゲート線駆動回路１１は、基本的にはシフ
トレジスタにより構成され、垂直同期信号ＶＳＹＮＣと
ラインクロックＬＣＬＫより、ライン選択信号を発生す
る。
トレジスタにより構成され、垂直同期信号ＶＳＹＮＣと
ラインクロックＬＣＬＫより、ライン選択信号を発生す
る。
【００３３】データ線駆動回路２０Ａは、シリアル（直
列）データとして供給されるデジタルの画像データＩＭ
Ｄを１ライン分のパラレル（並列）なアナログ信号に変
換する。具体的には、外部から入力されるデジタル画像
データＩＭＤをサンプリングするサンプリング回路２１
Ａ、サンプリング回路２１Ａでサンプリングされたデー
タを格納するラインメモリ２２、およびｍ本の各データ
線ＤＬ１〜ＤＬｍに対応して設けられたＤＡＣ（デジタ
ル−アナログ変換回路）２３−１〜２３−ｍから構成さ
れている。
列）データとして供給されるデジタルの画像データＩＭ
Ｄを１ライン分のパラレル（並列）なアナログ信号に変
換する。具体的には、外部から入力されるデジタル画像
データＩＭＤをサンプリングするサンプリング回路２１
Ａ、サンプリング回路２１Ａでサンプリングされたデー
タを格納するラインメモリ２２、およびｍ本の各データ
線ＤＬ１〜ＤＬｍに対応して設けられたＤＡＣ（デジタ
ル−アナログ変換回路）２３−１〜２３−ｍから構成さ
れている。
【００３４】サンプリング回路２１Ａは、マスタクロッ
ク信号線ＬＭＣＫ、データ信号線ＬＤＴ、レベルシフタ
２１４、スイッチ回路２１５−１〜２１５−ｍ、および
レベルシフト機能付きＤ型フリップフロップ２２０−１
〜２２０−ｍにより構成されている。
ク信号線ＬＭＣＫ、データ信号線ＬＤＴ、レベルシフタ
２１４、スイッチ回路２１５−１〜２１５−ｍ、および
レベルシフト機能付きＤ型フリップフロップ２２０−１
〜２２０−ｍにより構成されている。
【００３５】なお、本実施形態においては、スイッチ回
路２１５−１〜２１５−ｍ、ラインメモリ２２、および
ｍ本の各データ線ＤＬ１〜ＤＬｍに対応して設けられた
ＤＡＣ２３−１〜２３−ｍによりデータ処理手段が構成
される。
路２１５−１〜２１５−ｍ、ラインメモリ２２、および
ｍ本の各データ線ＤＬ１〜ＤＬｍに対応して設けられた
ＤＡＣ２３−１〜２３−ｍによりデータ処理手段が構成
される。
【００３６】マスタクロック信号線ＬＭＣＫは、外部コ
ントローラ３０で生成された５Ｖ以下の外部電源電圧
（第１の電源電圧）ＶＤＤ１、たとえば３Ｖの振幅のマ
スタクロック信号ＭＣＫを伝搬する。
ントローラ３０で生成された５Ｖ以下の外部電源電圧
（第１の電源電圧）ＶＤＤ１、たとえば３Ｖの振幅のマ
スタクロック信号ＭＣＫを伝搬する。
【００３７】データ信号線ＬＤＴは、外部のデータ信号
処理回路４０によるデジタル画像信号ＩＭＤを伝搬す
る。
処理回路４０によるデジタル画像信号ＩＭＤを伝搬す
る。
【００３８】レベルシフタ（第１のレベルシフタ）２１
４は、外部コントローラ３０で生成された５Ｖ以下の外
部電源電圧ＶＤＤ１たとえば３Ｖの振幅のスタートパル
ス信号ＳＴＰを５Ｖ以上の内部電源電圧（第２の電源電
圧）ＶＤＤ２たとえば１５Ｖの振幅にレベルシフトして
初段のフリップフロップ２２０−１の入力端子Ｄに出力
する。
４は、外部コントローラ３０で生成された５Ｖ以下の外
部電源電圧ＶＤＤ１たとえば３Ｖの振幅のスタートパル
ス信号ＳＴＰを５Ｖ以上の内部電源電圧（第２の電源電
圧）ＶＤＤ２たとえば１５Ｖの振幅にレベルシフトして
初段のフリップフロップ２２０−１の入力端子Ｄに出力
する。
【００３９】スイッチ回路２１５−１〜２１５−ｍは、
各フリップフロップ２２０−１〜２２０−ｍの出力端子
Ｑからの信号がハイレベルで制御端子に供給されたとき
に、データ信号線ＬＤＴとラインメモリ２２の入力端子
とを作動的に接続する。これにより、画像データをサン
プリングする。
各フリップフロップ２２０−１〜２２０−ｍの出力端子
Ｑからの信号がハイレベルで制御端子に供給されたとき
に、データ信号線ＬＤＴとラインメモリ２２の入力端子
とを作動的に接続する。これにより、画像データをサン
プリングする。
【００４０】レベルシフト機能付きＤ型フリップフロッ
プ２２０−１〜２２０−ｍは、内部の高電源電圧ＶＤＤ
２、たとえば１５Ｖで動作し、マスタクロック信号線Ｌ
ＭＣＫを伝搬される５Ｖ以下の外部電源電圧ＶＤＤ１、
たとえば３Ｖ振幅のマスタクロック信号ＭＣＫをクロッ
ク入力端子ＣＫに受けて１５Ｖ振幅のクロック信号に変
換するレベルシフタを有し、この変換後の１５Ｖ振幅の
クロック信号に同期して前段のレベルシフタ２１４また
はフリップフロップ２２０−１〜２２０−ｍ−１の出力
パルスをラッチして次段のフリップフロップ２２０−２
〜２２０−ｍの入力端子Ｄに出力するとともに、対応す
るスイッチ回路２１５−１〜２１５−ｍの制御端子に出
力する。具体的な接続形態は、クロック入力端子ＣＫが
マスタクロック信号線ＬＭＣＫに並列に接続され、初段
のフリップフロップ２２０−１の入力端子Ｄがレベルシ
フタ２１４の出力に接続され、出力端子Ｑと入力端子Ｄ
とが縦続接続され、かつ、各出力端子Ｑがそれぞれ対応
するスイッチ回路２１５−１〜２１５−ｍの制御端子に
接続された形態となっている。
プ２２０−１〜２２０−ｍは、内部の高電源電圧ＶＤＤ
２、たとえば１５Ｖで動作し、マスタクロック信号線Ｌ
ＭＣＫを伝搬される５Ｖ以下の外部電源電圧ＶＤＤ１、
たとえば３Ｖ振幅のマスタクロック信号ＭＣＫをクロッ
ク入力端子ＣＫに受けて１５Ｖ振幅のクロック信号に変
換するレベルシフタを有し、この変換後の１５Ｖ振幅の
クロック信号に同期して前段のレベルシフタ２１４また
はフリップフロップ２２０−１〜２２０−ｍ−１の出力
パルスをラッチして次段のフリップフロップ２２０−２
〜２２０−ｍの入力端子Ｄに出力するとともに、対応す
るスイッチ回路２１５−１〜２１５−ｍの制御端子に出
力する。具体的な接続形態は、クロック入力端子ＣＫが
マスタクロック信号線ＬＭＣＫに並列に接続され、初段
のフリップフロップ２２０−１の入力端子Ｄがレベルシ
フタ２１４の出力に接続され、出力端子Ｑと入力端子Ｄ
とが縦続接続され、かつ、各出力端子Ｑがそれぞれ対応
するスイッチ回路２１５−１〜２１５−ｍの制御端子に
接続された形態となっている。
【００４１】図２は、本発明に係るレベルシフト機能付
きフリップフロップの構成例を示す回路図である。本例
は、マスタクロック信号ＭＣＫが互いに逆相の２相信号
として供給される場合である。このフリップフロップ２
２０（−１〜−ｍ）は、図２に示すように、レベルシフ
タ（第２のレベルシフタ）２２１，２２２、クロックド
インバータ２２３，２２４、インバータ２２５、および
ＣＭＯＳインバータ等からなる出力バッファ２２６によ
り構成されている。
きフリップフロップの構成例を示す回路図である。本例
は、マスタクロック信号ＭＣＫが互いに逆相の２相信号
として供給される場合である。このフリップフロップ２
２０（−１〜−ｍ）は、図２に示すように、レベルシフ
タ（第２のレベルシフタ）２２１，２２２、クロックド
インバータ２２３，２２４、インバータ２２５、および
ＣＭＯＳインバータ等からなる出力バッファ２２６によ
り構成されている。
【００４２】レベルシフタ２２１は、３Ｖ振幅のマスタ
クロック信号ＭＣＫを１５Ｖ振幅のクロック信号に変換
して、クロックドインバータ２２３，２２４に供給す
る。レベルシフタ２２２は、３Ｖ振幅のマスタクロック
信号ＭＣＫの逆相信号／ＭＣＫ（／は反転を示す）を１
５Ｖ振幅のクロック信号に変換して、クロックドインバ
ータ２２３，２２４に供給する。
クロック信号ＭＣＫを１５Ｖ振幅のクロック信号に変換
して、クロックドインバータ２２３，２２４に供給す
る。レベルシフタ２２２は、３Ｖ振幅のマスタクロック
信号ＭＣＫの逆相信号／ＭＣＫ（／は反転を示す）を１
５Ｖ振幅のクロック信号に変換して、クロックドインバ
ータ２２３，２２４に供給する。
【００４３】これらのレベルシフタ２２１，２２２は、
種々の構成が可能であるが、たとえばポリシリコンＴＦ
Ｔ型であって、ｐチャネルとｎチャネルのＴＦＴが直列
接続された回路を２列有し、各ｐチャネルＴＦＴのソー
スを電源電圧ＶＤＤ２の供給ラインに接続し、各ｐチャ
ネルＴＦＴのゲートと他方の列のｎチャネルＴＦＴのド
レインと交差結合し、各ｎチャネルＴＦＴのゲートおよ
びソースをマスタクロック信号の入力ラインに接続し
た、いわゆるソース入力型の差動増幅器により構成され
る。
種々の構成が可能であるが、たとえばポリシリコンＴＦ
Ｔ型であって、ｐチャネルとｎチャネルのＴＦＴが直列
接続された回路を２列有し、各ｐチャネルＴＦＴのソー
スを電源電圧ＶＤＤ２の供給ラインに接続し、各ｐチャ
ネルＴＦＴのゲートと他方の列のｎチャネルＴＦＴのド
レインと交差結合し、各ｎチャネルＴＦＴのゲートおよ
びソースをマスタクロック信号の入力ラインに接続し
た、いわゆるソース入力型の差動増幅器により構成され
る。
【００４４】クロックドインバータ２２３は、ｐチャネ
ルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２２３、たとえ
ばＣＭＯＳ構成のインバータＩＮＶ２２３、およびｎチ
ャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２２３を、
内部の高電源電圧ＶＤＤ２の供給ラインと接地ラインＧ
ＮＤとの間に接続して構成され、ＰＭＯＳトランジスタ
ＰＴ２２３のゲートにレベルシフタ２２１の出力クロッ
ク信号Ｓ２２１が供給され、ＮＭＯＳトランジスタＮＴ
２２３のゲートにレベルシフタ２２２の出力クロック信
号Ｓ２２２が供給される。そして、インバータＩＮＶ２
２３の入力端子が入力端子Ｄに接続され、出力端子がノ
ードＮＤ２２０に接続されており、このクロックドイン
バータ２２３により入力信号（スタートパルス信号）の
入力部が構成されている。
ルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２２３、たとえ
ばＣＭＯＳ構成のインバータＩＮＶ２２３、およびｎチ
ャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２２３を、
内部の高電源電圧ＶＤＤ２の供給ラインと接地ラインＧ
ＮＤとの間に接続して構成され、ＰＭＯＳトランジスタ
ＰＴ２２３のゲートにレベルシフタ２２１の出力クロッ
ク信号Ｓ２２１が供給され、ＮＭＯＳトランジスタＮＴ
２２３のゲートにレベルシフタ２２２の出力クロック信
号Ｓ２２２が供給される。そして、インバータＩＮＶ２
２３の入力端子が入力端子Ｄに接続され、出力端子がノ
ードＮＤ２２０に接続されており、このクロックドイン
バータ２２３により入力信号（スタートパルス信号）の
入力部が構成されている。
【００４５】クロックドインバータ２２４は、ＰＭＯＳ
トランジスタＰＴ２２４、たとえばＣＭＯＳ構成のイン
バータＩＮＶ２２４、およびＮＭＯＳトランジスタＮＴ
２２４を、内部の高電源電圧ＶＤＤ２の供給ラインと接
地ラインＧＮＤとの間に接続して構成され、ＰＭＯＳト
ランジスタＰＴ２２４のゲートにレベルシフタ２２２の
出力クロック信号Ｓ２２２が供給され、ＮＭＯＳトラン
ジスタＮＴ２２４のゲートにレベルシフタ２２１の出力
クロック信号Ｓ２２１が供給される。そして、インバー
タＩＮＶ２２４の入力端子がインバータＩＮＶ２２５の
出力端子に接続され、出力端子がノードＮＤ２２０に接
続され、インバータＩＮＶ２２５の入力端子がノードＮ
Ｄ２２０に接続されており、このクロックドインバータ
２２４およびインバータＩＮＶ２２５によりデータラッ
チ部が構成されている。
トランジスタＰＴ２２４、たとえばＣＭＯＳ構成のイン
バータＩＮＶ２２４、およびＮＭＯＳトランジスタＮＴ
２２４を、内部の高電源電圧ＶＤＤ２の供給ラインと接
地ラインＧＮＤとの間に接続して構成され、ＰＭＯＳト
ランジスタＰＴ２２４のゲートにレベルシフタ２２２の
出力クロック信号Ｓ２２２が供給され、ＮＭＯＳトラン
ジスタＮＴ２２４のゲートにレベルシフタ２２１の出力
クロック信号Ｓ２２１が供給される。そして、インバー
タＩＮＶ２２４の入力端子がインバータＩＮＶ２２５の
出力端子に接続され、出力端子がノードＮＤ２２０に接
続され、インバータＩＮＶ２２５の入力端子がノードＮ
Ｄ２２０に接続されており、このクロックドインバータ
２２４およびインバータＩＮＶ２２５によりデータラッ
チ部が構成されている。
【００４６】そして、ＣＭＯＳインバータからなる出力
バッファ２２６の入力端子がノードＮＤ２２０に接続さ
れ、出力端子がフリップフロップの出力端子Ｑに接続さ
れている。
バッファ２２６の入力端子がノードＮＤ２２０に接続さ
れ、出力端子がフリップフロップの出力端子Ｑに接続さ
れている。
【００４７】次に、上記構成による動作を説明する。外
部コントローラ３０で発生され位相制御された、たとえ
ば３Ｖ振幅のマスタクロック信号ＭＣＫおよびスタート
パルス信号ＳＴＰ、並びにデータ信号処理回路４０で処
理されたデジタル画像データＩＭＤがデータ線駆動回路
２０Ａのサンプリング回路２１Ａに供給される。
部コントローラ３０で発生され位相制御された、たとえ
ば３Ｖ振幅のマスタクロック信号ＭＣＫおよびスタート
パルス信号ＳＴＰ、並びにデータ信号処理回路４０で処
理されたデジタル画像データＩＭＤがデータ線駆動回路
２０Ａのサンプリング回路２１Ａに供給される。
【００４８】サンプリング回路２１に供給された３Ｖ振
幅のマスタクロック信号ＭＣＫは、マスタクロック信号
線ＬＭＣＫを伝搬され、各フリップフロップ２２０−１
〜２２０−ｍのクロック入力端子ＣＫに並列的に供給さ
れる。また、スタートパルス信号ＳＴＰは、レベルシフ
タ２１４で１５Ｖ振幅のパルス信号に変換され、初段の
フリップフロップ２２０−１の端子Ｄに入力される。
幅のマスタクロック信号ＭＣＫは、マスタクロック信号
線ＬＭＣＫを伝搬され、各フリップフロップ２２０−１
〜２２０−ｍのクロック入力端子ＣＫに並列的に供給さ
れる。また、スタートパルス信号ＳＴＰは、レベルシフ
タ２１４で１５Ｖ振幅のパルス信号に変換され、初段の
フリップフロップ２２０−１の端子Ｄに入力される。
【００４９】各フリップフロップ２２０−１〜２２０−
ｍでは、入力された３Ｖ振幅のマスタクロック信号ＭＣ
Ｋが１５Ｖ振幅のクロック信号に変換されて、入力部お
よびラッチ部に供給される。そして、まず入力部におい
て、変換後の１５Ｖ振幅のクロック信号に同期して前段
のレベルシフタ２１４またはフリップフロップ２２０−
１〜２２０−ｍ−１ の出力パルスが取り込まれ、次の
クロックタイミングでラッチ部にラッチされ、このラッ
チデータが出力バッファ２２６を介して端子Ｑに伝達さ
れ、端子Ｑから次段のフリップフロップ２２０−２〜２
２０−ｍの入力端子Ｄに出力されるとともに、対応する
スイッチ回路２１５−１〜２１５−ｍの制御端子に出力
される。
ｍでは、入力された３Ｖ振幅のマスタクロック信号ＭＣ
Ｋが１５Ｖ振幅のクロック信号に変換されて、入力部お
よびラッチ部に供給される。そして、まず入力部におい
て、変換後の１５Ｖ振幅のクロック信号に同期して前段
のレベルシフタ２１４またはフリップフロップ２２０−
１〜２２０−ｍ−１ の出力パルスが取り込まれ、次の
クロックタイミングでラッチ部にラッチされ、このラッ
チデータが出力バッファ２２６を介して端子Ｑに伝達さ
れ、端子Ｑから次段のフリップフロップ２２０−２〜２
２０−ｍの入力端子Ｄに出力されるとともに、対応する
スイッチ回路２１５−１〜２１５−ｍの制御端子に出力
される。
【００５０】そして、デジタル画像データＩＭＤは、デ
ータ信号線ＬＤＴに伝搬され、マスタクロック信号ＭＣ
Ｋで同期された各フリップフロップ２２０−１〜２２０
−ｍのＱ出力により各スイッチ回路２１５−１〜２１５
−ｍが順次にオン、オフされる。これにより、データ信
号が順次にサンプリングされて、対応するラインメモリ
２２の所定の領域に格納される。ラインメモリ２２に格
納された画素データは、各データ線に対応して設けられ
たＤＡＣ２３−１〜２３−ｍにそれぞれ供給され、ここ
でアナログ信号に変換されて、各データ線ＤＬ１〜ＤＬ
ｍに供給される。また、ゲート線駆動回路１１において
ライン選択信号が発生されて、所定のゲート線ＧＬ１〜
ＧＬｎに供給され、画像データがｍ個の画素セルに対し
て並列に書き込まれる。
ータ信号線ＬＤＴに伝搬され、マスタクロック信号ＭＣ
Ｋで同期された各フリップフロップ２２０−１〜２２０
−ｍのＱ出力により各スイッチ回路２１５−１〜２１５
−ｍが順次にオン、オフされる。これにより、データ信
号が順次にサンプリングされて、対応するラインメモリ
２２の所定の領域に格納される。ラインメモリ２２に格
納された画素データは、各データ線に対応して設けられ
たＤＡＣ２３−１〜２３−ｍにそれぞれ供給され、ここ
でアナログ信号に変換されて、各データ線ＤＬ１〜ＤＬ
ｍに供給される。また、ゲート線駆動回路１１において
ライン選択信号が発生されて、所定のゲート線ＧＬ１〜
ＧＬｎに供給され、画像データがｍ個の画素セルに対し
て並列に書き込まれる。
【００５１】以上説明したように、本第１の実施形態に
よれば、外部コントローラ３０で生成された５Ｖ以下の
外部電源電圧ＶＤＤ１（たとえば３Ｖ）の振幅のマスタ
クロック信号ＭＣＫを伝搬するマスタクロック信号線Ｌ
ＭＣＫと、外部のデータ信号処理回路４０によるデジタ
ル画像信号ＩＭＤを伝搬するデータ信号線ＬＤＴと、外
部コントローラ３０で生成された外部電源電圧ＶＤＤ１
の振幅のスタートパルス信号ＳＴＰを５Ｖ以上の内部電
源電圧ＶＤＤ２（たとえば１５Ｖ）の振幅にレベルシフ
トするレベルシフタ２１４と、制御端子への信号がハイ
レベルで供給されたときに、データ信号線ＬＤＴとライ
ンメモリ２２の入力端子とを作動的に接続し、画像デー
タをサンプリングするスイッチ回路２１５−１〜２１５
−ｍと、内部の高電源電圧ＶＤＤ２で動作し、マスタク
ロック信号線ＬＭＣＫを伝搬される外部電源電圧ＶＤＤ
１振幅のマスタクロック信号ＭＣＫをクロック入力端子
ＣＫに受けて１５Ｖ振幅のクロック信号に変換し、この
変換後の１５Ｖ振幅のクロック信号に同期して前段の出
力パルスをラッチして次段に出力するとともに、対応す
るスイッチ回路２１５−１〜２１５−ｍの制御端子に出
力するレベルシフト機能付きＤ型フリップフロップ２２
０−１〜２２０−ｍとを有するサンプリング回路２１Ａ
を設けたので、低消費電力化、並びに高速化を実現でき
る利点がある。また、同一基板上に種々の高速デジタル
回路を一体形成することができることから、ディスプレ
イの高機能化、低コスト化、狭額縁化を実現できる利点
がある。
よれば、外部コントローラ３０で生成された５Ｖ以下の
外部電源電圧ＶＤＤ１（たとえば３Ｖ）の振幅のマスタ
クロック信号ＭＣＫを伝搬するマスタクロック信号線Ｌ
ＭＣＫと、外部のデータ信号処理回路４０によるデジタ
ル画像信号ＩＭＤを伝搬するデータ信号線ＬＤＴと、外
部コントローラ３０で生成された外部電源電圧ＶＤＤ１
の振幅のスタートパルス信号ＳＴＰを５Ｖ以上の内部電
源電圧ＶＤＤ２（たとえば１５Ｖ）の振幅にレベルシフ
トするレベルシフタ２１４と、制御端子への信号がハイ
レベルで供給されたときに、データ信号線ＬＤＴとライ
ンメモリ２２の入力端子とを作動的に接続し、画像デー
タをサンプリングするスイッチ回路２１５−１〜２１５
−ｍと、内部の高電源電圧ＶＤＤ２で動作し、マスタク
ロック信号線ＬＭＣＫを伝搬される外部電源電圧ＶＤＤ
１振幅のマスタクロック信号ＭＣＫをクロック入力端子
ＣＫに受けて１５Ｖ振幅のクロック信号に変換し、この
変換後の１５Ｖ振幅のクロック信号に同期して前段の出
力パルスをラッチして次段に出力するとともに、対応す
るスイッチ回路２１５−１〜２１５−ｍの制御端子に出
力するレベルシフト機能付きＤ型フリップフロップ２２
０−１〜２２０−ｍとを有するサンプリング回路２１Ａ
を設けたので、低消費電力化、並びに高速化を実現でき
る利点がある。また、同一基板上に種々の高速デジタル
回路を一体形成することができることから、ディスプレ
イの高機能化、低コスト化、狭額縁化を実現できる利点
がある。
【００５２】なお、レベルシフト機能付きフリップフロ
ップとしては、図２に示す回路に限定されるものではな
く、たとえば図３〜図８に示すような種々の構成が可能
であり、同様の効果を得ることができる。
ップとしては、図２に示す回路に限定されるものではな
く、たとえば図３〜図８に示すような種々の構成が可能
であり、同様の効果を得ることができる。
【００５３】図３に示すレベルシフト機能付きフリップ
フロップ２２０Ａは、入力部をスイッチドインバータの
代わりに、レベルシフタ２２１の出力信号Ｓ２２１でオ
ン・オフ制御されるスイッチ回路２２７で構成し、ラッ
チ部はインバータ２２５と２２８の入出力同士を接続
し、かつインバータ２２５の出力端子とインバータ２２
９の入力端子間にレベルシフタ２２２の出力信号Ｓ２２
２でオン・オフ制御されるスイッチ回路２２９を設けて
構成されている。
フロップ２２０Ａは、入力部をスイッチドインバータの
代わりに、レベルシフタ２２１の出力信号Ｓ２２１でオ
ン・オフ制御されるスイッチ回路２２７で構成し、ラッ
チ部はインバータ２２５と２２８の入出力同士を接続
し、かつインバータ２２５の出力端子とインバータ２２
９の入力端子間にレベルシフタ２２２の出力信号Ｓ２２
２でオン・オフ制御されるスイッチ回路２２９を設けて
構成されている。
【００５４】また、図４に示すレベルシフト機能付きフ
リップフロップ２２０Ｂは、クロック入力が１相の場合
に対応した回路であり、レベルシフタ２３０が差動型ア
ンプにより構成され、このレベルシフタ２３０によりた
とえば１５Ｖ振幅の非反転および反転のクロック信号Ｓ
２３０，Ｓ２３０Ｂを生成するように構成されている。
他の構成は図３と同様である。
リップフロップ２２０Ｂは、クロック入力が１相の場合
に対応した回路であり、レベルシフタ２３０が差動型ア
ンプにより構成され、このレベルシフタ２３０によりた
とえば１５Ｖ振幅の非反転および反転のクロック信号Ｓ
２３０，Ｓ２３０Ｂを生成するように構成されている。
他の構成は図３と同様である。
【００５５】図５に示すレベルシフト機能付きフリップ
フロップ２２０Ｃは、図２の回路構成に加えて、クロッ
ク信号用レベルシフタ２２１，２２２のオン・オフをコ
ントロールする制御回路２４０が設けられている。この
場合、制御回路２４０は、制御信号ＣＴＬを受けてたと
えばレベルシフタ２２１，２２２でレベルシフトを行う
必要があるときのみ駆動信号Ｓ２４０を各レベルシフタ
２２１，２２２の出力し、レベルシフタ２２１，２２２
をアクティブ状態に保持させる。このような構成によれ
ば、さらなる低消費電力化を実現できる利点がある。な
お、レベルシフタ２２１，２２２として、たとえば、い
わゆるソース入力型の差動アンプが使用された場合、制
御回路２４０には、レベルシフタからクロック信号線に
流れ込む電流を制限する機能が付加される。
フロップ２２０Ｃは、図２の回路構成に加えて、クロッ
ク信号用レベルシフタ２２１，２２２のオン・オフをコ
ントロールする制御回路２４０が設けられている。この
場合、制御回路２４０は、制御信号ＣＴＬを受けてたと
えばレベルシフタ２２１，２２２でレベルシフトを行う
必要があるときのみ駆動信号Ｓ２４０を各レベルシフタ
２２１，２２２の出力し、レベルシフタ２２１，２２２
をアクティブ状態に保持させる。このような構成によれ
ば、さらなる低消費電力化を実現できる利点がある。な
お、レベルシフタ２２１，２２２として、たとえば、い
わゆるソース入力型の差動アンプが使用された場合、制
御回路２４０には、レベルシフタからクロック信号線に
流れ込む電流を制限する機能が付加される。
【００５６】図６に示すレベルシフト機能付きフリップ
フロップ２２０Ｄは、図５のように制御回路を設ける代
わりに、入力スタートパルス信号ＳＴＰと出力バッファ
２２６の出力信号Ｓ２２６との論理和をとるＯＲ回路２
４１を設け、ＯＲ回路２４１の出力信号Ｓ２４１で、レ
ベルシフトを行う必要があるときのみレベルシフタ２２
１，２２２をアクティブ状態に保持させるように構成さ
れている。
フロップ２２０Ｄは、図５のように制御回路を設ける代
わりに、入力スタートパルス信号ＳＴＰと出力バッファ
２２６の出力信号Ｓ２２６との論理和をとるＯＲ回路２
４１を設け、ＯＲ回路２４１の出力信号Ｓ２４１で、レ
ベルシフトを行う必要があるときのみレベルシフタ２２
１，２２２をアクティブ状態に保持させるように構成さ
れている。
【００５７】図７に示すレベルシフト機能付きフリップ
フロップ２２０Ｅは、図５の構成に加えて、制御回路２
３０の出力信号Ｓ２４０を強制的に確定させ、レベルシ
フタ２２１，２２２を強制的に非アクティブにさせるこ
とができるスイッチ回路２４２が信号Ｓ２４０の出力ラ
インと接地ラインとの間に設けられている。このスイッ
チ回路２４２は、たとえばパワーオン時等にアクティブ
になるリセット信号ＲＳＴによりオン・オフされる。こ
のように、スイッチ回路２４２を電源投入時にオンさせ
ることにより、スタート時の余分な回路動作を防ぐこと
ができ、安定したスタートアップ動作が可能となる。
フロップ２２０Ｅは、図５の構成に加えて、制御回路２
３０の出力信号Ｓ２４０を強制的に確定させ、レベルシ
フタ２２１，２２２を強制的に非アクティブにさせるこ
とができるスイッチ回路２４２が信号Ｓ２４０の出力ラ
インと接地ラインとの間に設けられている。このスイッ
チ回路２４２は、たとえばパワーオン時等にアクティブ
になるリセット信号ＲＳＴによりオン・オフされる。こ
のように、スイッチ回路２４２を電源投入時にオンさせ
ることにより、スタート時の余分な回路動作を防ぐこと
ができ、安定したスタートアップ動作が可能となる。
【００５８】図８に示すレベルシフト機能付きフリップ
フロップ２２０Ｆは、クロック入力が１相の場合に対応
した回路であり、レベルシフタ２３０が差動型アンプに
より構成され、このレベルシフタ２３０によりたとえば
１５Ｖ振幅の非反転および反転のクロック信号Ｓ２３
０，Ｓ２３０Ｂを生成するように構成されている。他の
構成は図７と同様である。
フロップ２２０Ｆは、クロック入力が１相の場合に対応
した回路であり、レベルシフタ２３０が差動型アンプに
より構成され、このレベルシフタ２３０によりたとえば
１５Ｖ振幅の非反転および反転のクロック信号Ｓ２３
０，Ｓ２３０Ｂを生成するように構成されている。他の
構成は図７と同様である。
【００５９】図９は、図７のレベルシフト機能付きフリ
ップフロップ２２０Ｅを用いたサンプリング回路２１の
要部であるシフトレジスタ部のシステム構成を示すブロ
ック図である。
ップフロップ２２０Ｅを用いたサンプリング回路２１の
要部であるシフトレジスタ部のシステム構成を示すブロ
ック図である。
【００６０】図９の回路では、図１に示す外部コントロ
ーラ３０を構成する、マスタクロック発生回路３１、ス
タートパルス発生回路３２、並びに、リセットコントロ
ール回路５０が単結晶シリコン回路として形成されてい
る。これらの単結晶シリコン回路は、電源電圧ＶＤＤ１
で動作する。また、ポリシリコンＴＦＴ回路側では、リ
セットコントロール回路５０からの制御信号ＣＴＬを受
けて、各リセット機能並びにレベルシフト機能付きフリ
ップフロップ２２０Ｅ−１〜２２０Ｅ−４にリセット信
号ＲＳＴを供給するリセットパルスインタフェース回路
２２１が設けられている。
ーラ３０を構成する、マスタクロック発生回路３１、ス
タートパルス発生回路３２、並びに、リセットコントロ
ール回路５０が単結晶シリコン回路として形成されてい
る。これらの単結晶シリコン回路は、電源電圧ＶＤＤ１
で動作する。また、ポリシリコンＴＦＴ回路側では、リ
セットコントロール回路５０からの制御信号ＣＴＬを受
けて、各リセット機能並びにレベルシフト機能付きフリ
ップフロップ２２０Ｅ−１〜２２０Ｅ−４にリセット信
号ＲＳＴを供給するリセットパルスインタフェース回路
２２１が設けられている。
【００６１】このような構成においては、まず始めに、
リセットコントロール回路５０により制御信号ＣＴＬが
リセットパルスインタフェース回路２２１に入力され
る。これにより、リセットパルスインタフェース回路２
２１からリセット信号ＲＳＴが各フリップフロップ２２
０Ｅ−１〜２２０Ｅ−４のリセット端子ｒｓｔに並列に
供給され、全フリップフロップ２２０Ｅ−１〜２２０Ｅ
−４内のレベルシフタ２２１，２２２が非アクティブに
される。その後、全フリップフロップ２２０Ｅ−１〜２
２０Ｅ−４は安定したスタートアップ状態となる。次
に、第１段（初段）目のフリップフロップ２２０Ｅ−１
の入力端子Ｄに、レベルシフタ２１４でレベル変換され
た高電圧（たとえば１５Ｖ）振幅のスタートパルス信号
ＳＴＰが入力される。マスタクロック信号線ＬＭＣＫを
伝搬される低電圧（たとえば３Ｖ）振幅のマスタクロッ
ク信号ＭＣＫがレベルシフタで高電圧振幅のクロック信
号に変換され、この変換後のクロック信号に同期して、
スタートパルス信号ＳＴＰが次の段に順次転送されてい
く。なお、図９の回路ではマスタクロック信号ＭＣＫは
２相の場合の構成例であり、２つのクロック信号はフリ
ップフロップ１段おきに入れ替えられて入力される。し
たがって、図９の回路ではフリップフロップの各出力
は、入力より１／２クロック周期遅延したものとなる。
リセットコントロール回路５０により制御信号ＣＴＬが
リセットパルスインタフェース回路２２１に入力され
る。これにより、リセットパルスインタフェース回路２
２１からリセット信号ＲＳＴが各フリップフロップ２２
０Ｅ−１〜２２０Ｅ−４のリセット端子ｒｓｔに並列に
供給され、全フリップフロップ２２０Ｅ−１〜２２０Ｅ
−４内のレベルシフタ２２１，２２２が非アクティブに
される。その後、全フリップフロップ２２０Ｅ−１〜２
２０Ｅ−４は安定したスタートアップ状態となる。次
に、第１段（初段）目のフリップフロップ２２０Ｅ−１
の入力端子Ｄに、レベルシフタ２１４でレベル変換され
た高電圧（たとえば１５Ｖ）振幅のスタートパルス信号
ＳＴＰが入力される。マスタクロック信号線ＬＭＣＫを
伝搬される低電圧（たとえば３Ｖ）振幅のマスタクロッ
ク信号ＭＣＫがレベルシフタで高電圧振幅のクロック信
号に変換され、この変換後のクロック信号に同期して、
スタートパルス信号ＳＴＰが次の段に順次転送されてい
く。なお、図９の回路ではマスタクロック信号ＭＣＫは
２相の場合の構成例であり、２つのクロック信号はフリ
ップフロップ１段おきに入れ替えられて入力される。し
たがって、図９の回路ではフリップフロップの各出力
は、入力より１／２クロック周期遅延したものとなる。
【００６２】なお、１相クロックの場合も同様の動作が
行われる。
行われる。
【００６３】図９の回路においても、マスタクロック信
号ＭＣＫが単結晶シリコン回路から直接供給されて、そ
の振幅のままでマスタクロック信号線ＬＭＣＫを伝搬さ
れることから、低消費電力化が実現されるとともに、ク
ロック位相遅延が小さくなり、シフトレジスタシステム
およびサンプリングシステムが高速で動作可能となる。
号ＭＣＫが単結晶シリコン回路から直接供給されて、そ
の振幅のままでマスタクロック信号線ＬＭＣＫを伝搬さ
れることから、低消費電力化が実現されるとともに、ク
ロック位相遅延が小さくなり、シフトレジスタシステム
およびサンプリングシステムが高速で動作可能となる。
【００６４】図１０は、図７のレベルシフト機能付きフ
リップフロップ２２０Ｅを用いたサンプリング回路２１
の要部であるシフトレジスタ部の他のシステム構成を示
すブロック図である。
リップフロップ２２０Ｅを用いたサンプリング回路２１
の要部であるシフトレジスタ部の他のシステム構成を示
すブロック図である。
【００６５】図１０の回路は、シフトレジスタの出力を
組み合わせ回路の入力にして、この組み合わせ回路、た
とえばＯＲ回路２２２の出力を所定の制御パルスとする
例を示している。図１０の回路では、組み合わせ回路を
通すとパルスの位相遅延が増大してしまうため、組み合
わせ回路の出力段にフリップフロップ２２０Ｅ−４を接
続して位相制御を行っている。
組み合わせ回路の入力にして、この組み合わせ回路、た
とえばＯＲ回路２２２の出力を所定の制御パルスとする
例を示している。図１０の回路では、組み合わせ回路を
通すとパルスの位相遅延が増大してしまうため、組み合
わせ回路の出力段にフリップフロップ２２０Ｅ−４を接
続して位相制御を行っている。
【００６６】本回路においても、低消費電力化が実現さ
れるとともに、クロック位相遅延が小さくなり、シフト
レジスタシステムが高速で動作可能となる。
れるとともに、クロック位相遅延が小さくなり、シフト
レジスタシステムが高速で動作可能となる。
【００６７】第２実施形態 図１１は、本発明に係るポリシリコンＴＦＴ型液晶表示
装置の第２の実施形態を示す回路図である。
装置の第２の実施形態を示す回路図である。
【００６８】本第２の実施形態が上述した第１の実施形
態と異なる点は、データ線駆動回路に入力される画像デ
ータがデジタル信号ではなくアナログ信号であることで
ある。それに伴い、本第２の実施形態においては、デー
タ線駆動回路２０Ｂが、図１に示すサンプリング回路２
１Ａを設けた構成となっている。
態と異なる点は、データ線駆動回路に入力される画像デ
ータがデジタル信号ではなくアナログ信号であることで
ある。それに伴い、本第２の実施形態においては、デー
タ線駆動回路２０Ｂが、図１に示すサンプリング回路２
１Ａを設けた構成となっている。
【００６９】このような構成において、データ信号線Ｌ
ＤＴを伝搬されるアナログ画像信号ＩＭＤＡは、各フリ
ップフロップ２２０−１〜２２０−ｍの出力端子Ｑから
の信号がハイレベルでスイッチ回路２１５−１〜２１５
−ｍの制御端子に供給されたときに、各データ線ＤＬ１
〜ＤＬｍに作動的に順次供給される。
ＤＴを伝搬されるアナログ画像信号ＩＭＤＡは、各フリ
ップフロップ２２０−１〜２２０−ｍの出力端子Ｑから
の信号がハイレベルでスイッチ回路２１５−１〜２１５
−ｍの制御端子に供給されたときに、各データ線ＤＬ１
〜ＤＬｍに作動的に順次供給される。
【００７０】本第２の実施形態によれば、上述した第１
の実施形態と同様の効果を得ることができる。
の実施形態と同様の効果を得ることができる。
【００７１】
【発明の効果】以上説明したように、本発明によれば、
低消費電力化、並びに高速化を実現できる利点がある。
低消費電力化、並びに高速化を実現できる利点がある。
【図１】本発明に係るポリシリコンＴＦＴ型液晶表示装
置の第１の実施形態を示す回路図である。
置の第１の実施形態を示す回路図である。
【図２】本発明に係るレベルシフト機能付きフリップフ
ロップの第１の構成例を示す回路図である。
ロップの第１の構成例を示す回路図である。
【図３】本発明に係るレベルシフト機能付きフリップフ
ロップの第２の構成例を示す回路図である。
ロップの第２の構成例を示す回路図である。
【図４】本発明に係るレベルシフト機能付きフリップフ
ロップの第３の構成例を示す回路図である。
ロップの第３の構成例を示す回路図である。
【図５】本発明に係るレベルシフト機能付きフリップフ
ロップの第４の構成例を示す回路図である。
ロップの第４の構成例を示す回路図である。
【図６】本発明に係るレベルシフト機能付きフリップフ
ロップの第５の構成例を示す回路図である。
ロップの第５の構成例を示す回路図である。
【図７】本発明に係るレベルシフト機能付きフリップフ
ロップの第６の構成例を示す回路図である。
ロップの第６の構成例を示す回路図である。
【図８】本発明に係るレベルシフト機能付きフリップフ
ロップの第７の構成例を示す回路図である。
ロップの第７の構成例を示す回路図である。
【図９】図７のレベルシフト機能付きフリップフロップ
を用いたサンプリング回路の要部であるシフトレジスタ
部のシステム構成を示すブロック図である。
を用いたサンプリング回路の要部であるシフトレジスタ
部のシステム構成を示すブロック図である。
【図１０】図７のレベルシフト機能付きフリップフロッ
プを用いたサンプリング回路の要部であるシフトレジス
タ部の他のシステム構成を示すブロック図である。
プを用いたサンプリング回路の要部であるシフトレジス
タ部の他のシステム構成を示すブロック図である。
【図１１】本発明に係るポリシリコンＴＦＴ型液晶表示
装置の第２の実施形態を示す回路図である。
装置の第２の実施形態を示す回路図である。
【図１２】ＴＦＴ型液晶表示パネルの画素セルの等価回
路を示す図である。
路を示す図である。
【図１３】ポリシリコンＴＦＴ型液晶表示装置の構成例
を示す回路図である。
を示す回路図である。
１０…液晶表示パネル部、２０Ａ，２０Ｂ…データ線駆
動回路、２１Ａ…サンプリング回路、２１４…レベルシ
フタ、２２０−１〜２２０−ｍ，２２０Ａ〜２２０Ｆ…
レベルシフト機能付きフリップフロップ、２２１…リセ
ットパルスインタフェース回路、２３０…差動アンプ型
レベルシフタ、２４０…制御回路、２４１…ＯＲ回路、
２４２…スイッチ回路、２２…ラインメモリ、２３−１
〜２３−ｍ…ＤＡＣ（デジタル−アナログ変換回路）、
３０…外部コントローラ、３１…マスタクロック発生回
路、３２…スタートパルス発生回路、４０…データ信号
処理回路、５０…リセットコントロール回路、ＬＭＣＫ
…マスタクロック信号線、ＬＤＴ…データ信号線。
動回路、２１Ａ…サンプリング回路、２１４…レベルシ
フタ、２２０−１〜２２０−ｍ，２２０Ａ〜２２０Ｆ…
レベルシフト機能付きフリップフロップ、２２１…リセ
ットパルスインタフェース回路、２３０…差動アンプ型
レベルシフタ、２４０…制御回路、２４１…ＯＲ回路、
２４２…スイッチ回路、２２…ラインメモリ、２３−１
〜２３−ｍ…ＤＡＣ（デジタル−アナログ変換回路）、
３０…外部コントローラ、３１…マスタクロック発生回
路、３２…スタートパルス発生回路、４０…データ信号
処理回路、５０…リセットコントロール回路、ＬＭＣＫ
…マスタクロック信号線、ＬＤＴ…データ信号線。
フロントページの続き Ｆターム(参考） 2H093 NC22 NC23 NC26 NC28 NC34 ND13 ND17 ND32 ND39 ND52 5C006 AA22 AF83 BB16 BC12 BC13 BC20 BF03 BF05 BF06 BF11 BF46 FA11 FA15 FA47
Claims (12)
- 【請求項１】 画像データを受けて、画素セルが接続さ
れた複数のデータ線に、入力データに応じたレベルの信
号出力を行って所定の画素セルへの書き込み行う液晶表
示装置であって、 第１の電源電圧に応じた振幅を有する外部からのマスタ
クロック信号を伝搬するマスタクロック信号線と、上記
画像データを伝搬する画像データ線と、上記第１の電源
電圧に応じた振幅を有する外部からのスタートパルス信
号を第１の電源電圧より高い第２の電源電圧に応じた振
幅を有するスタートパルス信号に変換する第１のレベル
シフタと、クロック入力端子が上記マスタクロック信号
線に並列に接続され、当該クロック入力端子に入力され
た第１の電源電圧に応じた振幅を有するマスタクロック
信号を第２の電源電圧に応じた振幅を有するクロック信
号に変換する第２のレベルシフタを有し、変換後のクロ
ック信号に同期して上記第１のレベルシフタで変換され
たスタートパルス信号を初段から次段へと順次にシフト
する縦続接続された複数のフリップフロップと、上記各
フリップフロップの出力信号を順次に受けて上記画像デ
ータ線を伝搬する画像データを順次にサンプリングし、
サンプリング後のデータを上記入力データに応じたレベ
ルの信号として各データ線に供給するデータ処理手段と
を有するデータ線駆動回路を有する液晶表示装置。 - 【請求項２】 上記第２のレベルシフタをレベル変換が
必要な期間のみアクティブ状態に制御する制御回路を有
する請求項１記載の液晶表示装置。 - 【請求項３】 上記フリップフロップへ入力されるスタ
ートパルス信号と当該フリップフロップの出力信号に基
づいて上記第２のレベルシフタのアクティブ状態を制御
する手段を有する請求項１記載の液晶表示装置。 - 【請求項４】 上記第２のレベルシフタは、ＴＦＴで構
成されるソース入力型差動増幅器からなり、 上記第２のレベルシフタからクロック信号線に流れる電
流を必要時以外制限する手段を有する請求項２記載の液
晶表示装置。 - 【請求項５】 上記制御回路の制御出力を強制的に決定
可能な手段を有する請求項２記載の液晶表示装置。 - 【請求項６】 上記データ線駆動回路はポリシリコンＴ
ＦＴにより液晶表示部と一体的に形成されている請求項
１記載の液晶表示装置。 - 【請求項７】 画像データを受けて、画素セルが接続さ
れた複数のデータ線に、入力データに応じたレベルの信
号出力を行って所定の画素セルへの書き込み行う液晶表
示装置のデータ線駆動回路であって、 第１の電源電圧に応じた振幅を有する外部からのマスタ
クロック信号を伝搬するマスタクロック信号線と、 上記画像データを伝搬する画像データ線と、 上記第１の電源電圧に応じた振幅を有する外部からのス
タートパルス信号を第１の電源電圧より高い第２の電源
電圧に応じた振幅を有するスタートパルス信号に変換す
る第１のレベルシフタと、 クロック入力端子が上記マスタクロック信号線に並列に
接続され、当該クロック入力端子に入力された第１の電
源電圧に応じた振幅を有するマスタクロック信号を第２
の電源電圧に応じた振幅を有するクロック信号に変換す
る第２のレベルシフタを有し、変換後のクロック信号に
同期して上記第１のレベルシフタで変換されたスタート
パルス信号を初段から次段へと順次にシフトする縦続接
続された複数のフリップフロップと、 上記各フリップフロップの出力信号を順次に受けて上記
画像データ線を伝搬する画像データを順次にサンプリン
グし、サンプリング後のデータを上記入力データに応じ
たレベルの信号として各データ線に供給するデータ処理
手段とを有する液晶表示装置のデータ線駆動回路。 - 【請求項８】 上記第２のレベルシフタをレベル変換が
必要な期間のみアクティブ状態に制御する制御回路を有
する請求項７記載の液晶表示装置のデータ線駆動回路。 - 【請求項９】 上記フリップフロップへ入力されるスタ
ートパルス信号と当該フリップフロップの出力信号に基
づいて上記第２のレベルシフタのアクティブ状態を制御
する手段を有する請求項７記載の液晶表示装置のデータ
線駆動回路。 - 【請求項１０】 上記第２のレベルシフタは、ＴＦＴで
構成されるソース入力型差動増幅器からなり、 上記第２のレベルシフタからクロック信号線に流れる電
流を必要時以外制限する手段を有する請求項８記載の液
晶表示装置のデータ線駆動回路。 - 【請求項１１】 上記制御回路の制御出力を強制的に決
定可能な手段を有する請求項８記載の液晶表示装置のデ
ータ線駆動回路。 - 【請求項１２】 ポリシリコンＴＦＴにより液晶表示部
と一体的に形成されている請求項７記載の液晶表示装置
のデータ線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24595398A JP4016163B2 (ja) | 1998-08-31 | 1998-08-31 | 液晶表示装置およびそのデータ線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24595398A JP4016163B2 (ja) | 1998-08-31 | 1998-08-31 | 液晶表示装置およびそのデータ線駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000075842A true JP2000075842A (ja) | 2000-03-14 |
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ID=17141316
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047061A1 (fr) * | 2000-12-06 | 2002-06-13 | Sony Corporation | Circuit generateur d'horloge destine a un affichage et affichage comprenant ce dernier |
| JP2003037492A (ja) * | 2001-05-18 | 2003-02-07 | Sharp Corp | 信号処理回路、低電圧信号発生器およびそれを備えた画像表示装置 |
| JP2004005904A (ja) * | 2002-03-25 | 2004-01-08 | Sharp Corp | シフトレジスタおよびそれを用いる表示装置 |
| JP2004171732A (ja) * | 2002-11-07 | 2004-06-17 | Sharp Corp | 走査方向制御回路および表示装置 |
| US6842163B2 (en) | 2001-03-30 | 2005-01-11 | Sanyo Electric Co., Ltd. | Semiconductor device and display comprising the same |
| JP2005266178A (ja) * | 2004-03-17 | 2005-09-29 | Sharp Corp | 表示装置の駆動装置、表示装置、及び表示装置の駆動方法 |
| US7348954B2 (en) | 2000-12-27 | 2008-03-25 | Sharp Kabushiki Kaisha | Liquid crystal display |
| CN100428293C (zh) * | 2003-08-14 | 2008-10-22 | 三星电子株式会社 | 信号转换电路及其显示装置 |
| JP2010091561A (ja) * | 2000-04-25 | 2010-04-22 | Sony Corp | 信号出力装置および信号入力装置 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216753A (ja) * | 1992-11-25 | 1994-08-05 | Sony Corp | 低振幅入力レベル変換回路 |
| JPH07168154A (ja) * | 1993-12-16 | 1995-07-04 | Seiko Epson Corp | 薄膜トランジスタ回路 |
| JPH0962232A (ja) * | 1995-08-29 | 1997-03-07 | Sony Corp | 液晶表示装置 |
| JPH1039823A (ja) * | 1996-05-23 | 1998-02-13 | Sharp Corp | シフトレジスタ回路および画像表示装置 |
| JPH1096958A (ja) * | 1996-09-20 | 1998-04-14 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型液晶表示装置 |
| JPH10199284A (ja) * | 1996-12-26 | 1998-07-31 | Sony Corp | シフトレジスタ |
| JPH11338431A (ja) * | 1998-05-26 | 1999-12-10 | Sharp Corp | シフトレジスタ回路および画像表示装置 |
| JP2000187994A (ja) * | 1998-04-28 | 2000-07-04 | Sharp Corp | ラッチ回路、シフトレジスタ回路、および画像表示装置 |
-
1998
- 1998-08-31 JP JP24595398A patent/JP4016163B2/ja not_active Expired - Fee Related
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216753A (ja) * | 1992-11-25 | 1994-08-05 | Sony Corp | 低振幅入力レベル変換回路 |
| JPH07168154A (ja) * | 1993-12-16 | 1995-07-04 | Seiko Epson Corp | 薄膜トランジスタ回路 |
| JPH0962232A (ja) * | 1995-08-29 | 1997-03-07 | Sony Corp | 液晶表示装置 |
| JPH1039823A (ja) * | 1996-05-23 | 1998-02-13 | Sharp Corp | シフトレジスタ回路および画像表示装置 |
| JPH1096958A (ja) * | 1996-09-20 | 1998-04-14 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型液晶表示装置 |
| JPH10199284A (ja) * | 1996-12-26 | 1998-07-31 | Sony Corp | シフトレジスタ |
| JP2000187994A (ja) * | 1998-04-28 | 2000-07-04 | Sharp Corp | ラッチ回路、シフトレジスタ回路、および画像表示装置 |
| JPH11338431A (ja) * | 1998-05-26 | 1999-12-10 | Sharp Corp | シフトレジスタ回路および画像表示装置 |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4737333B2 (ja) * | 2000-04-25 | 2011-07-27 | ソニー株式会社 | 信号出力装置および信号入力装置 |
| JP2010091561A (ja) * | 2000-04-25 | 2010-04-22 | Sony Corp | 信号出力装置および信号入力装置 |
| WO2002047061A1 (fr) * | 2000-12-06 | 2002-06-13 | Sony Corporation | Circuit generateur d'horloge destine a un affichage et affichage comprenant ce dernier |
| KR100865542B1 (ko) * | 2000-12-06 | 2008-10-27 | 소니 가부시끼 가이샤 | 표시장치용 타이밍 발생회로 및 이것을 탑재한 표시장치 |
| US7432906B2 (en) | 2000-12-06 | 2008-10-07 | Sony Corporation | Timing generation circuit for display apparatus and display apparatus incorporating the same |
| US6894674B2 (en) | 2000-12-06 | 2005-05-17 | Sony Corporation | Timing generation circuit for display apparatus and display apparatus incorporating the same |
| US7348954B2 (en) | 2000-12-27 | 2008-03-25 | Sharp Kabushiki Kaisha | Liquid crystal display |
| US6842163B2 (en) | 2001-03-30 | 2005-01-11 | Sanyo Electric Co., Ltd. | Semiconductor device and display comprising the same |
| KR100541060B1 (ko) * | 2001-05-18 | 2006-01-10 | 샤프 가부시키가이샤 | 신호처리회로, 저전압 신호발생기 및 그것을 포함하는화상표시장치 |
| US7358950B2 (en) | 2001-05-18 | 2008-04-15 | Sharp Kabushiki Kaisha | Signal processing circuit, low-voltage signal generator, and image display incorporating the same |
| US7978169B2 (en) | 2001-05-18 | 2011-07-12 | Sharp Kabushiki Kaisha | Signal processing circuit, low-voltage signal generator and image display incorporating the same |
| JP2003037492A (ja) * | 2001-05-18 | 2003-02-07 | Sharp Corp | 信号処理回路、低電圧信号発生器およびそれを備えた画像表示装置 |
| JP2004005904A (ja) * | 2002-03-25 | 2004-01-08 | Sharp Corp | シフトレジスタおよびそれを用いる表示装置 |
| JP4480944B2 (ja) * | 2002-03-25 | 2010-06-16 | シャープ株式会社 | シフトレジスタおよびそれを用いる表示装置 |
| JP2004171732A (ja) * | 2002-11-07 | 2004-06-17 | Sharp Corp | 走査方向制御回路および表示装置 |
| JP4679812B2 (ja) * | 2002-11-07 | 2011-05-11 | シャープ株式会社 | 走査方向制御回路および表示装置 |
| CN100428293C (zh) * | 2003-08-14 | 2008-10-22 | 三星电子株式会社 | 信号转换电路及其显示装置 |
| JP2005266178A (ja) * | 2004-03-17 | 2005-09-29 | Sharp Corp | 表示装置の駆動装置、表示装置、及び表示装置の駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4016163B2 (ja) | 2007-12-05 |
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