KR100541060B1 - 신호처리회로, 저전압 신호발생기 및 그것을 포함하는화상표시장치 - Google Patents

신호처리회로, 저전압 신호발생기 및 그것을 포함하는화상표시장치 Download PDF

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Abstract

고진폭의 논리신호를 이용하여 논리연산을 수행하는 제 1 논리연산회로, 부하용량을 갖는 전송계, 및 제 1 논리연산회로에서 고진폭의 논리신호를 입력하여, 입력된 고진폭의 논리신호를, 상기 고진폭의 논리신호보다 진폭이 작은 저진폭의 논리신호로 변환하고, 변환된 저진폭의 논리신호를 상기 전송계에 출력하는 강압 레벨시프터인 저전압 신호발생기를 포함한다. 이로써, 제 1 논리연산회로에서는, 고진폭의 논리신호를 이용하기 때문에, 동작불량을 일으키지 않고, 고속으로 연산할 수 있는 효과를 제공한다. 또한, 부하용량인 전송계에서는, 저진폭의 논리신호가 전송되기 때문에, 소비전력 증가 또는 불필요한 복사발생을 억제할 수 있는 효과를 제공한다.

Description

신호처리회로, 저전압 신호발생기 및 그것을 포함하는 화상표시장치{SIGNAL PROCESSING CIRCUIT, LOW-VOLTAGE SIGNAL GENERATOR AND IMAGE DISPLAY INCORPORATION THE SAME}
도 1 은 본 발명의 제 1 실시예를 나타낸 것으로서, 저전압 신호발생기를 포함하는 2상 시프트레지스터형 엑티브매트릭스 화상표시장치의 데이터신호선 구동회로의 구성예를 나타내는 블록도이다.
도 2 는 모노리틱 액티브매트릭스 화상표시장치의 구성예를 나타내는 블록도이다.
도 3 은 포지티브엣지형 1/2분주기의 구성예를 나타내는 회로도이다.
도 4 는 네가티브엣지형 1/2분주기의 구성예를 나타내는 회로도이다.
도 5 는 1/2분주기 및 시프트레지스터의 동작을 나타내는 타이밍챠트이다.
도 6 내지 도 13 은 본 발명의 저전압 신호발생기의 구성예를 나타내는 회로도이다.
도 14 는 도 6에서 나타낸 저전압 신호발생기의 동작을 나타내는 타이밍챠트이다.
도 15 는 도 7에서 나타낸 저전압 신호발생기의 동작을 나타내는 타이밍챠트이다.
도 16 은 도 8에서 나타낸 저전압 신호발생기의 동작을 나타내는 타이밍챠트이다.
도 17 은 도 9에서 나타낸 저전압 신호발생기의 동작을 나타내는 타이밍챠트이다.
도 18 은 도 10에서 나타낸 저전압 신호발생기의 동작을 나타내는 타이밍챠트이다.
도 19 는 도 11에서 나타낸 저전압 신호발생기의 동작을 나타내는 타이밍챠트이다.
도 20 은 도 12에서 나타낸 저전압 신호발생기의 동작을 나타내는 타이밍챠트이다.
도 21 은 도 13에서 나타낸 저전압 신호발생기의 동작을 나타내는 타이밍챠트이다.
도 22 는 본 발명의 회로구성의 일반개념을 나타내는 블록도이다.
도 23 은 본 발명의 다른 실시예를 나타낸 것으로서, 저전압 신호발생기와 반전클록 신호발생기를 포함하는 액티브매트릭스 화상표시장치의 데이터신호선 구동회로의 구성예를 나타내는 블록도이다.
도 24 는 본 발명의 또 다른 실시예를 나타낸 것으로서, 저전압 신호발생기를 포함하는 액티브매트릭스 화상표시장치의 데이터신호선 구동회로의 구성예를 나타내는 블록도이다.
도 25 는 본 발명의 또 다른 실시예를 나타내는 것으로서, 도 22의 회로구성 과 구별되는 신호처리회로의 구성예를 나타내는 블록도이다.
도 26 은 링 오실레이터의 개략적인 구성을 나타내는 회로도이다.
도 27 은 도 26에 나타낸 링 오실레이터에 있어서, 전원전압에 의한 발진주파수의 의존성을 나타내는 그래프이다.
도 28 은 고전압 인터페이스를 가지는 종래의 모노리틱 액티브매트릭스 화상표시장치의 구성예를 나타내는 블록도이다.
도 29 는 저전압 인터페이스를 가지는 종래의 모노리틱 액티브매트릭스 화상표시장치의 구성예를 나타내는 블록도이다.
도 30 은 일반적인 시프트레지스터인 D형 플립플롭의 구성예를 나타내는 회로도이다.
도 31a 및 도 31b는 배선의 용량을 얻기 위한 등가모델이다.
도 32 는 저진폭의 논리신호인 시프트레지스터의 출력을 승압하는 레벨시프터를 각 단에 구비하는 종래의 시프트레지스터의 구성예를 나타내는 블록도이다.
도 33 은 일반적인 시프트레지스터인 D형 플립플롭의 구성예를 나타내는 블록도이다.
도 34 는 각 단에 클록신호인 저진폭의 논리신호를 승압하는 레벨시프터를 구비하는 종래의 시프트레지스터의 구성예를 나타내는 블록도이다.
본 발명은 예컨대, 액정표시장치 등의 화상표시장치에 인가하는 신호를 공급하는 회로 등과 같이, 논리연산을 수행하는 신호처리회로, 및 그것에 이용되어, 저전압신호를 생성하는 저전압 신호발생기, 및 그것을 포함하는 화상표시장치에 관한 것이다.
대규모인 전송회로를 갖는 장치 중에서 액정소자, EL(일렉트론 루미네슨스)소자 및 LED(발광다이오드)소자 등을 매트릭스 형상으로 배열하여 형성하는 화상표시장치가 알려져 있다. 이러한 매트릭스형의 화상표시장치, 예컨대, 도 28에 나타낸 바와 같은 액정표시장치(101)는 매트릭스형상으로 배열된 화소 PIX를 갖는 표시부(102)와, 각 화소 PIX를 구동하는 데이터신호선 구동회로(103) 및 주사신호선 구동회로(104)를 포함하고 있다. 제어회로(105)가 각 화소 PIX의 표시상태를 나타내는 영상신호 DAT를 생성하면, 상기 영상신호 DAT를 기초로 하여 화상을 표시할 수 있다. 이하에 동작을 개략적으로 나타낸다. 데이터신호선 구동회로(103)에서는 시프트레지스터에서 클록신호 SCK 등의 타이밍신호에 동기하여 신호선 Sn의 펄스를 순차신호선 Sn+1으로 전송한다. 이 전송펄스에 의해 샘플링펄스를 생성한다. 샘플링부(103)에서는 샘플링펄스와 동기하여 입력된 영상신호 DAT를 취입하여, 각 데이터신호선 SD에 기입한다. 한편, 주사신호선 구동회로(104)에서는, 시프트레지스터에서 클록신호 GCK 등의 타이밍신호에 동기하여 주사신호선 GLn의 펄스를 순차주사신호선 GLn+1으로 전송한다. 이 전송펄스에 의해 주사신호선 GLn을 선택하는 게이트펄스를 생성한다. 이 게이트펄스가 화소 PIX내에 있는 스위칭소자의 개폐를 제 어하고, 각 데이터신호선 SD에 기입된 영상신호(데이터)를 각 화소 PIX에 기입함과 동시에, 각 화소 PIX에 기입된 데이터를 유지시키는 작용을 한다.
근래 들어, 액정표시장치의 소형화나 고해상도화, 실장비용의 절감 등을 위해, 표시를 담당하는 화소어레이 구동회로를 동일 기판상에 일체로 형성하는 기술이 주목받고 있다. 이러한 구동회로 일체형의 액정표시장치에서는, 그 기판에 투명기판을 사용할 필요가 있기(현재 널리 사용되고 있는 투과형 액정표시장치를 구성하는 경우)때문에, 석영기판이나 유리기판상에 구성할 수 있는 폴리실리콘제 실리콘박막트랜지스터를 능동소자로서 이용하는 경우가 많다.
폴리실리콘제 실리콘박막트랜지스터(이하,「폴리실리콘 TFT」라고 함)는, 그 이동도가 대략 10∼10O ㎠/V·s 정도이고, 또한 N형 및 P형의 문턱치는 각각 +1 ∼ +4 V, -1 ∼ -4V이다. 회로동작을 위해서는 전원전압 및 입력논리진폭이 TFT 문턱치 보다 충분히 높지 않으면 안되며, 따라서, 폴리실리콘 TFT를 이용한 회로의 동작에는 10 ∼ 12V 정도의 전압이 필요하다.
그런데, 액정표시장치는 PDA(Personal Digital Assistant) 또는 휴대전화 등의 휴대정보기기나 데스크탑 컴퓨터의 모니터에 사용되고 있으나, 이들 기기 자체는 단결정실리콘을 이용한 IC나 LSI로 구성되어 있어서 신호전압은 높더라도 3∼5V이다. 이 때문에 종래에는 액정패널에 3V의 저논리진폭입력제어신호를 12V 정도까지 승압하는 레벨시프터를 내장하고 있다. 예컨대, 일본 특허공개공보 제 1999-272240호(공개일: 1999년 10월 8일), 미국 특허 제 6081131호(특허등록일 : 2000년 6월 27일)에 개시되어 있다. 이들은 도 29에 도시된 바와 같이, 데이터신호 선 구동회로(103) 및 주사신호선 구동회로(104)의 입력 전에 레벨시프터를 제공하여 외부입력의 저논리 진폭제어신호를 레벨시프트하여, 각각의 구동회로의 시프트레지스터로 출력하고 있다.
그렇지만, 상기한 방법에서는 시프트레지스터 구동용의 클록이 고진폭의 논리신호가 되고, 더욱이 대부분의 데이터신호선 구동회로(103)와 같은 정도의 길이의 배선을 전파하게 된다.
여기서 시프트레지스터의 클록선 부하용량을 고려하여 본다. 도 30에 일반적인 시프트레지스터인 D형 플립플롭을 나타낸다. 클록배선(CK 및 CKB)은 시프트레지스터 전단(全段)에 연결되어 있다. 각각의 클록선에는 하나의 단마다 2개의 트랜지스터의 게이트와 연결되고 이것이 부하게이트 용량으로 되고 있다.
또한, 배선자체는 베이스와 용량결합하기 때문에 용량은 다음식으로 나타낸다.
Cwire = Cplate + Cfringe
= εox(W-T/2) L/H + εox ·2πL/1n[1+2H(1+(1+ T/H)1/2)/T]
= εox{(W-T/2)/H + 2πL/1n[1+2H(1+(1+(1+T/H)1/2)/T]}L ··· (1)
여기서, Cwire는 토탈 배선용량, Cplate는 베이스와 평행한 평판이라고 가정한 경우의 배선용량, Cfringe는 배선의 프린지효과에 의한 용량이다. 위 식은 도 31ab에서 나타내는 등가모델을 이용한 결과(「MOS 집적회로의 기초」, 하라오우(原央)편 저, 근대과학사 간행)이고, 프린지용량 Cfringe의 효과를 원주배선으로 대체하고 있다. 여기서, W는 배선폭, L은 배선길이, T는 배선막두께, H는 필드 산화막두께, εox는 필드 산화막두께의 유전율이다. 상기 식으로부터 알 수 있듯이, 배선용량은 배선길이 L에 비례하여 증가한다. 이외에도 인접한 배선과의 용량결합이 있으며, 이 효과도 배선길이 L에 비례한다.
즉, 클록선의 부하용량은 시프트레지스터의 단수가 증가하는 것, 또한 배선길이가 길어지는 것에 비례하여 증대한다.
한편, 전파신호에 의한 소비전력은 정적 소비전류가 없다고 가정하면 다음식으로 나타낸다.
P = CLfV2 ···(2)
여기서, P는 소비전력, CL은 부하용량, f는 동작주파수, V는 동작전압이다.
(1)과 (2)의 결과로부터 부하를 갖는 배선을 신호가 전파하면, 거리에 비례하여 소비전력이 증가한다. 더욱이 그 전파하는 신호논리진폭이 크다면 진폭의 제곱으로 소비전력이 증가한다. 따라서, 상기한 저논리 진폭입력제어신호를 레벨시프터에서 승압하여 데이터신호선 구동회로 및 주사신호선 구동회로로 출력하는 종래예에서는 클록선에서의 소비전력이 커지게 된다. 또한 고논리진폭, 고속의 클록배선이 기판전체에 걸쳐 있기 때문에, 불필요한 복사의 발생 우려도 있다.
이것에 대하여, 도 32는 일본 특허공개공보 1994-95073호(공개일: 1994년 4월 8일)에서 예를 들고 있는 폴리실리콘을 이용하여 제작한 액정표시장치의 신호선 구동회로 또는 주사선 구동회로의 일부분이다. 시프트레지스터(201)는 저진폭의 논리신호로 구동한다. 그 출력은 레벨시프터(202)에서 액정구동에 이용되는 고진폭의 논리신호까지 승압한다. 이것에 의해서 클록선에는 저진폭의 논리신호밖에 전파하지 않고 소비전력과 불필요한 복사의 발생이 억제될 수 있도록 한다. 그러나, 상기 예에서는, 상기한 단결정실리콘과 비교하여 이동도도 문턱치도 뒤떨어지는 폴리실리콘으로 형성된 시프트레지스터를 저논리진폭으로 구동하기 때문에, 구동을 위한 전압마진이 작고 동작불량을 일으킬 확률이 높게 된다. 또한, 고진폭의 논리신호를 이용하는 것보다도 구동속도도 느려지게 된다.
이에 대해, 일본 특허공개공보 제 2000-75842호(공개일: 2000년 3월 14일) 및 일본 특허공개공보 제 2000-163003호(공개일: 2000년 6월 16일)에서는 다음과 같이 기술하고 있다. 즉, 도 33은 D형 플립플롭을 이용한 일반적 시프트레지스터의 다이어그램이다. 시프트레지스터(301)는 D형 플립플롭(302a, 302b, ···)이 연결된 구조를 취한다. 일본 특허공개공보 제 2000-75842호 및 일본특허공개공보 제 2000-163003호에서는, 도 34에 도시된 바와 같이, 저논리진폭으로 클록선을 전송하여 온 신호를 각 단에 분산배치한 레벨시프터(303a, 303b, ···)에 의해 고진폭의 논리신호로 승압하고, 그 후 시프트레지스터를 상기 고진폭의 논리신호로 구동함으로서, 전송계인 클록선에서의 소비전력을 감소시킨다. 또한, 시프트레지스터를 고논리진폭으로 동작시키기 때문에, 상기 일본 특허공개공보 1994-95073호에서 문제가 된 시프트레지스터의 동작마진과 구동속도를 개선할 수 있게 된다.
그러나, 각 단의 클록신호의 입력부에 레벨시프터를 내장한 일본 특허공개공보 2000-75842호 및 일본 특허공개공보 2000-163003호의 시프트레지스터의 경우, 클록신호는 외부의 제어회로에서 액정패널내의 신호선 구동회로 또는 주사선 구동회로 중의 시프트레지스터내의 레벨시프터까지 저논리진폭인 상태이다. 따라서, 액정패널내에서 신호선구동회로 또는 주사선구동회로 전에 제어회로에서의 신호의 논리연산이 필요할 때, 이 저진폭의 논리신호로는 상기한 바와 같이 연산의 전압동작마진이 작아져 동작불량을 일으키거나 연산속도가 느려지게 되어 실용상으로 문제가 된다. 예컨대, 데이터신호선 구동회로내의 시프트레지스터의 구동주파수를 떨어뜨리기 때문에, 시프트레지스터를 다상화하게 된다.
이 경우, 외부회로에서의 클록신호를 분주처리하지 않으면 않된다. 이러한 논리연산을 수행하는 경우에는 상기한 바와 같이 폴리실리콘 TFT로는 특성이 부족하고 고진폭의 논리신호가 필요하다.
이와 같이, 폴리실리콘 TFT를 이용한 장치에서는 신호연산부에 대하여는 고진폭의 논리신호가 필요하고, 거대한 전송계에 대해서는 저소비전력이나 불필요한 복사의 면에서 저진폭의 논리신호가 요구되고 있다.
본 발명은, 상기 문제점을 감안하여 된 것으로서, 그 목적은, 고진폭의 논리신호가 필요한 논리연산부를 포함하는 구성에 있어서, 소비전력증가 또는 불필요한 복사발생을 억제할 수 있는 신호처리회로, 및 그에 이용되는 저전압신호를 생성하는 저전압 신호발생기, 및 그것을 포함하는 화상표시장치를 제공하는 것이다.
상기 목적을 달성하도록, 본 발명의 신호처리회로는, 고진폭의 논리신호를 이용하여 논리연산이 행하여지는 제 1 논리연산회로, 부하용량을 갖는 전송계, 및 제 1 논리연산회로에서 고진폭의 논리신호를 입력하고, 입력된 고진폭의 논리신호를, 상기 고진폭의 논리신호보다 진폭이 작은 저진폭의 논리신호로 변환하여, 변환된 저진폭의 논리신호를 상기 전송계에 출력하는 강압 레벨시프터인 저전압 신호발생기를 포함함을 특징으로 한다.
또한, 본 발명의 저전압 신호발생기는, 고진폭의 논리신호를 이용하여 논리연산이 행하여지는 제 1 논리연산회로, 및 부하용량을 갖는 전송계를 포함하는 신호처리회로에 제공되는 저전압 신호발생기에 있어서, 고진폭의 논리신호를, 상기 고진폭의 논리신호보다 진폭이 작은 저진폭의 논리신호로 변환함을 특징으로 한다.
상기 구성에 의해, 제 1 논리연산회로가 고진폭의 논리신호를 이용하여 연산을 행한 후, 제 1 논리연산회로에서 출력되는 고진폭의 논리신호를, 강압 레벨시프터인 저전압 신호발생기가, 저진폭의 논리신호로 변환하여, 변환된 저진폭의 논리신호가 부하용량인 전송계에 인가된다.
따라서, 제 1 논리연산회로에서는, 고진폭의 논리신호를 이용하여, 동작불량을 일으키지 않고, 고속으로 연산할 수 있음과 동시에, 부하용량인 전송계에서는, 저진폭의 논리신호를 이용하여, 제 1 논리연산회로에서의 출력신호를 저소비전력으로 전송할 수 있다. 그러므로, 고진폭의 논리신호가 필요한 논리연산부를 포함하는 구성에 있어서, 소비전력증가 또는 불필요한 복사발생을 억제할 수 있다. 즉, 고진폭의 논리신호가 필요한 논리연산부와, 저소비전력으로 하기 위해 저진폭의 논리신호가 바람직한 상기 전송계를 조합시킨 신호처리회로와, 고진폭의 논리신호로부터 저진폭의 논리신호를 생성할 수 있는 강압 레벨시프터인 저전압 신호발생기를 제공할 수 있다.
이와 같이 하여, 전송계에 대해서, 제1 회로에서 필요한 고전압신호를 이용하여 저전압신호를 생성하여 제2 회로로 전송함에 의해 전송계의 소비전력을 감소시킬 수 있다. 즉, 폴리실리콘 TFT가 이용되는 회로에서 고진폭의 논리신호가 필요한 논리연산부와 저소비전력를 위해 저진폭의 논리신호가 필요한 부하용량을 갖는 전송계를 조합시킨 회로구성과, 고진폭의 논리신호로부터 저진폭의 논리신호를 생성하는 저전압 신호발생기로 된 강압 레벨시프터를 제공할 수 있다.
또한, 상기 전송계에 접속되는 제 2 논리연산회로로서는, 상기 저진폭의 논리신호를 이용하여 논리연산이 행하여지는 회로라도 좋고, 고진폭의 논리신호를 이용하여 논리연산이 행하여지는 회로라도 좋다. 예컨대, 폴리실리콘제 실리콘박막트랜지스터로 구성되어 있는 논리연산회로는, 고속처리가 필요하면, 고진폭의 논리신호로 구동해야 하지만, 저속처리로도 좋으면, 저진폭의 논리신호로 구동할 수 있다. 상기 구성에서는, 제 1 논리연산회로와 전송계 사이에 강압 레벨시프터를 제공하고 있기 때문에, 전송계와 제 2 논리연산회로 사이에 강압 레벨시프터를 제공하는 경우에 비하여, 소비전력증가 또는 불필요한 복사발생을 억제할 수 있다.
제 2 논리연산회로가 고진폭의 논리신호를 이용하여 논리연산이 행하여지는 회로인 경우에는, 상기 전송계와 제 2 논리연산회로 사이에, 상기 전송계에서 입력된 저진폭의 논리신호를, 상기 저진폭의 논리신호보다 진폭이 큰 고진폭의 논리신호로 변환하여 제 2 논리연산회로에 출력하는 승압 레벨시프터가 제공된다. 이로써, 제 2 논리연산회로에서도, 고진폭의 논리신호를 이용하여, 동작불량을 일으키지 않고, 고속으로 연산할 수 있다. 또한, 제 1 논리연산회로에서 이용하는 고진폭의 논리신호와, 제 2 논리연산회로에서 이용하는 고진폭의 논리신호는, 동일 진폭으로 하거나, 다른 진폭으로 할 수 있다.
한편, 제 2 논리연산회로가 저진폭의 논리신호를 이용하여 논리연산이 행하여지는 회로인 경우에는, 전송계와 제 2 논리연산회로 사이에 승압 레벨시프터를 제공할 필요가 없기 때문에, 회로규모의 증대를 억제할 수 있다.
또한, 본 발명의 화상표시장치는, 매트릭스 형상으로 배치된 복수의 화소, 상기 복수의 화소의 열마다 제공된 복수의 데이터신호선, 상기 복수의 화소의 행마다 제공된 복수의 주사신호선, 상기 복수의 데이터신호선을 구동하는 데이터신호선 구동회로, 상기 복수의 주사신호선을 구동하는 주사신호선 구동회로를 포함하는 화상표시장치에 있어서, 상기 데이터신호선 구동회로 및 상기 주사신호선 구동회로 중 어느 한쪽 또는 양쪽은, 고진폭의 논리신호를 이용하여 논리연산이 행하여지는 제 1 논리연산회로, 부하용량을 갖는 전송계, 및 제 1 논리연산회로에서 고진폭의 논리신호를 입력하여, 입력된 고진폭의 논리신호를, 상기 고진폭의 논리신호보다 진폭이 작은 저진폭의 논리신호로 변환하고, 변환된 저진폭의 논리신호를 상기 전송계에 출력하는 강압 레벨시프터인 저전압 신호발생기를 포함함을 특징으로 한다.
상기 구성에 의해, 데이터신호선구동회로 및 주사신호선구동회로의 어느 한쪽 또는 양쪽에, 상기 구성의 저전압 신호발생기가 제공되어 있다.
따라서, 제 1 논리연산회로로서 예컨대, 입력클록신호를 분주하는 회로에서는, 고진폭의 논리신호를 이용하여, 동작불량을 일으키지 않고, 고속으로 연산할 수 있음과 동시에, 부하용량인 전송계에서는, 저진폭의 논리신호를 이용하여, 제 1 논리연산회로에서의 출력신호를 저소비전력으로 전송할 수 있다. 그러므로, 화상표시장치에 있어서, 고속의 논리연산과 저소비전력화를 동시에 실현할 수 있다.
한편, 본원 명세서에서 고진폭 또는 고전압이란 10∼12V정도를 의미하고 저진폭 또는 저전압이란 3∼5V정도를 의미하지만, 반드시 이에 한정되는것은 아니다. 즉, 본발명은 전압이 어떤 값이더라도 일단 저전압으로 하여 전송하고 그 후에 고전압으로 함으로써 발명의 효과를 얻을 수 있다. 예컨대 실제 제품 형태에서 고진폭 또는 고전압이 8V, 저진폭 또는 저전압이 1.85V의 경우도 있을 수 있다.
본 발명의 다른 목적, 특징, 및 장점은, 이하에 나타내는 설명에 의해 충분히 이해될 것이다. 또한, 본 발명의 이점은, 첨부도면을 참조한 다음 설명에 의해 명백하게 될 것이다
〔제 1 실시예〕
본 발명의 제 1 실시예에 대해서 도 1 내지 도 22 를 참조하여 설명하면 다음과 같다.
본 발명은 폴리실리콘을 이용한 회로에 널리 적용할 수 있지만, 이하에서는 가장 적절한 예로서, 2상 시프트레지스터를 포함하는 화상표시장치에 적용하는 경우에 대하여 설명한다. 또한, 본 명세서에서는 화상표시장치로서 액정표시장치를 예로하여 설명한다.
2상을 포함하는 다상 시프트레지스터는, 구동주파수가 단상 시프트레지스터에서는 실현할 수 없을 정도의 고속일 때에 저속으로 병렬로 구동하기 위해 이용되고 있다.
도 2는 기본적인 화상표시장치의 전체를 나타낸 도면이다. 화상표시장치는 화소 PIX를 매트릭스형상으로 배열한 표시부(22), 데이터신호선 구동회로(23), 주 사신호선 구동회로(24), 논리연산회로(26)를 포함하고, 표시패널로서의 액정패널(21)을 포함함과 동시에, 각 회로의 제어를 수행하는 제어회로(25)를 포함하고 있다. 데이터신호선 구동회로(23) 및 주사신호선 구동회로(24)는 각각 시프트레지스터(23a, 24a)를 포함하고 있다. 또한, 데이터신호선 구동회로(23)는 샘플링부(23b)도 포함하고 있다.
도 1은 기본적인 화상표시장치의 전체를 나타낸 도면인 도 2에서의 데이터신호선 구동회로를 나타내고 있다. 즉, 화상표시장치의 표시패널로서의 액정패널(10 : 도 2의 액정패널(21)에 상당)은, 외부제어회로와의 패널측 인터페이스부에 클록신호의 주파수를 분주하는 논리연산회로(11 : 도 2의 회로(26)에 상당) 및 각 단에 레벨시프터를 분산배치한 2상 시프트레지스터로서의 시프트레지스터(16a, 16b)와 샘플링회로(17)를 포함한 데이터신호선 구동회로(12 : 도 2의 회로(23)에 상당)로 구성되어 있다. 도 1에서는 표시부 및 주사신호선 구동회로의 도시를 생략하고 있다.
상기 논리연산회로(11), 데이터신호선 구동회로(12), 도시안된 표시부 및 주사신호선 구동회로는, 제조시의 수고와 배선용량을 줄이기 위해 동일 기판상에 설계한다. 또한, 보다 많은 화소를 집적하여 표시면적을 확대하기 위해 상기 각 구동회로 및 논리연산회로는, 유리기판상에 형성된 폴리실리콘제 실리콘박막트랜지스터로 구성된다. 또한 통상의 유리기판(왜곡점이 600℃ 이하의 유리기판)을 사용하더라도, 왜곡점 이상의 프로세스에 기인하는 뒤집힘이나 구부러짐이 발생하지 않도록, 상기 폴리실리콘제 실리콘트랜지스터는 600℃ 이하의 프로세스 온도에서 제조 된다.
폴리실리콘제 실리콘박막트랜지스터로 형성되는 상기 회로의 구동전압 Vdd는 예컨대 12 V 정도로 설정되어 있다. 한편 도 2에 있어서 제어회로(25)는 상기 각 회로(22∼24, 26)와는 다른 기판상에, 단결정실리콘트랜지스터로 형성되고, 구동전압 Vhh는 예컨대 3V 또는 그 이하이고, 상기 폴리실리콘회로의 구동전압 Vdd보다 낮은 값으로 설정되어 있다.
다음으로 동작을 설명한다. 제어회로에서 생성된 3V, 3MHz의 클록신호 ck 및 상보관계에 있는 반전클록신호 ckb는, 도 1의 액정패널(10)내의 승압 레벨시프터(13a, 13b)에 의해 12V로 승압된다. 각각의 신호는 1/2분주기(14a, 14b)에 의해 주파수를 절반으로 떨어뜨리고, 2개의 상보관계에 있는 신호를 생성한다. 즉, 클록신호 ck에서 12V, 1.5MHz의 클록신호 CK1 및 그 상보신호인 반전클록신호 CKlB가 생성된다. 동일하게 클록신호 ck의 반전클록신호 ckb에서 12V, 1.5MHz의 클록신호 CK2 및 그 상보신호인 반전클록신호 CK2B가 생성된다.
외부의 제어회로(25)로부터의 데이터신호선 구동회로용 스타트펄스신호 sp 및 상보관계에 있는 반전스타트펄스신호 spb는, 승압 레벨시프터(13c)에 의해서 12V로 승압되고, 시프트레지스터(16a, 16b)에 입력된다. 또한, 각 클록신호는 외부의 제어회로(25)로부터의 데이터신호선 구동회로용 스타트펄스신호 sp 및 상보관계에 있는 반전스타트펄스신호 spb에 의해 제어되는 강압 레벨시프터(15a, 15b, 15c, 15d)에서 12V에서 3V로 강압된다. 상기 저논리 진폭클록신호가 데이터신호선 구동회로(12)내를 전파하여, 시프트레지스터의 각 단에서 다시 논리연산동작에 필요한 고논리진폭인 12V까지 승압되어 펄스시프트로 이용된다. 그 후 샘플링펄스를 생성하고, 샘플링회로(17)에서 데이터신호를 샘플링하여 데이터신호선(도 1에는 도시안됨)으로 출력하여 표시한다.
도 3 및 도 4는, 상기의 1/2분주기(14a, 14b)의 일례인 회로도를 나타내고 있다. 주파수 f의 클록신호를 입력함에 의해, 출력 Q 및 그 상보관계에 있는 출력 QB에 주파수(1/2) f의 클록신호와 반전클록신호를 각각 출력한다. 도 3은 입력 클록의 상승에 동기하여 동작하는 포지티브엣지타입이고, 도 4는 입력 클록의 하강에 동기하여 동작하는 네가티브엣지타입이다.
도 5는 데이터신호선 구동회로의 신호의 타이밍 다이어그램이다. 예컨대 포지티브엣지타입에 대해서 설명하면, 포지티브엣지타입의 1/2분주기(14a)는, 레벨시프터(13a)에서 승압된 클록신호 CK의 상승에 동기하여 클록신호 CK1 및 그 상보신호인 반전클록신호 CKlB를 생성한다. 또한 포지티브엣지타입의 1/2분주기(14a, 14b)는, 레벨시프터(13b)에서 승압된 반전클록신호 CKB의 상승에 동기하여 클록신호 CK2 및 그 상보신호인 반전클록신호 CK2B를 생성한다. 이로써 클록신호 CK1과 CK2는 서로 1/4주기분의 위상차를 갖는다. 또한 클록신호 CKlB와 CK2B도 서로 1/4주기분의 위상차를 갖는다.
여기서는 포지티브엣지타입을 이용하였지만, 물론 네가티브엣지타입을 이용할 수도 있다.
그 후, 도 1의 강압 레벨시프터(15a 내지 15d)에서의 강압 및 각 단의 승압 레벨시프터에서의 승압을 수행하고, 클록신호 CK1 및 반전클록신호 CKlB는 시프트 레지스터(16a)에 입력되고, 클록신호 CK2 및 반전클록신호 CK2B는 시프트레지스터(16b)에 입력된다. 샘플링펄스 S1은 CK1의 상승에 동기하고, 샘플링펄스 S2는 CK2의 상승에 동기한다. 더불어, 샘플링펄스 S3은 CK1B의 상승에 동기하고, 샘플링펄스 S4는 CK2B의 상승에 동기한다. 이로써, 데이터를 샘플링하는 타이밍을 결정하며 순차전송되는 샘플링펄스가 생성된다.
도 6에서 본 발명에 이용되는 저전압 신호발생기인 강압 레벨시프터의 회로도를 나타낸다. 상기 강압 레벨시프터는, 입력(INPUT)으로서 고논리 진폭클록신호가 게이트에 연결되어 있고, 저진폭의 논리신호인 스타트펄스신호 sp 또는 반전스타트펄스신호 spb가 소스에 연결된 트랜지스터 4개와, 인버터 1개로 이루어진다. 스타트펄스신호 sp는 1게이트 주사시간의 대부분에서 로우전위 Vss이다. 한편, 반전스타트펄스신호 spb는 1 게이트주사시간의 대부분에서 하이전위 Vhh이다. 여기서 Vhh는 외부의 제어회로(25)의 출력이기 때문에 저전압진폭의 하이레벨이고, 상기한 도 1의 경우는 3V이다. 12V의 고진폭의 논리신호로 트랜지스터를 스위칭함으로서 소스에 연결되는 하이전위 Vhh의 반전스타트펄스신호 spb 또는 소스에 연결되는 로우전위 Vss의 스타트펄스신호 sp를 패스한다. 이 강압 레벨시프터는 출력 및 상보관계에 있는 반전출력을 생성한다.
본 구성에서는, 강압 레벨시프터의 구동으로 새롭게 저논리진폭의 하이전위를 공급하는 전원을 준비할 필요가 없기 때문에, 외부의 제어회로(25)와 액정패널과의 인터페이스의 단자수를 감소시킬 수 있다. 본 예에서는 스타트펄스와 반전스타트펄스를 이용했지만, 다른 저진폭의 논리신호를 이용하여도 무방하다. 도 6에 나타낸 본 저전압 신호발생기인 강압 레벨시프터는 N형트랜지스터만으로 구성되어 있지만, 물론 P형 트랜지스터만으로 구성할 수 있고, N형 트랜지스터와 P형 트랜지스터를 이용하는 CM0S구성도 가능하다.
도 14에는 도 6에서 나타낸 저전압 신호발생기인 강압 레벨시프터의 타이밍 다이어그램을 나타낸다. 데이터신호선 구동회로 스타트펄스신호 sp와 반전스타트펄스신호 spb는 하이전위 Vhh, 로우전위 Vss에서 3V(= Vhh-Vss)펄스이다. 한편, 입력은 주파수를 1/2로 하는 논리연산 후의 출력이기 때문에 하이전압 Vdd, 로우전위 Vss에서 12V(= Vdd-Vss)의 진폭을 갖는다. 이 고진폭의 논리신호에 의한 스위칭에 의해, 하이전위 Vhh, 로우전위 Vss에서 3V(= Vhh-Vss)의 클록신호와 반전클록신호가 생성된다.
도 7에는 본 발명에서 이용하려는 저전압 신호발생기인 강압 레벨시프터의 회로도의 예를 나타낸다. 상기 강압 레벨시프터는 입력(INPUT)으로서 고논리 진폭클록신호가 게이트에 연결되어 있고, 저진폭의 논리신호인 반전스타트펄스신호 spb 또는 고논리진폭과 저논리진폭의 로우레벨인 전원전위 Vss가 소스로 전송되는 트랜지스터 4개와, 인버터 1개로 이루어진다. 반전스타트펄스신호 spb는 1게이트주사시간의 대부분에서 하이전위 Vhh이다. 여기서 Vhh는 외부의 제어회로(25)의 출력이기 때문에 저전압진폭의 하이레벨이고, 상기한 도 1의 경우는 3V이다. 12V의 고진폭의 논리신호로 트랜지스터를 스위칭함으로서, 소스에 연결되는 반전스타트펄스신호 spb의 하이전위 Vhh 또는 소스에 연결되는 고논리진폭과 저논리진폭의 로우전위 Vss를 패스한다.
본 구성에서는, 강압 레벨시프터의 구동으로 새롭게 저논리진폭의 하이전위를 공급하는 전원을 준비할 필요가 없기 때문에, 외부의 제어회로(25)와 액정패널과의 인터페이스의 단자수를 줄일 수 있다. 본 예에서 반전스타트펄스를 이용했지만, 다른 저진폭의 논리신호를 사용하더라도 무방하다. 도 7에 나타낸 본 저전압 신호발생기인 강압 레벨시프터는 N형 트랜지스터만으로 구성되어 있지만, 물론 P형 트랜지스터만으로 구성할 수 있고 N형 트랜지스터와 P형 트랜지스터를 이용하는 CMOS 구성도 가능하다.
도 15는 도 7에 나타낸 저전압 신호발생기인 강압 레벨시프터의 타이밍 다이어그램을 나타낸다. 반전스타트펄스신호 spb는 하이전위 Vhh, 로우전위 Vss에서 3V(= Vhh-Vss)펄스이다. 한편, 입력은 주파수를 1/2로 하는 논리연산 후의 출력이기 때문에 하이전위 Vdd, 로우전위 Vss에서 12V(= Vdd-Vss)의 진폭을 갖는다. 이 고진폭의 논리신호에 의한 스위칭에 의해, 하이전위 Vhh, 로우전위 Vss에서 3V(= Vhh-Vss)의 클록신호와 반전클록신호가 생성된다.
도 8에는 본 발명에서 이용하는 저전압 신호발생기인 강압 레벨시프터의 회로도의 예를 나타낸다. 상기 강압 레벨시프터는 입력(INPUT)으로서 고논리 진폭클록신호가 게이트에 연결되어 있고, 저진폭의 논리신호인 스타트펄스신호 sp 또는 저논리진폭의 하이레벨인 전원전위 Vhh가 소스에 연결된 트랜지스터 4개와, 인버터 1개로 이루어진다. 스타트펄스신호 sp는 1게이트주사시간의 대부분에서 로우전위 Vss이다. 여기서 Vhh는 외부의 제어회로(25)의 출력이기 때문에 상기한 도 1의 경우는 3V이다. 12V의 고진폭의 논리신호로 트랜지스터를 스위칭함으로서, 소스에 연결되는 스타트펄스신호 sp의 로우전위 Vss 또는 소스에 연결되는 저논리진폭의 하이전위 Vhh를 패스한다.
본 예에서는 스타트펄스를 이용하였지만, 다른 저진폭의 논리신호를 사용하더라도 무방하다. 도 8에 나타낸 본 저전압 신호발생기인 강압 레벨시프터는 N형 트랜지스터만으로 구성되어 있지만, 물론 P형 트랜지스터만으로 구성할 수 있고, N형 트랜지스터와 P형 트랜지스터를 이용하는 CMOS 구성도 가능하다.
도 16에는 도 8에서 나타낸 저전압 신호발생기인 강압 레벨시프터의 타이밍 다이어그램을 나타낸다. 스타트펄스신호 sp는 하이전위 Vhh, 로우전위 Vss에서 3V(= Vhh-Vss)펄스이다. 한편, 입력은 주파수를 1/2로 하는 논리연산 후의 출력이기 때문에 하이전위 Vdd, 로우전위 Vss에서 12V(= Vdd-Vss)의 진폭을 갖는다. 이 고진폭의 논리신호에 의한 스위칭에 의해, 하이전위 Vhh, 로우전위 Vss에서 3V(= Vhh-Vss)의 클록신호와 반전클록신호가 생성된다.
도 9에는 상기 발명에서 이용하는 저전압 신호발생기인 강압 레벨시프터의 회로도의 예를 나타낸다. 상기 강압 레벨시프터는 입력(INPUT)으로서 고논리 진폭클록신호가 게이트에 연결되어 있고, 저논리진폭의 하이레벨인 전원전위 Vhh 또는 고논리진폭과 저논리진폭의 로우레벨인 전원전위 Vss가 소스에 연결된 트랜지스터 4개와, 인버터 1개로 이루어진다. 저논리진폭의 하이전위 Vhh 또는 고논리진폭과 저논리진폭의 로우전위 Vss는 외부의 제어회로(25)에서 생성되고, Vhh는 상기한 도 1의 경우에는 3V이다. 12V의 고진폭의 논리신호로 트랜지스터를 스위칭함으로서, 소스에 연결되는 저논리진폭의 하이전위 Vhh 또는 고논리진폭과 저논리진폭의 로우전위 Vss를 패스한다.
도 9에 나타낸 본 저전압 신호발생기인 강압 레벨시프터는 N형 트랜지스터만으로 구성되어 있지만, 물론 P형 트랜지스터만으로 구성할 수 있고 N형 트랜지스터와 P형 트랜지스터를 이용하는 CM0S 구성도 가능하다.
도 17에는 도 9에 나타낸 저전압 신호발생기인 강압 레벨시프터의 타이밍 다이어그램을 나타낸다. 저논리진폭의 하이전위 Vhh, 고논리진폭과 저논리진폭의 로우전위 Vss에서 전위차는 3V(= Vhh-Vss)이다. 한편, 입력은 주파수를 1/2로 하는 논리연산 후의 출력이기 때문에 하이전위 Vdd, 로우전위 Vss에서 12V(= Vdd-Vss)의 진폭을 갖는다. 이 고진폭의 논리신호에 의한 스위칭에 의해, 하이전위 Vhh, 로우전위 Vss에서 3V(= Vhh-Vss)의 클록신호와 반전클록신호가 생성된다.
도 10에는, 본 발명에서 이용하려는 저전압 신호발생기인 강압 레벨시프터의 회로도의 예를 나타낸다. 상기 강압 레벨시프터는, 입력(INPUT)으로서 고논리 진폭클록신호가 게이트에 연결되어 있고, 저진폭의 논리신호인 스타트펄스신호 sp 또는 반전스타트펄스신호 spb가 소스에 연결된 트랜지스터 2개와, 인버터 1개로 이루어진다. 스타트펄스신호 sp는 1게이트주사시간의 대부분에서, 로우전위 Vss이다. 한편, 반전스타트펄스신호 spb도 1게이트주사시간의 대부분에서, 하이전위 Vhh이다. 여기서 Vhh는 외부의 제어회로(25)의 출력이기 때문에 저전압진폭의 하이레벨이고, 상기한 도 1의 경우에는 3V이다. 12V의 고진폭의 논리신호로 트랜지스터를 스위칭함으로서, 소스에 연결되는 반전스타트펄스신호 spb의 하이전위 Vhh 또는 소스에 연결되는 스타트펄스신호 sp의 로우전위 Vss를 패스한다. 본 강압 레벨시프터는 출력을 생성한다.
본 구성에서는, 강압 레벨시프터의 구동으로 새롭게 저논리진폭의 하이전위를 공급하는 전원을 준비하는 필요가 없기 때문에, 외부의 제어회로(25)와 액정패널과의 인터페이스의 단자수를 감소시킬 수 있다. 본 예에서는 스타트펄스와 반전스타트펄스를 이용했지만, 다른 저진폭의 논리신호를 사용하더라도 무방하다. 도 10에 나타나는 본 저전압 신호발생기인 강압 레벨시프터는 N형 트랜지스터만으로 구성되어 있지만, 물론 P형 트랜지스터만으로 구성할 수 있고 N형 트랜지스터와 P형 트랜지스터를 이용하는 CM0S구성도 가능하다.
도 18에는 도10에서 나타나는 저전압 신호발생기인 강압 레벨시프터의 타이밍 다이어그램을 나타낸다. 데이터신호선 구동회로 스타트펄스신호 sp와 반전스타트펄스신호 spb는 하이전위 Vhh, 로우전위 Vss에서 3V(= Vhh-Vss)펄스이다. 한편, 입력은 주파수를 1/2로 하는 논리연산 후의 출력이기 때문에 하이전압 Vdd, 로우전위 Vss에서 12V(= Vdd-Vss)의 진폭을 갖는다. 이 고진폭의 논리신호에 의한 스위칭에 의해, 하이전위 Vhh, 로우전위 Vss에서 3V(= Vhh-Vss)의 클록신호가 생성된다.
도 11에는 본 발명에서 이용하는 저전압 신호발생기인 강압 레벨시프터의 회로도의 예를 나타낸다. 상기 강압 레벨시프터는 입력(INPUT)으로서 고논리 진폭클록신호가 게이트에 연결되어 있고, 저진폭의 논리신호인 반전스타트 펄스신호 spb 또는 고논리진폭과 저논리진폭의 로우레벨인 전원전위 Vss가 소스에 연결된 트랜지스터 2개와, 인버터 1개로 이루어진다. 반전스타트펄스신호 spb는 1게이트주사시간의 대부분에서, 하이전위 Vhh이다. 여기서 Vhh는 외부의 제어회로(25)의 출력이기 때문에 저전압진폭의 하이레벨이고, 상기한 도 1의 경우에는 3V이다. 12V의 고진폭의 논리신호로 트랜지스터를 스위칭함으로서, 소스에 연결되는 반전스타트펄스신호 spb의 하이전위 Vhh 또는 소스에 연결되는 고논리진폭과 저논리진폭의 로우전위 Vss를 패스한다.
본 구성에서는, 강압 레벨시프터의 구동으로 새롭게 저논리진폭의 하이전위를 공급하는 전원을 준비할 필요가 없기 때문에, 외부의 제어회로(25)와 액정패널과의 인터페이스의 단자수를 감소시킬 수 있다. 본 예에는 반전스타트펄스를 이용했지만, 다른 저진폭의 논리신호를 사용하더라도 무방하다. 도 11에 나타나는 본 저전압 신호발생기인 강압 레벨시프터는 N형 트랜지스터만으로 구성되어 있지만, 물론 P형 트랜지스터만으로 구성할 수 있고 N형 트랜지스터와 P형 트랜지스터를 이용하는 CMOS 구성도 가능하다.
도 19에는 도 11에 나타나는 저전압 신호발생기인 강압 레벨시프터의 타이밍 다이어그램을 나타낸다, 반전스타트펄스신호 spb는 하이전위 Vhh, 로우전위 Vss에서 3V(= Vhh-Vss)펄스이다. 한편, 입력은 주파수를 1/2로 하는 논리연산 후의 출력이기 때문에 하이전위 Vdd, 로우전위 Vss에서 12V(= Vdd-Vss)의 진폭을 갖는다. 이 고진폭의 논리신호에 의한 스위칭에 의해, 하이전위 Vhh, 로우전위 Vss에서 3V(= Vhh-Vss)의 클록신호가 생성된다.
도 12에는 본 발명에서 이용하는 저전압 신호발생기인 강압 레벨시프터의 회로도의 예를 나타낸다. 상기 강압 레벨시프터는 입력(INPUT)으로서 고논리 진폭클록신호가 게이트에 연결되어 있고, 저진폭의 논리신호인 스타트 펄스신호 sp 또는 저논리진폭의 하이레벨인 전원전위 Vhh가 소스에 연결된 트랜지스터 2개와, 인버터 1개로 이루어진다. 스타트펄스신호 sp는 1게이트주사시간의 대부분에서 로우전위 Vss이다. 여기서 Vhh는 외부의 제어회로(25)의 출력이기 때문에 상기한 도 1의 경우에는 3V이다. 12V의 고진폭의 논리신호로 트랜지스터를 스위칭함으로서, 소스에 연결되는 스타트펄스신호 sp의 로우전위 Vss 또는 소스에 연결되는 저논리진폭의 하이전위 Vhh를 패스한다.
본 예에서는 스타트펄스를 이용했지만, 다른 저진폭의 논리신호를 사용하더라도 무방하다. 도 12에 나타내는 본 저전압 신호발생기인 강압 레벨시프터는 N형 트랜지스터만으로 구성되어 있지만, 물론 P형 트랜지스터만으로 구성할 수 있고 N형 트랜지스터와 P형 트랜지스터를 이용하는 CM0S 구성도 가능하다.
도 20에는 도 12에서 나타낸 저전압 신호발생기인 강압 레벨시프터의 타이밍 다이어그램을 나타낸다. 스타트펄스신호 sp는 하이전위 Vhh, 로우전위 Vss에서 3V(= Vhh-Vss)펄스이다. 한편, 입력은 주파수를 1/2로 하는 논리연산 후의 출력이기 때문에 하이전위 Vdd, 로우전위 Vss에서 12V(= Vdd-Vss)의 진폭을 갖는다. 이 고진폭의 논리신호에 의한 스위칭에 의해, 하이전위 Vhh, 로우전위 Vss에서 3V(= Vhh-Vss)의 클록신호가 생성된다.
도 13에는, 본 발명에서 이용하는 저전압 신호발생기인 강압 레벨시프터의 회로도의 예를 나타낸다. 상기 강압 레벨시프터는 입력(INPUT)으로서 고논리 진폭클록신호가 게이트에 연결되어 있고, 저논리진폭의 하이레벨인 전원전위 Vhh 또는 고논리진폭과 저논리진폭의 로우레벨인 전원전위 Vss가 소스에 연결된 트랜지스터 2개와, 인버터1개로 이루어진다. 저논리진폭의 하이전위 Vhh 또는 고논리진폭과 저논리진폭의 로우전위 Vss는 외부의 제어회로(25)로 생성되어지고, Vhh는 상기한 도 1의 경우에는 3V이다. 12V의 고진폭의 논리신호로 트랜지스터를 스위칭함으로서, 소스에 연결되는 저논리진폭의 하이전위 Vhh 또는 고논리진폭과 저논리진폭의 로우전위 Vss를 패스한다.
도 13에 나타내는 본 저전압 신호발생기인 강압 레벨시프터는 N형 트랜지스터만으로 구성되어 있지만, 물론 P형 트랜지스터만으로 구성할 수 있고 N형 트랜지스터와 P형 트랜지스터를 이용하는 CM0S 구성도 가능하다.
도 21에는 도 13에서 나타내는 저전압 신호발생기인 강압 레벨시프터의 타이밍 다이어그램을 나타낸다. 저논리진폭의 하이전위 Vhh, 고논리진폭과 저논리진폭의 로우전위 Vss에서 전위차는 3V(= Vhh-Vss)이다. 한편, 입력은, 주파수를 1/2로 하는 논리연산 후의 출력이기 때문에 하이전위 Vdd, 로우전위 Vss에서 12V(= Vdd-Vss)의 진폭을 갖는다. 이 고진폭의 논리신호에 의한 스위칭에 의해, 하이전위 Vhh, 로우전위 Vss에서 3V(= Vhh-Vss)의 클록신호가 생성된다.
도 6 내지 도 13에 나타낸 저전압 신호발생기인 강압 레벨시프터는 일례이고, 고진폭의 논리신호를 사용하여 저진폭의 논리신호를 출력하는 다른 구성이라도 무방하다.
본 실시예에 의해, 액정패널은 저전압입력을 달성하는 동시에 데이터신호선 구동회로를 횡단하는 클록신호를 저전압으로 함으로서 저소비전력을 실현한다. 예컨대 본 예에서는 12V에서 3V로 전압을 낮출 수 있기 때문에, 클록선에서의 소비전 력은 1/16으로 크게 감소시킬 수 있다. 더욱이 전압을 낮게 하는 것으로 불필요한 복사도 감소시킬 수 있다.
본 실시예는 액정표시장치의 데이터신호선 구동회로에 관한 것 뿐만아니라, 주사신호선 구동회로에도 적용할 수 있다. 더불어 유기EL(Electro Luminescence) (OLED)등 다른 표시장치에서 이용할 수 있다.
본 실시예는 구체적인 일례이고, 도 22에 일반적인 경우를 나타낸다. 고진폭의 논리신호가 필요한 논리연산회로(31) 및 논리연산회로(35)와 그 사이의 부하용량을 갖는 전송계(33)로 이루어지는 회로에서, 논리연산회로(31)와 전송계(33) 사이에, 고진폭의 논리신호에서 저진폭의 논리신호로 변환하는 강압 레벨시프터(32)가 제공되고, 전송계(33)와 논리연산회로(35) 사이에, 저진폭의 논리신호에서 고진폭의 논리신호로 변환하는 승압 레벨시프터(34)가 제공되는 회로구성을 이룬다. 이로써 전압의 제곱에 비례하는 부하용량배선의 소비전력을 대폭적으로 줄일 수 있는 동시에 불필요한 복사를 줄일 수 있다.
도 22에 나타낸 회로는 액정표시장치 뿐만아니라, 유기EL(OLED) 등 다른 액티브매트릭스형 표시장치에도 이용할 수 있다.
〔제 2 실시예〕
본 발명의 다른 실시예에 대해서 도 2 및 도 23을 참조하여 설명하면 다음과 같다. 또한, 설명의 편의상, 상기한 실시예의 도면에 도시된 부재와 동일의 기능을 갖는 부재에는 동일 참조부호를 부여하여 그에 대한 설명을 생략한다.
본 발명은 폴리실리콘을 이용한 회로에 널리 적용할 수 있지만, 이하에서는 그 적절한 예로서 단상 클록 입력의 화상표시장치에 적용하는 경우에 대하여 설명한다.
일반적인 D형 플립플롭을 구성요소로 하는 시프트레지스터의 구동에는, 도 30에 도시한 바와 같이, 클록신호 및 그것과 상보관계에 있는 반전클록신호가 필요하다. 도 23은 기본적 화상표시장치의 전체적인 도면인 도 2 중의 데이터신호선 구동회로를 나타내고 있다. 즉, 화상표시장치(40)는, 외부의 제어회로(25)로부터의 클록신호를 받아 반전클록신호를 생성하는 논리연산회로(41) 및 각 단에 레벨시프터를 분산배치한 시프트레지스터(46)와 샘플링회로(47)를 포함한 데이터신호선 구동회로(42)로 구성된다. 도 23에서 표시부 및 주사신호선 구동회로는 도시를 생략하고 있다.
상기 논리연산회로(41), 데이터신호선 구동회로(42), 도시안 된 표시부 및 주사신호선 구동회로는 제조시의 수고와 배선용량을 줄이기 위해, 동일기판상에 설계된다. 또한, 보다 많은 화소를 집적하여 표시면적을 확대하기 위해서, 상기 구동회로 및 논리회로는 유리기판상에 형성된 폴리실리콘박막트랜지스터로 구성된다. 또한, 통상의 유리기판(왜곡점이 600℃ 이하의 유리기판)을 사용하더라도 왜곡점 이상의 프로세스에 기인하는 뒤집힘이나 구부러짐이 발생하지 않도록, 상기 폴리실리콘트랜지스터는 600℃ 이하의 프로세스 온도에서 제조된다.
폴리실리콘박막트랜지스터로 형성되어 있는 상기 회로의 구동전압 Vdd는, 예컨대 12V 정도로 설정되어 있다. 한편, 도 2에 있어서 제어회로(25)는 상기 각 회로(22∼24 및 26)와는 다른 기판상에, 단결정실리콘트랜지스터로 형성되어 있고, 구동전압 Vhh는 예컨대 3V 혹은 그 이하이며, 상기 폴리실리콘회로의 구동전압 Vdd보다 낮은 값으로 설정되어 있다.
다음으로 동작을 설명한다. 외부의 제어회로(25)로부터의 데이터신호선 구동회로용 스타트펄스신호 sp 및 상보관계에 있는 반전스타트펄스신호 spb는 승압 레벨시프터(43b)에 의해 12V로 승압되어 시프트레지스터(46)에 입력된다. 또한, 제어회로(25)에서 생성된 3V의 클록신호 ck는 액정패널(40)내의 레벨시프터(43a)에 의해 12V로 승압된다. 승압된 신호는 인버터(44)에 의해, 상보관계에 있는 12V의 반전클록신호 CKB를 생성한다. 반전클록신호 CKB는, 외부의 제어회로(25)로부터의 데이터신호선 구동회로용 스타트펄스신호 sp 및 상보관계에 있는 반전스타트펄스신호 spb에 의해 제어되는 강압 레벨시프터(45)에서 12V에서 3V로 강압된다. 이 저논리진폭반전클록신호 ckb와, 승압 레벨시프터(43a)에 의해 승압되지 않는 클록신호 ck가 데이터신호선 구동회로(42)내를 전파하여, 시프트레지스터의 각 단에서 다시 논리연산동작에 필요한 고논리진폭인 12V까지 승압되어, 펄스시프트에 이용된다. 그 후 샘플링펄스를 생성하여, 샘플링회로(47)에서 데이터신호를 샘플링하고, 각 데이터신호선(도 23에는 도시안됨)에 출력하여 표시한다.
본 실시예에 의해, 반전클록신호는 액정패널내에서 생성하기 때문에, 외부에서 입력할 필요가 없게 되고, 인터페이스의 단자수를 감소시킬 수 있다.
본 실시예에서 이용되는 저전압 신호발생기인 강압 레벨시프터는 도6 ∼도13에 나타내고 있지만, 고진폭의 논리신호를 사용하여 저진폭의 논리신호를 출력하는 다른 구성이라도 무방하다. 저전압 신호발생기인 강압 레벨시프터의 동작에 대해서는 제 1 실시예에서 설명한 바와 같다.
본 발명에 의해, 액정패널은 저전압입력을 달성하는 동시에 데이터신호선 구동회로를 횡단하는 클록신호를 저전압으로 함으로서 저소비전력을 실현할 수 있다. 예컨대, 본 예에서 12V에서 3V로 전압을 낮출 수 있기 때문에, 클록선에서의 소비전력을 1/16으로 대폭 감소시킬 수 있다. 또한 전압을 낮게 함에 의해 불필요한 복사도 감소시킬 수 있다.
본 발명은 액정표시장치의 데이터신호선 구동회로에 대해서 뿐만아니라 주사선구동회로에도 적용할 수 있다. 더욱이 유기 EL(OLED)등 다른 표시장치에도 이용할 수 있다.
〔제 3 실시예〕
본 발명의 또 다른 실시예에 대해서 도 2 및 도 24를 참조하여 설명하면 다음과 같다. 또한, 설명의 편의상, 상기 실시예의 도면에 도시한 부재와 동일의 기능을 갖는 부재에는 동일의 참조부호를 부여하여 그에 대한 설명을 생략한다.
본 발명은 폴리실리콘을 이용한 논리회로에 널리 적용할 수 있지만, 이하에서는 적절한 예로서 디지털입력의 화상표시장치에 적용한 경우에 대해서 설명한다.
도 24는 기본적인 화상표시장치 중의 데이터신호선 구동회로를 나타낸다. 즉, 화상표시장치의 데이터신호선 구동회로(50)는 외부회로에서 클록신호 ck, 반전클록신호 ckb, 스타트펄스 sp, 반전스타트펄스 spb 등의 제어신호와 디지털데이터 입력신호(digital input)를 받아 동작한다. 고주파수신호를 1/6의 주파수로 떨어뜨리며, 디지털/아날로그 컨버터 (이하 DA컨버터)를 제어하기 위한 시프트레지스터이며, 레벨시프터를 분산배치한 시프트레지스터(51), 6개 동시에 DA 변환하는 6상 DA컨버터(52), 저진폭의 논리신호를 고진폭의 논리신호로 변환하는 승압 레벨시프터(53), 고진폭의 논리신호를 저진폭의 논리신호로 변환하는 강압 레벨시프터(54a, 54b), 샘플링회로(56)를 제어하기 위한 시프트레지스터이며, 레벨시프터를 분산배치한 시프트레지스터(55), 및 데이터를 샘플링하는 샘플링회로(56)로 구성되어 있다. 도 24에서 표시부 및 주사신호선 구동회로는 도시를 생략하고 있다.
상기 데이터신호선 구동회로(50), 도시안된 표시부 및 주사신호선 구동회로는 제조시의 수고와 배선용량을 줄이기 위해서 동일기판상에 설계한다. 또한, 보다 많은 화소를 집적하고 표시면적을 확대하기 위해 상기 구동회로 및 논리연산회로는 유리기판상에 형성된 폴리실리콘박막트랜지스터로 구성된다. 또한 통상의 유리기판(왜곡점이 600℃ 이하의 유리기판)을 사용하더라도, 왜곡점 이상의 프로세스에 기인하는 뒤집힘이나 구부러짐이 발생하지 않도록, 상기 폴리실리콘트랜지스터는 600℃ 이하의 프로세스 온도에서 제조된다.
폴리실리콘박막트랜지스터로 형성되어 있는 상기 회로의 구동전압 Vdd는, 예컨대 12V 정도로 설정되어 있다. 한편, 제어회로(25 : 도 2 참조)는, 데이터신호선 구동회로, 표시부 및 주사신호선 구동회로와는 다른 기판상에 단결정실리콘트랜지스터로 형성되어 있고, 구동전압 Vhh는 예컨대 3V 혹은 그 이하이고, 상기 폴리실리콘회로의 구동전압 Vdd보다 낮은 값으로 설정되어 있다.
다음으로 동작을 설명한다. 외부의 제어회로(25)로부터의 저논리진폭인 3V의 스타트펄스신호 sp와 반전스타트펄스신호 spb를 승압 레벨시프터(53)에 입력하고, 고진폭의 논리신호인 12V의 스타트펄스신호 SP를 생성한다. 이 12V의 스타트펄스신호 SP와 외부의 제어회로(25)로부터의 저논리진폭인 3V의 클록신호 ck와 반전클록신호 ckb가, 각 단에 레벨시프터를 배치한 시프트레지스터(51)에 입력된다. 스타트펄스신호 SP에 의해 시프트레지스터(51)는 동작을 개시한다. 저진폭의 논리신호인 클록신호 ck와 반전클록신호 ckb는, 각 단의 레벨시프터에서 12V까지 승압되어, 시프트레지스터의 구동에 이용된다. 시프트레지스터는 3MHz에서 동작하지만, 디지털데이터 6개를 한꺼번에 6상 DA컨버터(52)에서 DA변환(디지탈/아날로그변환)하기 위한 신호를 새롭게 클록신호로서 출력하기 위해 주파수는 500kHz로 변환된다. 이 고논리진폭 12V의 클록신호 CK와 반전클록신호 CKB는 저논리진폭 3V의 스타트펄스신호 sp 및 반전스타트펄스신호 spb에 의해 제어되는 저전압클록신호발생기가 되는 강압 레벨시프터(54a, 54b)에 의해, 저논리진폭 3V의 클록신호 ck와 반전클록신호 ckb를 생성한다. 이들 저논리진폭의 클록신호 ck 및 반전클록신호 ckb와, 승압 레벨시프터(53)에서 고논리진폭 12V 신호로 변환된 스타트펄스신호 SP에 의해, 각 단에 승압 레벨시프터를 배치한 시프트레지스터(55)를 동작시킨다. 시프트레지스터(55)에서 결정된 타이밍에 따라, 6상 DA컨버터(52)에 의해 변환된 아날로그전압을 샘플링회로(56)에서 데이터신호선(도시안됨)에 출력하여 표시한다.
시프트레지스터(55)내의 클록선은 시프트레지스터의 단수와 시프트레지스터와 거의 같은 정도의 길이의 배선에 비례하여 부하용량을 형성하고, 이것에 따라 전력소비가 발생하지만, 고논리진폭인 시프트레지스터(51)의 출력클록신호를 저전압클록신호발생기인 강압 레벨시프터(54a, 54b)에 의해 저진폭의 논리신호로 변환하여 전파시키고 있기 때문에, 저소비전력을 달성할 수가 있다. 예컨대 본 예에서는 12V에서 3V로 전압을 낮출 수 있기 때문에 클록선에서의 소비전력은 1/16으로 크게 감소시킬 수 있다. 또한 전압을 낮춤으로서 불필요한 복사도 감소시킬 수 있다.
본 발명에서 이용하는 저전압 신호발생기인 강압 레벨시프터는 도 6∼도 13에 나타낸 것이지만, 고진폭의 논리신호를 이용하여 저진폭의 논리신호를 출력하는 다른 구성으로도 무방하다. 저전압 신호발생기인 강압 레벨시프터의 동작에 대해서는 제 1실시예에서 설명한 바와 같다.
본 발명은 액정표시장치 뿐만아니라, 유기 EL(OLED) 등 다른 액티브매트릭스형 표시장치에도 이용할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 고진폭의 논리신호가 필요한 복수의 논리연산부를 연결한 부하용량선에 전파하는 신호를 저진폭의 논리신호로 함으로서, 대폭적인 소비전력의 절약과 불필요한 복사의 감소를 실현할 수 있다.
〔제 4 실시예〕
본 발명의 또 다른 실시의 형태에 대해서 도 25 내지 도 27을 참조하여 설명하면 다음과 같다. 도 25는 본 실시예의 신호처리회로의 개략적인 구성을 나타낸다.
신호처리회로(60)는, 고진폭의 논리신호로 동작하는 제 1 논리연산회로(61), 상기 고진폭의 논리신호보다 진폭이 작은 저진폭의 논리신호로 동작하는 제 2 논리연산회로(64), 그 사이의 부하용량인 전송계(63)를 구비한 신호처리회로에서, 제 1 논리연산회로(61)와 전송계(63) 사이에, 고진폭의 논리신호를 저진폭의 논리신호로 변환하는 강압 레벨시프터인 저전압 신호발생기(62)가 제공되는 회로구성을 이룬다.
일반적으로 회로의 전원 전압이 높을수록 그 회로는 고속동작할 수 있다. 이 점에 대해서 트랜지스터의 성능을 확인하기 위해 빈번히 사용되고 있는 링 오실레이터를 회로예로서, 도 26 및 도 27을 참조하며 설명한다.
도 26에 도시한 바와 같이, 링 오실레이터(70)는, 기수단의 인버터(71···)로 구성되며, 최종단의 인버터(71)의 출력이 최초단의 인버터(71)에 입력되는 구성이다. 인버터(71)는 하이신호 입력을 로우신호 출력으로, 로우신호 입력을 하이신호 출력으로 변환시키는 것이다. 따라서, 기수단의 인버터(71···)로 구성되는 링 오실레이터(70)는 발진하며, 링 오실레이터(70)는 트랜지스터의 능력이 높은 만큼 고주파수를 발진한다.
도 27은 링 오실레이터(70)의 발진주파수의 전원전압 의존성을 나타내고 있다. 여기서 사용한 링 오실레이터(70)는 19단의 인버터(71···) 로 이루어지고, 각 인버터(71‥·)에는, n형 트랜지스터 채널길이 L이 6㎛, 채널폭 W가 8㎛이고, p형 트랜지스터의 채널길이 L이 6㎛, 채널폭 W가 6㎛인 폴리실리콘트랜지스터가 사용되고 있다.
도 27을 참조하면, 전원전압 VDD의 증가와 함께 링 오실레이터의 발진주파수 fosc가 증가하는 것을 알 수 있다. 예컨대 전원전압 VDD가 4V일 때의 발진주파수 fosc는 약1.5 MHz가 되지만, 전원전압 VDD가 12V일 때의 발진주파수 fosc는 약 12 MHz가 된다.
즉, 저속처리에 적당한 회로는 전원전압을 낮게 할 수 있다. 그러므로, 도 25에 도시한 제 2 논리연산회로(64)는 제 1 논리연산회로(61)보다 저속처리에 적당하며 저진폭의 논리신호로 구동할 수 있다.
이 때 전송계(63)에는, 강압 레벨시프터(62)에 의한 저진폭의 논리신호가 전송되기 때문에, 전송계(63)와 제 2 논리연산회로(64) 사이에, 도 22에 도시하는 것과 같은, 저진폭의 논리신호를 고진폭의 논리신호로 변환하는 승압 레벨시프터(34)를 제공할 필요가 없고, 따라서, 회로규모의 증대를 억제할 수 있다.
또한, 도 22 및 도 25를 참조하면, 제 2 논리연산회로(35, 64)가 고진폭의 논리신호로 동작하는지 저진폭의 논리신호로 동작하는지에 관계없이, 전송계(63)에는 강압 레벨시프터(62)에 의해 저진폭의 논리신호가 전송되기 때문에, 전압의 제곱에 비례하는 부하용량배선의 소비전력을 대폭 절약함과 동시에 불필요한 복사를 줄일 수 있다.
또한, 본 실시예는 단결정실리콘이나 폴리실리콘을 사용한 회로에 널리 적용할 수 있다. 또한 본 실시예는 액정표시장치 뿐만아니라 유기 EL(OLED)등 다른 액티브매트릭스형 표시장치에도 이용될 수 있다.
이상과 같이, 본 발명의 신호처리회로는, 고진폭의 논리신호를 이용하여 논리연산을 수행하는 제 1 논리연산회로, 부하용량을 갖는 전송계, 제 1 논리연산회로로부터 고진폭의 논리신호를 입력하여, 입력된 고진폭의 논리신호를 상기 고진폭의 논리신호보다 진폭이 작은 저진폭의 논리신호로 변환하고, 변환된 저진폭의 논리신호를 상기 전송계로 출력하는 강압 레벨시프터인 저전압 신호발생기를 포함하는 구성이다.
이로써, 제 1 논리연산회로에서는 고진폭의 논리신호를 이용하여 동작불량을 일으키지 않고, 고속연산을 가능하게 함과 동시에, 부하용량인 전송계에서는 저진폭의 논리신호를 이용하여, 제 1 논리연산회로에서의 출력신호를 저소비전력으로 전송할 수 있다. 그러므로, 고진폭의 논리신호가 필요한 논리연산부를 포함하는 구성에 있어서, 소비전력증가나 불필요한 복사 발생을 억제할 수 있는 효과를 얻을 수 있다.
또한, 상기 전송계에 접속되는 제 2 논리연산회로로서는, 상기 저진폭의 논리신호를 이용하여 논리연산을 수행하는 회로라도 좋고, 고진폭의 논리신호를 이용하여 논리연산이 행해지는 회로라도 무방하다. 예컨대 폴리실리콘제 실리콘박막트랜지스터로 구성되는 논리연산회로는 고속처리가 필요하면, 고진폭의 논리신호로 구동할 필요가 있지만, 저속처리라도 무방하다면 저진폭의 논리신호로 구동할 수 있다. 상기의 구성에서는 제 1 논리연산회로와 전송계 사이에 강압 레벨시프터를 제공하고 있기 때문에, 전송계와 제 2 논리연산회로의 사이에 강압 레벨시프터를 제공하는 경우에 비하여, 소비전력증가나 불필요한 복사를 억제할 수 있는 효과가 있다.
제 2 논리연산회로가 고진폭의 논리신호를 이용하여 논리연산을 수행하는 회로의 경우에는, 상기 전송계와 제 2 논리연산회로 사이에는, 상기 전송계에서 입력된 저진폭의 논리신호를 상기 저진폭의 논리신호보다 진폭이 큰 고진폭의 논리신호로 변환하여 제 2 논리연산회로에 출력하는 승압 레벨시프터가 배치된다. 이로써 제 2 논리연산회로에서도 고진폭의 논리신호를 이용하여 동작불량을 일으키지 않고, 고속으로 연산할 수 있다고 하는 효과를 얻을 수 있다. 또한, 제 1 논리연산회로에 이용되는 고진폭의 논리신호와 제 2 논리연산회로에 이용되는 고진폭의 논리신호는 동일 진폭으로 될 수도 있고, 다른 진폭으로 될 수 있다.
한편, 제 2 논리연산회로가 저진폭의 논리신호를 이용하여 논리연산을 수행하는 회로인 경우에는, 전송계와 제 2 논리연산회로 사이에 승압 레벨시프터를 제공할 필요가 없기 때문에, 회로규모의 증대를 억제할 수 있다는 효과를 얻을 수 있다.
또한, 본 발명의 신호처리회로는, 이상과 같이, 상기 구성에 있어서, 제 1 논리연산회로 및 제 2 논리연산회로 중 적어도 한쪽은, 폴리실리콘제 실리콘박막트랜지스터로 구성된다.
상기 구성에 의해, 제 1 논리연산회로 및 제 2 논리연산회로 중 적어도 한쪽은 폴리실리콘제 실리콘박막트랜지스터로 구성된다. 그러므로, 상기 구성에 의한 효과에 더 부가하여, 보다 유연하게 후단의 회로에 대응할 수가 있는 효과를 얻을 수 있다.
또한, 본 발명의 저전압 신호발생기는, 이상과 같이, 고진폭의 논리신호를 이용하여 논리연산을 수행하는 제 1 논리연산회로와, 부하용량을 갖는 전송계를 포함하는 신호처리회로에 제공되는 저전압 신호발생기이며, 고진폭의 논리신호를 상기 고진폭의 논리신호보다도 진폭이 작은 저진폭의 논리신호로 변환하는 구성을 갖는다. 상기 저전압 신호발생기는 제 1 논리연산회로의 출력측과 상기 전송계 사이에 제공되는 것이 바람직하다.
상기 구성에 의해, 상기와 같이, 제 1 논리연산회로에서는 고진폭의 논리신호를 이용하여 동작불량을 일으키지 않고, 고속연산을 가능하게 함과 동시에, 부하용량인 전송계에서는 저진폭의 논리신호를 이용하여 제 1 논리연산회로에서의 출력신호를 저소비전력으로 전송할 수 있다. 그러므로, 고진폭의 논리신호가 필요한 논리연산부를 포함하는 구성에 있어서, 소비전력증가나 불필요한 복사를 억제할 수 있는 효과를 얻을 수 있다.
즉, 고진폭의 논리신호가 필요한 논리연산부와, 저소비전력으로 하기 위해 저진폭의 논리신호와 이상적인 상기 전송계를 조합시켜서 신호처리회로에 제공되는 저전압 신호발생기이며, 고진폭의 논리신호로부터 저진폭의 논리신호를 생성할 수 있는 강압 레벨시프터인 저전압 신호발생기를 제공할 수 있는 효과를 얻을 수 있다.
또한, 본 발명의 저전압 신호발생기는, 이상과 같이, 상기 구성에 있어서, 게이트회로를 구성하는 복수의 트랜지스터를 구비하며, 상기 트랜지스터는 단수 또는 복수의 로우레벨출력용 트랜지스터와, 단수 또는 복수의 하이레벨출력용 트랜지스터에 의해 구성되고, 상기 로우레벨출력용 트랜지스터는, 그 게이트에 상기 고진폭의 논리신호가 입력되어, 그 입력측에 상기 고진폭의 논리신호가 입력되는 기간 중 로우레벨전위인 저진폭의 논리신호와, 상기 저진폭의 논리신호를 생성하는 로우레벨전원의 로우레벨전위와, 상기 고진폭의 논리신호를 생성하는 하이레벨 전원의 로우레벨전위 중에 어느 하나가 입력되고, 그 출력측에서 저진폭의 논리신호의 로우레벨전위로서 출력되고, 상기 하이레벨출력용 트랜지스터는, 그 게이트에 상기 고진폭의 논리신호가 입력되며, 입력측으로 상기 고진폭의 논리신호가 입력되는 기간 중 하이레벨전위인 저진폭의 논리신호와, 상기 로우레벨전원의 하이레벨전위의 어느 것이 입력되어, 그 출력측으로 저진폭의 논리신호의 하이레벨전위로서 출력되는 구성이다.
상기 구성에 의해, 상기 고진폭의 논리신호가 상기 게이트회로를 개폐함으로서 상기 각 트랜지스터에서 저진폭의 논리신호를 출력한다. 그러므로 상기의 구성에 의한 효과에 부가하여, 간략한 구성으로 상기의 저전압 신호발생기를 실현할 수 있는 효과를 얻는다.
또한, 본 발명의 저전압 신호발생기는, 이상과 같이 상기의 구성에 있어서, 상기 신호처리회로는, 매트릭스 형상으로 배열된 복수의 화소, 상기 복수의 화소의 열마다 구비된 복수의 데이터신호선, 상기 복수의 화소의 행마다 구비된 복수의 주사신호선, 상기 복수의 데이터신호선을 구동하는 데이터신호선 구동회로, 및 상기 복수의 주사신호선을 구동하는 주사신호선 구동회로를 구비하는 화상표시장치에 사용되며, 상기 고진폭의 논리신호가 입력되는 기간 중 로우레벨전위인 저진폭의 논리신호는 상기 데이터신호선 구동회로에서 동작의 개시를 나타내는 스타트펄스신호이고, 상기 고진폭의 논리신호가 입력되는 기간 중 하이레벨전위인 저진폭의 논리신호는 상기 스타트펄스신호의 반전신호가 되는 구성이다.
상기 구성에 의해 상기 고진폭의 논리신호가 상기 게이트를 개폐함으로서 상기 트랜지스터로부터 저진폭의 논리신호를 출력한다. 그러므로 상기 구성에 의한 효과를 부가하여, 간략한 구성으로 상기의 저전압 신호발생기를 실현할 수 있는 효과를 얻을 수 있다.
또한, 본 발명의 저전압 신호발생기는 이상과 같이, 상기 구성에 부가하여, 상기 복수의 트랜지스터 각각은 상기 저진폭의 논리신호와 그 반전신호를 출력하는 구성이다.
상기 구성에 의해, 상기 저진폭의 논리신호와 그 반전신호를 출력한다. 그러므로 상기의 구성에 의한 효과에 부가하여, 보다 유연하게 후단의 회로에 대응할 수 있는 효과를 얻을 수 있다.
또한, 본 발명의 저전압 신호발생기는 이상과 같이, 상기 구성에 부가하여 폴리실리콘제 실리콘박막트랜지스터로 이루어진다.
상기 구성에 의해 상기 제 1 논리연산회로 및 제 2 논리연산회로의 적어도 한쪽, 또는 상기 저전압 신호발생기가 폴리실리콘제 실리콘박막트랜지스터로 구성된다. 그러므로 상기 구성에 의한 효과에 부가하여, 보다 유연하게 후단의 회로에 대응할 수 있는 효과를 얻을 수 있다.
또한, 본 발명의 화상표시장치는, 이상과 같이, 매트릭스 형상으로 배열된 복수의 화소, 상기 복수의 화소의 열마다 구비된 복수의 데이터신호선, 상기 복수의 화소의 행마다 구비된 복수의 주사신호선, 상기 복수의 데이터신호선을 구동하는 데이터신호선 구동회로, 및 상기 복수의 주사신호선을 구동하는 주사신호선 구동회로를 포함하는 화상표시장치에 있어서, 상기 데이터신호선 구동회로 및 상기 주사신호선 구동회로 중 어느 한쪽 또는 양쪽은 고진폭의 논리신호를 이용하여 논리연산이 수행되는 제 1 논리연산회로, 부하용량을 갖는 전송계, 및 제 1 논리연산회로에서 고진폭의 논리신호를 입력하고, 입력된 고진폭의 논리신호를 상기 고진폭의 논리신호보다도 진폭이 작은 저진폭의 논리신호로 변환하고, 변환된 저진폭의 논리신호를 상기 전송계에 출력하는 강압 레벨시프터인 저전압 신호발생기를 포함하는 구성이다.
이로써, 제 1 논리연산회로로서의 예컨대 입력 클록신호를 분주하는 회로에서는 고진폭의 논리신호를 이용하여 동작불량을 일으키지 않고 고속연산을 가능하게 함과 동시에, 부하용량인 전송계에서는 저진폭의 논리신호를 이용하여, 제 1 논리연산회로에서의 출력신호를 저소비전력으로 전송할 수 있는 효과를 얻을 수 있다. 그러므로, 화상표시장치에 있어서, 고속인 논리연산과 저소비전력화를 동시에 실현할 수 있는 효과를 얻을 수 있다.
또한, 상기 전송계에 접속되는 제 2 논리연산회로로는, 상기 저진폭의 논리신호를 이용하여 논리연산을 수행하는 회로라도 좋고, 고진폭의 논리신호를 이용하여 논리연산이 수행되는 회로라도 무방하다. 상기 구성에서는, 제 1 논리연산회로와 전송계 사이에 강압 레벨시프터를 제공하고 있기 때문에, 전송계와 제 2 논리연산회로와의 사이에 강압 레벨시프터를 제공하는 경우에 비하여, 소비전력증가나 불필요한 복사 발생을 억제할 수 있는 효과를 얻을 수 있다.
제 2 논리연산회로가 고진폭의 논리신호를 이용하여 논리연산이 수행되는 회로인 경우에는, 상기 전송계와 제 2 논리연산회로의 사이에, 상기 전송계로부터 입력된 저진폭의 논리신호를 상기 저진폭의 논리신호보다도 진폭의 큰 고진폭의 논리신호로 변환하여 제 2 논리연산회로로 출력하는 승압 레벨시프터가 배치된다. 이로써 제 2 논리연산회로로서의 예컨대 시프트레지스터에서도 고진폭의 논리신호를 이용하여 동작불량을 일으키지 않고, 고속으로 연산할 수 있는 효과를 얻을 수 있다. 또한, 제 1 논리연산회로에서 이용되는 고진폭의 논리신호와, 제 2 논리연산회로에서 이용되는 고진폭의 논리신호는, 동일 진폭으로 될 수도 있고, 다른 진폭으로도 될 수 있다.
한편, 제 2 논리연산회로가 저진폭의 논리신호를 이용하여 논리연산이 행해지는 회로인 경우에는, 전송계와 제2논리연산회로의 사이에 승압 레벨시프터를 구비할 필요가 없기 때문에, 회로규모의 증대를 억제할 수 있는 효과를 얻을 있다.
또한, 본 발명의 화상표시장치는, 이상과 같이, 상기 구성에 부가하여, 제 1 논리연산회로는 클록신호를 분주하는 클록분주회로이고, 제 2 논리연산회로는 복수의 시프트레지스터가 직렬접속된 회로이고, 각 시프트레지스터에는, 상기 승압 레벨시프터가 접속되어 있는 구성이다.
상기 구성에 의해, 상기 저전압 신호발생기인 강압 레벨시프터는 상기 클록분주회로의 출력을 강압한다. 그러므로 상기 구성에 의한 효과에 부가하여 간략한 구성으로 상기의 화상표시장치를 실현할 수 있다는 효과를 얻을 수 있다.
또한, 본 발명의 화상표시장치는, 이상과 같이, 상기 구성에 부가하여, 제 1 논리연산회로는 클록신호로부터 반전클록신호를 생성하는 반전클록신호회로이고, 제 2 논리연산회로는 복수의 시프트레지스터가 직렬접속된 회로이고, 각 시프트레지스터에는 상기 승압 레벨시프터가 접속되어 있는 구성이다.
상기 구성에 의해 상기 저전압 신호발생기인 강압 레벨시프터가 상기 반전클록신호회로에서 생성된 반전클록신호를 강압한다. 그러므로, 상기의 구성에 의한 효과에 부가하여, 간략한 구성으로 상기의 화상표시장치를 실현할 수 있는 효과를 얻을 수 있다.
또한, 본 발명의 화상표시장치는, 이상과 같이, 상기의 구성에 부가하여, 상기 데이터신호선 구동회로는, 상기 저전압 신호발생기인 강압 레벨시프터를 포함하고, 제 1 논리연산회로는 복수의 시프트레지스터가 직렬접속된 회로로 디지털데이터를 샘플링하는 타이밍을 결정하는 회로인 제 1 시프트레지스터회로이고, 제 2 논리연산회로는 복수의 시프트레지스터가 직렬접속된 회로로 상기 데이터신호선으로 출력하는 타이밍을 결정하는 회로인 제2 시프트레지스터회로가 되는 구성이다.
상기 구성에 의해, 상기 저전압 신호발생기인 강압 레벨시프터는 상기 제 1의 시프트레지스터의 출력을 강압한다. 그러므로, 상기의 구성에 의한 효과에 부가하여 간략한 구성으로 상기의 화상표시장치를 실현할 수 있는 효과를 얻을 수 있다.
또한, 본 발명의 화상표시장치는, 이상과 같이, 상기 구성에 있어서 적어도, 제 1 논리연산회로는 폴리실리콘제 실리콘박막트랜지스터로 구성된다.
상기 구성에 의해, 적어도, 제 1 논리연산회로는 폴리실리콘제 실리콘박막트랜지스터로부터 구성된다. 그러므로, 상기의 구성에 의한 효과에 부가하여, 보다 유연하게, 후단의 회로에 대응할 수 있는 효과를 얻을 수 있다.
또한, 본 발명의 신호처리회로는 논리연산부를 복수로 가지며 거기에 부하를 갖는 전송계를 포함하는 장치, 즉, 고진폭의 논리신호가 필요한 논리연산회로1 및 논리연산회로2와 그 사이의 부하용량으로 이루어지는 회로에서, 논리연산회로1과 부하용량의 사이에 고진폭의 논리신호로부터 저진폭의 논리신호로 변환하는 강압 레벨시프터가 제공되고, 부하용량과 논리연산회로2의 사이에 저진폭의 논리신호에서 고진폭의 논리신호로 변환하는 승압 레벨시프터가 제공되도록 구성할 수 있다.
또한, 본 발명의 저전압 신호발생기는 그 회로구성의 중에서, 고진폭의 논리신호에서 저진폭의 논리신호로 변환하는 것을 특징으로 하는 강압 레벨시프터를 포함하도록 구성할 수 있다.
또한, 본 발명의 신호처리회로는 상기 구성에 있어서, 고진폭의 논리신호가 패스게이트를 구성하는 트랜지스터의 게이트에 연결하고, 소스가 저진폭의 논리신호 또는 저진폭의 논리신호의 하이레벨전원전위 또는 고진폭의 논리신호와 저진폭의 논리신호의 로우레벨전원전위에 연결하고, 저진폭의 논리신호의 출력을 생성하도록 구성할 수 있다.
또한, 본 발명의 신호처리회로는 상기 구성에 있어서, 트랜지스터의 소스에 연결되는 저진폭의 논리신호가 스타트펄스신호 또는 반전스타트펄스신호가 되도록 구성할 수 있다.
또한, 본 발명의 신호처리회로는, 상기 구성에 있어서, 트랜지스터의 소스에 연결되는 저진폭의 논리신호가 반전스타트펄스신호 또는 고진폭의 논리신호와 저진폭의 논리신호의 로우레벨전원전위로 되도록 구성할 수 있다.
또한, 본 발명의 신호처리회로는, 상기 구성에 있어서, 트랜지스터의 소스에 연결되는 저진폭의 논리신호가 스타트펄스신호 또는 저진폭의 논리신호의 하이레벨전원전위로 되도록 구성할 수 있다.
또한, 본 발명의 신호처리회로는 상기 구성에 있어서, 트랜지스터의 소스에 연결되는 것이 저진폭의 논리신호의 하이 레벨전원전위 또는 저진폭의 논리신호의 로우레벨로 되도록 구성할 수 있다.
또한, 본 발명의 신호처리회로는 상기 구성에 있어서, 고진폭의 논리신호가 패스게이트를 구성하는 트랜지스터의 게이트에 연결되어 있고, 소스가 저진폭의 논리신호 또는 저진폭의 논리신호의 하이레벨전원전위 또는 고진폭의 논리신호와 저진폭의 논리신호의 로우레벨전원전위에 연결되어 있고, 저진폭의 논리신호의 출력과 반전출력을 생성하도록 구성할 수 있다.
또한, 본 발명의 신호처리회로는 상기 구성에 있어서, 이들 논리연산회로 중 어느 하나를 폴리실리콘으로 이루어지도록 구성할 수 있다.
이로써, 전압의 제곱에 비례하는 부하용량배선의 소비전력을 대폭 절약함과 동시에 불필요한 복사를 줄일 수 있다.
또한, 본 발명의 화상표시장치는 매트릭스 형상으로 배열된 복수의 화소와, 상기 각 화소의 각 행에 배치된 복수의 데이터신호선과, 상기 각 화소의 각 열에 배치된 복수의 주사신호선과, 미리 정해진 주기의 제 1클록신호에 동기하여 서로 다른 타이밍의 주사신호를 상기 각 주사신호선에 순차부여하는 주사신호선 구동회로와, 미리 정해진 주기의 제 2클록신호에 동기하여 순차부여하고, 또한, 상기 각 화소의 표시상태를 나타내는 영상신호로부터, 상기 주사신호가 부여되는 주사신호선의 각 화소로의 데이터신호를 추출하여, 상기 각 데이터신호선으로 출력하는 데이터신호선 구동회로를 갖는 화상표시장치에 있어서, 상기 구성의 신호처리회로나 강압 레벨시프터를 포함되도록 구성할 수 있다.
또한, 본 발명의 화상표시장치는 상기 구성에 있어서, 입력 클록신호를 승압하는 레벨시프터와, 이것에 연속되는 클록분주회로와, 상기 분주회로의 출력을 강압하는 레벨시프터와, 각 단에 승압 레벨시프터를 포함하는 복수의 시프트레지스터와, 데이터신호선으로의 출력을 제어하는 샘플링회로로 구성되는 데이터신호선 구동회로를 갖도록 구성할 수 있다. 이로써, 부하용량배선의 소비전력을 대폭 절약함과 동시에 불필요한 복사를 줄일 수 있다.
또한, 본 발명의 화상표시장치는, 상기 구성에 있어서, 클록신호를 받아 반전클록신호를 생성하는 회로와, 상기 반전클록신호를 강압하는 레벨시프터와, 각 단에 승압 레벨시프터를 구비한 시프트레지스터와, 데이터신호선으로의 출력을 제어하는 샘플링회로로 구성되는 데이터신호선 구동회로를 갖도록 구성할 수 있다. 이로써, 부하용량배선의 소비전력을 대폭 절약함과 동시에 불필요한 복사를 줄일 수 있다.
또한, 본 발명의 화상표시장치는 상기 구성에 있어서, 디지털데이터를 포획하는 타이밍을 정하는 각 단에 승압 레벨시프터를 포함하는 제 1 시프트레지스터와 상기 제 1 시프트레지스터의 출력을 강압하는 레벨시프터와 디지탈/아날로그컨버터와 데이터신호선으로 출력하는 타이밍을 정하는 각 단에 승압 레벨시프터를 포함하는 제 2 시프트레지스터와 데이터신호선으로의 출력을 제어하는 샘플링회로로 구성되는 데이터신호선 구동회로를 갖도록 구성할 수 있다. 이로써, 부하용량배선의 소비전력을 대폭 절약함과 동시에 불필요한 복사를 줄일 수 있다.
또한, 본 발명의 화상표시장치는 상기 구성에 있어서, 입력 클록신호를 승압하는 레벨시프터와, 그것에 연속되는 클록분주회로와, 상기 분주회로의 출력을 강압하는 레벨시프터와, 각 단에 승압 레벨시프터를 포함하는 복수의 시프트레지스터로 구성되는 주사선신호선구동회로를 갖도록 구성할 수 있다. 이로써, 부하용량배선의 소비전력을 대폭 절약함과 동시에 불필요한 복사를 줄일 수 있다.
또한, 본 발명의 화상표시장치는, 상기 구성에 있어서, 클록신호를 받아 반전클록신호를 생성하는 회로와, 상기 반전클록신호를 강압하는 레벨시프터와, 각 단에 승압 레벨시프터를 포함하는 시프트레지스터로 구성되는 주사선구동회로를 갖도록 구성할 수 있다. 이로써, 부하용량배선의 소비전력을 대폭 절약함과 동시에 불필요한 복사를 줄일 수 있다.
발명의 상세한 설명에서 이루어지는 구체적인 실시태양 또는 실시예는 어디까지나 본 발명의 기술내용을 밝히고자 하는 것으로, 이와 같은 구체예로만 한정하여 협의로 해석되어서는 아니되며, 본 발명의 기술적 사상과 다음에 기재하는 특허청구의 범위내에서, 여러 가지로 변경하여 실시할 수 있다.

Claims (18)

  1. 고진폭의 논리신호를 이용하여 논리연산이 행하여지는 제 1 논리연산회로,
    부하용량을 갖는 전송계, 및
    상기 제 1 논리연산회로의 출력측과 상기 전송계 사이에 제공되어, 상기 제 1 논리연산회로로부터 고진폭의 논리신호를 입력받아서, 이 입력된 고진폭의 논리신호를 상기 고진폭의 논리신호보다 진폭이 작은 저진폭의 논리신호로 변환하며, 변환된 저진폭의 논리신호를 상기 전송계에 출력하는 강압 레벨시프터인 저전압 신호발생기를 포함하고,
    상기 저전압 신호발생기는,
    게이트회로를 구성하는 복수의 트랜지스터를 포함하고, 상기 트랜지스터는, 단수 또는 복수의 로우레벨 출력용 트랜지스터, 단수 또는 복수의 하이레벨 출력용 트랜지스터에 의해 구성되어 있으며,
    상기 로우레벨 출력용 트랜지스터는, 그의 게이트에 상기 고진폭의 논리신호가 입력되고, 그의 입력측에, 상기 고진폭의 논리신호가 입력되는 기간 중 로우레벨 전위인 저진폭의 논리신호와, 상기 저진폭의 논리신호를 생성하는 로우레벨 전원의 로우레벨 전위와, 상기 고진폭의 논리신호를 생성하는 하이레벨 전원의 로우레벨 전위 중 어느 1개가 입력되어, 그의 출력측에서 저진폭의 논리신호의 로우레벨 전위로서 출력되며,
    상기 하이레벨 출력용 트랜지스터는, 그의 게이트에 상기 고진폭의 논리신호가 입력되고, 그의 입력측에, 상기 고진폭의 논리신호가 입력되는 기간중 하이레벨 전위인 저진폭의 논리신호와, 상기 로우레벨 전원의 하이 레벨 전위 중 어느 것이 입력되어, 그의 출력측에서 저진폭의 논리신호의 하이레벨 전위로서 출력되는 것을 특징으로 하는 신호처리회로.
  2. 제 1 항에 있어서, 적어도, 제 1 논리연산회로는, 폴리실리콘제 실리콘박막트랜지스터로 구성되어 있음을 특징으로 하는 신호처리회로.
  3. 제 1 항에 있어서, 상기 전송계에 접속되어, 상기 강압 레벨시프터로부터 상기 전송계를 통해 입력된 상기 저진폭의 논리신호를 이용하여 논리연산이 행하여지는 제 2 논리연산회로를 더 포함함을 특징으로 하는 신호처리회로.
  4. 제 1 항에 있어서, 상기 전송계에서 입력된 저진폭의 논리신호를, 상기 저진폭의 논리신호보다 진폭이 큰 고진폭의 논리신호로 변환하여 출력하는 승압 레벨시프터, 및
    상기 승압 레벨시프터로부터 입력된 고진폭의 논리신호를 이용하여 논리연산이 행하여지는 제 2 논리연산회로를 더 포함함을 특징으로 하는 신호처리회로.
  5. 제 4 항에 있어서, 적어도, 제 2 논리연산회로는, 폴리실리콘제 실리콘박막트랜지스터로 구성되어 있음을 특징으로 하는 신호처리회로.
  6. 고진폭의 논리신호를 이용하여 논리연산이 행하여지는 제 1 논리연산회로, 및 부하용량을 갖는 전송계를 포함하는 신호처리회로에 제공되는 저전압 신호발생기로서,
    상기 저전압 신호발생기는 상기 제 1 논리연산회로의 출력측과 상기 전송계 사이에 제공되어, 고진폭의 논리신호를 상기 고진폭의 논리신호보다 진폭이 작은 저진폭의 논리신호로 변환하며, 변환된 저진폭의 논리신호를 상기 전송계에 출력하는 강압 레벨시프터이고, 게이트회로를 구성하는 복수의 트랜지스터를 포함하며,
    상기 트랜지스터는, 단수 또는 복수의 로우레벨 출력용 트랜지스터, 단수 또는 복수의 하이레벨 출력용 트랜지스터에 의해 구성되어 있으며,
    상기 로우레벨 출력용 트랜지스터는, 그의 게이트에 상기 고진폭의 논리신호가 입력되고, 그의 입력측에, 상기 고진폭의 논리신호가 입력되는 기간 중 로우레벨 전위인 저진폭의 논리신호와, 상기 저진폭의 논리신호를 생성하는 로우레벨 전원의 로우레벨 전위와, 상기 고진폭의 논리신호를 생성하는 하이레벨 전원의 로우레벨 전위 중 어느 1개가 입력되어, 그의 출력측에서 저진폭의 논리신호의 로우레벨 전위로서 출력되며,
    상기 하이레벨 출력용 트랜지스터는, 그의 게이트에 상기 고진폭의 논리신호가 입력되고, 그의 입력측에, 상기 고진폭의 논리신호가 입력되는 기간중 하이레벨 전위인 저진폭의 논리신호와, 상기 로우레벨 전원의 하이 레벨 전위 중 어느 것이 입력되어, 그의 출력측에서 저진폭의 논리신호의 하이레벨 전위로서 출력되는 것을 특징으로 하는 저전압 신호발생기.
  7. 삭제
  8. 삭제
  9. 제 6 항에 있어서, 상기 신호처리회로는, 매트릭스 형상으로 배치된 복수의 화소, 상기 복수의 화소의 열마다 제공된 복수의 데이터신호선, 상기 복수의 화소의 행마다 제공된 복수의 주사신호선, 상기 복수의 데이터신호선을 구동하는 데이터신호선 구동회로, 및 상기 복수의 주사신호선을 구동하는 주사신호선 구동회로를 포함하는 화상표시장치에 이용되며,
    상기 고진폭의 논리신호가 입력되는 기간 중 로우레벨 전위인 저진폭의 논리신호는, 상기 데이터신호선 구동회로에서의 동작의 개시시기를 나타내는 스타트 펄스신호이고,
    상기 고진폭의 논리신호가 입력되는 기간 중 하이레벨 전위인 저진폭의 논리신호는, 상기 스타트 펄스신호의 반전신호임을 특징으로 하는 저전압 신호발생기.
  10. 제 6 항에 있어서, 상기 복수의 트랜지스터 각각은, 상기 저진폭의 논리신호와 그의 반전신호를 출력함을 특징으로 하는 저전압 신호발생기.
  11. 제 6 항에 있어서, 폴리실리콘제 실리콘박막트랜지스터로 구성되어 있음을 특징으로 하는 저전압 신호발생기.
  12. 매트릭스 형상으로 배치된 복수의 화소, 상기 복수의 화소의 열마다 제공된 복수의 데이터신호선, 상기 복수의 화소의 행마다 제공된 복수의 주사신호선, 상기 복수의 데이터신호선을 구동하는 데이터신호선 구동회로, 상기 복수의 주사신호선을 구동하는 주사신호선 구동회로를 포함하는 화상표시장치에 있어서,
    상기 데이터신호선 구동회로 및 상기 주사신호선 구동회로 중 어느 한쪽 또는 양쪽은,
    고진폭의 논리신호를 이용하여 논리연산이 행하여지는 제 1 논리연산회로,
    부하용량을 갖는 전송계, 및
    상기 제 1 논리연산회로의 출력측과 상기 전송계 사이에 제공되어, 제 1 논리연산회로에서 고진폭의 논리신호를 입력하여, 입력된 고진폭의 논리신호를, 상기 고진폭의 논리신호보다 진폭이 작은 저진폭의 논리신호로 변환하고, 변환된 저진폭의 논리신호를 상기 전송계에 출력하는 강압 레벨시프터인 저전압 신호발생기를 포함하고,
    상기 저전압 신호발생기는,
    게이트회로를 구성하는 복수의 트랜지스터를 포함하고, 상기 트랜지스터는, 단수 또는 복수의 로우레벨 출력용 트랜지스터, 단수 또는 복수의 하이레벨 출력용 트랜지스터에 의해 구성되어 있으며,
    상기 로우레벨 출력용 트랜지스터는, 그의 게이트에 상기 고진폭의 논리신호가 입력되고, 그의 입력측에, 상기 고진폭의 논리신호가 입력되는 기간 중 로우레벨 전위인 저진폭의 논리신호와, 상기 저진폭의 논리신호를 생성하는 로우레벨 전원의 로우레벨 전위와, 상기 고진폭의 논리신호를 생성하는 하이레벨 전원의 로우레벨 전위 중 어느 1개가 입력되어, 그의 출력측에서 저진폭의 논리신호의 로우레벨 전위로서 출력되며,
    상기 하이레벨 출력용 트랜지스터는, 그의 게이트에 상기 고진폭의 논리신호가 입력되고, 그의 입력측에, 상기 고진폭의 논리신호가 입력되는 기간중 하이레벨 전위인 저진폭의 논리신호와, 상기 로우레벨 전원의 하이 레벨 전위 중 어느 것이 입력되어, 그의 출력측에서 저진폭의 논리신호의 하이레벨 전위로서 출력되는 것을 특징으로 하는 화상표시장치.
  13. 제 12 항에 있어서, 상기 전송계에 접속되어, 상기 강압 레벨시프터로부터 상기 전송계를 통해 입력된 상기 저진폭의 논리신호를 이용하여 논리연산이 행하여지는 제 2 논리연산회로를 더 포함함을 특징으로 하는 화상표시장치.
  14. 제 12 항에 있어서, 상기 전송계에서 입력된 저진폭의 논리신호를, 상기 저진폭의 논리신호보다 진폭이 큰 고진폭의 논리신호로 변환하여 출력하는 승압 레벨시프터, 및
    상기 승압 레벨시프터로부터 입력된 고진폭의 논리신호를 이용하여 논리연산이 행하여지는 제 2 논리연산회로를 더 포함함을 특징으로 하는 화상표시장치.
  15. 제 14 항에 있어서, 제 1 논리연산회로는, 클록신호를 분주하는 클록분주회로이고,
    제 2 논리연산회로는, 복수의 시프트 레지스터가 직렬 접속된 회로이며,
    각 시프트 레지스터에는, 상기 승압 레벨시프터가 접속되어 있음을 특징으로 하는 화상표시장치.
  16. 제 14 항에 있어서, 제 1 논리연산회로는, 클록신호로부터 반전클록신호를 생성하는 반전클록신호회로이고,
    제 2 논리연산회로는, 복수의 시프트 레지스터가 직렬 접속된 회로이며,
    각 시프트 레지스터에는, 상기 승압 레벨시프터가 접속되어 있음을 특징으로 하는 화상표시장치.
  17. 제 14 항에 있어서, 상기 데이터신호선구동회로는, 상기 저전압 신호발생기인 강압 레벨시프터를 포함하고,
    제 1 논리연산회로는 복수의 시프트 레지스터가 직렬 접속된 회로이고, 디지털 데이터를 샘플링하는 타이밍을 결정하는 회로인 제1 시프트 레지스터회로이며,
    제 2 논리연산회로는, 복수의 시프트 레지스터가 직렬 접속된 회로이고, 상기 데이터신호선에 출력하는 타이밍을 결정하는 회로인 제2 시프트 레지스터회로임을 특징으로 하는 화상표시장치.
  18. 제 12 항에 있어서, 적어도, 제 1 논리연산회로는, 폴리실리콘제 실리콘박막트랜지스터로 구성되어 있음을 특징으로 하는 화상표시장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3916986B2 (ja) * 2001-05-18 2007-05-23 シャープ株式会社 信号処理回路、低電圧信号発生器およびそれを備えた画像表示装置
JP4016184B2 (ja) 2002-05-31 2007-12-05 ソニー株式会社 データ処理回路、表示装置および携帯端末
TW586105B (en) * 2002-07-09 2004-05-01 Au Optronics Corp Continuous pulse array generator using low-voltage clock signal
JP2006208653A (ja) * 2005-01-27 2006-08-10 Mitsubishi Electric Corp 表示装置
TWI344625B (en) 2005-03-08 2011-07-01 Epson Imaging Devices Corp Driving circuit of display device, driving circuit of electro-optical device, and electronic apparatus
JP3872085B2 (ja) * 2005-06-14 2007-01-24 シャープ株式会社 表示装置の駆動回路、パルス生成方法および表示装置
KR101169052B1 (ko) * 2005-06-30 2012-07-27 엘지디스플레이 주식회사 액정표시장치의 아날로그 샘플링 장치
KR100666642B1 (ko) * 2005-09-15 2007-01-09 삼성에스디아이 주식회사 주사 구동부 및 이를 포함하는 유기 전계발광 표시장치
JP4816686B2 (ja) 2008-06-06 2011-11-16 ソニー株式会社 走査駆動回路
JP5721994B2 (ja) * 2009-11-27 2015-05-20 株式会社ジャパンディスプレイ 放射線撮像装置
KR20140013931A (ko) * 2012-07-26 2014-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
KR102436255B1 (ko) * 2015-12-30 2022-08-26 삼성디스플레이 주식회사 표시 장치
CN110349536B (zh) * 2019-04-08 2021-02-23 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
CN110543441A (zh) * 2019-09-02 2019-12-06 四川九州电子科技股份有限公司 一种解决i2s传输中辐射超标的方法及系统

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0695073A (ja) * 1992-09-11 1994-04-08 Toshiba Corp 液晶表示装置
JPH10142575A (ja) * 1996-11-07 1998-05-29 Citizen Watch Co Ltd 表示装置駆動回路
JPH11272240A (ja) * 1998-03-24 1999-10-08 Toshiba Corp アレイ基板及び液晶表示装置
JP2000075842A (ja) * 1998-08-31 2000-03-14 Sony Corp 液晶表示装置およびそのデータ線駆動回路
JP2000163003A (ja) * 1998-11-26 2000-06-16 Seiko Epson Corp シフトレジスタ回路、電気光学装置の駆動回路、電気光学装置および電子機器
US6081131A (en) * 1997-11-12 2000-06-27 Seiko Epson Corporation Logical amplitude level conversion circuit, liquid crystal device and electronic apparatus

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266848A (en) * 1990-03-28 1993-11-30 Hitachi, Ltd. CMOS circuit with reduced signal swing
JP3225524B2 (ja) * 1990-03-28 2001-11-05 株式会社日立製作所 半導体装置
JPH04372220A (ja) * 1991-06-21 1992-12-25 Hitachi Ltd 半導体装置
JPH05259882A (ja) * 1992-03-10 1993-10-08 Fujitsu Ltd レベル変換回路装置
US5311083A (en) * 1993-01-25 1994-05-10 Standard Microsystems Corporation Very low voltage inter-chip CMOS logic signaling for large numbers of high-speed output lines each associated with large capacitive loads
US5610414A (en) * 1993-07-28 1997-03-11 Sharp Kabushiki Kaisha Semiconductor device
US5576737A (en) * 1993-12-22 1996-11-19 Seiko Epson Corporation Liquid crystal drive device, liquid crystal display device, and liquid crystal drive method
WO1996016347A1 (fr) * 1994-11-21 1996-05-30 Seiko Epson Corporation Dispositif d'excitation de cristaux liquides, dispositif d'affichage a cristaux liquides, tampon analogique et procede d'excitation de cristaux liquides
JPH08286794A (ja) * 1995-04-13 1996-11-01 Hitachi Ltd 信号伝達方法
US5528173A (en) * 1995-05-10 1996-06-18 Micron Technology, Inc. Low power, high speed level shifter
US6118302A (en) * 1996-05-28 2000-09-12 Altera Corporation Interface for low-voltage semiconductor devices
JPH09325318A (ja) 1996-06-04 1997-12-16 Hitachi Ltd 液晶表示装置
JP3359844B2 (ja) * 1996-07-22 2002-12-24 シャープ株式会社 マトリクス型画像表示装置
US6486862B1 (en) * 1996-10-31 2002-11-26 Kopin Corporation Card reader display system
US5920203A (en) * 1996-12-24 1999-07-06 Lucent Technologies Inc. Logic driven level shifter
JPH1193530A (ja) * 1997-09-22 1999-04-06 Eidai Co Ltd 折れ戸・間仕切り装置用の構成板
JPH11183530A (ja) 1997-12-25 1999-07-09 Nec Corp 高電圧レベルの検出回路とその方法
JP3796034B2 (ja) * 1997-12-26 2006-07-12 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路装置
EP1020839A3 (en) * 1999-01-08 2002-11-27 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and driving circuit therefor
JP3705985B2 (ja) * 1999-05-28 2005-10-12 シャープ株式会社 シフトレジスタ、および、それを用いた画像表示装置
JP3473745B2 (ja) * 1999-05-28 2003-12-08 シャープ株式会社 シフトレジスタ、および、それを用いた画像表示装置
JP2000352957A (ja) * 1999-06-11 2000-12-19 Matsushita Electric Ind Co Ltd シフトレジスタおよびデータラッチ回路と液晶表示装置
TW556145B (en) * 2000-01-11 2003-10-01 Toshiba Corp Flat display apparatus having scan-line driving circuit and its driving method
JP3916986B2 (ja) * 2001-05-18 2007-05-23 シャープ株式会社 信号処理回路、低電圧信号発生器およびそれを備えた画像表示装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0695073A (ja) * 1992-09-11 1994-04-08 Toshiba Corp 液晶表示装置
JPH10142575A (ja) * 1996-11-07 1998-05-29 Citizen Watch Co Ltd 表示装置駆動回路
US6081131A (en) * 1997-11-12 2000-06-27 Seiko Epson Corporation Logical amplitude level conversion circuit, liquid crystal device and electronic apparatus
JPH11272240A (ja) * 1998-03-24 1999-10-08 Toshiba Corp アレイ基板及び液晶表示装置
JP2000075842A (ja) * 1998-08-31 2000-03-14 Sony Corp 液晶表示装置およびそのデータ線駆動回路
JP2000163003A (ja) * 1998-11-26 2000-06-16 Seiko Epson Corp シフトレジスタ回路、電気光学装置の駆動回路、電気光学装置および電子機器

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