JPH0695073A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0695073A JPH0695073A JP24362392A JP24362392A JPH0695073A JP H0695073 A JPH0695073 A JP H0695073A JP 24362392 A JP24362392 A JP 24362392A JP 24362392 A JP24362392 A JP 24362392A JP H0695073 A JPH0695073 A JP H0695073A
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- liquid crystal
- thin film
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Abstract
(57)【要約】
【目的】 この発明は、液晶表示装置において、小形
化、高機能化、および低コスト化が図れる。 【構成】この発明は、走査線駆動回路５と信号線駆動回
路６で用いるレベルシフト回路を２つの多結晶シリコン
の薄膜トランジスタで形成することにより、液晶パネル
４の液晶画素１０、…と走査線駆動回路５と信号線駆動
回路６を同一基板１２上に一体形成したものである。こ
の場合のレベルシフト回路を有する走査線駆動回路５と
信号線駆動回路６は、シフトレジスタを低電源電圧（例
えば５Ｖ）で駆動し、各走査線７もしくは信号線８に所
望の電圧（例えば１５Ｖ）までレベルシフトを行い、液
晶パネル４の駆動を行うものである。
化、高機能化、および低コスト化が図れる。 【構成】この発明は、走査線駆動回路５と信号線駆動回
路６で用いるレベルシフト回路を２つの多結晶シリコン
の薄膜トランジスタで形成することにより、液晶パネル
４の液晶画素１０、…と走査線駆動回路５と信号線駆動
回路６を同一基板１２上に一体形成したものである。こ
の場合のレベルシフト回路を有する走査線駆動回路５と
信号線駆動回路６は、シフトレジスタを低電源電圧（例
えば５Ｖ）で駆動し、各走査線７もしくは信号線８に所
望の電圧（例えば１５Ｖ）までレベルシフトを行い、液
晶パネル４の駆動を行うものである。
Description
【０００１】
【産業上の利用分野】この発明は、テレビやディスプレ
イに使用されるアクティブマトリクス型の液晶表示装置
に関する。
イに使用されるアクティブマトリクス型の液晶表示装置
に関する。
【０００２】
【従来の技術】近年、高精細、高機能な液晶表示装置の
実現を狙ったものとして、薄膜トランジスタを用いたア
クティブマトリクス型の液晶パネルを有する液晶表示装
置の開発が進められている。
実現を狙ったものとして、薄膜トランジスタを用いたア
クティブマトリクス型の液晶パネルを有する液晶表示装
置の開発が進められている。
【０００３】液晶表示装置の周辺駆動回路としては、液
晶パネルに対して走査線の駆動信号を出力する走査線駆
動回路と信号線の駆動信号を出力する信号線駆動回路が
用いられている。
晶パネルに対して走査線の駆動信号を出力する走査線駆
動回路と信号線の駆動信号を出力する信号線駆動回路が
用いられている。
【０００４】走査線駆動回路は、走査信号を順次転送す
るシフトレジスタ回路とバッファ回路により構成され、
信号線駆動回路は、走査信号を順次転送するシフトレジ
スタ回路とバッファ回路と映像信号をオン−オフするア
ナログスイッチにより構成されている。
るシフトレジスタ回路とバッファ回路により構成され、
信号線駆動回路は、走査信号を順次転送するシフトレジ
スタ回路とバッファ回路と映像信号をオン−オフするア
ナログスイッチにより構成されている。
【０００５】特に、液晶表示装置を用いて１００インチ
以上の大画面を達成する投射型液晶表示装置において
は、駆動回路の一体化とともに、小画素サイズ化、多画
素化を達成するものが要望されている。
以上の大画面を達成する投射型液晶表示装置において
は、駆動回路の一体化とともに、小画素サイズ化、多画
素化を達成するものが要望されている。
【０００６】上記のような液晶表示装置の液晶パネルに
おける各画素のスイッチング用の薄膜トランジスタとし
ては、フリッカやクロストークがなく、コントラスト比
が大きく良好な表示品位を得るために、オフ電流が小さ
く、オン／オフ比が１０5 以上であることが要求されて
いる。
おける各画素のスイッチング用の薄膜トランジスタとし
ては、フリッカやクロストークがなく、コントラスト比
が大きく良好な表示品位を得るために、オフ電流が小さ
く、オン／オフ比が１０5 以上であることが要求されて
いる。
【０００７】走査線駆動回路や信号線駆動回路で用いる
薄膜トランジスタとしては、高速のシフトレジスタ回路
を形成する上で高移動度、低しきい値電圧が要求され、
動作周波数の増大を考えると電源電圧を上げることが有
利である。
薄膜トランジスタとしては、高速のシフトレジスタ回路
を形成する上で高移動度、低しきい値電圧が要求され、
動作周波数の増大を考えると電源電圧を上げることが有
利である。
【０００８】また、液晶表示装置の小型化から、画素ピ
ッチを小さくする必要があり、薄膜トランジスタのサイ
ズを小さくすることが必要となってくるが、特に薄膜ト
ランジスタのチャネル長の縮小は電源電圧耐圧の観点か
ら苦しくなる。
ッチを小さくする必要があり、薄膜トランジスタのサイ
ズを小さくすることが必要となってくるが、特に薄膜ト
ランジスタのチャネル長の縮小は電源電圧耐圧の観点か
ら苦しくなる。
【０００９】例えば、チャネル長が３μｍの多結晶シリ
コンの薄膜トランジスタの場合、電源電圧が８Ｖ以上で
ドレイン部でのアバランシェによるインパクトイオン化
のために薄膜トランジスタのオフ時のリーク電流が増大
し（図６）、電源電圧１３Ｖ以上では薄膜トランジスタ
の破壊が生じてしまう（図７）。逆に、走査線駆動回路
部の薄膜トランジスタのサイズが大きいと画素ピッチ以
内での走査線駆動回路の形成が難しくなり、画素ピッチ
の低減も難しくなる。
コンの薄膜トランジスタの場合、電源電圧が８Ｖ以上で
ドレイン部でのアバランシェによるインパクトイオン化
のために薄膜トランジスタのオフ時のリーク電流が増大
し（図６）、電源電圧１３Ｖ以上では薄膜トランジスタ
の破壊が生じてしまう（図７）。逆に、走査線駆動回路
部の薄膜トランジスタのサイズが大きいと画素ピッチ以
内での走査線駆動回路の形成が難しくなり、画素ピッチ
の低減も難しくなる。
【００１０】加えて、液晶を駆動するには交流駆動が必
要であり、さらに液晶のしきい値電圧（２Ｖ程度）を考
慮すると、例えば対向基板電圧５Ｖに対して±４〜５Ｖ
の信号電圧が必要である。
要であり、さらに液晶のしきい値電圧（２Ｖ程度）を考
慮すると、例えば対向基板電圧５Ｖに対して±４〜５Ｖ
の信号電圧が必要である。
【００１１】さらに、信号線への書き込みもしくは画素
電極への書き込みを行うスイッチング用の薄膜トランジ
スタを駆動することが必要なために、薄膜トランジスタ
のしきい値電圧分を加味し、シフトレジスタ用の薄膜ト
ランジスタを含む駆動回路の電源電圧は例えば１５Ｖ以
上の高電圧であることが必要である。そこで、走査線駆
動回路や信号線駆動回路において、シフトレジスタ回路
からの出力を昇圧するレベルシフト回路が用いられる。
電極への書き込みを行うスイッチング用の薄膜トランジ
スタを駆動することが必要なために、薄膜トランジスタ
のしきい値電圧分を加味し、シフトレジスタ用の薄膜ト
ランジスタを含む駆動回路の電源電圧は例えば１５Ｖ以
上の高電圧であることが必要である。そこで、走査線駆
動回路や信号線駆動回路において、シフトレジスタ回路
からの出力を昇圧するレベルシフト回路が用いられる。
【００１２】しかし、液晶パネルとは別体でシフトレジ
スタ回路等を有する走査線駆動回路や信号線駆動回路の
周辺駆動回路が設けられていたため、液晶表示装置とし
ては、大形化するとともに、コストが高くなるという欠
点があった。
スタ回路等を有する走査線駆動回路や信号線駆動回路の
周辺駆動回路が設けられていたため、液晶表示装置とし
ては、大形化するとともに、コストが高くなるという欠
点があった。
【００１３】したがって、液晶表示装置において、液晶
パネルの液晶画素と走査線駆動回路と信号線駆動回路を
同一基板上に一体形成することにより、小形化、高機能
化、および低コスト化が図れるものが要望されている。
パネルの液晶画素と走査線駆動回路と信号線駆動回路を
同一基板上に一体形成することにより、小形化、高機能
化、および低コスト化が図れるものが要望されている。
【００１４】
【発明が解決しようとする課題】上記したように、液晶
表示装置において、液晶パネルの液晶画素と走査線駆動
回路と信号線駆動回路を同一基板上に一体形成すること
により、小形化、高機能化、および低コスト化が図れる
ものが要望されている。
表示装置において、液晶パネルの液晶画素と走査線駆動
回路と信号線駆動回路を同一基板上に一体形成すること
により、小形化、高機能化、および低コスト化が図れる
ものが要望されている。
【００１５】そこで、この発明は、走査線駆動回路ある
いは信号線駆動回路で用いるレベルシフト回路を多結晶
シリコンの薄膜トランジスタで形成することにより、液
晶パネルの液晶画素と走査線駆動回路と信号線駆動回路
を同一基板上に一体形成することにより、小形化、高機
能化、および低コスト化が図れる液晶表示装置を提供す
ることを目的とする。
いは信号線駆動回路で用いるレベルシフト回路を多結晶
シリコンの薄膜トランジスタで形成することにより、液
晶パネルの液晶画素と走査線駆動回路と信号線駆動回路
を同一基板上に一体形成することにより、小形化、高機
能化、および低コスト化が図れる液晶表示装置を提供す
ることを目的とする。
【００１６】
【課題を解決するための手段】この発明の液晶表示装置
は、マトリクス状に配置される複数本の信号線及び走査
線とこれらの信号線及び走査線の各交点部分に配置され
るスイッチング素子を介して設置される画素電極とから
なる液晶パネル、上記信号線に映像信号を順次転送する
シフトレジスタ回路とこのシフトレジスタ回路からの出
力を昇圧するレベルシフト回路を備える信号線駆動回
路、および上記走査線に走査信号を順次転送するシフト
レジスタ回路とこのシフトレジスタ回路からの出力を昇
圧するレベルシフト回路を備える走査線駆動回路を、同
一基板上に一体に形成したものである。
は、マトリクス状に配置される複数本の信号線及び走査
線とこれらの信号線及び走査線の各交点部分に配置され
るスイッチング素子を介して設置される画素電極とから
なる液晶パネル、上記信号線に映像信号を順次転送する
シフトレジスタ回路とこのシフトレジスタ回路からの出
力を昇圧するレベルシフト回路を備える信号線駆動回
路、および上記走査線に走査信号を順次転送するシフト
レジスタ回路とこのシフトレジスタ回路からの出力を昇
圧するレベルシフト回路を備える走査線駆動回路を、同
一基板上に一体に形成したものである。
【００１７】
【作用】この発明は、走査線駆動回路あるいは信号線駆
動回路で用いるレベルシフト回路を多結晶シリコンの薄
膜トランジスタで形成することにより、液晶パネルの液
晶画素と走査線駆動回路と信号線駆動回路を同一基板上
に一体形成するようにしたものである。
動回路で用いるレベルシフト回路を多結晶シリコンの薄
膜トランジスタで形成することにより、液晶パネルの液
晶画素と走査線駆動回路と信号線駆動回路を同一基板上
に一体形成するようにしたものである。
【００１８】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１はこの発明の液晶表示装置と
周辺外部装置の回路構成図である。
照しながら説明する。図１はこの発明の液晶表示装置と
周辺外部装置の回路構成図である。
【００１９】すなわち、液晶表示装置１には、制御回路
２と電源部３とが接続されている。電源部３は、＋５ボ
ルトの電源電圧を液晶表示装置１と制御回路２とに出力
し、＋１５ボルトの電源電圧を液晶表示装置１に出力す
るものである。制御回路２は、液晶表示装置１に対して
後述する信号線と走査線とにそれぞれ対応するクロック
パルス１、２とスタートパルスとしてのシフトパルス
と、映像信号とを出力するものである。
２と電源部３とが接続されている。電源部３は、＋５ボ
ルトの電源電圧を液晶表示装置１と制御回路２とに出力
し、＋１５ボルトの電源電圧を液晶表示装置１に出力す
るものである。制御回路２は、液晶表示装置１に対して
後述する信号線と走査線とにそれぞれ対応するクロック
パルス１、２とスタートパルスとしてのシフトパルス
と、映像信号とを出力するものである。
【００２０】上記液晶表示装置１は、アクティブマトリ
クス形の液晶パネル４とＣＭＯＳ構造で形成される走査
線駆動回路（ゲート線駆動回路）５とＣＭＯＳ構造で形
成される信号線駆動回路６により構成されている。
クス形の液晶パネル４とＣＭＯＳ構造で形成される走査
線駆動回路（ゲート線駆動回路）５とＣＭＯＳ構造で形
成される信号線駆動回路６により構成されている。
【００２１】液晶パネル４は、走査線（ゲート線）７と
信号線８が交差するように形成され、その交差部にそれ
ぞれ多結晶シリコンにより構成される薄膜トランジスタ
（スイッチング素子）９を介して液晶画素（画素電極）
１０と信号電圧がチャージされるコンデンサ１１が並列
に設けられている。コンデンサ１１にチャージされた信
号電圧が液晶画素１０に印加されることにより、信号電
圧が印加される期間を長くできるようにしている。
信号線８が交差するように形成され、その交差部にそれ
ぞれ多結晶シリコンにより構成される薄膜トランジスタ
（スイッチング素子）９を介して液晶画素（画素電極）
１０と信号電圧がチャージされるコンデンサ１１が並列
に設けられている。コンデンサ１１にチャージされた信
号電圧が液晶画素１０に印加されることにより、信号電
圧が印加される期間を長くできるようにしている。
【００２２】すなわち、液晶画素１０、…、コンデンサ
１１、…の一端はそれぞれ接地され、液晶画素１０、
…、コンデンサ１１、…の他端はそれぞれ薄膜トランジ
スタ９、…のドレイン〜ソース間を介して信号線８、…
に接続されている。薄膜トランジスタ９、…のゲートは
走査線７、…に接続されている。上記液晶画素１０、…
が、縦横所定の数並べられて２次元状の表示画面が構成
される。
１１、…の一端はそれぞれ接地され、液晶画素１０、
…、コンデンサ１１、…の他端はそれぞれ薄膜トランジ
スタ９、…のドレイン〜ソース間を介して信号線８、…
に接続されている。薄膜トランジスタ９、…のゲートは
走査線７、…に接続されている。上記液晶画素１０、…
が、縦横所定の数並べられて２次元状の表示画面が構成
される。
【００２３】なお、縦方向の各液晶画素１０、…におい
て信号線８、…の１本が共用され、横方向の各液晶画素
１０、…において走査線７、…の１本が共用される。こ
れにより、信号線８、…は横方向の画素数と同じ数配置
され、走査線７、…は縦方向の画素数と同じ数配置され
る。信号線８、…は信号線駆動回路６によって所定の電
圧が印加され、走査線７、…は走査線駆動回路５より駆
動される。
て信号線８、…の１本が共用され、横方向の各液晶画素
１０、…において走査線７、…の１本が共用される。こ
れにより、信号線８、…は横方向の画素数と同じ数配置
され、走査線７、…は縦方向の画素数と同じ数配置され
る。信号線８、…は信号線駆動回路６によって所定の電
圧が印加され、走査線７、…は走査線駆動回路５より駆
動される。
【００２４】上記液晶パネル４の液晶画素１０、…と走
査線駆動回路５と信号線駆動回路６とは、液晶画素１
０、…の一方の電極が形成される同一基板１２上に一体
に集積化されて形成されている。
査線駆動回路５と信号線駆動回路６とは、液晶画素１
０、…の一方の電極が形成される同一基板１２上に一体
に集積化されて形成されている。
【００２５】上記走査線駆動回路５は、図２に示すよう
に、複数段（ｍ段）のシフトレジスタ１２、…、各シフ
トレジスタ１２、…からの出力を昇圧するレベルシフト
回路１３、…、およびバッファ回路１４、…によって構
成されている。
に、複数段（ｍ段）のシフトレジスタ１２、…、各シフ
トレジスタ１２、…からの出力を昇圧するレベルシフト
回路１３、…、およびバッファ回路１４、…によって構
成されている。
【００２６】上記シフトレジスタ１２、…は、上記制御
回路３から供給されるスタートパルスとクロックパルス
１、２とに応じて出力パルス（＋５Ｖ）を順次出力する
ｍ段のシフトレジスタであり、上記電源部２により供給
される＋５Ｖの電源電圧で駆動されようになっている。
回路３から供給されるスタートパルスとクロックパルス
１、２とに応じて出力パルス（＋５Ｖ）を順次出力する
ｍ段のシフトレジスタであり、上記電源部２により供給
される＋５Ｖの電源電圧で駆動されようになっている。
【００２７】シフトレジスタ１２、…は、入力されるシ
フトパルスをクロックパルスの周期に応じて遅延させて
出力するものである。したがって、シフトパルスは上の
シフトレジスタ１２、…から、下のシフトレジスタ１
２、…へ、順次転送される。
フトパルスをクロックパルスの周期に応じて遅延させて
出力するものである。したがって、シフトパルスは上の
シフトレジスタ１２、…から、下のシフトレジスタ１
２、…へ、順次転送される。
【００２８】シフトレジスタ１２、…の出力パルス（＋
５Ｖ）は、それぞれ対応するレベルシフト回路１３、…
に出力される。レベルシフト回路１３、…は、それぞれ
対応するシフトレジスタ１２、…から供給される出力パ
ルス（＋５Ｖ）を上記電源部２により供給される＋１５
Ｖの電源電圧に昇圧し、対応するバッファ回路１４、…
を介して走査線７、…に出力するものである。
５Ｖ）は、それぞれ対応するレベルシフト回路１３、…
に出力される。レベルシフト回路１３、…は、それぞれ
対応するシフトレジスタ１２、…から供給される出力パ
ルス（＋５Ｖ）を上記電源部２により供給される＋１５
Ｖの電源電圧に昇圧し、対応するバッファ回路１４、…
を介して走査線７、…に出力するものである。
【００２９】上記レベルシフト回路１３は、図２に示す
ように、シフトレジスタ１２からの出力パルス（＋５
Ｖ）によりオンするｎ−チャネルの多結晶シリコン構成
の薄膜トランジスタ（ＴＦＴ）２１と、シフトレジスタ
１２からの出力パルス（０Ｖ）によりオンするｐ−チャ
ネルの多結晶シリコン構成の薄膜トランジスタ（ＴＦ
Ｔ）２２とからなる直列回路により構成されている。
ように、シフトレジスタ１２からの出力パルス（＋５
Ｖ）によりオンするｎ−チャネルの多結晶シリコン構成
の薄膜トランジスタ（ＴＦＴ）２１と、シフトレジスタ
１２からの出力パルス（０Ｖ）によりオンするｐ−チャ
ネルの多結晶シリコン構成の薄膜トランジスタ（ＴＦ
Ｔ）２２とからなる直列回路により構成されている。
【００３０】上記薄膜トランジスタ２１、２２のゲート
には、シフトレジスタ１２からの出力パルス（＋５Ｖ）
が供給され、薄膜トランジスタ２１のソースには上記電
源部２からの＋１５Ｖの電源電圧が供給されている。上
記薄膜トランジスタ２１のドレインと上記薄膜トランジ
スタ２２のソースとは接続されており、上記薄膜トラン
ジスタ２２のドレインは接地されている。
には、シフトレジスタ１２からの出力パルス（＋５Ｖ）
が供給され、薄膜トランジスタ２１のソースには上記電
源部２からの＋１５Ｖの電源電圧が供給されている。上
記薄膜トランジスタ２１のドレインと上記薄膜トランジ
スタ２２のソースとは接続されており、上記薄膜トラン
ジスタ２２のドレインは接地されている。
【００３１】上記薄膜トランジスタ２１、２２は、最近
の薄膜トランジスタの高性能化に伴い、電源電圧５Ｖで
も十分高速の移動速度を得ることができる。たとえば、
移動度８０ｃｍ2 ／Ｖ・Ｓ、しきい値電圧２Ｖ、チャネ
ル長６μｍで、１０ＭＨｚ程度は確保できる。
の薄膜トランジスタの高性能化に伴い、電源電圧５Ｖで
も十分高速の移動速度を得ることができる。たとえば、
移動度８０ｃｍ2 ／Ｖ・Ｓ、しきい値電圧２Ｖ、チャネ
ル長６μｍで、１０ＭＨｚ程度は確保できる。
【００３２】すなわち、チャネル長を短くすることによ
り、高速動作が可能であるとともに、設計ルール及び薄
膜トランジスタのチャネル長を低減することにより、画
素ピッチの低減が可能となる。
り、高速動作が可能であるとともに、設計ルール及び薄
膜トランジスタのチャネル長を低減することにより、画
素ピッチの低減が可能となる。
【００３３】上記バッファ回路１４は、図２に示すよう
に、上記レベルシフト回路１３内の薄膜トランジスタ２
１、２２のオン−オフ状態に応じてオン−オフするｎ−
チャネルの多結晶シリコン構成の薄膜トランジスタ（Ｔ
ＦＴ）２３とｐ−チャネルの多結晶シリコン構成の薄膜
トランジスタ（ＴＦＴ）２４とからなる直列回路により
構成されている。
に、上記レベルシフト回路１３内の薄膜トランジスタ２
１、２２のオン−オフ状態に応じてオン−オフするｎ−
チャネルの多結晶シリコン構成の薄膜トランジスタ（Ｔ
ＦＴ）２３とｐ−チャネルの多結晶シリコン構成の薄膜
トランジスタ（ＴＦＴ）２４とからなる直列回路により
構成されている。
【００３４】上記薄膜トランジスタ２３、２４のゲート
には、薄膜トランジスタ２１と２２の接続点Ａにおける
電源電圧（０Ｖあるいは＋１５Ｖ）が供給され、薄膜ト
ランジスタ２３のソースには上記電源部２からの＋１５
Ｖの電源電圧が供給されている。上記薄膜トランジスタ
２３のドレインと上記薄膜トランジスタ２４のソースと
は接続されており、その接続点Ｂの電圧値が走査信号と
して対応する走査線５に出力される。上記薄膜トランジ
スタ２４のドレインは接地されている。
には、薄膜トランジスタ２１と２２の接続点Ａにおける
電源電圧（０Ｖあるいは＋１５Ｖ）が供給され、薄膜ト
ランジスタ２３のソースには上記電源部２からの＋１５
Ｖの電源電圧が供給されている。上記薄膜トランジスタ
２３のドレインと上記薄膜トランジスタ２４のソースと
は接続されており、その接続点Ｂの電圧値が走査信号と
して対応する走査線５に出力される。上記薄膜トランジ
スタ２４のドレインは接地されている。
【００３５】また、上記例では、シフトレジスタ１２か
らの出力パルス（＋５Ｖ）が薄膜トランジスタ２１、２
２のゲートに供給される場合について説明したが、これ
に限らず、図３に示すように、シフトレジスタ１２から
の出力パルス（＋５Ｖ）が薄膜トランジスタ２１のゲー
トに供給され、薄膜トランジスタ２１と２２の接続点Ａ
における電源電圧が薄膜トランジスタ２２のゲートに供
給されるようにしても良い。
らの出力パルス（＋５Ｖ）が薄膜トランジスタ２１、２
２のゲートに供給される場合について説明したが、これ
に限らず、図３に示すように、シフトレジスタ１２から
の出力パルス（＋５Ｖ）が薄膜トランジスタ２１のゲー
トに供給され、薄膜トランジスタ２１と２２の接続点Ａ
における電源電圧が薄膜トランジスタ２２のゲートに供
給されるようにしても良い。
【００３６】ただし、図２に示す構成では、薄膜トラン
ジスタ２１のゲートと薄膜トランジスタ２２のゲートに
共通にシフトレジスタ１２からの出力パルスが供給され
ているため、図３の場合に比べ、薄膜トランジスタ２１
のオフ時のリーク電流による出力レベルの低下をまねく
ことがない。
ジスタ２１のゲートと薄膜トランジスタ２２のゲートに
共通にシフトレジスタ１２からの出力パルスが供給され
ているため、図３の場合に比べ、薄膜トランジスタ２１
のオフ時のリーク電流による出力レベルの低下をまねく
ことがない。
【００３７】上記薄膜トランジスタ２１、２３には、上
記電源部２からの＋１５Ｖの電源電圧が供給されるた
め、電源耐圧を向上させる構造（高耐圧構造）となって
いる。たとえば、チャネル長を長くしたり、ＬＤＤ（Li
ghtly Doped Drain ；ライトリー ドープ ドレイン）
構造（特開昭５８−１０５５７４参照）、もしくは多段
ゲート等の電界緩和構造を採用する。
記電源部２からの＋１５Ｖの電源電圧が供給されるた
め、電源耐圧を向上させる構造（高耐圧構造）となって
いる。たとえば、チャネル長を長くしたり、ＬＤＤ（Li
ghtly Doped Drain ；ライトリー ドープ ドレイン）
構造（特開昭５８−１０５５７４参照）、もしくは多段
ゲート等の電界緩和構造を採用する。
【００３８】たとえば、ＬＤＤ構造は、図４に示すよう
に、ガラス、石英等の絶縁性透明基板３１上に、多結晶
半導体薄膜３２が形成されている。この多結晶半導体薄
膜３２は、ソース領域（ｎ+ −ｐ−Ｓｉ）３３、ドレイ
ン領域（ｎ+ −ｐ−Ｓｉ）３４、ソース領域３３とドレ
イン領域３４と同じ導電型の低濃度領域のオフセットゲ
ート領域（ｎ- −ｐ−Ｓｉ）３５、３５、および活性領
域３６により構成されている。
に、ガラス、石英等の絶縁性透明基板３１上に、多結晶
半導体薄膜３２が形成されている。この多結晶半導体薄
膜３２は、ソース領域（ｎ+ −ｐ−Ｓｉ）３３、ドレイ
ン領域（ｎ+ −ｐ−Ｓｉ）３４、ソース領域３３とドレ
イン領域３４と同じ導電型の低濃度領域のオフセットゲ
ート領域（ｎ- −ｐ−Ｓｉ）３５、３５、および活性領
域３６により構成されている。
【００３９】多結晶半導体薄膜３２の活性領域３６の上
部には、ゲート絶縁膜３７を介してゲート電極３８が形
成されている。多結晶半導体薄膜３２のソース領域３３
の上部には、ソース電極３９が形成されている。多結晶
半導体薄膜３２のドレイン領域３４の上部には、ドレイ
ン電極４０が形成されている。また、ゲート電極３８の
上部には、層間絶縁膜４１が形成されており、ソース電
極３９やドレイン電極４０とも絶縁されている。また、
多結晶半導体薄膜３２のソース領域３３の上部には、ゲ
ート絶縁膜４２を介して層間絶縁膜４３が形成されてい
る。多結晶半導体薄膜３２のドレイン領域３４の上部に
は、ゲート絶縁膜４４を介して層間絶縁膜４５が形成さ
れている。
部には、ゲート絶縁膜３７を介してゲート電極３８が形
成されている。多結晶半導体薄膜３２のソース領域３３
の上部には、ソース電極３９が形成されている。多結晶
半導体薄膜３２のドレイン領域３４の上部には、ドレイ
ン電極４０が形成されている。また、ゲート電極３８の
上部には、層間絶縁膜４１が形成されており、ソース電
極３９やドレイン電極４０とも絶縁されている。また、
多結晶半導体薄膜３２のソース領域３３の上部には、ゲ
ート絶縁膜４２を介して層間絶縁膜４３が形成されてい
る。多結晶半導体薄膜３２のドレイン領域３４の上部に
は、ゲート絶縁膜４４を介して層間絶縁膜４５が形成さ
れている。
【００４０】また、３段の多段ゲートは、図４に示すＬ
ＤＤ構造の多結晶半導体薄膜３２に３つの活性領域を設
け、その活性領域に対応する３つのゲート電極を設けた
ものである。
ＤＤ構造の多結晶半導体薄膜３２に３つの活性領域を設
け、その活性領域に対応する３つのゲート電極を設けた
ものである。
【００４１】すなわち、３段の多段ゲートは、図５に示
すように、ガラス、石英等の絶縁性透明基板５１上に、
多結晶半導体薄膜５２が形成されている。この多結晶半
導体薄膜５２は、ソース領域（ｎ+ −ｐ−Ｓｉ）５３、
ドレイン領域（ｎ+ −ｐ−Ｓｉ）５４、ソース領域５３
とドレイン領域５４と同じ導電型領域（ｎ+ −ｐ−Ｓｉ
あるいはｎ- −ｐ−Ｓｉ）５５、５５、および活性領域
５６、５６、５６により構成されている。
すように、ガラス、石英等の絶縁性透明基板５１上に、
多結晶半導体薄膜５２が形成されている。この多結晶半
導体薄膜５２は、ソース領域（ｎ+ −ｐ−Ｓｉ）５３、
ドレイン領域（ｎ+ −ｐ−Ｓｉ）５４、ソース領域５３
とドレイン領域５４と同じ導電型領域（ｎ+ −ｐ−Ｓｉ
あるいはｎ- −ｐ−Ｓｉ）５５、５５、および活性領域
５６、５６、５６により構成されている。
【００４２】多結晶半導体薄膜５２の上部には、ゲート
絶縁膜５７を介してゲート電極５８、５８、５８が形成
されている。多結晶半導体薄膜５２のソース領域５３の
上部には、ソース電極５９が形成されている。多結晶半
導体薄膜５２のドレイン領域５４の上部には、ドレイン
電極６０が形成されている。また、ゲート電極５８、５
８、５８の上部には、層間絶縁膜６１が形成されてお
り、ソース電極５９やドレイン電極６０とも絶縁されて
いる。
絶縁膜５７を介してゲート電極５８、５８、５８が形成
されている。多結晶半導体薄膜５２のソース領域５３の
上部には、ソース電極５９が形成されている。多結晶半
導体薄膜５２のドレイン領域５４の上部には、ドレイン
電極６０が形成されている。また、ゲート電極５８、５
８、５８の上部には、層間絶縁膜６１が形成されてお
り、ソース電極５９やドレイン電極６０とも絶縁されて
いる。
【００４３】このような構成によれば、シフトレジスタ
１２からの出力レベルが「０ボルト」の時、薄膜トラン
ジスタ２１はオンとなり、薄膜トランジスタ２２はオフ
となっている。これにより、上記電源部３からの＋１５
Ｖの電源電圧が薄膜トランジスタ２３、２４のゲートに
供給されることにより、薄膜トランジスタ２３はオフと
なり、薄膜トランジスタ２４はオンとなっている。この
結果、接続点Ｂの電圧値は接地レベルとなり、接続点Ｂ
からのバッファ回路１４の出力は「０ボルト」である。
１２からの出力レベルが「０ボルト」の時、薄膜トラン
ジスタ２１はオンとなり、薄膜トランジスタ２２はオフ
となっている。これにより、上記電源部３からの＋１５
Ｖの電源電圧が薄膜トランジスタ２３、２４のゲートに
供給されることにより、薄膜トランジスタ２３はオフと
なり、薄膜トランジスタ２４はオンとなっている。この
結果、接続点Ｂの電圧値は接地レベルとなり、接続点Ｂ
からのバッファ回路１４の出力は「０ボルト」である。
【００４４】そして、シフトレジスタ１２からの出力レ
ベルが「５ボルト」となった際、薄膜トランジスタ２１
はオフとなり、薄膜トランジスタ２２はオンとなる。こ
れにより、接続点Ａの電圧値は接地レベルとなり、接続
点Ａからのレベルシフト回路１３の出力は「０ボルト」
となる。このため、０Ｖの電源電圧が薄膜トランジスタ
２３、２４のゲートに供給されることにより、薄膜トラ
ンジスタ２３はオンとなり、薄膜トランジスタ２４はオ
フとなる。この結果、上記電源部３からの＋１５Ｖの電
源電圧が薄膜トランジスタ２３を介してバッファ回路１
４の出力として出力される。
ベルが「５ボルト」となった際、薄膜トランジスタ２１
はオフとなり、薄膜トランジスタ２２はオンとなる。こ
れにより、接続点Ａの電圧値は接地レベルとなり、接続
点Ａからのレベルシフト回路１３の出力は「０ボルト」
となる。このため、０Ｖの電源電圧が薄膜トランジスタ
２３、２４のゲートに供給されることにより、薄膜トラ
ンジスタ２３はオンとなり、薄膜トランジスタ２４はオ
フとなる。この結果、上記電源部３からの＋１５Ｖの電
源電圧が薄膜トランジスタ２３を介してバッファ回路１
４の出力として出力される。
【００４５】また、上記信号線駆動回路６は、図２に示
す上記走査線駆動回路５に高耐圧構造のアナログスイッ
チ（図示しない）を追加したものである。このアナログ
スイッチは、多結晶シリコン構成の薄膜トランジスタで
構成され、上記制御回路２から供給される映像信号をオ
ン−オフするものであり、上記バッファ回路１４の後段
に設けられている。
す上記走査線駆動回路５に高耐圧構造のアナログスイッ
チ（図示しない）を追加したものである。このアナログ
スイッチは、多結晶シリコン構成の薄膜トランジスタで
構成され、上記制御回路２から供給される映像信号をオ
ン−オフするものであり、上記バッファ回路１４の後段
に設けられている。
【００４６】たとえば、薄膜トランジスタのドレインに
は上記制御回路２からの映像信号が供給され、ゲートに
は上記接続点Ｂからの＋１５Ｖの電源電圧が供給され、
ソースには上記信号線８が接続されている。
は上記制御回路２からの映像信号が供給され、ゲートに
は上記接続点Ｂからの＋１５Ｖの電源電圧が供給され、
ソースには上記信号線８が接続されている。
【００４７】上記したように、走査線駆動回路５と信号
線駆動回路６で用いるレベルシフト回路１３を多結晶シ
リコンの薄膜トランジスタ２１、２２で形成することに
より、液晶パネル４の液晶画素１０、…と走査線駆動回
路５と信号線駆動回路６を同一基板１２上に一体形成し
たものである。この場合のレベルシフト回路１３を有す
る走査線駆動回路５と信号線駆動回路６は、シフトレジ
スタ１２を低電源電圧（例えば５Ｖ）で駆動し、各走査
線７もしくは信号線８に所望の電圧（例えば１５Ｖ）ま
でレベルシフトを行い、液晶パネル４の駆動を行うもの
である。これにより、小形化、高機能化、および低コス
ト化が図れる。
線駆動回路６で用いるレベルシフト回路１３を多結晶シ
リコンの薄膜トランジスタ２１、２２で形成することに
より、液晶パネル４の液晶画素１０、…と走査線駆動回
路５と信号線駆動回路６を同一基板１２上に一体形成し
たものである。この場合のレベルシフト回路１３を有す
る走査線駆動回路５と信号線駆動回路６は、シフトレジ
スタ１２を低電源電圧（例えば５Ｖ）で駆動し、各走査
線７もしくは信号線８に所望の電圧（例えば１５Ｖ）ま
でレベルシフトを行い、液晶パネル４の駆動を行うもの
である。これにより、小形化、高機能化、および低コス
ト化が図れる。
【００４８】また、レベルシフト回路の前の駆動回路を
低電源電圧で駆動し、薄膜トランジスタのチャネル長を
低減し、小画素ピッチに対するパターン設計が楽になる
とともに、低電源電圧駆動による駆動回路の信頼性も向
上する。
低電源電圧で駆動し、薄膜トランジスタのチャネル長を
低減し、小画素ピッチに対するパターン設計が楽になる
とともに、低電源電圧駆動による駆動回路の信頼性も向
上する。
【００４９】また、電源電圧の低下は、駆動回路を動作
させるために必要なクロックパルスやスタートパルス等
の電圧値の低下にもつながるため、液晶表示装置の外部
の制御回路の負担軽減となる。すなわち、外部の制御回
路での出力パルス電圧として５Ｖそのものが使えるた
め、わざわざ昇圧する必要がないためである。このこと
は、ＮＴＳＣ規格からＨＤＴＶ規格への移行に伴う周波
数の増大に対して効果大である。
させるために必要なクロックパルスやスタートパルス等
の電圧値の低下にもつながるため、液晶表示装置の外部
の制御回路の負担軽減となる。すなわち、外部の制御回
路での出力パルス電圧として５Ｖそのものが使えるた
め、わざわざ昇圧する必要がないためである。このこと
は、ＮＴＳＣ規格からＨＤＴＶ規格への移行に伴う周波
数の増大に対して効果大である。
【００５０】なお、前記実施例では、信号線駆動回路と
走査線駆動回路の両方にレベルシフト回路を付加した場
合について説明したが、これに限らず、信号線駆動回路
か走査線駆動回路の少なくとも一方にレベルシフト回路
を付加するようにしても良い。
走査線駆動回路の両方にレベルシフト回路を付加した場
合について説明したが、これに限らず、信号線駆動回路
か走査線駆動回路の少なくとも一方にレベルシフト回路
を付加するようにしても良い。
【００５１】また、レベルシフト回路は、図２、図３に
示した回路に限定されるものではなく、種々の回路を用
いることができる。たとえば、図８に示したレベルシフ
ト回路は、ゲートにシフトレジスタ１２からの出力パル
スが入力され、ソースが接地されたｎ−チャネル薄膜ト
ランジスタ７０と、ゲートにインバータ７２を介してシ
フトレジスタ１２からの出力パルスが入力され、ソース
が接地されたｎ−チャネル薄膜トランジスタ７１と、ド
レインが該薄膜トランジスタ７０のドレインに接続さ
れ、ゲートが該薄膜トランジスタ７１のドレインに接続
され、ソースが電源（＋１５Ｖ）に接続されたｐ−チャ
ネル薄膜トランジスタ７３と、ドレインが該薄膜トラン
ジスタ７１のドレインに接続され、ゲートが該薄膜トラ
ンジスタ７０のドレインに接続され、ソースが電源に接
続されたｐ−チャネル薄膜トランジスタ７４とにより構
成されている。
示した回路に限定されるものではなく、種々の回路を用
いることができる。たとえば、図８に示したレベルシフ
ト回路は、ゲートにシフトレジスタ１２からの出力パル
スが入力され、ソースが接地されたｎ−チャネル薄膜ト
ランジスタ７０と、ゲートにインバータ７２を介してシ
フトレジスタ１２からの出力パルスが入力され、ソース
が接地されたｎ−チャネル薄膜トランジスタ７１と、ド
レインが該薄膜トランジスタ７０のドレインに接続さ
れ、ゲートが該薄膜トランジスタ７１のドレインに接続
され、ソースが電源（＋１５Ｖ）に接続されたｐ−チャ
ネル薄膜トランジスタ７３と、ドレインが該薄膜トラン
ジスタ７１のドレインに接続され、ゲートが該薄膜トラ
ンジスタ７０のドレインに接続され、ソースが電源に接
続されたｐ−チャネル薄膜トランジスタ７４とにより構
成されている。
【００５２】図８のレベルシフト回路は、シフトレジス
タ１２からの出力薄膜トランジスタシフトレジスタ１２
からの出力パルス（＋５Ｖ）が印加されると、薄膜トラ
ンジスタ７０、７４がオン、薄膜トランジスタ７１、７
３がオフとなり、出力すなわち薄膜トランジスタ７１、
７４のドレインから電源電圧（＋１５Ｖ）が出力され、
シフトレジスタ１２から０Ｖが印加されると、薄膜トラ
ンジスタ７１、７３がオン、薄膜トランジスタ７０、７
４がオフとなり、０Ｖが出力される。
タ１２からの出力薄膜トランジスタシフトレジスタ１２
からの出力パルス（＋５Ｖ）が印加されると、薄膜トラ
ンジスタ７０、７４がオン、薄膜トランジスタ７１、７
３がオフとなり、出力すなわち薄膜トランジスタ７１、
７４のドレインから電源電圧（＋１５Ｖ）が出力され、
シフトレジスタ１２から０Ｖが印加されると、薄膜トラ
ンジスタ７１、７３がオン、薄膜トランジスタ７０、７
４がオフとなり、０Ｖが出力される。
【００５３】図２、図３のレベルシフト回路の場合、薄
膜トランジスタ２１が能動領域で動作するため、消費電
力が大きくなるが、図８のレベルシフト回路ではすべて
の薄膜トランジスタがスイッチ動作するため、消費電力
を小さくできる。
膜トランジスタ２１が能動領域で動作するため、消費電
力が大きくなるが、図８のレベルシフト回路ではすべて
の薄膜トランジスタがスイッチ動作するため、消費電力
を小さくできる。
【００５４】また、信号線駆動回路についてフレーム反
転駆動に基づいて説明したため、最大映像信号電圧（約
１０Ｖ）にアナログスイッチのしきい値電圧を加えた電
圧以上の出力が必要であったが、これに限らず、駆動方
式にコモン反転駆動を採用することにより、電源電圧を
１０Ｖ程度に低電源電圧化することが可能となる。
転駆動に基づいて説明したため、最大映像信号電圧（約
１０Ｖ）にアナログスイッチのしきい値電圧を加えた電
圧以上の出力が必要であったが、これに限らず、駆動方
式にコモン反転駆動を採用することにより、電源電圧を
１０Ｖ程度に低電源電圧化することが可能となる。
【００５５】しかし、ハイビジョン等の高精細な表示を
行う場合、２０〜３０ＭＨｚの高周波数の映像信号の書
き込みが必要となり、映像信号の分割、アナログスイッ
チの信号線書き込み能力が問題となってくる。
行う場合、２０〜３０ＭＨｚの高周波数の映像信号の書
き込みが必要となり、映像信号の分割、アナログスイッ
チの信号線書き込み能力が問題となってくる。
【００５６】このため、アナログスイッチの書き込み能
力を上げ、映像信号の分割数を低減する上で、コモン反
転駆動を用いても、レベルシフト回路を用いてアナログ
スイッチを１０Ｖ以上で駆動することは有効である。
力を上げ、映像信号の分割数を低減する上で、コモン反
転駆動を用いても、レベルシフト回路を用いてアナログ
スイッチを１０Ｖ以上で駆動することは有効である。
【００５７】
【発明の効果】以上詳述したように、この発明によれ
ば、走査線駆動回路あるいは信号線駆動回路で用いるレ
ベルシフト回路を多結晶シリコンの薄膜トランジスタで
形成することにより、液晶パネルの液晶画素と走査線駆
動回路と信号線駆動回路を同一基板上に一体形成するよ
うにしたので、小形化、高機能化、および低コスト化が
図れる液晶表示装置を提供できる。
ば、走査線駆動回路あるいは信号線駆動回路で用いるレ
ベルシフト回路を多結晶シリコンの薄膜トランジスタで
形成することにより、液晶パネルの液晶画素と走査線駆
動回路と信号線駆動回路を同一基板上に一体形成するよ
うにしたので、小形化、高機能化、および低コスト化が
図れる液晶表示装置を提供できる。
【図１】この発明の一実施例の液晶表示装置と周辺外部
装置の概略回路図。
装置の概略回路図。
【図２】図１の走査線駆動回路の構成を示す回路図。
【図３】図２のレベルシフト回路の他の構成例を示す回
路図。
路図。
【図４】図２の薄膜トランジスタの構成例を示す断面
図。
図。
【図５】図２の薄膜トランジスタの構成例を示す断面
図。
図。
【図６】多結晶シリコンの薄膜トランジスタのドレイン
電流−ゲート電圧特性を示す図。
電流−ゲート電圧特性を示す図。
【図７】多結晶シリコンの薄膜トランジスタの電源耐圧
特性を示す図。
特性を示す図。
【図８】図２のレベルシフト回路の他の構成例を示す回
路図。
路図。
…液晶表示装置１、２…制御回路、３…電源部、４…液
晶パネル、５…走査線駆動回路、６…信号線駆動回路、
７、〜…走査線（ゲート線）、８、〜…信号線、９、〜
…薄膜トランジスタ（スイッチング素子）、１０、〜…
液晶画素（画素電極）、１１、〜…コンデンサ、１２、
〜…シフトレジスタ、１３、〜…レベルシフト回路、１
４、〜…バッファ回路、２１、２２、２３、２４…薄膜
トランジスタ。
晶パネル、５…走査線駆動回路、６…信号線駆動回路、
７、〜…走査線（ゲート線）、８、〜…信号線、９、〜
…薄膜トランジスタ（スイッチング素子）、１０、〜…
液晶画素（画素電極）、１１、〜…コンデンサ、１２、
〜…シフトレジスタ、１３、〜…レベルシフト回路、１
４、〜…バッファ回路、２１、２２、２３、２４…薄膜
トランジスタ。
Claims (5)
- 【請求項１】 マトリクス状に配置される複数本の信号
線及び走査線とこれらの信号線及び走査線の各交点部分
に配置されるスイッチング素子を介して設置される画素
電極とからなる液晶パネルと、 上記信号線に映像信号を順次転送する信号線駆動回路
と、 上記走査線に走査信号を順次転送するシフトレジスタ回
路とこのシフトレジスタ回路からの出力を昇圧するレベ
ルシフト回路を備える走査線駆動回路と、 を同一基板上に一体に形成したことを特徴とする液晶表
示装置。 - 【請求項２】 マトリクス状に配置される複数本の信号
線及び走査線とこれらの信号線及び走査線の各交点部分
に配置されるスイッチング素子を介して設置される画素
電極とからなる液晶パネルと、 上記信号線を走査するためのシフトレジスタ回路とこの
シフトレジスタ回路からの出力を昇圧するレベルシフト
回路を備える信号線駆動回路と、 上記走査線を走査するための走査線駆動回路と、 を同一基板上に一体に形成したことを特徴とする液晶表
示装置。 - 【請求項３】 上記レベルシフト回路は、ＬＤＤ構造の
スイッチング素子によって構成されていることを特徴と
する請求項１あるいは請求項２に記載の液晶表示装置。 - 【請求項４】 上記レベルシフト回路は、多段ゲート電
極構造のスイッチング素子によって構成されていること
を特徴とする請求項１あるいは請求項２に記載の液晶表
示装置。 - 【請求項５】 上記レベルシフト回路は、上記シフトレ
ジスタ回路を構成するスイッチング素子よりもチャネル
長の長いスイッチング素子によって構成されていること
を特徴とする請求項１あるいは請求項２に記載の液晶表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24362392A JPH0695073A (ja) | 1992-09-11 | 1992-09-11 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24362392A JPH0695073A (ja) | 1992-09-11 | 1992-09-11 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0695073A true JPH0695073A (ja) | 1994-04-08 |
Family
ID=17106583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24362392A Pending JPH0695073A (ja) | 1992-09-11 | 1992-09-11 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695073A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157361A (en) * | 1996-07-22 | 2000-12-05 | Sharp Kabushiki Kaisha | Matrix-type image display device |
| JP2003037492A (ja) * | 2001-05-18 | 2003-02-07 | Sharp Corp | 信号処理回路、低電圧信号発生器およびそれを備えた画像表示装置 |
| JP2005165334A (ja) * | 2003-12-03 | 2005-06-23 | Samsung Electronics Co Ltd | 表示装置用薄膜トランジスタ表示板 |
| JP2005274642A (ja) * | 2004-03-23 | 2005-10-06 | Sony Corp | 表示装置および表示装置の駆動方法 |
| US7349093B2 (en) | 2005-02-17 | 2008-03-25 | Matsushita Electric Industrial Co., Ltd. | Fluorescence measurement apparatus |
| KR100896404B1 (ko) * | 2001-12-12 | 2009-05-08 | 엘지디스플레이 주식회사 | 레벨 쉬프터를 갖는 쉬프트 레지스터 |
| JP2009181612A (ja) * | 2008-01-29 | 2009-08-13 | Toshiba Mobile Display Co Ltd | シフトレジスタ回路及び液晶表示装置 |
| US7907107B2 (en) | 2006-01-26 | 2011-03-15 | Samsung Electronics Co., Ltd. | Display device and driving apparatus |
| WO2015033838A1 (ja) * | 2013-09-04 | 2015-03-12 | シャープ株式会社 | アクティブマトリクス基板、表示パネル及びそれを備えた表示装置 |
| JP2018063747A (ja) * | 2009-09-16 | 2018-04-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-09-11 JP JP24362392A patent/JPH0695073A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157361A (en) * | 1996-07-22 | 2000-12-05 | Sharp Kabushiki Kaisha | Matrix-type image display device |
| US6373460B1 (en) | 1996-07-22 | 2002-04-16 | Sharp Kabushiki Kaisha | Matrix-type image display device having level shifters |
| JP2003037492A (ja) * | 2001-05-18 | 2003-02-07 | Sharp Corp | 信号処理回路、低電圧信号発生器およびそれを備えた画像表示装置 |
| KR100541060B1 (ko) * | 2001-05-18 | 2006-01-10 | 샤프 가부시키가이샤 | 신호처리회로, 저전압 신호발생기 및 그것을 포함하는화상표시장치 |
| US7358950B2 (en) | 2001-05-18 | 2008-04-15 | Sharp Kabushiki Kaisha | Signal processing circuit, low-voltage signal generator, and image display incorporating the same |
| US7978169B2 (en) | 2001-05-18 | 2011-07-12 | Sharp Kabushiki Kaisha | Signal processing circuit, low-voltage signal generator and image display incorporating the same |
| KR100896404B1 (ko) * | 2001-12-12 | 2009-05-08 | 엘지디스플레이 주식회사 | 레벨 쉬프터를 갖는 쉬프트 레지스터 |
| JP2005165334A (ja) * | 2003-12-03 | 2005-06-23 | Samsung Electronics Co Ltd | 表示装置用薄膜トランジスタ表示板 |
| JP2005274642A (ja) * | 2004-03-23 | 2005-10-06 | Sony Corp | 表示装置および表示装置の駆動方法 |
| US7349093B2 (en) | 2005-02-17 | 2008-03-25 | Matsushita Electric Industrial Co., Ltd. | Fluorescence measurement apparatus |
| US7907107B2 (en) | 2006-01-26 | 2011-03-15 | Samsung Electronics Co., Ltd. | Display device and driving apparatus |
| JP2009181612A (ja) * | 2008-01-29 | 2009-08-13 | Toshiba Mobile Display Co Ltd | シフトレジスタ回路及び液晶表示装置 |
| JP2018063747A (ja) * | 2009-09-16 | 2018-04-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US10181304B2 (en) | 2009-09-16 | 2019-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance |
| US10446103B2 (en) | 2009-09-16 | 2019-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance |
| US10902814B2 (en) | 2009-09-16 | 2021-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance |
| US11545105B2 (en) | 2009-09-16 | 2023-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance |
| US11984093B2 (en) | 2009-09-16 | 2024-05-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance |
| WO2015033838A1 (ja) * | 2013-09-04 | 2015-03-12 | シャープ株式会社 | アクティブマトリクス基板、表示パネル及びそれを備えた表示装置 |
| US10121429B2 (en) | 2013-09-04 | 2018-11-06 | Sharp Kabushiki Kaisha | Active matrix substrate, display panel, and display device including the same |
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