WO2015033838A1

WO2015033838A1 - アクティブマトリクス基板、表示パネル及びそれを備えた表示装置

Info

Publication number: WO2015033838A1
Application number: PCT/JP2014/072453
Authority: WO
Inventors: 耕平田中; 吉田　秀史
Original assignee: シャープ株式会社
Priority date: 2013-09-04
Filing date: 2014-08-27
Publication date: 2015-03-12
Also published as: US10121429B2; US20160217757A1

Abstract

　ゲート線を選択状態又は非選択の状態に切り替える際の消費電力を軽減すると共に、アクティブマトリクス基板の狭額縁化を図る。ゲート線１３Ｇとデータ線とが形成されたアクティブマトリクス基板２０ａにおいて、各ゲート線を走査するゲートドライバ１１が表示領域内に形成されている。ゲートドライバ１１は、配線１５Ｌを介して供給される制御信号に応じて、ゲート線を選択状態と非選択状態のいずれか一方に切り替える。ゲートドライバ１１は、Ｈｉｇｈ充電駆動回路１１ａとＬｏｗ充電駆動回路１１ｂとシフトレジスタ１１ｃを含む。Ｈｉｇｈ充電駆動回路は、選択状態に対応する第１の直流電圧信号が配線１５Ｌを介して供給され、ゲート線を第１の直流電圧信号の電位に充電する。Ｌｏｗ充電駆動回路１１ｂは、非選択状態に対応する第２の直流電圧信号が供給され、ゲート線を第２の直流電圧信号の電位に充電する。

Description

アクティブマトリクス基板、表示パネル及びそれを備えた表示装置

　本発明は、アクティブマトリクス基板、表示パネル及びそれを備えた表示装置に関し、特に、ゲートドライバに関する。

　国際公開ＷＯ２０１０／１４６７３８号公報には、ゲートバスラインを走査するシフトレジスタが開示されている。このシフトレジスタは、ゲートバスラインの本数だけ縦続接続された複数のステージからなる。各ステージは、Ｈｉｇｈレベルの電源電圧とＬｏｗレベルの電源電圧が各々入力される各端子と、前段のステージからの出力信号と次段のステージからの出力信号が各々入力される各端子とを有する。また、各ステージは、クロック信号が入力される端子と、自段のステージの出力信号をゲートパルスとして出力する端子とを有する。各ステージは、トランジスタ（Ｍ５）及びトランジスタ（Ｍ６）を含む複数のトランジスタ、及び容量が接続されて構成されている。トランジスタ（Ｍ５）は、Ｈｉｇｈレベルの電源電圧が入力される端子に接続されている。また、トランジスタ（Ｍ６）は、Ｌｏｗレベルの電源電圧が入力される端子に接続されている。

　各ステージのシフトレジスタにおける内部ノードは、クロック信号に応じて電位が変化する。内部ノードの電位変化に応じてトランジスタ（Ｍ５）がオン状態となり、トランジスタ（Ｍ５）を介して電源電圧ＶＤＤをゲートパルスとして出力する。これにより、ゲートバスラインが選択された選択状態になる。また、クロック信号に応じてトランジスタ（Ｍ６）がオン状態となり、トランジスタ（Ｍ６）により上記内部ノードの電位が電源電圧ＶＳＳになり、ゲートパルスを下げる。これにより、ゲートバスラインが非選択の状態になる。

　上記特許文献１のシフトレジスタは、トランジスタ（Ｍ５）、（Ｍ６）に供給される電源電圧ＶＤＤ、ＶＳＳによってゲート線をＨｉｇｈレベルとＬｏｗレベルに充電する。そのため、クロック信号を供給してゲート線をＨｉｇｈレベルとＬｏｗレベルに充電する場合と比べ、クロック配線の負荷が低減され、消費電力が低減される。しかしながら、ゲート線をＨｉｇｈレベルに充電する回路とＬｏｗレベルに充電する回路は、ゲート線を充電するために高い駆動能力を要し、回路サイズが大きくなる。そのため、このような回路を表示領域の外側に配置すると、表示領域の外側の額縁領域が大きくなり、ディスプレイのデザイン性が損なわれる。

　本発明は、ゲート線を選択状態又は非選択の状態に切り替える際の消費電力を軽減すると共に、アクティブマトリクス基板の狭額縁化を図る技術を提供することを目的とする。

　第１の発明に係るアクティブマトリクス基板は、複数のゲート線と、前記ゲート線に交差する複数のデータ線とを備え、表示領域を有するアクティブマトリクス基板であって、前記ゲート線ごとに設けられ、供給される制御信号に応じて、前記ゲート線を選択する選択状態と、前記ゲート線を非選択にする非選択状態のいずれか一方に切り替える駆動回路を備え、前記駆動回路は、第１充電駆動部と第２充電駆動部とを有し、前記第１充電駆動部は、前記選択状態に対応する第１の直流電圧信号が供給され、前記ゲート線を前記第１の直流電圧信号の電位に充電するスイッチング素子を含み、前記第２充電駆動部は、前記非選択状態に対応する、前記第１の直流電圧信号よりも電圧が低い第２の直流電圧信号が供給され、前記ゲート線を前記第２の直流電圧信号の電位に充電するスイッチング素子を含み、前記第１充電駆動部と前記第２充電駆動部の少なくとも一方は、前記表示領域内に形成されている。

　第２の発明は、第１の発明において、前記複数のゲート線はＮ（Ｎは整数）本からなり、前記駆動回路のうち、ｎ（２≦ｎ≦Ｎ－１）行目の前記ゲート線に対して設けられた第ｎ駆動回路における前記第１充電駆動部は、ｎ－１行目の前記ゲート線に接続され、前記ｎ－１行目のゲート線の電位に応じて、前記ｎ行目のゲート線を前記第１の直流電圧信号の電位に充電し、前記第ｎ駆動回路における前記第２充電駆動部の前記スイッチング素子は、ｎ＋１行目の前記ゲート線に対して設けられた前記駆動回路に接続され、当該駆動回路からの出力電位に応じて、前記ｎ行目のゲート線を前記第２の直流電圧信号の電位に充電する。

　第３の発明は、第１又は第２の発明において、前記複数のゲート線はＮ（Ｎは整数）本からなり、前記制御信号は、一水平走査期間よりも長い期間ごとに振幅が変化するＭ個のクロック信号（Ｎ＞Ｍ≧２、Ｍは整数）を含み、前記Ｍ個のクロック信号の位相差は、前記一水平走査期間であり、前記Ｍ個のクロック信号は、各々異なるＭ／２行間隔の前記ゲート線に設けられた前記駆動回路に供給され、前記駆動回路における前記第１充電駆動部は、前記一水平走査期間より長い期間、前記ゲート線を前記第１の直流電圧信号の電位に充電し、隣接する前記ゲート線の前記第１充電駆動部による充電期間は、少なくとも前記一水平走査期間において重複する。

　第４の発明は、第１の発明において、前記複数のゲート線はＮ（Ｎは整数）本からなり、前記駆動回路のうち、ｎ（２≦ｎ≦Ｎ－１）行目の前記ゲート線に対して設けられた第ｎ駆動回路における前記第１充電駆動部は、ｎ－１行目の前記ゲート線に接続され、前記ｎ－１行目のゲート線の電位に応じて、前記ｎ行目のゲート線を前記第１の直流電圧信号の電位に充電し、前記第ｎ駆動回路における前記第２充電駆動部は、前記ｎ行目のゲート線の電位に応じて、前記ｎ行目のゲート線を前記第２の直流電圧信号の電位に充電する。

　第５の発明は、第１の発明において、前記複数のゲート線はＮ（Ｎは整数）本からなり、前記駆動回路のうち、１行目の前記ゲート線に対して設けられた第１駆動回路の前記第１充電駆動部は、第１スタートパルス信号が入力され、前記第１スタートパルス信号に応じて、前記１行目のゲート線を前記第１の直流電圧信号の電位に充電し、前記第１駆動回路の前記第２充電駆動部は、前記第１スタートパルス信号とは異なる第２スタートパルス信号が入力され、前記第２スタートパルス信号に応じて、前記１行目のゲート線を前記第２の直流電圧信号の電位に充電し、前記駆動回路のうち、ｎ（２≦ｎ≦Ｎ）行目の前記ゲート線に対して設けられた第ｎ駆動回路の前記第１充電駆動部は、ｎ－１行目の前記ゲート線に接続され、前記ｎ－１行目のゲート線の電位に応じて、前記ｎ行目のゲート線を前記第１の直流電圧信号の電位に充電し、前記第ｎ駆動回路の前記第２充電駆動部は、前記ｎ－１行目の前記ゲート線に対して設けられた前記駆動回路の前記第２充電駆動部に接続され、当該第２充電駆動部からの出力電位に応じて、前記ｎ行目のゲート線を前記第２の直流電圧信号の電位に充電する。

　第６の発明に係る表示パネルは、第１から第５のいずれか発明のアクティブマトリクス基板と、前記アクティブマトリクス基板に形成された画素電極と、共通電極とカラーフィルタとを有する対向基板と、前記アクティブマトリクス基板と前記対向基板の間に挟持された液晶層と、を備える。

　第７の発明に係る表示装置は、第６の発明の表示パネルと、前記表示パネルにクロック信号を含む制御信号を出力する表示制御回路と、前記表示パネルに直流電圧信号を供給する電源回路と、を有する。

　本発明の構成によれば、ゲート線を選択状態又は非選択の状態に切り替える際の消費電力を軽減すると共に、アクティブマトリクス基板の狭額縁化を図ることができる。

図１は、第１実施形態に係る液晶表示装置の概略構成を模式的に表した上面図である。図２は、図１に示されるアクティブマトリクス基板の概略構成を示す模式図である。図３は、図２に示されるアクティブマトリクス基板の概略構成を示す模式図である。図４は、図３に示されるゲートドライバの等価回路の一例を示す図である。図５は、図４に示されるゲートドライバの表示領域内の配置例を示す模式図である。図６は、図４に示されるゲートドライバの動作を表すタイミングチャートである。図７は、第２実施形態におけるアクティブマトリクス基板の概略構成を示す模式図である。図８Ａは、図７に示される偶数行目のゲート線を走査するゲートドライバの等価回路の一例を示す図である。図８Ｂは、図７に示される奇数行目のゲート線を走査するゲートドライバの等価回路の一例を示す図である。図９Ａは、図８Ａに示されるゲートドライバの表示領域内の配置例を示す模式図である。図９Ｂは、図８Ｂに示されるゲートドライバの表示領域内の配置例を示す模式図である。図１０は、図８Ａ及び図８Ｂに示されるゲートドライバの動作を表すタイミングチャートである。図１１は、第３実施形態におけるゲートドライバの等価回路の一例を示す図である。図１２Ａは、図１１に示されるゲートドライバを構成する一部の素子の表示領域における配置例を示す図である。図１２Ｂは、図１１に示されるゲートドライバを構成する一部の素子の表示領域における配置例を示す模式図である。図１３は、図１１に示されるゲートドライバの動作を表すタイミングチャートである。図１４は、第４実施形態におけるゲートドライバの等価回路の一例を示す図である。図１５Ａは、図１４に示されるＨｉｇｈ充電用ドライバの表示領域における配置例を示す図である。図１５Ｂは、図１４に示されるＬｏｗ充電用ドライバの表示領域内の配置例を示す模式図である。図１６は、図１４に示されるＨｉｇｈ充電用ドライバとＬｏｗ充電用ドライバの動作を表すタイミングチャートである。図１７は、第５実施形態におけるアクティブマトリクス基板の概略構成を示す模式図である。図１８は、変形例（２）におけるアクティブマトリクス基板の概略構成を示す模式図である。図１９は、変形例（２）におけるクロック信号の波形例を示す図である。図２０Ａは、図１８に示される一部のゲートドライバの等価回路の一例を示す図である。図２０Ｂは、図１８に示される一部のゲートドライバの等価回路の一例を示す図である。図２０Ｃは、図１８に示される一部のゲートドライバの等価回路の一例を示す図である。図２０Ｄは、図１８に示される一部のゲートドライバの等価回路の一例を示す図である。図２１は、図２０Ａに示されるゲートドライバの表示領域内の配置例を示す模式図である。図２２Ａは、図２０Ａ及び図２０Ｂに示されるゲートドライバの動作を表すタイミングチャートである。図２２Ｂは、図２０Ｃ及び図２０Ｄに示されるゲートドライバの動作を表すタイミングチャートである。

　本発明の一実施形態に係るアクティブマトリクス基板は、複数のゲート線と、前記ゲート線に交差する複数のデータ線とを備え、表示領域を有するアクティブマトリクス基板であって、前記ゲート線ごとに設けられ、供給される制御信号に応じて、前記ゲート線を選択する選択状態と、前記ゲート線を非選択にする非選択状態のいずれか一方に切り替える駆動回路を備え、前記駆動回路は、第１充電駆動部と第２充電駆動部とを有し、前記第１充電駆動部は、前記選択状態に対応する第１の直流電圧信号が供給され、前記ゲート線を前記第１の直流電圧信号の電位に充電するスイッチング素子を含み、前記第２充電駆動部は、前記非選択状態に対応する、前記第１の直流電圧信号よりも電圧が低い第２の直流電圧信号が供給され、前記ゲート線を前記第２の直流電圧信号の電位に充電するスイッチング素子を含み、前記第１充電駆動部と前記第２充電駆動部の少なくとも一方は、前記表示領域内に形成されている（第１の構成）。

　第１の構成によれば、ゲート線とデータ線とを備えるアクティブマトリクス基板は、ゲート線ごとに、ゲート線を選択又は非選択の状態に制御する駆動回路を備える。駆動回路は第１充電駆動部と第２充電駆動とを有する。第１充電駆動部は、選択状態に対応する第１の直流電圧信号が供給され、ゲート線を第１の直流電圧信号の電位に充電するスイッチング素子を含む。第２充電駆動部は、非選択状態に対応し、第１の直流電圧信号の電圧よりも低い第２の直流電圧信号が供給され、ゲート線を第２の直流電圧信号の電位に充電するスイッチング素子を含む。第１充電駆動部と第２充電駆動部の少なくとも一方は、表示領域内に形成される。各ゲート線は、第１充電駆動部又は第２充電駆動部による充電によって選択状態又は非選択状態に切り替えられる。ゲート線を選択状態又は非選択状態に切り替えるこれらの回路は、高い駆動能力を有するため回路サイズが大きくなる。第１充電駆動部と第２充電駆動部の少なくとも一方は表示領域内に形成されるため、表示領域の外側にこれら回路が形成される場合と比べて表示領域の外側の領域が増大せず狭額縁化を図ることができる。また、第１充電駆動部と第２充電駆動部に、第１の直流電圧信号と第２の直流電圧信号が各々供給される。そのため、これらスイッチング素子にクロック信号を供給してゲート線を第１の直流電圧信号又は第２の直流電圧信号の電位に充電する場合と比べ、クロック信号を供給する配線の負荷容量が低減され、低消費電力化を図ることができる。

　第２の構成は、前記第１の構成において、前記複数のゲート線はＮ（Ｎは整数）本からなり、前記駆動回路のうち、ｎ（２≦ｎ≦Ｎ－１）行目の前記ゲート線に対して設けられた第ｎ駆動回路における前記第１充電駆動部は、ｎ－１行目の前記ゲート線に接続され、前記ｎ－１行目のゲート線の電位に応じて、前記ｎ行目のゲート線を前記第１の直流電圧信号の電位に充電し、前記第ｎ駆動回路における前記第２充電駆動部の前記スイッチング素子は、ｎ＋１行目の前記ゲート線に対して設けられた前記駆動回路に接続され、当該駆動回路からの出力電位に応じて、前記ｎ行目のゲート線を前記第２の直流電圧信号の電位に充電する、こととしてもよい。

　第２の構成によれば、ｎ行目のゲート線に対して設けられた第ｎ駆動回路の第１充電駆動部は、ｎ－１行目のゲート線の電位に応じて、ｎ行目のゲート線を第１の直流電圧信号の電位に充電する。第ｎ駆動回路の第２充電駆動部のスイッチング素子は、ｎ＋１行目のゲート線に対して設けられた駆動回路の出力電位に応じて、ｎ行目のゲート線を第２の直流電圧信号の電位に充電する。第１充電駆動部と第２充電駆動部の少なくとも一方が表示領域内に形成されるため、表示領域の外側にこれらが形成される場合と比べ、表示領域の外側の領域を小さくすることができる。また、第１充電駆動部と第２充電駆動部のスイッチング素子には、第１の直流電圧信号と第２の直流電圧信号が各々供給されるため、第１充電駆動部と第２充電駆動部にクロック信号を供給してゲート線を充電する場合と比べ、クロック信号を供給する配線の負荷容量が低減され、低消費電力化を図ることができる。

　第３の構成は、第１又は第２の構成において、前記複数のゲート線はＮ（Ｎは整数）本からなり、前記制御信号は、一水平走査期間よりも長い期間ごとに振幅が変化するＭ個のクロック信号（Ｎ＞Ｍ≧２、Ｍは整数）を含み、前記Ｍ個のクロック信号の位相差は、前記一水平期間であり、前記Ｍ個のクロック信号は、各々異なるＭ／２行間隔の前記ゲート線に設けられた前記駆動回路に供給され、前記駆動回路における前記第１充電駆動部は、前記一水平走査期間より長い期間、前記ゲート線を前記第１の直流電圧信号の電位に充電し、隣接する前記ゲート線の前記第１充電駆動部による充電期間は、少なくとも前記一水平期間において重複する、こととしてもよい。

　第３の構成によれば、制御信号には、一水平走査期間よりも長い期間ごとに振幅が変化するＭ個のクロック信号が含まれ、Ｍ個のクロック信号の位相差は一水平走査期間である。Ｍ個のクロック信号は、各ゲート線に設けられた駆動回路のうち、各々異なるＭ／２行間隔のゲート線に設けられた駆動回路に対して供給される。各駆動回路における第１充電駆動部による充電期間は一水平走査期間よりも長い期間であり、隣接するゲート線の充電期間は少なくとも一水平走査期間において重複する。各ゲート線に対する駆動回路を、一水平走査期間よりも長い期間ごとに振幅が変化するクロック信号によって各々駆動することにより、第１充電駆動部による充電期間を一水平走査期間よりも長くすることができる。その結果、駆動回路の動作マージンを向上させることできる。また、一水平走査期間ごとに振幅が変化するクロック信号が供給される場合と比べ、クロック信号の周波数が低減されるので、低消費電力化を図ることができる。

　第４の構成は、第１の構成において、前記複数のゲート線はＮ（Ｎは整数）本からなり、前記駆動回路のうち、ｎ（２≦ｎ≦Ｎ）行目の前記ゲート線に対して設けられた第ｎ駆動回路における前記第１充電駆動部は、ｎ－１行目の前記ゲート線に接続され、前記ｎ－１行目のゲート線の電位に応じて、前記ｎ行目のゲート線を前記第１の直流電圧信号の電位に充電し、前記第ｎ駆動回路における前記第２充電駆動部は、前記ｎ行目のゲート線の電位に応じて、前記ｎ行目のゲート線を前記第２の直流電圧信号の電位に充電する、こととしてもよい。

　第４の構成によれば、ｎ行目のゲート線に対した設けられた第ｎ駆動回路の第１充電駆動部は、ｎ－１行目のゲート線の電位に応じてｎ行目のゲート線を充電する。また、第ｎ駆動回路の第２充電駆動部は、ｎ行目のゲート線の電位に応じてｎ行目のゲート線を充電する。上記第２の構成の場合、ｎ＋１行目のゲート線に対して設けられた駆動回路の出力電位が第２充電駆動部に入力されるように、第２充電駆動部から当該駆動回路まで配線を引き回さなければならない。本構成では、第ｎ駆動回路の第２充電駆動部は、ｎ行目のゲート線の電位に応じて充電するため、隣接するｎ＋１行目に対して設けられた駆動回路まで配線を引き回す必要がなく、第２の構成と比べて配線の寄生容量が低減され、低消費電力化を図ることができる。

　第５の構成は、第１の構成において、前記複数のゲート線はＮ（Ｎは整数）本からなり、前記駆動回路のうち、１行目の前記ゲート線に対して設けられた第１駆動回路の前記第１充電駆動部は、第１スタートパルス信号が入力され、前記第１スタートパルス信号に応じて、前記１行目のゲート線を前記第１の直流電圧信号の電位に充電し、前記第１駆動回路の前記第２充電駆動部は、前記第１スタートパルス信号とは異なる第２スタートパルス信号が入力され、前記第２スタートパルス信号に応じて、前記１行目のゲート線を前記第２の直流電圧信号の電位に充電し、前記駆動回路のうち、ｎ（２≦ｎ≦Ｎ）行目の前記ゲート線に対して設けられた第ｎ駆動回路の前記第１充電駆動部は、ｎ－１行目の前記ゲート線に接続され、前記ｎ－１行目のゲート線の電位に応じて、前記ｎ行目のゲート線を前記第１の直流電圧信号の電位に充電し、前記第ｎ駆動回路の前記第２充電駆動部は、前記ｎ－１行目の前記ゲート線に対して設けられた前記駆動回路の前記第２充電駆動部に接続され、当該第２充電駆動部からの出力電位に応じて、前記ｎ行目のゲート線を前記第２の直流電圧信号の電位に充電する、こととしてもよい。

　第５の構成によれば、１行目のゲート線に対して設けられた第１駆動回路の第１充電駆動部と第２充電駆動部には、第１スタートパルス信号と、第１スタート信号とは異なる第２スタートパルス信号が各々入力される。１行目のゲート線は、第１スタートパルス信号に応じて、第１駆動回路の第１充電駆動部により第１の直流電圧信号の電位に充電される。第２スタートパルス信号に応じて、第２充電駆動部により第２の直流電圧信号の電位に充電される。ｎ（２≦ｎ≦Ｎ）行目のゲート線は、ｎ行目のゲート線に対して設けられた第ｎ駆動回路の第１充電駆動部により、ｎ－１行目のゲート線の電位に応じて第１の直流電圧信号の電位に充電される。そして、ｎ行目のゲート線は、第ｎ駆動回路の第２充電駆動部により、ｎ－１行目のゲート線に対して設けられた駆動回路の第２充電駆動部の出力電位に応じて、第２の直流電圧信号の電位に充電される。第１駆動回路の第１充電駆動部と第２充電駆動部には、第１スタートパルス信号と第２スタートパルス信号が独立して入力される。そのため、第１充電駆動部と第２充電駆動部とを別々に駆動させることができ、第１スタートパルス信号と第２スタートパルス信号の入力タイミングの調整次第で、各ゲート線に対する駆動回路の第１充電駆動部と第２充電駆動部の各充電期間を任意に設定することができる。

　本発明の一実施形態に係る表示パネルは、第１から第５のいずれかの構成のアクティブマトリクス基板と、前記アクティブマトリクス基板に形成された画素電極と、共通電極とカラーフィルタとを有する対向基板と、前記アクティブマトリクス基板と前記対向基板の間に挟持された液晶層と、を備える（第６の構成）。

　本発明の一実施形態に係る表示装置は、第６の構成の表示パネルと、前記表示パネルにクロック信号を含む制御信号を出力する表示制御回路と、前記表示パネルに直流電圧信号を供給する電源回路と、を有する（第７の構成）。

　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。

＜第１実施形態＞
　（液晶表示装置の構成）
　図１は、本実施形態に係る液晶表示装置の概略構成を示した上面図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、及び電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａの下面側と対向基板２０ｂの上面側には、偏光板が設けられている。また、アクティブマトリクス基板２０ａの下方にはバックライト（図示略）が設けられている。対向基板２０ｂには、ブラックマトリクスと、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタと、共通電極（いずれも図示略）が形成されている。

　図１に示すように、アクティブマトリクス基板２０ａは、ソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。電源５は、表示パネル２、ソースドライバ３、及び表示制御回路４と電気的に接続されている。この例において、ソースドライバ３、表示制御回路４、及び電源５は、表示パネル２を構成する一の長辺側に設けられている。

　表示制御回路４は、ソースドライバ３とアクティブマトリクス基板２０ａ上の後述するゲートドライバ１１（図３参照）とに制御信号を出力する。電源５は、表示パネル２、ソースドライバ３、及び表示制御回路４に電源電圧信号を供給する。

　（アクティブマトリクス基板の構成）
　図２は、アクティブマトリクス基板２０ａの概略構成を示す上面図である。アクティブマトリクス基板２０ａにおいて、Ｘ軸方向の一端から他端まで複数のゲート線１３Ｇが一定の間隔で略平行に形成されている。また、アクティブマトリクス基板２０ａには、ゲート線１３Ｇ群と交差するように複数のソース線（データ線）１５Ｓが形成されている。各ゲート線１３Ｇと各ソース線１５Ｓとで囲まれる領域が１つの画素を形成し、カラーフィルタのいずれかの色に対応している。アクティブマトリクス基板２０ａは、ゲート線１３Ｇとソース線１５Ｓとで規定される画素からなる表示領域を有する。

　図３は、ソース線１５Ｓの図示を省略したアクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す上面図である。図３の例に示すように、ＧＬ（１）～ＧＬ（Ｎ）のゲート線１３Ｇの間、つまり、表示領域内には、Ｈｉｇｈ充電駆動回路（ＶＤＤ－Ｂｕｆ）１１ａ、シフトレジスタ（ＳＲ）１１ｃ、及びＬｏｗ充電駆動回路（ＶＳＳ－Ｂｕｆ）１１ｂを有するゲートドライバ（駆動回路）１１が形成されている。ゲートドライバ１１は、接続されている一のゲート線１３Ｇを走査する。

　アクティブマトリクス基板２０ａには、ソース線１５Ｓ（図２参照）と略平行に形成され、ゲートドライバ１１と接続された配線１５Ｌが形成されている。さらに、ソースドライバ３が設けられている辺の側の表示領域外（以下、額縁領域と称する）には、端子部１２が形成されている。端子部１２は、表示制御回路４及び電源５と配線１５Ｌに接続されている。

　表示制御回路４は、端子部１２を介して、ソースドライバ３とゲートドライバ１１とに制御信号を出力する。制御信号には、スタートパルス信号、エンドパルス信号、リセット信号（ＣＬＲ）、クロック信号、及びデータ信号等が含まれる。

　電源５は、端子部１２を介して、電源電圧信号として、ゲートドライバ１１にＨｉｇｈレベルの直流電圧信号ＶＤＤとＬｏｗレベルの直流電圧信号ＶＳＳを供給する。

　端子部１２は、表示制御回路４からの制御信号と、電源５から直流電圧信号（ＶＤＤ，ＶＳＳ）を、配線１５Ｌを介してゲートドライバ１１に供給する。

　また、図３において図示を省略しているが、アクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている側の額縁領域には、ソースドライバ３と各ソース線１５Ｓとを接続する端子部が形成されている。ソースドライバ３は、表示制御回路４からの制御信号を受け取り、その端子部（図示略）を介して各ソース線１５Ｓにデータ信号を入力する。

　ゲートドライバ１１は、配線１５Ｌを介して入力される制御信号に応じて、走査対象のゲート線１３ＧをＨｉｇｈレベルとＬｏｗレベルのいずれか一方の電位に充電する。ゲート線１３ＧがＨｉｇｈレベルの電位に充電されている状態は、ゲート線１３Ｇが選択されている選択状態である。ゲート線１３ＧがＬｏｗレベルの電位に充電されている状態は、ゲート線１３Ｇが選択されていない非選択状態である。

　ゲートドライバ１１は、複数のスイッチング素子を含んで構成されている。Ｈｉｇｈ充電駆動回路１１ａは、配線１５Ｌを介して電源５からＨｉｇｈレベルの直流電圧信号ＶＤＤ（第１の直流電圧信号）が供給されるスイッチング素子を有する。また、Ｌｏｗ充電駆動回路１１ｂは、配線１５Ｌを介して電源５からＬｏｗレベル直流電圧信号ＶＳＳ（第２の直流電圧信号）が供給されるスイッチング素子を含む。シフトレジスタ１１ｃは、配線１５Ｌを介して表示制御回路４からクロック信号及びリセット信号が供給されるスイッチング素子を含む。直流電圧信号ＶＤＤ（電源電圧ＶＤＤ）は、ゲート線１３Ｇが選択状態となる電圧に対応する。直流電圧信号ＶＳＳ（電源電圧ＶＳＳ）は、ゲート線１３Ｇが非選択状態となる電圧に対応する。以下、直流電圧信号ＶＤＤを選択信号、直流電圧信号ＶＳＳを非選択信号、選択状態をゲート線１３Ｇの駆動と呼ぶことがある。

　ゲートドライバ１１は、供給されるクロック信号及びリセット信号に応じてシフトレジスタ１１ｃが動作することにより、Ｈｉｇｈ充電駆動回路１１ａによってゲート線１３ＧをＨｉｇｈレベルの電位ＶＤＤに充電し、Ｌｏｗ充電駆動回路１１ｂによってゲート線１３ＧをＬｏｗレベルの電位ＶＳＳに充電する。

　図３の例では、各ゲート線１３Ｇには、２つのゲートドライバ１１がそれぞれ接続されているが、一のゲート線１３Ｇに対して１つのゲートドライバ１１が接続されていてもよいし、３つ以上のゲートドライバ１１が接続されていてもよい。同一のゲート線１３Ｇに接続されているゲートドライバ１１は同期しており、これらゲートドライバ１１から出力される選択信号によって１本のゲート線１３Ｇが同時にＨｉｇｈレベルの電位に充電され、これらゲートドライバ１１から出力される非選択信号によって１本のゲート線１３Ｇが同時にＬｏｗレベルの電位に充電される。本実施形態では、一のゲート線１３Ｇに対し、２つのゲートドライバ１１が略等間隔にゲート線１３Ｇに接続されている。２つのゲートドライバ１１は、各々がゲート線１３Ｇを駆動する負荷が略均等となるゲート線１３Ｇの位置に接続される。

　（ゲートドライバの構成）
　ここで、本実施形態におけるゲートドライバ１１の具体的な構成例について説明する。図４は、ゲートドライバ１１の等価回路の一例を示す図である。以下、ＧＬ（ｎ）（１≦ｎ≦Ｎ）のゲート線１３Ｇを走査するゲートドライバ１１の構成について説明する。

　図４に示すように、ゲートドライバ１１は、複数のスイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）であるＴＦＴ－Ａ～ＴＦＴ-Ｉと、キャパシタＣｂｓｔとを有する。ゲートドライバ１１は、ＴＦＴ－Ａ～ＴＦＴ－ＩとキャパシタＣｂｓｔとが配線によって接続されて構成されている。

　図４に示すように、この例において、ＴＦＴ－Ａのドレイン端子と、ＴＦＴ－Ｂのソース端子と、キャパシタＣｂｓｔの一方の電極と、ＴＦＴ－Ｃ及びＴＦＴ－Ｄの各ゲート端子とが接続されている配線部分（内部ノード）をｎｅｔＡと称する。また、キャパシタＣｂｓｔの他方の電極と、ＴＦＴ－Ｅ及びＴＦＴ－Ｆの各ドレイン端子と、ＴＦＴ－Ｃのソース端子とが接続されている配線部分（内部ノード）をｎｅｔＢと称する。ｎｅｔＢの電位は、Ｒ（ｎ）信号として、前段ＧＬ（ｎ－１）のゲート線１３Ｇを走査するゲートドライバ１１に入力される。

　ＴＦＴ－Ａのドレイン端子は、ｎｅｔＡに接続されている。ＴＦＴ－Ａのゲート端子は、リセット信号が供給され、ソース端子は電源電圧ＶＳＳが供給される。

　ＴＦＴ－Ｂのドレイン端子は、ＧＬ（ｎ－１）のゲート線１３Ｇ、すなわち、前段のゲート線１３Ｇに接続され、前段のゲート線１３Ｇの電位を示すセット信号Ｓが入力される。ＴＦＴ－Ｂのゲート端子は、クロック信号（ＣＫＢ）が供給され、ソース端子は、ｎｅｔＡに接続されている。なお、１行目のゲート線１３Ｇを走査するゲートドライバ１１のＴＦＴ－Ｂのドレイン端子には、表示制御回路４からスタートパルス信号が入力される。

　ＴＦＴ－Ｃのゲート端子は、ｎｅｔＡに接続され、ソース端子は、ｎｅｔＢに接続されている。ＴＦＴ－Ｃドレイン端子は、クロック信号（ＣＫＡ）が供給される。

　ＴＦＴ－Ｄのゲート端子は、ｎｅｔＡに接続され、ソース端子は、ＧＬ（ｎ）のゲート線１３Ｇに接続されている。ＴＦＴ－Ｄのドレイン端子には、電源電圧ＶＤＤが供給される。

　キャパシタＣｂｓｔの一方の電極は、ｎｅｔＡに接続され、他方の電極は、ｎｅｔＢに接続されている。

　ＴＦＴ－Ｅのドレイン端子は、ｎｅｔＢに接続されている。ＴＦＴ－Ｅのゲート端子には、リセット信号が供給され、ソース端子には、電源電圧ＶＳＳが供給される。

　ＴＦＴ－Ｆのドレイン端子は、ｎｅｔＢに接続されている。ＴＦＴ－Ｆのゲート端子には、クロック信号（ＣＫＢ）が供給され、ソース端子には、電源電圧ＶＳＳが供給される。

　ＴＦＴ－Ｇのドレイン端子は、ＧＬ（ｎ）のゲート線１３Ｇに接続されている。ＴＦＴ－Ｇのゲート端子には、ＧＬ（ｎ＋１）のゲート線１３Ｇに接続されたゲートドライバ１１（以下、後段ゲートドライバと称する）のｎｅｔＢの電位が供給され、ソース端子には、電源電圧ＶＳＳが供給される。なお、Ｎ行目のゲート線１３を走査するゲートドライバ１１のＴＦＴ－Ｇのゲート端子には、表示制御回路４からエンドパルス信号が入力される。

　ＴＦＴ－Ｈのドレイン端子は、ＧＬ（ｎ）のゲート線１３Ｇに接続されている。ＴＦＴ－Ｈのゲート端子には、クロック信号（ＣＫＢ）が供給され、ソース端子には、電源電圧ＶＳＳが供給される。

　ＴＦＴ－Ｉのドレイン端子は、ＧＬ（ｎ）のゲート線１３Ｇに接続されている。ＴＦＴ－Ｉのゲート端子には、リセット信号が供給され、ソース端子には、電源電圧ＶＳＳが供給される。

　クロック信号（ＣＫＡ）とクロック信号（ＣＫＢ）は、一水平走査期間毎に位相が反転する２相のクロック信号である（図６参照）。また、クロック信号ＣＫＡ、ＣＫＢのＨｉｇｈレベルは電源電圧ＶＤＤに対応し、Ｌｏｗレベルは電源電圧ＶＳＳに対応する。

　この例において、ＴＦＴ－Ｄは、Ｈｉｇｈ充電駆動回路１１ａを構成するスイッチング素子であり、ＴＦＴ－Ｇは、Ｌｏｗ充電駆動回路１１ｂを構成するスイッチング素子である。また、ＴＦＴ－Ｄ及びＴＦＴ－Ｇ以外のスイッチング素子（ＴＦＴ－Ａ～Ｃ、Ｅ、Ｆ、Ｈ、Ｉ）とキャパシタＣｂｓｔは、シフトレジスタ１１ｃを構成する素子である。

　ここで、図４に示すゲートドライバ１１の表示領域における配置例を図５に示す。図５は、アクティブマトリクス基板２０ａの表示領域において、ゲートドライバ１１が形成されている一部の画素領域を模式的に表した図である。

　図５におけるＹ軸に平行な太線はソース線１５Ｓを示し、Ｘ軸に平行な太線はゲート線１３Ｇを示している。図５において、ゲート線１３Ｇとソース線１５Ｓとで囲まれる各画素ＰＩＸには、画像を表示するためのスイッチング素子ＴＦＴ－ＰＩＸが形成されている。ＴＦＴ－ＰＩＸのゲート端子はゲート線１３Ｇに接続され、ソース端子はソース線１５Ｓに接続されている。また、画素スイッチング素子ＴＦＴ－ＰＩＸのドレイン端子は、図示しない画素電極に接続されている。

　図５において、ＴＦＴ－Ａ～Ｉの”ＴＦＴ－”の表記を省略している。一のゲートドライバ１１を構成するスイッチング素子（ＴＦＴ－Ａ～Ｉ）とキャパシタＣｂｓｔは、各行における複数の画素に分散して配置されている。これら画素のうち、クロック信号（ＣＫＡ，ＣＫＢ）、リセット信号（ＣＬＲ）、電源電圧信号（ＶＤＤ，ＶＳＳ）のいずれかの信号を受け取るスイッチング素子（ＴＦＴ－Ａ～Ｃ，Ｅ～Ｉ）が配置される画素又はその画素の近傍には、これら信号を供給する配線１５Ｌが形成されている。

　本実施形態では、図５に示すように、各行に形成されたゲートドライバ１１に供給されるクロック信号（ＣＫＡ，ＣＫＢ）が、隣接する行のゲートドライバ１１に供給されるクロック信号（ＣＫＡ，ＣＫＢ）と逆位相となるように、クロック信号（ＣＫＡ，ＣＫＢ）が供給されるスイッチング素子は配置されている。

　具体的には、ＧＬ（ｎ）とＧＬ（ｎ－１）のゲート線１３Ｇの間に配置され、ＧＬ（ｎ）のゲート線１３Ｇを走査するゲートドライバ１１のＴＦＴ－Ｂのゲート端子は、クロック信号（ＣＫＢ）を供給する配線１５Ｌと接続されている。一方、ＧＬ（ｎ－１）とＧＬ（ｎ－２）のゲート線１３Ｇの間に配置され、ＧＬ（ｎ－１）のゲート線１３Ｇを走査するゲートドライバ１１（以下、前段ゲートドライバ）のＴＦＴ－Ｂのゲート端子は、クロック信号（ＣＫＡ）を供給する配線１５Ｌと接続されている。また、ＧＬ（ｎ）のゲート線１３Ｇを走査するゲートドライバ１１のＴＦＴ－Ｃのドレイン端子は、クロック信号（ＣＫＡ）を供給する配線１５Ｌと接続されているが、前段ゲートドライバ１１のＴＦＴ－Ｃのドレイン端子は、クロック信号（ＣＫＢ）を供給する配線１５Ｌと接続されている。

　また、図５に示すように、ｎｅｔＡ及びｎｅｔＢの配線は、ゲート線１３Ｇと略平行となるように、ｎｅｔＡ及びｎｅｔＢに接続される素子（ＴＦＴ－Ａ～Ｇ，Ｃｂｓｔ）が配置される画素領域にわたって形成されている。

　なお、図５に示すように、ＧＬ（ｎ）のゲート線１３Ｇを走査するゲートドライバ１１のＴＦＴ－Ｇ（Ｇ（ｎ））は、後段（ＧＬ（ｎ＋１））のゲート線１３Ｇと、ＧＬ（ｎ）のゲート線１３Ｇとの間に形成されている。ＴＦＴ－Ｇ（Ｇ（ｎ））のドレイン端子は、ＧＬ（ｎ）のゲート線１３Ｇに接続され、ゲート端子は、後段ゲートドライバ１１のｎｅｔＢ（ｎ＋１）に接続されている。

　アクティブマトリクス基板２０ａにおいて、ゲートドライバ１１を構成する各素子は、ＴＦＴ－ＰＩＸと同層に形成され、ゲートドライバ１１及びＴＦＴ－ＰＩＸの上層に画素電極（図示略）が形成されている。また、配線１５Ｌは、アクティブマトリクス基板２０ａにおいて、ソース線１５Ｓが形成されるソース層に形成され、ｎｅｔＡ及びｎｅｔＢの配線は、ゲート線１３Ｇが形成されるゲート層に形成されている。

　図５に示すように、本実施形態では、ゲートドライバ１１と配線１５Ｌとが画素内に形成される。ゲートドライバ１１と画素電極（図示略）とが相互に干渉すると適切に画像表示を行うことができない。そのため、ゲートドライバ１１及び配線１５Ｌと画素電極（図示略）との間に、ＩＴＯ等の透明導電膜で構成されたシールド層（図示略）が形成されている。これにより、ゲートドライバ１１と画素電極（図示略）との間の干渉が低減される。

（ゲートドライバ１１の動作）
　次に、図４及び図６を参照しつつ、１つのゲートドライバ１１の動作について説明する。図６は、ゲートドライバ１１の駆動タイミングを示すタイミングチャートである。図６では図示を省略しているが、一垂直走査期間毎に一定期間Ｈｉｇｈレベルとなるリセット信号（ＣＬＲ）が表示制御回路４からゲートドライバ１１に入力される。リセット信号（ＣＬＲ）が入力されると、ｎｅｔＡ、ｎｅｔＢ、ゲート線１３Ｇの電位はＬｏｗレベル（ＶＳＳ）に遷移する。

　表示制御回路４からスタートパルス信号が出力され、クロック信号（ＣＫＡ，ＣＫＢ）が出力されることにより、ＧＬ（１）のゲート線１３Ｇを走査するゲートドライバ１１から順次駆動する。以下、ＧＬ（ｎ）（２≦ｎ≦Ｎ－１）のゲート線１３Ｇを走査する一のゲートドライバ１１の動作例を説明する。

　図６の時刻ｔ０において、ゲートドライバ１１のＴＦＴ－Ｂのドレイン端子に、前段（ＧＬ（ｎ－１）のゲート線１３Ｇの電位を示すセット信号Ｓが入力される。このとき入力されるセット信号Ｓの電位は、Ｌｏｗレベル（ＶＳＳ）より高いがＨｉｇｈレベル（ＶＤＤ）より低いプリチャージ電圧である。時刻ｔ０において、ＴＦＴ－Ｂのゲート端子に入力されるクロック信号（ＣＫＢ）はＬｏｗレベルであり、ＴＦＴ－Ｂはオフ状態である。そのため、ＴＦＴ－Ｂにセット信号Ｓが入力されず、ｎｅｔＡの電位はＬｏｗレベルに維持される。

　このとき、ＴＦＴ－Ｃ、Ｄのゲート端子にはｎｅｔＡのＬｏｗレベルの電位が入力されるため、ＴＦＴ－Ｃ、Ｄはオフ状態となる。また、クロック信号（ＣＫＢ）がゲート端子に入力されるＴＦＴ－Ｆ、Ｈもオフ状態となる。これにより、図６に示すように、ｎｅｔＢとＧＬ（ｎ）のゲート線１３Ｇの電位は、Ｌｏｗレベルに維持される。

　次に、時刻ｔ１において、Ｈｉｇｈレベルのクロック信号（ＣＫＢ）と、Ｌｏｗレベルのクロック信号（ＣＫＡ）がゲートドライバ１１に入力される。ＴＦＴ－Ｂ、Ｆ、Ｈは、オン状態になる。そして、ＴＦＴ－Ｂのドレイン端子にセット信号Ｓが入力される。このとき入力されるセット信号Ｓの電位は、前段のゲート線１３Ｇが選択状態となるＨｉｇｈレベル電位（ＶＤＤ）である。これにより、ｎｅｔＡの電位が、「ＶＤＤ－Ｖｔｈ」までプリチャージされる。なお、Ｖｔｈは、ＴＦＴ－Ｂ等の閾値電圧である。

　ｎｅｔＡが「ＶＤＤ－Ｖｔｈ」に充電されることにより、ＴＦＴ－Ｄがオン状態となり、ＴＦＴ－Ｄのドレイン端子から電源電圧ＶＤＤが入力される。そして、ＧＬ（ｎ）のゲート線１３Ｇの電位は、「ＶＤＤ－Ｖｔｈ×２」までプリチャージされる。このとき、ＴＦＴ－Ｈがオン状態となり、ＴＦＴ－Ｈのソース端子は電源電圧ＶＳＳに接地されているため、ＧＬ（ｎ）のゲート線１３Ｇの電位は不安定な状態となる。また、このとき、ＴＦＴ－ＣとＴＦＴ－Ｆもオン状態となるが、ＴＦＴ－Ｃのドレイン端子にはＬｏｗレベルのクロック信号（ＣＫＡ）が入力され、ｎｅｔＢの電位はＬｏｗレベルに維持される。

　続いて時刻ｔ２において、Ｌｏｗレベルのクロック信号（ＣＫＢ）と、Ｈｉｇｈレベルのクロック信号（ＣＫＡ）がゲートドライバ１１に入力される。ＴＦＴ－Ｂ、ＴＦＴ－Ｆ、ＴＦＴ－Ｈはオフ状態になる。ＴＦＴ－Ｃは、ｎｅｔＡのプリチャージによってオン状態になっており、ＴＦＴ－Ｃのドレイン端子に、Ｈｉｇｈレベルのクロック信号（ＣＫＡ）が入力される。これにより、ｎｅｔＢの電位が上昇し、キャパシタＣｂｓｔを介してｎｅｔＡの電位が突き上げられ、ｎｅｔＡはＶＤＤよりも大きい電位まで充電される。そして、ＴＦＴ－Ｄのゲート端子にＶＤＤよりも十分大きい電位が入力され、ＴＦＴ－Ｄがオン状態となる。その結果、ＴＦＴ－Ｄのドレイン端子に電源電圧ＶＤＤが印加され、ＧＬ（ｎ）のゲート線１３ＧはＨｉｇｈレベルの電位（ＶＤＤ）に充電される。つまり、ＧＬ（ｎ）のゲート線１３Ｇは選択状態に遷移する。

　またこのとき、ｎｅｔＢの電位は、Ｒ（ｎ）信号として前段（ＧＬ（ｎ－１））のゲート線１３Ｇを走査するゲートドライバ１１に入力される。これにより、前段のゲートドライバ１１は、ＧＬ（ｎ－１）のゲート線１３Ｇの電位をＬｏｗレベル（ＶＳＳ）に充電し、ＧＬ（ｎ－１）のゲート線１３Ｇを非選択状態に切り替える。

　次に時刻ｔ３において、Ｈｉｇｈレベルのクロック信号（ＣＫＢ）と、Ｌｏｗレベルのクロック信号（ＣＫＡ）がゲートドライバ１１に入力される。ＴＦＴ－Ｂがオン状態となり、ＴＦＴ－Ｂのドレイン端子から前段（ＧＬ（ｎ－１））のゲート線１３Ｇの電位（ＶＳＳ）を示すセット信号Ｓが入力される。これにより、ｎｅｔＡの電位はＶＳＳに下がり、ＴＦＴ－Ｃ及びＴＦＴ－Ｄはオフ状態となる。また、ＴＦＴ－Ｆはオン状態になり、ｎｅｔＢの電位はＶＳＳに下がる。

　またこのとき、ＴＦＴ－Ｇのゲート端子には、ＧＬ（ｎ＋１）のゲート線１３Ｇ、つまり、後段ゲートドライバ１１のｎｅｔＢの電位を示すＲ（ｎ＋１）信号が入力される。時刻ｔ３におけるＲ（ｎ＋１）信号の電位はＨｉｇｈレベルである。つまり、ＧＬ（ｎ＋１）のゲート線１３Ｇは選択されている状態である。このタイミングで、ＴＦＴ－Ｇはオン状態となる。さらに、ＴＦＴ－Ｈのゲート端子にＨｉｇｈレベルのクロック信号（ＣＫＢ）が入力され、ＴＦＴ－Ｈもオン状態となる。これにより、ＧＬ（ｎ）のゲート線１３ＧはＬｏｗレベル（ＶＳＳ）に充電される。つまり、ＧＬ（ｎ）のゲート線１３Ｇは非選択状態に遷移する。

　なお、この例では、ＧＬ（ｎ）のゲート線１３Ｇは、ＧＬ（ｎ）のゲート線１３Ｇの駆動後、後段のゲート線１３Ｇが選択されている期間にＴＦＴ－Ｇ、ＨによってＬｏｗレベル（ＶＳＳ）に充電される。ＴＦＴ－Ｇ、Ｈは、いずれもＧＬ（ｎ）のゲート線１３ＧをＬｏｗレベルに充電するが用途が異なる。ＴＦＴ－Ｇは、後段のゲート線１３Ｇが選択状態に切り替わるタイミングでオン状態となり、ＧＬ（ｎ）のゲート線１３Ｇの電位をＶＳＳに下げる。つまり、ＴＦＴ－Ｇは、Ｌｏｗ充電駆動回路１１ｂとして機能する。一方、ＴＦＴ－Ｈはクロック信号（ＣＫＢ）がＨｉｇｈレベルに切り替わるごとにオン状態となり、ＧＬ（ｎ）のゲート線１３Ｇの電位をＶＳＳに下げる。つまり、ＴＦＴ－Ｈは、ＴＦＴ－Ｇと同じタイミングでＧＬ（ｎ）のゲート線１３Ｇの電位をＬｏｗレベルに充電するが、ＧＬ（ｎ）のゲート線１３Ｇの駆動後、ＧＬ（ｎ）のゲート線１３Ｇの電位をＬｏｗレベルに維持するために用いられる。

　上述した第１実施形態では、ゲート線１３ＧをＨｉｇｈレベルの電位に充電するＴＦＴ－Ｄ（Ｈｉｇｈ充電駆動回路）と、Ｌｏｗレベルの電位に充電するＴＦＴ－Ｇ（Ｌｏｗ充電駆動回路）が表示領域内に形成されているため、これらが表示領域外の額縁領域に形成される場合と比べ、狭額縁化を図ることができる。また、これらスイッチング素子にクロック信号を供給してゲート線１３ＧをＨｉｇｈレベル又はＬｏｗレベルの電位に充電する場合と比べ、クロック配線の負荷容量が低減され、低消費電力化を図ることができる。

＜第２実施形態＞
　本実施形態では、第１実施形態よりもゲート線１３Ｇの充電期間を長くしてゲートドライバ１１の動作マージンを向上させる例について説明する。図７は、本実施形態におけるアクティブマトリクス基板２０ａの概略構成を示す上面図である。図７は、上述した図３と同様、アクティブマトリクス基板２０ａ上のソース線１５Ｓの図示を省略し、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示している。

　図７に例示するように、アクティブマトリクス基板２０ａにおける各ゲート線１３Ｇには、１つのゲートドライバ１１が接続されている。本実施形態では、偶数行（ＧＬ（２）（４）…（Ｎ））のゲート線１３Ｇを走査するゲートドライバ１１ｘ（１１）と、奇数行（ＧＬ（１）（３）…（Ｎ－１））のゲート線１３Ｇを走査するゲートドライバ１１ｙ（１１）とを別個に駆動させる。

　表示制御回路４１は、クロック信号（ＣＫａ，ＣＫｂ）（第１のクロック信号）とクロック信号（ＣＫｃ，ＣＫｄ）（第２のクロック信号）とを出力する（図１０参照）。クロック信号ＣＫａ，ＣＫｂは、互いに２水平走査期間毎に位相が反転する２相のクロック信号である。クロック信号ＣＫｃ，ＣＫｄもまた、互いに２水平走査期間毎に位相が反転する２相のクロック信号である。つまり、クロック信号（ＣＫａ，ＣＫｂ）とクロック信号（ＣＫｃ，ＣＫｄ）の周波数は、第１実施形態のクロック信号（ＣＫＡ，ＣＫＢ）の１／２の周波数である。クロック信号ＣＫｃ，ＣＫｄは、クロック信号ＣＫａ，ＣＫｂと１／４周期だけ位相がずれている（図１０参照）。本実施形態では、４つのクロック信号（ＣＫａ，ＣＫｂ，ＣＫｃ，ＣＫｄ）によってゲートドライバ１１ｘ，１１ｙを駆動し、ゲート線１３Ｇを走査する。

　ゲートドライバ１１ｘ、１１ｙは、いずれも、第１実施形態におけるゲートドライバ１１と同様の構成（図４参照）を有するが、ＴＦＴ－Ｂ、Ｃ、Ｆ、Ｈに供給されるクロック信号と、表示領域におけるゲートドライバ１１ｘ，１１ｙの配置は第１実施形態と異なる。

　図８Ａは、ゲートドライバ１１ｘの等価回路を示す図であり、図８Ｂは、ゲートドライバ１１ｙの等価回路を示す図である。図８Ａに示すように、偶数行のＧＬ（ｎ）のゲート線１３Ｇを走査するゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ｂ、Ｆ、Ｈのゲート端子には、クロック信号（ＣＫｂ）が供給され、ＴＦＴ－Ｃのドレイン端子には、クロック信号（ＣＫａ）が供給される。また、図８Ｂに示すように、奇数行のＧＬ（ｎ＋１）のゲート線１３Ｇを走査するゲートドライバ１１ｙ（ｎ＋１）のＴＦＴ－Ｂ、Ｆ、Ｈのゲート端子には、クロック信号（ＣＫｄ）が供給され、ＴＦＴ－Ｃのドレイン端子には、クロック信号（ＣＫｃ）が供給される。

　図９Ａは、ゲートドライバ１１ｘの表示領域内の配置例を示す図であり、図９Ｂは、ゲートドライバ１１ｙの表示領域内の配置例を示す図である。図９Ａ、９Ｂにおいて、上述した第１実施形態と同様の構成には第１実施形態と同様の符号を付している。また、上述した図５と同様、図９Ａ、９ＢにおけるＹ軸に平行な太線はソース線１５Ｓを示し、Ｘ軸に平行な太線はゲート線１３Ｇを示している。また、便宜上、図９Ａ、９Ｂにおいて、ゲートドライバ１１ｘ、１１ｙを構成する各スイッチング素子を表す”ＴＦＴ－”の表記は省略されている。

　図９Ａにおいて、一のゲートドライバ１１ｘを構成するＴＦＴ－Ａ～ＩとキャパシタＣｂｓｔは、２行の各画素に分散されて形成されている。つまり、図８ＡにおけるＧＬ（ｎ）のゲート線１３Ｇを走査するゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ａ～Ｃ、ＴＦＴ－Ｄ、ＴＦＴ－Ｈ、ＴＦＴ－Ｉは、ＧＬ（ｎ）とＧＬ（ｎ－１）のゲート線１３Ｇの間に形成されている。また、ゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ｅ、ＴＦＴ－Ｆ、キャパシタＣｂｓｔは、ＧＬ（ｎ－１）とＧＬ（ｎ－２）のゲート線１３Ｇの間に形成されている。ゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ｇ（Ｇ（ｎ））は、ＧＬ（ｎ＋１）とＧＬ（ｎ）のゲート線１３Ｇの間に形成され、ＧＬ（ｎ＋２）のゲート線１３Ｇを走査するゲートドライバ１１ｘ（ｎ＋２）のｎｅｔＢ（ｎ＋２）及びＧＬ（ｎ）のゲート線１３Ｇに接続されている。

　ゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ａ～Ｄが接続されているｎｅｔＡの配線は、キャパシタＣｂｓｔの一方の電極まで引き回されて形成されている。ゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ｅ、ＦとキャパシタＣｂｓｔの他方の電極が接続されているｎｅｔＢの配線は、ＧＬ（ｎ－１）とＧＬ（ｎ－２）のゲート線１３Ｇの間に形成されている。

　一のゲートドライバ１１ｙを構成するＴＦＴ－Ａ～ＩとキャパシタＣｂｓｔについても、図９Ｂに示すように、図９Ａと同様に２行の各画素に分散されて形成されている。図９ＢにおけるＧＬ（ｎ－１）のゲート線１３Ｇを走査するゲートドライバ１１ｙ（ｎ－１）のＴＦＴ－Ａ～Ｄ、Ｈ、Ｉは、ＧＬ（ｎ－１）とＧＬ（ｎ－２）のゲート線１３Ｇの間に形成されている。また、ゲートドライバ１１ｙ（ｎ－１）のＴＦＴ－Ｅ、Ｆ、キャパシタＣｂｓｔは、ＧＬ（ｎ－２）とＧＬ（ｎ－３）のゲート線１３Ｇの間に形成されている。ゲートドライバ１１ｙ（ｎ－１）のＴＦＴ－Ｇ（Ｇ（ｎ－１））は、ＧＬ（ｎ）とＧＬ（ｎ－１）のゲート線１３Ｇの間に形成されている。ＴＦＴ－Ｇ（Ｇ（ｎ－１））は、ＧＬ（ｎ＋１）のゲート線１３Ｇを走査するゲートドライバ１１ｙ（ｎ＋１）のｎｅｔＢ（ｎ＋１）及びＧＬ（ｎ－１）のゲート線１３Ｇに接続されている。

　なお、本実施形態においても、図９Ａに示すように、ゲートドライバ１１ｘ（ｎ）に供給されるクロック信号（ＣＫａ，ＣＫｂ）が、ＧＬ（ｎ＋２）又はＧＬ（ｎ－２）のゲート線１３Ｇを走査するゲートドライバ１１ｘに供給されるクロック信号（ＣＫａ，ＣＫｂ）と逆位相となるように、ゲートドライバ１１ｘのスイッチング素子が配置されている。また、図９Ｂに示すように、ゲートドライバ１１ｙ（ｎ－１）に供給されるクロック信号（ＣＫｃ，ＣＫｄ）が、ＧＬ（ｎ＋１）又はＧＬ（ｎ－３）のゲート線１３Ｇを走査するゲートドライバ１１ｙに供給されるクロック信号（ＣＫｃ，ＣＫｄ）と逆位相となるように、ゲートドライバ１１ｙのスイッチング素子が配置されている。

　（ゲートドライバ１１ｘ、１１ｙの動作）
　次に、本実施形態におけるゲートドライバ１１ｘ，１１ｙの動作について図８Ａ，８Ｂ及び図１０を用いて説明する。図１０は、ＧＬ（ｎ）のゲート線１３Ｇを走査するゲートドライバ１１ｘ（ｎ）と、ＧＬ（ｎ＋１）のゲート線１３Ｇを走査するゲートドライバ１１ｙ（ｎ＋１）の駆動タイミングを示すタイミングチャートである。

　図１０では図示を省略しているが、一垂直走査期間毎に一定期間Ｈｉｇｈレベルとなるリセット信号（ＣＬＲ）が表示制御回路４からゲートドライバ１１ｘ（ｎ），１１ｙ（ｎ＋１）に入力される。リセット信号（ＣＬＲ）が入力されると、ｎｅｔＡ（ｎ）、ｎｅｔＢ（ｎ）、ｎｅｔＡ（ｎ＋１）、ｎｅｔＢ（ｎ＋１）、ＧＬ（ｎ）のゲート線１３Ｇ、及びＧＬ（ｎ＋１）のゲート線１３Ｇの電位はＬｏｗレベル（ＶＳＳ）に遷移する。なお、クロック信号ＣＫａ、ＣＫｂ、ＣＫｃ、ＣＫｄのＨｉｇｈレベルは電源電圧ＶＤＤに対応し、Ｌｏｗレベルは電源電圧ＶＳＳに対応する。

　表示制御回路４１からスタートパルス信号が出力され、クロック信号（ＣＫａ，ＣＫｂ）、クロック信号（ＣＫｃ，ＣＫｄ）が出力されることにより、ＧＬ（１）のゲート線１３Ｇを走査するゲートドライバ１１から順次駆動する。

　図１０の時刻ｔ０において、図８Ａに示すゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ｂのドレイン端子に、ＧＬ（ｎ－２）のゲート線１３Ｇの電位を示すセット信号Ｓ（ＧＬ（ｎ－２））が入力される。このとき入力されるセット信号Ｓ（ＧＬ（ｎ－２））の電位は、プリチャージ電圧の電位である。時刻ｔ０において、ＴＦＴ－Ｂのゲート端子に入力されるクロック信号（ＣＫｂ）はＬｏｗレベルであり、ＴＦＴ－Ｂはオフ状態である。そのため、ＴＦＴ－Ｂにセット信号Ｓ（ＧＬ（ｎ－２））が入力されず、ｎｅｔＡ（ｎ）の電位はＬｏｗレベル（ＶＳＳ）に維持される。

　一方、時刻ｔ０において、クロック信号（ＣＫｄ）はＨｉｇｈレベルであり、クロック信号（ＣＫｃ）はＬｏｗレベルである。図８Ｂに示すゲートドライバ１１ｙ（ｎ＋１）のＴＦＴ－Ｂはオン状態であり、ＴＦＴ－Ｂのドレイン端子には、ＧＬ（ｎ－１）のゲート線１３Ｇの電位を示すセット信号Ｓ（ＧＬ（ｎ－１））が入力される。このとき、セット信号Ｓ（ＧＬ（ｎ－１））の電位はＬｏｗレベル（ＶＳＳ）であり、ゲートドライバ１１ｙ（ｎ＋１）のｎｅｔＡ（ｎ＋１）の電位はＬｏｗレベル（ＶＳＳ）に維持される。また、このとき、ＴＦＴ－Ｆ、Ｈはオン状態となるため、ｎｅｔＢ（ｎ＋１）とＧＬ（ｎ＋１）の電位はＬｏｗレベル（ＶＳＳ）に維持される。

　時刻ｔ１になると、クロック信号（ＣＫｃ）がＨｉｇｈレベル、クロック信号（ＣＫｄ）がＬｏｗレベルに変化し、セット信号Ｓ（ＧＬ（ｎ－１））はＧＬ（ｎ－１）のゲート線１３Ｇのプリチャージ電圧まで立ち上がる。ゲートドライバ１１ｙ（ｎ＋１）のＴＦＴ－Ｂはオフ状態になるため、セット信号Ｓ（ＧＬ（ｎ－１））は入力されず、ｎｅｔＡ（ｎ＋１）の電位はＬｏｗレベルに維持される。

　時刻ｔ２になると、クロック信号（ＣＫａ）がＬｏｗレベル、クロック信号（ＣＫｂ）がＨｉｇｈレベルに変化し、セット信号Ｓ（ＧＬ（ｎ－２））は、ＧＬ（ｎ－２）のゲート線１３Ｇの選択状態の電位（ＶＤＤ）まで立ち上がる。これにより、ゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ｂ、Ｆ、Ｈがオン状態となり、ＴＦＴ－Ｂのドレイン端子にセット信号Ｓ（ＧＬ（ｎ－２））が入力される。その結果、ｎｅｔＡ（ｎ）の電位が、「ＶＤＤ－Ｖｔｈ」までプリチャージされる。なお、Ｖｔｈは、ＴＦＴ－Ｂ等の閾値電圧である。

　そして時刻ｔ３なると、クロック信号（ＣＫｃ）がＬｏｗレベル、クロック信号（ＣＫｄ）がＨｉｇｈレベルに変化し、セット信号Ｓ（ＧＬ（ｎ－１））は、ＧＬ（ｎ－１）のゲート線１３Ｇの選択状態の電位（ＶＤＤ）まで立ち上がる。これにより、ゲートドライバ１１ｙ（ｎ＋１）のＴＦＴ－Ｂ、Ｆ、Ｈがオン状態となり、ＴＦＴ－Ｂのドレイン端子にセット信号Ｓ（ＧＬ（ｎ－１））が入力される。その結果、ｎｅｔＡ（ｎ＋１）の電位は、「ＶＤＤ－Ｖｔｈ」までプリチャージされる。

　時刻ｔ４になると、クロック信号（ＣＫａ）がＨｉｇｈレベル、クロック信号（ＣＫｂ）がＬｏｗレベルに変化する。これにより、ゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ｂ、ＴＦＴ－Ｆ、ＴＦＴ－Ｈがオフ状態となる。ゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ｃは、ｎｅｔＡ（ｎ）のプリチャージによってオン状態になっているため、ＴＦＴ－Ｃのドレイン端子に、Ｈｉｇｈレベルのクロック信号（ＣＫａ）が入力される。これにより、ｎｅｔＢ（ｎ）の電位が上昇し、キャパシタＣｂｓｔを介してｎｅｔＡ（ｎ）の電位が突き上げられ、ｎｅｔＡ（ｎ）はＶＤＤよりも大きい電位まで充電される。そして、ゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ｄのゲート端子にＶＤＤよりも十分大きい電位が入力され、ＴＦＴ－Ｄのドレイン端子に電源電圧ＶＤＤが印加される。これにより、ＧＬ（ｎ）のゲート線１３ＧはＨｉｇｈレベル（ＶＤＤ）に充電される。

　そして時刻ｔ５になると、クロック信号（ＣＫｃ）がＨｉｇｈレベル、クロック信号（ＣＫｄ）がＬｏｗレベルに変化する。これにより、ゲートドライバ１１ｙ（ｎ＋１）のＴＦＴ－Ｂ、Ｆ、Ｈがオフ状態になる。ゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ｃは、ｎｅｔＡ（ｎ＋１）のプリチャージによってオン状態になっているため、ＴＦＴ－Ｃのドレイン端子に、Ｈｉｇｈレベルのクロック信号（ＣＫｃ）が入力される。これにより、ｎｅｔＢ（ｎ＋１）の電位が上昇し、キャパシタＣｂｓｔを介してｎｅｔＡ（ｎ＋１）の電位が突き上げられ、ｎｅｔＡ（ｎ＋１）はＶＤＤよりも大きい電位まで充電される。そして、ゲートドライバ１１ｙ（ｎ＋１）のＴＦＴ－Ｄのゲート端子にＶＤＤよりも十分大きい電位が入力され、ＴＦＴ－Ｄのドレイン端子に電源電圧ＶＤＤが印加される。これにより、ＧＬ（ｎ＋１）のゲート線１３ＧはＨｉｇｈレベル（ＶＤＤ）に充電される。

　時刻ｔ６になると、クロック信号（ＣＫａ）がＬｏｗレベル、クロック信号（ＣＫｂ）がＨｉｇｈレベルに変化する。ゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ｂはオン状態となるため、ＴＦＴ－Ｂのドレイン端子からセット信号Ｓ（ＧＬ（ｎ－２））が入力される。セット信号Ｓ（ＧＬ（ｎ－２））の電位はＬｏｗレベル（ＶＳＳ）である。これにより、ｎｅｔＡ（ｎ）の電位はＶＳＳに下がり、ＴＦＴ－Ｃ及びＴＦＴ－Ｄはオフ状態となる。また、ＴＦＴ－Ｆはオン状態であり、ｎｅｔＢ（ｎ）の電位はＶＳＳに下がる。

　時刻ｔ６において、ゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ｇのゲート端子には、ＧＬ（ｎ＋２）のゲート線１３Ｇを走査するゲートドライバ１１ｘ（ｎ＋２）のｎｅｔＢ（ｎ＋２）の電位を示すＲ（ｎ＋２）信号が入力される。時刻ｔ６において、Ｒ（ｎ＋２）信号は、ＧＬ（ｎ＋２）のゲート線１３Ｇの選択状態の電位（ＶＤＤ）まで立ち上がり、ＴＦＴ－Ｇはオン状態となる。さらに、ＴＦＴ－Ｈのゲート端子にはＨｉｇｈレベル（ＶＤＤ）のクロック信号（ＣＫｂ）が入力されるため、ＴＦＴ－Ｈもオン状態となる。これにより、ＧＬ（ｎ）のゲート線１３ＧはＬｏｗレベル（ＶＳＳ）に充電される。

　時刻ｔ７になると、クロック信号（ＣＫｃ）がＬｏｗレベル、クロック信号（ＣＫｄ）がＨｉｇｈレベルに変化する。ゲートドライバ１１ｙ（ｎ＋１）のＴＦＴ－Ｂはオン状態となり、ＴＦＴ－Ｂのドレイン端子からセット信号Ｓ（ＧＬ（ｎ－１））が入力される。セット信号Ｓ（ＧＬ（ｎ－１））の電位はＬｏｗレベル（ＶＳＳ）である。これにより、ｎｅｔＡ（ｎ＋１）の電位はＶＳＳに下がり、ＴＦＴ－Ｃ、Ｄはオフ状態となる。また、ＴＦＴ－Ｆはオン状態であり、ｎｅｔＢ（ｎ＋１）の電位はＶＳＳに下がる。

　時刻ｔ７において、ゲートドライバ１１ｙ（ｎ＋１）のＴＦＴ－Ｇのゲート端子には、ＧＬ（ｎ＋３）のゲート線１３Ｇを走査するゲートドライバ１１ｙ（ｎ＋３）のｎｅｔＢ（ｎ＋３）の電位を示すＲ（ｎ＋３）信号が入力される。時刻ｔ７において、Ｒ（ｎ＋３）信号は、ＧＬ（ｎ＋３）のゲート線１３Ｇの選択状態の電位（ＶＤＤ）まで立ち上がり、ＴＦＴ－Ｇはオン状態となる。さらに、ＴＦＴ－Ｈのゲート端子にはＨｉｇｈレベル（ＶＤＤ）のクロック信号（ＣＫｄ）が入力されるため、ＴＦＴ－Ｈもオン状態となる。これにより、ＧＬ（ｎ＋１）のゲート線１３ＧはＬｏｗレベル（ＶＳＳ）に充電される。

　時刻ｔ８になると、クロック信号（ＣＫａ）がＨｉｇｈレベル、クロック信号（ＣＫｂ）がＬｏｗレベルに変化し、Ｒ（ｎ＋２）信号がＬｏｗレベル（ＶＳＳ）になる。これにより、ゲートドライバ１１ｘ（ｎ）のＴＦＴ－Ｂ、Ｆ、Ｈがオフ状態となり、ＴＦＴ－Ｃ、Ｄがオフ状態となるため、ｎｅｔＡ（ｎ）、ｎｅｔＢ（ｎ）の電位はＬｏｗレベル（ＶＳＳ）に維持される。また、ＴＦＴ－Ｇ、Ｈもオフ状態となり、ＧＬ（ｎ）のゲート線１３Ｇの電位はＬｏｗレベル（ＶＳＳ）に維持される。

　時刻ｔ９になると、クロック信号（ＣＫｃ）がＨｉｇｈレベル、クロック信号（ＣＫｄ）がＬｏｗレベルに変化し、Ｒ（ｎ＋３）信号がＬｏｗレベル（ＶＳＳ）になる。これにより、ゲートドライバ１１ｙ（ｎ＋１）のＴＦＴ－Ｂ、Ｆ、Ｈがオフ状態となり、ＴＦＴ－Ｃ、Ｄがオフ状態となるため、ｎｅｔＡ（ｎ＋１）、ｎｅｔＢ（ｎ＋１）の電位はＬｏｗレベル（ＶＳＳ）に維持される。また、ＴＦＴ－Ｇ、Ｈもオフ状態となり、ＧＬ（ｎ＋１）のゲート線１３Ｇの電位はＬｏｗレベル（ＶＳＳ）に維持される。

　上述した第２実施形態では、４つのクロック信号（ＣＫａ，Ｃｋｂ，ＣＫｃ，ＣＫｄ）を用いて２つのゲートドライバ１１ｘ，１１ｙを別々に駆動し、ゲートドライバ１１ｘ，１１ｙによって奇数行と偶数行のゲート線１３Ｇを個別に走査する例を説明した。クロック信号（ＣＫａ，Ｃｋｂ，ＣＫｃ，ＣＫｄ）の周波数は、第１実施形態のクロック信号（ＣＫＡ，ＣＫＢ）の１／２の周波数であるため、第１実施形態と比べてクロック信号の周波数を低減し、ゲート線１３Ｇの充電時間を２倍確保することができる。その結果、ゲートドライバ１１ｘ，１１ｙの動作マージンを向上させることができる。

＜第３実施形態＞
　上述した第１実施形態では、図５に示すように、ＧＬ（ｎ）のゲート線１３Ｇを走査するゲートドライバ１１（ｎ）における内部ノードｎｅｔＢ（ｎ）の電位が前段ゲートドライバ１１（ｎ－１）のＴＦＴ－Ｇ（ｎ－１）に出力されることにより、前段のゲート線１３ＧをＬｏｗレベルに充電する例を説明した。第１実施形態の場合、ｎｅｔＢ（ｎ）の配線をＴＦＴ－Ｇ（ｎ－１）まで引き回さなければならないため、ｎｅｔＢ（ｎ）の配線の寄生容量が大きくなる。ｎｅｔＢ（ｎ）の電位はＴＦＴ－Ｃによって変化する。ｎｅｔＢ（ｎ）の寄生容量が大きくなるほど、ＴＦＴ－Ｃのサイズも大きくして駆動能力を上げる必要があるが、これによってＴＦＴ－Ｃのクロック配線の負荷が増大して消費電力が増加してしまう。本実施形態では、第１実施形態よりもｎｅｔＢの寄生容量を低減するゲートドライバの構成について説明する。

　図１１は、本実施形態におけるゲートドライバ１１の等価回路を示す図である。図１１に示すゲートドライバ１１は、ＧＬ（ｎ）のゲート線１３Ｇを走査する。図１１に示すように、ゲートドライバ１１は、ゲート線１３ＧをＨｉｇｈレベルの電位に充電するＨｉｇｈ充電用ドライバ１１１ａと、ゲート線１３ＧをＬｏｗレベルの電位に充電するＬｏｗ充電用ドライバ１１１ｂとを有する。Ｈｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂは、ＧＬ（ｎ）のゲート線１３Ｇに各々接続されている。

　Ｈｉｇｈ充電用ドライバ１１１ａは、薄膜スイッチング素子からなるＴＦＴ－Ａ１～Ｆ１、Ｈ１，Ｉ１と、キャパシタＣｂｓｔ１とを有する。ＴＦＴ－Ａ１～Ｆ１、Ｈ１、Ｉ１とキャパシタＣｂｓｔ１は、図４に示したゲートドライバ１１と区別するため、図４に示すＴＦＴ－Ａ～Ｆ、Ｈ、Ｉ及びキャパシタＣｂｓｔの名称に”１”を付したものであり、ＴＦＴ－Ａ～Ｆ、Ｈ、ＩとキャパシタＣｂｓｔに各々対応する。

　図１１に示されるｎｅｔＡ１の配線は、図４に示されるｎｅｔＡの配線と同様であるが、図１１に示されるｎｅｔＢ１の配線は、図４に示されるｎｅｔＢの配線とは異なる。図１１に示すように、ｎｅｔＢ１は、ＴＦＴ－Ｃ１のソース端子と、ＴＦＴ－Ｅ１及びＦ１のドレイン端子と、ｎｅｔＡとは反対側のキャパシタＣｂｓｔ１の電極とを接続する。つまり、ｎｅｔＢ１は前段（ＧＬ（ｎ－１））ゲートドライバ１１には接続されていない点で図４のｎｅｔＢとは異なる。Ｈｉｇｈ充電用ドライバ１１１ａにおいて、内部ノードｎｅｔＡ１は、ＧＬ（ｎ－１）のゲート線１３Ｇの電位とクロック信号（ＣＫＡ，ＣＫＢ）に応じて電位が変化する。Ｈｉｇｈ充電用ドライバ１１１ａは、ｎｅｔＡ１の電位に応じて、ＧＬ（ｎ）のゲート線１３ＧをＴＦＴ－Ｄ１を介してＨｉｇｈレベル電位（ＶＤＤ）に充電する。

　一方、Ｌｏｗ充電用ドライバ１１１ｂは、薄膜スイッチング素子からなるＴＦＴ－Ａ２～Ｃ２、ＴＦＴ－Ｅ２～Ｇ２と、キャパシタＣｂｓｔ２とを有する。ＴＦＴ－Ａ２、Ｃ２、Ｅ２、Ｆ２及びキャパシタＣｂｓｔ２の各々は、Ｈｉｇｈ充電用ドライバ１１１ａのＴＦＴ－Ａ１、Ｃ１、Ｅ１、Ｆ２及びキャパシタＣｂｓｔ１の各名称に付記された”１”に替えて”２”を付したものであり、ＴＦＴ－Ａ１、Ｃ１、Ｅ１、Ｆ２及びキャパシタＣｂｓｔ１と同様の接続関係を有する。

　Ｌｏｗ充電用ドライバ１１１ｂにおいて、ＴＦＴ－Ｂ２のドレイン端子はＧＬ（ｎ）のゲート線１３Ｇに接続され、ｎｅｔＢ２はＴＦＴ－Ｇ２のゲート端子に接続されている。ＴＦＴ－Ｇ２は、ドレイン端子がＧＬ（ｎ）のゲート線１３に接続され、ソース端子には、電源電圧ＶＳＳが供給される。ＴＦＴ－Ｇ２のゲート端子は、ｎｅｔＢ２の電位が供給される。ＴＦＴ－Ｇ２は、ｎｅｔＢ２の電位に応じてオンオフ状態が切り替わる。ｎｅｔＢ２は、ＧＬ（ｎ）のゲート線１３Ｇの電位とクロック信号（ＣＫＡ，ＣＫＢ）に応じて電位が変化する。Ｌｏｗ充電用ドライバ１１１ｂは、ｎｅｔＢ２の電位に応じて、ＴＦＴ－Ｇ２を介してＧＬ（ｎ）のゲート線１３ＧをＬｏｗレベルに充電する。

　次に、本実施形態におけるゲートドライバ１１の表示領域内の配置例について説明する。図１２Ａ、１２Ｂは、図１１に示されるＨｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂの表示領域における配置例を示す模式図である。なお、図１２Ａ、１２Ｂにおいて、第１実施形態と同様の構成には第１実施形態と同様の符号を付している。また、便宜上、図１２Ａ、１２Ｂにおいて、Ｈｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂを構成するスイッチング素子を表す”ＴＦＴ－”の表記は省略している。また、Ｈｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂを図１２Ａ、１２Ｂに分けて記載しているが、図１２Ａ及び図１２Ｂは同一行において連続している。以下、ＧＬ（ｎ）のゲート線１３Ｇを走査するＨｉｇｈ充電用ドライバ１１１ａ（ｎ）とＬｏｗ充電用ドライバ１１１ｂ（ｎ）を例に説明する。

　Ｈｉｇｈ充電用ドライバ１１１ａ（ｎ）は、図１２ＡにおいてＧＬ（ｎ）とＧＬ（ｎ－１）のゲート線１３Ｇの間に形成されている。Ｌｏｗ充電用ドライバ１１１ｂは、図１２Ｂにおいて、ＧＬ（ｎ）とＧＬ（ｎ－１）のゲート線１３Ｇの間に形成されている。

　図１２Ａに示すように、Ｈｉｇｈ充電用ドライバ１１１ａ（ｎ）のＴＦＴ－Ａ１～Ｆ１、Ｈ１，Ｉ１と、キャパシタＣｂｓｔ１は、各画素に分散されて配置されている。ＴＦＴ－Ｄ１のソース端子とＴＦＴ－Ｉ１及びＨ１のドレイン端子は、ＧＬ（ｎ）のゲート線１３Ｇに接続されている。ＴＦＴ－Ｄ１のドレイン端子は、電源電圧ＶＤＤを供給する配線１５Ｌに接続されている。ｎｅｔＢ１の配線は、ＴＦＴ－Ｃ１のソース端子と、ＴＦＴ－Ｅ１及びＦ１のドレイン端子と、キャパシタＣｂｓｔ１のｎｅｔＡ１と接続されていない電極とを接続し、複数の画素にわたって形成されている。

　図１２Ｂに示すように、Ｌｏｗ充電用ドライバ１１１ｂ（ｎ）のＴＦＴ－Ａ２～Ｃ２、Ｅ２～Ｇ２と、キャパシタＣｂｓｔ２は、各画素に分散されて配置されている。ＴＦＴ－Ｂ２とＴＦＴ－Ｇ２のドレイン端子はＧＬ（ｎ）のゲート線１３Ｇに接続されている。また、ＴＦＴ－Ｇ２のソース端子は、電源電圧ＶＳＳが供給される配線１５Ｌに接続されている。ｎｅｔＡ２の配線は、ＴＦＴ－Ａ２のドレイン端子と、ＴＦＴ－Ｂ２のソース端子と、ＴＦＴ－Ｃ２のゲート端子と、キャパシタＣｂｓｔ２のｎｅｔＢ２と接続されていない電極とを接続し、複数の画素にわたって形成されている。ｎｅｔＢ２の配線は、ＴＦＴ－Ｅ２及びＦ２のドレイン端子と、ＴＦＴ－Ｃ２のソース端子と、ＴＦＴ－Ｇ２のゲート端子と、キャパシタＣｂｓｔ２のｎｅｔＡ２と接続されていない電極とを接続し、複数の画素にわたって形成されている。

　次に、本実施形態におけるＨｉｇｈ充電用ドライバ１１１ａ及びＬｏｗ充電用ドライバ１１１ｂの動作について説明する。図１３は、Ｈｉｇｈ充電用ドライバ１１１ａ及びＬｏｗ充電用ドライバ１１１ｂの駆動タイミングを示すタイミングチャートである。表示制御回路４からスタートパルス信号が出力され、クロック信号（ＣＫＡ，ＣＫＢ）が出力されることにより、ＧＬ（１）のゲート線１３Ｇを走査するゲートドライバ１１から順次駆動する。以下、ＧＬ（ｎ）（２≦ｎ≦Ｎ－１）のゲート線１３Ｇを走査する一のゲートドライバ１１（Ｈｉｇｈ充電用ドライバ１１１ａ及びＬｏｗ充電用ドライバ１１１ｂ）の動作例を説明する。

　図１３の時刻ｔ０において、クロック信号（ＣＫＡ）はＨｉｇｈレベル、クロック信号（ＣＫＢ）はＬｏｗレベルに変化する。また、セット信号Ｓ（ＧＬ（ｎ－１））は、ＧＬ（ｎ－１）のゲート線１３Ｇのプリチャージ電圧まで立ち上がる。このとき、Ｈｉｇｈ充電用ドライバ１１１ａのＴＦＴ－Ｂ１はオフ状態であり、ＴＦＴ－Ｂ１にセット信号Ｓ（ＧＬ（ｎ－１））は入力されず、ｎｅｔＡ１の電位はＬｏｗレベル（ＶＳＳ）に維持される。また、ＴＦＴ－Ｃ１とＴＦＴ－Ｄ１のゲート端子にはｎｅｔＡ１の電位が入力され、ＴＦＴ－Ｃ、Ｄはオフ状態となる。クロック信号（ＣＫＢ）がゲート端子に入力されるＴＦＴ－Ｆ１、Ｈ１もオフ状態であるため、ｎｅｔＢとＧＬ（ｎ）のゲート線１３Ｇの電位は、Ｌｏｗレベルに維持される。

　次に、時刻ｔ１において、クロック信号（ＣＫＢ）はＨｉｇｈレベル、クロック信号（ＣＫＡ）はＬｏｗレベルに変化する。また、このとき、セット信号Ｓ（ＧＬ（ｎ－１））は、ＧＬ（ｎ－１）のゲート線１３Ｇの選択状態の電位（ＶＤＤ）まで上昇する。ＴＦＴ－Ｂ１はオン状態となり、セット信号Ｓ（ＧＬ（ｎ－１））がＴＦＴ－Ｂ１のドレイン端子に入力される。これにより、ｎｅｔＡ１の電位が、「ＶＤＤ－Ｖｔｈ」までプリチャージされる。なお、Ｖｔｈは、ＴＦＴ－Ｂ１等の閾値電圧である。

　ｎｅｔＡ１の充電（ＶＤＤ－Ｖｔｈ）により、ＴＦＴ－Ｄ１がオン状態となり、ＴＦＴ－Ｄ１のドレイン端子に電源電圧ＶＤＤが印加される。その結果、ＧＬ（ｎ）のゲート線１３Ｇの電位は、「ＶＤＤ－Ｖｔｈ×２」までプリチャージされる。このとき、ＴＦＴ－Ｈ１はオン状態になっている。ＴＦＴ－Ｈ１のソース端子は電源電圧ＶＳＳに接地されているため、ＧＬ（ｎ）のゲート線１３Ｇの電位は不安定な状態となる。また、このとき、ＴＦＴ－Ｃ１とＴＦＴ－Ｆ１もオン状態になっているが、ＴＦＴ－Ｃ１のドレイン端子にはＬｏｗレベル（ＶＳＳ）のクロック信号（ＣＫＡ）が入力され、ｎｅｔＢ１の電位はＬｏｗレベルに維持される。

　また、このとき、ＴＦＴ－Ｂ２及びＦ２はオフ状態となる。ＴＦＴ－Ｂ２のドレイン端子には、Ｌｏｗレベル（ＶＳＳ）のＧＬ（ｎ）のゲート線１３Ｇの電位が入力されるため、ｎｅｔＡ２の電位はＬｏｗレベル（ＶＳＳ）が維持される。ＴＦＴ－Ｆ２がオフ状態であるため、ｎｅｔＢ２の電位もＬｏｗレベル（ＶＳＳ）に維持される。

　続いて時刻ｔ２において、クロック信号（ＣＫＢ）がＬｏｗレベル、クロック信号（ＣＫＡ）がＨｉｇｈレベルに変化し、セット信号Ｓ（ＧＬ（ｎ－１））はＬｏｗレベル（ＶＳＳ）になる。そして、ＴＦＴ－Ｂ１、Ｆ１、Ｈ１がオフ状態となる。ＴＦＴ－Ｃ１はオン状態であり、ＴＦＴ－Ｃ１のドレイン端子にＨｉｇｈレベルのクロック信号（ＣＫＡ）が入力される。これにより、ｎｅｔＢ１の電位が上昇し、キャパシタＣｂｓｔ１を介してｎｅｔＡ１の電位が突き上げられ、ｎｅｔＡ１はＶＤＤよりも大きい電位まで充電される。そして、ＴＦＴ－Ｄ１のゲート端子にＶＤＤよりも十分大きい電位が入力され、ＴＦＴ－Ｄ１がオン状態となる。その結果、ＴＦＴ－Ｄ１のドレイン端子に電源電圧ＶＤＤが印加され、ＧＬ（ｎ）のゲート線１３ＧはＨｉｇｈレベル（ＶＤＤ）に充電される。

　このとき、Ｌｏｗ充電用ドライバ１１１ｂのＴＦＴ－Ｂ２はオン状態であり、ｎｅｔＢ１の電位がＴＦＴ－Ｂ２のドレイン端子に入力され、ｎｅｔＡ２が「ＶＤＤ－Ｖｔｈ」までプリチャージされる。ＴＦＴ－Ｃ２はオン状態となり、ＴＦＴ－Ｃ２のドレイン端子にはＬｏｗレベル（ＶＳＳ）のクロック信号（ＣＫＢ）が入力される。ＴＦＴ－Ｆ２はクロック信号（ＣＫＡ）によってオン状態となり、ｎｅｔＢ２はＬｏｗレベルに維持される。

　次に時刻ｔ３において、クロック信号（ＣＫＢ）はＨｉｇｈレベル（ＶＤＤ）、クロック信号（ＣＫＡ）はＬｏｗレベル（ＶＳＳ）に変化する。Ｈｉｇｈ充電用ドライバ１１１ａのＴＦＴ－Ｂ１は、オン状態となり、セット信号Ｓ（ＧＬ（ｎ－１））がＴＦＴ－Ｂのドレイン端子に入力され、ｎｅｔＡ１の電位はＬｏｗレベル（ＶＳＳ）になる。また、ＴＦＴ－Ｆ１もオン状態となり、ｎｅｔＢ１の電位もＬｏｗレベル（ＶＳＳ）になる。また、ｎｅｔＡ１の電位がＬｏｗレベルに下がり、ＴＦＴ－Ｄ１はオフ状態となり、ＴＦＴ－Ｈ１はオン状態となる。

　また、このとき、Ｌｏｗ充電用ドライバ１１１ｂのＴＦＴ－Ｂ２及びＦ２はオフ状態となり、ＴＦＴ－Ｃ２はｎｅｔＡ２のプリチャージ電圧によってオン状態となっている。ＴＦＴ－Ｃ２のドレイン端子にＨｉｇｈレベル（ＶＤＤ）のクロック信号（ＣＫＢ）が入力されるため、ｎｅｔＢ２の電位が上昇し、キャパシタＣｂｓｔ２を介してｎｅｔＡ２の電位が突き上げられ、ｎｅｔＡ２はＶＤＤよりも大きい電位まで充電される。そして、ＴＦＴ－Ｃ２のゲート端子にＶＤＤよりも十分大きい電位が入力され、ＴＦＴ－Ｇ２のゲート端子に電圧ＶＤＤが印加され、ＴＦＴ－Ｇ２がオン状態となることによりＧＬ（ｎ）のゲート線１３ＧはＬｏｗレベル（ＶＳＳ）に充電される。

　上述した第３実施形態では、ゲートドライバ１１は、Ｈｉｇｈ充電用ドライバ１１１ａにおけるｎｅｔＢ１の電位を隣接する一方のゲート線１３Ｇを走査するゲートドライバ１１に出力する配線が不要であるため、ｎｅｔＢ１の寄生容量は第１実施形態と比べて低減される。そのため、ＴＦＴ－Ｃ１のサイズを増大させることなく、ＴＦＴ－Ｃ１のクロック配線の負荷容量による消費電力の増大を防止することができる。

＜第４実施形態＞
　上述した第３実施形態では、ゲートドライバ１１の内部ノード（ｎｅｔＡ１、Ａ２、Ｂ１、Ｂ２）の電位変化に応じてゲート線１３ＧがＨｉｇｈレベル又はＬｏｗレベルに充電される。内部ノードの電位変化が生じるタイミングは、ゲートドライバ１１における回路の接続の仕方によって決定されるため、ゲートドライバ１１の回路を構成した後にゲート線１３Ｇの選択期間を変更することは困難である。

　本実施形態では、第３実施形態と同様、ゲートドライバ１１をＨｉｇｈ充電用ドライバ１１１ａ及びＬｏｗ充電用ドライバ１１１ｂによって構成するが、Ｈｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂのスタートパルス信号を独立して入力し、ゲート線１３Ｇの選択期間を任意に設定できるように構成する。以下、第３実施形態と異なる部分について説明する。

　図１４は、本実施形態におけるゲートドライバ１１の等価回路を示す図である。上述したように、本実施形態におけるゲートドライバ１１は、Ｈｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂとを有する。本実施形態では、以下の点で第３実施形態のゲートドライバ１１（図１１参照）とは異なる。図１４に示すように、Ｈｉｇｈ充電用ドライバ１１１ａにおいて、ＧＬ（ｎ）のゲート線１３ＧにＴＦＴ－Ｈ１が形成されていない。また、Ｌｏｗ充電用ドライバ１１１ｂのＴＦＴ－Ｂ２のドレイン端子には、前段（ＧＬ（ｎ－１））ゲートドライバ１１のＬｏｗ充電用ドライバ１１１ｂからのセット信号Ｓ２（Ｒ（ｎ－１））が入力され、ｎｅｔＢ２の電位を示すＲ（ｎ）信号が後段（ＧＬ（ｎ＋１））のＬｏｗ充電用ドライバ１１１ｂに出力される。

　ここで、本実施形態におけるＨｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂの表示領域内の配置例について説明する。図１５Ａ及び図１５Ｂは、本実施形態におけるＨｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂの表示領域内の配置例を示す模式図である。図１５Ａ及び図１５Ｂにおいて、第３実施形態と同様の構成には第３実施形態と同様の符号を付している。また、Ｈｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂを図１５Ａ、１５Ｂに分けて記載しているが、図１５Ａ及び図１５Ｂは同一行において連続している。以下、ＧＬ（ｎ）のゲート線１３Ｇを走査するＨｉｇｈ充電用ドライバ１１１ａ（ｎ）とＬｏｗ充電用ドライバ１１１ｂ（ｎ）を例に説明する。

　図１５Ａに示すＨｉｇｈ充電用ドライバ１１１ａの配置は、図１２Ａに示したＨｉｇｈ充電用ドライバ１１１ａと同様であるため説明を省略する。図１５Ｂに示すように、Ｌｏｗ充電用ドライバ１１１ｂのＴＦＴ－Ｂ２のドレイン端子は、前段（ＧＬ（ｎ－１））のゲート線１３Ｇを走査するゲートドライバ１１のｎｅｔＢ２（ｎ－１）に接続されている。また、Ｌｏｗ充電用ドライバ１１１ｂにおけるｎｅｔＢ２（ｎ）は、後段（ＧＬ（ｎ＋１））のゲート線１３Ｇを走査するゲートドライバ１１のＴＦＴ－Ｂ２（ｎ＋１）のドレイン端子と接続されている。

　なお、ＧＬ（１）のゲート線１３を走査するゲートドライバ１１のＬｏｗ充電用ドライバ１１１ｂのＴＦＴ－Ｂ２と、Ｈｉｇｈ充電用ドライバ１１１ａの各ドレイン端子には、セット信号Ｓ１、Ｓ２として、表示制御回路４から第１スタートパルス信号と第２スタートパルス信号とが異なるタイミングで入力される。

　本実施形態におけるＨｉｇｈ充電用ドライバ１１ａとＬｏｗ充電用ドライバ１１ｂの駆動タイミングを示すタイミングチャートを図１６に示す。図１６における時刻ｔ０からｔ２までの動作は第３実施形態と同様である。図１６に示す例では、第１スタートパルス信号の入力タイミングから４水平走査期間の経過後に第２スタートパルス信号が入力される。そのため、時刻ｔ４のタイミングで、Ｌｏｗ充電用ドライバ１１ｂのＴＦＴ－Ｂ２のドレイン端子に、Ｈｉｇｈレベルのセット信号Ｓ２（Ｒ（ｎ－１））が入力されている。よって、Ｌｏｗ充電用ドライバ１１１ｂは、ゲート線１３ＧがＨｉｇｈレベルに充電される時刻ｔ２から時刻ｔ４まで駆動しない。

　時刻ｔ２において、クロック信号（ＣＫＢ）がＬｏｗレベル、クロック信号（ＣＫＡ）がＨｉｇｈレベルに変化し、セット信号Ｓ（ＧＬ（ｎ－１））は、プリチャージ電圧（「ＶＤＤ－Ｖｔｈ」）まで下がる。このとき、ＴＦＴ－Ｂ１、Ｆ１はオフ状態である。ＴＦＴ－Ｃ１は、ｎｅｔＡ１のプリチャージによってオン状態であり、ＴＦＴ－Ｃ１のドレイン端子にＨｉｇｈレベルのクロック信号（ＣＫＡ）が入力される。これにより、ｎｅｔＢ１の電位が上昇し、キャパシタＣｂｓｔ１を介してｎｅｔＡ１の電位が突き上げられ、ｎｅｔＡ１はＶＤＤよりも大きい電位まで充電される。ＴＦＴ－Ｄ１のドレイン端子には、電源電圧ＶＤＤが印加され、ＧＬ（ｎ）のゲート線１３ＧはＨｉｇｈレベル（ＶＤＤ）に充電される。

　続いて時刻ｔ３になると、クロック信号（ＣＫＢ）がＨｉｇｈレベル、クロック信号（ＣＫＡ）がＬｏｗレベルに変化する。このとき、セット信号Ｓ（ＧＬ（ｎ－１））は、Ｈｉｇｈレベルを維持している。ＴＦＴ－Ｂ１、Ｆ１がオン状態となり、ＴＦＴ－Ｂ１を介してセット信号Ｓ１（ＧＬ（ｎ－１））が入力される。これにより、ｎｅｔＡ１は、再び、プリチャージ電圧に充電され、ｎｅｔＢ１は、Ｌｏｗレベルの電位まで下がる。

　また、ＴＦＴ－Ｄ１のゲート端子には、プリチャージされたｎｅｔＡ１の電位（「ＶＤＤ－Ｖｔｈ」）が入力され、ドレイン端子に電源電圧ＶＤＤが印加される。これにより、ＧＬ（ｎ）のゲート線１３Ｇの電位は、時刻ｔ１と同様、「ＶＤＤ－２Ｖｔｈ」まで下がる。

　そして、時刻ｔ４になると、クロック信号（ＣＫＢ）がＬｏｗレベル、クロック信号（ＣＫＡ）がＨｉｇｈレベルに変化し、セット信号Ｓ（ＧＬ（ｎ－１））は、Ｌｏｗレベルまで下がる。ＴＦＴ－Ｂ１、Ｆ１はオフ状態となり、ＴＦＴ－Ｃ１はオン状態である。ＴＦＴ－Ｃ１のドレイン端子にはＨｉｇｈレベルのクロック信号（ＣＫＡ）が入力される。これにより、時刻ｔ２と同様、ｎｅｔＢ１の電位が上昇し、キャパシタＣｂｓｔ１を介してｎｅｔＡ１の電位が突き上げられ、ｎｅｔＡ１はＶＤＤよりも大きい電位まで充電される。ＴＦＴ－Ｄ１のドレイン端子に電源電圧ＶＤＤが印加され、ＧＬ（ｎ）のゲート線１３ＧはＨｉｇｈレベル（ＶＤＤ）に充電される。

　またこのとき、Ｌｏｗ充電用ドライバ１１１ｂのＴＦＴ－Ｂ２はオン状態となり、ドレイン端子にＨｉｇｈレベルのセット信号Ｓ２（Ｒ（ｎ－１））が入力される。これにより、ｎｅｔＡ２はプリチャージされ、プリチャージ電圧「ＶＤＤ－Ｖｔｈ」まで充電される。ＴＦＴ－Ｃ２はｎｅｔＡ２のプリチャージ電圧によってオン状態となり、Ｌｏｗレベルのクロック信号（ＣＫＢ）がドレイン端子に入力される。また、ＴＦＴ－Ｆ２は、クロック信号（ＣＫＡ）によってオン状態となり、ｎｅｔＢ２は、Ｌｏｗレベル（ＶＳＳ）に維持される。

　続いて、時刻ｔ５になると、クロック信号（ＣＫＢ）がＨｉｇｈレベル、クロック信号（ＣＫＡ）がＬｏｗレベルに変化する。時刻ｔ３の場合と同様、Ｈｉｇｈ充電用ドライバ１１１ａによって、ｎｅｔＡ１はプリチャージ電圧まで充電され、ＧＬ（ｎ）のゲート線１３Ｇの電位は、ＶＳＳまで下がる。他方、Ｌｏｗ充電用ドライバ１１１ｂは、ＴＦＴ－Ｃ２がオン状態であり、ドレイン端子にＨｉｇｈレベルのクロック信号（ＣＫＢ）が入力されることにより、ｎｅｔＢ２の電位が上昇し、キャパシタＣｂｓｔ２を介してｎｅｔＡ２の電位が突き上げられる。ｎｅｔＡ２は、ＶＤＤよりも大きい電位まで充電され、ｎｅｔＢ２の電位は、ＴＦＴ－Ｃ２を介してＶＤＤまで上昇し、ＴＦＴ－Ｇ２のゲート端子にｎｅｔＢ２の電位が入力される。これにより、ＧＬ（ｎ）のゲート線１３ＧはＬｏｗレベル（ＶＳＳ）の電位まで下がる。

　上述した第４実施形態では、Ｈｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂに独立したセット信号Ｓ１、Ｓ２が各々入力される。製造時におけるプロセスのばらつき等によってＴＦＴ特性が低くなっているアクティブマトリクス基板の場合、十分な駆動力が得られない場合がある。上述の第４実施形態では、セット信号Ｓ１とＳ２の入力タイミングを調整することにより、ゲート線１３Ｇの選択期間を長くすることができるので、アクティブマトリクス基板の作成後において、その特性に応じて最適なゲート線１３Ｇの選択期間を設定することができる。

＜第５実施形態＞
　上述した第３実施形態及び第４実施形態では、Ｈｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂのいずれも表示領域内に形成されている例を説明したが、Ｈｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂのいずれか一方を表示領域内に形成し、他方を表示領域の外側の額縁領域に形成するようにしてもよい。

　図１７は、ソース線１５Ｓの図示を省略した本実施形態のアクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａに接続されている各部の概略構成を示す上面図である。図１７に示す例では、アクティブマトリクス基板２０ａにおいて、一の短辺側の額縁領域２２０に、Ｈｉｇｈ充電用ドライバ１１１ａが形成され、表示領域２１０内にＬｏｗ充電用ドライバ１１１ｂが形成されている。

　図１７に示す例において、ＧＬ(１)～ＧＬ（Ｎ）の各ゲート線１３Ｇには、１つのＨｉｇｈ充電用ドライバ１１１ａ（ｎ）（１≦ｎ≦Ｎ）が接続されるとともに、複数のＬｏｗ充電用ドライバ１１１ｂ（ｎ）が接続されている。各Ｈｉｇｈ充電用ドライバ１１１ａは、端子部１２から額縁領域に引き回された配線１５Ｌを介して、表示制御回路４からのスタートパルス信号、クロック信号（ＣＫＡ，ＣＫＢ）、電源電圧信号（ＶＤＤ，ＶＳＳ）を含む制御信号が入力される。ＧＬ（ｎ）のゲート線１３Ｇは、Ｈｉｇｈ充電用ドライバ１１１ａ（ｎ）によってＨｉｇｈレベルに充電され、複数のＬｏｗ充電用ドライバ１１１ｂ（ｎ）によってＬｏｗレベルに充電される。

　上述の第５実施形態では、Ｈｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂのいずれか一方が表示領域内に形成され、他方が表示領域の外側の額縁領域に形成される。そのため、Ｈｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂのいずれもが額縁領域に配置される場合と比べ、額縁領域を小さくすることができる。また、Ｈｉｇｈ充電用ドライバ１１１ａとＬｏｗ充電用ドライバ１１１ｂは、電源電圧（ＶＤＤ，ＶＳＳ）に接続されたスイッチング素子によってゲート線１３ＧをＨｉｇｈレベル又はＬｏｗレベル電位に充電するため、クロック信号によってゲート線１３をＨｉｇｈレベル又はＬｏｗレベル電位に充電する場合と比べ、クロック配線の負荷容量を低減することができ、低消費電力化を図ることができる。

＜変形例１＞
　以上、本発明についての実施形態を説明したが、本発明は上述の実施形態のみに限定されず、以下の各変形例の態様及び各変形例を組み合わせた態様も本発明の範囲に含まれる。
　（１）上述した第１実施形態から第５実施形態では、表示パネル２が液晶パネルの例を説明したが、有機ＥＬ（Electro-Luminescence）等を用いたパネルであってもよい。液晶パネルのアクティブマトリクス基板２０ａに形成されるゲートドライバ１１を有機ＥＬパネルのアクティブマトリクス基板に適用してもよい。

　（２）上述した第２実施形態では、４つのクロック信号（ＣＫａ，Ｃｋｂ，ＣＫｃ，ＣＫｄ）を用いて２つのゲートドライバ１１ｘ，１１ｙを駆動したが、例えば、８つのクロック信号を用いて４つのゲートドライバ１１を駆動してもよい。ここで、８つのクロック信号を用い、４つのゲートドライバ１１でゲート線１３Ｇを駆動する例を説明する。

　図１８は、本変形例におけるアクティブマトリクス基板２０ａの概略構成を示す上面図である。図１８では、上述した図３と同様、アクティブマトリクス基板２０ａ上のソース線１５Ｓの図示を省略し、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示している。図１８に例示するように、アクティブマトリクス基板２０ａにおける各ゲート線１３Ｇには、１つのゲートドライバ１１が接続されている。

　本変形例では、各々異なる４行間隔のゲート線１３Ｇごとに、ゲートドライバ１１α（１１）、ゲートドライバ１１β（１１）、ゲートドライバ１１γ（１１）、ゲートドライバ１１ε（１１）が設けられている。各ゲートドライバは、別個に駆動され、各々に対応する走査対象のゲート線１３Ｇを選択状態又は非選択状態に切り替える。

　図１８の例において、ゲートドライバ１１α（１１）は、（４ｍ－３）（ｍは整数，ｍ≧１）行目のゲート線（ＧＬ（１）（４）…（Ｎ-３））を走査する。ゲートドライバ１１β（１１）は、（４ｍ－２）行目のゲート線（ＧＬ（２）（６）…（Ｎ－２））を走査する。また、ゲートドライバ１１γ（１１）は、（４ｍ－１）行目のゲート線（ＧＬ（３）（７）…（Ｎ－１））を走査する。そして、ゲートドライバ１１ε（１１）は、（４ｍ）行目のゲート線（ＧＬ（４）（８）…（Ｎ））を走査する。

　表示制御回路４２は、図１９に示す、クロック信号（ＣＫａ，ＣＫｂ）と、クロック信号（ＣＫｃ，ＣＫｄ）と、クロック信号（ＣＫｅ，ＣＫｆ）と、クロック信号（ＣＫｇ，ＣＫｈ）とを出力する。図１９に示すように、クロック信号ＣＫａ，ＣＫｂは、互いに４水平走査期間毎に位相が反転する２相のクロック信号である。クロック信号ＣＫｃ，ＣＫｄと、クロック信号ＣＫｅ，ＣＫｆと、クロック信号ＣＫｇ，ＣＫｈの各々も同様に、互いに４水平走査期間毎に位相が反転する２相のクロック信号である。

　つまり、クロック信号（ＣＫａ，ＣＫｂ）、クロック信号（ＣＫｃ，ＣＫｄ）、クロック信号（ＣＫｅ，ＣＫｆ）、クロック信号（ＣＫｇ，ＣＫｈ）は、第２実施形態のクロック信号の１／２の周波数である。また、これらクロック信号の位相は、互いに１／８周期ずつずれている。

　本変形例では、８つのクロック信号（ＣＫａ，ＣＫｂ，ＣＫｃ，ＣＫｄ，ＣＫｅ，ＣＫｆ，ＣＫｇ，ＣＫｈ）によってゲートドライバ１１α，１１β，１１γ，１１εを駆動し、ゲート線１３Ｇを走査する。

　ゲートドライバ１１α，１１β，１１γ，１１εは、いずれも、第２実施形態におけるゲートドライバ１１と同様の構成（図４参照）を有するが、ＴＦＴ－Ｂ、Ｃ、Ｆ、Ｈに供給されるクロック信号と、表示領域におけるゲートドライバ１１α，１１β，１１γ，１１εの配置は第２実施形態と異なる。図２０Ａは、ゲートドライバ１１αの等価回路を示す図であり、図２０Ｂは、ゲートドライバ１１βの等価回路を示す図である。また、図２０Ｃは、ゲートドライバ１１γの等価回路を示す図であり、図２０Ｄは、ゲートドライバ１１εの等価回路を示す図である。

　図２０Ａに示すように、（４ｍ－３）行目のＧＬ（ｎ）のゲート線１３Ｇを走査するゲートドライバ１１α（ｎ）のＴＦＴ－Ｂ、Ｆ、Ｈのゲート端子には、クロック信号（ＣＫｂ）が供給され、ＴＦＴ－Ｃのドレイン端子には、クロック信号（ＣＫａ）が供給される。また、ＴＦＴ－Ｂのドレイン端子には、ＧＬ（ｎ－４）のゲート線１３Ｇの電位が供給される。また、ゲートドライバ１１α（ｎ）における内部ノードｎｅｔＢ（ｎ）の電位は、Ｒ（ｎ）信号として、ＧＬ（ｎ－４）のゲート線１３Ｇを駆動するゲートドライバ１１α（ｎ－４）に出力される。そして、ゲートドライバ１１α（ｎ）のＴＦＴ－Ｇ（ｎ）のゲート端子には、Ｒ（ｎ＋４）信号が供給される。Ｒ（ｎ＋４）信号は、ＧＬ（ｎ＋４）のゲート線１３Ｇを駆動するゲートドライバ１１α（ｎ＋４）におけるｎｅｔＢの電位を示す。

　図２０Ｂに示すように、（４ｍ－２）行目のＧＬ（ｎ＋１）のゲート線１３Ｇを走査するゲートドライバ１１β（ｎ＋１）のＴＦＴ－Ｂ、Ｆ、Ｈのゲート端子には、クロック信号（ＣＫｄ）が供給され、ＴＦＴ－Ｃのドレイン端子には、クロック信号（ＣＫｃ）が供給される。また、ＴＦＴ－Ｂのドレイン端子には、ＧＬ（ｎ－３）のゲート線１３Ｇの電位が供給される。また、ゲートドライバ１１β（ｎ＋１）のｎｅｔＢ（ｎ＋１）の電位は、Ｒ（ｎ＋１）信号として、ＧＬ（ｎ－３）のゲート線１３Ｇを駆動するゲートドライバ１１β（ｎ－３）に出力される。そして、ゲートドライバ１１α（ｎ＋１）のＴＦＴ－Ｇ（ｎ＋１）のゲート端子には、Ｒ（ｎ＋５）信号が供給される。Ｒ（ｎ＋５）信号は、ＧＬ（ｎ＋５）のゲート線１３Ｇを駆動するゲートドライバ１１α（ｎ＋５）におけるｎｅｔＢの電位を示す。

　図２０Ｃに示すように、（４ｍ－１）行目のＧＬ（ｎ＋２）のゲート線１３Ｇを走査するゲートドライバ１１γ（ｎ＋２）のＴＦＴ－Ｂ、Ｆ、Ｈのゲート端子には、クロック信号（ＣＫｆ）が供給され、ＴＦＴ－Ｃのドレイン端子には、クロック信号（ＣＫｅ）が供給される。また、ＴＦＴ－Ｂのドレイン端子には、ＧＬ（ｎ－２）のゲート線１３Ｇの電位が供給される。また、ゲートドライバ１１γ（ｎ＋２）のｎｅｔＢ（ｎ＋２）の電位は、Ｒ（ｎ＋２）信号として、ＧＬ（ｎ－２）のゲート線１３Ｇを駆動するゲートドライバ１１γ（ｎ－２）に出力される。そして、ゲートドライバ１１γ（ｎ＋２）のＴＦＴ－Ｇ（ｎ＋２）のゲート端子には、Ｒ（ｎ＋６）信号が供給される。Ｒ（ｎ＋６）信号は、ＧＬ（ｎ＋６）のゲート線１３Ｇを駆動するゲートドライバ１１γ（ｎ＋６）におけるｎｅｔＢの電位を示す。

　図２０Ｄに示すように、（４ｍ）行目のＧＬ（ｎ＋３）のゲート線１３Ｇを走査するゲートドライバ１１ε（ｎ＋３）のＴＦＴ－Ｂ、Ｆ、Ｈのゲート端子には、クロック信号（ＣＫｈ）が供給され、ＴＦＴ－Ｃのドレイン端子には、クロック信号（ＣＫｇ）が供給される。また、ＴＦＴ－Ｂのドレイン端子には、ＧＬ（ｎ－１）のゲート線１３Ｇの電位が供給される。また、ゲートドライバ１１ε（ｎ＋３）のｎｅｔＢ（ｎ＋３）の電位は、Ｒ（ｎ＋３）信号として、ＧＬ（ｎ－１）のゲート線１３Ｇを駆動するゲートドライバ１１ε（ｎ－１）に出力される。そして、ゲートドライバ１１ε（ｎ＋３）のＴＦＴ－Ｇ（ｎ＋３）のゲート端子には、Ｒ（ｎ＋７）信号が供給される。Ｒ（ｎ＋７）信号は、ＧＬ（ｎ＋７）のゲート線１３Ｇを駆動するゲートドライバ１１ε（ｎ＋７）におけるｎｅｔＢの電位を示す。

　次に、本変形例におけるゲートドライバ１１の表示領域内の配置例について説明する。図２１は、ゲートドライバ１１αの表示領域内の配置例を示す図である。図２１において、上述した第１実施形態と同様の構成には第１実施形態と同様の符号を付している。また、上述した図５と同様、図２１におけるＹ軸に平行な太線はソース線１５Ｓを示し、Ｘ軸に平行な太線はゲート線１３Ｇを示している。また、便宜上、図２１において、ゲートドライバ１１αを構成する各スイッチング素子を表す”ＴＦＴ－”の表記は省略されている。

　図２１において、ＧＬ（ｎ）のゲート線１３Ｇを駆動するゲートドライバ１１α（ｎ）のＴＦＴ－Ｇ（ｎ）を除く各素子は、ＧＬ（ｎ）とＧＬ（ｎ－１）の間と、ＧＬ（ｎ－１）とＧＬ（ｎ－２）の間の２段に亘って形成されている。また、ＧＬ（ｎ＋４）のゲート線１３Ｇを駆動するゲートドライバ１１α（ｎ＋４）のＴＦＴ－Ｇ（ｎ＋４）を除く各素子は、ＧＬ（ｎ＋４）とＧＬ（ｎ＋３）の間と、ＧＬ（ｎ＋３）とＧＬ（ｎ＋２）の間の２段に亘って形成されている。

　ゲートドライバ１１α（ｎ）のｎｅｔＡ（ｎ）、ゲートドライバ１１α（ｎ＋４）のｎｅｔＡ（ｎ＋４）の各配線は、第２実施形態と同様、ゲートドライバ１１α（ｎ）、ゲートドライバ１１α（ｎ＋４）の各々のキャパシタＣｂｓｔの一方の電極まで引き回されている。ｎｅｔＢ（ｎ）、ｎｅｔＢ（ｎ＋４）の配線は、ｎｅｔＡ（ｎ）とｎｅｔＡ（ｎ＋４）が形成されている段の下段に形成されている。

　ゲートドライバ１１α（ｎ）のＴＦＴ－Ｇ（ｎ）は、ｎｅｔＢ（ｎ＋４）と同じ段に形成され、ＴＦＴ－Ｇ（ｎ）のゲート端子は、ｎｅｔＢ（ｎ＋４）に接続されている。また、ｎｅｔＢ（ｎ）の段には、ＧＬ（ｎ－４）のゲート線１３Ｇ（図示略）を走査するゲートドライバ１１α（ｎ－４）のＴＦＴ－Ｇ（ｎ－４）が形成され、ｎｅｔＢ（ｎ）にＴＦＴ－Ｇ（ｎ－４）のゲート端子が接続されている。

　ゲートドライバ１１α（ｎ）のＴＦＴ－Ｂのドレイン端子は、ＧＬ（ｎ－４）のゲート線１３Ｇ（図示略）に接続され、ゲートドライバ１１α（ｎ＋４）のＴＦＴ－Ｂのドレイン端子は、ＧＬ（ｎ）のゲート線１３Ｇに接続されている。

　なお、ゲートドライバ１１β、γ、εの表示領域内の配置例は、これらゲートドライバが接続されているゲート線１３Ｇがゲートドライバ１１αと異なるだけであり、ゲートドライバ１１αと同様の配置である。そのため、これらゲートドライバの配置例の説明は省略する。

　次に、本変形例におけるゲートドライバ１１の動作について図２２Ａ、２２Ｂを用いて説明する。図２２Ａ、２２Ｂは、ＧＬ（ｎ）～ＧＬ（ｎ＋３）の各ゲート線１３Ｇを走査するゲートドライバ１１α、β、γ、εの駆動タイミングを示すタイミングチャートである。

　図２２Ａ、２２Ｂでは図示を省略しているが、一垂直走査期間毎に一定期間Ｈｉｇｈレベルとなるリセット信号（ＣＬＲ）が表示制御回路４２からゲートドライバ１１α、β、γ、εに入力される。リセット信号（ＣＬＲ）が入力されると、ｎｅｔＡ（ｎ）～（ｎ＋３）、ｎｅｔＢ（ｎ）～（ｎ＋３）、ＧＬ（ｎ）～（ｎ＋３）のゲート線１３Ｇの電位はＬｏｗレベル（ＶＳＳ）に遷移する。なお、クロック信号ＣＫａ，ＣＫｂ，ＣＫｃ，ＣＫｄ，ＣＫｅ，ＣＫｆ，ＣＫｇ，ＣＫｈのＨｉｇｈレベルは電源電圧ＶＤＤに対応し、Ｌｏｗレベルは電源電圧ＶＳＳに対応する。

　表示制御回路４２からスタートパルス信号が出力され、クロック信号（ＣＫａ，ＣＫｂ，ＣＫｃ，ＣＫｄ，ＣＫｅ，ＣＫｆ，ＣＫｇ，ＣＫｈ）が出力されることにより、ＧＬ（１）のゲート線１３Ｇを走査するゲートドライバ１１から順次駆動する。

　図２２Ａ、２２Ｂに示すように、本変形例のクロック信号の周波数は、第２実施形態のクロック信号の１／２であり、クロック信号の位相は互いに１／８周期ずれている。そのため、第２実施形態の場合より４水平走査期間遅れて、ｎｅｔＡ（ｎ）～（ｎ＋３）、ｎｅｔＢ（ｎ）～（ｎ＋３）が順次Ｈｉｇｈレベルの電位となり、ゲート線１３ＧがＨｉｇｈレベルの電位に充電される充電期間は、第２実施形態の２倍の長さになる。従って、本変形例では、第２実施形態よりもクロック信号の周波数を低減し、ゲート線１３Ｇの充電時間を２倍確保することができる。その結果、ゲートドライバ１１α、β、γ、εの動作マージンを第２実施形態の場合よりもさらに向上させることができる。

　第２実施形態では、２水平走査期間ごとに振幅が変化する２つのクロック信号として、第１のクロック信号（ＣＫａ，ＣＫｂ）と第２のクロック信号（ＣＫｃ，ＣＫｄ）のいずれかがゲートドライバ１１（駆動回路）に供給される。２つのクロック信号の位相差は一水平期間である。第２実施形態において、第１のクロック信号は、奇数行目のゲート線１３Ｇに対するゲートドライバ１１に供給され、第２のクロック信号は、偶数行目のゲート線１３Ｇに対するゲートドライバ１１に供給される。つまり、２つの各クロック信号は、各々異なる２行間隔のゲート線１３Ｇに設けられた各ゲートドライバ１１に供給される。

　変形例（２）では、４水平走査期間ごとに振幅が変化する４つのクロック信号として、第１のクロック信号（ＣＫａ，ＣＫｂ）、第２のクロック信号（ＣＫｃ，ＣＫｄ）、第３のクロック信号（ＣＫｅ，ＣＫｆ）、及び第４のクロック信号（ＣＫｇ，ＣＫｈ）いずれかがゲートドライバ１１（駆動回路）に供給される。変形例（２）において、第１のクロック信号は、（４ｍ－３）（ｍ：整数，ｍ≧１）行目のゲート線に対するゲートドライバ１１に供給され、第２のクロック信号は、（４ｍ－２）行目のゲート線に対するゲートドライバ１１に供給される。また、第３のクロック信号は、（４ｍ－１）行目のゲート線に対するゲートドライバ１１に供給され、第４のクロック信号は、（４ｍ）行目のゲート線に対するゲートドライバ１１に供給される。つまり、４つの各クロック信号は、各々異なる４行間隔のゲート線１３Ｇに設けられた各ゲートドライバ１１に供給される。

　そして、第２実施形態及び変形例（２）のいずれも、各ゲート線１３Ｇは、当該ゲート線１３Ｇを駆動するゲートドライバ１１のＨｉｇｈ充電駆動回路（第１充電駆動回路）によって一水平走査期間よりも長い期間Ｈｉｇｈレベルの電位に充電される。隣接するゲート線１３ＧのＨｉｇｈレベルの電位の充電期間は、少なくとも一水平期間において重複する。

　本発明は、ゲートドライバを備えた表示装置として産業上の利用が可能である。

Claims

　複数のゲート線と、前記ゲート線に交差する複数のデータ線とを備え、表示領域を有するアクティブマトリクス基板であって、
　前記ゲート線ごとに設けられ、供給される制御信号に応じて、前記ゲート線を選択する選択状態と、前記ゲート線を非選択にする非選択状態のいずれか一方に切り替える駆動回路を備え、
　前記駆動回路は、第１充電駆動部と第２充電駆動部とを有し、
　前記第１充電駆動部は、前記選択状態に対応する第１の直流電圧信号が供給され、前記ゲート線を前記第１の直流電圧信号の電位に充電するスイッチング素子を含み、
　前記第２充電駆動部は、前記非選択状態に対応する、前記第１の直流電圧信号よりも電圧が低い第２の直流電圧信号が供給され、前記ゲート線を前記第２の直流電圧信号の電位に充電するスイッチング素子を含み、
　前記第１充電駆動部と前記第２充電駆動部の少なくとも一方は、前記表示領域内に形成されている、アクティブマトリクス基板。
　前記複数のゲート線はＮ（Ｎは整数）本からなり、
　前記駆動回路のうち、ｎ（２≦ｎ≦Ｎ－１）行目の前記ゲート線に対して設けられた第ｎ駆動回路における前記第１充電駆動部は、ｎ－１行目の前記ゲート線に接続され、前記ｎ－１行目のゲート線の電位に応じて、前記ｎ行目のゲート線を前記第１の直流電圧信号の電位に充電し、
　前記第ｎ駆動回路における前記第２充電駆動部の前記スイッチング素子は、ｎ＋１行目の前記ゲート線に対して設けられた前記駆動回路に接続され、当該駆動回路からの出力電位に応じて、前記ｎ行目のゲート線を前記第２の直流電圧信号の電位に充電する、請求項１に記載のアクティブマトリクス基板。
　前記複数のゲート線はＮ（Ｎは整数）本からなり、
　前記制御信号は、一水平走査期間よりも長い期間ごとに振幅が変化するＭ個のクロック信号（Ｎ＞Ｍ≧２、Ｍは整数）を含み、
　前記Ｍ個のクロック信号の位相差は、前記一水平走査期間であり、
　前記Ｍ個のクロック信号は、各々異なるＭ／２行間隔の前記ゲート線に設けられた前記駆動回路に供給され、
　前記駆動回路における前記第１充電駆動部は、前記一水平走査期間より長い期間、前記ゲート線を前記第１の直流電圧信号の電位に充電し、
　隣接する前記ゲート線の前記第１充電駆動部による充電期間は、少なくとも前記一水平走査期間において重複する、請求項１又は２に記載のアクティブマトリクス基板。
　前記複数のゲート線はＮ（Ｎは整数）本からなり、
　前記駆動回路のうち、ｎ（２≦ｎ≦Ｎ）行目の前記ゲート線に対して設けられた第ｎ駆動回路における前記第１充電駆動部は、ｎ－１行目の前記ゲート線に接続され、前記ｎ－１行目のゲート線の電位に応じて、前記ｎ行目のゲート線を前記第１の直流電圧信号の電位に充電し、
　前記第ｎ駆動回路における前記第２充電駆動部は、前記ｎ行目のゲート線の電位に応じて、前記ｎ行目のゲート線を前記第２の直流電圧信号の電位に充電する、請求項１に記載のアクティブマトリクス基板。
　前記複数のゲート線はＮ（Ｎは整数）本からなり、
　前記駆動回路のうち、１行目の前記ゲート線に対して設けられた第１駆動回路の前記第１充電駆動部は、第１スタートパルス信号が入力され、前記第１スタートパルス信号に応じて、前記１行目のゲート線を前記第１の直流電圧信号の電位に充電し、
　前記第１駆動回路の前記第２充電駆動部は、前記第１スタートパルス信号とは異なる第２スタートパルス信号が入力され、前記第２スタートパルス信号に応じて、前記１行目のゲート線を前記第２の直流電圧信号の電位に充電し、
　前記駆動回路のうち、ｎ（２≦ｎ≦Ｎ）行目の前記ゲート線に対して設けられた第ｎ駆動回路の前記第１充電駆動部は、ｎ－１行目の前記ゲート線に接続され、前記ｎ－１行目のゲート線の電位に応じて、前記ｎ行目のゲート線を前記第１の直流電圧信号の電位に充電し、
　前記第ｎ駆動回路の前記第２充電駆動部は、前記ｎ－１行目の前記ゲート線に対して設けられた前記駆動回路の前記第２充電駆動部に接続され、当該第２充電駆動部からの出力電位に応じて、前記ｎ行目のゲート線を前記第２の直流電圧信号の電位に充電する、請求項１に記載のアクティブマトリクス基板。
　請求項１から５のいずれか一項に記載のアクティブマトリクス基板と、
　前記アクティブマトリクス基板に形成された画素電極と、
　共通電極とカラーフィルタとを有する対向基板と、
　前記アクティブマトリクス基板と前記対向基板の間に挟持された液晶層と、
　を備える、表示パネル。
　請求項６に記載の表示パネルと、
　前記表示パネルにクロック信号を含む制御信号を出力する表示制御回路と、
　前記表示パネルに直流電圧信号を供給する電源回路と、
　を有する、表示装置。