KR101524558B1 - 액티브 매트릭스 평판 스크린용 시프트 레지스터 - Google Patents

액티브 매트릭스 평판 스크린용 시프트 레지스터 Download PDF

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Abstract

평판 스크린의 이미지 도트들의 행들 R(n) 의 선택을 제어하기 위해 2 개의 상보적 클록 신호들에 의해 구동된 시프트 레지스터에 있어서, 제어 트랜지스터 T3 은 클록 신호들 중 하나에 의해 구동되고, 이 클록 신호와, 대응하는 행에 접속된 출력 노드 Sn 사이에 접속된다. 제어 트랜지스터 T3 의 게이트에 접속된 내부 노드 Pn 와 출력 노드 Sn 사이에 접속된 커패시턴스는 각 스테이지에 제공된 방전 수단 T5 에 의해, 적어도 스크린의 각 기동으로 인해 방전된다. 본 발명은 통합된 액티브 매트릭스를 가진 평판 스크린에 적용된다.

Description

액티브 매트릭스 평판 스크린용 시프트 레지스터{SHIFT REGISTER FOR AN ACTIVE-MATRIX FLAT SCREEN}
본 발명은 평판 스크린의 액티브 매트릭스의 선택 행들에 대한 제어 회로들의 개선에 관한 것으로, 더 상세하게는 액티브 매트릭스 내에 통합되는 제어 회로들의 개선에 관한 것이다. 본 발명은 다양한 기술의 액티브 매트릭스 평판 스크린, 특히, 액정 및 OLED (Organic Light-Emitting Diode) 기술들에 적용된다.
통합된 주변 제어 회로들을 가진 액티브 매트릭스에 있어서, 이미지 포인트들에 대한 픽셀 전극들 및 관련 스위칭 트랜지스터들은 물론 픽셀 전극들의 행들 및 열들에 대한 제어 회로들은 동시에 동일 기판 상에 만들어진다.
기술 문헌에서 보통 "행 구동기들" 이라 불리는 행 제어 회로들은, 디스플레이될 각 새로운 비디오 프레임에 의해, 행 선택 신호들을 스크린의 행들의 스캔 방향을 따라 교대로 적용하는 것을 가능하게 한다.
이를 위해, 이들 제어 회로들은 직렬의 하나 이상의 시프트 레지스터들을 포함하며, 이 레지스터들의 각 출력 스테이지는 소정의 매트릭스 행에 대한 선택 신호를 전달한다.
유럽특허출원 제0815 562호는 스테이지 (stage) 의 트랜지스터들 상의 스트레스를 제한하면서, 매트릭스의 행들에 대해 예상되는 높은 전압 레벨을 제공하도록, 유리한 전압 부스트 효과에서 이익을 얻는 것을 가능하게 하는, 시프트 레지스터의 스테이지들을 만들기 위해 소위 "부트스트랩" 오토부스트 커패시터들 및 트랜지스터들을 가진 유리하게 단순한 구조를 개시한다. 이는, 레지스터 및 액티브 매트릭스에 대해 동일 기술의 트랜지스터들, 특히 수소와 화합된 비정질 실리콘의 박층들을 갖는 박막 트랜지스터들을 이용하는 것을 가능하게 한다. 이 구조는 레지스터의 출력 신호들의 진폭보다 낮은 진폭을 갖는, 각 스테이지의 입력에서의 제어 신호들로 작동하는 것을 가능하게 하여, 스테이지의 트랜지스터들의 게이트들 상의 스트레스를 제한한다. 또한, 이 구조는 선택되지 않은 스테이지들의 트랜지스터들이 턴 오프되는 것을 보장한다. 이렇게 하여, 이들 시프트 레지스터들의 신뢰성이 향상된다. 이 시프트 레지스터 구조는 2 위상 (biphase) 이며, 즉 각 스테이지 사이에서 역할이 바뀌는 2 개의 상보적 클록들에 의해 구동된다. 이것은 트랜지스터들의 매우 낮은 듀티비를 보장하는 것을 가능하게 하며, 따라서 액티브 매트릭스의 스위칭 트랜지스터들의 경우에는 시프트 레지스터의 트랜지스터들에 대해 실질적으로 동일한 수명을 보장하는 것을 가능하게 한다.
이 구조는 상기 언급된 유럽출원의 도 3 으로부터 도출된 도 1a 및 도 1b 를 참조하여 이하에 상기된다.
액티브 매트릭스의 n 번째 행은 R(n) 으로 표시되고, 이 행 (R(n)) 을 제어하는 시프트 레지스터 (1) 의 스테이지는 En 으로 표시된다.
스테이지 (En) 에는 전원 버스를 통해 공급되는 음의 소스 V- 가 공급되고, 이어서 2 개의 상보적 클록 신호들 (Ck1 및 Ck2) 이 공급된다. 스테이지 (En) 은 입력들에서 매트릭스의 이전 행 (previous row) R(n-1) 과 다음 행 (following row) R(n+1) 에 접속된다. 전압 V- 는 통상적으로 트랜지스터들의 턴오프 전압 (Vgoff) 과 같다.
스테이지 (En) (도 1a) 은 4 개의 트랜지스터들 (T1, T2, T3 및 T4) 및 2 개의 커패시터들 (C1 및 C2) 을 포함한다.
트랜지스터들 T1 및 T2 는 이전 행 R(n) 과 전위 V- 사이에서 직렬로 접속된다. 트랜지스터 T1 은 게이트가 드레인에 접속되는 다이오드 방식으로 장착되고, 이전 행 R(n-1) 에 접속된다. 트랜지스터 T2 의 게이트는 다음 행 R(n+1) 에 접속된다. 내부 노드 (Pn) 는 2 개의 트랜지스터들 (T1 및 T2) 의 직렬 접속 노드에 대응하며, 트랜지스터 T3 의 게이트 (G) 를 구동한다. 다이오드 방식으로 장착된 트랜지스터 T1 은 이 내부 노드 (Pn) 를 사전충전하는 기능을 한다.
트랜지스터들 T3 및 T4 는 첫 번째 클록 신호 (이 예에서는 Ck2) 와 전위 V- 사이에서 직렬로 장착된다. 트랜지스터 T3 은 스테이지의 제어 트랜지스터 또는 "구동" 트랜지스터이며, 즉, 선택 행 R(n) 에 접속된 출력 노드 (Sn) 를 제어한다. 트랜지스터 T3 은 그의 게이트를 통해 스테이지의 내부 노드 (Pn) 에서의 전위에 의해 제어된다. 트랜지스터 T4 의 게이트는 다음 행 R(n+1) 에 접속된다.
커패시터 C1 은 클록 신호 (이 예에서는 Ck1) 에 의해 구동되며, 구동 트랜지스터 T3 의 게이트를 구동하는 내부 노드 (Pn) 에 접속된다. 이 커패시터 C1 은 신호들 (Ck1 및 Ck2) 의 스위칭 동안 구동 트랜지스터 T3 의 게이트-드레인 부유 커패시턴스를 보상하기 위해 단지 보상 기능만을 한다.
커패시터 C2 는 내부 노드 (Pn) 와 행 R(n) 에 접속된 출력 노드 (Sn) 사이에 접속된다.
클록 신호들 (Ck1 및 Ck2) 의 역할들은 일 스테이지에서 타 스테이지까지 상호교환되며: 예를 들어, 스테이지 En+1 에서는, 커패시터 C1 이 클록 신호 Ck2 를 수신하고 구동 트랜지스터 T3 이 클록 신호 Ck1 을 수신한다.
도 1b 는 481 개의 스테이지들을 포함하는 시프트 레지스터 (1) 를 개략적으로 나타낸다. 제 1 스테이지 (E1) 는 사전충전 트랜지스터 (T1) 의 게이트에 인가된 입력 신호로서 새로운 비디오 프레임에 대응하는 행 선택 펄스를 제공하는 신호 (IN) 를 수신한다.
이 신호 (IN) 는 행들 (R(1) 내지 R(481)) 이 각각 교대로 선택되도록 스테이지들 (E1, E2, ..., En, ..., E481) 을 통해 행 시퀀스로 행간 보급된다.
이 레지스터의 스테이지의 동작 방법이 이제 도 1a 에서 상세화된 스테이지 (En) 및 도 3 의 타임 차트를 참조하여 간략하게 설명될 것이다.
클록 신호들 (Ck1 및 Ck2) 은 상보적, 즉 정반대 위상 (in phase opposition) 이다. 통상적으로 이들 신호들의 하이 레벨은 레벨 Vgon (예를 들어 26 볼트) 이고, 로우 레벨 (V-) 은 통상적으로 레벨 Vgoff (예를 들어 -7 볼트) 이다.
행 R(n) 의 선택은 스테이지 (En) 의 출력 노드 (Sn) 가 하이 레벨 Vgon 로 상승될 때 행해진다.
행 R(n) 이 행 시간 (tn) 동안 선택되는 것을 가정해보자. 행 R(n-1) 은 이전 행 시간 (tn-1) 에 걸쳐 선택되었다.
행 시간 (tn-1) 동안, 클록 신호들 (Ck1 및 Ck2) 은 각각 하이 상태 Vgon 과 로우 상태 Vgoff 에 있고, 출력 노드 (Sn-1) 는 Vgon 에 있다.
이 행 시간 동안, 스테이지 (En) 의 트랜지스터 (T1) (다이오드 방식으로 장착) 는 구동 트랜지스터 (T3) 의 게이트 제어를 위한 내부 노드 (Pn) 를 이전 스테이지의 출력 노드 (Sn-1) 의 레벨 (Vgon - VtT1) 로 충전하며 (도 3), 여기서 VtT1 은 트랜지스터 T1 의 임계 전압이다.
시간 tn 에서, 클록 신호들 (Ck1 및 Ck2) 의 상태는 바뀐다.
클록 신호 (Ck2) 가 로우 상태 (Vgoff) 로 돌아가면, 출력 노드 (Sn-1) 는 다시 Vgoff 로 하강 (drop) 하고: 행 R(n-1) 은 선택해제된다. 출력 노드 (Sn-1) 는 Vgoff 로 돌아가고 스테이지 (En) 의 트랜지스터 T1 은 턴 오프된다.
따라서, 구동 트랜지스터 (T3) 에 인가된 클록 신호 (Ck2) 는 하이 상태 (Vgon - VtT1) 로 변화하고: 구동 트랜지스터 (T3) 는 온 상태로 변화한다. 구동 트랜지스터 (T3) 의 게이트를 제어하는 내부 노드 (Pn) 에서의 전압은 커패시터 (C2) 를 통한 소위 "부트스트랩" 효과를 통하여 트랜지스터 (T3) 의 소스 전압 (노드 Sn) 에 의해 상승하며, 이로써 행 시간 (tn) 동안 구동 트랜지스터 (T3) 를 온 상태로 유지한다.
그 후, 스테이지 (En-1) 의 트랜지스터들 (T2 및 T4) 은 그들의 게이트가 스테이지 (En) 의 출력 노드 (Sn) 에 의해 Vgon 이 되기 때문에 턴 온되며, 이로써 스테이지 (En-1) 의 출력 노드 (Sn-1) 및 내부 노드 (Pn-1) 를 Vgoff 로 끌어당기며: 행 R(n-1) 은 선택해제되고 부트스트랩 커패시터 (C2) 는 방전된다.
Ck1 이 다시 Vgon 으로 상승하고 Ck2 가 다시 Vgoff 로 하강할 때, 시퀀스가 다음 스테이지에 대해 반복되어, n-1 이 n 으로, n 이 n+1 로, 그리고 Ck1 이 Ck2 로 교체된다 (역도 또한 같다). 따라서, 클록들 (Ck1 및 Ck2) 의 각 에지에서, 행 선택 펄스의 시프트 레지스터에의 보급이 존재한다.
매트릭스의 행들에 대한 스캔 시퀀스는 제 1 스테이지의 내부 노드 (P1) 의 사전충전을 보장하는 신호 (IN) 의 활성화로 시작된다.
마지막 스테이지의 경우, 관련 행 (R(481)) 의 선택의 종료를 마크하는, 마지막 스테이지의 내부 노드 (P481) 를 방전하도록 신호 R_last 가 제공되어야 한다 (도 1b 참조).
프레임 시간에 대응하여 디스플레이될 각 비디오 프레임의 경우, 매트릭스의 행들 (R(1) 내지 R(481)) 각각은 각각 행 시간 동안 관련 스테이지에 의해 연속하여 선택된다.
동작의 대응 방법이 도 2 의 타임 차트에 의해 나타내진다.
스테이지 (En) 가 선택되지 않을 때, 직렬의 2 개의 트랜지스터들 (T1 및 T2) 은 이전 행 R(n-1) 의 일부 전류를 Vgoff 를 향하여 끌어당긴다. 그 후, 2 개의 트랜지스터들은 그들의 임계 전압보다 낮은 게이트-소스 전압을 가지며, 그들의 채널 전류는 이들 전압의 지수 함수이다. 이러한 구성의 결과로서, 내부 노드 (Pn) 에서의 전압은 그의 소스 전압보다 약 1 볼트 낮고: 트랜지스터 (T3) 는 오프 상태에 있다. 따라서, 시프트 레지스터의 스테이지가 선택되지 않을 때, 그의 트랜지스터들은 그들의 임계 전압보다 낮은 전압의 게이트를 가지며, 따라서 트랜지스터 피로 (transistor fatigue) 를 최소화한다.
종래 기술에 따른 이 시프트 레지스터, 또는 방금 설명된 기본 구조를 이용하는 이 시프트 레지스터의 변형이 많이 사용된다. 레지스터의 트랜지스터들은 일반적으로 액티브 매트릭스의 기술과 동일한 기술에 의해 만들어진다.
그러나, 최상부에서 저부까지 행들을 즉, 역방향 스캔 (reverse scan) 으로 제어하기 위한 이러한 시프트 레지스터가 설비된 액티브 매트릭스 스크린들 상에서 매우 다루기 힘든 효과가 관찰되었는데, 이는 프레임 시간 동안 비디오의 이중 기록을 발생시켜, 디스플레이될 이미지에 대해 미러 효과 시각적 인상 (mirror effect visual impression) 을 제공한다.
더 상세하게는, 이미지가 최상부에서 저부까지 디스플레이되고, 스크린의 최상부가 통상적으로 병렬로 디스플레이되므로, 이미지는 저부에서 최상부까지 기록되며: 따라서 스크린의 중앙에 가까운 접합 부분 (join) 에서, 스크린의 최상부에 디스플레이되는 이미지의 스크린의 저부에서 도립된 부분적 디스플레이를 관찰하는 것이 가능하다. 이것은 최상부와 저부 사이에서, 스크린 상에서 관찰되는 미러 효과 인상을 초래한다.
이 이중 기록이 사실 소정의 조건 하에서 시프트 레지스터의 스테이지들에서의 전하들, 더 상세하게는 소위 부트스트랩 커패시터 (C2) 상의 전하들의 존재에 의해 개시된다는 것을 발견하는 것이 가능해졌다. 이들 전하의 효과가 시프트 레지스터의 마지막 스테이지의 경우 방전 신호 R_last 에 의해 활성화되는, 역방향으로 행들의 스캔을 야기하는 것을 증명하는 것이 가능해졌다. 일단 이 역방향 스캔이 시작되면, 미러 효과가 프레임 간에 계속적으로 관찰되도록, 지속적인 (self-sustaining) 피쳐를 갖는다.
더 상세화된 방법에 있어서, 이 미러 효과는 레지스터의 마지막 스테이지들에서, 부트스트랩 커패시터 (C2) 가 이들 스테이지들의 구동 트랜지스터들 (T3) 이 선형 거동 (linear behavior) 을 갖는 전도 임계로 바이어싱되도록 하는 레벨로 충전될 때 신호 R_last 의 활성화에 의해 트리거링될 수 있다는 것을 증명하는 것이 가능해졌다.
예를 들어, 스테이지들 (E479 및 E481) 의 트랜지스터들 (T3) 이 클록 신호 (Ck2) 에 의해 구동되고 스테이지 (E480) 의 트랜지스터 (T3) 가 클록 신호 (Ck1) 에 의해 구동되는 마지막 3 개의 스테이지들 (E479, E480, E481) 을 고려해보자.
클록 신호 (Ck2) 는 하이 상태 (Vgon) 에 있으며, 이들 스테이지들의 커패시터들 (C2) 이 사전충전되는 경우, 스테이지들 (E479 및 E481) 의 트랜지스터들 (T3) 은 클록 신호 (Ck2) 의 상태를 따를 것이다. 스테이지 (E480) 의 트랜지스터 (T2) 및 사전충전 트랜지스터 (T1) 가 온이기 때문에, Ck2 와 V- 사이에서 전류 i 를 통과시키고: 따라서 이 스테이지의 내부 노드 (P480) 에서의 전위는 Vgon (Ck2 의 하이 상태) 와 V- 사이의 중간 값으로 안정된다.
동일 조건 하에서 2 개의 홀수 행들에 의해 옆에 위치되는 짝수의 행들 모두에 대해 동일한 현상이 발생한다.
이 순간에 짝수 스테이지에서 흐르는 이들 전류 i 의 합으로 인해, 전원 버스 상의 전위 V- 가 이 버스의 임피던스 때문에 증가한다. 이들 조건 하에서, 이것은 값이 스테이지의 랭크의 함수로서 변하는, 실제로 제 1 스테이지의 경우 -7 볼트 (Vgoff) 와 마지막 스테이지 (E481) 의 경우 거의 +1 볼트 사이의 전위 V- 를 산출하며: 전압 레벨 (V-) 은 스크린의 저부를 향하여 상승한다.
스크린의 저부에서의 전압 V- 에서의 이 상승의 효과는 트랜지스터 (T2) 가 덜 도통하게 만들 것이며, 따라서 당해 스테이지들의 내부 노드의 전위의 상승을 촉진한다.
그 후, 짝수 스테이지들은, 클록 신호 (Ck2) 의 Vgon 에서의 액티브 상태 동안, 디바이더 브릿지 (T1, T2) 때문에 불완전하게 사전충전된 상태를 유지한다. 이들 스테이지들의 트랜지스터들 (T3) 은 충분히 홀수 스테이지들의 커패시터들 (C2) 의 사전충전을 지속하기 위해 약간 패스중이며; 이들 홀수 스테이지들의 커패시터들은 짝수 스테이지들보다 많이 사전충전되며: 트랜지스터들 (T3) 은 거의 포화되고, 마지막 스테이지의 트랜지스터는 사실 완전히 포화된다.
실제로, 소정의 조건 하에서, 다음이 관찰될 수도 있다:
- 스크린의 짝수 행들에 대한 완전한 진폭의 선택 펄스의 보급: 통상적으로 예를 들면, 행 (2) 의 비디오는 행 (472) 상에 기록될 것이고, 행 (4) 의 비디오는 행 (470) 상에 기록될 것이며, 등등이고: 이것은 미러 효과이다.
- 관찰된 미러 효과의 시작 조건을 재생시키고 그것을 지속하는, 이 펄스에 의해 야기된 레지스터의 스테이지들의 스크린의 저부에서의 점진적인 필링 (filling).
실제로, 이 미러 효과는 단지, 레지스터의 스테이지들의 부트스트랩 커패시터들 각각의 방전을 획득하기 위하여, 스크린이 기동될 때 트리거링되는 특정 초기화 절차를 이용하여 제거될 수 있다. 이 절차는 스크린 초기화 단계 동안, 예를 들어,
- 소위 부트스트랩 커패시터들 (C2) 을 방전하기 위하여, 통상적으로 일 초 정도의 특정 시간 동안 신호들 (Ck1, Ck2) 을 레벨 (Vgoff) 로 유지하는 것; 또는
- 특정 시간, 통상적으로는 약 10 프레임 동안 신호 R_last 를 하이 상태로 강제하는 것,
일 수도 있는, 특정 어드레싱 조건들의 애플리케이션에 있다.
본 발명에 있어서, 레지스터의 스테이지들 각각에 통합된 부트스트랩 커패시터 방전 수단에서 미러 효과 문제에 대한 다른 기술적 해결책이 발견되었다.
따라서, 본 발명은 캐스케이드의 복수의 스테이지들을 포함하는, 스크린의 이미지 포인트들에 대한 선택 행들을 제어하기 위해, 평판 스크린의 액티브 매트릭스 기판 상에 통합되는 시프트 레지스터에 관한 것으로서, 각 스테이지는 제 1 및 제 2 상보적 클록 신호들에 의해 구동되고 출력 노드를 통해 행 선택 신호를 제공하고, 각 스테이지는 내부 노드와 출력 노드 (Sn) 사이에:
- 이전 스테이지의 출력 노드 또는 레지스터의 입력 신호와 음의 전원 버스 사이에 직렬로 접속된 제 1 및 제 2 트랜지스터들로서, 제 1 및 제 2 트랜지스터들 간의 접속의 중심점은 스테이지의 내부 노드인, 상기 제 1 및 제 2 트랜지스터들,
- 제 1 및 제 2 클록 신호들 중에서 일 클록 신호와 음의 전원 버스 사이에 직렬로 접속된 제 3 및 제 4 트랜지스터들로서, 제 3 트랜지스터의 게이트는 내부 노드에 접속되고, 제 3 및 제 4 트랜지스터들 간의 접속의 중심점은 출력 노드이며, 제 2 및 제 4 트랜지스터들은 그들의 게이트를 통해 다음 스테이지의 출력 신호에 의해, 또는 레지스터의 마지막 스테이지의 경우에는 방전 제어 신호에 대해 제어되는, 상기 제 3 및 제 4 트랜지스터들, 및
- 다른 하나의 클록 신호와 내부 노드 사이에 접속된 제 1 커패시터 및 내부 노드와 출력 노드 사이에 접속된 제 2 커패시터를 포함하고,
각 스테이지 (En) 는 제 2 커패시터 (C2) 에 대한 방전 수단을 포함하며,
상기 방전 수단은 마지막 스테이지의 방전 제어 신호 (R_last) 인 활성화 신호에 의해 활성화되고 스크린이 기동될 때 이 신호 (R_last) 를 액티브 상태로 강제하도록 설계되는 것을 특징으로 한다.
일 변형에서, 랭크 n 의 스테이지에 대한 방전 수단을 활성화하는 신호는 직전의 랭크를 제외한 이전 랭크, 바람직하게는 랭크 n-2 의 스테이지의 출력 노드에 의해 제공된다.
본 발명의 일 실시형태에 의하면, 방전 수단은 제 2 커패시터와 병렬로 접속되는 트랜지스터로 구성된다.
본 발명의 다른 실시형태에 의하면, 방전 수단은 내부 노드와 음의 전원 버스 사이에 병렬로 접속된 제 1 트랜지스터 및 출력 노드와 음의 전원 버스 사이에 병렬로 접속된 제 2 트랜지스터로 구성된다.
본 발명은 액티브 매트릭스 평판 스크린, 특히 액정 스크린에 적용된다.
본 발명의 다른 이점들 및 특징들은 비제한 예에 의하여 주어진, 본 발명의 일 실시형태에 대해 도시된 도면을 참조하여 다음의 설명에서 상세화된다.
도 1a 및 도 1b 는 종래 기술에 따른 시프트 레지스터를 나타낸 도면이다.
도 2 는 이러한 레지스터의 동작 방법을 나타내는 신호들의 타임 차트이다.
도 3 은 본 발명의 제 1 실시형태에 따른 시프트 레지스터의 다이어그램이다.
도 4 는 이 레지스터의 제 1 제어 변형을 나타낸 도면이다.
도 5 는 이 레지스터의 제 2 제어 변형을 나타낸 도면이다.
도 6 은 본 발명의 제 2 실시형태에 따른 시프트 레지스터의 다이어그램이다.
도 7 은 이 레지스터의 제 1 제어 변형을 나타낸 도면이다.
도 8 은 이 레지스터의 제 2 제어 변형을 나타낸 도면이다.
도 9 는 통합된 구동기 액티브 매트릭스 기판을 개략적으로 나타낸 도면이다.
본 발명에서, 시프트 레지스터 스테이지는 부트스트랩 커패시터에 대한 통합된 방전 수단을 포함하며, 이는 스크린이 기동될 때, 즉 파워 업될 때, 바람직하게는 각 새로운 비디오 프레임에 의해 적어도 한번 활성화된다.
본 발명은 예로서 481 개의 선택 행들 (R(1) 내지 R(481)) 을 제어하기 위해 481 개의 스테이지들 (E1 내지 E481) 을 포함하는 시프트 레지스터에 적용되는, 본 발명의 상이한 변형들을 나타내는 도 3 내지 도 8 을 참조하여 설명된다. 이 레지스터는 도 1a, 도 1b 및 도 2 에 관계하여 설명된 종래 기술의 구조에 따른 구조를 갖는다. 이 레지스터는 4 개의 신호들, 즉 2 개의 상보적 클록 신호들 (Ck1 및 Ck2), 각 새로운 비디오 프레임에서의 매트릭스 어드레싱 회로에 의해 방출된 입력 신호 (IN), 및 마지막 스테이지 (E481) 의 행 선택의 종료를 제어하는 신호 (R_last) 에 의해 제어된다.
도 3 내지 도 5 에 나타내진 제 1 실시형태에 있어서, 이들 통합된 수단은 부트스트랩 커패시터 (C2) 와 병렬로 접속된 방전 트랜지스터 (T5) 를 포함한다.
도 6 내지 도 8 에 나타내진 제 2 실시형태에 있어서, 이들 통합된 수단은 각각이 부트스트랩 커패시터 (C2) 의 개개의 단자에, 그리고 이 단자와 음의 전압 V- (또는 Vgoff) 사이에 접속되는 2 개의 방전 트랜지스터들 (T6 및 T7) 을 포함한다.
부트스트랩 커패시터에 대한 이들 통합된 방전 수단은 스크린이 기동될 때 적어도 한번 활성화되어야 한다.
이 제어에 대한 일 실시형태가 도 3 및 도 6 에 나타내진다.
이 모드에서, 특정 초기화 신호 (Init) 가 스크린 초기화 회로에 의해 생성된다. 이 신호 (Init) 는 시프트 레지스터의 스테이지들 모드에서, 방전 트랜지스터 (T5) (도 3) 또는 방전 트랜지스터들 (T6 및 T7) (도 7) 의 제어 게이트에 인가된다.
이 실시형태는 부트스트랩 커패시터 (C2) 에 대한 이 방전 수단 활성화 기능을 위해 특별히 생성된 신호를 인가하도록, 부가적인 도전 라인의 준비를 요구한다.
도 4 및 도 7 에 나타낸 첫 번째 개선에 있어서, 이미 존재하는 신호 R_last 가 바람직하게 사용된다. 그 후, 이 신호를 스테이지들 모두에 인가하기 위하여, 이 신호를 마지막 스테이지까지 운반하는 도전 라인을 "연장하도록 (lengthen)" 준비된다.
이 실시형태에서, 신호 R_last 는 스크린의 마지막 행 R(481) 의 선택의 종료를 마크하는 펄스이며, 이는 따라서 비디오 프레임 시간의 종료 시에 각 새로운 비디오 프레임에 의해 활성화되며, 부트스트랩 커패시터 (C2) 의 방전은 각 비디오 프레임의 종료 시에 본 발명의 방전 수단에 의해 실시된다.
바람직하게는, 또한, 스크린이 기동될 때 이 기동 동안 방전 수단을 활성화하도록 처음에 신호 (R_last) 가 활성화되는 것이 준비된다.
신호 (Init) 에 대해 부가적이거나 신호 R_last 에 대해 "연장되거나 하고" 방전 수단 활성화 신호를 스테이지들 모드에 인가하도록 전체 레지스터를 따라 러닝 (run) 하는 도전 라인의 이용은 스테이지들 모두에서의 행들의 크로스오버로 인해 매트릭스의 보다 복잡한 설계를 발생시켜, 액티브 매트릭스의 주변 구역에서 레이아웃의 설계를 리뷰할 필요가 있게 만든다. 또한, 이 변형은 그것이 레지스터의 방전 트랜지스터들 모두의 게이트들을 링크하기 때문에 제어 행의 용량성 전하의 문제를 제기한다.
스테이지의 부트스트랩 커패시터 (C2) 에 대한 방전 수단 활성화 신호로서, 직전을 제외한 이전 스테이지의 행 선택 신호를 이용하는 제어의 최적화된 모드가 도 5 및 도 8 에 나타내진다. 바람직하게는, 스테이지 En 의 경우, 스테이지 (En-2) 에 의해 출력 노드 (Sn-2) 로 제공되는 행 선택 신호가 바람직하게 이용될 것이며: 활성화 신호는 구동기의 스테이지 (En) 의 내부 노드 (Pn) 의 사전충전을 와이프 어웨이하지 않도록 적어도 랭크 n-2 의 스테이지에서 시작되어야 하며; 행들의 크로스오버의 문제를 제한하기 위해, 스테이지 En-1 후의 최근접 스테이지에 의해 제공되는, 즉, 스테이지 En-2 에 의해 제공받은 신호가 바람직하게 선택된다.
이 제어 모드는 그것이 이미 시판되는 액티브 매트릭스의 임의의 완전한 리트로핏을 필요로 하지 않고 저가로 쉽게 구현될 수 있기 때문에, 그리고 각 새로운 비디오 프레임에서, 각 스테이지에서의 부트스트랩 커패시터의 방전을 획득하는 것을 가능하게 하기 때문에 바람직하다.
채택된 활성화 신호의 랭크의 함수로서, 레지스터의 제 1 스테이지들은 다른 방식으로 제어되어야 한다. 특히, 모든 경우들에서 처음 2 개의 스테이지들 (E1 및 E2) 에 대해 상이한 활성화가 준비되어야 한다 ("랭크 -1, -2, -3, ... " 의 스테이지가 존재하지 않는다). 단순하고 이로운 해결책은 이용가능한 신호들을 이용하기 위해, 특히 방전 수단 활성화 신호로서 이들 스테이지들에 대한 신호 R_last 를 인가하기 위해 준비된다. 도시된 예에서, 신호 R_last 는 제 1 스테이지 (E1) 에 대해 사용되고, 제 1 스테이지 (E1) 의 입력 신호 (IN) 는 제 2 스테이지 (E2) 에 대해 사용된다.
본 발명은 액티브 매트릭스 타입의 소위 "통합된 구동기" 평판 스크린, 특히 액정 또는 OLED 평판 스크린에 적용하며; 도 9 에 나타낸 바와 같이, 스크린의 동일 기판 S 상에는, 본 발명이 적용하는, 액티브 매트릭스 (MA), 즉, 픽셀 전극들 및 그들의 관련 스위칭 디바이스들, 행들 (DY) 에 대한 제어 회로 및 행들 (DX) 에 대한 제어 회로가 만들어진다.

Claims (7)

  1. 평판 스크린의 이미지 포인트들에 대한 선택 행들 (R(n)) 을 제어하기 위해, 상기 평판 스크린의 액티브 매트릭스 기판 상에 통합된 시프트 레지스터로서,
    상기 시프트 레지스터는 캐스케이드의 복수의 스테이지들 (En) 을 포함하고,
    각 스테이지 (En) 가 제 1 및 제 2 상보적 클록 신호들 (Ck1 및 Ck2) 에 의해 구동되고 출력 노드 (Sn) 를 통해 행 선택 신호를 제공하며, 각 스테이지 (En) 가 내부 노드 (Pn) 와 상기 출력 노드 (Sn) 사이에,
    이전 스테이지의 출력 노드 (Sn-1) 또는 상기 시프트 레지스터의 입력 신호 (IN) 를 수신하는 노드와 음의 전원 버스 (V-) 사이에 직렬로 접속된 제 1 트랜지스터 (T1) 및 제 2 트랜지스터 (T2) 로서, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 간의 접속의 중심점은 상기 스테이지의 상기 내부 노드 (Pn) 인, 상기 제 1 트랜지스터 및 제 2 트랜지스터,
    상기 제 1 및 제 2 상보적 클록 신호들 중에서 일 클록 신호 (Ck1) 와 음의 전원 버스 (V-) 사이에 직렬로 접속된 제 3 트랜지스터 (T3) 및 제 4 트랜지스터 (T4) 로서, 상기 제 3 트랜지스터의 게이트는 상기 내부 노드 (Pn) 에 접속되고, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터 간의 접속의 중심점은 상기 출력 노드 (Sn) 인, 상기 제 3 트랜지스터 및 제 4 트랜지스터, 및
    상기 제 1 및 제 2 상보적 클록 신호들 중에서 다른 클록 신호 (Ck2) 와 상기 내부 노드 (Pn) 사이에 접속된 제 1 커패시터 (C1) 및 상기 내부 노드 (Pn) 와 상기 출력 노드 (Sn) 사이에 접속된 제 2 커패시터 (C2) 를 포함하고,
    상기 제 2 트랜지스터와 상기 제 4 트랜지스터 (T4) 는 그들의 게이트 상에서 다음 스테이지 (En+1) 의 출력 신호 (Sn+1) 에 의해, 또는 상기 시프트 레지스터의 마지막 스테이지 (E481) 에 대한 방전 제어 신호 (R_last) 에 의해 제어되고,
    상기 각 스테이지 (En) 는 상기 제 2 커패시터 (C2) 를 방전하기 위한 방전 회로를 포함하며,
    상기 방전 회로는 상기 마지막 스테이지의 방전 제어 신호 (R_last) 인 활성화 신호에 의해 활성화되며, 상기 평판 스크린이 기동될 때 상기 방전 제어 신호 (R_last) 는 액티브 상태인 것을 특징으로 하는 평판 스크린의 액티브 매트릭스 기판 상에 통합된 시프트 레지스터.
  2. 평판 스크린의 이미지 포인트들에 대한 선택 행들 (R(n)) 을 제어하기 위해, 상기 평판 스크린의 액티브 매트릭스 기판 상에 통합된 시프트 레지스터로서,
    상기 시프트 레지스터는 캐스케이드의 복수의 스테이지들 (En) 을 포함하고,
    각 스테이지 (En) 가 제 1 및 제 2 상보적 클록 신호들 (Ck1 및 Ck2) 에 의해 구동되고 출력 노드 (Sn) 를 통해 행 선택 신호를 제공하며, 각 스테이지 (En) 가 내부 노드 (Pn) 와 상기 출력 노드 (Sn) 사이에,
    이전 스테이지의 출력 노드 (Sn-1) 또는 상기 시프트 레지스터의 입력 신호 (IN) 를 수신하는 노드와 음의 전원 버스 (V-) 사이에 직렬로 접속된 제 1 트랜지스터 (T1) 및 제 2 트랜지스터 (T2) 로서, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 간의 접속의 중심점은 상기 스테이지의 상기 내부 노드 (Pn) 인, 상기 제 1 트랜지스터 및 제 2 트랜지스터,
    상기 제 1 및 제 2 상보적 클록 신호들 중에서 일 클록 신호 (Ck1) 와 음의 전원 버스 (V-) 사이에 직렬로 접속된 제 3 트랜지스터 (T3) 및 제 4 트랜지스터 (T4) 로서, 상기 제 3 트랜지스터의 게이트는 상기 내부 노드 (Pn) 에 접속되고, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터 간의 접속의 중심점은 상기 출력 노드 (Sn) 인, 상기 제 3 트랜지스터 및 제 4 트랜지스터, 및
    상기 제 1 및 제 2 상보적 클록 신호들 중에서 다른 클록 신호 (Ck2) 와 상기 내부 노드 (Pn) 사이에 접속된 제 1 커패시터 (C1) 및 상기 내부 노드 (Pn) 와 상기 출력 노드 (Sn) 사이에 접속된 제 2 커패시터 (C2) 를 포함하고,
    상기 제 2 트랜지스터 및 상기 제 4 트랜지스터 (T4) 는 그들의 게이트 상에서 다음 스테이지 (En+1) 의 출력 신호 (Sn+1) 에 의해, 또는 상기 시프트 레지스터의 마지막 스테이지 (E481) 에 대한 방전 제어 신호 (R_last) 에 의해 제어되고,
    상기 각 스테이지 (En) 는 상기 제 2 커패시터 (C2) 를 방전하기 위한 방전 회로를 포함하며,
    상기 방전 회로는 상기 제 2 커패시터와 병렬로 접속되는 트랜지스터 (T5) 로 구성되고, 랭크 n 의 일 스테이지의 상기 방전 회로는, 직전 랭크를 제외한 이전 랭크의 일 스테이지의 상기 출력 노드에 의해 제공된 신호에 의해 활성화되는 것을 특징으로 하는 평판 스크린의 액티브 매트릭스 기판 상에 통합된 시프트 레지스터.
  3. 제 2 항에 있어서,
    상기 직전 랭크를 제외한 이전 랭크는 랭크 n-2 인 것을 특징으로 하는 평판 스크린의 액티브 매트릭스 기판 상에 통합된 시프트 레지스터.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 시프트 레지스터의 제 1 스테이지 (E1) 의 방전 회로는 상기 마지막 스테이지의 상기 방전 제어 신호 (R_last) 에 의해 활성화되고, 상기 시프트 레지스터의 제 2 스테이지 (E2) 의 방전 회로는 상기 시프트 레지스터의 상기 입력 신호 (IN) 또는 상기 방전 제어 신호 (R_last) 에 의해 활성화되며, 상기 방전 제어 신호 (R_last) 는 상기 평판 스크린이 기동될 때 액티브 상태인 것을 특징으로 하는 평판 스크린의 액티브 매트릭스 기판 상에 통합된 시프트 레지스터.
  5. 제 1 항에 있어서,
    상기 방전 회로는 상기 제 2 커패시터와 병렬로 접속되는 트랜지스터 (T5) 로 구성되는 것을 특징으로 하는 평판 스크린의 액티브 매트릭스 기판 상에 통합된 시프트 레지스터.
  6. 제 1 항에 있어서,
    상기 방전 회로는 상기 내부 노드 (Pn) 와 상기 음의 전원 버스 (V-) 사이에 병렬로 접속된 제 1 트랜지스터 (T6) 및 상기 출력 노드 (Sn) 와 상기 음의 전원 버스 (V-) 사이에 병렬로 접속된 제 2 트랜지스터 (T7) 로 구성되는 것을 특징으로 하는 평판 스크린의 액티브 매트릭스 기판 상에 통합된 시프트 레지스터.
  7. 제 1 항 또는 제 2 항에 기재된 시프트 레지스터를 포함하는, 액티브 매트릭스 평판 스크린.
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