JP4899327B2 - シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置 - Google Patents

Description

本発明は、シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置に関し、特に、画像表示装置や画像読取装置等の走査ドライバに適用して良好なシフトレジスタ回路及びその駆動制御方法、並びに、該シフトレジスタ回路を備えた駆動制御装置に関する。

近年、コンピュータや携帯電話、携帯情報端末等の情報機器や、デジタルビデオカメラやデジタルスチルカメラ、スキャナ等の撮像機器の普及が著しい。このような機器においては、液晶表示パネル等の画像表示手段や、フォトセンサアレイ等の画像読取手段が多用されるようになっている。

例えば、アクティブマトリクス駆動方式の液晶表示装置においては、薄膜トランジスタからなる画素トランジスタを備えた表示画素（液晶画素）がマトリクス状に配列され、各表示画素を行方向に接続する走査ラインと列方向に接続するデータラインとを備えた表示パネルに対して、走査ドライバ（ゲートドライバ）により各走査ラインを順次選択状態に設定し、データドライバにより各データラインに表示データに応じた信号電圧を印加することにより、選択状態に設定された各表示画素における液晶の配向状態を制御して所望の画像情報を表示するように構成されている。ここで、走査ドライバには、各走査ラインを順次選択状態に設定するための走査信号を生成、出力する構成として、一般にシフトレジスタ回路が設けられている。

また、フォトセンサ（読取画素）をマトリクス状に配列して構成されたフォトセンサアレイを備えた画像読取装置においても、当該フォトセンサアレイの画像読取動作の際に、各行のフォトセンサを順次駆動状態（選択状態）に設定するための走査ドライバが備えられており、読出ドライバにより駆動状態に設定された各フォトセンサにおいて検出された受光量に応じた検出データ（明暗データ）を読み出して被写体の画像情報を取得するように構成されている。このような画像読取装置においても、上記液晶表示装置と同様に、走査ドライバには、各行のフォトセンサを順次駆動状態に設定するための走査信号を生成、出力するシフトレジスタ回路が設けられている。

ここで、上述したような画像表示装置や画像読取装置に適用される走査ドライバについて簡単に説明する。
図１３は、従来技術における液晶表示装置に適用される走査ドライバ（シフトレジスタ回路部）の一例を示す要部構成図である。

画像表示装置（液晶表示装置）に適用される走査ドライバは、例えば、図１３に示すように、複数のステージ（シフトブロック）ＳＲＣ（ｑ−１）、ＳＲＣ（ｑ）、ＳＲＣ（ｑ＋１）、・・・（ｑは２以上の整数）を縦列接続した構成を有し、クロック信号ＣＫＶ、ＣＫＶＢに基づいて、各ステージＳＲＣ（ｑ）の出力信号を次段のステージＳＲＣ（ｑ＋１）に順次入力（転送）するシフトレジスタ回路部を備えた構成を有している。ここで、各ステージＳＲＣ（ｑ）の出力信号は、上記転送動作に応じて、（所定の信号レベルに変換して）対応する各行の走査ラインに走査信号ＧＯＵＴ（ｋ）として順次出力されるとともに、前段のステージＳＲＣ（ｑ−１）にリセット信号として入力される。このような走査ドライバの構成については、例えば、特許文献１等に詳しく記載されている。

なお、図１３に示した走査ドライバ（シフトレジスタ回路）において、ＣＫＶ、ＣＫＶＢは、相互に反転関係を有するクロック信号であり、ＳＴＶは、図示を省略した初段のステージＳＲＣ（１）に入力されるシフトスタート信号であり、ＥＮＤは、最終段のステージに入力されるリセット信号である。

そして、このような走査ドライバを備えた画像表示装置においては、周知の表示駆動制御方法によれば、一般に、走査ドライバの動作周波数はデータドライバに比較して低く設定することができるので、走査ドライバ（シフトレジスタ回路部）を構成するスイッチング素子として、アモルファスシリコンや酸化亜鉛（ＺｎＯ）等の比較的電子移動度が低い半導体材料を用いたトランジスタ素子であっても適用することができる。

この場合、表示パネルに配列される表示画素に、アモルファスシリコン等を用いた素子構造（薄膜トランジスタ構造）が適用されている場合には、これらの表示画素（表示パネル）と、周辺回路である走査ドライバやデータドライバ等の表示駆動装置を単一のパネル基板（ガラス基板等）上に、同一の製造プロセスを適用して一体的に形成することができる。これにより、装置規模を小型薄型化することができるとともに、製造プロセスを簡素化してコストの低減等を図る技術が研究・開発されている。

特開２００２−１９７８８５号公報（第９頁〜第１２頁、図１、図４）

上述したように、アモルファスシリコンや酸化亜鉛等の半導体材料からなる薄膜トランジスタ素子においては、単結晶シリコンやポリシリコン等の半導体材料からなる薄膜トランジスタ素子に比較して、電子移動度が低く動作特性が劣るため、上述したような画像表示装置や画像読取装置に適用する場合にあっては、例えば、データドライバに比較して動作周波数が低くても動作上問題のない走査ドライバには適用することができる。

しかしながら、アモルファスシリコントランジスタ等を適用した走査ドライバにおいては、本質的に動作周波数が低いため、走査線数が多く動作周波数の高いパネル、例えば、高精細又は大画面の表示パネルやセンサアレイに適用することが困難であるという問題を有していた。

具体的には、走査ドライバの動作周波数（すなわち、動作速度）は、一般に、走査信号の出力部（すなわち、シフトレジスタ回路を構成する各シフトブロック（ステージ）の出力部）の抵抗成分（出力抵抗）とその負荷容量の積（時定数）に基づいて決定されることが知られている。ここで、負荷容量は、各走査ラインに寄生する配線容量や次段のシフトブロックにおける入力容量等の和であり、抵抗成分は、シフトブロックの出力部を構成するスイッチング素子のオン抵抗等である。

上述したように、アモルファスシリコントランジスタ等の薄膜トランジスタを走査ドライバに適用した場合にあっては、素子特性上、負荷容量となる容量成分が大きく、しかも、オン抵抗が低いため、単結晶シリコントランジスタ等を適用した走査ドライバに比較して、上記動作周波数が著しく低くなることが避けられなかった。

また、アモルファスシリコントランジスタ等においては、製造プロセスが簡易なうえ、製造時点で均一で良好な素子特性が得られるという特徴を有しているものの、上記単結晶シリコントランジスタやポリシリコントランジスタに比較して、当該素子特性の経時的な劣化が大きいため、長期間良好に表示駆動や読取駆動を行うことが困難であるという問題も有していた。

具体的には、発明者らの検証によれば、８０℃程度の温度環境で、数百時間の加速実験を行った場合、動作周波数が、初期状態の概ね半分程度に劣化するという実験結果も得られており、実製品での良好な表示駆動や読取駆動を長期間保証することができないという問題を有していた。

そこで、本発明は、上記問題点に鑑み、電子移動度が比較的低い素子特性を有するスイッチング素子を適用した場合であっても、比較的走査線数が多く動作周波数が高い表示パネルやセンサアレイに対して、長期間良好に所定のタイミングで走査信号を出力して表示駆動、又は、読取駆動を行うことができるシフトレジスタ回路及びその駆動制御方法、並びに、当該シフトレジスタ回路を備えた駆動制御装置を提供することを目的とする。

請求項１記載の発明は、直列に接続された複数段の信号保持手段を備え、入力信号を次段の前記信号保持手段に順次転送しつつ、前記入力信号に基づいて、前記信号保持手段の各々から出力信号を順次出力するシフトレジスタ回路において、前記信号保持手段の各々は、少なくとも、前記入力信号を取り込み保持する入力制御手段と、第１の制御クロック信号が印加され、保持された前記入力信号及び前記第１の制御クロック信号の信号レベルに応じて前記出力信号を出力する出力制御手段と、第２の制御クロックが印加され、保持された前記入力信号及び該第２の制御クロックの信号レベルに応じた信号レベルを有するシフト信号を、次段の前記信号保持手段に出力する転送制御手段と、リセット信号が印加され、保持された前記入力信号の信号レベルを初期化するリセット制御手段と、を備え、次段の前記信号保持手段により生成された前記シフト信号が前記リセット制御手段における前記リセット信号として入力されるように構成され、前記第１及び第２の制御クロックは第１の信号レベルと第２の信号レベルを有し、前記出力制御手段における前記出力信号は、前記第１の制御クロックが前記第１の信号レベルに設定されたタイミングに応じて出力され、該第１の制御クロックの信号レベルは、前記リセット制御手段により、保持された前記入力信号の信号レベルを初期化する動作の開始タイミングよりより前のタイミングで前記第２の信号レベルに変化するように設定されて、前記出力制御手段から前記出力信号を出力する動作が、前記リセット制御手段により、保持された前記入力信号の信号レベルを初期化する動作の開始タイミングよりも前に終了するように設定されていることを特徴とする。

請求項２記載の発明は、請求項１記載のシフトレジスタ回路において、前記リセット信号は、前記第２の制御クロックの反転位相となるタイミングに基づいて生成されることを特徴とする。

請求項３記載の発明は、請求項１又は２記載のシフトレジスタ回路において、前記入力制御手段は、少なくとも、電流路の一端側及び制御端子に前記入力信号が供給されるとともに、他端側に第１の接点が接続された第１のスイッチ手段を備え、前記出力制御手段は、少なくとも、電流路の一端側に前記第１の制御クロックが供給されるとともに、他端側に前記出力信号が出力される第２の接点が接続され、制御端子に前記第１の接点が接続された第２のスイッチ手段と、電流路の一端側に前記電源電圧が接続されるとともに、他端側に前記第２の接点が接続され、制御端子に前記第１の接点の電位の反転電位が印加される第３のスイッチ手段と、を備え、前記リセット制御手段は、少なくとも、電流路の一端側に前記第１の接点が接続されるとともに、他端側に前記電源電圧が接続され、制御端子に前記リセット信号が供給される第４のスイッチ手段を備え、前記転送制御手段は、少なくとも、電流路の一端側に前記第２の制御クロックが供給されるとともに、他端側に前記シフト信号が出力される第３の接点が接続され、制御端子に前記第１の接点が接続された第５のスイッチ手段と、電流路の一端側に所定の電源電圧が接続されるとともに、他端側に前記第３の接点が接続され、制御端子に前記第１の接点の電位の反転電位が印加される第６のスイッチ手段と、を備えることを特徴とする。

請求項４記載の発明は、請求項３記載のシフトレジスタ回路において、前記出力制御手段は、少なくとも、前記出力信号の出力期間においてのみ前記第２のスイッチ手段がオン動作して、前記第１の制御クロックに基づく信号レベルを有する前記出力信号が前記第２の接点を介して出力され、前記出力信号の非出力期間においては、前記第３のスイッチ手段がオン動作して、前記電源電圧に基づく信号レベルを有する前記出力信号が前記第２の接点を介して出力されるように構成されていることを特徴とする。

請求項５記載の発明は、請求項１乃至４のいずれかに記載のシフトレジスタ回路において、前記第１の制御クロックが前記第１の信号レベルとなる信号幅と前記第２の制御クロックが前記第１の信号レベルとなる信号幅とが同一であって、前記第２の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するタイミングより前に前記第１の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するように、前記第１の制御クロック及び前記第２の制御クロックは、位相が相互にずらして設定されていることを特徴とする。

請求項６記載の発明は、請求項１乃至４のいずれかに記載のシフトレジスタ回路において、前記第１の制御クロックが前記第１の信号レベルとなる信号幅が、前記第２の制御クロックが前記第１の信号レベルとなる信号幅よりも短く設定され、前記第２の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するタイミングより前に前記第１の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するように、前記第１の制御クロック及び前記第２の制御クロックの前記信号レベルの変化タイミングが設定されていることを特徴とする。

請求項７記載の発明は、請求項１乃至６のいずれかに記載のシフトレジスタ回路において、前記シフトレジスタ回路は、前記複数段の信号保持手段のうち、奇数段目の前記信号保持手段には、前記第１の制御クロック及び前記第２の制御クロックが供給され、偶数段目の前記信号保持手段には、前記第１の制御クロック及び前記第２の制御クロックの、各々反転位相となる第３の制御クロック及び第４の制御クロックが供給されることを特徴とする。

請求項８記載の発明は、請求項１乃至７のいずれかに記載のシフトレジスタ回路において、前記シフトレジスタ回路は、前記信号保持手段の各々を構成する前記第１乃至第６のスイッチ手段が、単一のチャネル極性を有する電界効果型トランジスタであることを特徴とする。
請求項９記載の発明は、請求項８記載のシフトレジスタ回路において、前記シフトレジスタ回路は、前記信号保持手段の各々を構成する前記第１乃至第６のスイッチ手段が、アモルファスシリコンからなる半導体材料を用いた薄膜トランジスタであることを特徴とする。
請求項１０記載の発明は、請求項８記載のシフトレジスタ回路において、前記シフトレジスタ回路は、前記信号保持手段の各々を構成する前記第１乃至第６のスイッチ手段が、酸化亜鉛からなる半導体材料を用いた薄膜トランジスタであることを特徴とする。

請求項１１記載の発明は、直列に接続された複数段の信号保持手段を備え、入力信号を次段の前記信号保持手段に順次転送しつつ、前記入力信号に基づいて、前記信号保持手段の各々から出力信号を順次出力するシフトレジスタ回路の駆動制御方法において、前記入力信号を取り込み保持するステップと、第１の制御クロック信号が印加され、保持された前記入力信号及び前記第１の制御クロックの信号レベルに応じて前記出力信号を出力するステップと、保持された前記入力信号の信号レベルを初期化するステップと、前記シフトレジスタ回路の駆動制御方法は、更に、第２の制御クロックが印加され、保持された前記入力信号及び該第２の制御クロックの信号レベルに応じた信号レベルを有するシフト信号を、次段の前記信号保持手段に出力するステップと、を含み、前記入力信号の信号レベルを初期化するステップは、前記第２の制御クロックの反転位相となるタイミングに基づいて、次段の前記信号保持手段により生成された前記シフト信号がリセット信号として入力されることにより実行され、前記出力信号を出力するステップは、保持された前記入力信号の信号レベルを初期化するステップの開始より前のタイミングで終了するように設定されていることを特徴とする。

請求項１２記載の発明は、請求項１１記載のシフトレジスタ回路の駆動制御方法において、前記第１の制御クロック及び前記第２の制御クロックは、第１の信号レベルと第２の信号レベル間を所定の周期で繰り返し変化するクロックパルスであって、前記第１の制御クロックが前記第１の信号レベルとなる信号幅と前記第２の制御クロックが前記第１の信号レベルとなる信号幅とが同一であるとともに、前記第２の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するタイミングより前に前記第１の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するように、前記第１の制御クロック及び前記第２の制御クロックの位相が相互にずらして設定されていることを特徴とする。

請求項１３記載の発明は、請求項１１記載のシフトレジスタ回路の駆動制御方法において、前記第１の制御クロック及び前記第２の制御クロックは、第１の信号レベルと第２の信号レベル間を所定の周期で繰り返し変化するクロックパルスであって、前記第１の制御クロックが前記第１の信号レベルとなる信号幅が、前記第２の制御クロックが前記第１の信号レベルとなる信号幅よりも短く設定されるとともに、前記第２の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するタイミングより前に前記第１の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するように、前記第１の制御クロック及び前記第２の制御クロックの前記信号レベルの変化タイミングが設定されていることを特徴とする。

請求項１４記載の発明は、複数の画素が２次元配列された画素アレイに対して、各行の画素を選択状態に設定するための走査信号を順次出力する駆動制御装置において、前記駆動制御装置は、前記画素アレイに２次元配列された前記複数の画素のうち、奇数行目の前記画素に前記走査信号を順次出力する第１の駆動制御部と、偶数行目の前記画素に前記走査信号を順次出力する第２の駆動制御部と、を備えて構成され、前記第１の駆動制御部及び前記第２の駆動制御部は、各々、少なくとも直列に接続された複数段の信号保持手段を有し、入力信号を次段の前記信号保持手段に順次転送しつつ、前記入力信号に基づいて、前記信号保持手段の各々から前記走査信号となる出力信号を順次出力するシフトレジスタ回路を備え、前記信号保持手段の各々は、少なくとも、前記入力信号を取り込み保持する入力制御手段と、第１の信号レベルと第２の信号レベルを有する第１の制御クロック信号が印加され、保持された前記入力信号及び前記第１の制御クロック信号の信号レベルに応じ前記出力信号を出力する出力制御手段と、前記第１の信号レベルと前記第２の信号レベルを有する第２の制御クロックが印加され、保持された前記入力信号及び該第２の制御クロックの信号レベルに応じた信号レベルを有するシフト信号を、次段の前記信号保持手段に出力する転送制御手段と、リセット信号が印加され、保持された前記をリセット制御手段と、を具備し、次段の前記信号保持手段により生成された前記シフト信号が前記リセット制御手段における前記リセット信号として入力されるように構成され、前記出力制御手段から前記出力信号を出力する動作は、前記リセット制御手段により前記入力信号の信号レベルを初期化する動作の開始タイミングより前のタイミングで終了するように設定されていることを特徴とする。

請求項１５記載の発明は、請求項１４記載の駆動制御装置において、前記リセット信号は、前記第２の制御クロックの反転位相となるタイミングに基づいて生成されることを特徴とする。
請求項１６記載の発明は、請求項１４又は１５のいずれかに記載の駆動制御装置において、前記シフトレジスタ回路は、前記信号保持手段の各々が単一のチャネル極性を有する１以上の電界効果型トランジスタからなるスイッチ手段を含んだ構成を有していることを特徴とする。

請求項１７記載の発明は、請求項１６記載の駆動制御装置において、前記複数の画素の各々は、単一のチャネル極性を有する１以上の電界効果型トランジスタからなるスイッチ手段を含んだ構成を有し、前記駆動制御装置は、前記画素アレイが形成された基板上に一体的に設けられていることを特徴とする。
請求項１８記載の発明は、請求項１６又は１７記載の駆動制御装置において、前記画素アレイ及び前記駆動制御装置を構成する前記スイッチ手段は、アモルファスシリコンからなる半導体材料を用いた薄膜トランジスタであることを特徴とする。

請求項１９記載の発明は、請求項１６又は１７記載の駆動制御装置において、前記画素アレイ及び前記駆動制御装置を構成する前記スイッチ手段は、酸化亜鉛からなる半導体材料を用いた薄膜トランジスタであることを特徴とする。
請求項２０記載の発明は、請求項１４乃至１９のいずれかに記載の駆動制御装置において、前記画素アレイは、複数の表示画素が２次元配列された表示画素アレイであることを特徴とする。
請求項２１記載の発明は、請求項１４乃至１９のいずれかに記載の駆動制御装置において、前記画素アレイは、複数の読取画素が２次元配列された読取画素アレイであることを特徴とする。

本発明に係るシフトレジスタ回路及びその駆動制御方法は、画像表示装置や画像読取装置の駆動制御装置（走査ドライバ）に適用が可能であって、入力信号を順次次段にシフトしつつ、各段ごとに出力信号を順次出力する複数段の信号保持手段（シフトブロック）を備えたシフトレジスタ回路において、各段の信号保持手段には、上記入力信号に応じて、第１の制御クロックに基づく信号レベルを有する出力信号（外部出力信号）を出力する出力制御手段（出力側プッシュプル回路部）と、第２の制御クロックに基づく信号レベルを有するシフト信号を出力する転送制御手段（転送側プッシュプル回路部）と、が設けられ、各々、独立して出力信号とシフト信号とが生成、出力されるように構成されている。

また、出力制御制御手段は、少なくとも、入力信号の信号レベルに応じてオン動作して、第１の制御クロックの信号レベルに基づく出力信号（外部出力信号）を出力する第２のスイッチ手段（薄膜トランジスタ）と、入力信号の反転信号の信号レベル（反転電位）に応じてオン動作して、電源電圧（低電位電圧）に基づく出力信号を出力する第３のスイッチ手段と、を備えて構成され、上記出力信号の出力期間のみ第２のスイッチ手段がオン動作し、出力信号の非出力期間においては、第２のスイッチ手段がオフ動作して、第３のスイッチ手段がオン動作するように構成されている。

ここで、シフト信号を出力する動作期間と出力信号を出力する動作期間は、時間的に重なるように設定されるとともに、第１の制御クロックがリセット信号の入力タイミングよりも先に第１の信号レベルから第２の信号レベルに変化する（ハイレベルからローレベルに立ち下がる）ことにより、出力信号の出力動作が、保持された入力信号の信号レベルを初期化するリセット動作の開始タイミングよりも先に終了する（ローレベルの外部出力信号が出力される）ように設定されている。

これによれば、出力信号の立ち下がり時の信号特性（立ち下がり特性）は、出力制御手段を構成する第３のスイッチ手段ではなく、第１の制御クロックが供給される第２のスイッチ手段により制御されることになり、シフトレジスタ回路を長時間駆動した後において、第３のスイッチ手段は、オン状態が長時間保持されるため素子特性の劣化が顕著となる場合があるが、第２のスイッチ手段は、オン動作期間が短いため素子特性の劣化は少なく良好に保持されるため、出力信号の立ち下がり時の信号特性に対する各スイッチ手段の素子特性の劣化の影響を抑制することができる。

したがって、シフトレジスタ回路を長時間駆動した後においても、第２のスイッチ手段の素子特性は良好に保持されるので、第１の制御クロックの立ち下がりに伴って、出力信号を速やかにローレベルに立ち下げることができ、信号特性の劣化を抑制することができる。これにより、電子移動度が低く、素子特性の経時変化が著しいアモルファスシリコンや酸化亜鉛等の半導体材料からなる薄膜トランジスタを、シフトレジスタ回路（シフトブロック）に良好に適用することができる。

そして、本発明に係る駆動制御装置は、液晶表示パネルや発光型表示パネル等を備えた画像表示装置、あるいは、フォトセンサアレイ等を備えた画像読取装置に適用可能な駆動制御装置（走査ドライバ）であって、上記表示パネル等の画素アレイに配列された複数の表示画素や読取画素のうち、奇数行目の走査ライン（奇数側ライン）に走査信号（奇数側走査信号）を順次出力する第１の駆動制御部（奇数ライン用走査ドライバ）と、偶数行目の走査ライン（偶数側ライン）に走査信号（偶数側走査信号）を順次出力する第２の駆動制御部（偶数ライン用走査ドライバ）と、を備えて構成され、第１の駆動制御部及び第２の駆動制御部が、各々、上述したシフトレジスタ回路を備えた構成を有している。

ここで、画素アレイに配列された全ての画素（全ての走査ライン）を行ごとに順次選択状態に設定（走査）するために、第１の駆動制御部において各段の信号保持手段間で、シフト信号を順次転送しつつ奇数行目の走査ラインに走査信号を出力する動作と、第２の駆動制御部において各段の信号保持手段間で、シフト信号を順次転送しつつ偶数行目の走査ラインに走査信号を出力する動作と、を交互に繰り返し実行する。

これによれば、画素アレイに配列された全ての画素（一画面）を走査するために、第１の駆動制御部及び第２の駆動制御部により交互に走査信号を出力すればよいので、１走査期間（１フレーム期間）における第１の駆動制御部及び第２の駆動制御部の各動作周波数は、単一の走査ドライバのみを適用して一画面を走査する場合に比較して、実質的に１／２の動作周波数でよいことになる。

したがって、走査線数が比較的多く動作周波数が高い画素アレイ（表示パネルやセンサアレイ）を、動作周波数の低い一対の駆動制御部（走査ドライバ）により良好に表示駆動することができるので、例えば、アモルファスシリコンや酸化亜鉛等の電子移動度が低い半導体材料からなる薄膜トランジスタを、当該駆動制御部を構成するシフトレジスタ回路のスイッチング手段に良好に適用することができ、簡易な製造プロセスで安価な画像表示装置や画像読取装置を実現することができる。

ここで、シフトレジスタ回路のスイッチング手段として、電子移動度が低く、経時的な素子特性の劣化が著しい薄膜トランジスタを適用した場合であっても、各信号保持手段の出力制御手段において、オン動作期間が短く特性劣化の小さいスイッチ手段により、走査信号の信号特性（特に、立ち下がり動作）を制御することができるので、長期間にわたって駆動制御装置を駆動した場合であっても、走査信号の信号レベルを迅速に変化させる（ローレベルに立ち下げる）ことができ、画像表示特性が安定した画像表示装置や読取動作特性が安定した画像読取装置を実現することができる。

また、画素アレイを構成する各画素、及び、駆動制御装置に設けられるシフトレジスタ回路（信号保持手段）に適用されるスイッチ手段を、同一チャネル極性を有する電界効果型トランジスタにより構成することにより、同一のガラス基板等の絶縁性基板上に、同一の製造プロセスで形成される導電層や絶縁層、半導体層を適用して一体的に製造することができるので、装置規模を小型薄型化することができる。

以下、本発明に係るシフトレジスタ回路及びその駆動制御方法並びに駆動制御装置について、実施の形態を示して詳しく説明する。
＜シフトレジスタ回路＞
まず、本発明に係るシフトレジスタ回路の全体構成について、図面を参照して説明する。

図１は、本発明に係るシフトレジスタ回路の一実施形態を示す概略構成図である。ここでは、説明の都合上、シフトレジスタ回路を構成する複数段（ｎ段；ｎは４以上の整数）のシフトブロックのうち、便宜的に＜ｋ＞段目〜＜ｋ＋３＞段目（１≦ｋ、ｋ＋３≦ｎ）の４段のみを示し、＜ｋ＞段目のシフトブロックを中心にして構成を説明する。

図１に示すように、本実施形態に係るシフトレジスタ回路は、複数段のシフトブロック（信号保持手段）ＳＢＡ（１）〜ＳＢＡ（ｎ）を備え、各段のシフトブロックＳＢＡ（ｋ）の入力端子ＩＮに、前段のシフトブロックＳＢＡ（ｋ−１）から出力される出力信号がシフト信号（入力信号）ＳＦ（ｋ−１）として入力され（シフトブロックＳＢＡ（ｋ）が初段のシフトブロックＳＢＡ（１）の場合には、スタート信号（入力信号）ＳＴが供給され）、当該出力端子ＯＵＴＳから出力される出力信号がシフト信号ＳＦ（ｋ）として次段の入力端子ＩＮに順次入力され、また、出力端子ＯＵＴＧから出力される出力信号が外部出力信号（出力信号）ＧＳ（ｋ）として取り出されるように構成されている。

また、各シフトブロックＳＢＡ（ｋ）は、次段のシフトブロックＳＢＡ（ｋ＋１）の出力端子ＯＵＴＳから出力されるシフト信号ＳＦ（ｋ＋１）がリセット信号として入力される（シフトブロックＳＢＡ（ｋ）が最終段のシフトブロックＳＢＡ（ｎ）の場合には、リセット信号ＲＥＤが外部から供給される）リセット端子ＲＳＴを備えている。

また、各シフトブロックＳＢＡ（１）〜ＳＢＡ（ｎ）は、当該シフトブロックＳＢＡ（ｋ）の段数（何段目であるか）に応じて、各々、位相の異なる２種類（２相）の制御クロックＣＫＡ及びＣＫＢ、又は、ＣＫＣ及びＣＫＤが個別に供給されるクロック端子ＴＣＡ、ＴＣＢを備えている。

具体的には、例えば、奇数段目のシフトブロックＳＢＡ（ｋ）には、クロック端子ＴＣＡに制御クロックＣＫＡが供給されるとともに、クロック端ＴＣＢには制御クロックＣＫＢが供給され、一方、偶数段目のシフトブロックＳＢＡ（ｋ＋１）には、クロック端子ＴＣＡに制御クロックＣＫＣが供給されるとともに、クロック端ＴＣＢには制御クロックＣＫＤが供給されるように構成されている。

ここで、制御クロックＣＫＡとＣＫＣとは、位相が相互に反転関係を有するように設定され、制御クロックＣＫＢとＣＫＤとは、位相が相互に反転関係を有するように設定されている。なお、制御クロック相互の位相差や立ち上がり、立ち下がりタイミングについては、後述する駆動制御方法において、詳しく説明する。

（シフトブロックの回路構成）
次いで、本実施形態に係るシフトレジスタ回路に適用される各シフトブロックの具体的な回路構成について、図面を参照して説明する。
図２は、本実施形態に係るシフトレジスタ回路に適用されるシフトブロックの一例を示す機能ブロック図であり、図３は、本実施形態に係るシフトレジスタ回路に適用されるシフトブロックの具体的な回路構成図である。

なお、奇数段目のシフトブロックと偶数段目のシフトブロックとは、上述したように、供給される制御クロックの位相が反転した関係に設定されているのみで、回路構成は同一であるので、ここでは、制御クロックＣＫＡ及びＣＫＢに基づいて動作する奇数段目のシフトブロックの例として、＜ｋ＞段目のシフトブロックのみを示して説明する。したがって、偶数段目のシフトブロックにおいては、図２中に示すように、制御クロックＣＫＡ及びＣＫＢを、それぞれ制御クロックＣＫＣ及びＣＫＤと読み替えるものとする。

図２に示すように、本実施形態に係るシフトブロックＳＢＡ（ｋ）は、概略、図示を省略した前段のシフトブロックＳＢＡ（ｋ−１）から入力端子ＩＮに入力されるシフト信号ＳＦ（ｋ−１）に基づいて、当該シフト信号ＳＦ（ｋ−１）を取り込み保持するとともに、図示を省略した次段のシフトブロックＳＢＡ（ｋ＋１）からリセット端子ＲＳＴに入力されるシフト信号ＳＦ（ｋ＋１）に基づいて、上記保持したシフト信号ＳＦ（ｋ−１）を消去（信号レベルをリセット）する信号保持・消去部（入力制御手段、リセット制御手段）１０と、該信号保持・消去部１０に保持されたシフト信号ＳＦ（ｋ−１）に基づく信号レベルを反転処理するレベル反転部２０と、上記シフト信号ＳＦ（ｋ−１）の非反転信号レベル、及び、反転信号レベル、制御クロック（第１の制御クロック）ＣＫＢに基づいて外部出力信号ＧＳ（ｋ）を生成し、出力端子ＯＵＴＧを介して出力する出力側プッシュプル回路部（出力制御手段）３０と、信号保持・消去部１０に保持されたシフト信号ＳＦ（ｋ−１）の信号レベル（非反転信号レベル）、及び、レベル反転部２０により反転処理された信号レベル（反転信号レベル）、制御クロック（第２の制御クロック）ＣＫＡに基づいてシフト信号ＳＦ（ｋ）を生成し、出力端子ＯＵＴＳを介して次段のシフトブロックＳＢＡ（ｋ＋１）に出力する転送側プッシュプル回路部（転送制御手段）４０と、を備えた構成を有している。

具体的には、シフトブロックＳＢＡ（ｋ）は、例えば、図３に示すように、８個の薄膜トランジスタ（電界効果型トランジスタ）Ｔｒ１１〜Ｔｒ１８を用いて構成することができる。すなわち、上記信号保持・消去部１０は、ゲート端子及びドレイン端子が入力端子ＩＮに接続され、ソース端子が接点Ｎ１１（第１の接点）に接続された薄膜トランジスタ（第１のスイッチ手段）Ｔｒ１１と、ゲート端子がリセット端子ＲＳＴに接続され、ソース端子が接点Ｎ１１に、ドレイン端子が低電位電圧（電源電圧）Ｖssに接続された薄膜トランジスタ（第４のスイッチ手段）Ｔｒ１２と、を有して構成されている。

また、レベル反転部２０は、ゲート端子及びドレイン端子が高電位電圧Ｖddに接続され、ソース端子が接点Ｎ１２に接続された薄膜トランジスタＴｒ１３と、ゲート端子が接点Ｎ１１に接続され、ドレイン端子及びソース端子が接点Ｎ１２及び低電位電圧Ｖssに各々接続された薄膜トランジスタＴｒ１４と、を有して構成されている。

出力側プッシュプル回路部３０は、ゲート端子が接点Ｎ１１に接続され、ドレイン端子及びソース端子がクロック端子ＴＣＢ及び接点Ｎ１４（出力端子ＯＵＴＧ；第２の接点）に各々接続された薄膜トランジスタ（第２のスイッチ手段）Ｔｒ１７と、ゲート端子が接点Ｎ１２に接続され、ドレイン端子及びソース端子が接点Ｎ１４及び低電位電圧Ｖssに各々接続された薄膜トランジスタ（第３のスイッチ手段）Ｔｒ１８と、を有して構成されている。

転送側プッシュプル回路部４０は、ゲート端子が接点Ｎ１１に接続され、ドレイン端子及びソース端子がクロック端子ＴＣＡ及び接点Ｎ１３（出力端子ＯＵＴＳ；第３の接点）に各々接続された薄膜トランジスタ（第５のスイッチ手段）Ｔｒ１５と、ゲート端子が接点Ｎ１２に接続され、ドレイン端子及びソース端子が接点Ｎ１３及び低電位電圧Ｖssに各々接続された薄膜トランジスタ（第６のスイッチ手段）Ｔｒ１６と、を有して構成されている。

すなわち、本実施形態に係るシフトブロックＳＢＡ（ｋ）においては、制御クロックＣＫＢに基づくタイミングで外部出力信号ＧＳ（ｋ）を出力する走査用（走査信号出力用）の出力側プッシュプル回路部３０と、制御クロックＣＫＡに基づくタイミングで次段のシフトブロックＳＢＡ（ｋ＋１）にシフト信号ＳＦ（ｋ）を出力する転送用（転送信号出力用）の転送側プッシュプル回路部４０と、を出力部に備えた構成を有している。

また、上述したシフトブロックＳＢＡ（ｋ）を構成する薄膜トランジスタＴｒ１１〜Ｔｒ１８は、いずれも絶縁性基板上に形成された同一チャネル型（ここでは、ｎチャネル型）の薄膜トランジスタにより構成されている。これにより、本実施形態に係るシフトレジスタ回路（シフトブロック）においては、例えば、アモルファスシリコンや酸化亜鉛等の半導体材料からなる薄膜トランジスタを適用することにより、すでに製造技術が確立された製造プロセスを適用して素子特性が均一な薄膜トランジスタを形成することができるので、比較的安価に動作特性に優れたシフトレジスタ回路を実現することができる。

（シフトレジスタ回路の駆動制御方法）
次に、上述したような構成を有するシフトレジスタ回路の駆動制御動作（駆動制御方法）について説明する。
図４は、本実施形態に係るシフトレジスタ回路に適用されるシフトブロックの駆動制御動作を示すタイミングチャートである。

図４に示すように、本実施形態に係る各シフトブロックＳＢＡ（ｋ）の駆動制御動作は、大別して、前段のシフトブロックＳＢＡ（ｋ−１）から出力されるシフト信号ＳＦ（ｋ−１）（又は、スタート信号ＳＴ）を取り込み保持する信号取込・保持動作（取込・保持動作期間＜Ｓ０＞〜＜Ｓ１＞）と、当該シフト信号ＳＦ（ｋ−１）に基づいて所定の信号レベルを有するシフト信号ＳＦ（ｋ）を生成して次段のシフトブロックＳＢＡ（ｋ＋１）に出力する信号出力動作（出力動作期間＜Ｓ１＞〜＜Ｓ２＞）と、次段のシフトブロックＳＢＡ（ｋ＋１）から出力されるシフト信号ＳＦ（ｋ＋１）に基づいて上記取り込み保持した信号レベルをリセット（ローレベル状態に初期化）する信号リセット動作（リセット動作期間＜Ｓ２＞〜＜Ｓ３＞）と、を順次実行することにより実現される。なお、外部出力信号ＧＳ（ｋ）の生成、出力動作は、後述するように、少なくとも上記シフト信号ＳＦ（ｋ）の出力動作期間に、当該動作期間の一部が時間的に重なる（重複する）ように設定される。

具体的には、図４に示すように、所定の信号幅Ｔｗ及び信号周期Ｆａ（＝２×Ｔｗ）を有する制御クロックＣＫＡを基準にして各シフトブロックＳＢＡ（ｋ）の駆動制御動作を説明すると、信号取込・保持動作（取込・保持動作期間＜Ｓ０＞〜＜Ｓ１＞）においては、図３に示した回路構成において、少なくとも接点Ｎ１１の電位Ｖ（Ｎ１１）がローレベル（Ｌ）に設定されるとともに、次段のシフトブロックＳＢＡ（ｋ＋１）から出力されるシフト信号ＳＦ（ｋ＋１）がローレベルに設定されてリセット端子ＲＳＴに印加された状態（初期状態）で、前段のシフトブロックＳＢＡ（ｋ−１）から出力されるハイレベル（Ｈ）のシフト信号ＳＦ（ｋ−１）（又は、スタート信号ＳＴ）が入力端子ＩＮに印加されることにより、信号保持・消去部１０を構成する薄膜トランジスタＴｒ１１がオン動作する。

ここで、上記初期状態においては、シフト信号ＳＦ（ｋ＋１）がローレベルに設定されていることにより、薄膜トランジスタＴｒ１２はオフ動作し、一方、接点Ｎ１１の電位Ｖ（Ｎ１１）がローレベルに設定されていることにより、薄膜トランジスタＴｒ１４、Ｔｒ１５、Ｔｒ１７がオフ動作するとともに、薄膜トランジスタＴｒ１３、Ｔｒ１６、Ｔｒ１８がオン動作するので、シフト信号ＳＦ（ｋ）及び外部出力信号ＧＳ（ｋ）は、制御クロックＣＫＡ、ＣＫＢの信号レベルに関わらず、ローレベルに設定される。

これにより、シフト信号ＳＦ（ｋ−１）が薄膜トランジスタＴｒ１１を介して接点Ｎ１１に取り込まれ、当該接点Ｎ１１の電位Ｖ（Ｎ１１）は、シフト信号ＳＦ（ｋ−１）の信号レベルに応じたハイレベル状態に変化する。また、レベル反転部２０を構成する薄膜トランジスタＴｒ１４がオン動作することにより、接点Ｎ１２の電位Ｖ（Ｎ１２）は、低電位電圧Ｖssに応じたローレベル状態に変化する。

したがって、転送側プッシュプル回路部４０を構成する薄膜トランジスタＴｒ１５及び出力側プッシュプル回路部３０を構成する薄膜トランジスタＴｒ１７がオン動作し、転送側プッシュプル回路部４０を構成する薄膜トランジスタＴｒ１６及び出力側プッシュプル回路部３０を構成する薄膜トランジスタＴｒ１８がオフ動作することになるので、制御クロックＣＫＡ及びＣＫＢの信号レベルに応じて接点Ｎ１３及び接点Ｎ１４の電位Ｖ（Ｎ１３）、Ｖ（Ｎ１４）が設定されることになる。

ここで、取込・保持動作期間の初期段階（＜Ｓ０＞〜＜Ｓ１ｂ＞）においては、制御クロックＣＫＡ及びＣＫＢは、いずれもローレベルに設定されているので、ローレベルのシフト信号ＳＦ（ｋ）が出力端子ＯＵＴＳを介して次段のシフトブロックＳＢＡ（ｋ＋１）に出力されるとともに、ローレベルの外部出力信号ＧＳ（ｋ）が出力端子ＯＵＴＧを介して出力される。

そして、本実施形態に係るシフトブロックの駆動制御動作においては、上記制御クロックＣＫＡ及びＣＫＢが同一の信号幅Ｔｗ及び信号周期Ｆａを有するように設定されているとともに、この取込・保持動作期間＜Ｓ０＞〜＜Ｓ１＞の終盤段階において、制御クロックＣＫＢが制御クロックＣＫＡよりも早いタイミング＜Ｓ１ｂ＞でハイレベルに立ち上がることにより、出力側プッシュプル回路部３０を構成する薄膜トランジスタＴｒ１７及び出力端子ＯＵＴＧを介して、ハイレベルの外部出力信号ＧＳ（ｋ）が出力される信号出力状態に移行する。

すなわち、取込・保持動作期間＜Ｓ０＞〜＜Ｓ１＞においては、タイミング＜Ｓ０＞〜＜Ｓ１＞の期間中、出力端子ＯＵＴＳからローレベルのシフト信号ＳＦ（ｋ）のみが出力されるとともに、出力端子ＯＵＴＧからはタイミング＜Ｓ０＞〜＜Ｓ１ｂ＞の期間のみ、ローレベルの外部出力信号ＧＳ（ｋ）が出力され、タイミング＜Ｓ１ｂ＞〜＜Ｓ１＞の期間では、ハイレベルの外部出力信号ＧＳ（ｋ）が出力される。

次いで、信号出力動作（出力動作期間＜Ｓ１＞〜＜Ｓ２＞）においては、制御クロックＣＫＡがハイレベルに変化するタイミング＜Ｓ１＞に同期して、入力端子ＩＮに印加されるシフト信号ＳＦ（ｋ−１）がローレベルに設定（供給が遮断）されて、薄膜トランジスタＴｒ１１がオフ動作することにより、接点Ｎ１１の電位Ｖ（Ｎ１１）がハイレベル側に保持されるとともに、接点Ｎ１２の電位Ｖ（Ｎ１２）がローレベル側に保持される。これにより、上述した取込・保持動作期間と同等に、薄膜トランジスタＴｒ１５及びＴｒ１７がオン状態を保持し、薄膜トランジスタＴｒ１６及びＴｒ１８がオフ状態を保持することになる。

ここで、出力動作期間の初期段階（＜Ｓ１＞〜＜Ｓ２ｂ＞）においては、制御クロックＣＫＡ及びＣＫＢは、いずれもハイレベルに設定されるので、転送側プッシュプル回路部４０を構成する薄膜トランジスタＴｒ１５及び出力端子ＯＵＴＳを介して、ハイレベルのシフト信号ＳＦ（ｋ）が出力されるとともに、出力側プッシュプル回路部３０を構成する薄膜トランジスタＴｒ１７及び出力端子ＯＵＴＧを介して、ハイレベルの外部出力信号ＧＳ（ｋ）が出力される。

これにより、図示を省略した次段のシフトブロックＳＢＡ（ｋ＋１）の入力端子ＩＮにハイレベルのシフト信号ＳＦ（ｋ）が印加されて、上述した信号取込・保持動作（取込・保持動作期間）と同様に、当該信号レベルが取り込み保持され、当該シフトブロックＳＢＡ（ｋ＋１）の出力動作期間（後述するシフトブロックＳＢＡ（ｋ）のリセット動作期間に相当する）に、制御クロック（第３の制御クロック）ＣＫＣがハイレベルに設定されることにより、ハイレベルのシフト信号ＳＦ（ｋ＋１）が生成、出力される。このシフト信号ＳＦ（ｋ＋１）は、後述するリセット動作期間において、シフトブロックＳＢＡ（ｋ）のリセット端子ＲＳＴにリセット信号として印加される。

そして、本実施形態に係るシフトブロックの駆動制御動作においては、特にこの出力動作期間＜Ｓ１＞〜＜Ｓ２＞中に、制御クロックＣＫＢが制御クロックＣＫＡよりも早いタイミング＜Ｓ２ｂ＞でローレベル（第２の信号レベル）に立ち下がることにより、ローレベルの外部出力信号ＧＳ（ｋ）が出力端子ＯＵＴＧを介して出力される。

すなわち、出力動作期間においては、タイミング＜Ｓ１＞〜＜Ｓ２＞の期間中、出力端子ＯＵＴＳからハイレベルのシフト信号ＳＦ（ｋ）のみが出力されるとともに、出力端子ＯＵＴＧからはタイミング＜Ｓ１＞〜＜Ｓ２ｂ＞の期間のみ、ハイレベル（第１の信号レベル）の外部出力信号ＧＳ（ｋ）が出力され、タイミング＜Ｓ２ｂ＞〜＜Ｓ２＞の期間では、ローレベルの外部出力信号ＧＳ（ｋ）が出力される。換言すると、シフト信号ＳＦ（ｋ）は、タイミング＜Ｓ１＞〜＜Ｓ２＞の期間中に出力動作が実行され、外部出力信号ＧＳ（ｋ）は、タイミング＜Ｓ１ｂ＞〜＜Ｓ２ｂ＞の期間中に出力動作が実行される。

次いで、信号リセット動作（リセット動作期間＜Ｓ２＞〜＜Ｓ３＞）においては、制御クロックＣＫＡがローレベルに立ち下がるタイミング＜Ｓ２＞に同期して、次段のシフトブロックＳＢＡ（ｋ＋１）のクロック端子ＴＣＡに供給される制御クロックＣＫＣがハイレベルに立ち上がることにより、シフトブロックＳＢＡ（ｋ＋１）の出力端子ＯＵＴＳからハイレベルのシフト信号ＳＦ（ｋ＋１）が出力され、シフトブロックＳＢＡ（ｋ）のリセット端子ＲＳＴにリセット信号として印加される。

これにより、薄膜トランジスタＴｒ１１がオフ状態を保持するとともに、薄膜トランジスタＴｒ１２がオン動作することにより、接点Ｎ１１の電位Ｖ（Ｎ１１）は、低電位電圧Ｖssに応じたローレベル状態に変化する。また、レベル反転部２０を構成する薄膜トランジスタＴｒ１４がオフ動作することにより、接点Ｎ１２の電位Ｖ（Ｎ１２）は、高電位電圧Ｖddに応じたハイレベル状態に変化する。

したがって、転送側プッシュプル回路部４０を構成する薄膜トランジスタＴｒ１５及び出力側プッシュプル回路部３０を構成する薄膜トランジスタＴｒ１７がオフ動作し、転送側プッシュプル回路部４０を構成する薄膜トランジスタＴｒ１６及び出力側プッシュプル回路部３０を構成する薄膜トランジスタＴｒ１８がオン動作することになるので、接点Ｎ１３及び接点Ｎ１４の電位Ｖ（Ｎ１３）、Ｖ（Ｎ１４）は、低電位電圧Ｖssに応じたローレベル状態に設定され、ローレベルのシフト信号ＳＦ（ｋ）が出力端子ＯＵＴＳを介して出力されるとともに、ローレベルの外部出力信号ＧＳ（ｋ）が出力端子ＯＵＴＧを介して出力される。

すなわち、出力端子ＯＵＴＳから出力されるシフト信号ＳＦ（ｋ）は、タイミング＜Ｓ２＞以降、ローレベルに設定され、出力端子ＯＵＴＧから出力される外部出力信号ＧＳ（ｋ）は、上記出力動作期間＜Ｓ１＞〜＜Ｓ２＞中のタイミング＜Ｓ２ｂ＞以降、ローレベルに設定される。

このように、リセット信号である、次段のシフトブロックＳＢＡ（ｋ＋１）のシフト信号ＳＦ（ｋ＋１）がハイレベルに立ち上がるタイミング（すなわち、制御クロックＣＫＡの立ち下がりに同期して実行されるリセット動作期間の開始タイミング＜Ｓ２＞）よりも先に、制御クロックＣＫＢをローレベルに立ち下げて、出力側プッシュプル回路部３０を構成する薄膜トランジスタＴｒ１７を介して外部出力信号ＧＳ（ｋ）をローレベルに立ち下げることにより、外部出力信号ＧＳ（ｋ）の立ち下がり時の信号特性（立ち下がり特性）が、出力側プッシュプル回路部３０を構成する薄膜トランジスタＴｒ１８の素子特性の劣化の影響を受けることがなくなる。

より具体的に説明すると、制御クロックＣＫＡとＣＫＢ（又は、制御クロックＣＫＣ、ＣＫＤ（第４の制御クロック））の立ち下がりタイミングが同一に設定され（あるいは、単一の制御クロックからなり）、シフト信号ＳＦ（ｋ）と外部出力信号ＧＳ（ｋ）が同時に出力される構成を検証した場合、外部出力信号ＧＳ（ｋ）の立ち下がり動作は出力側プッシュプル回路部３０を構成する薄膜トランジスタＴｒ１８のオン、オフ動作により制御されることになる。

ここで、薄膜トランジスタＴｒ１８の動作状態は、ハイレベルの外部出力信号ＧＳ（ｋ）を出力する短い期間のみオフ状態になり、それ以外の期間においては、ローレベルの外部出力信号ＧＳ（ｋ）を出力する（もしくは、外部出力信号ＧＳ（ｋ）を出力しない）ためにオン状態を長時間にわたり保持することになる（オン動作期間が非常に長い）ので、当該薄膜トランジスタＴｒ１８は経時的な素子特性の劣化が生じやすい。

そのため、素子特性の劣化により薄膜トランジスタＴｒ１８のオン抵抗が高くなると、外部出力信号ＧＳ（ｋ）をハイレベルからローレベルに変化させる（立ち下がりの）際に、接点Ｎ１４（出力端子ＯＵＴＧ）に対して速やかに低電位電圧Ｖssを印加することができなくなり、外部出力信号ＧＳ（ｋ）の立ち下がり時の信号波形になまりが生じ、信号レベルが十分に低電位電圧Ｖss（ローレベル）にまで下がりきらない現象や信号が遅延する現象が発生して、いわゆるクロストークや、隣接する行の階調信号（表示データ）の一部が書き込まれてしまうことにより本来の表示階調からずれを生じる表示干渉が発生するという問題を有している。

そこで、本発明においては、外部出力信号ＧＳ（ｋ）を生成、出力する出力側プッシュプル回路部３０と、走査信号ＳＦ（ｋ）を生成、出力する転送側プッシュプル回路部４０に、各々、個別の制御クロックＣＫＢ及びＣＫＡ（又は、制御クロックＣＫＤ及びＣＫＣ）を供給するように構成するとともに、外部出力信号ＧＳ（ｋ）の信号レベルを制御する制御クロックＣＫＢ（又は、制御クロックＣＫＤ）の立ち下がりタイミングを、信号リセット動作の開始タイミング＜Ｓ２＞よりも早くするように設定している（タイミング＜Ｓ２ｂ＞）。ここで、信号リセット動作の開始タイミング＜Ｓ２＞は、図４に示すように、リセット信号となるシフト信号ＳＦ（ｋ＋１）の立ち上がりタイミングであると同時に、制御クロックＣＫＣの立ち上がりタイミング、又は、制御クロックＣＫＣと反転関係にある制御クロックＣＫＡの立ち下がりタイミングでもある。

これによれば、外部出力信号ＧＳ（ｋ）の立ち下がり動作は、出力側プッシュプル回路部３０を構成する薄膜トランジスタＴｒ１８ではなく、制御クロックＣＫＢが供給される薄膜トランジスタＴｒ１７により制御されることになり、さらに、当該薄膜トランジスタＴｒ１７は、ハイレベルの外部出力信号ＧＳ（ｋ）を出力する短い期間のみオン状態になり、それ以外の期間においては、オフ状態を長時間にわたり保持することになる（オン動作期間が非常に短い）ので、上述した薄膜トランジスタＴｒ１８に比較して、経時的な素子特性の劣化が生じにくい。

したがって、シフトレジスタ回路を長時間駆動した後においても、薄膜トランジスタＴｒ１７のオン抵抗が比較的低い状態が保たれるので、制御クロックＣＫＢ（又は、制御クロックＣＫＤ）の立ち下がりに伴って、外部出力信号ＧＳ（ｋ）が速やかにローレベルに立ち下がることになり、信号特性の劣化を抑制することができる。これにより、電子移動度が低く、素子特性の経時変化が著しいアモルファスシリコントランジスタ等であっても、上記シフトブロックＳＢＡ（ｋ）の各薄膜トランジスタＴｒ１１〜Ｔｒ１８に良好に適用することができる。

そして、上述したような各シフトブロックＳＢＡ（ｋ）における一連の駆動制御動作を、隣接するシフトブロック相互で出力動作期間と取込・保持動作期間が同期するように実行することにより、制御クロックＣＫＡ及びＣＫＢ、並びに、制御クロックＣＫＣ及びＣＫＤの信号周期に基づいて、各シフトブロックＳＢＡ（ｋ）間でシフト信号ＳＦ（ｋ）を順次転送（シフト）しつつ、良好な外部出力信号ＧＳ（ｋ）を順次出力することができるシフトレジスタ回路を実現することができる。

なお、本実施形態においては、制御クロックＣＫＡ及びＣＫＢ（又は、制御クロックＣＫＣ及びＣＫＤ）を同一の信号幅Ｔｗのパルス信号とし、制御クロックＣＫＢ（又は、制御クロックＣＫＤ）の立ち上がり及び立ち下がりタイミングを、制御クロックＣＫＡ（又は、制御クロックＣＫＣ）の立ち上がり及び立ち下がりタイミング（すなわち、ハイレベルのリセット信号の入力タイミング）よりも早くするように位相をずらして設定した場合について説明したが、本発明はこれに限定されるものではなく、制御クロックＣＫＡとＣＫＢ（又は、制御クロックＣＫＣとＣＫＤ）の信号幅を異ならせるように設定したものであってもよい。

要するに、本発明の技術思想は、外部出力信号の立ち下がり特性の劣化を抑制することを目的として、少なくとも、制御クロックＣＫＢ（又は、制御クロックＣＫＤ）の立ち下がりタイミングが、信号リセット動作の開始タイミング（すなわち、次段のシフトブロックＳＢＡ（ｋ＋１）からのシフト信号ＳＦ（ｋ＋１）の出力タイミング；制御クロックＣＫＣの立ち上がりタイミング）よりも早くなるように設定されていればよいので、例えば、制御クロックＣＫＡ（又は、制御クロックＣＫＣ）の信号幅に比較して制御クロックＣＫＢ（又は、制御クロックＣＫＤ）の信号幅を狭く（ハイレベル期間を短く）設定するものであってもよく、これにより、外部出力信号ＧＳ（ｋ）の出力期間を短くしてシフトレジス回路の消費電力を削減することができる。

また、本実施形態においては、シフトレジスタ回路の各シフトブロックを構成する薄膜トランジスタとして、ｎチャネル型の薄膜トランジスタを適用した場合について説明したが、本発明はこれに限定されるものではなく、全てｐチャネル型の薄膜トランジスタを適用した構成を有するものであってもよい。この場合、シフトレジスタ回路の各シフトブロックに供給される制御クロックＣＫＡ〜ＣＫＤ、及び、スタート信号ＳＴ、シフト信号ＳＦ（ｋ）、外部出力信号ＧＳ（ｋ）は、いずれもハイレベルとローレベルが反転した信号レベルに設定されることになる。

次に、本実施形態に係るシフトレジスタ回路の適用例について、図面を参照して詳しく説明する。ここでは、上述した構成を有するシフトレジスタ回路を適用可能な画像表示装置の構成例について説明する。
＜第１の適用例＞
図５は、本発明に係るシフトレジスタ回路を走査ドライバ（駆動制御装置）に適用した画像表示装置の全体構成を示す概略構成図である。図６は、第１の適用例に係る画像表示装置の表示パネルを構成する表示画素の構成例を示す概略回路図である。

図５に示すように、本適用例に係る画像表示装置１００は、大別して、表示画素ＥＭが２次元配列され、アクティブマトリックス駆動方式に対応した表示パネル（表示画素アレイ）１１０と、表示パネル１１０に配列された表示画素ＥＭを行方向（図面、左右方向）に接続して伸延する走査ラインのうち、奇数番目の走査ライン（以下、便宜的に「奇数側ライン」と記す）ＳＬｏにのみ接続され、当該奇数行の各表示画素ＥＭを順次選択状態に設定（走査）する奇数ライン用走査ドライバ（第１の駆動制御部）１２０Ｌと、表示パネル１１０に配設された走査ラインのうち、偶数番目の走査ライン（以下、便宜的に「偶数側ライン」と記す）ＳＬｅにのみ接続され、当該偶数行の各表示画素ＥＭを順次選択状態に設定（走査）する偶数ライン用走査ドライバ（第２の駆動制御部）１２０Ｒと、上記表示パネル１１０に配列された表示画素ＥＭを列方向（図面、上下方向）に接続して伸延する各データラインＤＬに接続され、上記奇数ライン用走査ドライバ１２０Ｌ、又は、偶数ライン用走査ドライバ１２０Ｒにより選択状態に設定された行の表示画素ＥＭに、表示データに応じた階調信号を印加するデータドライバ１３０と、上記奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒ、データドライバ１３０に対して、システムクロック等の各種タイミング信号に基づいて、走査制御信号及びデータ制御信号を生成して出力することにより、各ドライバの動作状態を制御するシステムコントローラ１４０と、画像表示装置の外部から供給される映像信号に基づいて、データドライバ１３０に表示データを供給するとともに、システムコントローラ１４０に上記各種タイミング信号を供給する表示信号生成回路１５０と、を備えた構成を有している。

ここで、表示パネル１１０は、例えば、周知の透過型や反射型の液晶表示パネル、あるいは、有機エレクトロルミネッセント素子（有機ＥＬ素子）や発光ダイオード（ＬＥＤ）等の自発光素子を備えた表示画素を２次元配列した発光型表示パネルを適用することができる。

例えば、液晶表示パネルの場合には、各表示画素（液晶画素）ＥＭは、図６（ａ）に示すように、ゲート端子（Ｇ）が走査ラインＳＬ（奇数側ラインＳＬｏ又は偶数側ラインＳＬｅ）に接続され、ソース端子（Ｓ）がデータラインＤＬに接続された画素トランジスタ（スイッチ手段）ＴＦＴと、該画素トランジスタＴＦＴのドレイン端子（Ｄ）に画素電極が接続され、コモン信号電圧Ｖcomに共通電極が接続された液晶容量Ｃlcと、画素トランジスタＴＦＴのドレイン端子（Ｄ）に容量電極が接続され、共通電圧Ｖcs（例えば、コモン信号電圧Ｖcom）に対向電極が接続された蓄積容量Ｃｓと、を備えた構成を有している。

このような構成を有する表示画素（液晶画素）ＥＭにおける駆動制御方法は、周知のように、各行の走査ラインＳＬに走査信号Ｖselを印加することにより画素トランジスタＴＦＴをオン動作させて選択状態に設定し、このタイミングに同期してデータラインＤＬに表示データに応じた階調信号電圧Ｖpixを印加することにより、上記画素トランジスタＴＦＴを介して、画素電極に当該電圧が印加されて、液晶容量Ｃlcに充填された液晶が、上記表示データに応じた配向状態に制御されて、各表示画素ＥＭが表示駆動される。

一方、発光型表示パネルにおける各表示画素ＥＭは、例えば、図６（ｂ）に示すように、ゲート端子が走査ラインＳＬ（奇数側ラインＳＬｏ又は偶数側ラインＳＬｅ）に、ソース端子及びドレイン端子が走査ラインＳＬに並行に配設された電源ラインＶＬ（電源電圧Ｖsc）及び接点Ｎ２１に各々接続された薄膜トランジスタ（スイッチ手段）Ｔｒ２１と、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子がデータラインＤＬ及び接点Ｎ２２に各々接続された薄膜トランジスタ（スイッチ手段）Ｔｒ２２と、ゲート端子が接点Ｎ２１に、ソース端子及びドレイン端子が電源ラインＶＬ及び接点Ｎ２２に各々接続された薄膜トランジスタ（スイッチ手段）Ｔｒ２３と、接点Ｎ２１と接点Ｎ２２の間に接続されたコンデンサＣｅと、アノード端子が接点Ｎ２２に接続され、カソード端子が接地電位に接続された発光素子（例えば、有機ＥＬ素子）ＯＥＬと、を備えた構成を有している。

このような構成を有する表示画素の駆動制御方法（発光駆動制御）は、まず、走査ラインＳＬに（ハイレベルの）走査信号を印加することにより薄膜トランジスタＴｒ２１、Ｔｒ２２をオン動作させて選択状態に設定するとともに、並行して配設された電源ラインＶＬにローレベルの電源電圧Ｖscを印加し、このタイミングに同期して、データラインＤＬに表示データに応じた階調信号（負極性の階調信号電流）を供給することにより、薄膜トランジスタＴｒ２３がオン動作して、電源ラインＶＬから薄膜トランジスタＴｒ２３、接点Ｎ２２、薄膜トランジスタＴｒ２２を介して、データラインＤＬ方向に階調信号に対応した書込電流（指定電流；図６（ｂ）中、実線矢印参照）が流れる。このとき、コンデンサＣｅには、接点Ｎ２１及びＮ２２間（薄膜トランジスタのＴｒ２３のゲート−ソース間）に生じた電位差に対応する電荷が蓄積され、電圧成分として保持（充電）される。

次いで、走査ラインＳＬへの走査信号を遮断（ローレベルの走査信号を印加）することにより薄膜トランジスタＴｒ２１、Ｔｒ２２をオフ動作させて非選択状態に設定するとともに、電源ラインＶＬにハイレベルの電源電圧Ｖscを印加することにより、コンデンサＣｅに保持された電圧成分に基づいて、薄膜トランジスタＴｒ２３はオン状態を維持するので、電源ラインＶＬから薄膜トランジスタＴｒ２３、接点Ｎ２２を介して、有機ＥＬ素子ＯＥＬに所定の発光駆動電流（出力電流；図６（ｂ）中、点線矢印参照）が流れ、有機ＥＬ素子ＯＥＬが発光する。

ここで、コンデンサＣｅに保持された電圧成分（充電電圧）は、薄膜トランジスタＴｒ２３において上記階調信号（階調信号電流）に対応した書込電流を流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに供給される発光駆動電流は、当該書込電流と同等の電流値を有することになり、有機ＥＬ素子ＯＥＬは表示データ（階調信号電流）に対応する輝度階調で発光することになる。
なお、以下においては、図６（ａ）に示した液晶画素がマトリクス状に配列された表示パネル（液晶表示パネル）を適用した場合について説明する。

また、奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒは、図５に示すように、各々、表示パネル１１０の奇数側ラインＳＬｏ及び偶数側ラインＳＬｅに対応して、上述した実施形態と同様に、信号保持・消去部、レベル反転部、出力側プッシュプル回路部及び転送側プッシュプル回路部からなる複数段のシフトブロックを備えたシフトレジスタ回路１２１Ｌ、１２１Ｒと、各段のシフトブロックから出力される外部出力信号を所定の信号レベルに増幅して、奇数側走査信号Ｖslo及び偶数側走査信号Ｖsleとして、各々、奇数側ラインＳＬｏ及び偶数側ラインＳＬｅに順次供給するバッファ回路１２２Ｌ、１２２Ｒと、を有している。

図７は、第１の適用例に係る画像表示装置における奇数ライン用走査ドライバのシフトレジスタ回路の一例を示す概略構成図であり、図８は、第１の適用例に係る画像表示装置における偶数ライン用走査ドライバのシフトレジスタ回路の一例を示す概略構成図である。ここで、上述した実施形態（図１参照）と同等の構成については、同一又は同等の符号を付してその説明を簡略化する。なお、ここでは、便宜的に表示パネル１１０の一画面分の走査ライン数が２４２本の場合について説明する。

奇数ライン用走査ドライバ１２０Ｌに適用されるシフトレジスタ回路１２１Ｌは、具体的には、図７に示すように、表示パネル１１０の一画面分の奇数側ラインＳＬｏの本数（１２１本）に対応して、複数段（１２１段）直列に接続されたシフトブロックＳＢＬ（１）、ＳＢＬ（３）、ＳＢＬ（５）、・・・ＳＢＬ（ｋ）、・・・を備え、システムコントローラ１４０から走査制御信号として供給される４相のクロックパルスＣＫ１〜ＣＫ４のうち、クロックパルスＣＫ１及びＣＫ４が、当該奇数ライン用走査ドライバ１２０Ｌの奇数番目のシフトブロックＳＢＬ（１）、ＳＢＬ（５）、ＳＢＬ（９）、・・・に制御クロックＣＫＡ及びＣＫＢとして入力され、一方、上記４相のクロックパルスＣＫ１〜ＣＫ４のうち、クロックパルスＣＫ３及びＣＫ２が、当該奇数ライン用走査ドライバ１２０Ｌの偶数番目のシフトブロックＳＢＬ（３）、ＳＢＬ（７）、ＳＢＬ（１１）、・・・に制御クロックＣＫＣ及びＣＫＤとして入力される。

ここで、システムコントローラ１４０から供給される４相のクロックパルスＣＫ１〜ＣＫ４は、後述するように、クロックパルスＣＫ１とＣＫ３が反転関係に設定されているとともに、クロックパルスＣＫ２とＣＫ４が反転関係に設定され、さらに、上記クロックパルスＣＫ１とＣＫ４の組み合わせにおいて、少なくとも、クロックパルスＣＫ４の立ち下がりタイミングがクロックパルスＣＫ１の立ち下がりタイミングよりも早くなるように設定され、また、クロックパルスＣＫ３とＣＫ２の組み合わせにおいて、少なくとも、クロックパルスＣＫ２の立ち下がりタイミングがクロックパルスＣＫ３の立ち下がりタイミングよりも早くなるように設定されている。

また、上述した実施形態に示したシフトレジスタ回路の構成と同様に、初段のシフトブロックＳＢＬ（１）、及び、最終段のシフトブロックＳＢＬ（２４１）には、システムコントローラ１４０から走査制御信号として供給される走査スタート信号ＳＴＬ（上述したスタート信号ＳＴに相当する）、及び、リセット信号ＲＥＬ（上述したリセット信号ＲＥＤに相当する）が入力される。

各段のシフトブロックＳＢＬ（１）、ＳＢＬ（３）、ＳＢＬ（５）、・・・ＳＢＬ（ｋ）、・・・は、上述した転送側プッシュプル回路部から出力されるシフト信号ＳＦＬ（ｋ）を順次次段のシフトブロックに転送するとともに、出力側プッシュプル回路部から出力される外部出力信号ＧＳＬ（ｋ）を、図示を省略したバッファ回路を介して、奇数側ラインＳＬｏの各々に奇数側走査信号Ｖsloとして順次印加する。

また、偶数ライン用走査ドライバ１２０Ｒに適用されるシフトレジスタ回路１２１Ｒは、具体的には、図８に示すように、表示パネル１１０の一画面分の偶数側ラインＳＬｅの本数（１２１本）に対応して複数段（１２１段）直列に接続されたシフトブロックＳＢＲ（２）、ＳＢＲ（４）、ＳＢＲ（６）、・・・ＳＢＲ（ｋ＋１）、・・・を備え、システムコントローラ１４０から走査制御信号として供給される４相のクロックパルスＣＫ１〜ＣＫ４のうち、クロックパルスＣＫ１及びＣＫ２が、当該偶数ライン用走査ドライバ１２０Ｒの奇数番目のシフトブロックＳＢＲ（２）、ＳＢＬ（６）、ＳＢＬ（１０）、・・・に制御クロックＣＫＡ及びＣＫＢとして入力され、一方、上記４相のクロックパルスＣＫ１〜ＣＫ４のうち、クロックパルスＣＫ３及びＣＫ４が、当該偶数ライン用走査ドライバ１２０Ｒの偶数番目のシフトブロックＳＢＲ（４）、ＳＢＬ（８）、ＳＢＬ（１２）、・・・に制御クロックＣＫＣ及びＣＫＤとして入力される。

ここで、システムコントローラ１４０から供給される４相のクロックパルスＣＫ１〜ＣＫ４は、後述するように、上記クロックパルスＣＫ１とＣＫ２の組み合わせにおいて、少なくとも、クロックパルスＣＫ１の立ち下がりタイミングがクロックパルスＣＫ２の立ち下がりタイミングよりも早くなるように設定され、また、クロックパルスＣＫ３とＣＫ４の組み合わせにおいて、少なくとも、クロックパルスＣＫ３の立ち下がりタイミングがクロックパルスＣＫ４の立ち下がりタイミングよりも早くなるように設定されている。

また、上述した奇数側のシフトレジスタ回路１２１Ｌと同様に、初段のシフトブロックＳＢＲ（２）、及び、最終段のシフトブロックＳＢＲ（２４２）には、システムコントローラ１４０から走査制御信号として供給される走査スタート信号ＳＴＲ（上述したスタート信号ＳＴに相当する）、及び、リセット信号ＲＥＲ（上述したリセット信号ＲＥＤに相当する）が入力される。

各段のシフトブロックＳＢＬ（２）、ＳＢＬ（４）、ＳＢＬ（６）、・・・ＳＢＲ（ｋ＋１）、・・・は、上述した転送側プッシュプル回路部から出力されるシフト信号ＳＦＲ（ｋ＋１）を順次次段のシフトブロックに転送するとともに、出力側プッシュプル回路部から出力される外部出力信号ＧＳＲ（ｋ＋１）を、図示を省略したバッファ回路を介して、偶数側ラインＳＬｅの各々に偶数側走査信号Ｖsleとして順次印加する。

データドライバ１３０は、システムコントローラ１４０から供給されるデータ制御信号に基づいて、表示信号生成回路１５０から供給される、表示パネル１１０の１行分ごとの表示データを取り込んで保持し、当該表示データに対応する階調信号（本適用例においては、階調信号電圧Ｖpix）を生成して、上記奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒにより選択状態に設定された各表示画素ＥＭに対して、各データラインＤＬを介して供給し、該階調信号を書き込むように制御する。

表示信号生成回路１５０は、例えば、画像表示装置１００の外部から供給される映像信号から輝度階調信号成分及びタイミング信号成分を抽出し、表示パネル１１０の１行分ごとに、該輝度階調信号成分を表示データとしてデータドライバ１３０に供給するとともに、タイミング信号成分をシステムコントローラ１４０に供給する。

システムコントローラ１４０は、表示信号生成回路１５０から供給されるタイミング信号に基づいて、少なくとも、奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒに対して、上述したような走査制御信号を生成して出力するとともに、データドライバ１３０に対して、データ制御信号を生成して出力することにより、各ドライバを所定のタイミングで動作させて、表示パネル１１０に奇数側走査信号Ｖslo及び偶数側走査信号Ｖsle、階調信号（階調信号電圧Ｖpix）を出力させ、各表示画素ＥＭにおける表示駆動動作を連続的に実行させて、映像信号に基づく所定の画像情報を表示パネル１１０に表示させる制御を行う。

このような構成を有する画像表示装置においては、表示パネルに配列された表示画素（上述した液晶画素や自発光素子を備えた表示画素）を構成するスイッチング素子と、周辺回路である走査ドライバ（特に、上述したシフトレジスタ回路部）やデータドライバを構成するスイッチング素子と、を同一のチャネル型の薄膜トランジスタ等を適用して形成することにより、単一のパネル基板上に表示パネル部及び周辺回路部を一体的に構成することができる。これにより、装置規模の小型薄型化を実現することができるとともに、製造プロセスを共通化、簡素化して安価な画像表示装置を実現することができる。特に、上記スイッチング素子として、アモルファスシリコンや酸化亜鉛等の半導体材料からなる薄膜トランジスタ等を適用することにより、簡易な製造プロセスで素子特性の均一な薄膜トランジスタ（スイッチング素子）を製造することができる。

また、本適用例に係る画像表示装置においては、図７、図８に示したように、奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒの駆動制御（詳しくは、後述する）のために、各々４相のクロックパルスＣＫ１〜ＣＫ４を供給する必要があるが、奇数ライン用走査ドライバ１２０Ｌと偶数ライン用走査ドライバ１２０Ｒで、上記４相のクロックパルスＣＫ１〜ＣＫ４を共用することができるので、システムコントローラ１４０から、奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒに走査制御信号として供給されるクロックパルスは、全体で４相（４種類）のみあればよい。

なお、本実施形態に係る画像表示装置においては、奇数ライン側走査ドライバ１２０Ｌ及び偶数ライン側走査ドライバ１２０Ｒを、表示パネル１１０を挟んで、対向するように配置（図５では、左右に配置）した構成を示したが、本発明はこれに限定されるものではなく、例えば、表示パネル１１０の一方側（例えば、左右いずれか一方側）に並べて配置するようにしてもよい。

次いで、上述した構成を有する画像表示装置の駆動制御方法（画像表示動作）について、図面を参照しながら説明する。
図９は、第１の適用例に係る画像表示装置における駆動制御方法（画像表示動作）の一例を示すタイミングチャートである。ここでは、上述した実施形態に示したシフトレジスタ回路の回路構成及び駆動制御方法を適宜参照しながら説明する。

まず、図７、図８に示した奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒの各シフトレジスタ回路（シフトブロックＳＢＬ（ｋ）、ＳＢＲ（ｋ＋１））に、制御クロックＣＫＡ及びＣＫＢ、並びに、制御クロックＣＫＣ及びＣＫＤとして供給される４種類のクロックパルスＣＫ１〜ＣＫ４は、例えば、図９に示すように、ハイレベルになる信号幅Ｔｐが同一になるように設定されているとともに、当該ハイレベルとなる信号期間相互が、当該信号幅Ｔｐの１／２の期間（Ｔｐ／２）ずつ時間的に重なるようにずらして設定されている。

すなわち、クロックパルスＣＫ１に対して、クロックパルスＣＫ２は、時間Ｔｐ／２分だけ遅延してハイレベルに立ち上がるように設定され、以下同様に、クロックパルスＣＫ３は、クロックパルスＣＫ２に対して時間Ｔｐ／２分だけ遅延し、また、クロックパルスＣＫ４は、クロックパルスＣＫ３に対して時間Ｔｐ／２分だけ遅延し、さらに、クロックパルスＣＫ１は、クロックパルスＣＫ４に対して時間Ｔｐ／２分だけ遅延して、各々、ハイレベルに立ち上がるように設定されている。

これは換言すれば、クロックパルスＣＫ１が、クロックパルスＣＫ２よりも時間Ｔｐ／２分だけ早くローレベルに立ち下がるように設定され、以下同様に、クロックパルスＣＫ２がクロックパルスＣＫ３よりも時間Ｔｐ／２分だけ早く、また、クロックパルスＣＫ３がクロックパルスＣＫ４よりも時間Ｔｐ／２分だけ早く、さらに、クロックパルスＣＫ４がクロックパルスＣＫ１よりも時間Ｔｐ／２分だけ早く、各々、ローレベルに立ち下がるように設定されている。

また、奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒの各シフトレジスタ回路を構成する各段のシフトブロックＳＢＬ（ｋ）、ＳＢＲ（ｋ＋１）からのシフト信号ＳＦ（ｋ）、ＳＦ（ｋ＋１）及び外部出力信号ＧＳＬ（ｋ）、ＧＳＲ（ｋ＋１）は、初期状態において、いずれもローレベルになるように設定されている。

このような初期状態に設定された奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒにおいて、上述した実施形態に示したシフトレジスタ回路の駆動制御方法（信号取込・保持動作）と同様に、システムコントローラ１４０から走査制御信号として供給されるシフトスタート信号ＳＴＬが、クロックパルスＣＫ１がハイレベルに立ち上がるタイミング＜ｔ１＞に先立って、奇数ライン用走査ドライバ１２０Ｌのシフトレジスタ回路の初段のシフトブロックＳＢＬ（１）に入力され（＜ｔｓ＞〜＜ｔ１＞）、また、同様に走査制御信号として供給されるシフトスタート信号ＳＴＲが、クロックパルスＣＫ２がハイレベルに立ち上がるタイミング＜ｔ２＞に先立って、偶数ライン用走査ドライバ１２０Ｒのシフトレジスタ回路の初段のシフトブロックＳＢＲ（２）に入力される（＜ｔ０＞〜＜ｔ２＞）。

これにより、奇数ライン用走査ドライバ１２０Ｌにおいては、初段（１段目）のシフトブロックＳＢＬ（１）に制御クロックＣＫＡとして供給されるクロックパルスＣＫ１がハイレベルとなる期間（タイミング＜ｔ１＞〜＜ｔ３＞）に、次段のシフトブロックＳＢＬ（３）にシフト信号ＳＦ（１）が出力され、また、制御クロックＣＫＢとして供給されるクロックパルスＣＫ４がハイレベルとなる期間（タイミング＜ｔ０＞〜＜ｔ２＞）に、１行目の走査ラインＳＬｏに印加される走査信号Ｖsloとなる外部出力信号ＧＳＬ（１）が出力される。この信号出力動作は、上述した実施形態に示したシフトレジスタ回路の駆動制御方法（信号リセット動作）と同様に、次段のシフトブロックＳＢＬ（３）にシフト信号ＳＦ（１）が取り込まれ、当該シフトブロックＳＢＬ（３）にハイレベルのクロックパルスＣＫ３が制御クロックＣＫＣとして供給されるまで継続される（タイミング＜ｔ３＞）。

次いで、偶数ライン用走査ドライバ１２０Ｒにおいても同様に、初段（１段目）のシフトブロックＳＢＲ（２）に制御クロックＣＫＡとして供給されるクロックパルスＣＫ２がハイレベルとなる期間（タイミング＜ｔ２＞〜＜ｔ４＞）に、次段のシフトブロックＳＢＲ（４）にシフト信号ＳＦ（２）が出力され、また、制御クロックＣＫＢとして供給されるクロックパルスＣＫ１がハイレベルとなる期間（タイミング＜ｔ１＞〜＜ｔ３＞）に、２行目の走査ラインＳＬｅに印加される走査信号Ｖsleとなる外部出力信号ＧＳＲ（２）が出力される。この信号出力動作は、次段のシフトブロックＳＢＲ（４）にシフト信号ＳＦ（２）が取り込まれ、当該シフトブロックＳＢＲ（４）にハイレベルのクロックパルスＣＫ４が制御クロックＣＫＣとして供給されるまで継続される（タイミング＜ｔ４＞）。

次いで、奇数ライン用走査ドライバ１２０Ｌにおいて、２段目のシフトブロックＳＢＬ（３）に制御クロックＣＫＣとして供給されるクロックパルスＣＫ３がハイレベルとなる期間（タイミング＜ｔ３＞〜＜ｔ５＞）に、前段のシフトブロックＳＢＬ（１）から出力されたシフト信号ＳＦ（１）に基づいて、シフト信号ＳＦ（３）が次段のシフトブロックＳＢＬ（５）に出力され、また、制御クロックＣＫＤとして供給されるクロックパルスＣＫ２がハイレベルとなる期間（タイミング＜ｔ２＞〜＜ｔ４＞）に、３行目の走査ラインＳＬｏに印加される走査信号Ｖsloとなる外部出力信号ＧＳＬ（３）が出力される。この信号出力動作は、次段のシフトブロックＳＢＬ（５）にシフト信号ＳＦ（３）が取り込まれ、当該シフトブロックＳＢＬ（５）にハイレベルのクロックパルスＣＫ１が制御クロックＣＫＡとして供給されるまで継続される（タイミング＜ｔ５＞）。

次いで、偶数ライン用走査ドライバ１２０Ｒにおいて、２段目のシフトブロックＳＢＲ（４）に制御クロックＣＫＣとして供給されるクロックパルスＣＫ４がハイレベルとなる期間（タイミング＜ｔ４＞〜＜ｔ６＞）に、前段のシフトブロックＳＢＲ（２）から出力されたシフト信号ＳＦ（２）に基づいて、シフト信号ＳＦ（４）が次段のシフトブロックＳＢＲ（６）に出力され、また、制御クロックＣＫＤとして供給されるクロックパルスＣＫ３がハイレベルとなる期間（タイミング＜ｔ３＞〜＜ｔ５＞）に、４行目の走査ラインＳＬｅに印加される走査信号Ｖsleとなる外部出力信号ＧＳＲ（４）が出力される。この信号出力動作は、次段のシフトブロックＳＢＲ（６）にシフト信号ＳＦ（４）が取り込まれ、当該シフトブロックＳＢＲ（６）にハイレベルのクロックパルスＣＫ２が制御クロックＣＫＡとして供給されるまで継続される（タイミング＜ｔ６＞）。

以下、図９に示すように、奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒにおいて、同様の動作を交互に繰り返し実行し、各シフトレジスタ回路の各段のシフトブロックＳＢＬ（ｋ）、ＳＢＲ（ｋ＋１）間でシフト信号ＳＦ（ｋ）、ＳＦ（ｋ＋１）を転送しつつ、外部出力信号ＧＳＬ（ｋ）、ＧＳＲ（ｋ＋１）を出力することにより、表示パネル１１０に配設された各行の走査ラインＳＬ（ＳＬｏ、ＳＬｅ）に対応する走査信号Ｖsel（Ｖslo、Ｖsle）が順次出力されるので、表示パネル１１０に配列された各表示画素ＥＭを行ごとに所定の周期で選択状態に設定することができる。

そして、各行の表示画素ＥＭを選択状態に設定したタイミングに同期して、データドライバ１３０から表示データに応じた階調信号（階調信号電圧Ｖpix、又は、階調信号電流Ｉpix）を各列のデータラインＤＬを介して供給することにより、各表示画素ＥＭに表示データが書き込まれて、例えば、液晶の配向状態が変化する。したがって、選択状態に設定された各行において、同様の表示データの書込動作を行うことにより、映像信号に基づく所定の画像情報が表示パネル１１０に表示される。

このように、表示パネル１１０に配設された全ての走査ラインＳＬを順次選択状態に設定（走査）するために、奇数側ラインＳＬｏ及び偶数側ラインＳＬｅに対して、奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒから交互に走査信号を順次出力すればよいので、１走査期間（１フレーム期間）における奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒの各動作周波数は、単一の走査ドライバのみを適用した周知の構成に比較して、実質的に１／２の動作周波数でよいことになる。

したがって、走査線（走査ライン）数が比較的多く動作周波数が高い表示パネルを、動作周波数の低い走査ドライバにより良好に表示駆動することができるとともに、奇数ライン用走査ドライバ及び偶数ライン用走査ドライバを構成するシフトレジスタ回路に、電子移動度が比較的低い薄膜トランジスタを適用することができるので、例えば、製造プロセスが簡易なアモルファスシリコントランジスタ等を適用することができ、安価な画像表示装置を実現することができる。

特に、本適用例においては、上述した実施形態に係るシフトレジスタ回路を備えた走査ドライバ（奇数ライン用走査ドライバ及び偶数ライン用走査ドライバ）を適用することにより、リセット動作の開始タイミング（転送用の制御クロックＣＫＡ又はＣＫＣが立ち下がり、シフトブロック間の各シフト信号の転送動作が終了するタイミングに相当する）よりも先に、走査用の制御クロックＣＫＢ又はＣＫＤが立ち下がり、走査信号となる外部出力信号の出力動作が終了する（ローレベルの外部出力信号が出力される）ように設定されている。

これにより、シフトレジスタ回路を電子移動度が低く、経時的な素子特性の劣化が著しいアモルファスシリコントランジスタ等を適用して構成した場合であっても、各シフトブロックの出力部を構成するスイッチング素子のうち、特性劣化の小さいスイッチング素子（すなわち、上述した出力側プッシュプル回路部３０を構成する薄膜トランジスタＴｒ１７に相当する）により、外部出力信号の信号特性（特に、立ち下がり動作）を制御することができるので、長期間にわたって走査ドライバを駆動した場合であっても、外部出力信号の信号レベルを迅速に変化させる（ローレベルに立ち下げる）ことができ、画像表示特性が安定した画像表示装置を実現することができる。

また、本適用例に示したような液晶表示画素からなる表示パネルを備えた画像表示装置においては、一般に、各表示画素ＥＭに設けられた画素トランジスタＴＦＴがオフ動作する際に、画素書込電圧の変動（ズレ）ΔＶが生じることが知られており、特に、走査信号（外部出力信号）の立ち下がり特性のなまりや遅延により当該電圧変動ΔＶの値が変化する（小さくなる）ことが知られている。

そのため、画像表示装置の出荷段階や電源投入時等において、液晶容量の共通電極に印加されるコモン信号電圧Ｖcomの中心電圧を、最適値にするように上記電圧変動ΔＶの値を補正した場合であっても、画像表示装置（走査ドライバ）を長時間駆動することにより、走査信号の立ち下がり特性が劣化すると、電圧変動ΔＶの値が変化して、コモン信号電圧Ｖcomの中心電圧が最適値から逸脱して、表示画像にフリッカーが生じたり、液晶の焼き付きが生じたりするという問題を有している。

本適用例に係る画像表示装置によれば、上述したように、走査ドライバを長時間駆動した後においても、走査信号（外部出力信号）の信号特性（立ち下がり特性）の劣化を抑制することができるので、上記電圧変動ΔＶの変化を抑制して、画像情報の表示特性や表示パネルの耐久性に優れた画像表示装置を実現することができる。

なお、本適用例においては、制御クロックＣＫＡ及びＣＫＢ、又は、ＣＫＣ及びＣＫＤとして選択されるクロックパルスＣＫ１〜ＣＫ４が、相互に信号幅Ｔｐの１／２の期間ずつ、時間的に重なるように設定されているので、奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒから交互に出力される走査信号Ｖslo、Ｖsleは、隣り合う走査ライン（奇数側ラインＳＬｏ又は偶数側ラインＳＬｅ）間で、ハイレベルとなる期間（すなわち、表示画素ＥＭの選択期間）が一部重複することになるが、この場合、表示画素ＥＭに書き込まれる階調信号（階調信号電圧Ｖpix）は、各走査信号Ｖslo、Ｖsleがローレベルに立ち下がるタイミング（すなわち、非選択状態になるタイミング）の直前の信号レベルにより決定されるので、上記選択期間（走査信号Ｖslo、Ｖsleがハイレベルとなる期間）が隣り合う走査ライン間で重複することにより表示動作（表示データ書込動作）上の支障が生じることはない。

また、本適用例に係る画像表示装置においては、各走査ドライバのシフトレジスタ回路に転送用の制御クロックＣＫＡ、ＣＫＣ、及び、走査用の制御クロックＣＫＢ、ＣＫＤは、４相のクロックパルスＣＫ１〜ＣＫ４から選択されるが、転送用の制御クロックと走査用の制御クロックとは、クロックパルスの信号幅Ｔｐの１／２だけ位相をずらした（シフトさせた）関係となるように設定されているので、例えば、単一のクロックパルスの立ち上がり（又は、立ち下がり）タイミング（位相）を適宜ずらすことにより、上記４相のクロックパルスを生成して各走査ドライバに供給するものであってもよい。

＜第２の適用例＞
次に、本実施形態に係るシフトレジスタ回路の第２の適用例について、図面を参照して説明する。
図１０は、第２の適用例に係る画像表示装置における奇数ライン用走査ドライバのシフトレジスタ回路の一例を示す概略構成図であり、図１１は、第２の適用例に係る画像表示装置における偶数ライン用走査ドライバのシフトレジスタ回路の一例を示す概略構成図である。ここで、上述した第１の適用例と同等の構成については、同一又は同等の符号を付してその説明を簡略化する。なお、本適用例に係る画像表示装置の全体構成は、上述した第１の適用例（図５参照）と同等であるので、その説明を省略する。

まず、本適用例においては、システムコントローラ１４０から奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒの各シフトレジスタ回路（シフトブロックＳＢＬ（ｋ）、ＳＢＲ（ｋ＋１））に、走査制御信号として供給される制御クロックＣＫＡ及びＣＫＣが、上述した第１の適用例に示した４種類（４相）のクロックパルスＣＫ１〜ＣＫ４のいずれかに設定され、一方、制御クロックＣＫＢ及びＣＫＤが、各クロックパルスＣＫ１〜ＣＫ４の信号幅（ハイレベル時間幅）Ｔｐの１／２の信号幅（Ｔｐ／２）を有する４種類のクロックパルスＣＫ１１〜ＣＫ１４のいずれかに設定されている。

奇数ライン用走査ドライバ１２０Ｌに適用されるシフトレジスタ回路１２１Ｌは、具体的には、図１０に示すように、上述した第１の適用例と同様に、表示パネル１１０に配設された奇数側ラインＳＬｏの本数（例えば、１２１本）に対応して複数段（１２１段）接続されたシフトブロックＳＢＬ（１）、ＳＢＬ（３）、ＳＢＬ（５）、・・・ＳＢＬ（ｋ）、・・・を備え、奇数番目のシフトブロックＳＢＬ（１）、ＳＢＬ（５）、ＳＢＬ（９）、・・・に対して、クロックパルスＣＫ１が制御クロックＣＫＡとして入力されるとともに、クロックパルスＣＫ１１が制御クロックＣＫＢとして入力される。一方、偶数番目のシフトブロックＳＢＬ（３）、ＳＢＬ（７）、ＳＢＬ（１１）、・・・に対しては、クロックパルスＣＫ３が制御クロックＣＫＣとして入力されるとともに、クロックパルスＣＫ１３が制御クロックＣＫＤとして入力される。

また、偶数ライン用走査ドライバ１２０Ｒに適用されるシフトレジスタ回路１２１Ｒは、図１１に示すように、表示パネル１１０に配設された偶数側ラインＳＬｅの本数（例えば、１２１本）に対応して複数段（１２１段）接続されたシフトブロックＳＢＲ（２）、ＳＢＲ（４）、ＳＢＲ（６）、・・・ＳＢＲ（ｋ＋１）、・・・を備え、奇数番目のシフトブロックＳＢＲ（２）、ＳＢＲ（６）、ＳＢＲ（１０）、・・・に対して、クロックパルスＣＫ２が制御クロックＣＫＡとして入力されるとともに、クロックパルスＣＫ１２が制御クロックＣＫＢとして入力される。一方、偶数番目のシフトブロックＳＢＲ（４）、ＳＢＲ（８）、ＳＢＲ（１２）、・・・に対しては、クロックパルスＣＫ４が制御クロックＣＫＣとして入力されるとともに、クロックパルスＣＫ１４が制御クロックＣＫＤとして入力される。

ここで、システムコントローラ１４０から奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒに供給されるクロックパルスＣＫ１〜ＣＫ４及びＣＫ１１〜ＣＫ１４の関係は、後述するように、クロックパルスＣＫ１に対して、クロックパルスＣＫ１１が同期してハイレベルに立ち上がるとともに、時間Ｔｐ／２だけ早くローレベルに立ち下がるように設定され、以下同様に、クロックパルスＣＫ２に対して、クロックパルスＣＫ１２が同期してハイレベルに立ち上がるとともに、時間Ｔｐ／２だけ早くローレベルに立ち下がり、また、クロックパルスＣＫ３に対して、クロックパルスＣＫ１３が同期してハイレベルに立ち上がるとともに、時間Ｔｐ／２だけ早くローレベルに立ち下がり、さらに、クロックパルスＣＫ４に対して、クロックパルスＣＫ１４が同期してハイレベルに立ち上がるとともに、時間Ｔｐ／２だけ早くローレベルに立ち下がるように設定されている。

次いで、本適用例に係る画像表示装置の駆動制御方法（画像表示動作）について、図面を参照しながら説明する。
図１２は、第２の適用例に係る画像表示装置における駆動制御方法（画像表示動作）の一例を示すタイミングチャートである。ここで、上述した第１の適用例と同等の制御動作については、その説明を簡略化する。

本適用例に係る画像表示装置の駆動制御方法は、具体的には、まず、初期状態（各シフトレジスタ回路のシフトブロックＳＢＬ（ｋ）におけるシフト信号ＳＦ（ｋ）及び外部出力信号ＧＳＬ（ｋ）がローレベルに設定された状態）に設定された奇数ライン用走査ドライバ１２０Ｌにおいて、クロックパルスＣＫ１がハイレベルに立ち上がるタイミング＜ｔ１＞に先立って（タイミング＜ｔｓ＞〜＜ｔ１＞）、シフトスタート信号ＳＴＬが、初段（１段目）のシフトブロックＳＢＬ（１）に入力され、また、初期状態（各シフトレジスタ回路のシフトブロックＳＢＲ（ｋ＋１）におけるシフト信号ＳＦ（ｋ＋１）及び外部出力信号ＧＳＬ（ｋ＋１）がローレベルに設定された状態）に設定された偶数ライン用走査ドライバ１２０Ｒにおいては、クロックパルスＣＫ２がハイレベルに立ち上がるタイミング＜ｔ２＞に先立って（タイミング＜ｔ０＞〜＜ｔ２＞）、シフトスタート信号ＳＴＲが、初段（１段目）のシフトブロックＳＢＲ（２）に入力される。

これにより、奇数ライン用走査ドライバ１２０Ｌにおいては、初段のシフトブロックＳＢＬ（１）にハイレベルのクロックパルスＣＫ１（制御クロックＣＫＡ）が供給される期間（タイミング＜ｔ１＞〜＜ｔ３＞）に、次段のシフトブロックＳＢＬ（３）にシフト信号ＳＦ（１）が出力され、また、ハイレベルのクロックパルスＣＫ１１（制御クロックＣＫＢ）が供給される期間（タイミング＜ｔ１＞〜＜ｔ２＞）に、１行目の走査ラインＳＬｏに印加される走査信号Ｖsloとなる外部出力信号ＧＳＬ（１）が出力される。ここで、シフト信号ＳＦ（１）の信号出力動作は、次段のシフトブロックＳＢＬ（３）からリセット信号であるシフト信号ＳＦ（３）が出力されるまで（すなわち、ハイレベルのクロックパルスＣＫ３がシフトブロックＳＢＬ（３）に供給されるまで）継続される（タイミング＜ｔ３＞）。

次いで、偶数ライン用走査ドライバ１２０Ｒにおいても同様に、初段のシフトブロックＳＢＲ（２）にハイレベルのクロックパルスＣＫ２（制御クロックＣＫＡ）が供給される期間（タイミング＜ｔ２＞〜＜ｔ４＞）に、次段のシフトブロックＳＢＲ（４）にシフト信号ＳＦ（２）が出力され、また、ハイレベルのクロックパルスＣＫ１２（制御クロックＣＫＢ）が供給される期間（タイミング＜ｔ２＞〜＜ｔ３＞）に、２行目の走査ラインＳＬｅに印加される走査信号Ｖsleとなる外部出力信号ＧＳＲ（２）が出力される。ここで、シフト信号ＳＦ（２）の信号出力動作は、次段のシフトブロックＳＢＲ（４）からリセット信号であるシフト信号ＳＦ（４）が出力されるまで（すなわち、ハイレベルのクロックパルスＣＫ４がシフトブロックＳＢＲ（４）に供給されるまで）継続される（タイミング＜ｔ４＞）。

次いで、奇数ライン用走査ドライバ１２０Ｌにおいて、２段目のシフトブロックＳＢＬ（３）にクロックパルスＣＫ３（制御クロックＣＫＣ）が供給される期間（タイミング＜ｔ３＞〜＜ｔ５＞）に、上記シフト信号ＳＦ（１）に基づいて、シフト信号ＳＦ（３）が次段のシフトブロックＳＢＬ（５）に出力され、また、クロックパルスＣＫ１３（制御クロックＣＫＤ）が供給される期間（タイミング＜ｔ３＞〜＜ｔ４＞）に、３行目の走査ラインＳＬｏに印加される走査信号Ｖsloとなる外部出力信号ＧＳＬ（３）が出力される。ここで、シフト信号ＳＦ（３）の信号出力動作は、次段のシフトブロックＳＢＬ（５）からシフト信号ＳＦ（５）が出力されるまで（クロックパルスＣＫ１がシフトブロックＳＢＬ（５）に供給されるまで）継続される（タイミング＜ｔ５＞）。

次いで、偶数ライン用走査ドライバ１２０Ｒにおいて、２段目のシフトブロックＳＢＲ（４）にクロックパルスＣＫ４（制御クロックＣＫＣ）が供給される期間（タイミング＜ｔ４＞〜＜ｔ６＞）に、上記シフト信号ＳＦ（２）に基づいて、シフト信号ＳＦ（４）が次段のシフトブロックＳＢＲ（６）に出力され、また、クロックパルスＣＫ１４（制御クロックＣＫＤ）が供給される期間（タイミング＜ｔ４＞〜＜ｔ５＞）に、４行目の走査ラインＳＬｅに印加される走査信号Ｖsleとなる外部出力信号ＧＳＲ（４）が出力される。ここで、シフト信号ＳＦ（４）の信号出力動作は、次段のシフトブロックＳＢＲ（６）からシフト信号ＳＦ（６）が出力されるまで（クロックパルスＣＫ２がシフトブロックＳＢＲ（６）に供給されるまで）継続される（タイミング＜ｔ６＞）。

以下、図１２に示すように、奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒにおいて、同様の動作を交互に繰り返し実行し、各シフトレジスタ回路の各段のＳＢＬ（ｋ）、ＳＢＲ（ｋ＋１）間でシフト信号ＳＦ（ｋ）、ＳＦ（ｋ＋１）を転送しつつ、外部出力信号ＧＳＬ（ｋ）、ＧＳＲ（ｋ＋１）を出力することにより、表示パネル１１０に配設された各行の走査ラインＳＬ（ＳＬｏ、ＳＬｅ）に対応する走査信号Ｖsel（Ｖslo、Ｖsle）が順次出力されるので、表示パネル１１０に配列された各表示画素ＥＭを行ごとに所定の周期で選択状態に設定することができる。

したがって、本適用例においても、表示パネル１１０に配設された全ての走査ラインＳＬ（ＳＬｏ、ＳＬｅ）を順次選択状態に設定（走査）するために、奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒから交互に走査信号Ｖsel（Ｖslo、Ｖsle）が順次出力されるので、１走査期間（１フレーム期間）における奇数ライン用走査ドライバ１２０Ｌ及び偶数ライン用走査ドライバ１２０Ｒの各動作周波数は、単一の走査ドライバのみを適用した周知の構成に比較して、１／２の動作周波数でよいことになる。

これにより、走査線（走査ライン）数が比較的多く動作周波数が高い表示パネルを、動作周波数の低い走査ドライバにより良好に表示駆動することができるとともに、奇数ライン用走査ドライバ及び偶数ライン用走査ドライバを構成するシフトレジスタ回路に、電子移動度が比較的低い薄膜トランジスタを適用することができるので、例えば、製造プロセスが簡易なアモルファスシリコントランジスタ等を適用することができ、安価な画像表示装置を実現することができる。

特に、本適用例に係る駆動制御方法においては、走査用の制御クロックＣＫＢ、ＣＫＤが転送用の制御クロックＣＫＡ、ＣＫＣに比較して信号幅が短くなるように設定され、かつ、転送用の制御クロックＣＫＡ、ＣＫＣと同期して立ち上がるとともに、転送用の制御クロックＣＫＡ、ＣＫＣの立ち下がり（又は、リセット信号の立ち上がり）よりも早く立ち下がるように設定されている。

これにより、各シフトブロックの出力部に経時的な素子特性の劣化が著しいアモルファスシリコントランジスタ等を適用した場合であっても、走査信号（外部出力信号）の信号レベルを制御するスイッチング素子（すなわち、上述した出力側プッシュプル回路部３０を構成する薄膜トランジスタＴｒ１７に相当する）のオン動作期間をさらに短縮して、素子特性の劣化に伴う走査信号（外部出力信号）の立ち下がり特性の劣化を抑制することができるとともに、隣接する行間で走査信号相互が時間的に重なることによる無駄な信号出力動作を削減して、当該走査信号の生成に消費される電力を削減することができる。

なお、上述した各適用例においては、本発明に係るシフトレジスタ回路及びその駆動制御方法を、画像表示装置（液晶表示装置やＥＬ表示装置等）の走査ドライバに適用した場合についてのみ説明したが、本発明はこれに限定されるものではない。要するに、本発明に係るシフトレジスタ回路及び駆動制御装置は、所定のタイミング（周期）で信号を順次出力するものであるので、上述したようなマトリクス状に配列された機能要素（表示画素等の負荷）を、所定のタイミングで順次選択して駆動状態に設定する（走査する）ものであればよく、例えば、薄膜トランジスタ構造を有する複数のフォトセンサ（読取画素）からなるセンサアレイ（読取画素アレイ）を備えた画像読取装置の走査ドライバとして良好に適用することができる。

本発明に係るシフトレジスタ回路の一実施形態を示す概略構成図である。 本実施形態に係るシフトレジスタ回路に適用されるシフトブロックの一例を示す機能ブロック図である。 本実施形態に係るシフトレジスタ回路に適用されるシフトブロックの具体的な回路構成図である。 本実施形態に係るシフトレジスタ回路に適用されるシフトブロックの駆動制御動作を示すタイミングチャートである。 本発明に係るシフトレジスタ回路を走査ドライバに適用した画像表示装置の全体構成を示す概略構成図である。 第１の適用例に係る画像表示装置の表示パネルを構成する表示画素の構成例を示す概略回路図である。 第１の適用例に係る画像表示装置における奇数ライン用走査ドライバのシフトレジスタ回路の一例を示す概略構成図である。 第１の適用例に係る画像表示装置における偶数ライン用走査ドライバのシフトレジスタ回路の一例を示す概略構成図である。 第１の適用例に係る画像表示装置における駆動制御方法（画像表示動作）の一例を示すタイミングチャートである。 第２の適用例に係る画像表示装置における奇数ライン用走査ドライバのシフトレジスタ回路の一例を示す概略構成図である。 第２の適用例に係る画像表示装置における偶数ライン用走査ドライバのシフトレジスタ回路の一例を示す概略構成図である。 第２の適用例に係る画像表示装置における駆動制御方法（画像表示動作）の一例を示すタイミングチャートである。 従来技術における液晶表示装置に適用される走査ドライバ（シフトレジスタ回路部）の一例を示す要部構成図である。

符号の説明

ＳＢＡ（ｋ） シフトブロック
ＩＮ 入力端子
ＯＵＴＳ、ＯＵＴＧ 出力端子
ＲＳＴ リセット端子
ＳＦ（ｋ） シフト信号
ＧＳ（ｋ） 外部出力信号
１００ 画像表示装置
１１０ 表示パネル
１２０Ｌ 奇数ライン用走査ドライバ
１２０Ｒ 偶数ライン用走査ドライバ
１２１Ｌ、１２１Ｒ シフトレジスタ回路
１３０ データドライバ
１４０ システムコントローラ

Claims (21)

1. 直列に接続された複数段の信号保持手段を備え、入力信号を次段の前記信号保持手段に順次転送しつつ、前記入力信号に基づいて、前記信号保持手段の各々から出力信号を順次出力するシフトレジスタ回路において、
   前記信号保持手段の各々は、少なくとも、
   前記入力信号を取り込み保持する入力制御手段と、
   第１の制御クロック信号が印加され、保持された前記入力信号及び前記第１の制御クロック信号の信号レベルに応じて前記出力信号を出力する出力制御手段と、
   第２の制御クロックが印加され、保持された前記入力信号及び該第２の制御クロックの信号レベルに応じた信号レベルを有するシフト信号を、次段の前記信号保持手段に出力する転送制御手段と、
   リセット信号が印加され、保持された前記入力信号の信号レベルを初期化するリセット制御手段と、
   を備え、
   次段の前記信号保持手段により生成された前記シフト信号が前記リセット制御手段における前記リセット信号として入力されるように構成され、
   前記第１及び第２の制御クロックは第１の信号レベルと第２の信号レベルを有し、前記出力制御手段における前記出力信号は、前記第１の制御クロックが前記第１の信号レベルに設定されたタイミングに応じて出力され、該第１の制御クロックの信号レベルは、前記リセット制御手段により、保持された前記入力信号の信号レベルを初期化する動作の開始タイミングより前のタイミングで前記第２の信号レベルに変化するように設定されて、前記出力制御手段から前記出力信号を出力する動作が、前記リセット制御手段により、保持された前記入力信号の信号レベルを初期化する動作の開始タイミングよりも前に終了するように設定されていることを特徴とするシフトレジスタ回路。
2. 前記リセット信号は、前記第２の制御クロックの反転位相となるタイミングに基づいて生成されることを特徴とする請求項１記載のシフトレジスタ回路。
3. 前記入力制御手段は、少なくとも、電流路の一端側及び制御端子に前記入力信号が供給されるとともに、他端側に第１の接点が接続された第１のスイッチ手段を備え、
   前記出力制御手段は、少なくとも、電流路の一端側に前記第１の制御クロックが供給されるとともに、他端側に前記出力信号が出力される第２の接点が接続され、制御端子に前記第１の接点が接続された第２のスイッチ手段と、電流路の一端側に前記電源電圧が接続されるとともに、他端側に前記第２の接点が接続され、制御端子に前記第１の接点の電位の反転電位が印加される第３のスイッチ手段と、を備え、
   前記リセット制御手段は、少なくとも、電流路の一端側に前記第１の接点が接続されるとともに、他端側に前記電源電圧が接続され、制御端子に前記リセット信号が供給される第４のスイッチ手段を備え、
   前記転送制御手段は、少なくとも、電流路の一端側に前記第２の制御クロックが供給されるとともに、他端側に前記シフト信号が出力される第３の接点が接続され、制御端子に前記第１の接点が接続された第５のスイッチ手段と、電流路の一端側に所定の電源電圧が接続されるとともに、他端側に前記第３の接点が接続され、制御端子に前記第１の接点の電位の反転電位が印加される第６のスイッチ手段と、を備えることを特徴とする請求項１又は２記載のシフトレジスタ回路。
4. 前記出力制御手段は、少なくとも、前記出力信号の出力期間においてのみ前記第２のスイッチ手段がオン動作して、前記第１の制御クロックに基づく信号レベルを有する前記出力信号が前記第２の接点を介して出力され、前記出力信号の非出力期間においては、前記第３のスイッチ手段がオン動作して、前記電源電圧に基づく信号レベルを有する前記出力信号が前記第２の接点を介して出力されるように構成されていることを特徴とする請求項３記載のシフトレジスタ回路。
5. 前記第１の制御クロックが前記第１の信号レベルとなる信号幅と前記第２の制御クロックが前記第１の信号レベルとなる信号幅とが同一であって、前記第２の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するタイミングより前に前記第１の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するように、前記第１の制御クロック及び前記第２の制御クロックは、位相が相互にずらして設定されていることを特徴とする請求項１乃至４のいずれかに記載のシフトレジスタ回路。
6. 前記第１の制御クロックが前記第１の信号レベルとなる信号幅が、前記第２の制御クロックが前記第１の信号レベルとなる信号幅よりも短く設定され、前記第２の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するタイミングより前に前記第１の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するように、前記第１の制御クロック及び前記第２の制御クロックの前記信号レベルの変化タイミングが設定されていることを特徴とする請求項１乃至４のいずれかに記載のシフトレジスタ回路。
7. 前記シフトレジスタ回路は、前記複数段の信号保持手段のうち、奇数段目の前記信号保持手段には、前記第１の制御クロック及び前記第２の制御クロックが供給され、偶数段目の前記信号保持手段には、前記第１の制御クロック及び前記第２の制御クロックの、各々反転位相となる第３の制御クロック及び第４の制御クロックが供給されることを特徴とする請求項１乃至６のいずれかに記載のシフトレジスタ回路。
8. 前記シフトレジスタ回路は、前記信号保持手段の各々を構成する前記第１乃至第６のスイッチ手段が、単一のチャネル極性を有する電界効果型トランジスタであることを特徴とする請求項１乃至７のいずれかに記載のシフトレジスタ回路。
9. 前記シフトレジスタ回路は、前記信号保持手段の各々を構成する前記第１乃至第６のスイッチ手段が、アモルファスシリコンからなる半導体材料を用いた薄膜トランジスタであることを特徴とする請求項８記載のシフトレジスタ回路。
10. 前記シフトレジスタ回路は、前記信号保持手段の各々を構成する前記第１乃至第６のスイッチ手段が、酸化亜鉛からなる半導体材料を用いた薄膜トランジスタであることを特徴とする請求項８記載のシフトレジスタ回路。
11. 直列に接続された複数段の信号保持手段を備え、入力信号を次段の前記信号保持手段に順次転送しつつ、前記入力信号に基づいて、前記信号保持手段の各々から出力信号を順次出力するシフトレジスタ回路の駆動制御方法において、
    前記入力信号を取り込み保持するステップと、
    第１の制御クロック信号が印加され、保持された前記入力信号及び前記第１の制御クロックの信号レベルに応じて前記出力信号を出力するステップと、
    保持された前記入力信号の信号レベルを初期化するステップと、
    前記シフトレジスタ回路の駆動制御方法は、更に、第２の制御クロックが印加され、保持された前記入力信号及び該第２の制御クロックの信号レベルに応じた信号レベルを有するシフト信号を、次段の前記信号保持手段に出力するステップと、
    を含み、
    前記入力信号の信号レベルを初期化するステップは、前記第２の制御クロックの反転位相となるタイミングに基づいて、次段の前記信号保持手段により生成された前記シフト信号がリセット信号として入力されることにより実行され、前記出力信号を出力するステップは、保持された前記入力信号の信号レベルを初期化するステップの開始より前のタイミングで終了するように設定されていることを特徴とするシフトレジスタ回路の駆動制御方法。
12. 前記第１の制御クロック及び前記第２の制御クロックは、第１の信号レベルと第２の信号レベル間を所定の周期で繰り返し変化するクロックパルスであって、前記第１の制御クロックが前記第１の信号レベルとなる信号幅と前記第２の制御クロックが前記第１の信号レベルとなる信号幅とが同一であるとともに、前記第２の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するタイミングより前に前記第１の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するように、前記第１の制御クロック及び前記第２の制御クロックの位相が相互にずらして設定されていることを特徴とする請求項１１記載のシフトレジスタ回路の駆動制御方法。
13. 前記第１の制御クロック及び前記第２の制御クロックは、第１の信号レベルと第２の信号レベル間を所定の周期で繰り返し変化するクロックパルスであって、前記第１の制御クロックが前記第１の信号レベルとなる信号幅が、前記第２の制御クロックが前記第１の信号レベルとなる信号幅よりも短く設定されるとともに、前記第２の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するタイミングより前に前記第１の制御クロックが前記第１の信号レベルから前記第２の信号レベルに変化するように、前記第１の制御クロック及び前記第２の制御クロックの前記信号レベルの変化タイミングが設定されていることを特徴とする請求項１１記載のシフトレジスタ回路の駆動制御方法。
14. 複数の画素が２次元配列された画素アレイに対して、各行の画素を選択状態に設定するための走査信号を順次出力する駆動制御装置において、
    前記駆動制御装置は、前記画素アレイに２次元配列された前記複数の画素のうち、奇数行目の前記画素に前記走査信号を順次出力する第１の駆動制御部と、偶数行目の前記画素に前記走査信号を順次出力する第２の駆動制御部と、を備えて構成され、
    前記第１の駆動制御部及び前記第２の駆動制御部は、各々、少なくとも直列に接続された複数段の信号保持手段を有し、入力信号を次段の前記信号保持手段に順次転送しつつ、前記入力信号に基づいて、前記信号保持手段の各々から前記走査信号となる出力信号を順次出力するシフトレジスタ回路を備え、
    前記信号保持手段の各々は、少なくとも、
    前記入力信号を取り込み保持する入力制御手段と、
    第１の信号レベルと第２の信号レベルを有する第１の制御クロック信号が印加され、保持された前記入力信号及び前記第１の制御クロック信号の信号レベルに応じ前記出力信号を出力する出力制御手段と、
    前記第１の信号レベルと前記第２の信号レベルを有する第２の制御クロックが印加され、保持された前記入力信号及び該第２の制御クロックの信号レベルに応じた信号レベルを有するシフト信号を、次段の前記信号保持手段に出力する転送制御手段と、
    リセット信号が印加され、保持された前記をリセット制御手段と、
    を具備し、
    次段の前記信号保持手段により生成された前記シフト信号が前記リセット制御手段における前記リセット信号として入力されるように構成され、前記出力制御手段から前記出力信号を出力する動作は、前記リセット制御手段により前記入力信号の信号レベルを初期化する動作の開始タイミングより前のタイミングで終了するように設定されていることを特徴とする駆動制御装置。
15. 前記リセット信号は、前記第２の制御クロックの反転位相となるタイミングに基づいて生成されることを特徴とする請求項１４記載の駆動制御装置。
16. 前記シフトレジスタ回路は、前記信号保持手段の各々が単一のチャネル極性を有する１以上の電界効果型トランジスタからなるスイッチ手段を含んだ構成を有していることを特徴とする請求項１４又は１５に記載の駆動制御装置。
17. 前記複数の画素の各々は、単一のチャネル極性を有する１以上の電界効果型トランジスタからなるスイッチ手段を含んだ構成を有し、
    前記駆動制御装置は、前記画素アレイが形成された基板上に一体的に設けられていることを特徴とする請求項１６記載の駆動制御装置。
18. 前記画素アレイ及び前記駆動制御装置を構成する前記スイッチ手段は、アモルファスシリコンからなる半導体材料を用いた薄膜トランジスタであることを特徴とする請求項１６又は１７記載の駆動制御装置。
19. 前記画素アレイ及び前記駆動制御装置を構成する前記スイッチ手段は、酸化亜鉛からなる半導体材料を用いた薄膜トランジスタであることを特徴とする請求項１６又は１７記載の駆動制御装置。
20. 前記画素アレイは、複数の表示画素が２次元配列された表示画素アレイであることを特徴とする請求項１４乃至１９のいずれかに記載の駆動制御装置。
21. 前記画素アレイは、複数の読取画素が２次元配列された読取画素アレイであることを特徴とする請求項１４乃至１９のいずれかに記載の駆動制御装置。
    

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