TWI541814B - 移位暫存裝置 - Google Patents

Description

移位暫存裝置

本發明是有關於一種電子裝置，且特別是有關於一種移位暫存裝置。

目前閘極驅動電路結構整合於面板基板上(gate driver in panel；GIP)的顯示器多由薄膜電晶體(thin film transistor；TFT)所構成。為了增加顯示品質，現今開發出一種稱之為多重掃描技術之液晶顯示器，也就是在一個畫面的顯示時間中，閘極驅動電路對每一列的掃描線產生兩次以上的掃描信號，如此一來，各列上的像素之電晶體可開啟兩次以上，使得液晶電容得以獲得預充電電壓之效果；特別是對於AMOLED顯示器，此種每一列產生兩次以上的掃描訊號，在某些補償電路中可使得電路產生更好的臨界電壓(threshold voltage)補償效果。一般使閘極驅動電路產生多重掃描(multi-scan)信號的方式為在閘極驅動電路中設置兩組移位暫存電路，而後再利用與兩組移位暫存電路耦接的或閘來產生多重掃描信號，然此種方式將會降低閘極驅動電路的驅動能力，且有礙於達成窄邊框(slim border)的設計需求。

本發明提供一種移位暫存裝置，可有效提升驅動電路的驅動能力，並滿足縮減邊框的需求。

本發明的移位暫存裝置，包括相互串連耦接的多個移位暫存單元，其中第N級的移位暫存單元包括上拉控制電路、傳遞電路、上拉電路、下拉電路以及輸出下拉電路。上拉控制電路依據N-P級的充電信號產生上拉控制信號。傳遞電路耦接上拉控制電路，依據上拉控制信號以及第一時脈信號產生充電信號。上拉電路耦接上拉控制電路，依據第二時脈信號以及上拉控制信號產生驅動信號，其中第一時脈信號之週期大於第二時脈信號之週期。下拉電路耦接上拉控制電路以及傳遞電路，依據第一下拉控制信號拉低上拉控制信號的電壓準位，以維持驅動信號的電壓準位。輸出下拉電路耦接上拉電路，依據第二下拉控制信號拉低驅動信號的電壓準位，其中N、P為正整數且P小於N。

基於上述，本發明的實施例移位暫存單元依據時脈週期不同的第一時脈信號與第二時脈信號來產生具有多重時脈的驅動信號，其中透過先後關閉移位暫存單元中上拉電路以及輸出下拉電路可延長驅動信號的致能期間，而獲得足夠進行資料寫入的時間，藉由本發明實施例提供的移位暫存裝置來產生多重掃描信號可有效提升驅動電路的驅動能力，並滿足縮減邊框的需求。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

102‧‧‧移位暫存單元

302‧‧‧上拉控制電路

304‧‧‧傳遞電路

306‧‧‧上拉電路

308‧‧‧下拉電路

310‧‧‧輸出下拉電路

602‧‧‧下拉控制電路

604‧‧‧穩壓電路

SCK、CK、XCK‧‧‧時脈信號

G(n-1)、G(n)、G(n+1)‧‧‧充電信號

PCK1~PCK8、PCK(n)、PCK(n+1)‧‧‧下拉控制信號

S(n)、S(n+1)‧‧‧驅動信號

T1~T22‧‧‧電晶體

C1‧‧‧電容

VGL、VSSL、VSSLL‧‧‧參考接地電壓

Q(n)‧‧‧上拉控制信號

P1~P4‧‧‧週期

K(n)‧‧‧下拉控制信號

ST(n-1)、ST(n)‧‧‧起始信號

VGH‧‧‧直流信號

圖1繪示本發明一實施例之移位暫存裝置的示意圖。

圖2繪示本發明一實施例之時脈信號、充電信號、下拉控制信號以及驅動信號的波形示意圖。

圖3繪示本發明一實施例之移位暫存單元的示意圖。

圖4繪示本發明另實施例之移位暫存單元的示意圖。

圖5繪示圖4實施例之時脈信號、充電信號、上拉控制信號、下拉控制信號以及驅動信號的波形示意圖。

圖6繪示本發明另一實施例之移位暫存單元的示意圖。

圖7繪示圖6實施例之時脈信號、充電信號、上拉控制信號以及起始信號的波形示意圖。

圖1繪示本發明一實施例之移位暫存裝置的示意圖，請參照圖1。移位暫存裝置包括多個移位暫存單元102，為簡化說明，本實施例僅繪示出第N級~第N+3級的移位暫存單元102，其中N為正整數。各個移位暫存單元102可依據時脈信號SCK、時脈信號CK(或時脈信號XCK，各級移位暫存單元102視其需求不同而接收時脈信號CK或時脈信號XCK)、前級的充電信號G(n-1)依據本級的兩個下拉控制信號PCK(n)、PCK(n+1)而輸出驅動信號S(n)以及供給後級移位暫存單元102的充電信號G(n)(以第N級的移位暫存單元102為例)。其中時脈信號SCK、時脈信號CK、時脈信號XCK、充電信號(G(n)、G(n+1)等等)、下拉控制信號 (PCK1~PCK8等等)以及驅動信號(S(n)、S(n+1)等等)的波形可如圖2所示，時脈信號CK與時脈信號XCK的週期大於時脈信號SCK之週期，較佳地，時脈信號CK與時脈信號XCK的寬度二倍於時脈信號SCK的寬度，且時脈信號XCK的波形皆相反於時脈信號CK，為保持圖面簡潔，在此僅繪示出部分的信號波形。

詳細來說，各個移位暫存單元102的實施方式可如圖3所示，在此以第N級的移位暫存單元102為例進行說明。移位暫存單元102可包括上拉控制電路302、傳遞電路304、上拉電路306、下拉電路308以及輸出下拉電路310，其中傳遞電路304耦接上拉控制電路302與下拉電路308，下拉電路308亦耦接上拉控制電路302。此外，上拉電路306則耦接上拉控制電路302與輸出下拉電路310。

上拉控制電路302用以依據第N-P級的充電信號G(n-p)產生上拉控制信號Q(n)，即n>p，n≧1且p≧0，在本實施例中N-P級將以N-1級為例進行說明，然本發明並不限於此，P亦可為其他的正整數。傳遞電路304可依據上拉控制信號Q(n)以及時脈信號CK產生充電信號G(n)，以供給後級(例如第N+1級)的移位暫存單元102進行充電。上拉電路306可依據時脈信號SCK以及上拉控制電路302依據第N-1級的充電信號G(n-1)所產生的上拉控制信號Q(n)產生驅動信號S(n)，以驅動對應的掃描線，而使掃描線上的畫素得以接收資料信號。其中當下拉電路308依據下拉控制信號PCK(n)拉低上拉控制信號Q(n)的電壓準位時，驅動信號 S(n)得以持續地被維持在致能掃描線的電壓準位，而讓掃描線上的畫素有足夠的時間被寫入資料。而輸出下拉電路310則可依據下拉控制信號PCK(n+1)拉低該驅動信號S(n)的電壓準位，以決定何時結束掃描線上畫素的資料寫入時間。

更進一步來說，各個移位暫存單元102的實施方式可如圖4所示。在圖4的實施例中，上拉控制電路302可包括電晶體T1，電晶體T1的第一端與控制端共同接收來自第N-1級的移位暫存單元102的充電信號G(n-1)，電晶體T1的第二端耦接傳遞電路304、上拉電路306與下拉電路308。傳遞電路304包括電晶體T2以及電容C1，電晶體T2的第一端接收時脈信號CK，電晶體T2的控制端耦接上拉控制電路302，以接收上拉控制電路302所產生的上拉控制信號Q(n)，電晶體的第二端則耦接下拉電路308。此外，電容C1耦接於電晶體T2的第二端以及控制端之間。

上拉電路306包括電晶體T3，其第一端接收第二時脈信號SCK，電晶體T3的控制端耦接上拉控制電路302，以接收上拉控制信號Q(n)，電晶體T3的第二端耦接輸出下拉電路310。下拉電路308包括電晶體T4與電晶體T5，其中電晶體T4之第一端耦接上拉控制電路302，電晶體T4的控制端接收下拉控制信號PCK(n)，電晶體T4的第二端耦接參考接地電壓VGL。另外，電晶體T5之第一端耦接傳遞電路304而輸出充電信號G(n)至下一級的移位暫存單元102，電晶體T5的控制端接收下拉控制信號PCK(n)，電晶體T5的第二端耦接參考接地電壓VGL。輸出下拉 電路310包括電晶體T6，其第一端耦接上拉電路306而輸出驅動信號S(n)，電晶體T6的控制端接收下拉控制信號PCK(n+1)，電晶體T6的第二端耦接參考接地電壓VGL。

圖5繪示圖4實施例之時脈信號SCK、時脈信號CK、充電信號G(n-1)、G(n)、上拉控制信號Q(n)、下拉控制信號PCK(n)、PCK(n+1)以及驅動信號S(n)的波形示意圖，以下將參照圖5說明圖4實施例的作動方式。在週期P1中，由於下拉控制信號PCK(n)、PCK(n+1)皆處於低電壓準位，則電晶體T4~T6皆處於關閉狀態，而電晶體T1的第一端與控制端共同接收來自第N-1級的移位暫存單元102的充電信號G(n-1)而對電容C1進行充電，使得上拉控制信號Q(n)的電壓上升，而開啟電晶體T2與電晶體T3。在週期P2中，導通的電晶體T2與電晶體T3自其第一端分別接收時脈信號CK與時脈信號SCK，此時電容C1上的電壓，亦即上拉控制信號Q(n)的電壓準位，將因耦合效應而隨著時脈信號CK與時脈信號SCK的電壓變化而改變，然在此期間上拉控制信號Q(n)的電壓準位仍足以使電晶體T2與電晶體T3維持在導通狀態。另一方面，由於下拉控制信號PCK(n)、PCK(n+1)在週期P2中皆處於低電壓準位，因此電晶體T4~T6皆處於關閉狀態，如此一來，電晶體T3的第二端將持續輸出時脈信號SCK作為驅動信號S(n)，而電晶體T2則持續輸出時脈信號CK作為充電信號G(n)。

在週期P3中，下拉控制信號PCK(n)轉為高電壓準位而開啟電晶體T4與T5，導通的電晶體T4與T5將拉低上拉控制信 號Q(n)與充電信號G(n)的電壓準位，而使得電晶體T1~T3進入關閉的狀態。此時，由於下拉控制信號PCK(n+1)處於低電壓準位，則電晶體T6處於關閉的狀態，因此驅動信號S(n)的將持續地被維持在高電壓準位，即在週期P2與P3交界處的驅動信號S(n)持續地被維持在高電壓準位，則此連續的驅動信號S(n)的寬度大於在週期P2的驅動信號S(n)的寬度。換言之，以週期P2與P3交界處為分界，一部份驅動信號S(n)在週期P2，另一部驅動信號S(n)在週期P3，且在交界處的驅動信號S(n)也維持在高電壓準位。在週期P4中，下拉控制信號PCK(n)已處於低電壓準位使得電晶體T4、T5處於關閉狀態，而下拉控制信號PCK(n+1)則轉為高電壓準位，使得電晶體T6被導通，驅動信號S(n)的電壓準位將隨著電晶體T6的導通被拉低。其中，下拉控制信號PCK(n+1)轉為高電壓準位的時間點可依資料被寫入掃描線上的畫素所需的時間設計，以確保有足夠的時間讓掃描線上的畫素被寫入資料。

如上所述，藉由上述實施例的移位暫存單元102依據時脈週期不同的時脈信號CK與時脈信號SCK可產生具有多重時脈的驅動信號S(n)，其中透過先後關閉移位暫存單元102中上拉電路以及輸出下拉電路可延長驅動信號S(n)的致能掃描線的時間，而使掃描線上的畫素獲得足夠進行資料寫入的時間。由於透過上述發明實施例的移位暫存單元102並不需如習知技術般需要兩組移位暫存電路與邏輯閘來產生具有多重時脈的驅動信號S(n)，因此可有效提升驅動電路的驅動能力，並滿足縮減邊框的需求。

圖6繪示本發明另一實施例之移位暫存單元102的示意圖，請參照圖6。在本實施例中，移位暫存單元102更包括下拉控制電路602與穩壓電路604，其中穩壓電路604，耦接下拉控制電路602、上拉控制電路302、傳遞電路304以及上拉電路306。下拉控制電路602用以依據上拉控制信號Q(n)以及驅動信號S(n)產生下拉控制信號K(n)，而穩壓電路604用以依據該下拉控制信號K(n)對上拉控制信號Q(n)、充電信號G(n)、起始信號ST(n)以及驅動信號S(n)進行穩壓。

此外。上拉控制電路302、傳遞電路304以及下拉電路308在本實施例中的實施方式亦與圖4實施例的實施方式不同。在本實施例中，上拉控制電路302包括電晶體T7~T9，其中電晶體T7與電晶體T8串接於充電信號G(n-1)的接收端與傳遞電路304之間，且電晶體T7與電晶體T8的控制端接收N-1級的起始信號ST(n-1)。另外，電晶體T9之第一端耦接電晶體T7與電晶體T8的共同接點，電晶體T9的第二端耦接電晶體T9的控制端以及傳遞電路304。

在本實施例中，傳遞電路304相較於圖4實施例的傳遞電路304更包括電晶體T10，其第一端接收時脈信號CK，電晶體10的控制端耦接上拉控制電路302，以接收上拉控制信號Q(n)，電晶體T10的第二端用以產生起始信號ST(n)。另外，本實施例之下拉電路308相較於圖4實施例的下拉電路308更包括電晶體T11與電晶體T12，其中電晶體T11之第一端耦接上拉控制電路302， 以接收上拉控制信號Q(n)，電晶體T11的控制端耦接電晶體T5的控制端，並接收下拉控制信號PCK(n)。電晶體T12之第一端耦接電晶體T11的第二端以及電晶體T10的第二端，以接收起始信號ST(n)，電晶體T12的控制端接收下拉控制信號PCK(n)，電晶體T12的第二端耦接參考接地電壓VSSLL。

此外，如圖6所示，本實施例之下拉控制電路602包括電晶體T13~18，其中電晶體T13之第一端與控制端接收直流信號VGH，電晶體T14之第一端與控制端分別耦接電晶體T13的第一端與第二端，電晶體T14的第二端耦接穩壓電路，電晶體T15耦接於電晶體T13的第二端與參考接地電壓VSSL之間，電晶體T15的控制端接收上拉控制信號Q(n)，電晶體T16，耦接於電晶體T14的第二端與參考接地電壓VSSL之間，電晶體T16的控制端接收上拉控制信號Q(n)，電晶體T17耦接於電晶體T13的第二端與參考接地電壓VSSL之間，電晶體T17的控制端接收驅動信號S(n)，電晶體T18耦接於電晶體T14的第二端與參考接地電壓VSSL之間，電晶體T18的控制端接收驅動信號S(n)。

另外，本實施例之穩壓電路604包括電晶體T19~T22，其中電晶體T19之第一端耦接傳遞電路304，以接收充電信號G(n)，電晶體T19的控制端接收下拉控制信號K(n)，電晶體T19的第二耦接參考接地電壓VGL，電晶體T20之第一端耦接上拉電路306，以接收該驅動信號S(n)，電晶體T20的控制端接收下拉控制信號K(n)，電晶體T20的第二端耦接參考接地電壓VGL，電 晶體T21之第一端耦接上拉控制電路302，以接收上拉控制信號Q(n)，電晶體T21的控制端接收下拉控制信號K(n)，電晶體T21的第二端接收起始信號ST(n)，電晶體T22之第一端耦接電晶體T21的第二端，電晶體T22的控制端接收該下拉控制信號K(n)，電晶體T22的第二端耦接參考接地電壓VSSLL。

圖7繪示圖6實施例之時脈信號SCK、時脈信號CK、充電信號G(n-1)、G(n)、上拉控制信號Q(n)以及起始信號ST(n-1)的波形示意圖，參照圖5之波形圖可知，在充電信號G(n-1)對電容C1進行充電後，上拉控制信號Q(n)之電壓將持續被拉高，如此一來當充電信號G(n-1)與起始信號ST(n-1)在低電壓準位時(亦即電晶體T7、T8處於關閉狀態時)，電晶體T7、T8可能因兩端的電壓差過大而導致漏電流的產生。本實施例將電晶體T2的第二端透過電晶體T9耦接至電晶體T7、T8的共同接點，當充電信號G(n-1)與起始信號ST(n-1)在低電壓準位時，充電信號G(n)為處於高電壓準位，因此可提高電晶體T7、T8的共同接點上的電壓，而避免電晶體T7、T8因兩端的電壓差過大而出現漏電流。

類似地，電晶體T11、T12以及電晶體T21、T22的耦接方式亦與電晶體T7、T8類似，當電晶體T11、T12以及電晶體T21、T22處於關閉狀態時，起始信號ST(n)亦處於高電壓準位，而可分別提高電晶體T11、T12以及電晶體T21、T22共同接點上的電壓，而避免T11、T12以及電晶體T21、T22因兩端的電壓差過大而出現漏電流。此外，在本實施例中，參考接地電壓VGL、參考接地 電壓VSSL以及參考接地電壓VSSLL可分別具有不同的電壓值，例如可使參考接地電壓VSSL的電壓值小於參考接地電壓VGL且大於參考接地電壓VSSLL，如此可確保圖6實施例中的各個電晶體在處於關閉狀態時，不會因控制端與第二端的電壓差過小而產生漏電流。當然，在部分實施例中亦可使參考接地電壓VGL、參考接地電壓VSSL以及參考接地電壓VSSLL具有相同的電壓值。

此外，由圖6之下拉控制電路602的實施方式可看出，下拉控制信號K(n)的電壓準位高低關聯於驅動信號S(n)與上拉控制信號Q(n)。當電容C1上的電壓變動時(亦即上拉控制信號Q(n)的電壓準位變動時)，驅動信號S(n)與上拉控制信號Q(n)可影響下拉控制信號K(n)的電壓準位，以控制電晶體T19~T22的導通狀態，進而對充電信號G(n)、驅動信號S(n)、上拉控制信號Q(n)以及起始信號ST(n)等四個信號進行穩壓。舉例來說，當上拉控制信號Q(n)的電壓準位因耦合效應而產生突波電流時，開啟的電晶體T19~T22會提供放電路徑給突波電流進行放電，而達到穩壓的效果。

綜上所述，本發明實施例的移位暫存單元依據時脈週期不同的時脈信號與時脈信號產生具有多重時脈的驅動信號，而不需如習知技術般需要兩組移位暫存電路與邏輯閘來產生具有多重時脈的驅動信號，因此可有效提升整合於面板上之驅動電路(GIP)的驅動能力，並滿足縮減邊框的需求。其中透過先後關閉移位暫存單元中上拉電路以及輸出下拉電路可延長驅動信號的致能掃描 線的時間，而使掃描線上的畫素獲得足夠進行資料寫入的時間。在部分實施例中，更可對移位暫存單元中的信號進行穩壓並預防漏電流的產生，進一步提高移位暫存裝置的可靠性。

302‧‧‧上拉控制電路

304‧‧‧傳遞電路

306‧‧‧上拉電路

308‧‧‧下拉電路

310‧‧‧輸出下拉電路

C1‧‧‧電容

SCK、CK‧‧‧時脈信號

S(n)‧‧‧驅動信號

G(n-1)、G(n)‧‧‧充電信號

PCK(n)、PCK(n+1)‧‧‧下拉控制信號

Q(n)‧‧‧上拉控制信號

T1~T6‧‧‧電晶體

VGL‧‧‧參考接地電壓

Claims (12)

1. 一種移位暫存裝置，包括：多個移位暫存單元，該些移位暫存單元相互串連耦接，其中第N級的移位暫存單元包括：一上拉控制電路，依據一N-P級的充電信號產生一上拉控制信號；一傳遞電路，耦接該上拉控制電路，依據該上拉控制信號以及一第一時脈信號產生一充電信號；一上拉電路，耦接該上拉控制電路，依據一第二時脈信號以及該上拉控制信號產生一驅動信號，其中該第一時脈信號之週期大於該第二時脈信號之週期；一下拉電路，耦接該上拉控制電路以及該傳遞電路，依據一第一下拉控制信號拉低該上拉控制信號的電壓準位，以維持該驅動信號的電壓準位；以及一輸出下拉電路，耦接該上拉電路，依據一第二下拉控制信號拉低該驅動信號的電壓準位，其中N、P為正整數且P小於N，該下拉電路拉低該上拉控制信號的電壓準位的時間點不同於該輸出下拉電路拉低該驅動信號的電壓準位的時間點。
2. 如申請專利範圍第1項所述之移位暫存裝置，其中該上拉控制電路包括：一電晶體，其第一端與該控制端共同接收該N-P級的充電信號，該電晶體的第二端耦接該傳遞電路、該上拉電路與該下拉電 路。
3. 如申請專利範圍第1項所述之移位暫存裝置，其中該傳遞電路包括：一電晶體，其第一端接收該第一時脈信號，該電晶體的控制端耦接該上拉控制電路，以接收該上拉控制信號，該電晶體的第二端耦接該下拉電路；以及一電容，耦接於該電晶體的第二端以及控制端之間。
4. 如申請專利範圍第1項所述之移位暫存裝置，其中該上拉電路包括：一電晶體，其第一端接收該第二時脈信號，該電晶體的控制端耦接該上拉控制電路，以接收該上拉控制信號，該電晶體的第二端耦接該輸出下拉電路。
5. 如申請專利範圍第1項所述之移位暫存裝置，其中該下拉電路包括：一第一電晶體，其第一端耦接該上拉控制電路，該第一電晶體的控制端接收該第一下拉控制信號，該第一電晶體的第二端耦接一參考接地電壓；以及一第二電晶體，其第一端耦接該傳遞電路，接收該充電信號，該第二電晶體的控制端接收該第一下拉控制信號，該第二電晶體的第二端耦接該參考接地電壓。
6. 如申請專利範圍第1項所述之移位暫存裝置，其中該輸出下拉電路包括： 一電晶體，其第一端耦接該上拉電路，接收該驅動信號，該電晶體的控制端接收該第二下拉控制信號，該電晶體的第二端耦接一參考接地電壓。
7. 如申請專利範圍第1項所述之移位暫存裝置，其中該上拉控制電路包括：一第一電晶體，一第二電晶體，與該第一電晶體串接於該N-P級的充電信號的接收端與該傳遞電路之間，該第一電晶體與該第二電晶體的控制端接收該N-P級的起始信號；以及一第三電晶體，其第一端耦接該第一電晶體與該第二電晶體的共同接點，該第三電晶體的第二端耦接該第三電晶體的控制端以及該傳遞電路。
8. 如申請專利範圍第7項所述之移位暫存裝置，其中該傳遞電路包括：一第四電晶體，其第一端接收該第一時脈信號，該第四電晶體的控制端耦接該上拉控制電路，以接收該上拉控制信號，該第四電晶體的第二端耦接該下拉電路以及該第三電晶體的第二端；一第五電晶體，其第一端接收該第一時脈信號，該第五電晶體的控制端耦接該上拉控制電路，以接收該上拉控制信號，該第五電晶體的第二端產生一起始信號；以及一電容，其第一端耦接該第四電晶體與該第五電晶體的控制端，該電容的第二端耦接該第四電晶體的第二端。
9. 如申請專利範圍第8項所述之移位暫存裝置，其中該下拉電路包括：一第六電晶體，其第一端耦接該上拉控制電路，以接收該上拉控制信號，該第六電晶體的控制端接收該第一下拉控制信號；一第七電晶體，其第一端耦接該第六電晶體的第二端以及該第五電晶體的第二端，以接收該起始信號，該第七電晶體的控制端接收該第一下拉控制信號，該第七電晶體的第二端耦接一第一參考接地電壓；以及一第八電晶體，其第一端耦接該傳遞電路，以接收該充電信號，該第八電晶體的控制端接收該第一下拉控制信號，該第八電晶體的第二端耦接一第二參考接地電壓。
10. 如申請專利範圍第9項所述之移位暫存裝置，更包括：一下拉控制電路，依據該上拉控制信號以及該驅動信號產生一下拉控制信號；以及一穩壓電路，耦接該下拉控制電路、該上拉控制電路、該傳遞電路以及該上拉電路，依據該下拉控制信號對該上拉控制信號、該充電信號、該起始信號以及該驅動信號進行穩壓。
11. 如申請專利範圍第10項所述之移位暫存裝置，其中該穩壓電路包括：一第九電晶體，其第一端耦接該傳遞電路，以接收該充電信號，該第九電晶體的控制端接收該下拉控制信號，該第九電晶體的第二端耦接該第二參考接地電壓； 一第十電晶體，其第一端耦接該上拉電路，以接收該驅動信號，該第十電晶體的控制端接收該下拉控制信號，該第十電晶體的第二端耦接該第二參考接地電壓；一第十一電晶體，其第一端耦接該上拉控制電路，以接收該上拉控制信號，該第十一電晶體的控制端接收該下拉控制信號，該第十一電晶體的第二端接收該起始信號；以及一第十二電晶體，其第一端耦接該第十一電晶體的第二端，該第十二電晶體的控制端接收該下拉控制信號，該第十二電晶體的第二端耦接該第一參考接地電壓。
12. 如申請專利範圍第11項所述之移位暫存裝置，其中該下拉控制電路包括：一第十三電晶體，其第一端與控制端接收一直流信號；一第十四電晶體，其第一端與控制端分別耦接該第十三電晶體的第一端與第二端，該第十四電晶體的第二端耦接該穩壓電路；一第十五電晶體，耦接於該第十三電晶體的第二端與一第三參考接地電壓之間，該第十五電晶體的控制端接收該上拉控制信號；一第十六電晶體，耦接於該第十四電晶體的第二端與該第三參考接地電壓之間，該第十六電晶體的控制端接收該上拉控制信號；一第十七電晶體，耦接於該第十三電晶體的第二端與該第三參考接地電壓之間，該第十七電晶體的控制端接收該驅動信號； 以及一第十八電晶體，耦接於該第十四電晶體的第二端與該第三參考接地電壓之間，該第十八電晶體的控制端接收該驅動信號。