KR102383363B1 - 게이트 구동 회로 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

게이트 구동 회로는 복수의 게이트 신호들 및 복수의 게이트 초기화 신호들을 각각 출력하는 복수의 스테이지들을 포함한다. 제N(단, N은 자연수) 스테이지는 입력 신호에 기초하여 제N 캐리 신호를 출력하고, 제N 캐리 신호를 제N+1 스테이지에 제공하는 캐리 생성 블록, 입력 신호, 입력 인에이블(enable) 신호 및 입력 인에이블 신호의 반전 신호인 입력 디스에이블(disable) 신호에 기초하여 제N 게이트 초기화 신호를 출력하는 제1 출력 블록 및 제N 게이트 초기화 신호를 수신하고, 제N 게이트 초기화 신호에 종속하여 제N 게이트 초기화 신호 출력에 1 수평 주기만큼 지연된 제N 게이트 신호를 출력하는 제2 출력 블록를 포함한다. 입력 인에이블 신호 및 입력 디스에이블 신호에 기초하여 게이트 신호들 및 게이트 초기화 신호들이 선택적으로 출력된다.

Description

게이트 구동 회로 및 이를 포함하는 표시 장치{GATE DRIVER AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 표시 패널의 게이트 라인을 구동하는 게이트 구동 회로 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로 표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널은 게이트 라인들, 데이터 라인들 및 화소들을 포함한다. 상기 표시 패널 구동부는 게이트 구동 회로 및 데이터 구동 회로를 포함한다. 상기 게이트 구동 회로는 순차적으로 게이트 신호, 게이트 초기화 신호 및 유기 발광 소자의 애노드 초기화 신호 등을 순차적 또는 동시에 출력하는 복수의 스테이지들을 포함한다.
최근에는, 저전력 구동 또는 표시 패널의 부분 구동을 위해 게이트 라인들에 부분적으로 게이트 신호를 제공하는 구동에 대한 연구가 진행 중이다. 예를 들어, 복수의 스테이지들을 소정의 블록들로 구분하고, 상기 블록 단위로 프레임 시작 신호를 인가한다. 상기 프레임 시작 신호를 제어하여 블록 단위로 게이트 라인들의 출력이 제어된다. 그러나, 상기 방법으로는 라인 단위로 게이트 신호의 온/오프를 제어할 수 없다. 또한, 게이트 신호의 라인-바이-라인(line-by line) 제어를 위해서는, 게이트 라인의 개수만큼의 프레임 제어 신호가 필요하게 된다.
본 발명의 일 목적은 게이트 신호들 및 게이트 초기화 신호들을 선택적으로 출력하는 게이트 구동 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동 회로를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 게이트 구동 회로는 복수의 게이트 신호들 및 복수의 게이트 초기화 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 제N(단, N은 자연수) 스테이지는 입력 신호에 기초하여 제N 캐리 신호를 출력하고, 상기 제N 캐리 신호를 제N+1 스테이지에 제공하는 캐리 생성 블록, 상기 입력 신호, 입력 인에이블(enable) 신호 및 상기 입력 인에이블 신호의 반전 신호인 입력 디스에이블(disable) 신호에 기초하여 제N 게이트 초기화 신호를 출력하는 제1 출력 블록 및 상기 제N 게이트 초기화 신호를 수신하고, 상기 제N 게이트 초기화 신호에 종속하여 상기 제N 게이트 초기화 신호 출력에 1 수평 주기만큼 지연된 제N 게이트 신호를 출력하는 제2 출력 블록를 포함할 수 있다. 상기 입력 인에이블 신호 및 상기 입력 디스에이블 신호에 기초하여 상기 게이트 신호들 및 상기 게이트 초기화 신호들이 선택적으로 출력될 수 있다.
일 실시예에 의하면, 상기 제1 출력 블록은 제1 클럭 신호 및 제2 클럭 신호에 기초하여 입력 노드의 신호 또는 제1 직류 전압을 제1 노드에 전달하는 제1 노드 제어부, 상기 제1 클럭 신호 및 상기 제1 노드의 신호에 기초하여 상기 제1 직류 전압보다 낮은 제2 직류 전압 또는 상기 제1 클럭 신호를 제2 노드에 전달하는 제2 노드 제어부, 상기 제1 노드의 신호 및 상기 제2 노드의 신호에 기초하여 상기 제N 게이트 초기화 신호를 출력하는 제1 출력 버퍼부 및 상기 입력 인에이블 신호 및 상기 입력 디스에이블 신호에 기초하여 상기 입력 노드의 신호를 제어하는 입력 제어부를 포함할 수 있다.
일 실시예에 의하면, 상기 입력 인에이블 신호가 로우(low) 레벨을 갖는 경우, 상기 입력 신호가 상기 입력 노드에 제공되고, 상기 입력 인에이블 신호가 하이(high) 레벨을 갖는 경우, 상기 제1 직류 전압이 상기 입력 노드에 제공될 수 있다.
일 실시예에 의하면, 상기 입력 제어부는 상기 입력 인에이블 신호가 인가되는 게이트 전극, 상기 입력 신호가 인가되는 소스 전극 및 상기 입력 노드에 연결되는 드레인 전극을 포함하는 제1 제어 스위칭 소자 및 상기 입력 디스에이블 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 소스 전극 및 상기 입력 노드에 연결되는 드레인 전극을 포함하는 제2 제어 스위칭 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 노드 제어부는 상기 제1 클럭 신호가 인가되는 게이트 전극, 상기 입력 노드에 연결되는 소스 전극 및 상기 제1 노드에 연결되는 드레인 전극을 포함하는 제1 스위칭 소자, 상기 제2 노드의 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 소스 전극 및 상기 제1 노드에 상기 제1 직류 전압을 제공하는 드레인 전극을 포함하는 제2 스위칭 소자 및 상기 제2 클럭 신호가 인가되는 게이트 전극, 상기 제2 스위칭 소자의 상기 드레인 전극에 연결되는 소스 전극 및 상기 제1 노드에 연결되는 드레인 전극을 포함하는 제3 스위칭 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 노드 제어부는 상기 제1 클럭 신호가 인가되는 게이트 전극, 상기 입력 신호가 인가되는 입력 단자에 연결되는 소스 전극 및 상기 제1 제어 스위칭 소자의 상기 소스 전극에 연결되는 드레인 전극을 포함하는 제1 스위칭 소자 상기 제2 노드의 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 소스 전극 및 상기 제1 노드에 상기 제1 직류 전압을 제공하는 드레인 전극을 포함하는 제2 스위칭 소자 및 상기 제2 클럭 신호가 인가되는 게이트 전극, 상기 제2 스위칭 소자의 상기 드레인 전극에 연결되는 소스 전극, 및 상기 제1 노드에 연결되는 드레인 전극을 포함하는 제3 스위칭 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 노드 제어부는 상기 제1 노드의 신호가 인가되는 게이트 전극, 상기 제1 클럭 신호가 인가되는 소스 전극 및 상기 제2 노드에 연결되는 드레인 전극을 포함하는 제4 스위칭 소자 및 상기 제1 클럭 신호가 인가되는 게이트 전극, 상기 제2 직류 전압이 인가되는 소스 전극 및 상기 제2 노드에 연결되는 드레인 전극을 포함하는 제5 스위칭 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 출력 버퍼부는 상기 제2 노드에 연결되는 게이트 전극, 풀업 전압이 인가되는 소스 전극 및 상기 제N 게이트 초기화 신호를 출력하는 출력 단자에 연결되는 드레인 전극을 포함하는 풀업 스위칭 소자 및 상기 제1 노드에 연결되는 게이트 전극, 상기 출력 단자에 연결되는 소스 전극 및 상기 제2 클럭 신호가 인가되는 드레인 전극을 포함하는 풀다운 스위칭 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 캐리 생성 블록은 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 기초하여 상기 입력 신호 또는 상기 제1 직류 전압을 제3 노드에 전달하는 제3 노드 제어부, 상기 제1 클럭 신호 및 상기 제3 노드의 신호에 기초하여 상기 제2 직류 전압 또는 상기 제1 클럭 신호를 제4 노드에 전달하는 제4 노드 제어부 및 상기 제3 노드의 신호 및 상기 제4 노드의 신호에 기초하여 제N 캐리 신호를 출력하는 제2 출력 버퍼부를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 출력 블록은 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 기초하여 상기 제N 게이트 초기화 신호 또는 제1 직류 전압을 제5 노드에 전달하는 제5 노드 제어부, 상기 제2 클럭 신호 및 상기 제5 노드의 신호에 기초하여 상기 제2 직류 전압 또는 상기 제2 클럭 신호를 제6 노드에 전달하는 제6 노드 제어부 및 상기 제5 노드의 신호 및 상기 제6 노드의 신호에 기초하여 상기 제N 게이트 신호를 출력하는 제3 출력 버퍼부를 포함할 수 있다.
일 실시예에 의하면, 상기 입력 신호는 프레임 시작 신호 또는 직전 스테이지의 캐리 신호일 수 있다.
일 실시예에 의하면, 상기 입력 인에이블 신호의 하이 레벨 구간에 중첩되어 상기 입력 신호의 로우 레벨이 상기 제N 스테이지로 인가되면, 상기 제N 스테이지가 상기 제N 게이트 초기화 신호 및 상기 제N 게이트 신호의 출력을 스킵할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 게이트 구동 회로는 복수의 게이트 신호들 및 복수의 게이트 초기화 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 제N(단, N은 자연수) 스테이지는 입력 신호에 기초하여 캐리 신호를 출력하고, 상기 캐리 신호를 제N+1 스테이지에 제공하는 캐리 생성 블록, 상기 입력 신호, 출력 디스에이블(disable) 신호에 기초하여 제N 게이트 초기화 신호를 출력하는 제1 출력 블록 및 상기 게이트 초기화 신호를 수신하고, 상기 제N 게이트 초기화 신호에 종속하여 상기 제N 게이트 초기화 신호 출력에 1 수평 기간만큼 시프트된 제N 게이트 신호를 출력하는 제2 출력 블록을 포함할 수 있다. 상기 출력 디스에이블 신호에 기초하여 상기 게이트 신호들 및 상기 게이트 초기화 신호들이 선택적으로 출력될 수 있다.
일 실시예에 의하면, 상기 제1 출력 블록은 제1 클럭 신호 및 제2 클럭 신호에 기초하여 상기 입력 신호 또는 제1 직류 전압을 제1 노드에 전달하는 제1 노드 제어부, 상기 제1 클럭 신호 및 상기 제1 노드의 신호에 기초하여 제2 직류 전압 또는 상기 제1 클럭 신호를 제2 노드에 전달하는 제2 노드 제어부, 상기 제1 노드의 신호 및 상기 제2 노드의 신호에 기초하여 상기 제N 게이트 초기화 신호를 출력하는 출력 버퍼부 및 상기 출력 디스에이블 신호에 기초하여 상기 제1 노드의 신호 및 상기 제2 노드의 신호를 초기화하는 출력 제어부를 포함할 수 있다.
일 실시예에 의하면, 상기 출력 디스에이블 신호가 로우(low) 레벨을 갖는 경우, 상기 출력 제어부가 상기 제1 직류 전압을 상기 제1 노드에 인가하고, 상기 제2 직류 전압을 상기 제2 노드에 인가할 수 있다.
일 실시예에 의하면, 상기 출력 제어부는 상기 출력 디스에이블 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 소스 전극 및 상기 제1 노드에 연결되는 드레인 전극을 포함하는 제1 제어 스위칭 소자 및 상기 출력 디스에이블 신호가 인가되는 게이트 전극, 상기 제2 직류 전압이 인가되는 소스 전극 및 상기 제2 노드에 연결되는 드레인 전극을 포함하는 제2 제어 스위칭 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 클럭 신호의 로우 레벨 구간과 제2 클럭 신호의 로우 레벨 구간 사이의 구간 동안 상기 제N 스테이지로 상기 출력 디스에이블 신호의 로우 레벨이 인가되면, 상기 제N 스테이지가 상기 제N 게이트 초기화 신호 및 상기 제N 게이트 신호의 출력을 스킵할 수 있다.
일 실시예에 의하면, 상기 출력 제어부는 상기 출력 디스에이블 신호의 반전 신호인 출력 인에이블(enable) 신호에 기초하여 상기 제1 노드 제어부와 상기 제1 노드의 연결을 끊는 제3 제어 스위칭 소자 및 상기 출력 인에이블 신호에 기초하여 상기 제2 노드 제어부와 상기 제2 노드의 연결을 끊은 제4 제어 스위칭 소자를 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널, 복수의 데이터 신호들을 데이터 라인들을 통해 상기 표시 패널로 각각 출력하는 데이터 구동 회로 및 복수의 게이트 신호들 및 복수의 게이트 초기화 신호들을 게이트 라인들 및 게이트 초기화 라인들을 통해 상기 표시 패널로 각각 출력하는 스테이지들을 포함하는 게이트 구동 회로를 포함할 수 있다. 상기 게이트 구동 회로의 제N(단, N은 자연수) 스테이지는 입력 신호에 기초하여 제N 캐리 신호를 출력하고, 상기 제N 캐리 신호를 제N+1 스테이지에 제공하는 캐리 생성 블록, 상기 입력 신호, 입력 인에이블(enable) 신호 및 상기 입력 인에이블 신호의 반전 신호인 입력 디스에이블(disable) 신호에 기초하여 제N 게이트 초기화 신호를 출력하는 제1 출력 블록 및 상기 게이트 초기화 신호를 수신하고, 상기 제N 게이트 초기화 신호에 종속하여 상기 제N 게이트 초기화 신호 출력에 1 수평 기간만큼 시프트된 제N 게이트 신호를 출력하는 제2 출력 블록를 포함할 수 있다. 상기 입력 인에이블 신호 및 상기 입력 디스에이블 신호에 기초하여 상기 게이트 신호들 및 상기 게이트 초기화 신호들이 선택적으로 출력될 수 있다.
일 실시예에 의하면, 상기 입력 인에이블 신호의 하이 레벨 구간에 중첩되어 상기 입력 신호의 로우 레벨이 상기 제N 스테이지로 인가되면, 상기 제N 스테이지가 상기 제N 게이트 초기화 신호 및 상기 제N 게이트 신호의 출력을 스킵할 수 있다.
본 발명의 실시예들에 따른 게이트 구동 회로는 캐리 신호를 독립적으로 생성하는 캐리 생성 블록, 입력 디스에이블 신호 또는 출력 디스에이블 신호에 기초하여 게이트 초기화 신호를 선택적으로 출력하는 제1 출력 블록 및 게이트 초기화 신호에 종속하여 게이트 신호를 출력하는 제2 출력 블록을 포함하는 스테이지들을 포함할 수 있다. 따라서, 임의의 게이트 초기화 신호들 및 게이트 신호들의 출력이 선택적으로 스킵될 수 있다. 다시 말하면, 게이트 신호들(및 게이트 초기화 신호들)의 라인-바이-라인(line-by-linne) 온/오프 제어가 용이하다.
이에 따라, 표시 패널의 부분 구동 및 부분 디스플레이가 용이해질 수 있으며, 영상 변화에 따른 데이터 구동 회로의 출력 스윙(swing) 빈도가 감소되기 때문에, 표시 장치의 소비 전력이 감소될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 게이트 구동 회로를 나타내는 블록도이다.
도 3은 도 2의 게이트 구동 회로의 제N 스테이지에 포함되는 제1 출력 블록의 일 예를 나타내는 회로도이다.
도 4는 도 3의 제1 출력 블록의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 2의 게이트 구동 회로의 제N 스테이지에 포함되는 캐리 생성 블록의 일 예를 나타내는 회로도이다.
도 6은 도 5의 캐리 생성 블록의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 2의 게이트 구동 회로의 제N 스테이지에 포함되는 제2 출력 블록의 일 예를 나타내는 회로도이다.
도 8은 도 2의 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 2의 게이트 구동 회로의 제N 스테이지에 포함되는 제1 출력 블록의 다른 예를 나타내는 회로도이다.
도 10은 본 발명의 실시예들에 따른 게이트 구동 회로를 나타내는 블록도이다.
도 11은 도 10의 게이트 구동 회로의 제N 스테이지에 포함되는 제1 출력 블록의 일 예를 나타내는 회로도이다.
도 12는 도 11의 제1 출력 블록의 동작을 설명하기 위한 타이밍도이다.
도 13은 도 11의 제1 출력 블록을 포함하는 도 10의 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 14는 도 10의 게이트 구동 회로의 제N 스테이지에 포함되는 제1 출력 블록의 다른 예를 나타내는 회로도이다.
도 15는 도 14의 제1 출력 블록을 포함하는 도 10의 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100), 타이밍 컨트롤러(200), 게이트 구동 회로(300) 및 데이터 구동 회로(500)를 포함할 수 있다. 표시 장치(1000)는 발광 제어 구동 회로(400)를 더 포함할 수 있다.
예를 들어, 표시 장치(1000)는 유기 발광 표시 장치일 수 있다.
표시 패널(100)은 영상을 표시한다. 표시 패널(100)은 복수의 게이트 라인들(GWL1, ..., GWLn), 복수의 게이트 초기화 라인들(GIL1, ..., GILn), 복수의 발광 제어 라인들(EL1, ..., ELn) 및 복수의 데이터 라인들(DL1, ..., DLm), 게이트 라인들(GL1, ..., GLn), 게이트 초기화 라인들(GIL1, ..., GILn), 발광 제어 라인들(EL1, , ELn) 및 데이터 라인들(DL1, ..., DLm)에 연결되는 복수의 화소들(120)을 포함한다. 예를 들어, 화소들(120)은 매트릭스 형태로 배치될 수 있다. 일 실시예에서, 게이트 라인들(GWL1, ..., GWLn) 및 게이트 초기화 라인들(GIL1, ..., GILn)의 개수는 n개일 수 있다. 데이터 라인들(DL1, ..., DLm)의 개수는 m개일 수 있다. n 및 m은 자연수이다. 일 실시예에서, 화소들(120)의 개수는 n m개일 수 있다. 일 실시예에서, 표시 패널(100)은 화소들(120) 각각에 포함되는 유기 발광 소자의 애노드 전극을 초기화하는 복수의 유기 발광 소자 초기화 라인들을 더 포함할 수 있다.
타이밍 컨트롤러(200)는 게이트 구동 회로(300), 발광 제어 구동 회로(400) 및 데이터 구동 회로(500)를 제어할 수 있다. 타이밍 컨트롤러(200)는 외부의 그래픽 기기와 같은 화상 소스로부터 입력 제어 신호(CON) 및 입력 영상 신호(DATA1)를 수신할 수 있다. 타이밍 컨트롤러(200)는 입력 영상 신호(DATA1)에 기초하여 표시 패널(100)의 동작 조건에 맞는 디지털 형태의 데이터 신호(DATA2)를 생성하여 데이터 구동 회로(500)에 제공한다. 또한, 타이밍 컨트롤러(200)는 입력 제어 신호(CON)에 기초하여 게이트 구동 회로(300)의 구동 타이밍을 제어하기 위한 제1 제어 신호(CON1), 발광 제어 구동 회로(400)의 구동 타이밍을 제어하기 위한 제2 제어 신호(CON2) 및 데이터 구동 회로(500)의 구동 타이밍을 제어하기 위한 제3 제어 신호(CON3)를 생성하여 각각 게이트 구동 회로(300) 및 데이터 구동 회로(500)에 제공할 수 있다. 일 실시예에서, 타이밍 컨트롤러(200)는 게이트 구동 회로(300)에 인가되는 입력 인에이블 신호 및 입력 디스에이블 신호를 제어할 수 있다.
게이트 구동 회로(300)는 복수의 게이트 신호들 및 복수의 게이트 초기화 신호들을 게이트 라인들(GWL1, ..., GWLn) 및 게이트 초기화 라인들(GIL1, ..., GILn)을 통해 상기 표시 패널로 각각 출력할 수 있다. 게이트 구동 회로(300)는 타이밍 컨트롤러(200)로부터 수신되는 제1 제어 신호(CON1)에 기초하여 상기 게이트 신호들 및 상기 게이트 초기화 신호들을 출력할 수 있다. 게이트 구동 회로(300)는 상기 게이트 신호들 및 상기 게이트 초기화 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 일 실시예에서, 게이트 구동 회로(300)는 타이밍 컨트롤러(200)로부터 제1 클럭 신호, 제2 클럭 신호 프레임 시작 신호, 입력 인에이블(enable) 신호 및 입력 디스에이블(disable) 신호를 제공받을 수 있다. 게이트 구동 회로(300)는 상기 입력 인에이블 신호 및 상기 입력 디스에이블 신호에 기초하여 상기 게이트 신호들 및 상기 게이트 초기화 신호들을 선택적으로 출력(또는 스킵)할 수 있다. 따라서, 선택된 게이트 초기화 라인들 및 이들에 각각 종속된 게이트 라인들에 연결된 화소행들에만 게이트 초기화 신호 및 게이트 신호가 제공될 수 있다. 일 실시예에서, 게이트 구동 회로(300)는 복수의 피모스(P-channel Metal Oxide Semiconductor; PMOS) 트랜지스터들을 포함하며, 표시 패널(100)에 내장될 수 있다.
게이트 구동 회로(300)에 포함되는 제N(단, N은 자연수) 스테이지는 캐리 생성 블록, 제1 출력 블록 및 제2 출력 블록을 포함할 수 있다.
상기 캐리 생성 블록은 입력 신호에 기초하여 제N 캐리 신호를 출력하고, 상기 제N 캐리 신호를 제N+1 스테이지에 제공할 수 있다. 상기 입력 신호는 상기 프레임 시작 신호 또는 직전 스테이지(예를 들어, 제N-1 스테이지)에서 출력된 캐리 신호(예를 들어, 제N-1 캐리 신호)일 수 있다. 상기 제1 출력 블록은 상기 입력 신호, 입력 인에이블 신호 및 상기 입력 인에이블 신호의 반전 신호인 상기 입력 디스에이블 신호에 기초하여 제N 게이트 초기화 신호를 출력할 수 있다. 상기 제2 출력 블록은 상기 게이트 초기화 신호를 수신하고, 상기 제N 게이트 초기화 신호에 종속하여 상기 제N 게이트 초기화 신호 출력에 1 수평 기간만큼 시프트된 제N 게이트 신호를 출력할 수 있다.
발광 제어 구동 회로(400)는 복수의 발광 제어 신호들을 발광 제어 라인들(EL1, ..., ELn)을 통해 표시 패널(100)로 각각 출력할 수 있다. 발광 제어 구동 회로(400)는 타이밍 컨트롤러(200)로부터 수신되는 제2 제어 신호(CON2)에 기초하여 각각의 프레임마다 발광 제어 라인들(EL1, ELn)에 상기 발광 제어 신호들을 순차적으로 출력할 수 있다.
데이터 구동 회로(500)는 타이밍 컨트롤러(200)로부터 수신한 제3 제어신호(CON3)에 기초하여 타이밍 컨트롤러(200)로부터 수신한 데이터 신호(DATA2)를 아날로그 형태의 데이터 전압으로 변환하고 복수의 데이터 라인들(DL1, ..., DLm)에 상기 데이터 전압을 인가할 수 있다.
일 실시예에서, 표시 장치(1000)는 상기 유기 발광 소자 초기화 라인들에 유기 발광 소자 초기화 신호들을 제공하는 구동 회로를 더 포함할 수 있다.
이와 같이, 표시 장치(1000)는 게이트 초기화 신호 및 게이트 신호를 입력 인에이블/디스에이블 신호에 기초하여 선택적으로 출력하는 게이트 구동 회로(300)를 포함함으로써, 영상을 화소행 별로 선택적으로 업데이트할 수 있다. 따라서, 영상 변화에 따른 데이터 구동 회로(500)의 출력 스윙(swing) 빈도가 감소되고, 이에 따른 소비 전력이 감소된다.
도 2는 본 발명의 실시예들에 따른 게이트 구동 회로를 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 게이트 구동 회로(300)는 서로 종속적으로 연결된 복수의 스테이지들(SRC1, SRC2, SRC3, ...)을 포함할 수 있다.
스테이지들(SRC1, SRC2, SRC3, ...)은 각각 대응하는 게이트 초기화 라인들 및 게이트 라인들에 연결되어 게이트 초기화 신호들(GI1, GI2, GI3, ...) 및 게이트 신호들(GW1, GW2, GW3, ...)을 출력할 수 있다.
스테이지들(SRC1, SRC2, SRC3, ...) 각각은 캐리 생성 블록(320), 제1 출력 블록(340) 및 제2 출력 블록(360)을 포함할 수 있다. 캐리 생성 블록(320), 제1 출력 블록(340) 및 제2 출력 블록(360) 각각은 입력 단자(IN), 제1 클럭 단자(CK1), 제2 클럭 단자(CK2) 및 출력 단자(OUT)를 포함할 수 있다. 제1 출력 블록(340)은 인에이블 단자(IEN) 및 디스에이블 단자(IENB)를 더 포함할 수 있다. 캐리 생성 블록(320), 제1 출력 블록(340) 및 제2 출력 블록(360)은 제1 직류 전압과 상기 제1 직류 전압보다 낮은 레벨의 제2 직류 전압이 인가되는 단자들을 더 포함할 수 있다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 캐리 생성 블록(320), 제1 출력 블록(340) 및 제2 출력 블록(360)에 제공될 수 있다. 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 동일한 주기를 가지며, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)의 반 주기(즉, 1 수평주기 간격)만큼 제1 클럭 신호(CLK1)가 시프트된 신호일 수 있다. 이웃한 스테이지에서 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 서로 반대로 인가될 수 있다. 캐리 생성 블록(320) 및 제1 출력 블록(340)은 동일한 클럭 단자에 서로 동일한 클럭 신호를 인가받으며, 제2 출력 블록(360)은 동일한 클럭 단자에 이와 반대되는 클럭 신호를 인가받을 수 있다.
예를 들어, 홀수 번째 스테이지(SRC1, SRC3, ...)의 캐리 생성 블록(320) 및 제1 출력 블록(340)의 제1 및 제2 클럭 단자(CK1, CK2)에는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 각각 제공된다. 반대로, 짝수 번째 스테이지(SRC2, ...)의 캐리 생성 블록(320) 및 제1 출력 블록(340)의 제1 및 제2 클럭 단자(CK1, CK2)에는 제2 클럭 신호(CLK2) 및 제1 클럭 신호(CLK1)가 각각 제공된다. 마찬가지로, 홀수 번째 스테이지(SRC1, SRC3, ...)의 제2 출력 블록(360)의 1 및 제2 클럭 단자(CK1, CK2)에는 제2 클럭 신호(CLK2) 및 제1 클럭 신호(CLK1)가 각각 제공되고, 짝수 번째 스테이지(SRC2, ...)의 제2 출력 블록(360)의 1 및 제2 클럭 단자(CK1, CK2)에는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 각각 제공된다.
캐리 생성 블록(320)은 입력 신호(FLM, CRY[1], CRY[2], CRY[3], ...)에 기초하여 캐리 신호를 출력할 수 있다. 캐리 생성 블록(320)의 입력 단자(IN)에는 프레임 시작 신호(FLM) 또는 이전 스테이지의 캐리 신호가 제공될 수 있다. 즉, 첫 번째 스테이지인 제1 스테이지(SRC1)의 캐리 생성 블록(320)의 입력 단자(IN)에는 프레임 시작 신호(FLM)가 제공되고, 제2 내지 제N 스테이지의 캐리 생성 블록(320)의 입력 단자(IN)에는 이전 스테이지의 캐리 신호가 각각 제공될 수 있다. 캐리 생성 블록(320)의 출력 단자(OUT)는 캐리 신호(CRY[1], CRY[2], CRY[3], ...)를 다음 스테이지의 캐리 생성 블록(320)의 입력 단자(IN) 및 다음 스테이지의 제1 출력 블록(340)의 입력 단자(IN)로 출력할 수 있다. 예를 들어, 홀수 번째 스테이지(SRC1, SRC3, ...)의 캐리 생성 블록(320)의 출력 단자(OUT)에서 출력되는 캐리 신호(CRY[1], CRY[3], )는 제2 클럭 신호(CLK2)의 로우 구간에 출력될 수 있다. 예를 들어, 짝수 번째 스테이지(SRC2, ...)의 캐리 생성 블록(320)의 출력 단자(OUT)에서 출력되는 캐리 신호(CRY[2], ...)는 제1 클럭 신호(CLK1)의 로우 구간에 출력될 수 있다.
제1 출력 블록(340)은 입력 신호(FLM, CRY[1], CRY[2], CRY[3], ...), 입력 인에이블 신호(IE) 및 입력 디스에이블 신호(IEB)에 기초하여 게이트 초기화 신호(GI[1], GI[2], GI[3], ...)를 출력할 수 있다. 입력 디스에이블 신호(IEB)는 입력 인에이블 신호(IE)의 반전 신호일 수 있다. 입력 인에이블 신호(IE) 및 입력 디스에이블 신호(IEB)는 스테이지들(SRC1, SRC2, ...)에 공통적으로 제공될 수 있다. 제1 출력 블록(340)의 입력 단자(IN)에는 프레임 시작 신호(FLM) 또는 이전 스테이지의 캐리 신호가 제공될 수 있다. 즉, 첫 번째 스테이지인 제1 스테이지(SRC1)의 제1 출력 블록(340)의 입력 단자(IN)에는 프레임 시작 신호(FLM)가 제공되고, 제2 내지 제N 스테이지의 제1 출력 블록(340)의 입력 단자(IN)에는 이전 스테이지의 캐리 신호가 각각 제공될 수 있다. 제1 출력 블록(340A)의 출력 단자(OUT)는 게이트 초기화 신호(GI[1], GI[2], GI[3], ...)를 동일한 스테이지의 제2 출력 블록(340) 및 게이트 초기화 라인으로 출력할 수 있다. 예를 들어, 홀수 번째 스테이지(SRC1, SRC3, ...)의 제1 출력 블록(340)의 출력 단자(OUT)에서 게이트 초기화 신호(GI[1], GI[3], ...)는 제2 클럭 신호(CLK2)의 로우 구간에 출력될 수 있다. 예를 들어, 짝수 번째 스테이지(SRC2, ...)의 제1 출력 블록(340)의 출력 단자(OUT)에서 게이트 초기화 신호(GI[2], ...)는 제1 클럭 신호(CLK1)의 로우 구간에 출력될 수 있다. 이 때, 제1 출력 블록(340)은 입력 인에이블 신호(IE)의 하이 레벨 구간(즉, 입력 디스에이블 신호(IEB)의 로우 레벨 구간)에서 게이트 초기화 신호를 출력하지 않는다.
제2 출력 블록(360)은 게이트 초기화 신호(GI[1], GI[2], GI[3], ...)를 수신하고, 게이트 초기화 신호(GI[1], GI[2], GI[3], ...)에 종속하여 게이트 초기화 신호(GI[1], GI[2], GI[3], ...)의 출력에 1 수평 주기만큼 지연된 게이트 신호(GW[1], GW[2], GW[3], ...)를 각각 출력할 수 있다. 제2 출력 블록(360)의 입력 단자(IN)에는 동일한 스테이지의 게이트 초기화 신호(GI[1], GI[2], GI[3], ...)가 제공될 수 있다. 제2 출력 블록(360)의 출력 단자(OUT)는 게이트 신호(GW[1], GW[2], GW[3], ...)를 게이트 라인으로 각각 출력할 수 있다. 예를 들어, 홀수 번째 스테이지(SRC1, SRC3,...)의 제2 출력 블록(360)의 출력 단자(OUT)에서 게이트 신호(GW[1], GW[3], ...)는 제1 클럭 신호(CLK1)의 로우 구간에 출력될 수 있다. 예를 들어, 짝수 번째 스테이지(SRC2, ...)의 제2 출력 블록(360)의 출력 단자(OUT)에서 게이트 신호(GW[2], ...)는 제2 클럭 신호(CLK2)의 로우 구간에 출력될 수 있다. 따라서, 게이트 신호(GW[1], GW[2], GW[3], ...)는 각각 게이트 초기화 신호(GI[1], GI[2], GI[3], ...)의 출력에 1 수평 주기만큼 지연되어 출력된다. 제2 출력 블록(360)은 게이트 초기화 신호에 의해 종속적으로 게이트 신호를 출력하기 때문에, 게이트 초기화 신호가 출력되지 않는 경우, 제2 출력 블록(360)은 게이트 신호를 출력하지 않는다.
도 3은 도 2의 게이트 구동 회로의 제N 스테이지에 포함되는 제1 출력 블록의 일 예를 나타내는 회로도이고, 도 4는 도 3의 제1 출력 블록의 동작을 설명하기 위한 타이밍도이다.
도 2 내지 도 4를 참조하면, 제N 스테이지에 포함되는 제1 출력 블록(340A)은 제1 노드 제어부(342), 제2 노드 제어부(344), 제1 출력 버퍼부(346) 및 입력 제어부(348)를 포함할 수 있다.
이하 표시 장치(1000) 및 게이트 구동 회로(300)의 구조는 PMOS 트랜지스터를 적용한 경우의 구조로 설명하기로 한다. 다만, 이는 예시적인 것으로서, 상기 구조가 이에 한정되는 것은 아니다. 예를 들면, 게이트 구동 회로에 엔모스(N-channel Oxide Metal Semiconductor; NMOS) 트랜지스터가 적용될 수도 있다.
제1 노드 제어부(342)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 입력 노드(N1)의 신호 또는 제1 직류 전압(VGH)을 제1 노드(Q1)에 전달할 수 있다. 제1 노드 제어부(342)는 제1 스위칭 소자(M1), 제2 스위칭 소자(M2) 및 제3 스위칭 소자(M3)를 포함할 수 있다.
제1 스위칭 소자(M1)는 제1 클럭 신호(CLK1)가 인가되는 게이트 전극, 입력 노드(N1)에 연결되는 소스 전극 및 제1 노드(Q1)에 연결되는 드레인 전극을 포함할 수 있다. 제2 스위칭 소자(M2)는 제2 노드(Q2)의 신호가 인가되는 게이트 전극, 제1 직류 전압(VGH)이 인가되는 소스 전극 및 제1 노드(Q1)에 제1 직류 전압(VGH)을 제공하는 드레인 전극을 포함할 수 있다. 제3 스위칭 소자(M3)는 제2 클럭 신호(CLK2)가 인가되는 게이트 전극, 제2 스위칭 소자(M2)의 상기 드레인 전극에 연결되는 소스 전극 및 제1 노드(Q1)에 연결되는 드레인 전극을 포함할 수 있다. 여기서, 제2 및 제3 스위칭 소자들(M2, M3)은 서로 직렬로 연결된다.
제2 노드 제어부(344)는 제1 클럭 신호(CLK1) 및 제1 노드(Q1)의 신호에 기초하여 제1 직류 전압보다 낮은 제2 직류 전압(VGL) 또는 제1 클럭 신호(CLK1)를 제2 노드(Q2)에 전달할 수 있다. 제2 노드 제어부(344)는 제4 스위칭 소자(M4) 및 제5 스위칭 소자(M5)를 포함할 수 있다.
제4 스위칭 소자(M4)는 제1 노드(Q1)의 신호가 인가되는 게이트 전극, 제1 클럭 신호(CLK1)가 인가되는 소스 전극 및 제2 노드(Q2)에 연결되는 드레인 전극을 포함할 수 있다. 제5 스위칭 소자(M5)는 제1 클럭 신호(CLK1)가 인가되는 게이트 전극, 제2 직류 전압(VGL)이 인가되는 소스 전극 및 제2 노드(Q2)에 연결되는 드레인 전극을 포함할 수 있다.
제1 출력 버퍼부(346)는 제1 노드(Q1)의 신호 및 제2 노드(Q2)의 신호에 기초하여 제N 게이트 초기화 신호(GI[n])를 출력할 수 있다. 제1 출력 버퍼부(346)는 풀업 스위칭 소자(M6) 및 풀다운 스위칭 소자(M7)를 포함할 수 있다. 풀업 스위칭 소자(M6)는 제2 노드(Q2)에 연결되는 게이트 전극, 풀업 전압이 인가되는 소스 전극 및 제N 게이트 초기화 신호(GI[n])를 출력하는 출력 단자[OUT]에 연결되는 드레인 전극을 포함할 수 있다. 풀다운 스위칭 소자(M7)는 제1 노드(Q1)에 연결되는 게이트 전극, 출력 단자[OUT]에 연결되는 소스 전극 및 제2 클럭 신호(CLK2)가 인가되는 드레인 전극을 포함할 수 있다. 제1 출력 버퍼부(346)는 제1 단이 풀업 스위칭 소자(M6)의 상기 소스 전극에 연결되고, 제2 단이 풀업 스위칭 소자(M6)의 상기 게이트 전극에 연결되는 커패시터(C2)를 더 포함할 수 있다. 제1 출력 버퍼부(346)는 제1 단이 풀다운 스위칭 소자(M7)의 상기 소스 전극에 연결되고, 제2 단이 풀다운 스위칭 소자(M7)의 상기 게이트 전극에 연결되는 커패시터(C1)를 더 포함할 수 있다.
입력 제어부(348)는 입력 인에이블 신호(IE) 및 입력 디스에이블 신호(IEB)에 기초하여 입력 노드(N1)의 신호를 제어할 수 있다. 입력 제어부(348)는 제1 제어 스위칭 소자(M8) 및 제2 제어 스위칭 소자(M9)를 포함할 수 있다. 제1 제어 스위칭 소자(M8)는 입력 인에이블 신호(IE)가 인가되는 게이트 전극, 입력 신호(CRY[n-1])가 인가되는 소스 전극 및 입력 노드(N1)에 연결되는 드레인 전극을 포함할 수 있다. 제2 제어 스위칭 소자(M9)는 입력 디스에이블 신호(IEB)가 인가되는 게이트 전극, 제1 직류 전압(VGH)이 인가되는 소스 전극 및 입력 노드(N1)에 연결되는 드레인 전극을 포함할 수 있다. 일 실시예에서, 입력 인에이블 신호(IE)가 로우 레벨을 갖고 입력 디스에이블 신호(IEB)가 하이 레벨을 갖는 경우, 입력 신호(CRY[n-1])가 입력 노드(N1)에 제공된다. 입력 인에블 신호(IE)가 하이 레벨을 갖고 입력 디스에이블 신호(IEB)가 로우 레벨을 갖는 경우, 제1 직류 전압(VGH)이 입력 노드(N1)에 제공될 수 있다. 따라서, 입력 인에이블 신호(IE)가 하이 레벨을 갖고 입력 디스에이블 신호(IEB)가 로우 레벨을 갖는 경우, 입력 신호(CRY[n-1])에 관계없이 제1 노드(Q1)의 신호는 하이 레벨로 유지되고, 출력되는 게이트 초기화 신호(GI[n]) 또한 하이 레벨을 유지한다.
도 4를 참조하여 입력 인에이블 신호(IE)가 하이 레벨(H)을 갖는 경우의 제1 출력 블록(340A)의 동작을 후술한다.
일 실시예에서, 각각의 스테이지들에 포함되는 제1 출력 블록(340A)들은 순차적으로 게이트 초기화 신호(GI[1], GI[2], )를 출력한다. 제1 출력 블록(340A)은 입력 인에이블 신호(IE)에 기초하여 게이트 초기화 신호의 출력을 스킵할 수 있다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 동일한 주기를 가지며, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)의 반 주기(즉, 1 수평주기(1H))만큼 제1 클럭 신호(CLK1)가 시프트된 신호일 수 있다.
입력 신호(CRY[n-1]) 및 제1 클럭 단자(CK1)에 인가되는 제1 클럭 신호(CLK1)가 동시에 로우 레벨(L)을 갖는 구간에서, 입력 인에이블 신호(IE)가 하이 레벨(H)을 가지고, 입력 인에이블 신호(IE)의 반전 신호인 입력 디스에이블 신호(IEB)는 로우 레벨(L)을 갖는다. 이 때, 제1 노드(Q1[n])는 입력 제어부(348)에 의해 하이 레벨(H)을 갖고, 제2 노드(Q2[n])는 제2 노드 제어부(344)에 의해 로우 레벨(L)을 갖는다.
이후, 제2 클럭 신호(CLK2)가 로우 레벨(L)이 되더라도, 제1 노드(Q1[n])의 신호는 하이 레벨(H)을 유지하고, 제2 노드(Q2[n])의 신호는 로우 레벨(L)을 유지하므로, 게이트 초기화 신호(GI[n])는 로우 레벨로 변하지 않는다.
즉, 입력신호(CRY[n-1])가 입력될 때 하이 레벨(H)의 입력 인에이블 신호(IE) 및 로우 레벨(L)의 입력 디스에이블 신호(IEB)가 입력 제어부(348)에 제공되는 경우, 제1 출력 블록(340A)은 게이트 초기화 신호(GI[n])의 출력을 스킵할 수 있다.
다만, 다음 스테이지(즉, N+1 스테이지)에서는 입력 인에이블 신호(IE)가 로우 레벨(L)을 갖고, 입력 디스에이블 신호(IEB)가 하이 레벨(H)을 가지므로, 게이트 초기화 신호(GI[n+1])가 정상적으로 출력될 수 있다. 이 경우, 제1 출력 블록(340A)은 캐리 생성 블록(320)(및 제2 출력 블록)과 실질적으로 동일한 방식으로 구동되고, 캐리 신호와 동일한 타이밍에 게이트 초기화 신호(GI[n+1])를 출력할 수 있다. 이에 대해서는 도 5 및 도 6을 참조하여 설명하기로 한다.
다시 말하면, 입력 인에이블 신호(IE)가 로우 레벨(L)을 갖고, 입력 디스에이블 신호(IEB)가 하이 레벨(H)을 갖는 구간에서는 제1 출력 블록(340A)은 순차적으로 게이트 초기화 신호를 출력할 수 있다.
도 5는 도 2의 게이트 구동 회로의 제N 스테이지에 포함되는 캐리 신호 생성 블록의 일 예를 나타내는 회로도이고, 도 6은 도 5의 캐리 신호 생성 블록의 동작을 설명하기 위한 타이밍도이다.
본 실시예에 따른 캐리 생성 블록(320)은 제1 출력 블록의 입력 제어부의 구성을 제외하면 도 2 내지 도 4에 따른 제1 출력 블록과 실질적으로 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 2 내지 도 6을 참조하면, 제N 스테이지에 포함되는 캐리 생성 블록(320)은 제3 노드 제어부(322), 제4 노드 제어부(324) 및 제2 출력 버퍼부(326)를 포함할 수 있다.
캐리 생성 블록(320)은 입력 신호(CRY[n-1])에 기초하여 제N 캐리 신호(CRY[n])를 출력할 수 있다. 제N 캐리 신호(CRY[n])는 제N+1 스테이지의 캐리 생성 블록의 입력 단자 및 제N+1 스테이지의 제1 출력 블록의 입력 단자에 동시에 제공될 수 있다. 일 실시예에서, 제N 스테이지가 첫 번째 스테이지인 경우, 입력 신호는 프레임 시작 신호(FLM)일 수 있다.
제3 노드 제어부(322)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 입력 신호(CRY[n-1]) 또는 제1 직류 전압(VGH)을 제3 노드(Q3)에 전달할 수 있다. 제3 노드 제어부(322)는 제1 스위칭 소자(M1), 제2 스위칭 소자(M2) 및 제3 스위칭 소자(M3)를 포함할 수 있다. 제3 노드 제어부(322)의 구성 및 동작은 제1 출력 블록(340A)의 제1 노드 제어부(342)와 실질적으로 동일하다.
제4 노드 제어부(324)는 제1 클럭 신호(CLK1) 및 제3 노드(Q3)의 신호에 기초하여 제2 직류 전압(VGL) 또는 제1 클럭 신호(CLK1)를 제4 노드(Q4)에 전달할 수 있다. 제4 노드 제어부(324)는 제4 스위칭 소자(M4) 및 제5 스위칭 소자(M5)를 포함할 수 있다. 제4 노드 제어부(324)의 구성 및 동작은 제1 출력 블록(340A)의 제2 노드 제어부(344)와 실질적으로 동일하다.
제2 출력 버퍼부(326)는 제3 노드(Q3)의 신호 및 제4 노드(Q4)의 신호에 기초하여 제N 캐리 신호(CRY[n])를 출력할 수 있다. 제2 출력 버퍼부(326)는 풀업 스위칭 소자(M6) 및 풀다운 스위칭 소자(M7)를 포함할 수 있다. 제2 출력 버퍼부(326)는 풀업 스위칭 소자(M6) 및 풀다운 스위칭 소자(M7)에 각각 연결되는 커패시터들(C1, C2)를 더 포함할 수 있다.
도 6에 도시된 바와 같이, 입력 신호(CRY[n-1]) 및 제1 클럭 단자(CK1)에 인가되는 제1 클럭 신호(CLK1)가 동시에 로우 레벨(L)이 되고, 이 때, 제3 노드(Q3)는 제3 노드 제어부(322)에 의해 제1 로우 레벨(L)을 갖는다. 이 때, 제4 노드(Q4)는 제4 노드 제어부(324)에 의해 로우 레벨을 갖는다.
이후, 제1 클럭 신호(CLK1)가 하이 레벨이 되면, 제4 노드(Q4)는 제4 노드 제어부(324)에 의해 하이 레벨로 변화한다.
제2 클럭 신호(CLK2)가 로우 레벨이 되면, 제3 노드(Q3)는 제2 출력 버퍼부(326)의 커패시터(C1)에 의해 부트 스트랩되어 제2 로우 레벨(2L)로 내려가고, 출력 단자에는 로우 레벨의 제N 캐리 신호(CRY[n])가 출력될 수 있다.
이 후, 제2 클럭 신호(CLK2)가 하이 레벨이 되면, 제3 노드(Q3)는 로우 레벨(L)로 상승하고, 제N 캐리 신호(CRY[n])는 하이 레벨로 변화될 수 있다.
이 후 제1 클럭 신호(CLK1)가 다시 로우 레벨이 될 때, 입력 신호(CRY[n-1])는 하이 레벨을 가지므로, 제3 노드(Q3)는 제1 노드 제어부(322)에 의해 하이 레벨(H)로 변화하고, 제4 노드(Q4)는 제4 노드 제어부(324)에 의해 로우 레벨(L)로 변화한다.
입력 인에이블 신호(IE)가 로우 레벨을 가지고, 입력 디스에이블 신호(IEB)가 하이 레벨을 갖는 경우, 제1 출력 블록(340A)은 캐리 생성 블록(320)과 동일한 동작을 수행할 수 있다.
도 7은 도 2의 게이트 구동 회로의 제N 스테이지에 포함되는 제2 출력 블록의 일 예를 나타내는 회로도이다.
본 실시예에 따른 제2 출력 블록의 구성은 도 5에 따른 캐리 생성 블록과 실질적으로 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 7을 참조하면, 제N 스테이지에 포함되는 제2 출력 블록(360)은 제5 노드 제어부(362), 제6 노드 제어부(364) 및 제3 출력 버퍼부(366)를 포함할 수 있다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 상기 제N 스테이지에 포함되는 제2 출력 블록(360)과 제1 출력 블록(340A)에 서로 반대로 인가될 수 있다. 따라서, 제N 게이트 신호(GW[n])는 제N 게이트 초기화 신호(GI[n])보다 1수평 주기만큼 지연되어 출력된다.
제2 출력 블록(360)은 제N 게이트 초기화 신호(GI[n])를 수신하고, 제N 게이트 초기화 신호(GI[n])에 종속하여 제N 게이트 초기화 신호(GI[n]) 출력에 1 수평 주기만큼 지연된 제N 게이트 신호(GW[n])를 출력할 수 있다.
제5 노드 제어부(362)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 제N 게이트 초기화 신호(GI[n]) 또는 제1 직류 전압(VGH)을 제5 노드(Q5)에 전달할 수 있다. 제5 노드 제어부(362)는 제1 스위칭 소자(M1), 제2 스위칭 소자(M2) 및 제3 스위칭 소자(M3)를 포함할 수 있다. 제5 노드 제어부(362)의 구성 및 동작은 제1 출력 블록(340A)의 제1 노드 제어부(342)와 실질적으로 동일하다.
제6 노드 제어부(364)는 제2 클럭 신호(CLK2) 및 제5 노드(Q5)의 신호에 기초하여 제2 직류 전압(VGL) 또는 제2 클럭 신호(CLK2)를 제6 노드(Q6)에 전달할 수 있다. 제6 노드 제어부(364)는 제4 스위칭 소자(M4) 및 제5 스위칭 소자(M5)를 포함할 수 있다. 제6 노드 제어부(364)의 구성 및 동작은 제1 출력 블록(340A)의 제2 노드 제어부(344)와 실질적으로 동일하다.
제2 출력 버퍼부(326)는 제3 노드(Q3)의 신호 및 제4 노드(Q4)의 신호에 기초하여 제N 캐리 신호(CRY[n])를 출력할 수 있다. 제2 출력 버퍼부(326)는 풀업 스위칭 소자(M6) 및 풀다운 스위칭 소자(M7)를 포함할 수 있다. 제2 출력 버퍼부(326)는 풀업 스위칭 소자(M6) 및 풀다운 스위칭 소자(M7)에 각각 연결되는 커패시터들(C1, C2)를 더 포함할 수 있다.
제2 출력 블록(360)의 동작은 제1 출력 블록(340A) 및 캐리 생성 블록(320)의 동작과 실질적으로 동일하므로 이에 대한 설명은 생략하기로 한다.
도 8은 도 2의 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.
도 2 내지 도 8을 참조하면, 게이트 구동 회로(300)는 입력 인에이블 신호(IE) 및 입력 디스에이블 신호(IEB)에 기초하여 게이트 초기화 신호 및 게이트 신호를 선택적으로 출력할 수 있다.
프레임 시작 신호(FLM)의 로우 레벨이 제1 스테이지(SRC1)에 인가됨에 따라 복수의 스테이지들은 순차적으로 캐리 신호(CRY[1], CRY[2], ...), 게이트 초기화 신호(GI[1], GI[2], ...) 및 게이트 신호(GW[1], GW[2], ...)를 출력할 수 있다. 프레임 시작 신호(FLM) 또는 이전 스테이지의 캐리 신호(CRY[1], CRY[2], ...)가 캐리 생성 블록(320) 및 제1 출력 블록(340A)에 동시에 인가되므로, 스테이지 각각에서 캐리 신호(CRY[1], CRY[2], ...) 및 게이트 초기화 신호(GI[1], GI[2], ...)는 동시에 출력될 수 있다. 제2 출력 블록(360)의 출력은 제1 출력 블록(340A)의 출력에 종속되므로, 제2 출력 블록(360)에서 출력되는 게이트 신호(GW[1], GW[2], ...)는 캐리 신호(CRY[1], CRY[2], ...) 및 게이트 초기화 신호(GI[1], GI[2], ...)의 출력보다 1 수평 주기(1H) 지연되어 출력된다.
일 실시예에서, 제N 스테이지가 입력 인에이블 신호(IE)의 하이 레벨 구간에 중첩하여 입력 신호의 로우 레벨을 인가받으면, 제N 게이트 초기화 신호 및 제N 게이트 신호의 출력이 스킵될 수 있다. 예를 들면, 도 8에 도시된 바와 같이, 제1 구간(P1) 및 제2 구간(P2)에서 게이트 구동 회로(300)에 하이 레벨을 갖는 입력 인에이블 신호(IE) 및 로우 레벨을 갖는 입력 디스에이블 신호(IEB)가 인가될 수 있다.
제1 구간(P1)에서 제1 캐리 신호(CRY[1])가 제1 스테이지(SRC1)에서 생성되어 제2 스테이지(SRC2)에 인가된다. 이 때, 제2 스테이지(SRC2)에 포함되는 제1 출력 블록(340A)은 하이 레벨을 갖는 제2 게이트 초기화 신호(GI[2])를 출력한다. 이에 따라, 제2 게이트 초기화 신호(GI[2])를 입력 신호로 인가받는 제2 스테이지(SRC2)의 제2 출력 블록(360) 또한 하이 레벨을 갖는 제2 게이트 신호(GW[2])를 출력한다. 따라서, 제2 게이트 초기화 신호(GI[2]) 및 제2 게이트 신호(GW[2])의 출력이 스킵된다.
제2 구간(P2)에서 제3 캐리 신호(CRY[3])가 제3 스테이지(SRC3)에서 생성되어 제4 스테이지(SRC4)에 인가된 후 제4 캐리 신호(CRY[4])가 제4 스테이지(SRC4)에서 생성되어 제5 스테이지(SRC5)로 인가될 수 있다. 제1 구간(P1)에서와 마찬가지로, 하이 레벨을 갖는 입력 인에이블 신호(IE) 및 로우 레벨을 갖는 입력 디스에이블 신호(IEB)에 의해 제4 및 제5 게이트 초기화 신호들(GI[4], GI[5]) 및 제4 및 제5 게이트 신호들(GW[4], GW[5])의 출력이 스킵될 수 있다.
캐리 생생 블록(320)의 동작은 입력 인에이블 신호(IE)의 영향을 받지 않으므로, 캐리 신호들은 모든 스테이지에서 순차적으로 출력된다. 따라서, 제1 및 제2 구간들(P1, P2)을 제외한 나머지 구간들에서는 게이트 초기화 신호 및 게이트 신호가 이전 스테이지의 캐리 신호에 응답하여 순차적으로 출력될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 게이트 구동 회로(300)는 캐리 신호를 독립적으로 생성하는 캐리 생성 블록(320), 입력 인에이블/디스에이블 신호(IE, IEB)에 기초하여 게이트 초기화 신호(GI)를 선택적으로 출력하는 제1 출력 블록(340A) 및 게이트 초기화 신호(GI)에 종속하여 게이트 신호(GW)를 출력하는 제2 출력 블록(360)을 포함하는 스테이지들을 포함할 수 있다. 따라서, 임의의 게이트 초기화 신호들 및 게이트 신호들의 출력이 선택적으로 스킵될 수 있다.
이에 따라, 표시 패널의 부분 구동 및 부분 디스플레이가 용이해질 수 있으며, 영상 변화에 따른 데이터 구동 회로의 출력 스윙(swing) 빈도가 감소되기 때문에, 표시 장치(1000)의 소비 전력이 감소될 수 있다.
도 9는 도 2의 게이트 구동 회로의 제N 스테이지에 포함되는 제1 출력 블록의 다른 예를 나타내는 회로도이다.
본 실시예에 따른 제1 출력 블록(340B)은 제1 노드 제어부와 입력 제어부의 구성을 제외하면 도 3에 따른 제1 출력 블록과 실질적으로 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 3, 도 4 및 도 9를 참조하면, 제N 스테이지의 제1 출력 블록(340A)은 제1 노드 제어부(342B), 제2 노드 제어부(344), 제1 출력 버퍼부(346) 및 입력 제어부(348)를 포함할 수 있다.
제1 노드 제어부(342B)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 입력 노드(N1)의 신호 또는 제1 직류 전압(VGH)을 제1 노드(Q1)에 전달할 수 있다. 제1 노드 제어부(342B)는 제1 스위칭 소자(M1), 제2 스위칭 소자(M2) 및 제3 스위칭 소자(M3)를 포함할 수 있다.
제1 스위칭 소자(M1)는 제1 클럭 신호(CLK1)가 인가되는 게이트 전극, 입력 신호(CRY[n-1])가 인가되는 입력 단자(IN)에 연결되는 소스 전극 및 제1 제어 스위칭 소자(M8)의 소스 전극에 연결되는 드레인 전극을 포함할 수 있다. 제2 스위칭 소자(M2)는 제2 노드(Q2)의 신호가 인가되는 게이트 전극, 제1 직류 전압(VGH)이 인가되는 소스 전극 및 제1 노드(Q1)에 제1 직류 전압(VGH)을 제공하는 드레인 전극을 포함할 수 있다. 제3 스위칭 소자(M3)는 제2 클럭 신호(CLK2)가 인가되는 게이트 전극, 제2 스위칭 소자(M2)의 상기 드레인 전극에 연결되는 소스 전극 및 제1 노드(Q1)에 연결되는 드레인 전극을 포함할 수 있다. 여기서, 제2 및 제3 스위칭 소자들(M2, M3)은 서로 직렬로 연결된다.
제2 노드 제어부(344), 제1 출력 버퍼부(346) 및 입력 제어부(348)의 구성은 도 3의 제1 출력 블록(340A)과 실질적으로 동일하므로, 이에 중복되는 설명은 생략하기로 한다.
이와 같이, 입력 제어부(348)로부터 제1 노드(Q1)로 제1 직류 전압(VGH)이 인가되는 경로에 스위칭 소자가 하나만 존재하게 되므로, 제1 출력 블록(340B)의 출력 안정성이 향상될 수 있다.
도 10은 본 발명의 실시예들에 따른 게이트 구동 회로를 나타내는 블록도이다.
본 실시예에 따른 게이트 구동 회로는 제1 출력 블록에 인가되는 출력 디스에이블 신호를 제외하면 도 2에 따른 게이트 구동 회로와 실질적으로 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 10을 참조하면, 게이트 구동 회로는 서로 종속적으로 연결된 복수의 스테이지들(SRC1, SRC2, SRC3, ...)을 포함할 수 있다.
스테이지들(SRC1, SRC2, SRC3, ...) 각각은 캐리 생성 블록(320), 제1 출력 블록(350) 및 제2 출력 블록(360)을 포함할 수 있다. 캐리 생성 블록(320), 제1 출력 블록(350) 및 제2 출력 블록(360) 각각은 입력 단자(IN), 제1 클럭 단자(CK1), 제2 클럭 단자(CK2) 및 출력 단자(OUT)를 포함할 수 있다. 제1 출력 블록(350)은 출력 디스에이블 신호가 제공되는 디스에이블 단자(OENB)를 더 포함할 수 있다. 캐리 생성 블록(320), 제1 출력 블록(340) 및 제2 출력 블록(360)은 제1 직류 전압과 상기 제1 직류 전압보다 낮은 레벨의 제2 직류 전압이 인가되는 단자들을 더 포함할 수 있다. 일 실시예에서, 제1 출력 블록(350)은 상기 출력 디스에이블 신호의 반전 신호인 출력 인에이블 신호가 제공되는 인에이블 단자를 더 포함할 수도 있다.
캐리 생성 블록(320)은 입력 신호(FLM, CRY[1], CRY[2], CRY[3], ...)에 기초하여 캐리 신호를 출력할 수 있다.
제1 출력 블록(340)은 입력 신호(FLM, CRY[1], CRY[2], CRY[3], ...) 및 출력 디스에이블 신호(OEB)에 기초하여 게이트 초기화 신호(GI[1], GI[2], GI[3], ...)를 출력할 수 있다. 일 실시예에서, 제1 출력 블록은 상기 출력 인에이블 신호를 더 제공받을 수 있다. 출력 디스에이블 신호(OEB)는 스테이지들(SRC1, SRC2, ...)에 공통적으로 제공될 수 있다. 제1 출력 블록(340)의 입력 단자(IN)에는 프레임 시작 신호(FLM) 또는 이전 스테이지의 캐리 신호가 제공될 수 있다. 제1 출력 블록(340A)의 출력 단자(OUT)는 게이트 초기화 신호(GI[1], GI[2], GI[3], ...)를 동일한 스테이지의 제2 출력 블록(340) 및 게이트 초기화 라인으로 출력할 수 있다. 이 때, 제1 출력 블록(340)은 츨력 디스에이블 신호(OE)의 로우 레벨을 인가받는 경우, 게이트 초기화 신호를 출력하지 않는다.
제2 출력 블록(360)은 게이트 초기화 신호(GI[1], GI[2], GI[3], ...)를 수신하고, 게이트 초기화 신호(GI[1], GI[2], GI[3], ...)에 종속하여 게이트 초기화 신호(GI[1], GI[2], GI[3], ...)의 출력에 1 수평 주기만큼 지연된 게이트 신호(GW[1], GW[2], GW[3], )를 각각 출력할 수 있다. 제2 출력 블록(360)은 게이트 초기화 신호에 의해 종속적으로 게이트 신호를 출력하기 때문에, 게이트 초기화 신호가 출력되지 않는 경우, 제2 출력 블록(360)은 게이트 신호를 출력하지 않는다.
도 11은 도 10의 게이트 구동 회로의 제N 스테이지에 포함되는 제1 출력 블록의 일 예를 나타내는 회로도이고, 도 12는 도 11의 제1 출력 블록의 동작을 설명하기 위한 타이밍도이다.
본 실시예에 따른 제1 출력 블록(350A)은 출력 제어부의 구성을 제외하면 도 3에 따른 제1 출력 블록과 실질적으로 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 11 및 도 12를 참조하면, 제N 스테이지의 제1 출력 블록(350A)은 제1 노드 제어부(352), 제2 노드 제어부(354), 출력 버퍼부(356) 및 출력 제어부(358)를 포함할 수 있다.
제1 노드 제어부(352)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 입력 신호(CRY[n-1]) 또는 제1 직류 전압(VGH)을 제1 노드(Q1)에 전달할 수 있다. 제1 노드 제어부(352)는 제1 스위칭 소자(M1), 제2 스위칭 소자(M2) 및 제3 스위칭 소자(M3)를 포함할 수 있다.
제2 노드 제어부(354)는 제1 클럭 신호(CLK1) 및 제1 노드(Q1)의 신호에 기초하여 제1 직류 전압보다 낮은 제2 직류 전압(VGL) 또는 제1 클럭 신호(CLK1)를 제2 노드(Q2)에 전달할 수 있다. 제2 노드 제어부(344)는 제4 스위칭 소자(M4) 및 제5 스위칭 소자(M5)를 포함할 수 있다.
출력 버퍼부(356)는 제1 노드(Q1)의 신호 및 제2 노드(Q2)의 신호에 기초하여 제N 게이트 초기화 신호(GI[n])를 출력할 수 있다. 제1 출력 버퍼부(346)는 풀업 스위칭 소자(M6) 및 풀다운 스위칭 소자(M7)를 포함할 수 있다.
출력 제어부(358A)는 출력 디스에이블 신호(OEB)에 기초하여 제1 노드(Q1)의 신호 및 제2 노드(Q2)의 신호를 초기화할 수 있다. 일 실시예에서, 출력 디스에이블 신호(OEB)가 로우 레벨을 갖는 경우, 출력 제어부(358A)는 제1 직류 전압(VGH)을 제1 노드(Q1)에 인가하고, 제2 직류 전압(VGL)을 제2 노드(Q2)에 인가할 수 있다. 따라서, 출력 단자에서 출력되는 제N 게이트 초기화 신호(GI[n])는 하이 레벨을 유지할 수 있다. 일 실시예에서, 출력 제어부(358A)는 제1 제어 스위칭 소자(M9) 및 제2 제어 스위칭 소자(M10)를 포함할 수 있다.
제1 제어 스위칭 소자(M9)는 출력 디스에이블 신호(OEB)가 인가되는 게이트 전극, 제1 직류 전압(VGH)이 인가되는 소스 전극 및 제1 노드(Q1)에 연결되는 드레인 전극을 포함할 수 있다. 제2 제어 스위칭 소자(M10)는 출력 디스에이블 신호(OEB)가 인가되는 게이트 전극, 제2 직류 전압(VGL)이 인가되는 소스 전극 및 제2 노드(Q2)에 연결되는 드레인 전극을 포함할 수 있다.
출력 디스에이블 신호(OEB)가 하이 레벨을 갖는 경우, 제1 출력 블록(350A)는 캐리 생성 블록(320)과 동일하게 작동한다.
도 12를 참조하여 출력 디스에이블 신호(OE)가 로우 레벨(L)을 갖는 경우의 제1 출력 블록(350A)의 동작을 후술한다.
일 실시예에서, 각각의 스테이지들에 포함되는 제1 출력 블록(350A)들은 순차적으로 게이트 초기화 신호(GI[1], GI[2], ...)를 출력한다. 제1 출력 블록(350A)은 출력 디스에이블 신호(OEB)에 기초하여 게이트 초기화 신호의 출력을 스킵할 수 있다.
입력 신호(CRY[n-1]) 및 제1 클럭 단자(CK1)에 인가되는 제1 클럭 신호(CLK1)가 동시에 로우 레벨(L)이 되고, 이 때, 제1 노드(Q1)는 제1 노드 제어부(352)에 의해 로우 레벨(L)을 갖는다.
이후, 제1 클럭 신호(CLK1) 및 입력 신호(CRY[n-1])rk 하이 레벨이 되고, 출력 디스에이블 신호(OEB)가 로우 레벨이 되면, 제1 노드(Q1)가 하이 레벨(H)로 변화하고, 제2 노드(Q2)는 로우 레벨(L)을 유지한다.
따라서, 이후에 제2 클럭 신호(CLK2)가 로우 레벨이 되더라도 제N 게이트 초기화 신호(GI[n])는 하이 레벨을 유지할 수 있다. 즉, 제N 스테이지의 제1 출력 블록(350A)은 제N 게이트 초기화 신호(GI[n])의 출력을 스킵할 수 있다.
다만, 다음 스테이지(즉, N+1 스테이지)에서는 출력 디스에이블 신호(OEB)가 하이 레벨(H)을 가지므로, 게이트 초기화 신호(GI[n+1])가 정상적으로 출력될 수 있다. 이 경우, 제1 출력 블록(340A)은 캐리 생성 블록(320)(및 제2 출력 블록)과 실질적으로 동일한 방식으로 구동되고, 캐리 신호와 동일한 타이밍에 게이트 초기화 신호(GI[n+1])를 출력할 수 있다.
도 13은 도 11의 제1 출력 블록을 포함하는 도 10의 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.
본 실시예의 게이트 구동 회로의 동작은 출력 디스에이블 신호가 제공되는 점을 제외하면, 도 8의 회로 구동과 유사하므로, 이에 중복되는 설명은 생략하기로 한다.
도 10 내지 도 13을 참조하면, 게이트 구동 회로는 출력 디스에이블 신호(OEB)에 기초하여 게이트 초기화 신호 및 게이트 신호를 선택적으로 출력할 수 있다.
일 실시예에서, 제N 스테이지가 제1 클럭 신호(CLK1)의 로우 레벨 구간과 제2 클럭 신호(CLK2)의 로우 레벨 구간 사이에 출력 디스에이블 신호의 로우 레벨을 인가받으면, 제N 게이트 초기화 신호 및 제N 게이트 신호의 출력이 스킵될 수 있다. 예를 들면, 도 13에 도시된 바와 같이, 제1 구간(P1), 제2 구간(P2) 및 제3 구간(P3)에서 게이트 구동 회로(300)에 로우 레벨을 갖는 출력 디스에이블 신호(OEB)가 인가될 수 있다.
게이트 초기화 신호 및 게이트 신호의 출력이 스킵되는 동작에 대해서는 도 8 및 도 12를 참조하여 상술하였으므로, 이에 중복되는 설명은 생략하기로 한다.
출력 디스에이블 신호(OEB)에 의해 제2 게이트 초기화 신호(GI[2])의 출력이 스킵되고, 제2 게이트 초기화 신호(GI[2])에 의해 제2 게이트 신호(GW[2])의 출력이 스킵될 수 있다. 마찬가지로, 출력 디스에이블 신호(OEB)에 기초하여 제4 및 제5 게이트 초기화 신호들(GI[4], GI[5]) 및 제4 및 제5 게이트 신호들(GW[4], GW[5])의 출력이 스킵될 수 있다.
캐리 생생 블록(320)의 동작은 출력 디스에이블 신호(OE)의 영향을 받지 않으므로, 캐리 신호들은 모든 스테이지에서 순차적으로 출력된다. 따라서, 제1 내지 제3 구간들(P3, P4, P5)을 제외한 나머지 구간들에서는 게이트 초기화 신호 및 게이트 신호가 이전 스테이지의 캐리 신호에 응답하여 순차적으로 출력될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 게이트 구동 회로는 캐리 신호를 독립적으로 생성하는 캐리 생성 블록(320), 출력 디스에이블 신호(OEB)에 기초하여 게이트 초기화 신호(GI)를 선택적으로 출력하는 제1 출력 블록(350A) 및 게이트 초기화 신호(GI)에 종속하여 게이트 신호(GW)를 출력하는 제2 출력 블록(360)을 포함하는 스테이지들을 포함할 수 있다. 따라서, 임의의 게이트 초기화 신호들 및 게이트 신호들의 출력이 선택적으로 스킵될 수 있다. 다시 말하면, 라인-바이-라인(line-by-linne)의 게이트 신호들(및 게이트 초기화 신호들)의 제어가 용이하다.
이에 따라, 영상 변화에 따른 데이터 구동 회로의 출력 스윙(swing) 빈도가 감소되기 때문에, 표시 장치(1000)의 소비 전력이 감소될 수 있다.
도 14는 도 10의 게이트 구동 회로의 제N 스테이지에 포함되는 제1 출력 블록의 다른 예를 나타내는 회로도이고, 도 15는 도 14의 제1 출력 블록을 포함하는 도 10의 게이트 구동 회로의 동작을 설명하기 위한 타이밍도이다.
본 실시예에 따른 제1 출력 블록(350B)은 출력 제어부의 구성을 제외하면 도 11에 따른 제1 출력 블록과 실질적으로 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 14 및 도 15를 참조하면, 제N 스테이지의 제1 출력 블록(350B)은 제1 노드 제어부(352), 제2 노드 제어부(354), 출력 버퍼부(356) 및 출력 제어부(358B)를 포함할 수 있다.
출력 제어부(358B)는 출력 디스에이블 신호(OEB)에 기초하여 제1 노드(Q1)의 신호 및 제2 노드(Q2)의 신호를 초기화할 수 있다. 일 실시예에서, 출력 디스에이블 신호(OEB)가 로우 레벨을 갖는 경우, 출력 제어부(358B)는 제1 직류 전압(VGH)을 제1 노드(Q1)에 인가하고, 제2 직류 전압(VGL)을 제2 노드(Q2)에 인가할 수 있다. 따라서, 출력 단자에서 출력되는 제N 게이트 초기화 신호(GI[n])는 하이 레벨을 유지할 수 있다. 일 실시예에서, 출력 제어부(358B)는 출력 디스에이블 신호(OEB)의 반전 신호인 출력 인에이블 신호(OE)에 기초하여 제1 노드 제어부(352)와 상기 제1 노드(Q1)의 연결을 끊는 제3 제어 스위칭 소자(M11) 및 출력 인에이블 신호(OE)에 기초하여 제2 노드 제어부(354)와 제2 노드(Q2)의 연결을 끊은 제4 제어 스위칭 소자(M4)를 더 포함할 수 있다.
도 15에 도시된 바와 같이, 연속되는 라인들의 게이트 초기화 신호들 및 게이트 신호들의 출력을 스킵하는 경우, 제3 및 제4 제어 스위칭 소자(M11, M12)에 의해 출력 디스에이블 신호(OEB)는 로우 레벨을 유지하고, 출력 인에이블 신호(OE)는 하이 레벨을 유지할 수 있다.
도 15의 게이트 구동 회로의 구동 타이밍은 출력 인에이블/디스에이블 신호들(OE, OEB)의 천이 구간을 제외하고는 도 13의 동작과 실질적으로 동일하므로 이에 중복되는 설명은 생략하기로 한다.
상술한 바와 같이, 본 발명의 실시예들에 따른 게이트 구동 회로는 캐리 신호를 독립적으로 생성하는 캐리 생성 블록, 입력 디스에이블 신호(IEB) 또는 출력 디스에이블 신호(OEB)에 기초하여 게이트 초기화 신호(GI)를 선택적으로 출력하는 제1 출력 블록 및 게이트 초기화 신호(GI)에 종속하여 게이트 신호(GW)를 출력하는 제2 출력 블록을 포함하는 스테이지들을 포함할 수 있다. 따라서, 임의의 게이트 초기화 신호들 및 게이트 신호들의 출력이 선택적으로 스킵될 수 있다.
이에 따라, 영상 변화에 따른 데이터 구동 회로의 출력 스윙(swing) 빈도가 감소되기 때문에, 표시 장치의 소비 전력이 감소될 수 있다.
본 발명은 복수의 게이트 라인들을 구동하는 게이트 구동 회로 및 이를 포함하는 표시 장치에 적용될 수 있다. 특히, 본 발명은 예를 들어, 유기 발광 표시 장치, 액정 표시 장치 등에 적용될 수 있으며, 휴대폰, 스마트폰, PDA(personal digital assistant), 컴퓨터, 노트북, PMP(personal media player), 텔레비전, 디지털 카메라, MP3 플레이어, 차량용 네비게이션 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 패널 120: 화소
200: 타이밍 컨트롤러 300: 게이트 구동 회로
320: 캐리 생성 블록
340A, 340B, 350A, 350B: 제1 출력 블록
342, 342B, 352: 제1 노드 제어부
344, 354: 제2 노드 제어부
346, 356: 출력 버퍼부 348: 입력 제어부
358A, 358B: 출력 제어부 360: 출력 버퍼부
400: 발광 제어 구동 회로 500: 데이터 구동 회로

Claims (20)

  1. 복수의 게이트 신호들 및 복수의 게이트 초기화 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 제N(단, N은 자연수) 스테이지는
    입력 신호에 기초하여 제N 캐리 신호를 출력하고, 상기 제N 캐리 신호를 제N+1 스테이지에 제공하는 캐리 생성 블록;
    상기 입력 신호, 입력 인에이블(enable) 신호 및 상기 입력 인에이블 신호의 반전 신호인 입력 디스에이블(disable) 신호에 기초하여 제N 게이트 초기화 신호를 출력하는 제1 출력 블록; 및
    상기 제N 게이트 초기화 신호를 수신하고, 상기 제N 게이트 초기화 신호에 종속하여 상기 제N 게이트 초기화 신호 출력에 1 수평 주기만큼 지연된 제N 게이트 신호를 출력하는 제2 출력 블록를 포함하고,
    상기 입력 인에이블 신호 및 상기 입력 디스에이블 신호에 기초하여 상기 게이트 신호들 및 상기 게이트 초기화 신호들이 선택적으로 출력되는 것을 특징으로 하는 게이트 구동 회로.
  2. 제 1 항에 있어서, 상기 제1 출력 블록은
    제1 클럭 신호 및 제2 클럭 신호에 기초하여 입력 노드의 신호 또는 제1 직류 전압을 제1 노드에 전달하는 제1 노드 제어부;
    상기 제1 클럭 신호 및 상기 제1 노드의 신호에 기초하여 상기 제1 직류 전압보다 낮은 제2 직류 전압 또는 상기 제1 클럭 신호를 제2 노드에 전달하는 제2 노드 제어부;
    상기 제1 노드의 신호 및 상기 제2 노드의 신호에 기초하여 상기 제N 게이트 초기화 신호를 출력하는 제1 출력 버퍼부; 및
    상기 입력 인에이블 신호 및 상기 입력 디스에이블 신호에 기초하여 상기 입력 노드의 신호를 제어하는 입력 제어부를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  3. 제 2 항에 있어서, 상기 입력 인에이블 신호가 로우(low) 레벨을 갖는 경우, 상기 입력 신호가 상기 입력 노드에 제공되고,
    상기 입력 인에이블 신호가 하이(high) 레벨을 갖는 경우, 상기 제1 직류 전압이 상기 입력 노드에 제공되는 것을 특징으로 하는 게이트 구동 회로.
  4. 제 2 항에 있어서, 상기 입력 제어부는
    상기 입력 인에이블 신호가 인가되는 게이트 전극, 상기 입력 신호가 인가되는 소스 전극 및 상기 입력 노드에 연결되는 드레인 전극을 포함하는 제1 제어 스위칭 소자; 및
    상기 입력 디스에이블 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 소스 전극 및 상기 입력 노드에 연결되는 드레인 전극을 포함하는 제2 제어 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  5. 제 4 항에 있어서, 상기 제1 노드 제어부는
    상기 제1 클럭 신호가 인가되는 게이트 전극, 상기 입력 노드에 연결되는 소스 전극 및 상기 제1 노드에 연결되는 드레인 전극을 포함하는 제1 스위칭 소자;
    상기 제2 노드의 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 소스 전극 및 상기 제1 노드에 상기 제1 직류 전압을 제공하는 드레인 전극을 포함하는 제2 스위칭 소자; 및
    상기 제2 클럭 신호가 인가되는 게이트 전극, 상기 제2 스위칭 소자의 상기 드레인 전극에 연결되는 소스 전극 및 상기 제1 노드에 연결되는 드레인 전극을 포함하는 제3 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  6. 제 4 항에 있어서, 상기 제1 노드 제어부는
    상기 제1 클럭 신호가 인가되는 게이트 전극, 상기 입력 신호가 인가되는 입력 단자에 연결되는 소스 전극 및 상기 제1 제어 스위칭 소자의 상기 소스 전극에 연결되는 드레인 전극을 포함하는 제1 스위칭 소자;
    상기 제2 노드의 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 소스 전극 및 상기 제1 노드에 상기 제1 직류 전압을 제공하는 드레인 전극을 포함하는 제2 스위칭 소자; 및
    상기 제2 클럭 신호가 인가되는 게이트 전극, 상기 제2 스위칭 소자의 상기 드레인 전극에 연결되는 소스 전극, 및 상기 제1 노드에 연결되는 드레인 전극을 포함하는 제3 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  7. 제 4 항에 있어서, 상기 제2 노드 제어부는
    상기 제1 노드의 신호가 인가되는 게이트 전극, 상기 제1 클럭 신호가 인가되는 소스 전극 및 상기 제2 노드에 연결되는 드레인 전극을 포함하는 제4 스위칭 소자; 및
    상기 제1 클럭 신호가 인가되는 게이트 전극, 상기 제2 직류 전압이 인가되는 소스 전극 및 상기 제2 노드에 연결되는 드레인 전극을 포함하는 제5 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  8. 제 4 항에 있어서, 상기 제1 출력 버퍼부는
    상기 제2 노드에 연결되는 게이트 전극, 풀업 전압이 인가되는 소스 전극 및 상기 제N 게이트 초기화 신호를 출력하는 출력 단자에 연결되는 드레인 전극을 포함하는 풀업 스위칭 소자; 및
    상기 제1 노드에 연결되는 게이트 전극, 상기 출력 단자에 연결되는 소스 전극 및 상기 제2 클럭 신호가 인가되는 드레인 전극을 포함하는 풀다운 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  9. 제 2 항에 있어서, 상기 캐리 생성 블록은
    상기 제1 클럭 신호 및 상기 제2 클럭 신호에 기초하여 상기 입력 신호 또는 상기 제1 직류 전압을 제3 노드에 전달하는 제3 노드 제어부;
    상기 제1 클럭 신호 및 상기 제3 노드의 신호에 기초하여 상기 제2 직류 전압 또는 상기 제1 클럭 신호를 제4 노드에 전달하는 제4 노드 제어부; 및
    상기 제3 노드의 신호 및 상기 제4 노드의 신호에 기초하여 제N 캐리 신호를 출력하는 제2 출력 버퍼부를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  10. 제 9 항에 있어서, 상기 제2 출력 블록은
    상기 제1 클럭 신호 및 상기 제2 클럭 신호에 기초하여 상기 제N 게이트 초기화 신호 또는 제1 직류 전압을 제5 노드에 전달하는 제5 노드 제어부;
    상기 제2 클럭 신호 및 상기 제5 노드의 신호에 기초하여 상기 제2 직류 전압 또는 상기 제2 클럭 신호를 제6 노드에 전달하는 제6 노드 제어부; 및
    상기 제5 노드의 신호 및 상기 제6 노드의 신호에 기초하여 상기 제N 게이트 신호를 출력하는 제3 출력 버퍼부를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  11. 제 1 항에 있어서, 상기 입력 신호는 프레임 시작 신호 또는 직전 스테이지의 캐리 신호인 것을 특징으로 하는 게이트 구동 회로.
  12. 제 1 항에 있어서, 상기 입력 인에이블 신호의 하이 레벨 구간에 중첩되어 상기 입력 신호의 로우 레벨이 상기 제N 스테이지로 인가되면, 상기 제N 스테이지가 상기 제N 게이트 초기화 신호 및 상기 제N 게이트 신호의 출력을 스킵하는 것을 특징으로 하는 게이트 구동 회로.
  13. 복수의 게이트 신호들 및 복수의 게이트 초기화 신호들을 각각 출력하는 복수의 스테이지들을 포함하고, 제N(단, N은 자연수) 스테이지는
    입력 신호에 기초하여 캐리 신호를 출력하고, 상기 캐리 신호를 제N+1 스테이지에 제공하는 캐리 생성 블록;
    상기 입력 신호, 출력 디스에이블(disable) 신호에 기초하여 제N 게이트 초기화 신호를 출력하는 제1 출력 블록; 및
    상기 제N 게이트 초기화 신호를 수신하고, 상기 제N 게이트 초기화 신호에 종속하여 상기 제N 게이트 초기화 신호 출력에 1 수평 기간만큼 시프트된 제N 게이트 신호를 출력하는 제2 출력 블록을 포함하고,
    상기 출력 디스에이블 신호에 기초하여 상기 게이트 신호들 및 상기 게이트 초기화 신호들이 선택적으로 출력되는 것을 특징으로 하는 게이트 구동 회로.
  14. 제 13 항에 있어서, 상기 제1 출력 블록은
    제1 클럭 신호 및 제2 클럭 신호에 기초하여 상기 입력 신호 또는 제1 직류 전압을 제1 노드에 전달하는 제1 노드 제어부;
    상기 제1 클럭 신호 및 상기 제1 노드의 신호에 기초하여 제2 직류 전압 또는 상기 제1 클럭 신호를 제2 노드에 전달하는 제2 노드 제어부;
    상기 제1 노드의 신호 및 상기 제2 노드의 신호에 기초하여 상기 제N 게이트 초기화 신호를 출력하는 출력 버퍼부; 및
    상기 출력 디스에이블 신호에 기초하여 상기 제1 노드의 신호 및 상기 제2 노드의 신호를 초기화하는 출력 제어부를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  15. 제 14 항에 있어서, 상기 출력 디스에이블 신호가 로우(low) 레벨을 갖는 경우, 상기 출력 제어부가 상기 제1 직류 전압을 상기 제1 노드에 인가하고, 상기 제2 직류 전압을 상기 제2 노드에 인가하는 것을 특징으로 하는 게이트 구동 회로.
  16. 제 14 항에 있어서, 상기 출력 제어부는
    상기 출력 디스에이블 신호가 인가되는 게이트 전극, 상기 제1 직류 전압이 인가되는 소스 전극 및 상기 제1 노드에 연결되는 드레인 전극을 포함하는 제1 제어 스위칭 소자; 및
    상기 출력 디스에이블 신호가 인가되는 게이트 전극, 상기 제2 직류 전압이 인가되는 소스 전극 및 상기 제2 노드에 연결되는 드레인 전극을 포함하는 제2 제어 스위칭 소자를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  17. 제 16 항에 있어서, 상기 제1 클럭 신호의 로우 레벨 구간과 제2 클럭 신호의 로우 레벨 구간 사이의 구간 동안 상기 제N 스테이지로 상기 출력 디스에이블 신호의 로우 레벨이 인가되면, 상기 제N 스테이지가 상기 제N 게이트 초기화 신호 및 상기 제N 게이트 신호의 출력을 스킵하는 것을 특징으로 하는 게이트 구동 회로.
  18. 제 16 항에 있어서, 상기 출력 제어부는
    상기 출력 디스에이블 신호의 반전 신호인 출력 인에이블(enable) 신호에 기초하여 상기 제1 노드 제어부와 상기 제1 노드의 연결을 끊는 제3 제어 스위칭 소자; 및
    상기 출력 인에이블 신호에 기초하여 상기 제2 노드 제어부와 상기 제2 노드의 연결을 끊은 제4 제어 스위칭 소자를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  19. 복수의 화소들을 포함하는 표시 패널;
    복수의 데이터 신호들을 데이터 라인들을 통해 상기 표시 패널로 각각 출력하는 데이터 구동 회로; 및
    복수의 게이트 신호들 및 복수의 게이트 초기화 신호들을 게이트 라인들 및 게이트 초기화 라인들을 통해 상기 표시 패널로 각각 출력하는 스테이지들을 포함하는 게이트 구동 회로를 포함하고,
    상기 게이트 구동 회로의 제N(단, N은 자연수) 스테이지는
    입력 신호에 기초하여 제N 캐리 신호를 출력하고, 상기 제N 캐리 신호를 제N+1 스테이지에 제공하는 캐리 생성 블록;
    상기 입력 신호, 입력 인에이블(enable) 신호 및 상기 입력 인에이블 신호의 반전 신호인 입력 디스에이블(disable) 신호에 기초하여 제N 게이트 초기화 신호를 출력하는 제1 출력 블록; 및
    상기 제N 게이트 초기화 신호를 수신하고, 상기 제N 게이트 초기화 신호에 종속하여 상기 제N 게이트 초기화 신호 출력에 1 수평 기간만큼 시프트된 제N 게이트 신호를 출력하는 제2 출력 블록를 포함하고,
    상기 입력 인에이블 신호 및 상기 입력 디스에이블 신호에 기초하여 상기 게이트 신호들 및 상기 게이트 초기화 신호들이 선택적으로 출력되는 것을 특징으로 하는 표시 장치.
  20. 제 19 항에 있어서, 상기 입력 인에이블 신호의 하이 레벨 구간에 중첩되어 상기 입력 신호의 로우 레벨이 상기 제N 스테이지로 인가되면, 상기 제N 스테이지가 상기 제N 게이트 초기화 신호 및 상기 제N 게이트 신호의 출력을 스킵하는 것을 특징으로 하는 표시 장치.
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