KR20230099110A - 표시 장치 - Google Patents

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KR20230099110A
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gate
stage
electrode connected
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KR1020210188205A
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김태휘
안순성
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엘지디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 복수의 스캔 배선 및 복수의 데이터 배선에 연결된 복수의 서브 화소가 정의된 표시 패널, 및 복수의 스캔 배선으로 하이 레벨의 스캔 신호를 공급하는 게이트 구동부를 포함하고, 게이트 구동부는, 로우 레벨의 캐리 신호를 출력하는 제1 게이트 구동부, 캐리 신호에 기초하여 하이 레벨의 스캔 신호를 출력하는 제2 게이트 구동부, 제1 게이트 구동부 및 제2 게이트 구동부와 연결된 제1 클럭 신호 배선, 및 제1 게이트 구동부 및 제2 게이트 구동부와 연결된 제2 클럭 신호 배선을 포함한다. 따라서, 본 발명의 게이트 구동부는 제1 게이트 구동부로부터 로우 레벨의 캐리 신호에 기초하여 하이 레벨의 스캔 신호를 생성할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 N타입 트랜지스터의 제어가 가능한 게이트 구동부를 포함하는 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
한편, 표시 장치는 스캔 신호를 공급하는 게이트 구동부와 데이터 전압을 공급하는 데이터 구동부를 이용하여 복수의 서브 화소를 구동할 수 있다. 이 중 게이트 구동부는 게이트 드라이브 IC를 표시 패널에 실장하는 GIP(Gate In Panel) 방식으로 형성될 수 있다. 다만, 표시 장치의 구동 방식이나 서브 화소의 내부 보상 방식 등에 따라 서브 화소의 회로가 복잡하게 변경될 수 있고, 이러한 서브 화소를 구동하기 위한 게이트 구동부의 구성과 면적이 증가하여 베젤 영역을 줄이기 어려운 문제점이 있었다.
본 발명이 해결하고자 하는 과제는 N타입 트랜지스터 제어가 가능한 게이트 구동부를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 기존에 사용하는 구동 타이밍을 그대로 사용하여 하이 레벨의 스캔 신호를 출력할 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 서브 화소의 트랜지스터 타입이 변경되더라도 스캔 신호를 용이하게 변경할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는, 복수의 스캔 배선 및 복수의 데이터 배선에 연결된 복수의 서브 화소가 정의된 표시 패널, 및 복수의 스캔 배선으로 하이 레벨의 스캔 신호를 공급하는 게이트 구동부를 포함하고, 게이트 구동부는, 로우 레벨의 캐리 신호를 출력하는 제1 게이트 구동부, 캐리 신호에 기초하여 하이 레벨의 스캔 신호를 출력하는 제2 게이트 구동부, 제1 게이트 구동부 및 제2 게이트 구동부와 연결된 제1 클럭 신호 배선, 및 제1 게이트 구동부 및 제2 게이트 구동부와 연결된 제2 클럭 신호 배선을 포함한다. 따라서, 본 발명의 게이트 구동부는 제1 게이트 구동부로부터 로우 레벨의 캐리 신호에 기초하여 하이 레벨의 스캔 신호를 생성할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 P타입 트랜지스터 제어에 최적화된 게이트 구동부에 회로를 추가하여 N타입 트랜지스터가 가능한 게이트 구동부를 형성할 수 있다.
본 발명은 구동 타이밍 및 신뢰성이 검증된 게이트 구동부를 사용하여 하이 레벨의 스캔 신호를 용이하게 생성할 수 있다.
본 발명은 로우 레벨의 스캔 신호 출력에 사용되던 구동 타이밍을 그대로 사용하여 하이 레벨의 스캔 신호를 출력할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 개략적인 구성도이다.
도 4a는 본 발명의 일 실시예에 따른 표시 장치의 제1 스테이지의 회로도이다.
도 4b는 본 발명의 일 실시예에 따른 표시 장치의 제2 스테이지의 회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 제1 스테이지 및 제2 스테이지의 타이밍 다이어그램이다.
본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 구성도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 표시 패널(110), 게이트 구동부(120), 데이터 구동부(130), 및 타이밍 컨트롤러(140)만 도시하였다.
도 1을 참조하면, 표시 장치(100)는 복수의 서브 화소(SP)를 포함하는 표시 패널(110), 표시 패널(110)에 각종 신호를 공급하는 게이트 구동부(120) 및 데이터 구동부(130), 게이트 구동부(120)와 데이터 구동부(130)를 제어하는 타이밍 컨트롤러(140)를 포함한다.
게이트 구동부(120)는 타이밍 컨트롤러(140)로부터 제공된 복수의 게이트 제어 신호(GCS)에 따라 복수의 스캔 배선(SL)에 스캔 신호를 공급한다. 도 1에서는 하나의 게이트 구동부(120)가 표시 패널(110)의 일 측에 이격되어 배치된 것으로 도시하였으나, 게이트 구동부(120)의 개수 및 배치는 이에 제한되지 않는다.
데이터 구동부(130)는 타이밍 컨트롤러(140)로부터 제공된 복수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(140)로부터 입력된 영상 데이터(RGB)를 감마 전압을 이용해 데이터 전압(Vdata)으로 변환한다. 데이터 구동부(130)는 감마부로부터 감마 전압을 수신하여 감마 전압 중에서 영상 데이터(RGB)의 계조에 대응하는 감마 전압을 선택하여 데이터 전압(Vdata)을 생성할 수 있고, 생성된 데이터 전압(Vdata)을 복수의 데이터 배선(DL)에 공급할 수 있다.
타이밍 컨트롤러(140)는 외부로부터 입력된 영상 데이터(RGB)를 정렬하여 데이터 구동부(130)에 공급한다. 타이밍 컨트롤러(140)는 외부로부터 입력된 동기 신호, 예를 들어, 도트 클럭 신호, 데이터 인에이블 신호, 수평/수직 동기 신호를 이용해 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성할 수 있다. 그리고 타이밍 컨트롤러(140)는 생성된 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 게이트 구동부(120) 및 데이터 구동부(130) 각각에 공급하여 게이트 구동부(120) 및 데이터 구동부(130)를 제어할 수 있다.
표시 패널(110)은 사용자에게 영상을 표시하기 위한 구성으로, 복수의 서브 화소(SP)를 포함한다. 표시 패널(110)에서 복수의 스캔 배선(SL) 및 복수의 데이터 배선(DL)이 서로 교차되고, 복수의 서브 화소(SP) 각각은 스캔 배선(SL)과 데이터 배선(DL)에 연결된다.
복수의 서브 화소(SP)는 화면을 구성하는 최소 단위로, 몇몇 서브 화소(SP)가 모여 하나의 화소를 이룰 수 있다. 복수의 서브 화소(SP) 각각은 발광 소자 및 이를 구동하기 위한 화소 회로를 포함한다. 복수의 발광 소자는 표시 패널(110)의 종류에 따라 상이하게 정의될 수 있다. 예를 들어, 표시 패널(110)이 유기 발광 표시 패널인 경우, 발광 소자는, 애노드, 유기 발광층 및 캐소드를 포함하는 유기 발광 소자일 수 있다. 이 외에도 발광 소자로 LED(Light emitting diode) 또는 퀀텀닷(Quantum dot, QD)이 포함된 퀀텀닷 발광 소자(Quantum dot light-emitting diode, QLED) 등이 더 사용될 수도 있다.
이하에서는 도 2를 참조하여 본 발명의 일 실시예에 따른 표시 장치(100)의 서브 화소(SP)를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 회로도이다.
도 2를 참조하면, 서브 화소(SP)는 제1 화소 트랜지스터(PT1), 제2 화소 트랜지스터(PT2), 제3 화소 트랜지스터(PT3), 제4 화소 트랜지스터(PT4), 제5 화소 트랜지스터(PT5), 제6 화소 트랜지스터(PT6), 제7 화소 트랜지스터(PT7), 구동 트랜지스터(DT) 및 스토리지 커패시터(Cst)를 포함하고, 서브 화소(SP)는 데이터 배선(DL), 복수의 스캔 배선(SL), 발광 제어 신호 배선, 제1 초기화 배선, 제2 초기화 배선, 애노드 리셋 배선, 고전위 전원 배선, 저전위 전원 배선과 연결된다.
이하에서는 서브 화소(SP)가 n번째 행에 배치된 서브 화소(SP)인 것으로 가정하여 설명하기로 한다.
서브 화소(SP)는 복수의 트랜지스터를 포함한다. 복수의 트랜지스터는 서로 다른 타입의 트랜지스터로 이루어질 수 있다. 복수의 트랜지스터 중 하나의 트랜지스터는 산화물 반도체 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO)를 액티브층으로 하는 트랜지스터일 수 있다. 산화물 반도체 물질은 오프 전류(off-current)가 낮으므로 턴 온(turn on) 시간이 짧고 턴 오프(turn off) 시간을 길게 유지하는 스위칭 트랜지스터에 적합하다. 예를 들어, 복수의 트랜지스터 중 제1 화소 트랜지스터(PT1) 및 제2 화소 트랜지스터(PT2)는 산화물 반도체 또는 저온 폴리 옥사이드를 액티브층으로 하는 트랜지스터일 수 있다.
특히, 표시 장치(100)를 저속 구동하기 위해, 서브 화소(SP)의 트랜지스터 중 일부를 산화물 반도체 트랜지스터로 형성할 수 있다. 저속 구동은 한 프레임의 길이가 고속 구동에서 한 프레임의 길이보다 길기 때문에 서브 화소(SP)의 각 노드의 전압을 일정하게 유지하는 것이 중요하다. 산화물 반도체 트랜지스터는 오프-전류가 매우 적어 다음 프레임이 될 때까지 각 노드의 전압을 유지하기에 유리하다. 이에, 제1 화소 트랜지스터(PT1) 및 제2 화소 트랜지스터(PT2)와 같은 스위칭 트랜지스터를 산화물 반도체 트랜지스터로 형성하여 서브 화소(SP)의 각 노드의 전압을 용이하게 유지할 수 있다.
복수의 트랜지스터 중 다른 하나의 트랜지스터는 저온 폴리 실리콘(Low Temperature Poly-Silicon, LTPS)을 액티브층으로 하는 트랜지스터일 수 있다. 폴리 실리콘 물질은 이동도가 높아, 소비 전력이 낮고 신뢰성이 우수하므로 구동 트랜지스터(DT) 등에 적합할 수 있다.
한편, 복수의 트랜지스터는 N타입 트랜지스터 또는 P타입 트랜지스터일 수 있다. N타입 트랜지스터는 캐리어가 전자이므로 소스 전극에서 드레인 전극으로 전자가 흐를 수 있고, 전류는 드레인 전극에서 소스 전극으로 흐를 수 있다. P타입 트랜지스터는 캐리어가 정공이므로 소스 전극에서 드레인 전극으로 정공이 흐를 수 있고, 전류는 소스 전극에서 드레인 전극으로 흐를 수 있다. 복수의 트랜지스터 중 하나의 트랜지스터는 N타입 트랜지스터일 수 있고, 복수의 트랜지스터 중 다른 하나의 트랜지스터는 P타입 트랜지스터일 수 있다.
예를 들어, 제1 화소 트랜지스터(PT1) 및 제2 화소 트랜지스터(PT2)는 N타입 트랜지스터이면서 산화물 반도체를 액티브층으로 하는 트랜지스터일 수 있다. 제5 화소 트랜지스터(PT5)는 N타입 트랜지스터이면서 저온 폴리 실리콘을 액티브층으로 하는 트랜지스터일 수 있다. 그리고 구동 트랜지스터(DT), 제3 화소 트랜지스터(PT3), 제4 화소 트랜지스터(PT4), 제6 화소 트랜지스터(PT6), 제7 화소 트랜지스터(PT7)는 P타입 트랜지스터이면서 저온 폴리 실리콘을 액티브층으로 하는 트랜지스터일 수 있다. 다만, 복수의 트랜지스터의 액티브층을 이루는 물질 및 복수의 트랜지스터의 타입은 예시적인 것이며, 이에 제한되지 않는다.
제1 화소 트랜지스터(PT1)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제1 화소 트랜지스터(PT1)의 게이트 전극은 n번째 행의 제1 스캔 배선(SL1(n))에 연결되고, 소스 전극과 드레인 전극은 제1 노드(N1)와 제3 노드(N3) 사이에 연결된다. 제1 화소 트랜지스터(PT1)는 n번째 행의 제1 스캔 배선(SL1(n))의 제1 스캔 신호(SCAN1(n))에 기초하여 제1 노드(N1)와 제3 노드(N3)를 연결할 수 있다.
제2 화소 트랜지스터(PT2)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제2 화소 트랜지스터(PT2)의 게이트 전극은 n번째 행의 제2 스캔 배선(SL2(n))에 연결되고, 소스 전극과 드레인 전극은 제2 노드(N2)와 데이터 배선(DL) 사이에 연결된다. 제2 화소 트랜지스터(PT2)는 n번째 행의 제2 스캔 배선(SL2(n))의 제2 스캔 신호(SCAN2(n))에 기초하여 데이터 배선(DL)으로부터 데이터 전압(Vdata)을 제2 노드(N2)로 전달할 수 있다.
제3 화소 트랜지스터(PT3)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제3 화소 트랜지스터(PT3)의 게이트 전극은 n번째 행의 발광 제어 신호 배선에 연결되고, 소스 전극과 드레인 전극은 고전위 전원 배선과 제2 노드(N2) 사이에 연결된다. 제3 화소 트랜지스터(PT3)는 n번째 행의 발광 제어 신호 배선으로부터 발광 제어 신호(EM(n))에 기초하여 고전위 전원 전압(VDD)을 제2 노드(N2)로 전달할 수 있다.
제4 화소 트랜지스터(PT4)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제4 화소 트랜지스터(PT4)의 게이트 전극은 n번째 행의 발광 제어 신호 배선에 연결되고, 소스 전극과 드레인 전극은 제3 노드(N3)와 제4 노드(N4) 사이에 연결된다. 제4 화소 트랜지스터(PT4)는 n번째 행의 발광 제어 신호 배선으로부터 발광 제어 신호(EM(n))에 기초하여 구동 트랜지스터(DT)로부터의 구동 전류를 발광 소자(EL)로 전달할 수 있다.
제5 화소 트랜지스터(PT5)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제5 화소 트랜지스터(PT5)의 게이트 전극은 n-2번째 행의 제1 스캔 배선(SL1(n-2))에 연결되고, 소스 전극과 드레인 전극은 제1 초기화 배선과 스토리지 커패시터(Cst) 사이이자 제1 초기화 배선과 제1 노드(N1) 사이에 연결된다. 제5 화소 트랜지스터(PT5)는 n-2번째 행의 제1 스캔 배선(SL1)의 제1 스캔 신호(SCAN1(n-2))에 기초하여 제1 초기화 배선의 제1 초기화 전압(Vini1)을 스토리지 커패시터(Cst) 및 제1 노드(N1)로 전달할 수 있다.
제6 화소 트랜지스터(PT6)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제6 화소 트랜지스터(PT6)의 게이트 전극은 n번째 행의 제3 스캔 배선(SL3(n))에 연결되고, 소스 전극과 드레인 전극은 애노드 리셋 배선과 제4 노드(N4) 사이에 연결된다. 제6 화소 트랜지스터(PT6)는 n번째 행의 제3 스캔 배선(SL3(n))의 제3 스캔 신호(SCAN3(n))에 기초하여 애노드 리셋 배선의 애노드 리셋 전압(VAR)을 제4 노드(N4)로 전달할 수 있다. 따라서, 제6 화소 트랜지스터(PT6)의 턴-온 시, 발광 소자(EL)의 애노드이자 제4 노드(N4)를 애노드 리셋 전압(VAR)으로 초기화할 수 있다.
제7 화소 트랜지스터(PT7)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제7 화소 트랜지스터(PT7)의 게이트 전극은 n번째 행의 제3 스캔 배선(SL3(n))에 연결되고, 소스 전극과 드레인 전극은 제2 노드(N2)와 제2 초기화 배선 사이에 연결된다. 제7 화소 트랜지스터(PT7)는 n번째 행의 제3 스캔 배선(SL3(n))의 제3 스캔 신호(SCAN3(n))에 기초하여 제2 초기화 배선의 제2 초기화 전압(Vini2)을 제2 노드(N2)로 전달할 수 있다. 이때, 제2 초기화 전압(Vini2)은 온-바이어스 스트레스를 수행할 수 있는 온-바이어스 스트레스 전압일 수 있다.
온-바이어스 스트레스를 수행하여 트랜지스터의 히스테리시스(hysterisis)를 완화할 수 있다. 먼저, 트랜지스터는 이전 프레임에서 동작 상태에 따라 현재 프레임에서 특성이 달라지는 히스테리시스를 가질 수 있다. 예를 들어, 구동 트랜지스터(DT)에 동일 전압 레벨의 데이터 전압(Vdata)을 공급하더라도, 이전 프레임에서 동작 상태에 따라 서로 다른 레벨의 구동 전류가 생성될 수 있다. 이에, 복수의 트랜지스터에 온 바이어스 스트레스를 수행하여 트랜지스터의 특성, 즉, 문턱 전압을 일정 상태로 초기화할 수 있다. 예를 들어, 복수의 서브 화소(SP) 각각에 동일한 온 바이어스 스트레스를 수행하여 복수의 서브 화소(SP) 각각의 특정 트랜지스터가 동일 상태로 초기화될 수 있고, 다음 프레임에서 모든 서브 화소(SP)들에 동일 휘도의 광이 발광되도록 할 수 있다.
구동 트랜지스터(DT)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 연결되고, 소스 전극과 드레인 전극은 제2 노드(N2)와 제3 노드(N3) 사이에 연결된다. 구동 트랜지스터(DT)는 턴-온 시, 발광 소자(EL)에 구동 전류를 공급하여 발광 소자(EL)를 발광시킬 수 있다.
스토리지 커패시터(Cst)는 복수의 커패시터 전극을 포함한다. 일부의 커패시터 전극은 고전위 전원 배선과 연결되고, 나머지 커패시터 전극은 제1 노드(N1)에 연결된다. 스토리지 커패시터(Cst)는 고전위 전원 전압(VDD)과 구동 트랜지스터(DT)의 게이트 전극 사이의 전압을 저장하여, 발광 소자(EL)가 발광하는 동안 구동 트랜지스터(DT)로부터 구동 전류를 일정하게 유지할 수 있다.
발광 소자(EL)는 애노드 및 캐소드를 포함한다. 발광 소자(EL)의 애노드는 제4 노드(N4)에 연결되고, 캐소드는 저전위 전원 전압(VSS)이 제공되는 저전위 전원 배선에 연결된다. 발광 소자(EL)는 구동 트랜지스터(DT)로부터 구동 전류에 기초하여 발광할 수 있다.
한편, 제1 화소 트랜지스터(PT1) 및 제2 화소 트랜지스터(PT2)와 같은 스위칭 트랜지스터는 턴-오프 시, 주위 노드의 전압이 왜곡되어 타겟 휘도를 출력하지 못하는 킥백(kick-back) 현상이 발생할 수 있다. 예를 들어, 구동 트랜지스터(DT)의 소스 전극과 데이터 배선(DL) 사이에 연결된 제2 화소 트랜지스터(PT2)가 P타입 트랜지스터로 이루어진 경우, 킥백 현상에 의해 데이터 전압(Vdata)이 감소하여 타겟 휘도를 출력하기 어려울 수 있다. 아울러, 표시 장치(100)가 고온 환경 또는 저온 환경에서 구동될 때, 킥백 현상에 따른 데이터 전압(Vdata) 왜곡이 심화되어 저계조 화면 등이 정상적으로 표시되기 어려울 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 구동 트랜지스터(DT)의 소스 전극과 데이터 배선(DL) 사이에 연결된 제2 화소 트랜지스터(PT2)를 N타입 트랜지스터로 구성하여, 킥백 현상 발생 시 데이터 전압(Vdata)이 증가하는 방향으로 영향을 줄 수 있다. 양수인 데이터 전압(Vdata)은 데이터 전압(Vdata)이 증가하는 것보다 감소하는 경우일 때 좀 더 휘도 흔들림에 취약할 수 있다. 그러므로, 제2 화소 트랜지스터(PT2)를 N타입 트랜지스터로 변경하면, 킥백 현상이 발생하더라도 데이터 전압(Vdata)이 증가하는 방향으로 영향을 주므로, P타입 트랜지스터를 사용하는 경우보다 휘도 흔들림을 좀 더 개선할 수 있다.
다만, 제2 화소 트랜지스터(PT2)를 N타입으로 변경하는 경우, 제2 스캔 배선(SL2)에서 출력되는 제2 스캔 신호(SCAN2)를 로우 레벨에서 하이 레벨로 변경해야 한다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 게이트 구동부(120)에 제2 게이트 구동부(GD2)를 더 추가하여 기존의 로우 레벨의 제2 스캔 신호(SCAN2)를 생성하던 제1 게이트 구동부(GD1)의 구동 타이밍을 변경하지 않고 하이 레벨의 제2 스캔 신호(SCAN2)를 생성할 수 있다.
이하에서는 도 3 내지 도 5를 참조하여 게이트 구동부(120)에 대해 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동부의 개략적인 구성도이다. 도 4a는 본 발명의 일 실시예에 따른 표시 장치의 제1 스테이지의 회로도이다. 도 4b는 본 발명의 일 실시예에 따른 표시 장치의 제2 스테이지의 회로도이다. 도 5는 본 발명의 일 실시예에 따른 표시 장치의 제1 스테이지 및 제2 스테이지의 타이밍 다이어그램이다.
도 3을 참조하면, 게이트 구동부(120)는 제1 게이트 구동부(GD1), 제2 게이트 구동부(GD2)를 포함한다.
제1 게이트 구동부(GD1)는 제2 화소 트랜지스터(PT2)가 P타입 트랜지스터로 구성되던 기존의 표시 장치에서 제2 트랜지스터(T2)를 제어하기 위해 로우 레벨의 제2 스캔 신호를 출력하던 회로이다. 기존에는 제1 게이트 구동부(GD1)에서 출력되는 로우 레벨의 캐리 신호(Carry)가 제2 스캔 배선(SL2)으로 출력되었으나, 본 발명의 일 실시예에 따른 표시 장치(100)는 제1 게이트 구동부(GD1)에서 출력되는 로우 레벨의 캐리 신호(Carry)를 새로운 제2 게이트 구동부(GD2)로 제공하여 하이 레벨의 제2 스캔 신호(SCAN2)를 생성할 수 있다.
제1 게이트 구동부(GD1)는 서로 연결된 복수의 제1 스테이지(ST1)로 이루어져 제2 게이트 구동부(GD2)의 복수의 제2 스테이지(ST2)로 캐리 신호(Carry)를 출력할 수 있다. 복수의 제1 스테이지(ST1) 각각은 전단의 제1 스테이지(ST1)로부터 출력된 캐리 신호(Carry)와 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 캐리 신호(Carry)를 출력할 수 있다.
제2 게이트 구동부(GD2)는 복수의 제2 스캔 배선(SL2)으로 하이 레벨의 제2 스캔 신호(SCAN2)를 출력하는 구성이다. 제2 게이트 구동부(GD2)는 서로 연결된 복수의 제2 스테이지(ST2)로 이루어져 복수의 제2 스캔 배선(SL2)에 순차적으로 제2 스캔 신호(SCAN2)를 출력할 수 있다. 복수의 제2 스테이지(ST2) 각각은 이전 행의 제1 스테이지(ST1)로부터 출력된 캐리 신호(Carry), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 하이 레벨의 제2 스캔 신호(SCAN2)를 출력할 수 있다.
예를 들어, n번째 행의 제1 스테이지(ST1(n))는 n-1번째 행의 제1 스테이지(ST1(n-1))로부터 출력된 캐리 신호(Carry(n-1)), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 n+1번째 행의 제2 스테이지(ST2(n+1))로 캐리 신호(Carry(n))를 출력할 수 있다.
예를 들어, n번째 행의 제2 스테이지(ST2(n))는 n-1번째 행의 제1 스테이지(ST1(n-1))로부터 출력된 캐리 신호(Carry(n-1)), 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 n번째 행의 제2 스캔 배선(SL2(n))으로 하이 레벨의 제2 스캔 신호(SCAN2(n))를 출력할 수 있다. 정리하면, n번째 행의 제1 스테이지(ST1(n))는 n+1번째 행의 제1 스테이지(ST1(n+1)) 및 n+1번째 행의 제2 스테이지(ST2(n+1)) 각각으로 캐리 신호(Carry(n))를 출력할 수 있다.
이때, 가장 최상단의 제1 스테이지(ST1(1)) 및 제2 스테이지(ST2(1))는 전단의 제1 스테이지(ST1)가 존재하지 않으므로, 별도의 스타트 신호를 제공받아 캐리 신호(Carry(1)) 및 제2 스캔 신호(SCAN2(1))를 생성할 수 있다.
이하에서는 복수의 제1 스테이지(ST1) 및 복수의 제2 스테이지(ST2) 중 n번째 행의 제1 스테이지(ST1(n)) 및 제2 스테이지(ST2(n))에 대해 설명하기로 한다.
도 4a를 참조하면, 제1 스테이지(ST1(n))는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제1 보조 트랜지스터(Ta1), 제1 커패시터(CQ) 및 제2 커패시터(CQB)를 포함한다. 이하에서는 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7)와 제1 보조 트랜지스터(Ta1)는 P타입 트랜지스터인 것으로 가정하여 설명하기로 하나 이에 제한되지 않는다.
제1 트랜지스터(T1)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제1 트랜지스터(T1)의 게이트 전극은 Q 노드와 연결되고, 소스 전극과 드레인 전극은 제1 클럭 신호(CLK1)가 출력되는 제1 클럭 신호 배선 및 캐리 신호(Carry(n) 신호가 출력되는 제1 출력단에 연결된다.
제2 트랜지스터(T2)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제2 트랜지스터(T2)의 게이트 전극은 QB 노드에 연결되고, 소스 전극과 드레인 전극은 게이트 하이 전압(VGH)이 공급되는 게이트 하이 배선과 캐리 신호(Carry(n) 신호가 출력되는 제1 출력단에 연결된다.
제3 트랜지스터(T3)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제3 트랜지스터(T3)의 게이트 전극은 제2 클럭 신호(CLK2)가 제공되는 제2 클럭 신호 배선에 연결되고, 소스 전극 및 드레인 전극은 전단의 캐리 신호(Carry(n-1))가 출력되는 n-1번째 행의 제1 스테이지(ST1(n-1))의 제1 출력단 및 Q2 노드에 연결된다.
제4 트랜지스터(T4)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제4 트랜지스터(T4)의 게이트 전극은 제1 클럭 신호(CLK1)가 제공되는 제1 클럭 신호 배선에 연결되고, 소스 전극 및 드레인 전극은 제5 트랜지스터(T5)와 Q2 노드 사이에 연결된다.
제5 트랜지스터(T5)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제5 트랜지스터(T5)의 게이트 전극은 QB 노드에 연결되고, 소스 전극 및 드레인 전극은 게이트 하이 전압(VGH)이 공급되는 게이트 하이 배선 및 제4 트랜지스터(T4) 사이에 연결된다.
제6 트랜지스터(T6)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제6 트랜지스터(T6)의 게이트 전극은 제2 클럭 신호 배선에 연결되고, 소스 전극 및 드레인 전극은 제2 게이트 로우 전압(VGL2)이 제공되는 제2 게이트 로우 배선과 QB 노드 사이에 연결된다.
제7 트랜지스터(T7)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제7 트랜지스터(T7)의 게이트 전극은 Q2 노드에 연결되고, 소스 전극 및 드레인 전극은 제2 클럭 신호 배선과 QB 노드 사이에 연결된다.
제1 보조 트랜지스터(Ta1)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제1 보조 트랜지스터(Ta1)의 게이트 전극은 제2 게이트 로우 배선에 연결되고, 소스 전극 및 드레인 전극은 Q2 노드와 Q 노드 사이에 연결된다. 제1 보조 트랜지스터(Ta1)는 게이트 전극이 제2 게이트 로우 배선과 연결되어 항상 턴-온된 상태를 유지할 수 있다. 제1 보조 트랜지스터(Ta1)는 소스 전극과 드레인 전극이 Q2 노드와 Q 노드에 연결되어, Q2 노드와 Q 노드의 전압을 실질적으로 동일하게 유지시킬 수 있다. 이때, 제1 보조 트랜지스터(Ta1)의 게이트 전극에는 제1 게이트 로우 전압(VGL1)보다 더 낮은 레벨의 제2 게이트 로우 전압(VGL2)을 입력하여 Q 노드의 전압이 Q2 노드 측으로 누설되는 것을 방지할 수 있다.
제1 커패시터(CQ)는 Q 노드와 캐리 신호(Carry(n)가 출력되는 제1 출력단 사이에 연결된다. 제1 커패시터(CQ)는 Q 노드의 전압을 저장할 수 있다.
제2 커패시터(CQB)는 QB 노드와 게이트 하이 배선 사이에 연결된다. 제2 커패시터(CQB)는 QB 노드의 전압을 저장할 수 있다.
도 4b를 참조하면, 제2 스테이지(ST2)는 제8 트랜지스터(T8), 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제11 트랜지스터(T11), 제12 트랜지스터(T12), 제13 트랜지스터(T13), 제14 트랜지스터(T14), 제2 보조 트랜지스터(Ta2), 제3 커패시터(CQN)를 포함한다. 이하에서는 제8 트랜지스터(T8) 내지 제13 트랜지스터(T13)와 제2 보조 트랜지스터(Ta2)는 P타입 트랜지스터이고, 제14 트랜지스터(T14)는 N타입의 산화물 반도체 트랜지스터인 것으로 가정하여 설명하기로 하나 이에 제한되지 않는다.
제8 트랜지스터(T8)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제8 트랜지스터(T8)의 게이트 전극은 QBN 노드에 연결되고, 소스 전극 및 드레인 전극은 제2 클럭 신호 배선과 제2 스캔 신호(SCAN2(n))가 출력되는 제2 출력단 사이에 연결된다.
제9 트랜지스터(T9)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제9 트랜지스터(T9)의 게이트 전극은 QN 노드에 연결되고, 소스 전극 및 드레인 전극은 제1 게이트 로우 전압(VGL1)이 제공되는 제1 게이트 로우 배선과 제2 스캔 신호(SCAN2(n))가 출력되는 제2 출력단 사이에 연결된다.
제10 트랜지스터(T10)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제10 트랜지스터(T10)의 게이트 전극은 제2 클럭 신호 배선에 연결되고, 소스 전극 및 드레인 전극은 전단의 캐리 신호(Carry(n-1)가 출력되는 n-1번째 행의 제1 스테이지(ST1(n-1))의 제1 출력단과 QBN 노드 사이에 연결된다.
제11 트랜지스터(T11)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제11 트랜지스터(T11)의 게이트 전극은 제1 클럭 신호 배선에 연결되고, 소스 전극 및 드레인 전극은 게이트 하이 배선 및 QBN 노드 사이에 연결된다.
제12 트랜지스터(T12)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제12 트랜지스터(T12)의 게이트 전극은 QBN 노드에 연결되고, 소스 전극 및 드레인 전극은 게이트 하이 배선 및 QN2 노드 사이에 연결된다.
제13 트랜지스터(T13)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제13 트랜지스터(T13)의 게이트 전극은 제1 클럭 신호 배선에 연결되고, 소스 전극 및 드레인 전극은 제2 게이트 로우 배선 및 QN2 노드 사이에 연결된다.
제14 트랜지스터(T14)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제14 트랜지스터(T14)의 게이트 전극은 제3 커패시터(CQN)의 일단 및 QN 노드에 연결되고, 소스 전극 및 드레인 전극은 제2 게이트 로우 배선 및 QBN 노드 사이에 연결된다.
제2 보조 트랜지스터(Ta2)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제2 보조 트랜지스터(Ta2)의 게이트 전극은 제1 게이트 로우 배선에 연결되고, 소스 전극과 드레인 전극은 QN2 노드와 QN 노드 사이에 연결된다. 제2 보조 트랜지스터(Ta2)는 게이트 전극이 제1 게이트 로우 배선과 연결되어 항상 턴-온된 상태를 유지할 수 있다. 제2 보조 트랜지스터(Ta2)는 소스 전극과 드레인 전극이 QN2 노드와 QN 노드에 연결되어, QN2 노드와 QN 노드의 전압을 실질적으로 동일하게 유지시킬 수 있다. 제2 보조 트랜지스터(Ta2)는 제2 스테이지(ST2)의 구동 시, QN 노드의 전압이 QN2 노드 측으로 누설되는 것을 방지할 수 있다.
한편, 제1 스테이지(ST1) 및 제2 스테이지(ST2)가 배치된 n번째 행이 첫 번째 행인 경우, 제1 스테이지(ST1)의 제3 트랜지스터(T3) 및 제2 스테이지(ST2)의 제10 트랜지스터(T10)는 스타트 신호 배선(VST)과 연결될 수 있다.
도 4a 및 도 5를 함께 참조하면, 제1 시점(t1)에 n-1번째 행의 제1 스테이지(ST1(n-1))의 제1 출력단으로부터 캐리 신호(Carry(n-1))가 출력되고, 제2 클럭 신호 배선으로부터 로우 레벨의 제2 클럭 신호(CLK2)가 출력된다.
이 경우, 제1 스테이지(ST1)에서는 제2 클럭 신호(CLK2)에 의해 제3 트랜지스터(T3)가 턴-온되어 전단의 제1 스테이지(ST1)로부터 캐리 신호(Carry(n-1))가 Q2 노드 및 Q 노드로 전달된다. 이때, Q2 노드와 Q 노드 사이의 제1 보조 트랜지스터(Ta1)는 항상 턴-온된 상태이므로 Q2 노드로 전달된 캐리 신호(Carry(n-1))는 제1 보조 트랜지스터(Ta1)를 통해 Q 노드로 전달될 수 있다.
그리고 제1 스테이지(ST1)에서 제2 클럭 신호(CLK2)에 의해 제6 트랜지스터(T6)가 턴-온되어 제2 게이트 로우 배선의 제2 게이트 로우 전압(VGL2)이 QB 노드로 전달된다. QB 노드의 제2 게이트 로우 전압(VGL2)에 의해 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)는 턴-온된다. 따라서, 턴-온된 제2 트랜지스터(T2) 및 턴-온된 제1 트랜지스터(T1)를 통해 하이 레벨의 제1 클럭 신호(CLK1) 및 게이트 하이 전압(VGH)이 제1 출력단으로 출력될 수 있다.
이어서, 제2 시점에 제2 클럭 신호(CLK2)가 하이 레벨이 되면, 제1 스테이지(ST1)의 Q 노드가 플로팅(floating)될 수 있다. 그리고 제3 시점에 로우 레벨의 제1 클럭 신호(CLK1)가 제1 트랜지스터(T1)의 소스 전극에서 드레인 전극으로 전달되고, 제1 커패시터(CQ)의 부트스트랩(bootstrap) 현상에 의해 Q 노드는 제2 클럭 신호(CLK2) 및 제2 게이트 로우 전압(VGL2)보다 더 낮은 전압으로 변화할 수 있다. 따라서, Q 노드의 전압이 낮아지며, 제1 트랜지스터(T1)가 안정적으로 턴-온 상태를 유지할 수 있고, 제1 클럭 신호(CLK1)가 제1 트랜지스터(T1)를 통해 제1 출력단으로 출력될 수 있다. 따라서, Q 노드의 전압에 의해 턴-온된 상태를 유지하는 제1 트랜지스터(T1)를 통해 로우 레벨의 제1 클럭 신호(CLK1)가 캐리 신호(Carry(n))로 출력될 수 있다. 이때, QB 노드에는 하이 레벨의 전압이 인가되어 제2 트랜지스터(T2)는 턴-오프된 상태를 유지하므로 게이트 하이 전압(VGH)은 제1 출력단으로 전달되지 않는다.
도 4b 및 도 5를 함께 참조하면 제1 시점(t1)에서 제2 스테이지(ST2(n))로 n-1번째 행의 제1 스테이지(ST1(n-1))의 제1 출력단으로터 캐리 신호(Carry(n-1)) 및 로우 레벨의 제2 클럭 신호(CLK2)가 제공된다.
제2 스테이지(ST2)의 제10 트랜지스터(T10)는 로우 레벨의 제2 클럭 신호(CLK2)에 의해 턴-온될 수 있고, 턴-온된 제10 트랜지스터(T10)를 통해 로우 레벨의 캐리 신호(Carry(n-1))가 제12 트랜지스터(T12)의 게이트 전극으로 전달된다. 턴-온된 제12 트랜지스터(T12)를 통해 게이트 하이 전압(VGH)이 QN2 노드 및 QN 노드로 전달될 수 있다. 게이트 하이 전압(VGH)은 제2 커패시터(CQB)에 저장될 수 있고, 제9 트랜지스터(T9)는 일정 기간 턴-오프된 상태를 유지할 수 있다.
그리고 QN 노드로 전달된 게이트 하이 전압(VGH)에 의해 제14 트랜지스터(T14)가 턴-온되고, 제2 게이트 로우 전압(VGL2)은 턴-온된 제14 트랜지스터(T14)를 통해 제8 트랜지스터(T8)의 게이트 전극이자 QBN 노드로 전달될 수 있다. 제8 트랜지스터(T8)의 게이트 전극이 연결된 QBN 노드에 제2 게이트 로우 전압(VGL2)이 공급되며, 제8 트랜지스터(T8)가 턴-온될 수 있고, 턴-온된 제8 트랜지스터(T8)를 통해 제2 출력단으로 로우 레벨의 제2 클럭 신호(CLK2)가 출력될 수 있다.
이어서 제2 시점(t2)이 되면, 제2 클럭 신호(CLK2)가 하이 레벨이 되며 제2 출력단으로 하이 레벨의 제2 스캔 신호(SCAN2(n))가 출력될 수 있다. 따라서, 전단의 제1 스테이지(ST1(n-1))로부터 출력된 캐리 신호(Carry(n-1))와 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 기초하여 하이 레벨의 제2 스캔 신호(SCAN2(n))를 생성할 수 있다.
다음으로, 제3 시점(t3)일 때, 제1 클럭 신호(CLK1)가 로우 레벨이 되며 제11 트랜지스터(T11)가 턴-온되고, 턴-온된 제11 트랜지스터(T11)를 통해 게이트 하이 전압(VGH)이 QBN 노드로 전달될 수 있다. 이에, QBN 노드가 게이트 하이 전압(VGH)이 되며 제8 트랜지스터(T8)는 턴-오프 될 수 있다.
그리고 제3 시점(t3)에서 제1 클럭 신호(CLK1)에 의해 제13 트랜지스터(T13)가 턴-온되고, 턴-온된 제13 트랜지스터(T13)를 통해 제2 게이트 로우 전압(VGL2)이 QN 노드로 전달될 수 있다. 이때, 제2 커패시터(CQB)와 연결된 QN 노드는 부트스트랩 현상에 의해 제2 게이트 로우 전압(VGL2)보다 낮은 전압이 될 수 있다. 따라서, 제9 트랜지스터(T9)가 턴-온되며 제1 게이트 로우 전압(VGL1)이 제2 출력단으로 출력될 수 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 로우 레벨의 캐리 신호(Carry)를 출력하는 제1 게이트 구동부(GD1)에 하이 레벨의 제2 스캔 신호(SCAN2)를 출력하는 제2 게이트 구동부(GD2)를 추가하여 기존에 사용되는 신호들의 구동 타이밍을 그대로 사용할 수 있다. 먼저, 데이터 배선(DL)과 구동 트랜지스터(DT) 사이에 연결되는 제2 화소 트랜지스터(PT2)를 N타입으로 변경하여, 킥백 현상에 따른 데이터 전압(Vdata) 강하를 개선할 수 있다. 다만, 제2 화소 트랜지스터(PT2)를 P타입에서 N타입으로 변경함에 따라 제2 스캔 배선(SL2)으로 로우 레벨 대신 하이 레벨의 제2 스캔 신호(SCAN2)가 출력되어야 한다. 기존에 제2 스캔 배선(SL2)으로 로우 레벨의 신호를 출력하던 제1 게이트 구동부(GD1)를 변경하거나, 구동 신호의 타이밍을 변경하는 대신 제2 게이트 구동부(GD2)를 새로 추가하여 기존의 구동 신호 타이밍으로 하이 레벨의 제2 스캔 신호(SCAN2)를 생성할 수 있다. 제2 게이트 구동부(GD2)는 제1 게이트 구동부(GD1)에서 출력되는 로우 레벨의 캐리 신호(Carry)를 입력 받아 제2 스캔 배선(SL2)으로 하이 레벨의 제2 스캔 신호(SCAN2)를 출력할 수 있다. 이 경우, 이미 구동 타이밍과 신뢰성이 검증된 제1 게이트 구동부(GD1) 및 구동 신호 타이밍을 사용하므로 제2 스캔 배선(SL2)의 제2 스캔 신호(SCAN2) 출력의 신뢰성을 높일 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 P타입 출력에 최적화된 제1 게이트 구동부(GD1)에 제2 게이트 구동부(GD2)를 추가하여 구동 신호 타이밍을 변경하지 않고 복수의 제2 스캔 배선(SL2)으로 하이 레벨의 제2 스캔 신호(SCAN2)를 용이하게 출력할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 스캔 배선 및 복수의 데이터 배선에 연결된 복수의 서브 화소가 정의된 표시 패널, 및 복수의 스캔 배선으로 하이 레벨의 스캔 신호를 공급하는 게이트 구동부를 포함하고, 게이트 구동부는, 로우 레벨의 캐리 신호를 출력하는 제1 게이트 구동부, 캐리 신호에 기초하여 하이 레벨의 스캔 신호를 출력하는 제2 게이트 구동부, 제1 게이트 구동부 및 제2 게이트 구동부와 연결된 제1 클럭 신호 배선, 및 제1 게이트 구동부 및 제2 게이트 구동부와 연결된 제2 클럭 신호 배선을 포함한다.
본 발명의 다른 특징에 따르면, 제1 게이트 구동부는, 종속적으로 연결된 복수의 제1 스테이지를 포함하고, 복수의 제1 스테이지 중 최상단 제1 스테이지와 연결된 스타트 신호 배선을 포함하고, 복수의 제1 스테이지 중 최상단 제1 스테이지를 제외한 나머지 제1 스테이지는 전단의 제1 스테이지의 제1 출력단과 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 게이트 구동부는, 복수의 스캔 배선 각각과 연결된 제2 출력단을 포함하는 복수의 제2 스테이지를 포함하고, 복수의 제2 스테이지 중 최상단 제2 스테이지는 스타트 신호 배선과 연결되고, 복수의 제2 스테이지 중 최상단 제2 스테이지를 제외한 나머지 제2 스테이지는 전단의 제1 스테이지의 제1 출력단과 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제1 스테이지 중 n번째 행의 제1 스테이지에서 출력된 캐리 신호는, 복수의 제1 스테이지 중 n+1번째 행의 제1 스테이지 및 복수의 제2 스테이지 중 n+1번째 행의 제2 스테이지로 전달될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제1 스테이지 각각은, 게이트 전극이 Q 노드에 연결되고, 소스 전극 및 드레인 전극이 제1 클럭 신호 배선과 제1 출력단 사이에 연결된 제1 트랜지스터, 게이트 전극이 QB 노드에 연결되고, 드레인 전극이 제1 출력단에 연결된 제2 트랜지스터, 게이트 전극이 제2 클럭 신호 배선에 연결되고, 소스 전극 및 드레인 전극이 전단의 제1 스테이지의 제1 출력단과 Q2 노드 사이에 연결된 제3 트랜지스터, Q2 노드에 소스 전극 또는 드레인 전극이 연결된 제4 트랜지스터, 게이트 전극이 QB 노드에 연결된 제5 트랜지스터, 게이트 전극이 제2 클럭 신호 배선에 연결되고, 드레인 전극이 QB 노드에 연결된 제6 트랜지스터, 및 게이트 전극이 Q2 노드 및 Q 노드에 연결된 제7 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 전단의 제1 스테이지로부터 캐리 신호가 출력되고, 제2 클럭 신호 배선으로부터 로우 레벨의 클럭 신호가 출력되면, 제3 트랜지스터는 턴-온되어 캐리 신호를 Q 노드로 전달하고, 제1 트랜지스터는 Q 노드의 전압에 의해 턴-온되어 제1 클럭 신호 배선으로부터 클럭 신호를 제1 출력단으로 출력할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제2 스테이지 각각은, 게이트 전극이 QBN 노드에 연결되고, 소스 전극 및 드레인 전극이 제2 클럭 신호 배선과 제2 출력단 사이에 연결된 제8 트랜지스터, 게이트 전극이 QN 노드에 연결되고, 드레인 전극이 제2 출력단에 연결된 제9 트랜지스터, 게이트 전극이 제2 클럭 신호 배선에 연결되고, 소스 전극 및 드레인 전극이 전단의 제1 스테이지의 제1 출력단과 QBN 노드 사이에 연결된 제10 트랜지스터, 소스 전극 및 드레인 전극이 게이트 하이 전압을 출력하는 게이트 하이 배선과 QBN 노드 사이에 연결된 제11 트랜지스터, 게이트 전극이 QBN 노드에 연결되고, 소스 전극 및 드레인 전극이 게이트 하이 배선과 QN 노드 사이에 연결된 제12 트랜지스터, 드레인 전극이 QN 노드에 연결된 제13 트랜지스터, 및 게이트 전긱이 QN 노드에 연결되고, 소스 전극 및 드레인 전극이 게이트 로우 전압을 출력하는 게이트 로우 배선과 QBN 노드 사이에 연결된 제14 트랜지스터를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 전단의 제1 스테이지로부터 캐리 신호가 출력되고, 제2 클럭 신호 배선으로부터 로우 레벨의 클럭 신호가 출력되면, 제10 트랜지스터는 캐리 신호를 QBN 노드로 전달하고, 제12 트랜지스터는 캐리 신호에 의해 턴-온되어 게이트 하이 전압을 QN 노드로 전달할 수 있다.
본 발명의 또 다른 특징에 따르면, 제14 트랜지스터는 QN 노드에 게이트 하이 전압이 전달되면 턴-온되어 게이트 로우 전압을 QBN 노드로 전달하고, 제8 트랜지스터는 QBN 노드의 전압에 의해 턴-온되어 제2 클럭 신호 배선으로부터 클럭 신호를 제2 출력단으로 출력할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 제1 스테이지 각각은, Q 노드와 제1 출력단 사이에 연결된 제1 커패시터, 및 QB 노드에 연결된 제2 커패시터를 더 포함하고, 복수의 제2 스테이지 각각은, QN 노드와 제2 출력단 사이에 연결된 제3 커패시터를 더 포함하며, 캐리 신호의 출력 시, 제1 트랜지스터는 제1 커패시터에 의해 턴-온 상태를 유지하고, 스캔 신호의 출력 시, 제9 트랜지스터는 제3 커패시터에 의해 턴-오프 상태를 유지할 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 화소 각각은, 게이트 전극이 제1 노드에 연결되고, 소스 전극이 제2 노드에 연결되며, 드레인 전극이 제3 노드에 연결된 구동 트랜지스터, 소스 전극 및 드레인 전극이 제1 노드와 제3 노드 사이에 연결된 제1 화소 트랜지스터, 및 게이트 전극이 복수의 스캔 배선에 연결되고, 소스 전극 및 드레인 전극이 제2 노드와 복수의 데이터 배선 사이에 연결된 제2 화소 트랜지스터를 포함하고, 제2 화소 트랜지스터는 복수의 스캔 배선으로부터 출력된 하이 레벨의 스캔 신호에 의해 턴-온되는 N타입 산화물 반도체 트랜지스터일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110: 표시 패널
120: 게이트 구동부
130: 데이터 구동부
140: 타이밍 컨트롤러
SP: 서브 화소
PT1: 제1 화소 트랜지스터
PT2: 제2 화소 트랜지스터
PT3: 제3 화소 트랜지스터
PT4: 제4 화소 트랜지스터
PT5: 제5 화소 트랜지스터
PT6: 제6 화소 트랜지스터
PT7: 제7 화소 트랜지스터
DT: 구동 트랜지스터
Cst: 스토리지 커패시터
EL: 발광 소자
N1: 제1 노드
N2: 제2 노드
N3: 제3 노드
N4: 제4 노드
SL: 스캔 배선
SL1: 제1 스캔 배선
SL2: 제2 스캔 배선
SL3: 제3 스캔 배선
DL: 데이터 배선
VST: 스타트 신호 배선
GD1: 제1 게이트 구동부
GD2: 제2 게이트 구동부
ST1: 제1 스테이지
ST2: 제2 스테이지
T1: 제1 트랜지스터
T2: 제2 트랜지스터
T3: 제3 트랜지스터
T4: 제4 트랜지스터
T5: 제5 트랜지스터
T6: 제6 트랜지스터
T7: 제7 트랜지스터
T8: 제8 트랜지스터
T9: 제9 트랜지스터
T10: 제10 트랜지스터
T11: 제11 트랜지스터
T12: 제12 트랜지스터
T13: 제13 트랜지스터
T14: 제14 트랜지스터
Ta1: 제1 보조 트랜지스터
Ta2: 제2 보조 트랜지스터
CQ: 제1 커패시터
CQB: 제2 커패시터
CQN: 제3 커패시터
RGB: 영상 데이터
GCS: 게이트 제어 신호
DCS: 데이터 제어 신호
SCAN1: 제1 스캔 신호
SCAN2: 제2 스캔 신호
SCAN3: 제3 스캔 신호
EM: 발광 제어 신호
Vdata: 데이터 전압
Vini1: 제1 초기화 전압
Vini2: 제2 초기화 전압
VAR: 애노드 리셋 전압
VDD: 고전위 전원 전압
VSS: 저전위 전원 전압
Carry: 캐리 신호
CLK1: 제1 클럭 신호
CLK2: 제2 클럭 신호
VGL1: 제1 게이트 로우 전압
VGL2: 제2 게이트 로우 전압
VGH: 게이트 하이 전압

Claims (11)

  1. 복수의 스캔 배선 및 복수의 데이터 배선에 연결된 복수의 서브 화소가 정의된 표시 패널; 및
    상기 복수의 스캔 배선으로 하이 레벨의 스캔 신호를 공급하는 게이트 구동부를 포함하고,
    상기 게이트 구동부는,
    로우 레벨의 캐리 신호를 출력하는 제1 게이트 구동부;
    상기 캐리 신호에 기초하여 상기 하이 레벨의 스캔 신호를 출력하는 제2 게이트 구동부;
    상기 제1 게이트 구동부 및 상기 제2 게이트 구동부와 연결된 제1 클럭 신호 배선; 및
    상기 제1 게이트 구동부 및 상기 제2 게이트 구동부와 연결된 제2 클럭 신호 배선을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    제1 게이트 구동부는, 종속적으로 연결된 복수의 제1 스테이지를 포함하고,
    상기 복수의 제1 스테이지 중 최상단 제1 스테이지와 연결된 스타트 신호 배선을 포함하고,
    상기 복수의 제1 스테이지 중 상기 최상단 제1 스테이지를 제외한 나머지 제1 스테이지는 전단의 제1 스테이지의 제1 출력단과 연결되는, 표시 장치.
  3. 제2항에 있어서,
    상기 제2 게이트 구동부는, 복수의 스캔 배선 각각과 연결된 제2 출력단을 포함하는 복수의 제2 스테이지를 포함하고,
    상기 복수의 제2 스테이지 중 최상단 제2 스테이지는 상기 스타트 신호 배선과 연결되고,
    상기 복수의 제2 스테이지 중 상기 최상단 제2 스테이지를 제외한 나머지 제2 스테이지는 상기 전단의 제1 스테이지의 제1 출력단과 연결되는, 표시 장치.
  4. 제3항에 있어서,
    상기 복수의 제1 스테이지 중 n번째 행의 제1 스테이지에서 출력된 상기 캐리 신호는, 상기 복수의 제1 스테이지 중 n+1번째 행의 제1 스테이지 및 상기 복수의 제2 스테이지 중 n+1번째 행의 제2 스테이지로 전달되는, 표시 장치.
  5. 제3항에 있어서,
    상기 복수의 제1 스테이지 각각은,
    게이트 전극이 Q 노드에 연결되고, 소스 전극 및 드레인 전극이 상기 제1 클럭 신호 배선과 상기 제1 출력단 사이에 연결된 제1 트랜지스터;
    게이트 전극이 QB 노드에 연결되고, 드레인 전극이 상기 제1 출력단에 연결된 제2 트랜지스터;
    게이트 전극이 상기 제2 클럭 신호 배선에 연결되고, 소스 전극 및 드레인 전극이 상기 전단의 제1 스테이지의 제1 출력단과 Q2 노드 사이에 연결된 제3 트랜지스터;
    상기 Q2 노드에 소스 전극 또는 드레인 전극이 연결된 제4 트랜지스터;
    게이트 전극이 상기 QB 노드에 연결된 제5 트랜지스터;
    게이트 전극이 상기 제2 클럭 신호 배선에 연결되고, 드레인 전극이 상기 QB 노드에 연결된 제6 트랜지스터; 및
    게이트 전극이 상기 Q2 노드 및 상기 Q 노드에 연결된 제7 트랜지스터를 포함하는, 표시 장치.
  6. 제5항에 있어서,
    상기 전단의 제1 스테이지로부터 상기 캐리 신호가 출력되고, 상기 제2 클럭 신호 배선으로부터 로우 레벨의 클럭 신호가 출력되면, 상기 제3 트랜지스터는 턴-온되어 상기 캐리 신호를 상기 Q 노드로 전달하고, 상기 제1 트랜지스터는 상기 Q 노드의 전압에 의해 턴-온되어 상기 제1 클럭 신호 배선으로부터 클럭 신호를 상기 제1 출력단으로 출력하는, 표시 장치.
  7. 제5항에 있어서,
    상기 복수의 제2 스테이지 각각은,
    게이트 전극이 QBN 노드에 연결되고, 소스 전극 및 드레인 전극이 상기 제2 클럭 신호 배선과 상기 제2 출력단 사이에 연결된 제8 트랜지스터;
    게이트 전극이 QN 노드에 연결되고, 드레인 전극이 상기 제2 출력단에 연결된 제9 트랜지스터;
    게이트 전극이 상기 제2 클럭 신호 배선에 연결되고, 소스 전극 및 드레인 전극이 상기 전단의 제1 스테이지의 제1 출력단과 상기 QBN 노드 사이에 연결된 제10 트랜지스터;
    소스 전극 및 드레인 전극이 게이트 하이 전압을 출력하는 게이트 하이 배선과 상기 QBN 노드 사이에 연결된 제11 트랜지스터;
    게이트 전극이 상기 QBN 노드에 연결되고, 소스 전극 및 드레인 전극이 상기 게이트 하이 배선과 QN 노드 사이에 연결된 제12 트랜지스터;
    드레인 전극이 상기 QN 노드에 연결된 제13 트랜지스터; 및
    게이트 전극이 상기 QN 노드에 연결되고, 소스 전극 및 드레인 전극이 게이트 로우 전압을 출력하는 게이트 로우 배선과 상기 QBN 노드 사이에 연결된 제14 트랜지스터를 포함하는, 표시 장치.
  8. 제7항에 있어서,
    상기 전단의 제1 스테이지로부터 상기 캐리 신호가 출력되고, 상기 제2 클럭 신호 배선으로부터 로우 레벨의 클럭 신호가 출력되면, 상기 제10 트랜지스터는 상기 캐리 신호를 상기 QBN 노드로 전달하고,
    상기 제12 트랜지스터는 상기 캐리 신호에 의해 턴-온되어 상기 게이트 하이 전압을 상기 QN 노드로 전달하는, 표시 장치.
  9. 제8항에 있어서,
    상기 제14 트랜지스터는 상기 QN 노드에 상기 게이트 하이 전압이 전달되면 턴-온되어 상기 게이트 로우 전압을 상기 QBN 노드로 전달하고, 상기 제8 트랜지스터는 상기 QBN 노드의 전압에 의해 턴-온되어 상기 제2 클럭 신호 배선으로부터 클럭 신호를 상기 제2 출력단으로 출력하는, 표시 장치.
  10. 제7항에 있어서,
    상기 복수의 제1 스테이지 각각은,
    상기 Q 노드와 상기 제1 출력단 사이에 연결된 제1 커패시터; 및
    상기 QB 노드에 연결된 제2 커패시터를 더 포함하고,
    상기 복수의 제2 스테이지 각각은,
    상기 QN 노드와 상기 제2 출력단 사이에 연결된 제3 커패시터를 더 포함하며,
    상기 캐리 신호의 출력 시, 상기 제1 트랜지스터는 상기 제1 커패시터에 의해 턴-온 상태를 유지하고,
    상기 스캔 신호의 출력 시, 상기 제9 트랜지스터는 상기 제3 커패시터에 의해 턴-오프 상태를 유지하는, 표시 장치.
  11. 제3항에 있어서,
    상기 복수의 서브 화소 각각은,
    게이트 전극이 제1 노드에 연결되고, 소스 전극이 제2 노드에 연결되며, 드레인 전극이 제3 노드에 연결된 구동 트랜지스터;
    소스 전극 및 드레인 전극이 상기 제1 노드와 상기 제3 노드 사이에 연결된 제1 화소 트랜지스터; 및
    게이트 전극이 상기 복수의 스캔 배선에 연결되고, 소스 전극 및 드레인 전극이 상기 제2 노드와 상기 복수의 데이터 배선 사이에 연결된 제2 화소 트랜지스터를 포함하고,
    상기 제2 화소 트랜지스터는 상기 복수의 스캔 배선으로부터 출력된 상기 하이 레벨의 스캔 신호에 의해 턴-온되는 N타입 산화물 반도체 트랜지스터인, 표시 장치.
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