KR20230096529A - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 면적이 상이한 복수의 서브 화소가 정의된 기판, 복수의 서브 화소 각각에 배치되고, 애노드 및 캐소드를 포함하는 발광 소자, 복수의 서브 화소 중 일부 서브 화소에 연결되어 애노드로 제1 애노드 리셋 전압을 출력하는 제1 애노드 리셋 배선, 및 복수의 서브 화소 중 나머지 서브 화소에 연결되어 애노드로 제2 애노드 리셋 전압을 출력하는 제2 애노드 리셋 배선을 포함한다. 따라서, 본 발명은 복수의 서브 화소의 면적에 따라 서로 다른 애노드 리셋 전압을 인가하여 복수의 서브 화소 면적에 따른 애노드의 전압 편차와 색변동을 개선할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 색변동이 개선된 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
이러한 다양한 표시 장치 중, 유기 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조 가능하다. 또한, 유기 표시 장치는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각, 명암 대비비(contrast ratio; CR)도 우수하여, 차세대 디스플레이로 연구되고 있다.
본 발명이 해결하고자 하는 과제는 크기가 상이한 서브 화소 간의 누설 전류를 최소화한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 크기가 상이한 서브 화소 간의 애노드 전압의 편차를 개선한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 서브 화소의 면적에 따라 발생하는 색변동을 개선한 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 저계조의 영상을 표시하는 경우 색변동을 최소화한 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 면적이 상이한 복수의 서브 화소가 정의된 기판, 복수의 서브 화소 각각에 배치되고, 애노드 및 캐소드를 포함하는 발광 소자, 복수의 서브 화소 중 일부 서브 화소에 연결되어 애노드로 제1 애노드 리셋 전압을 출력하는 제1 애노드 리셋 배선, 및 복수의 서브 화소 중 나머지 서브 화소에 연결되어 애노드로 제2 애노드 리셋 전압을 출력하는 제2 애노드 리셋 배선을 포함한다. 따라서, 본 발명은 복수의 서브 화소의 면적에 따라 서로 다른 애노드 리셋 전압을 인가하여 복수의 서브 화소 면적에 따른 애노드의 전압 편차와 색변동을 개선할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 복수의 서브 화소 간의 면적 차이에 따라 발생하는 누설 전류를 최소화할 수 있다.
본 발명은 복수의 서브 화소 각각의 복수의 서브 화소의 면적에 따라 발생하는 애노드의 전압 편차를 보상할 수 있다.
본 발명은 서브 화소의 면적에 따라 달라지는 색변동을 개선할 수 있다.
본 발명은 저계조 영상을 표시하는 경우, 누설 전류에 의한 화질 저하를 최소화할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 확대 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 제1 서브 화소의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 제3 서브 화소의 회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 구동 타이밍 다이어그램이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 제4 노드의 전압 변화를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110) 및 복수의 서브 화소(SP)만을 도시하였다.
기판(110)은 표시 장치(100)에 포함된 다양한 구성 요소를 지지하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 복수의 서브 화소(SP)가 배치되어 영상이 표시되는 영역이다. 표시 영역(AA)의 복수의 서브 화소(SP) 각각에는 발광 소자 및 발광 소자를 구동하기 위한 구동 회로 등이 배치될 수 있다. 발광 소자는 표시 장치(100)의 종류에 따라 달라질 수 있다. 예를 들어, 표시 장치(100)가 유기 발광 표시 장치인 경우, 발광 소자는, 애노드, 유기층 및 캐소드를 포함하는 유기 발광 소자일 수 있다. 이 외에도 발광 소자로 마이크로 LED(light-emitting diode), 퀀텀닷(Quantum dot, QD)이 포함된 퀀텀닷 발광 소자(Quantum dot light-emitting diode, QLED) 등이 더 사용될 수도 있다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 화소(SP)를 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 IC 및 구동 회로 등이 배치될 수 있다. 한편, 비표시 영역(NA)은 기판(110)의 배면, 즉, 서브 화소(SP)가 없는 면에 위치되거나 생략될 수도 있으며, 도면에 도시된 바에 제한되지 않는다.
기판(110)의 표시 영역(AA)에는 복수의 서브 화소(SP)가 정의된다. 복수의 서브 화소(SP) 각각은 빛을 발광하는 개별 단위로, 복수의 서브 화소(SP) 각각에는 발광 소자 및 구동 회로가 형성된다. 예를 들어, 복수의 서브 화소(SP)는 적색 서브 화소(SP), 녹색 서브 화소(SP), 청색 서브 화소(SP) 및/또는 백색 서브 화소(SP) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이하에서는 설명의 편의를 위해, 복수의 서브 화소(SP)가 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함하는 것으로 가정하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 확대 평면도이다. 도 3은 본 발명의 일 실시예에 따른 표시 장치의 제1 서브 화소의 회로도이다. 도 4는 본 발명의 일 실시예에 따른 표시 장치의 제3 서브 화소의 회로도이다. 도 3 및 도 4에서는 복수의 서브 화소(SP) 중 n번째 행에 배치된 제1 서브 화소(SP1) 및 제3 서브 화소(SP3)를 도시하였다.
도 2를 참조하면, 복수의 서브 화소(SP)는 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)를 포함한다. 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각은 서로 다른 색상의 광을 발광할 수 있다. 예를 들어, 제1 서브 화소(SP1)는 적색 서브 화소이고, 제2 서브 화소(SP2)는 녹색 서브 화소이며, 제3 서브 화소(SP3)는 청색 서브 화소일 수 있다.
복수의 서브 화소(SP) 각각의 크기는 상이할 수 있다. 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각에 포함되는 발광 소자(EL)의 수명이나, 색 밸런스 등을 고려하여 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)의 크기를 다르게 설계할 수 있다. 예를 들어, 제1 서브 화소(SP1)의 크기는 제2 서브 화소(SP2)의 크기와 동일하거나 비슷할 수 있고, 복수의 서브 화소(SP) 중 제3 서브 화소(SP3)의 크기가 가장 클 수 있다.
이때, 복수의 서브 화소(SP) 각각의 크기에 따라 복수의 서브 화소(SP)를 서로 다른 애노드 리셋 배선(ARL)에 연결할 수 있다. 구체적으로, 크기가 동일한 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)는 제1 애노드 리셋 배선(ARL1)에 연결되고, 크기가 가장 큰 제3 서브 화소(SP3)는 제2 애노드 리셋 배선(ARL2)에 연결될 수 있다. 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 서브 화소(SP)의 크기에 따라 복수의 서브 화소(SP)를 서로 다른 애노드 리셋 배선(ARL)에 연결하여 발광 소자(EL)의 발광 시, 제4 노드(N4)의 전압 편차를 개선하고, 누설 전류 및 색변동을 개선할 수 있다.
구체적으로 도 3을 참조하면, 제1 서브 화소(SP1)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 구동 트랜지스터(DT), 스토리지 커패시터(Cst) 및 발광 소자(EL)를 포함한다. 그리고 제1 서브 화소(SP1)는 복수의 스캔 배선, 데이터 배선, 발광 제어 신호 배선, 초기화 배선, 제1 애노드 리셋 배선(ARL1), 고전위 전원 배선 및 저전위 전원 배선과 연결된다.
제1 서브 화소(SP1)는 복수의 트랜지스터를 포함한다. 이때, 복수의 트랜지스터는 서로 다른 타입의 트랜지스터로 이루어질 수 있다. 예를 들어, 복수의 트랜지스터 중 하나의 트랜지스터는 산화물 반도체를 액티브층으로 하는 트랜지스터일 수 있다. 산화물 반도체 물질은 오프 전류(off-current)가 낮으므로 턴 온(turn on) 시간이 짧고 턴 오프(turn off) 시간을 길게 유지하는 스위칭 트랜지스터에 적합하다.
다른 예를 들어, 복수의 트랜지스터 중 다른 하나의 트랜지스터는 저온 폴리 실리콘(Low Temperature Poly-Silicon, LTPS)을 액티브층으로 하는 트랜지스터일 수 있다. 폴리 실리콘 물질은 이동도가 높아, 소비 전력이 낮고 신뢰성이 우수하므로 구동 트랜지스터(DT)에 적합할 수 있다.
한편, 복수의 트랜지스터는 N타입 트랜지스터 또는 P타입 트랜지스터일 수 있다. N타입 트랜지스터는 캐리어가 전자이므로 소스 전극에서 드레인 전극으로 전자가 흐를 수 있고, 전류는 드레인 전극에서 소스 전극으로 흐를 수 있다. P타입 트랜지스터는 캐리어가 정공이므로 소스 전극에서 드레인 전극으로 정공이 흐를 수 있고, 전류는 소스 전극에서 드레인 전극으로 흐를 수 있다. 예를 들어, 복수의 트랜지스터 중 하나의 트랜지스터는 N타입 트랜지스터일 수 있고, 복수의 트랜지스터 중 다른 하나의 트랜지스터는 P타입 트랜지스터일 수 있다.
예를 들어, 제1 트랜지스터(T1)는 N타입 트랜지스터이면서 산화물 반도체를 액티브층으로 하는 트랜지스터일 수 있다. 그리고 구동 트랜지스터(DT), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 P타입 트랜지스터이면서 저온 폴리 실리콘을 액티브층으로 하는 트랜지스터일 수 있다. 다만, 복수의 트랜지스터의 액티브층을 이루는 물질 및 복수의 트랜지스터의 타입은 예시적인 것이며, 이에 제한되지 않는다.
구동 트랜지스터(DT)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 구동 트랜지스터(DT)의 게이트 전극은 제2 노드(N2)에 연결되고, 소스 전극은 제1 노드(N1)에 연결되며, 드레인 전극은 제3 노드(N3)에 연결된다. 구동 트랜지스터(DT)를 통해 발광 소자(EL)로 구동 전류가 흐를 수 있다.
제1 트랜지스터(T1)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제1 트랜지스터(T1)의 게이트 전극은 n번째 행의 제1 스캔 배선에 연결되고, 소스 전극 및 드레인 전극은 제2 노드(N2)와 제3 노드(N3)에 연결된다. 제1 트랜지스터(T1)는 제1 스캔 신호(SCAN1(n))에 의해 턴-온되어 제2 노드(N2)와 제3 노드(N3)를 전기적으로 연결할 수 있다.
제2 트랜지스터(T2)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제2 트랜지스터(T2)의 게이트 전극은 n번째 행의 제2 스캔 배선에 연결되고, 소스 전극 및 드레인 전극은 데이터 배선과 제1 노드(N1) 사이에 연결된다. 제2 트랜지스터(T2)는 제2 스캔 신호(SCAN2(n))에 의해 턴-온되어 데이터 배선으로부터 데이터 전압(Vdata)을 제1 노드(N1)로 전달할 수 있다.
제3 트랜지스터(T3)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제3 트랜지스터(T3)의 게이트 전극은 n번째 행의 발광 제어 신호 배선에 연결되고, 소스 전극 및 드레인 전극은 고전위 전원 배선과 제1 노드(N1) 사이에 연결된다. 제3 트랜지스터(T3)는 발광 제어 신호(EM(n))에 의해 턴-온되어 고전위 전원 전압(VDD)을 제1 노드(N1)로 전달할 수 있다.
제4 트랜지스터(T4)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제4 트랜지스터(T4)의 게이트 전극은 n번째 행의 발광 제어 신호 배선에 연결되고, 소스 전극 및 드레인 전극은 제3 노드(N3)와 제4 노드(N4)에 연결된다. 제4 트랜지스터(T4)는 발광 제어 신호(EM(n))에 의해 턴-온되어 구동 트랜지스터(DT)로부터 구동 전류를 발광 소자(EL)로 전달할 수 있다.
제5 트랜지스터(T5)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제5 트랜지스터(T5)의 게이트 전극은 n번째 행의 제3 스캔 배선에 연결되고, 소스 전극 및 드레인 전극은 초기화 배선 및 제3 노드(N3) 사이에 연결된다. 제5 트랜지스터(T5)는 제3 스캔 신호(SCAN3(n))에 의해 턴-온되는 경우, 초기화 전압(Vini(n))을 제3 노드(N3)로 전달할 수 있다.
제6 트랜지스터(T6)는 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제6 트랜지스터(T6)의 게이트 전극은 n+1번째 행의 제3 스캔 배선에 연결되고, 소스 전극 및 드레인 전극은 제1 애노드 리셋 배선(ARL1) 및 제4 노드(N4) 사이에 연결된다. 제6 트랜지스터(T6)는 제3 스캔 신호(SCAN3(n+1))에 의해 턴-온되어 제4 노드(N4)로 제1 애노드 리셋 배선(ARL1)의 제1 애노드 리셋 전압(VAR1)을 전달할 수 있다.
스토리지 커패시터(Cst)는 복수의 커패시터 전극을 포함한다. 복수의 커패시터 전극 중 일부는 고전위 전원 배선과 연결되고, 나머지는 제2 노드(N2)에 연결된다. 스토리지 커패시터(Cst)에는 구동 트랜지스터(DT)의 게이트 전극의 전압이 저장될 수 있다.
발광 소자(EL)는 애노드 및 캐소드를 포함한다. 발광 소자(EL)의 애노드는 제4 노드(N4)에 연결되고, 캐소드는 저전위 전원 전압(VSS)이 공급되는 저전위 전원 배선에 연결된다. 발광 소자(EL)는 구동 트랜지스터(DT)로부터의 구동 전류에 의해 발광할 수 있다.
도 4를 참조하면, 제3 서브 화소(SP3)는 제6 트랜지스터(T6)가 제2 애노드 리셋 배선(ARL2)에 연결된 점을 제외하면 제1 서브 화소(SP1)의 구성과 동일한 구성을 포함한다. 구체적으로, 제3 서브 화소(SP3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 구동 트랜지스터(DT), 스토리지 커패시터(Cst) 및 발광 소자(EL)를 포함한다. 그리고 제3 서브 화소(SP3)는 복수의 스캔 배선, 데이터 배선, 발광 제어 신호 배선, 초기화 배선, 제2 애노드 리셋 배선(ARL2), 고전위 전원 배선 및 저전위 전원 배선과 연결된다.
제3 서브 화소(SP3)의 제6 트랜지스터(T6)는 제3 스캔 신호(SCAN3(n+1)에 의해 턴-온되어 제4 노드(N4)로 제2 애노드 리셋 배선(ARL2)의 제2 애노드 리셋 전압(VAR2)을 전달할 수 있다.
한편, 도 3 및 도 4에 도시되지는 않았으나, 제2 서브 화소(SP2)는 제1 서브 화소(SP1)와 동일한 구조일 수 있다. 제2 서브 화소(SP2)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 구동 트랜지스터(DT), 스토리지 커패시터(Cst) 및 발광 소자(EL)를 포함하고, 복수의 스캔 배선, 데이터 배선, 발광 제어 신호 배선, 초기화 배선, 제1 애노드 리셋 배선(ARL1), 고전위 전원 배선 및 저전위 전원 배선과 연결된다.
이하에서는 도 5를 참조하여 본 발명의 일 실시예에 따른 서브 화소(SP)의 구동 방법에 대해 설명하기로 한다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 서브 화소의 구동 타이밍 다이어그램이다. 도 6은 본 발명의 일 실시예에 따른 표시 장치의 제4 노드의 전압 변화를 설명하기 위한 도면이다.
도 5를 참조하면, 제1 시점(t1)에 n번째 행의 제3 스캔 배선으로부터 로우 레벨의 제3 스캔 신호(SCAN3(n))가 출력된다. 이에, 제5 트랜지스터(T5)가 턴-온되어 초기화 전압(Vini(n))이 복수의 서브 화소(SP) 각각의 제3 노드(N3)로 전달될 수 있다. 따라서, 제1 시점(t1)에서는 제3 노드(N3)의 전압이 초기화 전압(Vini(n))으로 초기화될 수 있다.
이어서, 제2 시점(t2)에 n+1번째 행의 제3 스캔 배선으로부터 로우 레벨의 제3 스캔 신호(SCAN3(n+1))가 출력된다. 이 경우, 제6 트랜지스터(T6)가 턴-온되어 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 제4 노드(N4)에는 제1 애노드 리셋 전압(VAR1)이 인가되고, 제3 서브 화소(SP3)의 제4 노드(N4)에는 제2 애노드 리셋 전압(VAR2)이 인가된다. 따라서, 복수의 서브 화소(SP) 각각의 제4 노드(N4)는 제1 애노드 리셋 전압(VAR1) 또는 제2 애노드 리셋 전압(VAR2)으로 초기화될 수 있다.
이어서, 제3 시점(t3)에 n번째 행의 제1 스캔 배선으로부터 하이 레벨의 제1 스캔 신호(SCAN1(n))가 출력된다. 하이 레벨의 제1 스캔 신호(SCAN1(n))에 의해 제1 트랜지스터(T1)가 턴-온될 수 있고, 제2 노드(N2)와 제3 노드(N3)가 연결될 수 있다. 제1 트랜지스터(T1)가 턴-온되어 구동 트랜지스터(DT)가 다이오드처럼 기능하는 다이오드 커넥션 상태가 될 수 있다.
다음으로, 제4 시점(t4)에 n번째 행의 제2 스캔 배선으로부터 로우 레벨의 제2 스캔 신호(SCAN2(n))가 출력된다. 제2 스캔 신호(SCAN2(n))에 의해 제2 트랜지스터(T2)가 턴-온될 수 있고, 데이터 전압(Vdata)을 제1 노드(N1)로 전달할 수 있다.
이때, 제1 트랜지스터(T1)에 의해 다이오드 커넥션된 상태의 구동 트랜지스터(DT)는 게이트 전극의 전압이 데이터 전압(Vdata)과 문턱 전압(Vth)의 차전압으로 변화할 수 있다. 따라서, 구동 트랜지스터(DT)의 게이트 전극인 제2 노드(N2)와 고전위 전원 배선 사이에 연결된 스토리지 커패시터(Cst)에는 고전위 전원 전압(VDD)에 구동 트랜지스터(DT)의 게이트 전극의 전압을 뺀 전압이 저장될 수 있다. 즉, 스토리지 커패시터(Cst)에는 고전위 전원 전압(VDD)에 데이터 전압(Vdata)을 빼고, 문턱 전압(Vth)을 더한 전압이 저장될 수 있다. 따라서, 구동 트랜지스터(DT)의 문턱 전압(Vth)이 샘플링될 수 있고, 데이터 전압(Vdata)을 스토리지 커패시터(Cst)에 저장할 수 있다.
이어서, 제5 시점(t5)에 n번째 행의 제3 스캔 배선으로부터 제3 스캔 신호(SCAN3(n))가 출력되고, 제6 시점(t6)에 n+1번째 행의 제3 스캔 배선으로부터 제3 스캔 신호(SCAN3(n+1))가 순차적으로 출력된다. 제5 시점(t5)에 제3 노드(N3)로 초기화 전압(Vini(n))이 인가되고, 제6 시점(t6)에 제4 노드(N4)에 제1 애노드 리셋 전압(VAR1) 또는 제2 애노드 리셋 전압(VAR2)이 인가되어 온-바이어스 스트레스를 수행할 수 있다.
온-바이어스 스트레스는 트랜지스터를 특정 상태로 초기화하는 과정으로, 온-바이어스 스트레스를 수행하여 트랜지스터의 히스테리시스(hysterisis)를 완화할 수 있다. 트랜지스터는 이전 프레임에서 동작 상태에 따라 현재 프레임에서 특성이 달라지는 히스테리시스를 가질 수 있다. 예를 들어, 구동 트랜지스터(DT)에 동일 전압 레벨의 데이터 전압(Vdata)을 공급하더라도, 이전 프레임에서 동작 상태에 따라 서로 다른 레벨의 구동 전류가 생성될 수 있다. 이에, 복수의 트랜지스터에 온-바이어스 스트레스를 수행하여 트랜지스터의 특성을 일정 상태로 초기화할 수 있다. 예를 들어, 복수의 서브 화소(SP) 각각에 동일한 온-바이어스 스트레스를 수행하여 복수의 서브 화소(SP) 각각의 특정 트랜지스터가 동일 상태로 초기화될 수 있고, 다음 프레임에서 모든 서브 화소(SP)들에 동일 휘도의 빛이 생성되도록 할 수 있다.
마지막으로, 제7 시점(t7)에 n번째 행의 발광 제어 신호 배선으로 로우 레벨의 발광 제어 신호(EM(n))를 출력하여 발광 소자(EL)를 발광시킬 수 있다. 발광 제어 신호(EM(n))에 의해 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 턴-온되어 구동 트랜지스터(DT)로부터의 구동 전류를 발광 소자(EL)로 전달할 수 있다. 따라서, 발광 소자(EL)는 구동 전류에 기초하여 특정 휘도의 광을 발광할 수 있다.
한편, 발광 소자(EL)에는 애노드와 캐소드 사이에 기생적으로 형성된 기생 커패시터(Coled)가 형성될 수 있다. 이때, 기생 커패시터(Coled)는 복수의 서브 화소(SP) 각각의 면적에 따라 커패시턴스가 달라질 수 있다. 기생 커패시터(Coled)의 커패시턴스는 유전율 또는 면적이 증가할수록 증가할 수 있다. 이 경우, 서브 화소(SP)의 면적이 증가하면 발광 소자(EL)의 애노드 및 캐소드의 크기가 증가할 수 있고, 기생 커패시터(Coled)의 커패시턴스도 증가할 수 있다. 예를 들어, 면적이 가장 큰 제3 서브 화소(SP3)의 기생 커패시터(Coled)의 커패시턴스가 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 기생 커패시터(Coled)의 커패시턴스보다 클 수 있다.
다만, 복수의 서브 화소(SP) 각각의 면적에 따라 기생 커패시터(Coled)의 커패시턴스가 달라지면서 제4 노드(N4)의 전압이자 발광 소자(EL)의 애노드의 전압에 편차가 발생할 수 있다. 만약, 복수의 서브 화소(SP) 중 특정 서브 화소(SP)의 제4 노드(N4)의 전압이 상대적으로 높은 경우, 누설 전류가 다른 서브 화소(SP)로 전달되어 다른 서브 화소(SP)를 발광시킬 수도 있다. 특히 블랙에 가까운 저계조 영상을 표시하는 경우, 누설 전류에 의해 일부 서브 화소(SP)에서 광을 발광할 수 있고 저계조 영상 표현이 어려울 수 있다. 따라서, 기생 커패시터(Coled)의 커패시턴스 차이 및 제4 노드(N4)의 전압 편차로 인해 서브 화소(SP)에서 발광되는 광의 색변동이 발생할 수 있다.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 서브 화소(SP)의 면적을 고려하여 복수의 서브 화소(SP)를 서로 다른 애노드 리셋 배선(ARL)에 연결함으로써 제4 노드(N4)의 전압의 편차를 보상하고, 누설 전류에 의한 색변동을 최소화할 수 있다.
구체적으로, 제4 노드(N4)의 전압 변화량(ΔN4)은 다음의 식 1과 같이 결정될 수 있다. N3voltage 및 N4voltage 각각은 제3 노드(N3)와 제4 노드(N4)의 전압이며, N3cap은 제3 노드(N3)의 커패시턴스이고, N4cap은 제4 노드(N4)의 커패시턴스이다. N3cap 및 N4cap은 제3 노드(N3)와 주변 구성 사이에 형성된 커패시터의 커패시턴스 및 제4 노드(N4)와 주변 구성 사이에 형성된 커패시터의 커패시턴스를 의미한다.
[식 1]
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제4 트랜지스터(T4)가 턴-온되어 제3 노드(N3)와 제4 노드(N4)가 연결되는 순간 제3 노드(N3)의 전압이 분배되며 제4 노드(N4)의 전압이 상승할 수 있다. 이때, 제4 노드(N4)의 커패시턴스에 따라 제4 노드(N4)의 전압 변화량(ΔN4), 즉, 제4 노드(N4)의 전압 상승량이 다를 수 있다.
이때, 제4 노드(N4)의 커패시턴스의 대부분은 기생 커패시터(Coled)가 차지할 수 있다. 즉, 제4 노드(N4)의 커패시턴스는 기생 커패시터(Coled)의 커패시턴스와 유사할 수 있다. 다만, 복수의 서브 화소(SP) 간의 면적이 상이한 경우, 기생 커패시터(Coled)의 커패시턴스도 상이하고, 제4 노드(N4)의 전압 변화량(ΔN4)도 상이할 수 있다.
도 6을 함께 참조하면, 제4 트랜지스터(T4)가 턴-온된 제7 시점(t7)에서 제3 노드(N3)와 제4 노드(N4)가 연결되고, 제3 노드(N3)의 전압이 분배되며 제4 노드(N4)의 전압이 상승할 수 있다. 제3 노드(N3)의 전압인 초기화 전압(Vini(n))은 제1 애노드 리셋 전압(VAR1) 및 제2 애노드 리셋 전압(VAR2)보다 높은 전압일 수 있다. 따라서, 제4 노드(N4)의 전압은 제1 애노드 리셋 전압(VAR1)과 제3 노드(N3)의 초기화 전압(Vini(n)) 사이 또는 제2 애노드 리셋 전압(VAR2)과 제3 노드(N3)의 초기화 전압(Vini(n)) 사이의 범위에서 변동될 수 있다.
이때, 면적이 가장 넓은 제3 서브 화소(SP3)의 경우, 발광 소자(EL)의 기생 커패시터(Coled)의 커패시턴스가 가장 크기 때문에 제4 노드(N4)의 전압 변화량(ΔN4)이 가장 작을 수 있다. 그리고 면적이 상대적으로 작은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 경우, 기생 커패시터(Coled)의 커패시턴스가 상대적으로 작기 때문에 제4 노드(N4)의 전압 변화량(ΔN4)이 클 수 있다.
이에, 제4 노드(N4)의 전압 변화량(ΔN4), 즉, 제4 노드(N4)의 전압 상승량이 가장 낮은 제3 서브 화소(SP3)의 경우, 상대적으로 높은 레벨의 제2 애노드 리셋 전압(VAR2)을 제4 노드(N4)에 인가할 수 있다. 그리고 제4 노드(N4)의 전압 변화량(ΔN4)이자 상승량이 큰 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 경우, 상대적으로 낮은 레벨의 제1 애노드 리셋 전압(VAR1)을 제4 노드(N4)에 인가할 수 있다.
제1 서브 화소(SP1) 및 제2 서브 화소(SP2)보다 제3 서브 화소(SP3)에서 제4 노드(N4)의 전압 변화량(ΔN4)이 낮더라도 제3 서브 화소(SP3)의 제4 노드(N4)의 초기 전압이 상대적으로 높은 레벨의 제2 애노드 리셋 전압(VAR2)이기 때문에 제4 트랜지스터(T4)가 턴-온된 직후 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)의 제4 노드(N4)의 전압 편차가 보상될 수 있다. 제3 서브 화소(SP3)에서 제4 노드(N4)의 전압 변화량(ΔN4)과 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에서 제4 노드(N4)의 전압 변화량(ΔN4) 차이를 보상하도록 제1 애노드 리셋 전압(VAR1) 및 제2 애노드 리셋 전압(VAR2)을 설정할 수 있다. 예를 들어, 제3 서브 화소(SP3)에서 제4 노드(N4)의 전압 변화량(ΔN4)이 a이고, 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에서 제4 노드(N4)의 전압 변화량(ΔN4)이 b인 경우, 제2 애노드 리셋 전압(VAR2)을 제1 애노드 리셋 전압(VAR1)에 a와 b의 차이 값을 더한 값으로 설정할 수 있다. 즉, 제3 서브 화소(SP3)의 제4 노드(N4)의 전압을 제2 애노드 리셋 전압(VAR2)으로 초기화하고, 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 제4 노드(N4)의 전압을 제1 애노드 리셋 전압(VAR1)으로 초기화하여, 기생 커패시터(Coled) 차이에 따른 제4 노드(N4)의 전압 변화량(ΔN4) 편차를 보상할 수 있고 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3)의 제4 노드(N4)의 전압 편차가 최소화될 수 있다.
그러므로, 복수의 서브 화소(SP) 각각의 제4 노드(N4)를 서로 다른 애노드 리셋 전압으로 초기화하여, 제4 트랜지스터(T4)가 턴-온되어 제3 노드(N3)와 제4 노드(N4)가 연결될 때, 제4 노드(N4)의 전압 변화량(ΔN4) 차이를 보상할 수 있고, 누설 전류 및 이에 따른 색변동이 최소화될 수 있다.
만약, 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 각각의 제4 노드(N4)에 동일한 애노드 리셋 전압을 인가하는 경우, 상대적으로 제4 노드(N4)의 전압 변화량(ΔN4)이 작은 제3 서브 화소(SP3)와 상대적으로 제4 노드(N4)의 전압 변화량(ΔN4)이 큰 제1 서브 화소(SP1) 및 제2 서브 화소(SP2) 사이에서 제4 노드(N4)의 전압 편차가 발생할 수 있다. 제4 트랜지스터(T4)가 턴-온된 제7 시점(t7) 직후 제3 노드(N3)의 전압에 의해 상승하는 제3 서브 화소(SP3)의 제4 노드(N4)의 전압은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 제4 노드(N4)의 전압보다 낮은 전압이 될 수 있다. 이에, 발광 소자(EL)가 발광하기 시작하는 제7 시점(t7)부터 제4 노드(N4)의 전압 편차가 발생하여 누설 전류 및 이에 따른 색변동이 발생할 수 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 서브 화소(SP) 각각의 크기 및 기생 커패시터(Coled)의 커패시턴스를 고려하여 제4 노드(N4)로 인가되는 애노드 리셋 전압을 다르게 설정할 수 있다. 구체적으로, 제4 트랜지스터(T4)가 턴-온되어 제3 노드(N3) 및 제4 노드(N4)가 연결될 때, 제3 노드(N3)의 전압이 분배되며 제4 노드(N4)의 전압이 가변될 수 있다. 이때, 제4 노드(N4)의 전압 변화량(ΔN4)이자 전압 상승량은 제4 노드(N4)의 커패시턴스가 클수록 감소할 수 있고, 제4 노드(N4)의 커패시턴스와 반비례할 수 있다. 이때, 발광 소자(EL)의 기생 커패시터(Coled)가 제4 노드(N4)의 커패시턴스 대부분을 차지하므로, 기생 커패시터(Coled)에 따라 제4 노드(N4)의 커패시턴스가 달라질 수 있다. 그리고 기생 커패시터(Coled)의 커패시턴스는 발광 소자(EL)의 크기이자 서브 화소(SP)의 면적이 클수록 증가할 수 있다. 이 경우, 면적이 가장 큰 제3 서브 화소(SP3)의 기생 커패시터(Coled)의 커패시턴스가 가장 크므로, 제3 서브 화소(SP3)의 제4 노드(N4)의 전압 변화량(ΔN4)이 가장 작을 수 있다. 그러므로, 가장 큰 크기의 제3 서브 화소(SP3)의 제4 노드(N4)를 상대적으로 높은 레벨의 제2 애노드 리셋 전압(VAR2)으로 초기화하고, 상대적으로 작은 크기의 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 제4 노드(N4)를 상대적으로 낮은 레벨의 제1 애노드 리셋 전압(VAR1)으로 초기화할 수 있다. 이에, 제3 노드(N3)와 제4 노드(N4)가 연결된 시점부터 제3 서브 화소(SP3)의 제4 노드(N4)는 제2 애노드 리셋 전압(VAR2)에서부터 전압이 상승하고, 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 제4 노드(N4)는 제1 애노드 리셋 전압(VAR1)에서부터 전압이 상승할 수 있다. 이 경우, 제3 서브 화소(SP3)의 제4 노드(N4)의 전압 변화량(ΔN4)이 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)의 제4 노드(N4)의 전압 변화량(ΔN4)보다 작기 때문에 결과적으로 제1 서브 화소(SP1), 제2 서브 화소(SP2) 및 제3 서브 화소(SP3) 간의 제4 노드(N4)의 전압 편차가 최소화될 수 있다. 정리하면, 제4 노드(N4)의 전압 상승량이 낮은 제3 서브 화소(SP3)에서는 제4 노드(N4)를 상대적으로 높은 레벨의 제2 애노드 리셋 전압(VAR2)으로 초기화하고, 제4 노드(N4)의 전압 상승량이 높은 제1 서브 화소(SP1) 및 제2 서브 화소(SP2)에서는 제4 노드(N4)를 상대적으로 낮은 레벨의 제1 애노드 리셋 전압(VAR1)으로 초기화함으로써, 제4 노드(N4)의 전압 변화량(ΔN4) 편차를 보상할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)에서는 복수의 서브 화소(SP)의 크기 및 기생 커패시터(Coled)를 고려하여 복수의 서브 화소(SP) 각각의 제4 노드(N4)로 인가되는 애노드 리셋 전압을 다르게 구성할 수 있고, 제4 노드(N4)의 전압 편차로 인한 색변동을 최소화할 수 있다.
본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 면적이 상이한 복수의 서브 화소가 정의된 기판, 복수의 서브 화소 각각에 배치되고, 애노드 및 캐소드를 포함하는 발광 소자, 복수의 서브 화소 중 일부 서브 화소에 연결되어 애노드로 제1 애노드 리셋 전압을 출력하는 제1 애노드 리셋 배선, 및 복수의 서브 화소 중 나머지 서브 화소에 연결되어 애노드로 제2 애노드 리셋 전압을 출력하는 제2 애노드 리셋 배선을 포함한다.
본 발명의 다른 특징에 따르면, 복수의 서브 화소는, 제1 애노드 리셋 배선에 연결된 제1 서브 화소, 제1 애노드 리셋 배선에 연결된 제2 서브 화소, 및 제2 애노드 리셋 배선에 연결된 제3 서브 화소를 포함하고, 제3 서브 화소의 면적은 제1 서브 화소의 면적 및 제2 서브 화소의 면적보다 클 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 애노드 리셋 전압은 제1 애노드 리셋 전압보다 높은 레벨의 전압일 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 화소 각각은, 게이트 전극이 제2 노드에 연결되고, 소스 전극 및 드레인 전극이 제1 노드와 제3 노드 사이에 연결된 구동 트랜지스터, 소스 전극 및 드레인 전극이 제2 노드와 제3 노드 사이에 연결된 제1 트랜지스터, 소스 전극 및 드레인 전극이 제1 노드와 데이터 배선 사이에 연결된 제2 트랜지스터, 소스 전극 및 드레인 전극이 고전위 전원 배선과 제1 노드 사이에 연결된 제3 트랜지스터, 소스 전극 및 드레인 전극이 제3 노드와 제4 노드 사이에 연결된 제4 트랜지스터, 소스 전극 및 드레인 전극이 초기화 배선과 제3 노드 사이에 연결된 제5 트랜지스터, 및 드레인 전극이 제4 노드에 연결된 제6 트랜지스터를 더 포함하고, 애노드는 제4 노드에 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 서브 화소 및 제2 서브 화소의 제6 트랜지스터는 소스 전극이 제1 애노드 리셋 배선에 연결되고, 제3 서브 화소의 제6 트랜지스터는 소스 전극이 제2 애노드 리셋 배선에 연결되며, 제6 트랜지스터가 턴-온되는 경우, 제4 노드로 제1 애노드 리셋 전압 또는 제2 애노드 리셋 전압이 전달될 수 있다.
본 발명의 또 다른 특징에 따르면, 제4 트랜지스터가 턴-온되는 경우, 제3 노드의 전압에 의해 제4 노드의 전압이 상승할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 서브 화소 및 제2 서브 화소는 제4 트랜지스터가 턴-온되는 경우, 제4 노드의 전압이 제3 노드의 전압과 제1 애노드 리셋 전압 사이의 범위에서 변동되고, 제3 서브 화소는 제4 트랜지스터가 턴-온되는 경우, 제4 노드의 전압이 제3 노드의 전압과 제2 애노드 리셋 전압 사이의 범위에서 변동될 수 있다.
본 발명의 또 다른 특징에 따르면, 제4 트랜지스터의 턴-온 시, 제4 노드의 전압 변화량은 복수의 서브 화소 각각의 면적이 작을수록 증가할 수 있다.
본 발명의 또 다른 특징에 따르면, 제4 트랜지스터의 턴-온 시, 제3 서브 화소의 제4 노드의 전압 변화량은 제1 서브 화소의 제4 노드의 전압 변화량보다 작을 수 있다.
본 발명의 또 다른 특징에 따르면, 제4 트랜지스터의 턴-온 시, 제3 서브 화소의 제4 노드의 전압 변화량은 제2 서브 화소의 제4 노드의 전압 변화량보다 작을 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 화소 각각은, 애노드와 캐소드 사이의 기생 커패시터를 더 포함하고, 기생 커패시터의 커패시턴스는 복수의 서브 화소의 면적이 증가할수록 증가할 수 있다.
본 발명의 또 다른 특징에 따르면, 제4 트랜지스터의 턴-온 시, 제4 노드의 전압 변화량은 기생 커패시터의 커패시턴스가 증가할수록 감소할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110: 기판
AA: 표시 영역
NA: 비표시 영역
SP: 서브 화소
SP1: 제1 서브 화소
SP2: 제2 서브 화소
SP3: 제3 서브 화소
T1: 제1 트랜지스터
T2: 제2 트랜지스터
T3: 제3 트랜지스터
T4: 제4 트랜지스터
T5: 제5 트랜지스터
T6: 제6 트랜지스터
DT: 구동 트랜지스터
Cst: 스토리지 커패시터
EL: 발광 소자
Coled: 기생 커패시터
N1: 제1 노드
N2: 제2 노드
N3: 제3 노드
N4: 제4 노드
ARL1: 제1 애노드 리셋 배선
ARL2: 제2 애노드 리셋 배선
VAR1: 제1 애노드 리셋 전압
VAR2: 제2 애노드 리셋 전압
VDD: 고전위 전원 전압
VSS: 저전위 전원 전압
Vdata: 데이터 전압
SCAN1(n): 제1 스캔 신호
SCAN2(n): 제2 스캔 신호
SCAN3(n), SCAN3(n+1): 제3 스캔 신호
EM(n): 발광 제어 신호
Vini(n): 초기화 전압

Claims (12)

  1. 면적이 상이한 복수의 서브 화소가 정의된 기판;
    상기 복수의 서브 화소 각각에 배치되고, 애노드 및 캐소드를 포함하는 발광 소자;
    상기 복수의 서브 화소 중 일부 서브 화소에 연결되어 상기 애노드로 제1 애노드 리셋 전압을 출력하는 제1 애노드 리셋 배선; 및
    상기 복수의 서브 화소 중 나머지 서브 화소에 연결되어 상기 애노드로 제2 애노드 리셋 전압을 출력하는 제2 애노드 리셋 배선을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 복수의 서브 화소는,
    상기 제1 애노드 리셋 배선에 연결된 제1 서브 화소;
    상기 제1 애노드 리셋 배선에 연결된 제2 서브 화소; 및
    상기 제2 애노드 리셋 배선에 연결된 제3 서브 화소를 포함하고,
    상기 제3 서브 화소의 면적은 상기 제1 서브 화소의 면적 및 상기 제2 서브 화소의 면적보다 큰, 표시 장치.
  3. 제2항에 있어서,
    상기 제2 애노드 리셋 전압은 상기 제1 애노드 리셋 전압보다 높은 레벨의 전압인, 표시 장치.
  4. 제2항에 있어서,
    상기 복수의 서브 화소 각각은,
    게이트 전극이 제2 노드에 연결되고, 소스 전극 및 드레인 전극이 제1 노드와 제3 노드 사이에 연결된 구동 트랜지스터;
    소스 전극 및 드레인 전극이 상기 제2 노드와 상기 제3 노드 사이에 연결된 제1 트랜지스터;
    소스 전극 및 드레인 전극이 상기 제1 노드와 데이터 배선 사이에 연결된 제2 트랜지스터;
    소스 전극 및 드레인 전극이 고전위 전원 배선과 상기 제1 노드 사이에 연결된 제3 트랜지스터;
    소스 전극 및 드레인 전극이 상기 제3 노드와 제4 노드 사이에 연결된 제4 트랜지스터;
    소스 전극 및 드레인 전극이 초기화 배선과 상기 제3 노드 사이에 연결된 제5 트랜지스터; 및
    드레인 전극이 상기 제4 노드에 연결된 제6 트랜지스터를 더 포함하고,
    상기 애노드는 상기 제4 노드에 연결되는, 표시 장치.
  5. 제4항에 있어서,
    상기 제1 서브 화소 및 상기 제2 서브 화소의 상기 제6 트랜지스터는 소스 전극이 상기 제1 애노드 리셋 배선에 연결되고,
    상기 제3 서브 화소의 상기 제6 트랜지스터는 소스 전극이 상기 제2 애노드 리셋 배선에 연결되며,
    상기 제6 트랜지스터가 턴-온되는 경우, 상기 제4 노드로 상기 제1 애노드 리셋 전압 또는 상기 제2 애노드 리셋 전압이 전달되는, 표시 장치.
  6. 제5항에 있어서,
    상기 제4 트랜지스터가 턴-온되는 경우, 상기 제3 노드의 전압에 의해 상기 제4 노드의 전압이 상승하는, 표시 장치.
  7. 제5항에 있어서,
    상기 제1 서브 화소 및 상기 제2 서브 화소는 상기 제4 트랜지스터가 턴-온되는 경우, 상기 제4 노드의 전압이 상기 제3 노드의 전압과 상기 제1 애노드 리셋 전압 사이의 범위에서 변동되고,
    상기 제3 서브 화소는 상기 제4 트랜지스터가 턴-온되는 경우, 상기 제4 노드의 전압이 상기 제3 노드의 전압과 상기 제2 애노드 리셋 전압 사이의 범위에서 변동되는, 표시 장치.
  8. 제7항에 있어서,
    상기 제4 트랜지스터의 턴-온 시, 상기 제4 노드의 전압 변화량은 상기 복수의 서브 화소 각각의 면적이 작을수록 증가하는, 표시 장치.
  9. 제7항에 있어서,
    상기 제4 트랜지스터의 턴-온 시, 상기 제3 서브 화소의 상기 제4 노드의 전압 변화량은 상기 제1 서브 화소의 상기 제4 노드의 전압 변화량보다 작은, 표시 장치.
  10. 제7항에 있어서,
    상기 제4 트랜지스터의 턴-온 시, 상기 제3 서브 화소의 상기 제4 노드의 전압 변화량은 상기 제2 서브 화소의 상기 제4 노드의 전압 변화량보다 작은, 표시 장치.
  11. 제4항에 있어서,
    상기 복수의 서브 화소 각각은, 상기 애노드와 상기 캐소드 사이의 기생 커패시터를 더 포함하고,
    상기 기생 커패시터의 커패시턴스는 상기 복수의 서브 화소의 면적이 증가할수록 증가하는, 표시 장치.
  12. 제11항에 있어서,
    상기 제4 트랜지스터의 턴-온 시, 상기 제4 노드의 전압 변화량은 상기 기생 커패시터의 커패시턴스가 증가할수록 감소하는, 표시 장치.
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