JP4844598B2 - 走査駆動回路 - Google Patents
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Description
但し、
μ :実効的な移動度
L :チャネル長
W :チャネル幅
Vgs:駆動トランジスタTRDのソース領域とゲート電極との間の電圧
Cox:(ゲート絶縁層の比誘電率)×(真空の誘電率)/(ゲート絶縁層の厚さ)
k≡(1/2)・(W/L)・Cox
とする。
Vgs≒VCC−(VSig−Vth) (B)
であるから、上記式(A)は、
Ids=k・μ・(VCC−(VSig−Vth)−Vth)2
=k・μ・(VCC−VSig)2 (C)
と変形することができる。
(1)2次元マトリクス状に配列された表示素子、
(2)第1の方向に延びる走査線、表示素子を初期化するための初期化制御線、及び、表示素子の表示状態/非表示状態を制御するための表示制御線、
(3)第1の方向とは異なる第2の方向に延びるデータ線、並びに、
(4)走査駆動回路、
を備えている。
(A)P段(但し、Pは3以上の自然数)のシフトレジスタから構成されており、入力されたスタートパルスを順次シフトして、各段から出力信号を出力するシフトレジスタ部、並びに、
(B)シフトレジスタ部からの出力信号、及び、イネーブル信号に基づいて動作する論理回路部、
から構成されており、
(C)第p段目(但し、p=1,2・・・,P−1)のシフトレジスタの出力信号をSTpと表すとき、出力信号STpにおけるスタートパルスの始期と終期との間に、第(p+1)段目のシフトレジスタの出力信号STp+1におけるスタートパルスの始期が位置し、
(D)出力信号STpにおけるスタートパルスの始期と出力信号STp+1におけるスタートパルスの始期との間には、第1イネーブル信号乃至第Qイネーブル信号(但し、Qは2以上の自然数)が、それぞれ1つ、順次存在し、
(E)論理回路部は、(P−2)×Q個の否定論理積回路を備えており、
初段のシフトレジスタには、1フィールド期間に相当する期間内に、第1スタートパルス乃至第Uスタートパルス(但し、Uは2以上の自然数)が入力され、
論理回路部には、出力信号ST1における第uスタートパルス(但し、u=1,2・・・,U−1)の始期から第(u+1)スタートパルスの始期までの各期間、及び、第Uスタートパルスの始期から次フレームにおける第1スタートパルスの始期までの期間を特定するための、期間特定信号が入力され、
第qイネーブル信号(但し、qは1からQまでの任意の自然数)をENqと表すとき、第(p’,q)番目の否定論理積回路には、期間特定信号に基づいた信号、出力信号STp'、出力信号STp'+1を反転した信号、及び、第qイネーブル信号ENqが入力され、
該否定論理積回路は期間特定信号に基づいて動作が制限され、該否定論理積回路は出力信号STp'における第1スタートパルスに対応する部分の信号、出力信号STp'+1を反転した信号、及び、第qイネーブル信号ENqに基づいてのみ走査信号を発生する。
該表示素子に接続された初期化制御線から、q=1の場合に第(p’−1,q’)番目の否定論理積回路(但し、q’は1からQまでのいずれか1つの自然数)からの走査信号に基づいた信号が供給され、q>1の場合に第(p’,q”)番目の否定論理積回路(但し、q”は1から(q−1)までのいずれか1つの自然数)からの走査信号に基づいた信号が供給されると共に、
該表示素子に接続された表示制御線から、q=1の場合に第(p’+1)段目のシフトレジスタからの出力信号STp'+1に基づいた信号が供給され、q>1の場合に第(p’+2)段目のシフトレジスタからの出力信号STp'+2に基づいた信号が供給される。
(1−1)書込みトランジスタ、駆動トランジスタ、及び、容量部を備えた駆動回路、並びに、
(1−2)駆動トランジスタを介して電流が流される発光部、
から構成された表示素子を挙げることができる。発光部として、電流を流すことにより発光する発光部を広く用いることができる。例えば、発光部として、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、LED発光部、半導体レーザー発光部等を挙げることができる。カラー表示の平面表示装置を構成する観点からは、中でも、発光部が有機エレクトロルミネッセンス発光部から成る構成が好ましい。そして、上述した表示素子を構成する駆動回路(以下、単に、本発明の表示素子を構成する駆動回路と呼ぶ場合がある)にあっては、
書込みトランジスタにおいては、
(a−1)一方のソース/ドレイン領域は、データ線に接続されており、
(a−2)ゲート電極は、走査線に接続されており、
駆動トランジスタにおいては、
(b−1)一方のソース/ドレイン領域は、書込みトランジスタの他方のソース/ドレイン領域に接続されており、第1ノードを構成し、
容量部においては、
(c−1)一端には所定の基準電圧が印加され、
(c−2)他端と駆動トランジスタのゲート電極とは接続されており、第2ノードを構成し、
書込みトランジスタは、走査線からの信号により制御される構成とすることができる。
(d)第2ノードと駆動トランジスタの他方のソース/ドレイン領域との間に接続された第1スイッチ回路部、
を備えており、
第1スイッチ回路部は、走査線からの信号により制御される構成とすることができる。また、上述した好ましい構成を含む本発明の表示素子を構成する駆動回路にあっては、更に、
(e)第2ノードと所定の初期化電圧が印加される給電線との間に接続された第2スイッチ回路部、
第2スイッチ回路部は、初期化制御線からの信号により制御される構成とすることができる。
(f)第1ノードと駆動電圧が印加される給電線との間に接続された第3スイッチ回路部、
を備えており、
第3スイッチ回路部は、表示制御線からの信号により制御される構成とすることができる。また、上述した好ましい構成を含む本発明の表示素子を構成する駆動回路にあっては、更に、
(g)駆動トランジスタの他方のソース/ドレイン領域と発光部の一端との間に接続された第4スイッチ回路部、
を備えており、
第4スイッチ回路部は、表示制御線からの信号により制御される構成とすることができる。
(a)オン状態とされた第2スイッチ回路部を介して給電線から第2ノードに所定の初期化電圧を印加した後、第2スイッチ回路部をオフ状態とし、以て、第2ノードの電位を所定の基準電位に設定する初期化工程を行い、
(b)次いで、第2スイッチ回路部、第3スイッチ回路部、及び、第4スイッチ回路部のオフ状態を維持し、第1スイッチ回路部をオン状態とし、オン状態とされた第1スイッチ回路部により第2ノードと駆動トランジスタの他方のソース/ドレイン領域とを電気的に接続した状態で、走査線からの信号によりオン状態とされた書込みトランジスタを介して、データ線から第1ノードに映像信号を印加し、以て、映像信号から駆動トランジスタの閾値電圧を減じた電位に向かって第2ノードの電位を変化させる書込み工程を行い、
(c)その後、走査線からの信号により書込みトランジスタをオフ状態とし、
(d)次いで、第1スイッチ回路部と第2スイッチ回路部のオフ状態を維持し、オン状態とされた第4スイッチ回路部を介して駆動トランジスタの他方のソース/ドレイン領域と発光部の一端を電気的に接続し、オン状態とされた第3スイッチ回路部を介して給電線から第1ノードに所定の駆動電圧を印加し、以て、駆動トランジスタを介して電流を発光部に流す、
ことにより発光部を駆動することができる。
(1)2次元マトリクス状に配列された表示素子10、
(2)第1の方向に延びる走査線SCL、表示素子10を初期化するための初期化制御線AZ、及び、表示素子10の表示状態/非表示状態を制御するための表示制御線CL、
(3)第1の方向とは異なる第2の方向に延びるデータ線DTL、並びに、
(4)走査駆動回路110、
を備えている。走査線SCL、初期化制御線AZ、及び、表示制御線CLは走査駆動回路110に接続されている。データ線DTLは信号出力回路100に接続されている。尚、図2においては、第m行、第n列目の表示素子10を中心とした3×3個の表示素子10を図示しているが、これは、あくまでも例示に過ぎない。また、図2においては、図6に示す給電線PS1,PS2,PS3の図示を省略した。
(A)P段(但し、Pは3以上の自然数。以下同じ。)のシフトレジスタSRから構成されており、入力されたスタートパルスSTPを順次シフトして、各段から出力信号STを出力するシフトレジスタ部111、並びに、
(B)シフトレジスタ部111からの出力信号ST、及び、イネーブル信号(実施例1にあっては、後述する第1イネーブル信号EN1及び第2イネーブル信号EN2)とに基づいて動作する論理回路部112から構成されている。
μ :実効的な移動度
L :チャネル長
W :チャネル幅
Vgs:ゲート電極とソース領域との間の電位差
Vth:閾値電圧
Cox:(ゲート絶縁層の比誘電率)×(真空の誘電率)/(ゲート絶縁層の厚さ)
k≡(1/2)・(W/L)・Cox
とする。
・・・0ボルト(最高輝度)〜8ボルト(最低輝度)
VCC :駆動電圧
・・・10ボルト
VIni :第2ノードND2の電位を初期化するための初期化電圧
・・・−4ボルト
Vth :駆動トランジスタTRDの閾値電圧
・・・2ボルト
VCat :給電線PS2に印加される電圧
・・・−10ボルト
この[期間−TP(1)-2]は、従前に書き込まれた映像信号V’Sigに対応して、第(n,m)番目の表示素子10が発光状態にある期間である。例えばm=14の場合、この[期間−TP(1)-2]は、期間T’3(前のフレームにおける図4に示す期間T3に対応する期間)の始期から、期間T14の終期までの期間に対応する。初期化制御線AZ14及び走査線SCL14はハイレベルであり、発光制御線CL14はローレベルである。
この[期間−TP(1)-1]から後述する[期間−TP(1)2]まで、第(n,m)番目の表示素子10は非発光状態にある。例えばm=14の場合、この[期間−TP(1)-1]は、図4に示す期間T15に対応する。初期化制御線AZ14及び走査線SCL14はハイレベルを維持し、発光制御線CL14はハイレベルとなる。
この[期間−TP(1)0]は、現表示フレームにおける第(m−1)番目の水平走査期間である。例えばm=14の場合、この[期間−TP(1)0]は、図4に示す期間T16に対応する。走査線SCL14と発光制御線CL14はハイレベルを維持する。初期化制御線AZ14はローレベルとなった後期間T16の終期にハイレベルとなる。
この[期間−TP(1)1]は、現表示フレームにおける第m番目の水平走査期間である。例えばm=14の場合、この[期間−TP(1)1]は、図4に示す期間T17に対応する。初期化制御線AZ14と発光制御線CL14はハイレベルであり、走査線SCL14はローレベルとなる。
この[期間−TP(1)2]は、書込み工程後発光期間が始まるまでの期間であり、第(n,m)番目の表示素子10は非発光状態にある。例えばm=14の場合、この[期間−TP(1)2]は、図4に示す期間T18に対応する。走査線SCL14はハイレベルとなり、初期化制御線AZ14と発光制御線CL14はハイレベルを維持する。
この[期間−TP(1)3]において、第1スイッチ回路部SW1と第2スイッチ回路部SW2のオフ状態を維持し、オン状態とされた第4スイッチ回路部SW4を介して駆動トランジスタTRDの他方のソース/ドレイン領域と発光部ELPの一端を電気的に接続し、オン状態とされた第3スイッチ回路部SW3を介して給電線PS1から第1ノードND1に所定の駆動電圧VCCを印加し、以て、駆動トランジスタTRDを介して電流を発光部ELPに流すことにより発光部ELPを駆動する発光工程を行う。
Vgs≒VCC−(VSig−Vth) (3)
であるから、上記式(1)は、
Ids=k・μ・(Vgs−Vth)2
=k・μ・(VCC−VSig)2 (4)
と表すことができる。
例えばm=14の場合、この[期間−TP(1)4]は、出力信号ST9における第2スタートパルスの終期(図4に示す期間T30の終期)と次のフレームにおいて第1スタートパルスが立ち上がる直前(図4に示す次のフレームにおける期間T2の終期)までの期間である。この期間の始期において、出力信号ST9はハイレベルからローレベルとなる。発光制御線CL8はローレベルからハイレベルとなる。初期化制御線AZ8及び走査線SCL8はハイレベルを維持する。
例えばm=14の場合、この[期間−TP(1)5]は、次のフレームにおける第1スタートパルスの始期(図4に示す次のフレームにおける期間T3の始期)以降の期間である。この期間において、出力信号ST9はローレベルからハイレベルとなる。発光制御線CL8はハイレベルからローレベルとなる。初期化制御線AZ8及び走査線SCL8はハイレベルを維持する。
(A)P段のシフトレジスタSRから構成されており、入力されたスタートパルスSTPを順次シフトして、各段から出力信号STを出力するシフトレジスタ部211、並びに、
(B)シフトレジスタ部211からの出力信号ST、及び、イネーブル信号(実施例1と同様に、第1イネーブル信号EN1及び第2イネーブル信号EN2)とに基づいて動作する論理回路部212から構成されている。
(A)P段のシフトレジスタSRから構成されており、入力されたスタートパルスSTPを順次シフトして、各段から出力信号STを出力するシフトレジスタ部311、並びに、
(B)シフトレジスタ部311からの出力信号ST、及び、イネーブル信号(実施例3にあっては、第1イネーブル信号EN1、第2イネーブル信号EN2、第3イネーブル信号EN3、及び、第4イネーブル信号EN4)とに基づいて動作する論理回路部312から構成されている。
Claims (1)
- (A)P段(但し、Pは3以上の自然数)のシフトレジスタから構成されており、入力されたスタートパルスを順次シフトして、各段から出力信号を出力するシフトレジスタ部、並びに、
(B)シフトレジスタ部からの出力信号、及び、イネーブル信号に基づいて動作する論理回路部、
から構成されており、
(C)第p段目(但し、p=1,2・・・,P−1)のシフトレジスタの出力信号をST p と表すとき、出力信号ST p におけるスタートパルスの始期と終期との間に、第(p+1)段目のシフトレジスタの出力信号ST p+1 におけるスタートパルスの始期が位置し、
(D)出力信号ST p におけるスタートパルスの始期と出力信号ST p+1 におけるスタートパルスの始期との間には、第1イネーブル信号乃至第Qイネーブル信号(但し、Qは2以上の自然数)が、それぞれ1つ、順次存在し、
(E)論理回路部は、(P−2)×Q個の否定論理積回路を備えており、
初段のシフトレジスタには、1フィールド期間に相当する期間内に、第1スタートパルス乃至第Uスタートパルス(但し、Uは2以上の自然数)が入力され、
論理回路部には、出力信号ST 1 における第uスタートパルス(但し、u=1,2・・・,U−1)の始期から第(u+1)スタートパルスの始期までの各期間、及び、第Uスタートパルスの始期から次フレームにおける第1スタートパルスの始期までの期間を特定するための、期間特定信号が入力され、
第qイネーブル信号(但し、qは1からQまでの任意の自然数)をEN q と表すとき、第(p’,q)番目の否定論理積回路(但し、p’は1から(P−2)までの任意の自然数)には、期間特定信号に基づいた信号、出力信号ST p' 、出力信号ST p'+1 を反転した信号、及び、第qイネーブル信号EN q が入力され、
該否定論理積回路は期間特定信号に基づいて動作が制限され、該否定論理積回路は出力信号ST p' における第1スタートパルスに対応する部分の信号、出力信号ST p'+1 を反転した信号、及び、第qイネーブル信号EN q に基づいてのみ走査信号を発生する走査駆動回路。
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