CN104269134B - 一种栅极驱动器、显示装置及栅极驱动方法 - Google Patents

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Abstract

本发明公开了一种栅极驱动器、显示装置及栅极驱动方法，用以实现栅极驱动器输出多脉冲波形的功能。本发明提供的栅极驱动器包括：多组驱动单元，每组驱动单元包括N行移位寄存器和逻辑电路，N为大于1的整数，每行的移位寄存器的输出端与该行的逻辑电路相连；移位寄存器对多个时序的时钟信号进行复用，输出至逻辑电路，采用逻辑电路对时钟信号进行选择输出，从而实现栅极驱动器输出多脉冲波形的功能，为带有补偿功能移位寄存器做准备，从而使多行扫描移位寄存器在显示面板上成为可能。

Description

一种栅极驱动器、显示装置及栅极驱动方法
技术领域
本发明涉及显示器技术领域，尤其涉及一种栅极驱动器、显示装置及栅极驱动方法。
背景技术
如图1所示，在有源矩阵有机发光二极管显示(ActiveMatrixOLED)中，各行的扫描线(scanline)和各列的数据线(dataline)交叉构成了一个有源矩阵。一般采用逐行扫描的方法，依次打开各行的门管，将数据线上的电压传入像素驱动管，并转化为电流驱动有机发光二极管(OLED)发光显示。
通常扫描线的驱动电路由移位寄存器(shiftregister)来实现，移位寄存器按照类型可分为动态移位寄存器和静态移位寄存器，通常动态移位寄存器的结构相对简单，需要较少数量的薄膜晶体管(TFT)，但是它的功耗较大，且工作频率带宽有限。静态移位寄存器需要较多的TFT器件，但是工作带宽大，功耗较低。随着显示面板尺寸的增大，行扫描驱动电路通常采用非晶硅(a-Si)或多晶硅(p-Si)的TFT晶体管实现并直接制作在面板之上，这样可以减少和外围驱动电路之间的互联，减小尺寸和成本。基于面板设计的行扫描驱动电路对速度要求不高，但是需要结构紧凑，占用面积小，因此多用动态移位寄存器来实现。此外传统的采用P沟道金属氧化物半导体(PositivechannelMetalOxideSemiconductor，PMOS)和N型金属氧化物半导体(N-Mental-Oxide-Semiconductor，NMOS)晶体管设计的移位寄存器，在工艺实现上比较复杂，成本很高(通常需要7～9层掩模板)，并且瞬态电流较大，因此基于面板的设计多仅使用NMOS或PMOS的动态电路。在考量移位寄存器的性能时，要综合考虑工作电压、功耗、可靠性和面积的因素，但是随着面板尺寸的逐渐增大，功耗和可靠性已成为更为重要的性能参数指标。通常，由于材料和膜厚的原因，基于非晶硅和低温多晶硅工艺的薄膜晶体管的阈值电压Vth(绝对值)都比较大，这使得移位寄存器的工作电压和功耗都比较大。
现有的阵列基板的栅极驱动器(GOA)都是产生单脉冲波形的逻辑电路，如图2所示，为了防止Vth漂移造成面板显示不均匀性，OLED像素结构大多是带有内部补偿功能的像素电路。现有的GOA电路在输入双脉冲时，会出现如图3所示的仿真结果。
从图3的仿真结果看，现有的GOA输入双脉冲波形，无法输出双脉冲波形，Q点的波形在第二个脉冲过来的时候，无法被拉上去，从而使Q点工作不正常，GOA电路无法完成输出多脉冲波形的功能。
发明内容
本发明实施例提供了一种栅极驱动器、显示装置及栅极驱动方法，用以实现栅极驱动器输出多脉冲波形的功能。
本发明实施例提供的一种栅极驱动器，包括：多组驱动单元，每组驱动单元包括N行移位寄存器和逻辑电路，N为大于1的整数，每行的移位寄存器的输出端与该行的逻辑电路相连；
第m行逻辑电路的输出端作为该栅极驱动器的输出端，用于与第m行像素的栅极扫描线相连，第m行的逻辑电路的输出端连接第m+1行的移位寄存器的触发信号输入端，m的取值范围为[1，M-1]，M为像素的总行数；
第k行逻辑电路的输出端连接第k-(N-1)行移位寄存器的复位端，k的取值范围为[N，M]；
所有逻辑电路共用一个时钟信号。
较佳地，在每组驱动单元中：各行移位寄存器复用N个不同时序的时钟信号，各行逻辑电路输出不同时序的包括多个脉冲的信号，该脉冲的脉冲宽度为所有逻辑电路共用的时钟信号的脉冲宽度。
因此，通过该栅极驱动器中的移位寄存器对多个时序的时钟信号进行复用，输出至相应的逻辑电路，采用逻辑电路对时钟信号进行选择输出，从而实现栅极驱动器输出多脉冲波形的功能，为带有补偿功能移位寄存器做准备，从而使多行扫描移位寄存器在显示面板上成为可能，解决玻璃面板上多行扫描的技术问题。
较佳地，第m行中的逻辑电路包括：第一薄膜晶体管、第二薄膜晶体管，以及连接在所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极之间的反相器；
其中，第一薄膜晶体管的漏级与第二薄膜晶体管的漏级相连，并作为该逻辑电路的输出端；第一薄膜晶体管的源极作为逻辑电路共用的时钟信号的输入端；第一薄膜晶体管的栅极作为与第m行中的移位寄存器的输出端相连的输入端；第二薄膜晶体管的源极作为低电平信号的输入端。
较佳地，所有逻辑电路共用一个脉冲宽度为第一脉冲宽度、脉冲周期为第一脉冲周期的时钟信号；
在每组驱动单元中：第n行移位寄存器输入第n时钟信号，其中每一时钟信号的脉冲宽度均为第二脉冲宽度、脉冲周期均为第二脉冲周期，所述第二脉冲宽度大于所述第一脉冲宽度，所述第二脉冲周期大于所述第一脉冲周期，各行逻辑电路输出不同时序的包括多个脉冲宽度为所述第一脉冲宽度的脉冲的信号，n的取值范围为[1，N]。
较佳地，所述第二脉冲宽度是所述第一脉冲宽度的2*(N-1)倍，所述第二脉冲周期是所述第一脉冲周期的N倍；
在每组驱动单元中：第n+1时钟信号的时序晚于第n时钟信号一个所述第一脉冲周期；每行逻辑电路输出包括N-1个脉冲宽度为所述第一脉冲宽度的脉冲的信号，第n+1行逻辑电路的输出信号的时序晚于第n行逻辑电路的输出信号一个所述第一脉冲周期，其中，n+1最大为N。
较佳地，每行包括一个移位寄存器和一个逻辑电路。
较佳地，第m行中的移位寄存器包括：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第一电容、第二电容和电阻；
其中，第一薄膜晶体管的栅极与源极短接，当m为1时，作为初始触发信号的输入端，当m大于1时，作为该移位寄存器的触发信号输入端连接第m-1行中的逻辑电路的输出端；
第一薄膜晶体管与第二薄膜晶体管串联，第一薄膜晶体管与第二薄膜晶体管的连接点连接第一电容的一端以及第三薄膜晶体管的栅极，第三薄膜晶体管与第四薄膜晶体管串联，第三薄膜晶体管与第四薄膜晶体管的连接点连接第一电容的另一端以及电阻的一端，并作为该移位寄存器的输出端，第三薄膜晶体管的源极作为时钟信号的输入端，第三薄膜晶体管的栅极和第四薄膜晶体管的栅极均作为该移位寄存器的复位端，电阻的另一端与第二电容的一端相连，第二电容的另一端、第二薄膜晶体管的漏级以及第四薄膜晶体管的漏级均作为低电平信号的输入端。
本发明实施例提供的一种显示装置，包括本发明实施例任一所述的栅极驱动器。
本发明实施例提供的采用所述的栅极驱动器进行栅极驱动的方法，该方法包括：在每组驱动单元中：
每一行上的移位寄存器分别输入不同时序的时钟信号，并输出信号给同一行的逻辑电路；
每一行逻辑电路接收位于同一行的移位寄存器的输出信号，并通过对该输出信号与所有逻辑电路共用的时钟信号进行逻辑运算，输出不同时序的包括多个脉冲的信号，该脉冲的脉冲宽度为所有逻辑电路共用的时钟信号的脉冲宽度。
较佳地，所有逻辑电路共用一个脉冲宽度为第一脉冲宽度、脉冲周期为第一脉冲周期的时钟信号；
在每组驱动单元中：第n行移位寄存器输入第n时钟信号，其中每一时钟信号的脉冲宽度均为第二脉冲宽度、脉冲周期均为第二脉冲周期，所述第二脉冲宽度大于所述第一脉冲宽度，所述第二脉冲周期大于所述第一脉冲周期，各行逻辑电路输出不同时序的包括多个脉冲宽度为所述第一脉冲宽度的脉冲的信号，n的取值范围为[1，N]。
较佳地，所述第二脉冲宽度是所述第一脉冲宽度的2*(N-1)倍，所述第二脉冲周期是所述第一脉冲周期的N倍；
在每组驱动单元中：第n+1时钟信号的时序晚于第n时钟信号一个所述第一脉冲周期；每行逻辑电路输出包括N-1个脉冲宽度为所述第一脉冲宽度的脉冲的信号，第n+1行逻辑电路的输出信号的时序晚于第n行逻辑电路的输出信号一个所述第一脉冲周期，其中，n+1最大为N。
附图说明
图1为现有技术中的有源矩阵示意图；
图2为现有GOA的电路结构示意图；
图3为现有的GOA电路在输入双脉冲时的输出信号的仿真结果示意图；
图4为本发明实施例提供的栅极驱动器的电路结构示意图；
图5为本发明实施例提供的每8行移位寄存器复用的时钟信号，与所有逻辑电路共用的时钟信号，以及第1行移位寄存器输入的初始触发信号STV之间的时序关系示意图；
图6为本发明实施例提供的移位寄存器的电路结构示意图；
图7为本发明实施例提供的逻辑电路的电路结构示意图；
图8为本发明实施例提供的图7所示的逻辑电路的等效电路结构示意图；
图9为本发明实施例提供的栅极驱动器的仿真结果示意图。
具体实施方式
本发明实施例提供了一种栅极驱动器、显示装置及栅极驱动方法，用以实现栅极驱动器输出多脉冲波形的功能。
本发明实施例提供的栅极驱动器中，移位寄存器每N(N为大于1的整数)行共用一组时钟信号，移位寄存器的输出信号输入给逻辑电路，移位寄存器的输出信号经过逻辑电路的处理，对时钟信号进行选择输出，最终输出多脉冲的移位信号，并传送给每一行像素的栅极扫描线的Gate端，实现多行扫描。从而，实现栅极驱动器输出多脉冲波形的功能，为带有补偿功能移位寄存器做准备，从而使多行扫描移位寄存器在显示面板上成为可能，解决玻璃面板上多行扫描的技术问题。
以下本发明实施例中以N等于8为例进行说明，当然N也可以取其他值，例如可以为9，N的具体取值取决于扫描一行像素所需的时间。
由于薄膜晶体管(TFT)的阈值电压(Vth)漂移会使OLED显示产生不均匀性，为了消除这种不均匀性，很多OLED像素电路结构都具有内部补偿的作用，工作过程一般会包含预充、补偿、写数据以及发光阶段，与现有的液晶显示器栅极驱动(LCDGATEDriving)扫描波形不同，OLED栅极驱动(GATEDriver)会更复杂些，本发明实施例提供的GOA输出具有多脉冲波形的功能，可以提前为具有带补偿功能波形的像素电路做准备。
参见图4，本发明实施例提供的栅极驱动器包括：多组驱动单元，每组驱动单元包括N行移位寄存器和逻辑电路，本实施例中，每行包括一个移位寄存器和一个逻辑电路，对应一行像素，N为大于1的整数，本实施例中，N＝8，每行的移位寄存器的输出端与该行的逻辑电路相连；图4中，ON1表示第1行的移位寄存器的输出端，ON2表示第2行的移位寄存器的输出端，ON3表示第4行的移位寄存器的输出端，以此类推，ON16表示第16行的移位寄存器的输出端；
第m行逻辑电路的输出端作为该栅极驱动器的输出端，用于与第m行像素的栅极扫描线相连，为第m行像素提供栅极驱动信号，第m行的逻辑电路的输出端连接第m+1行的移位寄存器的输入端IN，m的取值范围为[1，M-1]，M为像素的总行数；即如图4所示，第1行的逻辑电路的输出端连接第2行的移位寄存器的输入端IN，第2行的逻辑电路的输出端连接第3行的移位寄存器的输入端IN，第3行的逻辑电路的输出端连接第4行的移位寄存器的输入端IN，以此类推，第15行的逻辑电路的输出端连接第16行的移位寄存器的输入端IN。
图4中，Output1表示第1行逻辑电路的输出端，Output2表示第12行逻辑电路的输出端，Output3表示第3行逻辑电路的输出端，以此类推，Output16表示第16行逻辑电路的输出端；移位寄存器1表示第1行移位寄存器，移位寄存器2表示第2行移位寄存器，移位寄存器3表示第3行移位寄存器，以此类推，移位寄存器16表示第16行移位寄存器；逻辑电路1表示第1行逻辑电路，逻辑电路2表示第2行逻辑电路，逻辑电路3表示第3行逻辑电路，以此类推，逻辑电路16表示第16行逻辑电路。
第k行逻辑电路的输出端连接第k-(N-1)行移位寄存器的复位端，k的取值范围为[N，M]；本实施例中，k从8开始取值，即第8行逻辑电路的输出端连接第1行移位寄存器的复位端(reset)，第9行逻辑电路的输出端连接第2行移位寄存器的复位端(reset)，第10行逻辑电路的输出端连接第3行移位寄存器的复位端(reset)，以此类推。
所有逻辑电路共用一个脉冲宽度为第一脉冲宽度、脉冲周期为第一脉冲周期的时钟信号(图4中，以及以下均用CLK表示)；
在每组驱动单元中(即每8行中)：各行移位寄存器复用N个时序的时钟信号，其中每一时钟信号的脉冲宽度均为第二脉冲宽度、脉冲周期均为第二脉冲周期，所述第二脉冲宽度是所述第一脉冲宽度的2*(N-1)倍，所述第二脉冲周期是所述第一脉冲周期的N倍；第n行移位寄存器输入第n时钟信号，第n+1时钟信号的时序晚于第n时钟信号一个所述第一脉冲周期，每行逻辑电路输出包括N-1个脉冲宽度为所述第一脉冲宽度的脉冲的信号，第n+1行逻辑电路的输出信号的时序晚于第n行逻辑电路的输出信号一个所述第一脉冲周期，其中，n+1最大为N。
本实施例中，N＝8，如图4所示，每8行移位寄存器复用的8个时序的时钟信号分别为CLK1、CLK2......CLK8。每组驱动单元中：第1行移位寄存器输入CLK1信号，第2行移位寄存器输入CLK2信号，以此类推，第8行移位寄存器输入CLK8信号。
每8行移位寄存器复用的8个时序的时钟信号CLK1、CLK2......CLK8，与所有逻辑电路共用的时钟信号CLK，以及第1行移位寄存器输入的初始触发信号STV之间的时序关系，如图5所示。
参见图6，第m行中的移位寄存器包括：第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第一电容C1、第二电容C2和电阻R1；
其中，第一薄膜晶体管M1的栅极与源极短接，当m为1时，作为初始触发信号STV的输入端，当m大于1时，作为该移位寄存器的触发信号输入端连接第m-1行中的逻辑电路的输出端Output(m-1)；
第一薄膜晶体管M1与第二薄膜晶体管M2串联，第一薄膜晶体管M1与第二薄膜晶体管M2的连接点连接第一电容C1的一端以及第三薄膜晶体管M3的栅极，第三薄膜晶体管M3与第四薄膜晶体管M4串联，第三薄膜晶体管M3与第四薄膜晶体管M4的连接点连接第一电容C1的另一端以及电阻R1的一端，并作为该移位寄存器的输出端ON(m)，第三薄膜晶体管M3的源极作为时钟信号CLK(n)的输入端，第三薄膜晶体管M3的栅极和第四薄膜晶体管M4的栅极均作为该移位寄存器的复位端reset，电阻R1的另一端与第二电容C2的一端相连，第二电容C2的另一端、第二薄膜晶体管M2的漏级以及第四薄膜晶体管M4的漏级均作为低电平信号VSS的输入端。本发明不对GOA具体电路做限定。
参见图7，第m行中的逻辑电路包括：第一薄膜晶体管T1、第二薄膜晶体管T2，以及连接在所述第一薄膜晶体管T1的栅极和所述第二薄膜晶体管T2的栅极之间的反相器P1；
其中，第一薄膜晶体管T1的漏级与第二薄膜晶体管T2的漏级相连，并作为该逻辑电路的输出端Output(m)；第一薄膜晶体管T1的源极作为逻辑电路共用的时钟信号CLK的输入端；第一薄膜晶体管T1的栅极作为与第m行中的移位寄存器的输出端ON(m)相连的输入端；第二薄膜晶体管T2的源极作为低电平信号VSS的输入端。
图7所示的逻辑电路的等效电路，如图8所示，其中的OP(m)表示ON(m)输出信号的反向信号。即本实施例中提供的逻辑电路，相当于由一个反相器、两个与门以及一个或门组成。
参见图9，本实施例中，用在移位寄存器的时钟信号包括8个不同时序的时钟信号CLK1、CLK2......CLK8，移位寄存器对八种CLK进行复用，生成一种时钟信号，这种时钟信号的宽脉冲宽度是逻辑电路中T1管源极输入的时钟信号CLK的窄脉冲宽度的14倍，即移位寄存器的时钟信号的一个脉冲对应逻辑电路的时钟信号的7个脉冲，两种信号经过逻辑与、非、或的运算，经过这样的逻辑单元处理，选择出具有7个脉冲的多脉冲输出Outputn.
从图9所示的仿真结果可以看出，移位寄存器在复用了CLK1、CLK2......CLK8的时钟信号后，产生了ON1～ON8输出信号的波形，在本仿真中，ON是被选择信号CLK信号的窄脉冲宽度的14倍，ON经过逻辑非运算输入给图7中的T2管作为逻辑或电路备用，ON信号与CLK信号通过逻辑与运算进行选择，再通过逻辑或运算最终将CLK信号处理成具有7个脉冲的输出Outputn，从而实现栅极驱动器输出多脉冲波形的功能，为带有补偿功能移位寄存器做准备，从而使多行扫描移位寄存器在显示面板上成为可能，解决玻璃面板上多行扫描的技术问题。
本发明实施例提供的一种显示装置，包括上述本发明实施例所述的栅极驱动器(GOA)，该显示装置，例如可以是OLED显示器。
本发明实施例提供的一种采用所述的栅极驱动器进行栅极驱动的方法，包括：在每组驱动单元中：
每一行上的移位寄存器分别输入不同时序的时钟信号，并输出信号给同一行的逻辑电路；
每一行逻辑电路接收位于同一行的移位寄存器的输出信号，并通过对该输出信号与所有逻辑电路共用的时钟信号进行逻辑运算，输出不同时序的包括多个脉冲的信号，该脉冲的脉冲宽度为所有逻辑电路共用的时钟信号的脉冲宽度。
较佳地，所有逻辑电路共用一个脉冲宽度为第一脉冲宽度、脉冲周期为第一脉冲周期的时钟信号；
在每组驱动单元中：第n行移位寄存器输入第n时钟信号，其中每一时钟信号的脉冲宽度均为第二脉冲宽度、脉冲周期均为第二脉冲周期，所述第二脉冲宽度大于所述第一脉冲宽度，所述第二脉冲周期大于所述第一脉冲周期，各行逻辑电路输出不同时序的包括多个脉冲宽度为所述第一脉冲宽度的脉冲的信号，n的取值范围为[1，N]。
较佳地，所述第二脉冲宽度是所述第一脉冲宽度的2*(N-1)倍，所述第二脉冲周期是所述第一脉冲周期的N倍；
在每组驱动单元中：第n+1时钟信号的时序晚于第n时钟信号一个所述第一脉冲周期；每行逻辑电路输出包括N-1个脉冲宽度为所述第一脉冲宽度的脉冲的信号，第n+1行逻辑电路的输出信号的时序晚于第n行逻辑电路的输出信号一个所述第一脉冲周期，其中，n+1最大为N。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种栅极驱动器，其特征在于，该栅极驱动器包括：多组驱动单元，每组驱动单元包括N行移位寄存器和逻辑电路，N为大于1的整数，每行的移位寄存器的输出端与该行的逻辑电路相连；
第m行逻辑电路的输出端作为该栅极驱动器的输出端，用于与第m行像素的栅极扫描线相连，第m行的逻辑电路的输出端连接第m+1行的移位寄存器的触发信号输入端，m的取值范围为[1，M-1]，M为像素的总行数；
第k行逻辑电路的输出端连接第k-(N-1)行移位寄存器的复位端，k的取值范围为[N，M]；
所有逻辑电路共用一个时钟信号。
2.根据权利要求1所述的栅极驱动器，其特征在于，在每组驱动单元中：各行移位寄存器复用N个不同时序的时钟信号，各行逻辑电路输出不同时序的包括多个脉冲的信号，该脉冲的脉冲宽度为所有逻辑电路共用的时钟信号的脉冲宽度。
3.根据权利要求1所述的栅极驱动器，其特征在于，第m行中的逻辑电路包括：第一薄膜晶体管、第二薄膜晶体管，以及连接在所述第一薄膜晶体管的栅极和所述第二薄膜晶体管的栅极之间的反相器；
其中，第一薄膜晶体管的漏极与第二薄膜晶体管的漏极相连，并作为该逻辑电路的输出端；第一薄膜晶体管的源极作为逻辑电路共用的时钟信号的输入端；第一薄膜晶体管的栅极作为与第m行中的移位寄存器的输出端相连的输入端；第二薄膜晶体管的源极作为低电平信号的输入端。
4.根据权利要求1所述的栅极驱动器，其特征在于，所有逻辑电路共用一个脉冲宽度为第一脉冲宽度、脉冲周期为第一脉冲周期的时钟信号；
在每组驱动单元中：第n行移位寄存器输入第n时钟信号，其中每一时钟信号的脉冲宽度均为第二脉冲宽度、脉冲周期均为第二脉冲周期，所述第二脉冲宽度大于所述第一脉冲宽度，所述第二脉冲周期大于所述第一脉冲周期，各行逻辑电路输出不同时序的包括多个脉冲宽度为所述第一脉冲宽度的脉冲的信号，n的取值范围为[1，N]。
5.根据权利要求4所述的栅极驱动器，其特征在于，所述第二脉冲宽度是所述第一脉冲宽度的2*(N-1)倍，所述第二脉冲周期是所述第一脉冲周期的N倍；
在每组驱动单元中：第n+1时钟信号的时序晚于第n时钟信号一个所述第一脉冲周期；每行逻辑电路输出包括N-1个脉冲宽度为所述第一脉冲宽度的脉冲的信号，第n+1行逻辑电路的输出信号的时序晚于第n行逻辑电路的输出信号一个所述第一脉冲周期，其中，n+1最大为N。
6.根据权利要求5所述的栅极驱动器，其特征在于，每行包括一个移位寄存器和一个逻辑电路。
7.根据权利要求5所述的栅极驱动器，其特征在于，第m行中的移位寄存器包括：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第一电容、第二电容和电阻；
其中，第一薄膜晶体管的栅极与源极短接，当m为1时，作为初始触发信号的输入端，当m大于1时，作为该移位寄存器的触发信号输入端连接第m-1行中的逻辑电路的输出端；
第一薄膜晶体管与第二薄膜晶体管串联，第一薄膜晶体管与第二薄膜晶体管的连接点连接第一电容的一端以及第三薄膜晶体管的栅极，第三薄膜晶体管与第四薄膜晶体管串联，第三薄膜晶体管与第四薄膜晶体管的连接点连接第一电容的另一端以及电阻的一端，并作为该移位寄存器的输出端，第三薄膜晶体管的源极作为时钟信号的输入端，第二薄膜晶体管的栅极和第四薄膜晶体管的栅极均作为该移位寄存器的复位端，电阻的另一端与第二电容的一端相连，第二电容的另一端、第二薄膜晶体管的漏极以及第四薄膜晶体管的漏极均作为低电平信号的输入端。
8.一种显示装置，其特征在于，包括权利要求1-7任一权项所述的栅极驱动器。
9.一种采用权利要求1所述的栅极驱动器进行栅极驱动的方法，其特征在于，该方法包括：在每组驱动单元中：
每一行上的移位寄存器分别输入不同时序的时钟信号，并输出信号给同一行的逻辑电路；
每一行逻辑电路接收位于同一行的移位寄存器的输出信号，并通过对该输出信号与所有逻辑电路共用的时钟信号进行逻辑运算，输出不同时序的包括多个脉冲的信号，该脉冲的脉冲宽度为所有逻辑电路共用的时钟信号的脉冲宽度。
10.根据权利要求9所述的方法，其特征在于，所有逻辑电路共用一个脉冲宽度为第一脉冲宽度、脉冲周期为第一脉冲周期的时钟信号；
在每组驱动单元中：第n行移位寄存器输入第n时钟信号，其中每一时钟信号的脉冲宽度均为第二脉冲宽度、脉冲周期均为第二脉冲周期，所述第二脉冲宽度大于所述第一脉冲宽度，所述第二脉冲周期大于所述第一脉冲周期，各行逻辑电路输出不同时序的包括多个脉冲宽度为所述第一脉冲宽度的脉冲的信号，n的取值范围为[1，N]。
11.根据权利要求10所述的方法，其特征在于，所述第二脉冲宽度是所述第一脉冲宽度的2*(N-1)倍，所述第二脉冲周期是所述第一脉冲周期的N倍；
在每组驱动单元中：第n+1时钟信号的时序晚于第n时钟信号一个所述第一脉冲周期；每行逻辑电路输出包括N-1个脉冲宽度为所述第一脉冲宽度的脉冲的信号，第n+1行逻辑电路的输出信号的时序晚于第n行逻辑电路的输出信号一个所述第一脉冲周期，其中，n+1最大为N。
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