CN109686296B - 移位寄存器模块及驱动方法、栅极驱动电路 - Google Patents

Abstract

本发明涉及显示技术领域，提出一种移位寄存器模块及驱动方法、栅极驱动电路。该移位寄存器模块包括：向第一节点输出第一移位信号的第一移位寄存器单元、向第二节点输出第二移位信号的第二移位寄存器单元、双扫信号生成单元、第一控制单元和第二控制单元。双扫信号生成单元用于响应第一移位信号、第二移位信号中任一信号的有效逻辑电平向第三节点输入有效逻辑电平；第一控制单元用于响应第一控制信号端的信号将第一移位信号传输到第一输出端，以及将第二移位信号传输到第二输出端；第二控制单元用于响应第二控制信号端信号将第一反向器输出端的信号传输到第一输出端和第二输出端。本移位寄存器模块可以实现单行扫描和双行扫描模式之间的切换。

Description

移位寄存器模块及驱动方法、栅极驱动电路

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器模块及驱动方法、栅极驱动电路。

背景技术

显示面板通常包括有栅极驱动电路，在显示过程中，栅极驱动电路能够逐行向显示面板的像素单元输入栅极扫描信号，以实现显示面板上像素单元的逐行显示。

相关技术中，栅极驱动电路一般包括多个级联的移位寄存器单元，每个移位寄存器单元逐行输出上述的栅极扫描信号。

然而，随着显示面板分辨率和刷新率的提高，用于每一行像素单元开启的时间越来越小，例如，8K 120Hz的显示面板，每一行像素单元的开启时间仅仅只有1.85us。当显示面板显示图像的分辨率较小时，像素单元较小的充电时间反而会影响显示面板的显示效果。

需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种移位寄存器模块及驱动方法、栅极驱动电路。本发明提供的移位寄存器模块可以实现显示面板双行扫描模式和单行扫描模式的自由切换，显示面板显示低分辨率的图像时，可以切换到双行扫描模式，从而解决显示面板显示效果不佳的技术问题。

本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本公开的一方面，提供一种移位寄存器模块，该移位寄存器模块包括第一移位寄存器单元、第二移位寄存器单元、双扫信号生成单元、第一控制单元以及第二控制单元。双扫信号生成单元连接所述第一节点、所述第二节点、第三节点，用于响应所述第一移位信号、所述第二移位信号中任一信号的有效逻辑电平向所述第三节点输入所述有效逻辑电平；第一控制单元连接所述第一节点、所述第二节点、第一控制信号端、所述第一输出端、所述第二输出端，用于在第一驱动模式下，响应所述第一控制信号端的信号将所述第一节点的所述第一移位信号传输到所述第一输出端，以及将所述第二节点的所述第二移位信号传输到所述第二输出端；第二控制单元连接所述第三节点，第二控制信号端、所述第一输出端、所述第二输出端，用于在第二驱动模式下，响应所述第二控制信号端的信号将所述第三节点的信号传输到所述第一输出端和所述第二输出端。

在本公开的一种示例性实施例中，所述第一移位信号和所述第二移位信号的有效逻辑电平为低电平时，所述双扫信号生成单元包括：第一与非门和第一反向器。第一与非门的第一输入端连接所述第一节点，第二输入端连接所述第二节点；第一反向器的输入端连接所述第一与非门的输出端，输出端连接所述第三节点。

在本公开的一种示例性实施例中，所述第一移位信号和所述第二移位信号的有效逻辑电平为高电平时，所述双扫信号生成单元包括：或非门和第二反向器。或非门的第一输入端连接所述第一节点，第二输入端连接所述第二节点；第二反向器的输入端连接所述或非门的输出端，输出端连接所述第三节点。

在本公开的一种示例性实施例中，所述或非门包括：第一P型晶体管、第二P型晶体管、第三N型晶体管、第四N型晶体管。第一P型晶体管的控制端连接所述第一节点，第一端连接一高电平信号端；第二P型晶体管的控制端连接所述第二节点，第一端连接所述第一P型晶体管的第二端，第二端形成所述或非门的输出端；第三N型晶体管的控制端连接所述第一节点，第一端连接所述第二P型晶体管的第二端，第二端连接一低电平信号端；第四N型晶体管的控制连接所述第二节点，第一端连接所述第二P型晶体管的第二端，第二端连接一低电平信号端。

在本公开的一种示例性实施例中，所述或非门还包括：第五晶体管、第六晶体管。第五晶体管的控制端连接所述第二控制信号端，第一端连接所述高电平信号端连接，第二端与所述第一P型晶体管的第一端连接，用于在第二驱动模式下，响应所述第二控制信号端的信号将所述高电平信号端的信号传输到所述第一P型晶体管的第一端；第六晶体管的控制端连接所述第二控制信号端，第一端连接所述低电平信号端连接，第二端连接所述第三N型晶体管的第二端，用于在第二驱动模式下，响应所述第二控制信号端的信号将所述低电平信号端的信号传输到所述第三N型晶体管的第二端的第一端。

在本公开的一种示例性实施例中，所述第二反向器包括：第七P型晶体管、第八N型晶体管。第七P型晶体管的控制端与所述或非门的输出端连接，第一端连接一高电平信号端，第二端连接所述第三节点；第八N型晶体管的控制端连接所述或非门的输出端连接，第一端连接一低电平信号端，第二端连接所述第三节点。

在本公开的一种示例性实施例中，所述第一控制单元包括：第九晶体管、第十晶体管。第九晶体管的控制端连接所述第一控制信号端，第一端连接所述第一节点，第二端连接所述第一输出端；第十晶体管的控制端连接所述第一控制信号端，第一端连接所述第二节点，第二端连接所述第二输出端。

在本公开的一种示例性实施例中，所述第二控制单元包括：第十一晶体管、第十二晶体管。第十一晶体管的控制端连接所述第二控制信号端，第一端连接所述第三节点，第二端连接所述第一输出端；第十二晶体管的控制端连接所述第二控制信号端，第一端连接所述第三节点，第二端连接所述第二输出端。

在本公开的一种示例性实施例中，所述第一移位寄存器单元包括：第一锁存器、第二与非门、第三反相器。第一锁存器连接信号输入端、第一时钟信号端，第四节点，用于响应于所述第一时钟信号端的信号将所述信号输入端的信号存储于所述第四节点；第二与非门的第一输入端连接所述第四节点，第二输入端连接第二时钟信号端；第三反相器的输入端连接所述第二与非门的输出端，输出端连接所述第一节点。

在本公开的一种示例性实施例中，所述第二移位寄存器单元包括：第二锁存器、第三与非门、第四反相器。第二锁存器连接所述第四节点、所述第二时钟信号端，第五节点，用于响应于所述第二时钟信号端的信号将所述第四节点的信号存储于所述第五节点；第三与非门的第一输入端连接所述第五节点，第二输入端连接第三时钟信号端；第四反相器的输入端连接所述第三与非门的输出端，输出端连接所述第二节点。

在本公开的一种示例性实施例中，所述第一锁存器包括：第十三N型晶体管、第十四N型晶体管、第十五P型晶体管、第十六P型晶体管、第十七N型晶体管、第十八P型晶体管。第十三N型晶体管的控制端连接所述第一时钟信号端，第一端连接所述信号输入端；第十四N型晶体管的控制端连接所述第十三N型晶体管的第二端，第一端连接一低电平信号端；第十五P型晶体管的控制端连接所述第十三N型晶体管的第二端，第一端连接一高电平信号端，第二端连接所述第十四N型晶体管的第二端；第十六P型晶体管的控制端连接所述第十五P型晶体管的第二端，第一端连接一高电平信号端，第二端连接所述第四节点；第十七N型晶体管的控制端连接所述第十五P型晶体管的第二端，第一端连接一低电平信号端，第二端连接所述第四节点；第十八P型晶体管的控制端连接所述第一时钟信号端，第一端连接所述第十三N型晶体管的第二端，第二端连接所述第四节点。

在本公开的一种示例性实施例中，所述第二与非门包括：第十九P型晶体管、第二十P型晶体管、第二十一N型晶体管、第二十二N型晶体管。第十九P型晶体管的控制端连接所述第四节点，第一端连接一高电平信号端，第二端形成所述第二与非门的输出端；第二十P型晶体管的控制端连接第二时钟信号端，第一端连接一高电平信号端，第二端与所述第十九P型晶体管的第二端连接；第二十一N型晶体管的控制端连接第四节点，第一端连接所述第二十P型晶体管的第二端；第二十二N型晶体管的控制端连接所述第二时钟信号端，第一端连接所述第二十一N型晶体管的第二端，第二端连接一低电平信号端。

本公开的一种示例性实施例中，所述第三反相器包括：第二十三P型晶体管、第二十四N型晶体管。第二十三P型晶体管的控制端连接所述第二与非门的输出端，第一端连接一高电平信号端，第二端连接所述第一节点；第二十四N型晶体管的控制端连接所述第二与非门的输出端，第一端连接一低电平信号端，第二端连接所述第一节点。

本公开的一种示例性实施例中，所述第二锁存器与所述第一锁存器结构相同；所述第三与非门与所述第二与非门结构相同；所述第四反相器结构与所述第三反相器结构相同。

根据本公开的一方面，提供一种移位寄存器模块驱动方法，用于驱动上述的移位寄存器模块，该方法包括：

在第一驱动模式下，利用所述第一控制信号端的信号将所述第一节点的所述第一移位信号传输到所述第一输出端，以及将所述第二节点的所述第二移位信号传输到所述第二输出端；

在第二驱动模式下，利用所述第二控制信号端的信号将所述第三节点的信号传输到所述第一输出端和所述第二输出端。

根据本公开的一方面，提供一种栅极驱动电路，该栅极驱动电路包括级联的多个如上述的移位寄存器模块，其中，各级移位寄存器模块中的第二移位寄存器单元与下一级移位寄存器模块中的第一移位寄存器单元级联。

本发明提供一种移位寄存器模块及驱动方法、栅极驱动电路。该移位寄存器模块包括包括：第一移位寄存器单元、第二移位寄存器单元、双扫信号生成单元、第一控制单元以及第二控制单元。第一移位寄存器单元用于向第一节点输出第一移位信号；第二移位寄存器单元与所述第一移位寄存器单元级联，用于向第二节点输出第二移位信号。双扫信号生成单元连接所述第一节点、所述第二节点、第三节点，用于响应所述第一移位信号、所述第二移位信号中任一信号的有效逻辑电平向所述第三节点输入所述有效逻辑电平。第一控制单元在第一驱动模式下，可以利用所述第一控制信号端的信号将所述第一节点的所述第一移位信号传输到所述第一输出端，以及将所述第二节点的所述第二移位信号传输到所述第二输出端，从而实现单行扫描；第二控制单元在第二驱动模式下，可以利用所述第二控制信号端的信号将所述第三节点的信号传输到所述第一输出端和所述第二输出端，从而实现双行扫描。一方面，该移位寄存器模块级联组成的栅极驱动电路可以实现像素单元单行扫描模式和双行扫描模式的切换，在显示面板显示低分辨率的图像时，该移位寄存器模块组成的栅极驱动电路可以切换到双行扫描模式，从而解决由于充电时间短造成的显示效果不佳的问题。另一方面，在显示面板显示高分辨率图像时，该移位寄存器模块组成的栅极驱动电路可以切换到单行扫描模式，从而可以通过提高显示面板分辨率的方式提高显示效果。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开移位寄存器模块一种示例性实施例的结构示意图；

图2为本公开移位寄存器模块一种示例性实施例的结构示意图；

图3为图2中移位寄存器模块一种示例性实施例中在第一驱动模式下各节点的时序图；

图4为图2中移位寄存器模块一种示例性实施例中在第二驱动模式下各节点的时序图；

图5为本公开移位寄存器模块一种示例性实施例的结构示意图；

图6为本公开移位寄存器模块一种示例性实施例的结构示意图；

图7为本公开移位寄存器模块另一种示例性实施例的结构示意图；

图8为图7中移位寄存器模块一种示例性实施例中在第一驱动模式下各节点的时序图；

图9为图7中移位寄存器模块一种示例性实施例中在第二驱动模式下各节点的时序图；

图10为本公开移位寄存器模块一种示例性实施例的结构示意图；

图11为本公开栅极驱动电路一种示例性实施例的结构示意图；

图12为本公开栅极驱动电路一种示例性实施例中一种驱动模式下的时序图；

图13为本公开栅极驱动电路一种示例性实施例中另一种驱动模式下的时序图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

本示例性实施例首先提供一种移位寄存器模块，如图1所示，为本公开移位寄存器模块一种示例性实施例的结构示意图。该移位寄存器模块包括第一移位寄存器单元1、第二移位寄存器单元2、双扫信号生成单元3、第一控制单元4以及第二控制单元5。双扫信号生成单元3连接所述第一节点N1、所述第二节点N2、第三节点N3，用于响应所述第一移位信号、所述第二移位信号中任一信号的有效逻辑电平向所述第三节点N3输入所述有效逻辑电平；第一控制单元4连接所述第一节点N1、所述第二节点N2、第一控制信号端CN1、所述第一输出端GOUT1、所述第二输出端GOUT2，用于在第一驱动模式下，响应所述第一控制信号端CN1的信号将所述第一节点N1的所述第一移位信号传输到所述第一输出端GOUT1，以及将所述第二节点N2的所述第二移位信号传输到所述第二输出端GOUT2；第二控制单元5连接所述第三节点N3，第二控制信号端CN2、所述第一输出端GOUT1、所述第二输出端GOUT2，用于在第二驱动模式下，响应所述第二控制信号端CN2的信号将所述第三节点N3的信号传输到所述第一输出端GOUT1和所述第二输出端GOUT2。

本示例性实施例提供一种移位寄存器模块。该移位寄存器模块包括包括：第一移位寄存器单元、第二移位寄存器单元、双扫信号生成单元、第一控制单元以及第二控制单元。第一移位寄存器单元用于向第一节点输出第一移位信号；第二移位寄存器单元与所述第一移位寄存器单元级联，用于向第二节点输出第二移位信号。双扫信号生成单元连接所述第一节点、所述第二节点、第三节点，用于响应所述第一移位信号、所述第二移位信号中任一信号的有效逻辑电平向所述第三节点输入所述有效逻辑电平。第一控制单元在第一驱动模式下，可以利用所述第一控制信号端的信号将所述第一节点的所述第一移位信号传输到所述第一输出端，以及将所述第二节点的所述第二移位信号传输到所述第二输出端，从而实现第一移位寄存器单元和第二移位寄存器单元逐行扫描；第二控制单元在第二驱动模式下，可以利用所述第二控制信号端的信号将所述第三节点的信号传输到所述第一输出端和所述第二输出端，从而实现第一移位寄存器单元和第二移位寄存器单元双行扫描。一方面，该移位寄存器模块级联组成的栅极驱动电路可以实现像素单元单行扫描模式和双行扫描模式的切换，在显示面板显示低分辨率的图像时，该移位寄存器模块组成的栅极驱动电路可以切换到双行扫描模式，从而解决由于充电时间短造成的显示效果不佳的问题。另一方面，在显示面板显示高分辨率图像时，该移位寄存器模块组成的栅极驱动电路可以切换到单行扫描模式，从而可以通过提高显示面板分辨率的方式提高显示效果。

本示例性实施例中，如图2所示，为本公开移位寄存器模块一种示例性实施例的结构示意图。所述第一移位信号和所述第二移位信号的有效逻辑电平可以为高电平时，所述双扫信号生成单元3可以包括：或非门31和第二反向器32。或非门31的第一输入端连接所述第一节点N1，第二输入端连接所述第二节点N2；第二反向器32的输入端连接所述或非门31的输出端，输出端连接所述第三节点N3。

如图3、4所示，图3为图2中移位寄存器模块一种示例性实施例中在第一驱动模式下各节点的时序图，图4为图2中移位寄存器模块一种示例性实施例中在第二驱动模式下各节点的时序图。G1表示第一移位寄存器单元1输出的第一移位信号，G2表示第二移位寄存器单元2输出的第二移位信号，N3表示第三节点N3上的信号，GOUT1表示第一输出端的信号，GOUT2表示第二输出端的信号。级联的第一移位寄存器单元和第二移位寄存器单元输出的第一移位信号G1和第二移位信号G2具有一定的相位差。

如图3所示，移位寄存器模块处于第一驱动模式，在t1时间段，第一移位信号G1为高电平，第一控制单元将该高电平信号输出到第一输出端GOUT1，第一输出端GOUT1的信号为高电平；在t2时间段，第二移位信号G2为高电平，第一控制单元将该高电平信号输出到第二输出端GOUT2，第二输出端GOUT2的信号为高电平，从而实现第一移位寄存器单元和第二移位寄存器单元逐行扫描。

如图4所示，移位寄存器模块处于第二驱动模式，在t1时间段，第一移位信号G1为高电平，第二移位信号G2为低电平，或非门31的输出端输出低电平，该低电平信号在第二反向器32作用下向第三节点输出高电平信号，第二控制单元将第三节点的高电平信号传输到第一输出端和第二输出端，第一输出端和第二输出端的信号均为高电平；在t2时间段，第一移位信号G1为低电平，第二移位信号G2为高电平，或非门31的输出端输出低电平，该低电平信号在第二反向器32作用下向第三节点输出高电平信号，第二控制单元将第三节点的高电平信号传输到第一输出端和第二输出端，第一输出端和第二输出端的信号均为高电平，从而实现第一移位寄存器单元和第二移位寄存器单元双行扫描。

本示例性实施例中，如图5所示，为本公开移位寄存器模块一种示例性实施例的结构示意图。所述或非门31可以包括：第一P型晶体管T1、第二P型晶体管T2、第三N型晶体管T3、第四N型晶体管T4。第一P型晶体管T1的控制端连接所述第一节点N1，第一端连接一高电平信号端VCH；第二P型晶体管T2的控制端连接所述第二节点N2，第一端连接所述第一P型晶体管的第二端，第二端形成所述或非门31的输出端；第三N型晶体管T3的控制端连接所述第一节点N1，第一端连接所述第二P型晶体管的第二端，第二端连接一低电平信号端VCL；第四N型晶体管T4的控制连接所述第二节点N2，第一端连接所述第二P型晶体管的第二端，第二端连接一低电平信号端VCL。应该理解的是，在其他示例性实施例中，或非门31还可以有更多的结构可以供选择，这些都属于本公开的保护范围。

本示例性实施例中，如图6所示，为本公开移位寄存器模块一种示例性实施例的结构示意图。所述或非门31还可以包括：第五晶体管T5、第六晶体管T6。第五晶体管T5的控制端连接所述第二控制信号端CN2，第一端连接所述高电平信号端VCH连接，第二端与所述第一P型晶体管T1的第一端连接，用于在第二驱动模式下，响应所述第二控制信号端CN2的信号将所述高电平信号端VCH的信号传输到所述第一P型晶体管的第一端；第六晶体管T6的控制端连接所述第二控制信号端CN2，第一端连接所述低电平信号端VCL连接，第二端连接所述第三N型晶体管T3的第二端，用于在第二驱动模式下，响应所述第二控制信号端CN2的信号将所述低电平信号端VCL的信号传输到所述第三N型晶体管的第二端的第一端。第五晶体管T5和第六晶体管T6可以作为或非门31的控制晶体管，当第六晶体管T6导通时，第四N型晶体管T4才可以接收低电平信号端VCL的信号；当第五晶体管T5导通时，第一P型晶体管T1才可以接收高电平信号端VCH的信号。该设置可以使得或非门31仅能在第二驱动模式下对输入端的信号进行逻辑运算，从而避免了在第一工作模式时，第一移位寄存器单元和第二移位寄存器单元输出的移位信号通过或非门31、第二反相器31、第二控制单元5泄露到第一输出端GOUT1和GOUT2，从而造成输出端输出信号异常。

本示例性实施例中，如图5、6所示，所述第二反向器32可以包括：第七P型晶体管T7、第八N型晶体管T8。第七P型晶体管T7的控制端与所述或非门31的输出端连接，第一端连接一高电平信号端VCH，第二端连接所述第三节点N3；第八N型晶体管T8的控制端连接所述或非门31的输出端连接，第一端连接一低电平信号端VCL，第二端连接所述第三节点N3。应该理解的是，在其他示例性实施例中，第二反向器32还可以更多的结构可供选择，这些都属于本公开的保护范围。

本示例性实施例中，如图5、6所示，所述第一控制单元4可以包括：第九晶体管T9、第十晶体管T10。第九晶体管T9的控制端连接所述第一控制信号端CN1，第一端连接所述第一节点N1，第二端连接所述第一输出端GOUT1；第十晶体管T10的控制端连接所述第一控制信号端CN1，第一端连接所述第二节点N2，第二端连接所述第二输出端GOUT2。应该理解的是，在其他示例性实施例中，第一控制单元4还可以更多的结构可供选择，这些都属于本公开的保护范围。

本示例性实施例中，如图5、6所示，所述第二控制单元5可以包括：第十一晶体管T11、第十二晶体管T12。第十一晶体管T11的控制端连接所述第二控制信号端CN2，第一端连接所述第三节点N3，第二端连接所述第一输出端GOUT1；第十二晶体管T12的控制端连接所述第二控制信号端CN2，第一端连接所述第三节点N3，第二端连接所述第二输出端GOUT2。应该理解的是，在其他示例性实施例中，所述第二控制单元5还可以更多的结构可供选择，这些都属于本公开的保护范围。

本示例性实施例中，所述第一移位信号和所述第二移位信号的有效逻辑电平可以为低电平时，如图7所示，为本公开移位寄存器模块另一种示例性实施例的结构示意图。所述双扫信号生成单元3可以包括：第一与非门33和第一反向器34。第一与非门33的第一输入端连接所述第一节点N1，第二输入端连接所述第二节点N2；第一反向器34的输入端连接所述第一与非门的输出端，输出端连接所述第三节点N3。

如图8、9所示，图8为图7中移位寄存器模块一种示例性实施例中在第一驱动模式下各节点的时序图，图9为图7中移位寄存器模块一种示例性实施例中在第二驱动模式下各节点的时序图。G1表示第一移位寄存器单元1输出的第一移位信号，G2表示第二移位寄存器单元2输出的第二移位信号，N3表示第三节点N3上的信号，GOUT1表示第一输出端的信号，GOUT2表示第二输出端的信号。级联的第一移位寄存器单元和第二移位寄存器单元输出的第一移位信号G1和第二移位信号G2具有一定的相位差。

如图8所示，移位寄存器模块处于第一驱动模式，在t1时间段，第一移位信号G1为低电平，第一控制单元将该低电平信号输出到第一输出端GOUT1，第一输出端GOUT1的信号为低电平；在t2时间段，第二移位信号G2为低电平，第一控制单元将该低电平信号输出到第二输出端GOUT2，第二输出端GOUT2的信号为低电平，从而实现第一移位寄存器单元和第二移位寄存器单元逐行扫描。

如图9所示，移位寄存器模块处于第二驱动模式，在t1时间段，第一移位信号G1为低电平，第二移位信号G2为高电平，与非门33的输出端输出高电平，该高电平信号在第一反向器34作用下向第三节点输出低电平信号，第二控制单元将第三节点的低电平信号传输到第一输出端和第二输出端，第一输出端和第二输出端的信号均为低电平；在t2时间段，第一移位信号G1为高电平，第二移位信号G2为低电平，与非门33的输出端输出高电平，该高电平信号在第一反向器34作用下向第三节点输出低电平信号，第二控制单元将第三节点的低电平信号传输到第一输出端和第二输出端，第一输出端和第二输出端的信号均为低电平，从而实现第一移位寄存器单元和第二移位寄存器单元双行扫描。

本示例性实施例中，如图10所示，为本公开移位寄存器模块一种示例性实施例的结构示意图。所述第一移位寄存器单元1可以包括：第一锁存器11、第二与非门12、第三反相器13。第一锁存器11连接信号输入端STV、第一时钟信号端CKV1，第四节点N4，用于响应于所述第一时钟信号端CKV1的信号将所述信号输入端STV的信号存储于所述第四节点N4；第二与非门12的第一输入端连接所述第四节点N4，第二输入端连接第二时钟信号端CKV2；第三反相器13的输入端连接所述第二与非门12的输出端，输出端连接所述第一节点N1。其中，第四节点处可以引出一输出端NEXT1，该输出端NEXT1可以作为下一级移位寄存器单元的信号输入端。

本示例性实施例中，所述第二移位寄存器单元2可以包括：第二锁存器21、第三与非门22、第四反相器23。第二锁存器21连接输出端NEXT1、所述第二时钟信号端CKV2，第五节点N5，用于响应于所述第二时钟信号端CKV2的信号将所述输出端NEXT1的信号存储于所述第五节点；第三与非门22的第一输入端连接所述第五节点N5，第二输入端连接第三时钟信号端CKV3；第四反相器23的输入端连接所述第三与非门22的输出端，输出端连接所述第二节点N2。其中，第五节点N5处可以引出一输出端NEXT2，该输出端NEXT2可以作为下一级移位寄存器单元的信号输入端。

本示例性实施例中，如图10所示，所述第一锁存器11可以包括：第十三N型晶体管T13、第十四N型晶体管T14、第十五P型晶体管T15、第十六P型晶体管T16、第十七N型晶体管T17、第十八P型晶体管T18。第十三N型晶体管的控制端连接所述第一时钟信号端CKV1，第一端连接所述信号输入端STV；第十四N型晶体管T14的控制端连接所述第十三N型晶体管的第二端，第一端连接一低电平信号端VCL；第十五P型晶体管T15的控制端连接所述第十三N型晶体管的第二端，第一端连接一高电平信号端VCH，第二端连接所述第十四N型晶体管的第二端；第十六P型晶体管T16的控制端连接所述第十五P型晶体管T15的第二端，第一端连接一高电平信号端VCH，第二端连接所述第四节点N4；第十七N型晶体管T17的控制端连接所述第十五P型晶体管的第二端，第一端连接一低电平信号端VCL，第二端连接所述第四节点N4；第十八P型晶体管的控制端连接所述第一时钟信号端CKV1，第一端连接所述第十三N型晶体管的第二端，第二端连接所述第四节点N4。

本示例性实施例中，如图10所示，所述第二与非门12可以包括：第十九P型晶体管T19、第二十P型晶体管T20、第二十一N型晶体管T21、第二十二N型晶体管T22。第十九P型晶体管的控制端连接所述第四节点N4，第一端连接一高电平信号端VCH，第二端形成所述第二与非门12的输出端；第二十P型晶体管T20的控制端连接第二时钟信号端CKV2，第一端连接一高电平信号端VCH，第二端与所述第十九P型晶体管的第二端连接；第二十一N型晶体管的控制端连接第四节点N4，第一端连接所述第二十P型晶体管的第二端；第二十二N型晶体管的控制端连接所述第二时钟信号端CKV2，第一端连接所述第二十一N型晶体管的第二端，第二端连接一低电平信号端VCL。

本示例性实施例中，所述第三反相器13可以包括：第二十三P型晶体管T23、第二十四N型晶体管T24。第二十三P型晶体管T23的控制端连接所述第二与非门12的输出端，第一端连接一高电平信号端VCH，第二端连接所述第一节点N1；第二十四N型晶体管的控制端连接所述第二与非门12的输出端，第一端连接一低电平信号端VCL，第二端连接所述第一节点N1。

本示例性实施例中，如图10所示，所述第二锁存器21的结构可以与所述第一锁存器11的结构相同；所述第三与非门22的结构可以与所述第二与非门12的结构相同；所述第四反相器结构23的结构可以与所述第三反相器13的结构相同。

应该理解的是，在其他示例性实施例中，第一移位寄存器单元和第二移位寄存器单元还可以有更多的结构可供选择，这些都属于本公开的保护范围。

本示例性实施例还提供一种移位寄存器模块驱动方法，用于驱动上述的移位寄存器模块，该方法包括：

在第一驱动模式下，利用所述第一控制信号端的信号将所述第一节点的所述第一移位信号传输到所述第一输出端，以及将所述第二节点的所述第二移位信号传输到所述第二输出端；

在第二驱动模式下，利用所述第二控制信号端的信号将所述第三节点的信号传输到所述第一输出端和所述第二输出端。

本示例性实施例提供的移位寄存器模块驱动方法与上述的移位寄存器模块具有相同的技术特征和工作原理，上述内容已经做出详细说明，此处不再赘述。

本示例性实施例还提供一种栅极驱动电路，如图11所示，为本公开栅极驱动电路一种示例性实施例的结构示意图。该栅极驱动电路包括级联的多个如上述的移位寄存器模块。该栅极驱动电路还包括第一时钟信号线CKV1、第二时钟信号线CKV2、第三时钟信号线CKV3、第四时钟信号线CKV4、初始信号线STV、第一控制信号线CN1、第二控制信号线CN2。第一时钟信号线CKV1、第二时钟信号线CKV2、第三时钟信号线CKV3、第四时钟信号线CKV4分别提供第一时钟信号端、第二时钟信号端、第三时钟信号端、第四时钟信号端。初始信号线STV提供第一级移位寄存器模块的信号输入端。第一控制信号线CN1、第二控制信号线CN2分别提供第一控制信号端和第二控制信号端。其中，奇数级移位寄存器模块可以接收第一时钟信号线CKV1、第二时钟信号线CKV2、第三时钟信号线CKV3的时钟信号，偶数级移位寄存器模块可以接收括第一时钟信号线CKV1、第二时钟信号线CKV2、第三时钟信号线CKV3的时钟信号。

各级移位寄存器模块中的第二移位寄存器单元与下一级移位寄存器模块中的第一移位寄存器单元级联。例如，图11中第一级移位寄存器模块中的输出端NEXT2(即该移位寄存器模块中第五节点引出的输出端)的信号可以作为第二级移位寄存器模块信号输入端STV的信号，图11中第二级移位寄存器模块中的输出端NEXT4(即该移位寄存器模块中第五节点引出的输出端)的信号可以作为第三级移位寄存器模块信号输入端STV的信号。

如图12所示，为本公开栅极驱动电路一种示例性实施例中一种驱动模式下的时序图，在该模式下，每一个移位寄存器模块处于第一驱动模式，该栅极驱动电路可以逐行输出GOUT1、GOUT2、GOUT3等栅极驱动信号。

如图13所示，为本公开栅极驱动电路一种示例性实施例中另一种驱动模式下的时序图，在该模式下，每一个移位寄存器模块处于第二驱动模式，该栅极驱动电路可以同时双行输出GOUT1、GOUT2、GOUT3等栅极驱动信号。显然，第二驱动模式下，每一行像素单元具有更多的充电时间。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (10)

1.一种移位寄存器模块，其特征在于，包括：

第一移位寄存器单元，用于向第一节点输出第一移位信号；

第二移位寄存器单元，与所述第一移位寄存器单元级联，用于向第二节点输出第二移位信号；

双扫信号生成单元，连接所述第一节点、所述第二节点、第三节点，用于响应所述第一移位信号、所述第二移位信号中任一信号的有效逻辑电平向所述第三节点输入所述有效逻辑电平；

第一控制单元，连接所述第一节点、所述第二节点、第一控制信号端、第一输出端、第二输出端，用于在第一驱动模式下，响应所述第一控制信号端的信号将所述第一节点的所述第一移位信号传输到所述第一输出端，以及将所述第二节点的所述第二移位信号传输到所述第二输出端；

第二控制单元，连接所述第三节点，第二控制信号端、所述第一输出端、所述第二输出端，用于在第二驱动模式下，响应所述第二控制信号端的信号将所述第三节点的信号传输到所述第一输出端和所述第二输出端。

2.根据权利要求1所述的移位寄存器模块，其特征在于，所述第一移位信号和所述第二移位信号的有效逻辑电平为低电平时，所述双扫信号生成单元包括：

第一与非门，第一输入端连接所述第一节点，第二输入端连接所述第二节点；

第一反向器，输入端连接所述第一与非门的输出端，输出端连接所述第三节点。

3.根据权利要求1所述的移位寄存器模块，其特征在于，所述第一移位信号和所述第二移位信号的有效逻辑电平为高电平时，所述双扫信号生成单元包括：

或非门，第一输入端连接所述第一节点，第二输入端连接所述第二节点；

第二反向器，输入端连接所述或非门的输出端，输出端连接所述第三节点。

4.根据权利要求3所述的移位寄存器模块，其特征在于，所述或非门包括：

第一P型晶体管，控制端连接所述第一节点，第一端连接一高电平信号端；

第二P型晶体管，控制端连接所述第二节点，第一端连接所述第一P型晶体管的第二端，第二端形成所述或非门的输出端；

第三N型晶体管，控制端连接所述第一节点，第一端连接所述第二P型晶体管的第二端，第二端连接一低电平信号端；

第四N型晶体管，控制连接所述第二节点，第一端连接所述第二P型晶体管的第二端，第二端连接一低电平信号端。

5.根据权利要求4所述的移位寄存器模块，其特征在于，所述或非门还包括：

第五晶体管，控制端连接所述第二控制信号端，第一端连接所述高电平信号端连接，第二端与所述第一P型晶体管的第一端连接，用于在第二驱动模式下，响应所述第二控制信号端的信号将所述高电平信号端的信号传输到所述第一P型晶体管的第一端；

第六晶体管，控制端连接所述第二控制信号端，第一端连接所述低电平信号端连接，第二端连接所述第三N型晶体管的第二端，用于在第二驱动模式下，响应所述第二控制信号端的信号将所述低电平信号端的信号传输到所述第三N型晶体管的第二端的第一端。

6.根据权利要求3所述的移位寄存器模块，其特征在于，所述第二反向器包括：

第七P型晶体管，控制端与所述或非门的输出端连接，第一端连接一高电平信号端，第二端连接所述第三节点；

第八N型晶体管，控制端连接所述或非门的输出端连接，第一端连接一低电平信号端，第二端连接所述第三节点。

7.根据权利要求1所述的移位寄存器模块，其特征在于，所述第一控制单元包括：

第九晶体管，控制端连接所述第一控制信号端，第一端连接所述第一节点，第二端连接所述第一输出端；

第十晶体管，控制端连接所述第一控制信号端，第一端连接所述第二节点，第二端连接所述第二输出端；

所述第二控制单元包括：

第十一晶体管，控制端连接所述第二控制信号端，第一端连接所述第三节点，第二端连接所述第一输出端；

第十二晶体管，控制端连接所述第二控制信号端，第一端连接所述第三节点，第二端连接所述第二输出端。

8.根据权利要求3-7任一项所述的移位寄存器模块，其特征在于，所述第一移位寄存器单元包括：

第一锁存器，连接信号输入端、第一时钟信号端，第四节点，用于响应于所述第一时钟信号端的信号将所述信号输入端的信号存储于所述第四节点；

第二与非门，第一输入端连接所述第四节点，第二输入端连接第二时钟信号端；

第三反相器，输入端连接所述第二与非门的输出端，输出端连接所述第一节点；

所述第二移位寄存器单元包括：

第二锁存器，连接所述第四节点、所述第二时钟信号端，第五节点，用于响应于所述第二时钟信号端的信号将所述第四节点的信号存储于所述第五节点；

第三与非门，第一输入端连接所述第五节点，第二输入端连接第三时钟信号端；

第四反相器，输入端连接所述第三与非门的输出端，输出端连接所述第二节点。

9.一种移位寄存器模块驱动方法，用于驱动权利要求1-8任一项所述的移位寄存器模块，其特征在于，包括：

在第一驱动模式下，利用所述第一控制信号端的信号将第一节点的第一移位信号传输到所述第一输出端，以及将第二节点的第二移位信号传输到所述第二输出端；

在第二驱动模式下，利用第二控制信号端的信号将第三节点的信号传输到第一输出端和第二输出端。

10.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-8任一项所述的移位寄存器模块，其中，各级移位寄存器模块中的第二移位寄存器单元与下一级移位寄存器模块中的第一移位寄存器单元级联。

Images