CN104537996A - 与非门锁存的驱动电路以及与非门锁存的移位寄存器 - Google Patents

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Abstract

本发明公开了一种与非门锁存的驱动电路以及与非门锁存的移位寄存器。该与非门锁存的驱动电路包括多个级联设置的移位寄存电路，每一所述移位寄存电路包括时钟控制传输电路以及与非门锁存电路，其中所述时钟控制传输电路由所述时钟信号的第一时钟脉冲进行触发将前一级的驱动脉冲传输至所述与非门锁存电路，并由所述与非门锁存电路进行锁存，所述与非门锁存电路进一步由所述第一时钟信号后续的第二时钟脉冲进行触发进而输出所述驱动脉冲。通过以上方式，本发明的与非门锁存的驱动电路能够适用于CMOS制程，功耗低、噪声容限宽。

Description

与非门锁存的驱动电路以及与非门锁存的移位寄存器
技术领域
本发明涉及液晶显示技术领域，特别是涉及一种与非门锁存的驱动电路以及与非门锁存的移位寄存器。
背景技术
GOA(Gate Driver On Array)电路是利用现有的液晶显示器的Array制程将栅极扫描驱动电路制作在Array基板上，以实现逐行扫描的驱动方式。其具有降低生产成本和窄边框设计的优点，为多种显示器所使用。GOA电路要具有两项基本功能：第一是输入栅极驱动脉冲，驱动面板内的栅极线，打开显示区内的TFT(Thin Film Transistor，薄膜场效应晶体管)，由栅极线对像素进行充电；第二是移位寄存，当第n个栅极驱动脉冲输出完成后，可以通过时钟控制进行n+1个栅极驱动脉冲的输出，并依此传递下去。
GOA电路包括上拉电路(Pull-up circuit)、上拉控制电路(Pull-upcontrol circuit)、下拉电路(Pull-down circuit)、下拉控制电路(Pull-downcontrol circuit)以及负责电位抬升的上升电路(Boost circuit)。具体地，上拉电路主要负责将输入的时钟讯号(Clock)输出至薄膜晶体管的栅极，作为液晶显示器的驱动信号。上拉控制电路负责控制上拉电路的打开，一般是由上级GOA电路传递来的信号作用。下拉电路负责在输出扫描信号后，快速将扫描信号拉低为低电位，即薄膜晶体管的栅极的电位拉低为低电位；下拉保持电路则负责将扫描信号和上拉电路的信号(通常称为Q点)保持在关闭状态(即设定的负电位)，通常有两个下拉保持电路交替作用。上升电路则负责Q点电位的二次抬升，这样确保上拉电路的G(N)正常输出。
不同的GOA电路可以使用不同的制程。LTPS(Low TemperaturePoly-silicon，低温多晶硅)制程具有高电子迁移率和技术成熟的优点，目前被中小尺寸显示器广泛使用。CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)LTPS制程具有低功耗、电子迁移率高、噪声容限宽等优点,因此逐渐为面板厂商使用，如此需要开发与CMOS LTPS制程对应的GOA电路。
发明内容
本发明实施例提供了一种与非门锁存的驱动电路以及与非门锁存的移位寄存器，以适用于CMOS制程，功耗低、噪声容限宽。
本发明提供一种与非门锁存的驱动电路，其包括多个级联设置的与非门锁存的移位寄存电路，每一移位寄存电路包括时钟控制传输电路以及与非门锁存电路，其中时钟控制传输电路由时钟信号的第一时钟脉冲进行触发将前一级的驱动脉冲传输至与非门锁存电路，并由与非门锁存电路进行锁存，与非门锁存电路进一步由第一时钟信号后续的第二时钟脉冲进行触发进而输出驱动脉冲。
其中，时钟控制传输电路和与非门锁存电路分别为上升沿触发。
其中，与非门锁存电路至少包括第一反相器、第一与非门、第二与非门以及第三与非门，其中第一反相器的输入端连接时钟控制传输电路的输出端，第一与非门的第一输入端连接第一反相器的输出端，第一与非门的第二输入端连接第二与非门的输出端，第二与非门的第一输入端连接第一反相器的输入端，第二与非门的第二输入端连接第一与非门的输出端，第二与非门的输出端进一步连接与第三非门的第一输入端，第三与非门的第二输入端接收时钟信号。
其中，时钟控制传输电路在传输驱动脉冲的过程中对驱动脉冲进行反相。
其中，与非门锁存电路进一步包括与第三与非门的输出端连接的多级反相电路。
其中，多级反相电路包括串联设置的多个第二反相器。
其中，第二反相器的数量为三个。
其中，相邻的移位寄存电路的时钟信号互为反相。
本发明还提供一种与非门锁存的移位寄存器，其包括时钟控制传输电路以及与非门锁存电路，与非门锁存电路至少包括第一反相器、第一与非门、第二与非门以及第三与非门，其中第一反相器的输入端连接时钟控制传输电路的输出端，第一与非门的第一输入端连接第一反相器的输出端，第一与非门的第二输入端连接第二与非门的输出端，第二与非门的第一输入端连接第一反相器的输入端之间，第二与非门的第二输入端连接第一与非门的输出端，第二与非门的输出端进一步连接第三与非门的第一输入端。
其中，与非门锁存电路进一步包括与第三与非门的输出端连接的多级反相电路。
通过上述方案，本发明的有益效果是：本发明的与非门锁存的驱动电路通过时钟控制传输电路由时钟信号的第一时钟脉冲进行触发将前一级的驱动脉冲传输至与非门锁存电路，并由与非门锁存电路进行锁存，与非门锁存电路进一步由第一时钟信号后续的第二时钟脉冲进行触发进而输出驱动脉冲，能够适用于CMOS制程，功耗低、噪声容限宽。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本发明实施例的与非门锁存的驱动电路的结构示意图；
图2是图1中的移位寄存器的电路图；
图3是本发明第二实施例的移位寄存器的电路图；
图4是本发明实施例的与非门锁存的驱动电路的理论时序图；
图5是本发明实施例的与非门锁存的驱动电路的模拟时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图1所示，图1是本发明实施例的与非门锁存的驱动电路的结构示意图。如图1所示，本实施例所揭示的驱动电路1包括多个级联设置的与非门锁存的移位寄存电路10，每一移位寄存电路10包括时钟控制传输电路11以及与非门锁存电路12，其中时钟控制传输电路11由时钟信号的第一时钟脉冲进行触发将前一级的驱动脉冲传输至与非门锁存电路12，并由与非门锁存电路12进行锁存，与非门锁存电路12进一步由第一时钟信号后续的第二时钟脉冲进行触发进而输出驱动脉冲。其中时钟控制传输电路11在传输驱动脉冲的过程中对驱动脉冲进行反相。并且时钟控制传输电路11和与非门锁存电路12分别为上升沿触发。本发明实施例通过时钟控制传输电路11控制上下级信号传递，通过与非门锁存电路12锁存信号，能够适用于CMOS制程，功耗低、噪声容限宽。
在更具体的实施例中，如图2所示，与非门锁存电路12至少包括第一反相器121、第一与非门122、第二与非门123以及与第三非门124，其中第一反相器121的输入端连接时钟控制传输电路11的输出端，第一与非门122的第一输入端连接第一反相器123的输出端，第一与非门122的第二输入端连接第二与非门123的输出端，第二与非门123的第一输入端连接第一反相器122的输入端，第二与非门123的第二输入端连接第一与非门122的输出端，第二与非门123的输出端进一步连接第三与非门124的第一输入端，第三与非门124的第二输入端接收时钟信号CK。与非门锁存电路12进一步包括与与非门的输出端连接的多级反相电路以提升驱动电路1的驱动能力。其中，多级反相电路包括串联设置的多个第二反相器124。优选地，第二反相器124的数量为三个。
移位寄存电路10具体的工作原理如下：时钟信号CK的第一时钟脉冲为上升沿时，时钟控制传输电路11触发将前一级的驱动脉冲Gn-1传输至第一反相器121。其中在传输过程中，对驱动脉冲Gn-1进行反相。再经过第一反相器121传输第一与非门122以及第二与非门123，通过至交叉连接的第一与非门122以及第二与非门123对前一级的驱动脉冲Gn-1进行锁存。时钟信号CK的第二时钟脉冲为上升沿，即时钟信号CK的下一个时钟脉冲为上升沿时，对与非门锁存电路12进行触发，使锁存在交叉连接的第一与非门122以及第二与非门123的前一级的驱动脉冲Gn-1传输至第二反相器124，通过第二反相器124传输至后一级的栅极Gn。其中，时钟控制传输电路11还包括时钟信号XCK，时钟信号XCK与时钟信号CK相位相反。
在本发明实施例中，相邻的移位寄存电路的时钟信号互为反相。参见图3，移位寄存电路20包括时钟控制传输电路21以及与非门锁存电路22。与非门锁存电路22至少包括第一反相器221、第一与非门222、第二与非门223以及第三与非门224，其中第一反相器221的输入端连接时钟控制传输电路21的输出端，第一与非门222的第一输入端连接第一反相器223的输出端，第一与非门222的第二输入端连接第二与非门223的输出端，第二与非门223的第一输入端连接第一反相器222的输入端，第二与非门223的第二输入端连接第一与非门222的输出端，第二与非门223的输出端进一步连接与第三非门224的第一输入端，第三与非门224的第二输入端接收时钟信号XCK。与非门锁存电路22进一步包括与第三与非门224的输出端连接的多级反相电路以提升驱动电路1的驱动能力。其中，多级反相电路包括串联设置的多个第二反相器224。优选地，第二反相器224的数量为三个。
移位寄存电路20具体的工作原理如下：时钟信号XCK的第一时钟脉冲为上升沿时，时钟控制传输电路21触发将后一级的驱动脉冲Gn传输至第一反相器221。其中在传输过程中，对后一级的驱动脉冲Gn进行反相。再经过第一反相器221传输第一与非门222以及第二与非门223，通过至交叉连接的第一与非门222以及第二与非门223对后一级的驱动脉冲Gn进行锁存。时钟信号XCK的第二时钟脉冲为上升沿，即时钟信号XCK的下一个时钟脉冲为上升沿时，对与非门锁存电路22进行触发，使锁存在交叉连接的第一与非门222以及第二与非门223的后一级的驱动脉冲Gn传输至第二反相器224，通过第二反相器224传输至第三级的驱动脉冲Gn+1。其中，时钟控制传输电路21还包括时钟信号CK，时钟信号CK与时钟信号XCK相位相反。
在本发明实施例中，移位寄存电路10与移位寄存电路20是相邻的。在实际应用中，可以将与非门锁存的驱动电路1中的多个级联设置的与非门锁存的移位寄存电路分成奇数级和偶数级，可以将移位寄存电路10作为奇数级移位寄存器，将移位寄存电路20作为偶数级移位寄存器。也可以将移位寄存电路20作为奇数级移位寄存器，将移位寄存电路10作为偶数级移位寄存器。参见图4，图4是本发明实施例的与非门锁存的驱动电路的理论时序图。其中移位寄存电路10作为奇数级移位寄存器，移位寄存电路20作为偶数级移位寄存器。从图中可以看出，时钟信号CK和时钟信号XCK相位相反。时钟信号CK为上升沿时，前一级的驱动脉冲Gn-1传输至后一级的栅极，即前一级的驱动脉冲Gn-1由高电平转为低电平，后一级的驱动脉冲Gn由低电平转为高电平，驱动对应的栅极。时钟信号XCK为上升沿时，而后一级的驱动脉冲Gn传输至第三级的栅极，即后一级的驱动脉冲Gn由高电平转为低电平，而第三级的驱动脉冲Gn+1则低电平转为高电平，驱动对应的栅极。图5是本发明实施例的驱动电路的模拟时序图。参见图5，其中纵坐标为电压，横坐标为时间。从图中可以看出，与非门锁存的驱动电路的模拟时序与图4中的理论时序相同。
本发明还提供一种与非门锁存的移位寄存器，参见图2，与非门锁存的移位寄存电路10包括时钟控制传输电路11以及与非门锁存电路12，与非门锁存电路12至少包括第一反相器121、第一与非门122、第二与非门123以及第三与非门124，其中第一反相器121的输入端连接时钟控制传输电路11的输出端，第一与非门122的第一输入端连接第一反相器123的输出端，第一与非门122的第二输入端连接第二与非门123的输出端，第二与非门123的第一输入端连接第一反相器122的输入端之间，第二与非门123的第二输入端连接第一与非门122的输出端，第二与非门123的输出端进一步连接与第三非门124的第一输入端，第三与非门124的第二输入端接收时钟信号CK。与非门锁存电路12进一步包括与第三与非门124的输出端连接的多级反相电路以提升驱动能力。其中，多级反相电路包括串联设置的多个第二反相器124。优选地，第二反相器124的数量为三个。
移位寄存电路10具体的工作原理如下：时钟信号CK的第一时钟脉冲为上升沿时，时钟控制传输电路11触发将前一级的驱动脉冲Gn-1传输至第一反相器121。其中在传输过程中，对驱动脉冲Gn-1进行反相。再经过第一反相器121传输第一与非门122以及第二与非门123，通过至交叉连接的第一与非门122以及第二与非门123对前一级的驱动脉冲Gn-1进行锁存。时钟信号CK的第二时钟脉冲为上升沿，即时钟信号CK的下一个时钟脉冲为上升沿时，对与非门锁存电路12进行触发，使锁存在交叉连接的第一与非门122以及第二与非门123的前一级的驱动脉冲Gn-1传输至第二反相器124，通过第二反相器124传输至后一级的栅极Gn。其中，时钟控制传输电路11还包括时钟信号XCK，时钟信号XCK与时钟信号CK相位相反。在本发明实施例中，可以通过多个移位寄存器10级联组成与非门锁存的驱动电路，通过时钟控制传输电路11控制上下级信号传递，通过与非门锁存电路12锁存信号，能够适用于CMOS制程，功耗低、噪声容限宽。
值得注意的是，本发明所揭示的驱动脉冲优选为栅极驱动脉冲。
综上所述，本发明的与非门锁存的驱动电路通过时钟控制传输电路由时钟信号的第一时钟脉冲进行触发将前一级的驱动脉冲传输至与非门锁存电路，并由与非门锁存电路进行锁存，与非门锁存电路进一步由第一时钟信号后续的第二时钟脉冲进行触发进而输出驱动脉冲，能够适用于CMOS制程，功耗低、噪声容限宽。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种与非门锁存的驱动电路，其特征在于，所述驱动电路包括多个级联设置的与非门锁存的移位寄存电路，每一所述移位寄存电路包括时钟控制传输电路以及与非门锁存电路，其中所述时钟控制传输电路由所述时钟信号的第一时钟脉冲进行触发将前一级的驱动脉冲传输至所述与非门锁存电路，并由所述与非门锁存电路进行锁存，所述与非门锁存电路进一步由所述第一时钟信号后续的第二时钟脉冲进行触发进而输出所述驱动脉冲。
2.根据权利要求1所述的驱动电路，其特征在于，所述时钟控制传输电路和所述与非门锁存电路分别为上升沿触发。
3.根据权利要求1所述的驱动电路，其特征在于，所述与非门锁存电路至少包括第一反相器、第一与非门、第二与非门以及第三与非门，其中所述第一反相器的输入端连接所述时钟控制传输电路的输出端，所述第一与非门的第一输入端连接所述第一反相器的输出端，所述第一与非门的第二输入端连接所述第二与非门的输出端，所述第二与非门的第一输入端连接所述第一反相器的输入端，所述第二与非门的第二输入端连接所述第一与非门的输出端，所述第二与非门的输出端进一步连接所述第三与非门的第一输入端，所述第三与非门的第二输入端接收所述时钟信号。
4.根据权利要求3所述的驱动电路，其特征在于，所述时钟控制传输电路在传输所述驱动脉冲的过程中对所述驱动脉冲进行反相。
5.根据权利要求3所述的驱动电路，其特征在于，所述与非门锁存电路进一步包括与所述第三与非门的输出端连接的多级反相电路。
6.根据权利要求3所述的驱动电路，其特征在于，所述多级反相电路包括串联设置的多个第二反相器。
7.根据权利要求6所述的驱动电路，其特征在于，所述第二反相器的数量为三个。
8.根据权利要求1所述的驱动电路，其特征在于，相邻的所述移位寄存电路的所述时钟信号互为反相。
9.一种与非门锁存的移位寄存器，其特征在于，所述移位寄存电路包括时钟控制传输电路以及与非门锁存电路，所述与非门锁存电路至少包括第一反相器、第一与非门、第二与非门以及第三与非门，其中所述第一反相器的输入端连接所述时钟控制传输电路的输出端，所述第一与非门的第一输入端连接所述第一反相器的输出端，所述第一与非门的第二输入端连接所述第二与非门的输出端，所述第二与非门的第一输入端连接所述第一反相器的输入端，所述第二与非门的第二输入端连接所述第一与非门的输出端，所述第二与非门的输出端进一步连接所述第三与非门的第一输入端。
10.根据权利要求9所述的移位寄存器，其特征在于，所述与非门锁存电路进一步包括与所述第三与非门的输出端连接的多级反相电路。
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