CN105304009A - 移位寄存器及其驱动方法 - Google Patents

Abstract

本申请公开了一种移位寄存器及其驱动方法。其中，移位寄存器的一实施例包括第0级～第N-1级的N个级联的移位寄存单元，每个移位寄存单元均包括节点电位控制器和输出单元；节点电位控制器用于基于第一电压输入端输入的第一电压信号和第二电压输入端输入的第二电压信号生成输出单元的输入信号；输出单元用于基于输出单元的输入信号和第一时钟信号生成移位寄存单元的输出信号；其中，节点电位控制器包括第一与非门和第二与非门；第一与非门基于第一电压信号和输出单元的输入信号生成第一输出信号；第二与非门基于第一输出信号和第二电压信号生成输出单元的输入信号。按照本申请的方案，可使得移位寄存器的抗干扰能力强、输出信号稳定。

Description

移位寄存器及其驱动方法

技术领域

本公开一般涉及显示技术，尤其涉及移位寄存器及其驱动方法。

背景技术

现有的显示技术中，通常采用移位寄存器来向显示面板来输出相应的驱动信号。移位寄存器包括多个级联的移位寄存单元，每个移位寄存单元可以接收相邻移位寄存单元的输出信号，并生成本级移位寄存单元的输出。

参见图1所示，为现有的移位寄存单元的一种电路结构图。在如图1所示的移位寄存单元中，采用CK1和IN信号电平触发，当CK1为高电平时，时钟反向器R2有效，IN信号控制输出，IN信号的电平决定了OUT1和OUT2的输出电平。然而，当外界干扰导致IN信号电平不稳定时，将导致OUT1和OUT2的输出电平异常。

发明内容

鉴于现有技术中的上述缺陷或不足，期望提供一种移位寄存器及其驱动方法，以解决背景技术中所述的技术问题。

第一方面，本申请实施例提供了一种移位寄存器，包括第0级～第N-1级的N个级联的移位寄存单元，每个移位寄存单元均包括节点电位控制器和输出单元；节点电位控制器用于基于第一电压输入端输入的第一电压信号和第二电压输入端输入的第二电压信号生成输出单元的输入信号；输出单元用于基于输出单元的输入信号和第一时钟信号生成移位寄存单元的输出信号；其中，节点电位控制器包括第一与非门和第二与非门；第一与非门基于第一电压信号和输出单元的输入信号生成第一输出信号；第二与非门基于第一输出信号和第二电压信号生成输出单元的输入信号。

第二方面，本申请提供一种移位寄存器的驱动方法，用于驱动如上的移位寄存器中的各移位寄存单元，方法包括：在第一阶段，基于第一电压信号的边沿触发，使得第i级移位寄存单元的输出单元的输入信号为第一电平，并使第i级移位寄存单元的输出信号为第一电平；在第二阶段，使得第i级移位寄存单元的输出单元的输入信号保持为第一电平，并在第一时钟信号触发下，使第i级移位寄存单元的输出信号为第二电平；在第三阶段，基于第二电压信号的边沿触发，使得第i级移位寄存单元的输出单元的输入信号为第二电平，并使第i级移位寄存单元的输出信号为第一电平。

第三方面，本申请提供一种移位寄存器的驱动方法，用于驱动如上的移位寄存器中的各移位寄存单元，方法包括：在第一阶段，基于第一电压信号的边沿触发，使得第i级移位寄存单元的输出单元的输入信号为第一电平，并使第i级移位寄存单元的输出信号为第二电平；在第二阶段，使得第i级移位寄存单元的输出单元的输入信号保持为第一电平，并在第一时钟信号触发下，使第i级移位寄存单元的输出信号为第一电平；在第三阶段，基于第二电压信号的边沿触发，使得第i级移位寄存单元的输出单元的输入信号为第二电平，并使第i级移位寄存单元的输出信号为第二电平。

第四方面，本申请提供一种移位寄存器的驱动方法，用于驱动如上的移位寄存器中的各移位寄存单元，方法包括：在第一阶段，基于第二电压信号的边沿触发，使得第i级移位寄存单元的输出单元的输入信号为第一电平，并使第i级移位寄存单元的输出信号为第二电平。在第二阶段，使得第i级移位寄存单元的输出单元的输入信号保持为第一电平，并在第一时钟信号触发下，使第i级移位寄存单元的输出信号为第一电平。在第三阶段，基于第一电压信号的边沿触发，使得第i级移位寄存单元的输出单元的输入信号为第二电平，并使第i级移位寄存单元的输出信号为第一电平。

本申请实施例提供的移位寄存器及其驱动方法，采用边沿触发的方式实现输入信号的移位，移位寄存器中的逻辑器件仅在输入信号跳变时触发，使得移位寄存器的抗干扰能力强、输出信号稳定。

此外，采用本申请实施例的移位寄存器，可以生成显示面板所需的多个驱动信号，可减小显示面板的非显示区域的面积，有利于显示面板窄边框化的实现。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1示出了现有技术中的移位寄存单元的示意性电路结构图；

图2示出了本申请一个实施例的移位寄存器的示意性结构图；

图3示出了图2的移位寄存器的各信号波形示意图；

图4示出了本申请的移位寄存器中的移位寄存单元的一个实施例的示意性电路结构图；

图5示出了本申请的移位寄存器中的移位寄存单元的另一个实施例的示意性电路结构图；

图6示出了本申请的移位寄存器中的移位寄存单元的再一个实施例的示意性电路结构图；

图7示出了本申请的移位寄存器中的移位寄存单元的又一个实施例的示意性电路结构图；

图8示出了用于驱动包含图4或图5任意一种实施例的移位寄存单元的移位寄存器的驱动波形示意图；

图9示出了用于驱动包含图4或图6任意一种的移位寄存单元的移位寄存器的驱动波形示意图；

图10示出了用于驱动包含图4或图7任意一种的移位寄存单元的移位寄存器的驱动波形示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

参见图2所示，为本申请一个实施例的移位寄存器的示意性结构图200。

在本实施例中，移位寄存器包括第0级～第N-1级共N个级联的移位寄存单元R₀～R_N-1。每个移位寄存单元基于与之相邻的移位寄存单元的输出生成本级的输出信号。例如，以第1级移位寄存单元R₁为例，其接收第0级移位寄存单元R₀的输出OUT[0]以及第2级移位寄存单元R₂的输出OUT[2]，并基于OUT[0]和OUT[2]生成第1级移位寄存单元R₁的输出信号OUT[1]。

如图3所示，为图2的移位寄存器的各信号波形示意图。从图3中可以看出，采用图2所示的连接关系的移位寄存器的各移位寄存单元，可以在时钟信号CK1或XCK1的控制下，对IN1信号进行移位并输出。

如图4所示，为图2的移位寄存器中的任意一级移位寄存单元的一个实施例的示意性电路结构图400。

图4中，每个移位寄存单元均包括节点电位控制器41和输出单元42。节点电位控制器41用于基于第一电压输入端输入的第一电压信号IN1和第二电压输入端输入的第二电压信号IN2生成输出单元42的输入信号IN3。

输出单元42用于基于输出单元的输入信号IN3和第一时钟信号CK1生成移位寄存单元的输出信号OUT。

节点电位控制器41包括第一与非门411和第二与非门412。第一与非门411基于第一电压信号IN1和输出单元的输入信号IN3生成第一输出信号。第二与非门412基于第一输出信号和第二电压输入端输入的第二电压信号IN2生成输出单元42的输入信号IN3。

也即是说，第一与非门411的二输入端分别接收IN1和IN3信号输入，第二与非门412的二输入端分别接收第一与非门411的输出信号和IN2信号。通过将节点电位控制器41的输出信号IN3反馈至第一与非门411的输入端，可以实现节点电位控制器41的边沿触发。也即是说，仅当IN1和/或IN2的电平发生改变的时刻(例如，IN1和/或IN2信号的上升沿和/或下降沿到来)，节点电位控制器41的输出IN3才会发生改变。这样一来，可以避免现有的移位寄存单元由于输入信号不稳而导致的输出电平波动、抗干扰能力差的问题。

参见图5所示，为本申请的移位寄存器中的移位寄存单元的另一个实施例的示意性电路结构图500。

与图4所示的移位寄存单元类似，本实施例的移位寄存单元同样包括节点电位控制器51和输出单元52，节点电位控制器51同样包括第一与非门511和第二与非门512，且第一与非门511和第二与非门512的连接关系与图4中的第一与非门411和第二与非门412相同，可以参考图4所对应的实施例，此处不再赘述。

与图4的实施例不同的是，在本实施例的移位寄存单元中，输出单元52包括第一或非门521、第一反相器522和第二反相器523。

其中，第一或非门521基于输出单元的输入信号IN3和第一时钟信号CK1生成第二输出信号。第一反相器522用于将第二输出信号反相生成第三输出信号NEXT。第二反相器523用于将第三输出信号反相生成移位寄存单元的输出信号OUT。

在一些可选的实现方式中，当将如图5所示的移位寄存单元500用作图2所示的移位寄存器200中的第i级移位寄存单元时，第一与非门511连接的第一电压输入端输入的第一电压信号IN1可以为第i-1级移位寄存单元的第三输出信号NEXT[i-1](也即第i-1级移位寄存单元中的第一反相器的输出信号)，而第二与非门512连接的第二电压输入端输入的第二电压信号IN2可以为第i+1级移位寄存单元的第三输出信号NEXT[i+1]。在这里，1≤i≤N-2。这样一来，第i级移位寄存单元可以基于第i-1级移位寄存单元的第三输出信号NEXT[i-1]和第i+1级移位寄存单元的第三输出信号NEXT[i+1]来对第i-1级移位寄存单元的输出信号进行移位。

参见图6所示，为本申请的移位寄存器中的移位寄存单元的再一个实施例的示意性电路结构图600。

与图4所示的移位寄存单元类似，本实施例的移位寄存单元同样包括节点电位控制器61和输出单元62，节点电位控制器61同样包括第一与非门611和第二与非门612，且第一与非门611和第二与非门612的连接关系与图4中的第一与非门411和第二与非门412相同。

与图4的实施例不同的是，在本实施例的移位寄存单元中，输出单元61包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第三反相器621。其中，第一晶体管M1的栅极和第二晶体管M2的栅极连接至第二与非门612的输出端。第一晶体管M1的第一极和第三晶体管M3的第一极接收第一时钟信号CK1，第一晶体管M1的第二极和第三晶体管M3的第二极与第二晶体管M2的第一极连接。

第二晶体管M2的第二极与第三电压输入端VGL连接。

第三晶体管M3的栅极连接至第一与非门611的输出端。

第三反相器621的输入端与第二晶体管M2的第一极连接，第三反相器621的输出端连接至输出单元61的输出端。

在一些可选的实现方式中，第一晶体管M1可以为PMOS晶体管。第二晶体管M2和第三晶体管M3可以为NMOS晶体管。

在一些可选的实现方式中，当将如图6所示的移位寄存单元600用作图2所示的移位寄存器200中的第i级移位寄存单元时，第i级移位寄存单元的第一电压输入端输入的第一电压信号IN1可以为第i-1级移位寄存单元的输出信号OUT[i-1]，而第i级移位寄存单元的第二电压输入端输入的第二电压信号IN2可以为第i+1级移位寄存单元的输出信号OUT[i+1]；其中，1≤i≤N-2。

参见图7所示，为本申请的移位寄存器中的移位寄存单元的另一个实施例的示意性电路结构图700。

与图4所示的移位寄存单元类似，本实施例的移位寄存单元同样包括节点电位控制器71和输出单元72，节点电位控制器71同样包括第一与非门711和第二与非门712，且第一与非门711和第二与非门712的连接关系与图4中的第一与非门711和第二与非门712相同。

与图4的实施例不同的是，在本实施例的移位寄存单元中，输出单元71包括第四晶体管M4、第五晶体管M5、第六晶体管M6和第七晶体管M7。

其中，第四晶体管M4的栅极连接至第二与非门712的输出端，第四晶体管M4的第一极连接至第三电压输入端VGL。

第五晶体管M5的栅极和第六晶体管M6的栅极接收第一时钟信号CK1，第五晶体管M5的第一极与第四晶体管M4的第二极连接。

第五晶体管M5的第二极与第六晶体管M6的第一极连接。

第六晶体管M6的第二极、第七晶体管M7的栅极以及第七晶体管M7的第一极连接至第四电压输入端VGH。

第七晶体管M7的第二极和第六晶体管M6的第一极连接至输出单元72的输出端OUT。

在一些可选的实现方式中，第四晶体管M4和第五晶体管M5可以为NMOS晶体管，第六晶体管M6和第七晶体管M7可以为PMOS晶体管。第三电压输入端VGL输入的电压小于第四电压输入端VGH输入的电压。

在一些可选的实现方式中，当将如图7所示的移位寄存单元700用作图2所示的移位寄存器200中的第i级移位寄存单元时，第i级移位寄存单元的第一电压输入端输入的第一电压信号IN1可以为第i+1级移位寄存单元的输出信号OUT[i+1]；第i级移位寄存单元的第二电压输入端输入的第二电压信号为第i-1级移位寄存单元的输出信号OUT[i-1]；其中，1≤i≤N-2。

下面，将结合图8-图10来分别描述用于驱动如上所述的各实施例的移位寄存器的移位寄存单元的驱动方法。

如图8所示，为本申请一个实施例的用于驱动移位寄存器的各移位寄存单元的驱动波形图800。图8所示的驱动波形图例如可适用于驱动图4和图5所示的移位寄存单元。

如图8所示，在第一阶段即T1期间，基于第一电压信号IN1的边沿(例如，下降沿)触发，使得第i级移位寄存单元的输出单元的输入信号IN3为第一电平，并使第i级移位寄存单元的输出信号OUT为第一电平。

在一些可选的实现方式中，例如，第一电平为低电平，第二电平为高电平。在这些可选的实现方式中，在T1期间，IN1信号下降沿触发第一与非门411、511，使得第一与非门411、511的输出为高电平。同时，IN2为高电平，因此第二与非门412、512的输出IN3为低电平。

在如图5所示的实施例中，在T1期间，基于第一电压信号IN1的下降沿触发，IN3为低电平，且第一时钟信号CK1为高电平，因此，第一或非门521输出高电平信号，第一反相器522输出信号NEXT为高电平，第二反相器523输出信号OUT为低电平。

在第二阶段即T2期间，使得第i级移位寄存单元的输出单元的输入信号IN3保持为第一电平，并在第一时钟信号CK1触发下，使第i级移位寄存单元的输出信号OUT为第二电平。

在T2期间，IN2保持高电平，因此，第二与非门412、512的输出IN3不变，仍维持为低电平。

在如图5所示的实施例中，在T2期间，IN2保持高电平，因此，第二与非门的输出IN3不变，仍维持为低电平。同时，在T2期间，第一时钟信号CK1变为低电平，使得第一或非门521的输出变为高电平，第一反相器522的输出NEXT为低电平，第二反相器523的输出OUT为高电平。

在第三阶段即T3期间，基于第二电压信号IN2的边沿触发，使得第i级移位寄存单元的输出单元的输入信号IN3为第二电平，并使第i级移位寄存单元的输出信号OUT为第一电平。

在T3期间，IN2下降沿触发第二与非门412、512的输出IN3变为高电平。

在如图5所示的实施例中，T3期间，IN3与CK1均为高电平，因此第一或非门521的输出为低电平，第一反相器522输出NEXT为高电平，而第二反相器523的输出OUT为低电平。

在这里，第一电压信号IN1例如可以来自于移位寄存器的上一级移位寄存单元的第三输出信号(即上一级移位寄存单元的输出单元中的第一反相器的输出信号)，而第二电压信号IN2例如可以来自于移位寄存器的下一级移位寄存单元的第三输出信号(即下一级移位寄存单元的输出单元中的第一反相器的输出信号)。

如图9所示，为本申请一个实施例的用于驱动移位寄存器的各移位寄存单元的驱动波形图900。图9所示的驱动波形图例如可适用于驱动图4和图6所示的移位寄存单元。

如图9所示，在第一阶段即T1期间，基于第一电压信号IN1的边沿(例如，下降沿)触发，使得第i级移位寄存单元的输出单元的输入信号IN3为第一电平，并使第i级移位寄存单元的输出信号OUT为第二电平。

在一些可选的实现方式中，例如，第一电平为低电平，第二电平为高电平。在这些可选的实现方式中，在T1期间，IN1信号下降沿触发第一与非门411、611，使得第一与非门411、611的输出为高电平。同时，IN2为高电平，因此第二与非门412、612的输出IN3为低电平。

在如图6所示的实施例中，T1期间，IN3为低电平且第一时钟信号CK1为低电平，因此第一晶体管M1和第三晶体管M3导通，将CK1的低电平信号输出至第三反相器621，此时，输出单元的输出OUT为高电平。

在第二阶段即T2期间，使得第i级移位寄存单元的输出单元的输入信号IN3保持为第一电平，并在第一时钟信号触发CK1下，使第i级移位寄存单元的输出信号OUT为第一电平。

在T2期间，由于IN2维持高电平，使得第二与非门412、612的输出IN3保持为低电平。

在如图6所示的实施例中，T2期间，IN3为低电平而CK1为高电平，因此第一晶体管M1和第三晶体管M3导通，将CK1的高电平信号输出至第三反相器621，此时，输出单元的输出OUT为低电平。

在第三阶段即T3期间，基于第二电压信号IN2的边沿(例如下降沿)触发，使得第i级移位寄存单元的输出单元的输入信号IN3为第二电平，并使第i级移位寄存单元的输出信号OUT为第二电平。

在T3期间，基于IN2的边沿触发，第二与非门412、612的输出信号IN3变为高电平。

在如图6所示的实施例中，T3期间，IN3为高电平，CK1为低电平，因此，第一晶体管M1和第三晶体管M3截止，第二晶体管M2导通，并将第三电压输入端VGL输入的电压信号(例如低电平信号)传递至第三反相器621的输入端，此时，输出单元的输出OUT为高电平。

在这里，第一电压信号IN1例如可以来自于移位寄存器的上一级移位寄存单元的第三输出信号(即上一级移位寄存单元的输出单元中的第一反相器的输出信号)，而第二电压信号IN2例如可以来自于移位寄存器的下一级移位寄存单元的第三输出信号(即下一级移位寄存单元的输出单元中的第一反相器的输出信号)。

这样一来，移位寄存器第i级移位寄存单元可以将第i-1的输出(即IN1)进行移位。

在这里，第一电压信号IN1例如可以来自于移位寄存器的上一级移位寄存单元的第三输出信号(即上一级移位寄存单元的输出单元中的第一反相器的输出信号)，而第二电压信号IN2例如可以来自于移位寄存器的下一级移位寄存单元的第三输出信号(即下一级移位寄存单元的输出单元中的第一反相器的输出信号)。

如图10所示，为本申请一个实施例的用于驱动移位寄存器的各移位寄存单元的驱动波形图1000。图10所示的驱动波形图例如可适用于驱动图4和图7所示的移位寄存单元。

在第一阶段，基于第二电压信号IN2的边沿(例如，下降沿)触发，使得第i级移位寄存单元的输出单元的输入信号为第一电平，并使第i级移位寄存单元的输出信号为第二电平。

在一些可选的实现方式中，例如，第一电平为低电平，第二电平为高电平。在这些可选的实现方式中，在T1期间，基于第二电压信号IN2的下降沿触发，第二与非门412、712输出IN3为高电平。

在如图7所示的实施例中，在T1期间，由于IN3为高电平，且CK1为低电平，第六晶体管M6导通，第五晶体管M5截止，因此，IN3的高电平经第六晶体管M6输出至移位寄存单元的输出端OUT。

在第二阶段，使得第i级移位寄存单元的输出单元的输入信号保持为第一电平，并在第一时钟信号触发下，使第i级移位寄存单元的输出信号为第一电平。

在T2期间，基于第二点压信号IN2的上升沿触发，第二与非门412、712输出IN3维持在高电平。

在如图7所示的实施例中，在T2期间，由于IN3为高电平，且第一时钟信号CK1为高电平，第四晶体管M4和第五晶体管M5导通，第六晶体管M6和第七晶体管M7截止。因此，第三信号输入端VGL输入的低电平信号经第四晶体管M4和第五晶体管M5输出至移位寄存单元的输出端OUT。

在第三阶段，基于第一电压信号IN1的边沿(例如，下降沿)触发，使得第i级移位寄存单元的输出单元的输入信号为第二电平，并使第i级移位寄存单元的输出信号为第一电平。

在T3期间，基于第一电压信号IN1的下降沿触发，使得第一与非门411、711的输出为高电平，又由于此时第二电压信号IN2为高电平，因此，第二与非门412、712的输出IN3为低电平。

在如图7所示的实施例中，在T3期间，由于IN3为低电平，第一时钟信号CK1为低电平，因此，第六晶体管M6和第七晶体管M7导通，而第四晶体管M4和第五晶体管M5截止。此时，第四信号输入端VGH输入的高电平信号经第七晶体管M7和第六晶体管M6输出至移位寄存单元的输出端OUT。

在这里，第二电压信号IN2例如可以来自于移位寄存器的上一级移位寄存单元的第三输出信号(即上一级移位寄存单元的输出单元中的第一反相器的输出信号)，而第一电压信号IN1例如可以来自于移位寄存器的下一级移位寄存单元的第三输出信号(即下一级移位寄存单元的输出单元中的第一反相器的输出信号)。

这样一来，移位寄存器第i级移位寄存单元可以将第i-1的输出(即IN2)进行移位。

另外，本申请还提供一种包含图2所示的移位寄存器的显示面板。显示面板还可以包括呈矩阵排列的像素阵列，多条数据线以及多条扫描线。移位寄存器中每一级移位寄存单元的输出端分别与一条扫描线连接。在显示时，通过每一级移位寄存单元输出的移位信号导通与扫描线和像素阵列其中一像素行的各像素连接的各薄膜晶体管，从而实现该像素行的扫描。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (12)

1.一种移位寄存器，包括第0级～第N-1级的N个级联的移位寄存单元，每个所述移位寄存单元均包括节点电位控制器和输出单元；

所述节点电位控制器用于基于第一电压输入端输入的第一电压信号和第二电压输入端输入的第二电压信号生成所述输出单元的输入信号；

所述输出单元用于基于所述输出单元的输入信号和第一时钟信号生成所述移位寄存单元的输出信号；

其中，

所述节点电位控制器包括第一与非门和第二与非门；

所述第一与非门基于所述第一电压信号和所述输出单元的输入信号生成第一输出信号；

所述第二与非门基于所述第一输出信号和所述第二电压信号生成所述输出单元的输入信号。

2.根据权利要求1所述的移位寄存器，所述输出单元包括第一或非门、第一反相器和第二反相器；

其中，

所述第一或非门基于所述所述输出单元的输入信号和所述第一时钟信号生成第二输出信号；

所述第一反相器用于将所述第二输出信号反相生成第三输出信号；

所述第二反相器用于将所述第三输出信号反相生成所述移位寄存单元的输出信号。

3.根据权利要求2所述的移位寄存器，其中：

第i级移位寄存单元的第一电压输入端输入的第一电压信号为第i-1级移位寄存单元的所述第三输出信号；

第i级移位寄存单元的第二电压输入端输入的第二电压信号为第i+1级移位寄存单元的所述第三输出信号；

其中，1≤i≤N-2。

4.根据权利要求1所述的移位寄存器，所述输出单元包括第一晶体管、第二晶体管、第三晶体管和第三反相器；

其中，

所述第一晶体管的栅极和所述第二晶体管的栅极连接至所述第二与非门的输出端；

所述第一晶体管的第一极和所述第三晶体管的第一极接收所述第一时钟信号，所述第一晶体管的第二极和所述第三晶体管的第二极与所述第二晶体管的第一极连接；

所述第二晶体管的第二极与第三电压输入端连接；

所述第三晶体管的栅极连接至所述第一与非门的输出端；

所述第三反相器的输入端与所述第二晶体管的第一极连接，所述第三反相器的输出端连接至所述输出单元的输出端。

5.根据权利要求4所述的移位寄存器，其中：

所述第一晶体管为P型晶体管；

所述第二晶体管和所述第三晶体管为N型晶体管。

6.根据权利要求4或5所述的移位寄存器，其中：

第i级移位寄存单元的第一电压输入端输入的第一电压信号为第i-1级移位寄存单元的输出信号；

第i级移位寄存单元的第二电压输入端输入的第二电压信号为第i+1级移位寄存单元的输出信号；

其中，1≤i≤N-2。

7.根据权利要求1所述的移位寄存器，所述输出单元包括第四晶体管、第五晶体管、第六晶体管和第七晶体管；

其中，

所述第四晶体管的栅极连接至所述第二与非门的输出端，所述第四晶体管的第一极连接至第三电压输入端；

所述第五晶体管的栅极和所述第六晶体管的栅极接收所述第一时钟信号，所述第五晶体管的第一极与所述第四晶体管的第二极连接，所述第五晶体管的第二极与所述第六晶体管的第一极连接；

所述第六晶体管的第二极、所述第七晶体管的栅极以及所述第七晶体管的第一极连接至第四电压输入端；

所述第七晶体管的第二极和所述第六晶体管的第一极连接至所述输出单元的输出端。

8.根据权利要求7所述的移位寄存器，其中：

所述第四晶体管和所述第五晶体管为N型晶体管；

所述第六晶体管和所述第七晶体管为P型晶体管；

所述第三电压输入端输入的电压小于所述第四电压输入端输入的电压。

9.根据权利要求7或8所述的移位寄存器，其中：

第i级移位寄存单元的第一电压输入端输入的第一电压信号为第i+1级移位寄存单元的输出信号；

第i级移位寄存单元的第二电压输入端输入的第二电压信号为第i-1级移位寄存单元的输出信号；

其中，1≤i≤N-2。

10.一种移位寄存器的驱动方法，用于驱动如权利要求1-3任意一项所述的移位寄存器中的各所述移位寄存单元，所述方法包括：

在第一阶段，基于所述第一电压信号的边沿触发，使得所述第i级移位寄存单元的所述输出单元的输入信号为第一电平，并使所述第i级移位寄存单元的输出信号为所述第一电平；

在第二阶段，所述第i级移位寄存单元的所述输出单元的输入信号保持为所述第一电平，并在第一时钟信号触发下，使所述第i级移位寄存单元的输出信号为所述第二电平；

在第三阶段，基于所述第二电压信号的边沿触发，使得所述第i级移位寄存单元的所述输出单元的输入信号为所述第二电平，并使所述第i级移位寄存单元的输出信号为所述第一电平。

11.一种移位寄存器的驱动方法，用于驱动如权利要求1、4-6任意一项所述的移位寄存器中的各所述移位寄存单元，所述方法包括：

在第一阶段，基于所述第一电压信号的边沿触发，使得所述第i级移位寄存单元的所述输出单元的输入信号为第一电平，并使所述第i级移位寄存单元的输出信号为所述第二电平；

在第二阶段，所述第i级移位寄存单元的所述输出单元的输入信号保持为所述第一电平，并在在第一时钟信号触发下，使所述第i级移位寄存单元的输出信号为所述第一电平；

在第三阶段，基于所述第二电压信号的边沿触发，使得所述第i级移位寄存单元的所述输出单元的输入信号为所述第二电平，并使所述第i级移位寄存单元的输出信号为所述第二电平。

12.一种移位寄存器的驱动方法，用于驱动如权利要求1、7-9任意一项所述的移位寄存器中的各所述移位寄存单元，所述方法包括：

在第一阶段，基于第二电压信号的边沿触发，使得第i级移位寄存单元的输出单元的输入信号为第一电平，并使第i级移位寄存单元的输出信号为第二电平；

在第二阶段，使得第i级移位寄存单元的输出单元的输入信号保持为第一电平，并在第一时钟信号触发下，使第i级移位寄存单元的输出信号为第一电平；

在第三阶段，基于第一电压信号的边沿触发，使得第i级移位寄存单元的输出单元的输入信号为第二电平，并使第i级移位寄存单元的输出信号为第一电平。