JP6434155B2 - 表示パネルのゲート線駆動回路 - Google Patents
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Description
この発明は、液晶表示技術に関し、特にＮＡＮＤラッチの駆動回路及びＮＡＮＤラッチのシフトレジスタに関する。
ＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ）回路は、従来の液晶表示パネルの製造工程を利用してゲート電極駆動回路をＡｒｒａｙ上に作成し、プログレッシブスキャンの駆動方式を実現することができ、製造コストの節減を図り、狭額縁化を達成するという設計上の長所を具え、多種の表示装置に使用されている。
ＧＯＡ回路は２つの基本的な機能を具えていなければならない。
一つはゲート駆動パルスの入力であって、パネル内のゲート線を駆動し、表示領域内のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）をオンにし、ゲート線によって画素に対して充電を行う。
他の一つはシフトレジスタであって、第ｎゲート電極駆動パルスの出力が完了すると、クロックを介してｎ＋１ゲート駆動パルスの出力を行い、かつ係る方式に基づき順次実行して行く。
ＧＯＡ回路は２つの基本的な機能を具えていなければならない。
一つはゲート駆動パルスの入力であって、パネル内のゲート線を駆動し、表示領域内のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）をオンにし、ゲート線によって画素に対して充電を行う。
他の一つはシフトレジスタであって、第ｎゲート電極駆動パルスの出力が完了すると、クロックを介してｎ＋１ゲート駆動パルスの出力を行い、かつ係る方式に基づき順次実行して行く。
ＧＯＡ回路は、
プルアップ回路（Ｐｕｌｌ―ｕｐ ｃｉｒｃｕｉｔ）と、
プルアップ制御回路（Ｐｕｌｌ―ｕｐ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）と、
プルダウン回路（Ｐｕｌｌ―ｄｏｗｎ ｃｉｒｃｕｉｔ）と、
プルダウン制御回路（Ｐｕｌｌ―ｄｏｗｎ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）と、
電位のブーストを担うブースト回路（Ｂｏｏｓｔ ｃｉｒｃｕｉｔ）と、を含む。
具体的に述べると、プルアップ回路は主に入力するクロック信号（Ｃｌｏｃｋ）を薄膜トランジスタのゲート電極に出力し、液晶表示装置の駆動信号とする。
プルアップ制御回路は、主にプルアップ回路の通電を制御する。
一般には前段のＧＯＡ回路が伝送してきた信号の作用による。
プルダウン回路は主に走査信号を出力した後で走査信号を迅速にプルダウンして低電位とする。
即ち、薄膜トランジスタのゲート電極の電位をプルダウンして低電位とする。
プルダウンホールディング回路は、走査信号とプルアップ回路の信号（通常Ｑ点と称する）のオフ状態を保持する。
通常は２つのプルダウンホールディング回路が交互に作用する。
ブースト回路はＱ点の電位の二次ブーストを行なう。
このため、プルアップ回路のＧ（Ｎ）の正常な出力を確保する。
プルアップ回路（Ｐｕｌｌ―ｕｐ ｃｉｒｃｕｉｔ）と、
プルアップ制御回路（Ｐｕｌｌ―ｕｐ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）と、
プルダウン回路（Ｐｕｌｌ―ｄｏｗｎ ｃｉｒｃｕｉｔ）と、
プルダウン制御回路（Ｐｕｌｌ―ｄｏｗｎ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）と、
電位のブーストを担うブースト回路（Ｂｏｏｓｔ ｃｉｒｃｕｉｔ）と、を含む。
具体的に述べると、プルアップ回路は主に入力するクロック信号（Ｃｌｏｃｋ）を薄膜トランジスタのゲート電極に出力し、液晶表示装置の駆動信号とする。
プルアップ制御回路は、主にプルアップ回路の通電を制御する。
一般には前段のＧＯＡ回路が伝送してきた信号の作用による。
プルダウン回路は主に走査信号を出力した後で走査信号を迅速にプルダウンして低電位とする。
即ち、薄膜トランジスタのゲート電極の電位をプルダウンして低電位とする。
プルダウンホールディング回路は、走査信号とプルアップ回路の信号（通常Ｑ点と称する）のオフ状態を保持する。
通常は２つのプルダウンホールディング回路が交互に作用する。
ブースト回路はＱ点の電位の二次ブーストを行なう。
このため、プルアップ回路のＧ（Ｎ）の正常な出力を確保する。
異なるＧＯＡ回路は異なる製造法を使用して製造することができるが、ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−ｓｉｌｉｃｏｎ、低温ポリシリコン）製造工程は、高い電子移動度と技術の成熟度という長所を具え、目下中小サイズ表示器に広く使用されている。
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、相補型金属酸化膜半導体）製造工程は、低消費電力、高い電子移動度、広いノイズマージンなどの長所を具える。このためパネルメーカーに採用されるようになってきた。このため、ＣＯＭＳ ＬＴＰＳ製造工程に対応するＧＯＡ回路を開発する必要がある。
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、相補型金属酸化膜半導体）製造工程は、低消費電力、高い電子移動度、広いノイズマージンなどの長所を具える。このためパネルメーカーに採用されるようになってきた。このため、ＣＯＭＳ ＬＴＰＳ製造工程に対応するＧＯＡ回路を開発する必要がある。
この発明は、ＣＭＯＳ製造工程に適用することができ、かつ低消費電力と広いノイズマージンを具えるＮＡＮＤラッチの駆動回路及びＮＡＮＤラッチのシフトレジスタを提供することを課題とする。
本発明の表示パネルのゲート線駆動回路は、
表示パネルの複数のゲート線（第ｎ−１ゲート線、第ｎゲート線、第ｎ＋１ゲート線）に対してそれぞれゲート線駆動パルス（Ｇｎ−１、Ｇｎ、Ｇｎ＋１）を順次出力して前記ゲート線を順次駆動する表示パネルのゲート線駆動回路１であって、
前記ゲート線駆動回路１は、カスケード接続して設ける複数のＮＡＮＤラッチのシフトレジスタ回路を含み、
このとき、
奇数段の前記シフトレジスタ回路を第１シフトレジスタ回路１０とし、
偶数段の前記シフトレジスタ回路を第２シフトレジスタ回路２０とし、
前記第１シフトレジスタ回路１０は、
クロック制御伝送回路１１と、
ＮＡＮＤラッチ回路１２と、を含み、
前記クロック制御伝送回路１１は、クロック信号ＣＫの第１のクロックパルスをトリガとして、前段の駆動パルス（Ｇｎ−１）を前記ＮＡＮＤラッチ回路１２に伝送し、かつ前記ＮＡＮＤラッチ回路１２によってラッチし、
前記ＮＡＮＤラッチ回路１２は、さらに前記クロック信号ＣＫの前記第１のクロックパルスの後続である第２のクロックパルスをトリガとして駆動パルス（Ｇｎ）を出力し、
前記ＮＡＮＤラッチ回路１２は、
第１インバータ１２１と、
第１ＮＡＮＤゲート１２２と、
第２ＮＡＮＤゲート１２３と、
第３ＮＡＮＤゲート１２４と、を含み、
前記第１インバータ１２１は、入力端が前記クロック制御伝送回路１１の出力端に接続し、
前記第１ＮＡＮＤゲート１２２は、第１入力端が前記第１インバータ１２１の出力端に接続し、かつ第２入力端が前記第２ＮＡＮＤゲートの出力端に接続し、
前記第２ＮＡＮＤゲート１２３は、第２入力端が前記第１インバータ１２１の入力端に接続し、かつ第１入力端が前記第１ＮＡＮＤゲートの出力端に接続し、
前記第２ＮＡＮＤゲート１２３の出力端が、さらに前記第３ＮＡＮＤゲート１２４の第２入力端に接続し、
前記第３ＮＡＮＤゲート１２４の第１入力端に前記クロック信号ＣＫが入力し、
前記第２シフトレジスタ回路２０は、
クロック制御伝送回路２１と、
ＮＡＮＤラッチ回路２２と、を含み、
前記クロック制御伝送回路２１は、前記クロック信号ＣＫを反転した反転クロック信号ＸＣＫの第１のクロックパルスをトリガとして、前段の駆動パルス（Ｇｎ）を前記ＮＡＮＤラッチ回路２２に伝送し、かつ前記ＮＡＮＤラッチ回路２２によってラッチし、
前記ＮＡＮＤラッチ回路２２は、さらに前記反転クロック信号ＸＣＫの前記第１のクロックパルスの後続である第２のクロックパルスをトリガとして駆動パルス（Ｇｎ＋１）を出力し、
前記ＮＡＮＤラッチ回路２２は、
第１インバータ２２１と、
第１ＮＡＮＤゲート２２２と、
第２ＮＡＮＤゲート２２３と、
第３ＮＡＮＤゲート２２４と、を含み、
前記第１インバータ２２１は、入力端が前記クロック制御伝送回路２１の出力端に接続し、
前記第１ＮＡＮＤゲート２２２は、第１入力端が前記第１インバータ２２１の出力端に接続し、かつ第２入力端が前記第２ＮＡＮＤゲート２２３の出力端に接続し、
前記第２ＮＡＮＤゲート２２３は、第２入力端が前記第１インバータ２２１の入力端に接続し、かつ第１入力端が前記第１ＮＡＮＤゲート２２２の出力端に接続し、
前記第２ＮＡＮＤゲート２２３の出力端が、さらに前記第３ＮＡＮＤゲート２２４の第２入力端に接続し、
前記第３ＮＡＮＤゲート２２４の第１入力端に前記反転クロック信号ＸＣＫが入力する
ことを特徴とする。
表示パネルの複数のゲート線（第ｎ−１ゲート線、第ｎゲート線、第ｎ＋１ゲート線）に対してそれぞれゲート線駆動パルス（Ｇｎ−１、Ｇｎ、Ｇｎ＋１）を順次出力して前記ゲート線を順次駆動する表示パネルのゲート線駆動回路１であって、
前記ゲート線駆動回路１は、カスケード接続して設ける複数のＮＡＮＤラッチのシフトレジスタ回路を含み、
このとき、
奇数段の前記シフトレジスタ回路を第１シフトレジスタ回路１０とし、
偶数段の前記シフトレジスタ回路を第２シフトレジスタ回路２０とし、
前記第１シフトレジスタ回路１０は、
クロック制御伝送回路１１と、
ＮＡＮＤラッチ回路１２と、を含み、
前記クロック制御伝送回路１１は、クロック信号ＣＫの第１のクロックパルスをトリガとして、前段の駆動パルス（Ｇｎ−１）を前記ＮＡＮＤラッチ回路１２に伝送し、かつ前記ＮＡＮＤラッチ回路１２によってラッチし、
前記ＮＡＮＤラッチ回路１２は、さらに前記クロック信号ＣＫの前記第１のクロックパルスの後続である第２のクロックパルスをトリガとして駆動パルス（Ｇｎ）を出力し、
前記ＮＡＮＤラッチ回路１２は、
第１インバータ１２１と、
第１ＮＡＮＤゲート１２２と、
第２ＮＡＮＤゲート１２３と、
第３ＮＡＮＤゲート１２４と、を含み、
前記第１インバータ１２１は、入力端が前記クロック制御伝送回路１１の出力端に接続し、
前記第１ＮＡＮＤゲート１２２は、第１入力端が前記第１インバータ１２１の出力端に接続し、かつ第２入力端が前記第２ＮＡＮＤゲートの出力端に接続し、
前記第２ＮＡＮＤゲート１２３は、第２入力端が前記第１インバータ１２１の入力端に接続し、かつ第１入力端が前記第１ＮＡＮＤゲートの出力端に接続し、
前記第２ＮＡＮＤゲート１２３の出力端が、さらに前記第３ＮＡＮＤゲート１２４の第２入力端に接続し、
前記第３ＮＡＮＤゲート１２４の第１入力端に前記クロック信号ＣＫが入力し、
前記第２シフトレジスタ回路２０は、
クロック制御伝送回路２１と、
ＮＡＮＤラッチ回路２２と、を含み、
前記クロック制御伝送回路２１は、前記クロック信号ＣＫを反転した反転クロック信号ＸＣＫの第１のクロックパルスをトリガとして、前段の駆動パルス（Ｇｎ）を前記ＮＡＮＤラッチ回路２２に伝送し、かつ前記ＮＡＮＤラッチ回路２２によってラッチし、
前記ＮＡＮＤラッチ回路２２は、さらに前記反転クロック信号ＸＣＫの前記第１のクロックパルスの後続である第２のクロックパルスをトリガとして駆動パルス（Ｇｎ＋１）を出力し、
前記ＮＡＮＤラッチ回路２２は、
第１インバータ２２１と、
第１ＮＡＮＤゲート２２２と、
第２ＮＡＮＤゲート２２３と、
第３ＮＡＮＤゲート２２４と、を含み、
前記第１インバータ２２１は、入力端が前記クロック制御伝送回路２１の出力端に接続し、
前記第１ＮＡＮＤゲート２２２は、第１入力端が前記第１インバータ２２１の出力端に接続し、かつ第２入力端が前記第２ＮＡＮＤゲート２２３の出力端に接続し、
前記第２ＮＡＮＤゲート２２３は、第２入力端が前記第１インバータ２２１の入力端に接続し、かつ第１入力端が前記第１ＮＡＮＤゲート２２２の出力端に接続し、
前記第２ＮＡＮＤゲート２２３の出力端が、さらに前記第３ＮＡＮＤゲート２２４の第２入力端に接続し、
前記第３ＮＡＮＤゲート２２４の第１入力端に前記反転クロック信号ＸＣＫが入力する
ことを特徴とする。
本発明では、
前記クロック制御伝送回路１１および前記クロック制御伝送回路２１が前記駆動パルス（Ｇｎ−１、Ｇｎ）を伝送する過程において前記駆動パルス（Ｇｎ−１、Ｇｎ）に極性反転を行なう
ことが好ましい。
前記クロック制御伝送回路１１および前記クロック制御伝送回路２１が前記駆動パルス（Ｇｎ−１、Ｇｎ）を伝送する過程において前記駆動パルス（Ｇｎ−１、Ｇｎ）に極性反転を行なう
ことが好ましい。
本発明では、
前記ＮＡＮＤラッチ回路１２および前記ＮＡＮＤラッチ回路２２が、さらに前記第３ＮＡＮＤゲート１２４，２２４の出力端に接続された複数段の第２インバータ回路１２５、２２５を含む
ことが好ましい。
前記ＮＡＮＤラッチ回路１２および前記ＮＡＮＤラッチ回路２２が、さらに前記第３ＮＡＮＤゲート１２４，２２４の出力端に接続された複数段の第２インバータ回路１２５、２２５を含む
ことが好ましい。
本発明では、
前記複数段の第２インバータ回路１２５、２２５は直列で接続されている
ことが好ましい。
前記複数段の第２インバータ回路１２５、２２５は直列で接続されている
ことが好ましい。
本発明では、
前記第２インバータ回路１２５、２２５の直列接続の数は３つである
ことが好ましい。
前記第２インバータ回路１２５、２２５の直列接続の数は３つである
ことが好ましい。
以下、この発明について、図面を参照して好ましい実施の形態の技術プランを明確に、かつ完全に説明する。
但し、以下に述べる実施の形態は、この発明の実施の形態の一部分にすぎず、すべての実施の形態ではない。
この発明の実施の形態に基づき、かつ創作性を持たず、この分野の普通の技術者が係る前提の下でなし得たその他の実施の形態は、いずれもこの発明の特許請求の範囲に含まれるものとする。
但し、以下に述べる実施の形態は、この発明の実施の形態の一部分にすぎず、すべての実施の形態ではない。
この発明の実施の形態に基づき、かつ創作性を持たず、この分野の普通の技術者が係る前提の下でなし得たその他の実施の形態は、いずれもこの発明の特許請求の範囲に含まれるものとする。
図１は、この発明の実施の形態によるＮＡＮＤラッチの駆動回路の構造を示した説明図である。図面に開示するように、この実施の形態による駆動回路１は、カスケード接続して設ける複数のＮＡＮＤラッチのシフトレジスタ回路１０、２０を含む。
シフトレジスタ回路１０は、
クロック制御伝送回路１１と、
ＮＡＮＤラッチ回路１２と、を含む。
クロック制御伝送回路１１がクロック信号の第１のクロックパルスをトリガとして前段の駆動パルスをＮＡＮＤラッチ回路１２に伝送し、かつＮＡＮＤラッチ回路１２によってラッチする。
ＮＡＮＤラッチ回路１２は、さらにクロック信号の前記第１のクロックパルスの後続である第２のクロックパルスをトリガとし、駆動パルスを出力する。
クロック制御伝送回路１１は、駆動パルスを伝送する過程において駆動パルスに対して極性反転を行なう。しかも、クロック制御伝送回路１１とＮＡＮＤラッチ回路１２は、それぞれが独立に立ち上がりエッジをトリガとして動作する。
この発明の実施の形態においてはクロック制御伝送回路１１を介して前段と後段との間の信号の伝送を制御し、ＮＡＮＤラッチ回路１２を介して信号をラッチする。よって、ＣＭＯＳ製造工程が適用でき、低消費電力と広いノイズマージンを達成することができる。
シフトレジスタ回路１０は、
クロック制御伝送回路１１と、
ＮＡＮＤラッチ回路１２と、を含む。
クロック制御伝送回路１１がクロック信号の第１のクロックパルスをトリガとして前段の駆動パルスをＮＡＮＤラッチ回路１２に伝送し、かつＮＡＮＤラッチ回路１２によってラッチする。
ＮＡＮＤラッチ回路１２は、さらにクロック信号の前記第１のクロックパルスの後続である第２のクロックパルスをトリガとし、駆動パルスを出力する。
クロック制御伝送回路１１は、駆動パルスを伝送する過程において駆動パルスに対して極性反転を行なう。しかも、クロック制御伝送回路１１とＮＡＮＤラッチ回路１２は、それぞれが独立に立ち上がりエッジをトリガとして動作する。
この発明の実施の形態においてはクロック制御伝送回路１１を介して前段と後段との間の信号の伝送を制御し、ＮＡＮＤラッチ回路１２を介して信号をラッチする。よって、ＣＭＯＳ製造工程が適用でき、低消費電力と広いノイズマージンを達成することができる。
実施の形態について、さらに具体的に述べる。
図２に開示するように、ＮＡＮＤラッチ回路１２は、少なくとも、
第１インバータ１２１と、
第１ＮＡＮＤゲート１２２と、
第２ＮＡＮＤゲート１２３と、
第３ＮＡＮＤゲート１２４と、を含む。
第１インバータ１２１は、入力端がクロック制御伝送回路１１の出力端に接続する。
第１ＮＡＮＤゲート１２２は、第１入力端が第１インバータ１２１の出力端に接続し、かつ第２入力端が第２ＮＡＮＤゲート１２３の出力端に接続する。
第２ＮＡＮＤゲート１２３は、第２入力端が第１インバータ１２１の入力端に接続し、かつ第１入力端が第１ＮＡＮＤゲート１２２の出力端に接続する。
第２ＮＡＮＤゲート１２３の出力端は、さらに第３ＮＡＮＤゲート１２４の第２入力端に接続する。
第３ＮＡＮＤゲート１２４は、第１入力端にクロック信号ＣＫが入力する。
ＮＡＮＤラッチ回路１２は、さらに第３ＮＡＮＤゲート１２４の出力端に接続する複数段のインバータ回路を含み、駆動回路１の駆動能力を高める。
前記複数段のインバータ回路は、直列して設ける複数の第２インバータ１２５である。第２インバータ１２５の数は３つであることが好ましい。
図２に開示するように、ＮＡＮＤラッチ回路１２は、少なくとも、
第１インバータ１２１と、
第１ＮＡＮＤゲート１２２と、
第２ＮＡＮＤゲート１２３と、
第３ＮＡＮＤゲート１２４と、を含む。
第１インバータ１２１は、入力端がクロック制御伝送回路１１の出力端に接続する。
第１ＮＡＮＤゲート１２２は、第１入力端が第１インバータ１２１の出力端に接続し、かつ第２入力端が第２ＮＡＮＤゲート１２３の出力端に接続する。
第２ＮＡＮＤゲート１２３は、第２入力端が第１インバータ１２１の入力端に接続し、かつ第１入力端が第１ＮＡＮＤゲート１２２の出力端に接続する。
第２ＮＡＮＤゲート１２３の出力端は、さらに第３ＮＡＮＤゲート１２４の第２入力端に接続する。
第３ＮＡＮＤゲート１２４は、第１入力端にクロック信号ＣＫが入力する。
ＮＡＮＤラッチ回路１２は、さらに第３ＮＡＮＤゲート１２４の出力端に接続する複数段のインバータ回路を含み、駆動回路１の駆動能力を高める。
前記複数段のインバータ回路は、直列して設ける複数の第２インバータ１２５である。第２インバータ１２５の数は３つであることが好ましい。
シフトレジスタ１０の作動の原理は次のとおりである。
即ち、クロック信号ＣＫの第１のクロックパルスの立ち上がりエッジをトリガとしてクロック制御伝送回路１１が前段の駆動パルスＧｎ−１を第１インバータ１２１に伝送する。この伝送の過程において駆動パルスＧｎ−１に対して極性反転を行なう。
第１インバータ１２１を介して前段の駆動パルスＧｎ−１が第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とに伝送され、交差して接続する第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とにラッチされる。
クロック信号ＣＫの第２のクロックパルスの立ち上がりエッジをトリガとして、即ちクロック信号ＣＫの次のクロックパルスの立ち上がりエッジをトリガとして、交差して接続する第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とでラッチされた前段の駆動パルスＧｎ−１が第２インバータ１２５に伝送され、第２インバータ１２５を介して後段のゲート駆動パルスＧｎとして出力される。
クロック制御伝送回路１１は、クロック信号ＸＣＫをさらに含む。クロック信号ＸＣＫとクロック信号ＣＫは位相が逆になる。
即ち、クロック信号ＣＫの第１のクロックパルスの立ち上がりエッジをトリガとしてクロック制御伝送回路１１が前段の駆動パルスＧｎ−１を第１インバータ１２１に伝送する。この伝送の過程において駆動パルスＧｎ−１に対して極性反転を行なう。
第１インバータ１２１を介して前段の駆動パルスＧｎ−１が第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とに伝送され、交差して接続する第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とにラッチされる。
クロック信号ＣＫの第２のクロックパルスの立ち上がりエッジをトリガとして、即ちクロック信号ＣＫの次のクロックパルスの立ち上がりエッジをトリガとして、交差して接続する第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とでラッチされた前段の駆動パルスＧｎ−１が第２インバータ１２５に伝送され、第２インバータ１２５を介して後段のゲート駆動パルスＧｎとして出力される。
クロック制御伝送回路１１は、クロック信号ＸＣＫをさらに含む。クロック信号ＸＣＫとクロック信号ＣＫは位相が逆になる。
この発明の実施例において、隣り合うシフトレジスタ回路１０、２０のクロック信号は互いに逆相である。
図３に開示するように、
シフトレジスタ回路２０は、
クロック制御伝送回路２１と、
ＮＡＮＤラッチ回路２２と、を含む。
ＮＡＮＤラッチ回路２２は、少なくとも、
第１インバータ２２１と、
第１ＮＡＮＤゲート２２２と、
第２ＮＡＮＤゲート２２３と、
第３ＮＡＮＤゲート２２４と、を含む。
第１インバータ２２１は、入力端がクロック制御伝送回路２１の出力端に接続する。
第１ＮＡＮＤゲート２２２は、第１入力端が第１インバータ２２１の出力端に接続する。
第１ＮＡＮＤゲート２２２は、第２入力端が第２ＮＡＮＤゲート２２３の出力端に接続する。
第２ＮＡＮＤゲート２２３は、第２入力端が第１インバータ２２１の入力端に接続し、かつ第１入力端が第１ＮＡＮＤゲート２２２の出力端に接続する。
さらに第２ＮＡＮＤゲート２２３は、出力端が第３ＮＡＮＤゲート２２４の第２入力端に接続する。
第３ＮＡＮＤゲート２２４の第１入力端にはクロック信号ＸＣＫが入力する。
ＮＡＮＤラッチ回路２２は、さらに第３ＮＡＮＤゲート２２４の出力端に接続する複数段のインバータ回路を含み、駆動回路１の駆動能力を高める。
前記複数段のインバータ回路は、直列して設ける複数の第２インバータ２２５である。
第２インバータ２２５の数は３つであることが好ましい。
図３に開示するように、
シフトレジスタ回路２０は、
クロック制御伝送回路２１と、
ＮＡＮＤラッチ回路２２と、を含む。
ＮＡＮＤラッチ回路２２は、少なくとも、
第１インバータ２２１と、
第１ＮＡＮＤゲート２２２と、
第２ＮＡＮＤゲート２２３と、
第３ＮＡＮＤゲート２２４と、を含む。
第１インバータ２２１は、入力端がクロック制御伝送回路２１の出力端に接続する。
第１ＮＡＮＤゲート２２２は、第１入力端が第１インバータ２２１の出力端に接続する。
第１ＮＡＮＤゲート２２２は、第２入力端が第２ＮＡＮＤゲート２２３の出力端に接続する。
第２ＮＡＮＤゲート２２３は、第２入力端が第１インバータ２２１の入力端に接続し、かつ第１入力端が第１ＮＡＮＤゲート２２２の出力端に接続する。
さらに第２ＮＡＮＤゲート２２３は、出力端が第３ＮＡＮＤゲート２２４の第２入力端に接続する。
第３ＮＡＮＤゲート２２４の第１入力端にはクロック信号ＸＣＫが入力する。
ＮＡＮＤラッチ回路２２は、さらに第３ＮＡＮＤゲート２２４の出力端に接続する複数段のインバータ回路を含み、駆動回路１の駆動能力を高める。
前記複数段のインバータ回路は、直列して設ける複数の第２インバータ２２５である。
第２インバータ２２５の数は３つであることが好ましい。
シフトレジスタ２０の作動の原理は次のとおりである。
即ち、クロック信号ＸＣＫの第１のクロックパルスの立ち上がりエッジをトリガとして、クロック制御伝送回路２１が駆動パルスＧｎを第１インバータ２２１に伝送する。
この伝送の過程において駆動パルスＧｎに対して極性反転を行なう。
さらに第１インバータ２２１を介して駆動パルスＧｎが第１ＮＡＮＤゲート２２２と第２ＮＡＮＤゲート２２３とに伝送され、ラッチされる。
クロック信号ＸＣＫの第２のクロックパルスの立ち上がりエッジで、即ちクロック信号ＸＣＫの次のクロックパルスの立ち上がりエッジをトリガとして、交差して接続する第１ＮＡＮＤゲート２２２と第２ＮＡＮＤゲート２２３でラッチされた駆動パルスＧｎが第２インバータ２２５に伝送され、第２インバータ２２４を介して駆動パルスＧｎ＋１として伝送される。
クロック制御伝送回路２１は、クロック信号ＣＫをさらに含む。クロック信号ＣＫとクロック信号ＸＣＫは位相が逆になる。
即ち、クロック信号ＸＣＫの第１のクロックパルスの立ち上がりエッジをトリガとして、クロック制御伝送回路２１が駆動パルスＧｎを第１インバータ２２１に伝送する。
この伝送の過程において駆動パルスＧｎに対して極性反転を行なう。
さらに第１インバータ２２１を介して駆動パルスＧｎが第１ＮＡＮＤゲート２２２と第２ＮＡＮＤゲート２２３とに伝送され、ラッチされる。
クロック信号ＸＣＫの第２のクロックパルスの立ち上がりエッジで、即ちクロック信号ＸＣＫの次のクロックパルスの立ち上がりエッジをトリガとして、交差して接続する第１ＮＡＮＤゲート２２２と第２ＮＡＮＤゲート２２３でラッチされた駆動パルスＧｎが第２インバータ２２５に伝送され、第２インバータ２２４を介して駆動パルスＧｎ＋１として伝送される。
クロック制御伝送回路２１は、クロック信号ＣＫをさらに含む。クロック信号ＣＫとクロック信号ＸＣＫは位相が逆になる。
この発明の実施例において、シフトレジスタ回路１０とシフトレジスタ回路２０は隣り合う。
実際に応用する場合、ＮＡＮＤラッチの駆動回路１に複数段をカスケード接続して設けるＮＡＮＤラッチのシフトレジスタは、奇数段と偶数段とに分けられる。
シフトレジスタ１０を奇数段のシフトレジスタとした場合、シフトレジスタ２０は偶数段のシフトレジスタとなり、シフトレジスタ２０を奇数段のシフトレジスタとして、シフトレジスタ１０を偶数段のシフトレジスタとしてもよい。
図４は、この発明の実施例によるＮＡＮＤラッチの駆動回路の理論シーケンス図である。
図面に開示するように、シフトレジスタ１０は奇数段のシフトレジスタであって、シフトレジスタ２０は偶数段のシフトレジスタである。
図面から明らかなように、クロック信号ＣＫとクロック信号ＸＣＫは位相が逆である。
クロック信号ＣＫが立ち上がりエッジである場合、前段の駆動パルスＧｎ‐１を後段のゲート電極に伝送する。即ち、前段の駆動パルスＧｎ‐１が高レベルから低レベルに転換し、後段の駆動パルスＧｎは低レベルから高レベルに転換して対応するゲート電極を駆動する。
クロック信号ＸＣＫが立ち上がりエッジである場合、後段の駆動パルスＧｎが第３段のゲート電極に伝送される。即ち、後段の駆動パルスＧｎが高レベルから低レベルに転換し、第３段の駆動パルスＧｎ＋１は低レベルから高レベルに転換して対応するゲート電極を駆動する。
図５は、この発明の実施の形態による駆動回路の模擬シーケンス図である。図面の開示によれば、縦の座標は電圧で、横の座標は時間である。図面の開示から明らかなように、ＮＡＮＤラッチの駆動回路の模擬シーケンスは図４に開示する理論シーケンスと同一である。
実際に応用する場合、ＮＡＮＤラッチの駆動回路１に複数段をカスケード接続して設けるＮＡＮＤラッチのシフトレジスタは、奇数段と偶数段とに分けられる。
シフトレジスタ１０を奇数段のシフトレジスタとした場合、シフトレジスタ２０は偶数段のシフトレジスタとなり、シフトレジスタ２０を奇数段のシフトレジスタとして、シフトレジスタ１０を偶数段のシフトレジスタとしてもよい。
図４は、この発明の実施例によるＮＡＮＤラッチの駆動回路の理論シーケンス図である。
図面に開示するように、シフトレジスタ１０は奇数段のシフトレジスタであって、シフトレジスタ２０は偶数段のシフトレジスタである。
図面から明らかなように、クロック信号ＣＫとクロック信号ＸＣＫは位相が逆である。
クロック信号ＣＫが立ち上がりエッジである場合、前段の駆動パルスＧｎ‐１を後段のゲート電極に伝送する。即ち、前段の駆動パルスＧｎ‐１が高レベルから低レベルに転換し、後段の駆動パルスＧｎは低レベルから高レベルに転換して対応するゲート電極を駆動する。
クロック信号ＸＣＫが立ち上がりエッジである場合、後段の駆動パルスＧｎが第３段のゲート電極に伝送される。即ち、後段の駆動パルスＧｎが高レベルから低レベルに転換し、第３段の駆動パルスＧｎ＋１は低レベルから高レベルに転換して対応するゲート電極を駆動する。
図５は、この発明の実施の形態による駆動回路の模擬シーケンス図である。図面の開示によれば、縦の座標は電圧で、横の座標は時間である。図面の開示から明らかなように、ＮＡＮＤラッチの駆動回路の模擬シーケンスは図４に開示する理論シーケンスと同一である。
この発明は、さらにＮＡＮＤラッチのシフトレジスタを提供する。
図２に開示するように、
ＮＡＮＤラッチのシフトレジスタ１０は、
クロック制御伝送回路１１と、
ＮＡＮＤラッチ回路１２と、を含む。
ＮＡＮＤラッチ回路１２は、少なくとも、
第１インバータ１２１と、
第１ＮＡＮＤゲート１２２と、
第２ＮＡＮＤゲート１２３と、
第３ＮＡＮＤゲート１２４と、を含む。
第１インバータ１２１は、入力端がクロック制御伝送回路１１の出力端に接続する。
第１ＮＡＮＤゲート１２２は、第１入力端が第１インバータ１２１の出力端に接続し、かつ第２入力端が第２ＮＡＮＤゲート１２３の出力端に接続する。
第２ＮＡＮＤゲート１２３は、第２入力端が第１インバータ１２１の入力端に接続し、かつ第１入力端が第１ＮＡＮＤゲート１２２の出力端に接続する。
第２ＮＡＮＤゲート１２３の出力端は、さらに第３ＮＡＮＤゲート１２４の第２入力端に接続する。
第３ＮＡＮＤゲート１２４は、第１入力端にクロック信号ＣＫが入力する。
ＮＡＮＤラッチ回路１２は、さらに第３ＮＡＮＤゲート１２４の出力端に接続する複数段のインバータ回路を含み、駆動能力を高める。
前記複数段のインバータ回路は、直列して設ける複数の第２インバータ１２５である。第２インバータ１２５の数は３つであることが好ましい。
図２に開示するように、
ＮＡＮＤラッチのシフトレジスタ１０は、
クロック制御伝送回路１１と、
ＮＡＮＤラッチ回路１２と、を含む。
ＮＡＮＤラッチ回路１２は、少なくとも、
第１インバータ１２１と、
第１ＮＡＮＤゲート１２２と、
第２ＮＡＮＤゲート１２３と、
第３ＮＡＮＤゲート１２４と、を含む。
第１インバータ１２１は、入力端がクロック制御伝送回路１１の出力端に接続する。
第１ＮＡＮＤゲート１２２は、第１入力端が第１インバータ１２１の出力端に接続し、かつ第２入力端が第２ＮＡＮＤゲート１２３の出力端に接続する。
第２ＮＡＮＤゲート１２３は、第２入力端が第１インバータ１２１の入力端に接続し、かつ第１入力端が第１ＮＡＮＤゲート１２２の出力端に接続する。
第２ＮＡＮＤゲート１２３の出力端は、さらに第３ＮＡＮＤゲート１２４の第２入力端に接続する。
第３ＮＡＮＤゲート１２４は、第１入力端にクロック信号ＣＫが入力する。
ＮＡＮＤラッチ回路１２は、さらに第３ＮＡＮＤゲート１２４の出力端に接続する複数段のインバータ回路を含み、駆動能力を高める。
前記複数段のインバータ回路は、直列して設ける複数の第２インバータ１２５である。第２インバータ１２５の数は３つであることが好ましい。
シフトレジスタ１０の作動の原理は次のとおりである。
即ち、クロック信号ＣＫの第１のクロックパルスの立ち上がりエッジをトリガとしてクロック制御伝送回路１１が前段の駆動パルスＧｎ‐１を第１インバータ１２１に伝送する。この伝送の過程において前段の駆動パルスＧｎ‐１に対して極性反転を行なう。
第１インバータ１２１を介して前段の駆動パルスＧｎ−１が第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とに伝送され、交差して接続する第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とにラッチされる。
クロック信号ＣＫの第２のクロックパルスの立ち上がりエッジをトリガとして、即ちクロック信号ＣＫの次のクロックパルスの立ち上がりエッジをトリガとして、交差して接続する第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とでラッチされた前段の駆動パルスＧｎ−１が第２インバータ１２５に伝送され、第２インバータ１２５を介して後段のゲート駆動パルスＧｎとして出力される。
クロック制御伝送回路１１は、クロック信号ＸＣＫをさらに含む。クロック信号ＸＣＫとクロック信号ＣＫは位相が逆になる。
即ち、クロック信号ＣＫの第１のクロックパルスの立ち上がりエッジをトリガとしてクロック制御伝送回路１１が前段の駆動パルスＧｎ‐１を第１インバータ１２１に伝送する。この伝送の過程において前段の駆動パルスＧｎ‐１に対して極性反転を行なう。
第１インバータ１２１を介して前段の駆動パルスＧｎ−１が第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とに伝送され、交差して接続する第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とにラッチされる。
クロック信号ＣＫの第２のクロックパルスの立ち上がりエッジをトリガとして、即ちクロック信号ＣＫの次のクロックパルスの立ち上がりエッジをトリガとして、交差して接続する第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とでラッチされた前段の駆動パルスＧｎ−１が第２インバータ１２５に伝送され、第２インバータ１２５を介して後段のゲート駆動パルスＧｎとして出力される。
クロック制御伝送回路１１は、クロック信号ＸＣＫをさらに含む。クロック信号ＸＣＫとクロック信号ＣＫは位相が逆になる。
この発明の実施例においては、複数のシフトレジスタ１０をカスケード接続してＮＡＮＤラッチの駆動回路を構成し、クロック信号制御伝送回路１１を介して前段と後段との間の信号の伝送を制御し、ＮＡＮＤラッチ回路１２によって信号をラッチする。よって、ＣＯＭＳの製造工程に適用することができ、低消費電力と広いノイズマージンを達成することができる。
ここで特筆すべきは、この発明に開示する駆動パルスが優先的にゲート駆動パルスであることである。
以上をまとめると、この発明のＮＡＮＤラッチ駆動回路は、クロック信号制御伝送回路を介してクロック信号の第１のパルスによって前段の駆動パルスをＮＡＮＤラッチ回路に伝送し、かつＮＡＮＤラッチ回路によってラッチする。さらにＮＡＮＤラッチ回路は、クロック信号の後続の第２のクロックパルスをトリガとして、駆動パルスを出力する。よって、ＣＯＭＳの製造工程に適用することができ、低消費電力と広いノイズマージンを達成することができる。
以上はこの発明の好ましい実施の形態であって、この発明の実施の範囲を限定するものではない。
凡そこの発明の明細書と添付の図面の内容を利用した均等の効果を有する構造、又はプロセスの変換、もしくは直接、間接的にその他関連技術に転用することは、等しく同一の理論にもとづくものであって、いずれもこの発明の特許請求の範囲に属するものとする。
凡そこの発明の明細書と添付の図面の内容を利用した均等の効果を有する構造、又はプロセスの変換、もしくは直接、間接的にその他関連技術に転用することは、等しく同一の理論にもとづくものであって、いずれもこの発明の特許請求の範囲に属するものとする。
１…駆動回路、
１０…シフトレジスタ回路、
１１…クロック制御伝送回路、
１２…ＮＡＮＤラッチ回路、
１２１…第１インバータ、
１２２…第１ＮＡＮＤゲート、１２３…第２ＮＡＮＤゲート、１２４…第３ＮＡＮＤゲート、
１２５…第２インバータ、
２０…シフトレジスタ回路、
２１…クロック制御伝送回路、
２２…ＮＡＮＤラッチ回路、
２２１…第１インバータ、
２２２…第１ＮＡＮＤゲート、２２３…第２ＮＡＮＤゲート、２２４…第３ＮＡＮＤゲート、
２２５…第２インバータ、
ＣＫ…クロック信号、
Ｇｎ…駆動パルス、Ｇｎ−１…駆動パルス、Ｇｎ＋１…駆動パルス、
ＸＣＫ…クロック信号。
１０…シフトレジスタ回路、
１１…クロック制御伝送回路、
１２…ＮＡＮＤラッチ回路、
１２１…第１インバータ、
１２２…第１ＮＡＮＤゲート、１２３…第２ＮＡＮＤゲート、１２４…第３ＮＡＮＤゲート、
１２５…第２インバータ、
２０…シフトレジスタ回路、
２１…クロック制御伝送回路、
２２…ＮＡＮＤラッチ回路、
２２１…第１インバータ、
２２２…第１ＮＡＮＤゲート、２２３…第２ＮＡＮＤゲート、２２４…第３ＮＡＮＤゲート、
２２５…第２インバータ、
ＣＫ…クロック信号、
Ｇｎ…駆動パルス、Ｇｎ−１…駆動パルス、Ｇｎ＋１…駆動パルス、
ＸＣＫ…クロック信号。
Claims (5)
- 表示パネルの複数のゲート線（第ｎ−１ゲート線、第ｎゲート線、第ｎ＋１ゲート線）に対してそれぞれゲート線駆動パルス（Ｇｎ−１、Ｇｎ、Ｇｎ＋１）を順次出力して前記ゲート線を順次駆動する表示パネルのゲート線駆動回路１であって、
前記ゲート線駆動回路１は、カスケード接続して設ける複数のＮＡＮＤラッチのシフトレジスタ回路を含み、
このとき、
奇数段の前記シフトレジスタ回路を第１シフトレジスタ回路１０とし、
偶数段の前記シフトレジスタ回路を第２シフトレジスタ回路２０とし、
前記第１シフトレジスタ回路１０は、
クロック制御伝送回路１１と、
ＮＡＮＤラッチ回路１２と、を含み、
前記クロック制御伝送回路１１は、クロック信号ＣＫの第１のクロックパルスをトリガとして、前段の駆動パルス（Ｇｎ−１）を前記ＮＡＮＤラッチ回路１２に伝送し、かつ前記ＮＡＮＤラッチ回路１２によってラッチし、
前記ＮＡＮＤラッチ回路１２は、さらに前記クロック信号ＣＫの前記第１のクロックパルスの後続である第２のクロックパルスをトリガとして駆動パルス（Ｇｎ）を出力し、
前記ＮＡＮＤラッチ回路１２は、
第１インバータ１２１と、
第１ＮＡＮＤゲート１２２と、
第２ＮＡＮＤゲート１２３と、
第３ＮＡＮＤゲート１２４と、を含み、
前記第１インバータ１２１は、入力端が前記クロック制御伝送回路１１の出力端に接続し、
前記第１ＮＡＮＤゲート１２２は、第１入力端が前記第１インバータ１２１の出力端に接続し、かつ第２入力端が前記第２ＮＡＮＤゲートの出力端に接続し、
前記第２ＮＡＮＤゲート１２３は、第２入力端が前記第１インバータ１２１の入力端に接続し、かつ第１入力端が前記第１ＮＡＮＤゲートの出力端に接続し、
前記第２ＮＡＮＤゲート１２３の出力端が、さらに前記第３ＮＡＮＤゲート１２４の第２入力端に接続し、
前記第３ＮＡＮＤゲート１２４の第１入力端に前記クロック信号ＣＫが入力し、
前記第２シフトレジスタ回路２０は、
クロック制御伝送回路２１と、
ＮＡＮＤラッチ回路２２と、を含み、
前記クロック制御伝送回路２１は、前記クロック信号ＣＫを反転した反転クロック信号ＸＣＫの第１のクロックパルスをトリガとして、前段の駆動パルス（Ｇｎ）を前記ＮＡＮＤラッチ回路２２に伝送し、かつ前記ＮＡＮＤラッチ回路２２によってラッチし、
前記ＮＡＮＤラッチ回路２２は、さらに前記反転クロック信号ＸＣＫの前記第１のクロックパルスの後続である第２のクロックパルスをトリガとして駆動パルス（Ｇｎ＋１）を出力し、
前記ＮＡＮＤラッチ回路２２は、
第１インバータ２２１と、
第１ＮＡＮＤゲート２２２と、
第２ＮＡＮＤゲート２２３と、
第３ＮＡＮＤゲート２２４と、を含み、
前記第１インバータ２２１は、入力端が前記クロック制御伝送回路２１の出力端に接続し、
前記第１ＮＡＮＤゲート２２２は、第１入力端が前記第１インバータ２２１の出力端に接続し、かつ第２入力端が前記第２ＮＡＮＤゲート２２３の出力端に接続し、
前記第２ＮＡＮＤゲート２２３は、第２入力端が前記第１インバータ２２１の入力端に接続し、かつ第１入力端が前記第１ＮＡＮＤゲート２２２の出力端に接続し、
前記第２ＮＡＮＤゲート２２３の出力端が、さらに前記第３ＮＡＮＤゲート２２４の第２入力端に接続し、
前記第３ＮＡＮＤゲート２２４の第１入力端に前記反転クロック信号ＸＣＫが入力する
ことを特徴とする表示パネルのゲート線駆動回路。 - 請求項１に記載の表示パネルのゲート線駆動回路において、
前記クロック制御伝送回路１１および前記クロック制御伝送回路２１が前記駆動パルス（Ｇｎ−１、Ｇｎ）を伝送する過程において前記駆動パルス（Ｇｎ−１、Ｇｎ）に極性反転を行なう
ことを特徴とする表示パネルのゲート線駆動回路。 - 請求項１または請求項２に記載の表示パネルのゲート線駆動回路において、
前記ＮＡＮＤラッチ回路１２および前記ＮＡＮＤラッチ回路２２が、さらに前記第３ＮＡＮＤゲート１２４，２２４の出力端に接続された複数段の第２インバータ回路１２５、２２５を含む
ことを特徴とする表示パネルのゲート線駆動回路。 - 請求項３に記載の表示パネルのゲート線駆動回路において、
前記複数段の第２インバータ回路１２５、２２５は直列で接続されている
ことを特徴とする表示パネルのゲート線駆動回路。 - 請求項４に記載の表示パネルのゲート線駆動回路において、
前記第２インバータ回路１２５、２２５の直列接続の数は３つである
ことを特徴とする表示パネルのゲート線駆動回路。
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