CN103345911B - 一种移位寄存器单元、栅极驱动电路及显示装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器单元、栅极驱动电路及显示装置，涉及显示技术领域，用于简化栅极驱动电路，从而减小了显示装置边框的尺寸。包括：锁存模块，以及与锁存模块相连接的至少两级输出控制模块；锁存模块的输入端分别连接开启信号和时钟信号，锁存模块的输出端与至少两级输出控制模块的输入端相连接，用于根据输入的时钟信号将开启信号进行锁存；输出控制模块的输入端连接时钟信号，输出控制模块根据时钟信号输出栅极行驱动信号；时钟信号按照时序依次输入锁存模块以及各级输出控制模块。

Description

一种移位寄存器单元、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及显示装置。
背景技术
薄膜晶体管液晶显示器(ThinFilmTransistor-LiquidCrystalDisplay，TFT-LCD)是由水平和垂直两个方向的栅线和数据线交叉定义的像素矩阵构成的，当TFT-LCD进行显示时，通过栅线上的栅极(Gate)驱动依次从上到下对每一像素行输入一定宽度的方波进行选通，再通过数据线上的源极(Source)驱动将每一行像素所需的信号依次从上往下输出，当分辨率较高时，显示器的栅极驱动和源极驱动的输出均较多，驱动电路的长度也将增大，这将不利于模组驱动电路的绑定(Bonding)工艺。
为了解决上述问题，现有显示器的制造常采用GOA(GateDriveronArray，阵列基板行驱动)电路的设计，将TFT(ThinFilmTransistor，薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动电路的Bonding区域以及外围布线空间，从而实现显示面板的两边对称和窄边框的美观设计。
现有的GOA电路设计中，如图1所示，为典型的GOA电路的移位寄存器单元结构，可以看到，移位寄存器单元通常包括一个锁存器10、一个与非门11和一个反相器12。其中，锁存器10主要包括两个相对设置的三态门101和三态门102，以及一个与三态门102并联的反相器103组成，在该电路结构中会使用到较多的TFT。当采用这样一种结构的移位寄存器单元通过级联构成栅极驱动电路时，该栅极驱动电路的结构可以如图2所示，由于每个移位寄存器单元中均具有较多的TFT，使得GOA电路的结构变得复杂并且占据大量的版图空间，从而不利于显示装置的窄边框设计。
发明内容
本发明的实施例提供一种移位寄存器单元、栅极驱动电路及显示装置，用于简化栅极驱动电路，从而减小了显示装置边框的尺寸。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的一方面，提供一种移位寄存器单元，包括：锁存模块，以及与所述锁存模块相连接的至少两级输出控制模块；
所述锁存模块的输入端分别连接开启信号和时钟信号，所述锁存模块的输出端与至少两级所述输出控制模块的输入端相连接，用于根据输入的时钟信号将开启信号进行锁存；
所述输出控制模块的输入端连接时钟信号，所述输出控制模块根据所述时钟信号输出栅极行驱动信号；
所述时钟信号按照时序依次输入所述锁存模块以及各级所述输出控制模块。
所述锁存模块包括：第一三态门、第二三态门以及第一反相器；
所述第一三态门的输入端连接所述开启信号，所述第一三态门的控制端连接时钟信号，所述第一三态门的输出端与所述第二三态门的输出端相连接；
所述第二三态门的输入端连接至少两级所述输出控制模块的输入端，所述第二三态门的控制端连接所述时钟信号；
所述第一反相器的输入端与所述第二三态门的输出端相连接；所述第一反相器的输出端与所述第二三态门的输入端相连接。
所述输出控制模块包括：与非门和第二反相器；
所述与非门的输入端分别连接所述第二三态门的输入端以及时钟信号，所述与非门的输出端连接所述第二反相器的输入端；
所述第二反相器的输出端输出栅极行驱动信号。
所述输出控制模块包括：传输门和缓冲器；
所述传输门的输入端连接时钟信号，所述传输门的第一控制端连接所述第二三态门的输出端，所述传输门的第二控制端连接所述第二三态门的输入端，所述传输门的输出端连接所述缓冲器的输入端；
所述缓冲器的输出端输出栅极行驱动信号。
所述缓冲器包括：缓冲晶体管和放大器；
所述缓冲晶体管的栅极连接所述第二三态门的输入端，所述缓冲晶体管的第一级连接所述传输门的输出端，所述缓冲晶体管的第二级接地；
所述放大器的输入端连接所述传输门的输出端，所述放大器的输出信号端输出栅极行驱动信号。
本发明实施例的另一方面，提供一种栅极驱动电路，包括多级如上所述的移位寄存器单元；
除第一级移位寄存器单元外，其余每个移位寄存器单元连接与其相邻的上一级移位寄存器单元的输出端；
除最后一级移位寄存器单元外，其余每个移位寄存器单元的输出端与其相邻的下一级移位寄存器单元相连接。
移位寄存器单元连接与其相邻的上一级移位寄存器单元的最后一级输出控制模块，包括：
移位寄存器单元中的锁存模块的输入端连接上一级移位寄存器单元中最后一级输出控制模块中与非门的输出端，或者最后一级输出控制模块的输出信号端；或，
移位寄存器单元中的锁存模块的输入端连接上一级移位寄存器单元中锁存模块的输出端。
当每个所述移位寄存器单元中的所述锁存模块包括第一三态门、第二三态门以及第一反相器，且所述输出控制模块包括与非门和第二反相器时，包括：
移位寄存器单元中的第一三态门的输入端连接上一级移位寄存器单元中最后一级与非门的输出端；或，
移位寄存器单元中的第一三态门的输入端连接上一级移位寄存器单元中第二三态门的输入端。
当每个所述移位寄存器单元中的所述锁存模块包括第一三态门、第二三态门以及第一反相器，且所述输出控制模块包括传输门和缓冲器，所述缓冲器包括缓冲晶体管和放大器时，包括：
移位寄存器单元中的第一三态门的输入端连接上一级移位寄存器单元中最后一级放大器的输出信号端；或，
移位寄存器单元中的第一三态门的输入端连接上一级移位寄存器单元中第二三态门的输入端。
所述第一级移位寄存器单元中的锁存模块的输入端输入帧起始信号。
本发明实施例的另一方面，提供了一种显示装置，包括如上所述的栅极驱动电路。
本发明实施例提供的一种移位寄存器单元、栅极驱动电路及显示装置。该移位寄存器单元包括：锁存模块，以及与该锁存模块相连接的至少两级输出控制模块。该锁存模块的输入端分别连接开启信号和时钟信号，其输出端与至少两级输出控制模块的输入端相连接，用于根据输入的时钟信号将开启信号进行锁存；输出控制模块的输入端还连接时钟信号，其输出端根据时钟信号输出栅极行驱动信号；该时钟信号按照时序依次输入锁存模块以及各级输出控制模块。这样一来，由于每个移位寄存器单元中的一个锁存模块可以与多级输出控制模块相连接，所以当移位寄存器单元通过级联构成栅极驱动电路时，电路结构中的TFT数量大大减少，从而简化了GOA电路的结构以及减小版图空间，进而实现了显示装置的窄边框设计。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中一种移位寄存器单元的结构示意图；
图2为现有技术中一种栅极驱动电路的结构示意图；
图3为本发明实施例提供的一种栅极驱动电路的结构示意图；
图4为本发明实施例提供的一种移位寄存器单元的结构示意图；
图5为本发明实施例提供的一种栅极驱动电路的时序图；
图6为本发明实施例提供的另一种移位寄存器单元的结构示意图；
图7为本发明实施例提供的一种输出控制模块的结构示意图；
图8为本发明实施例提供的一种栅极驱动电路的结构示意图；
图9为本发明实施例提供的另一种栅极驱动电路的结构示意图；
图10为本发明实施例提供的另一种栅极驱动电路的结构示意图；
图11为本发明实施例提供的另一种栅极驱动电路的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
一种移位寄存器单元，包括：锁存模块，以及与该锁存模块相连接的至少两级输出控制模块。例如，在如图3所示的栅极驱动电路中，第一级移位寄存器单元01的锁存模块10的输出端分别与第一级输出控制模块20、第二级输出控制模块21等多级输出控制模块的输入端相连接。
锁存模块10的输入端分别连接开启信号和时钟信号(CLK)，锁存模块10的输出端与至少两级输出控制模块的输入端相连接，用于根据输入的时钟信号(CLK)将开启信号进行锁存。具体的，以锁存模块10的输出端与两极输出控制模块相连接进行举例说明，锁存模块10的输出端与第一级输出控制模块20的第一输入端2001以及第二级输出控制模块21的第一输入端2101相连接。
输出控制模块的输入端连接时钟信号(CLK)，该输出控制模块根据时钟信号(CLK)输出栅极行驱动信号。例如，第一级输出控制模块20的第二输入端2002和第二级输出控制模块21的第二输入端2102与时钟信号(CLK)相连接，根据输入的时钟信号(CLK)，第一级输出控制模块20的输出端输出第一行栅极行驱动信号(L_1)，第二级输出控制模块21的输出端输出第二行栅极行驱动信号(L_2)。
上述时钟信号(CLK)按照时序依次输入所述锁存模块以及各级所述输出控制模块。例如，锁存模块10的一个输入端连接时钟信号为CLK_1；第一级输出控制模块20的第二输入端2002输入的时钟信号为CLK_2；第二级输出控制模块21的第二输入端2102输入的时钟信号为CLK_3。其中，时钟信号CLK_1、CLK_2和CLK_3的波形一致，时序依次推后。
本发明实施例提供的一种移位寄存器单元。该移位寄存器单元包括：锁存模块，以及与该锁存模块相连接的至少两级输出控制模块。该锁存模块的输入端分别连接开启信号和时钟信号，其输出端与至少两级输出控制模块的输入端相连接，用于根据输入的时钟信号将开启信号进行锁存；输出控制模块的输入端还连接时钟信号，其输出端根据时钟信号输出栅极行驱动信号；该时钟信号按照时序依次输入锁存模块以及各级输出控制模块。这样一来，由于每个移位寄存器单元中的一个锁存模块可以与多级输出控制模块相连接，所以当移位寄存器单元通过级联构成栅极驱动电路时，电路结构中的TFT数量大大减少，从而简化了GOA电路的结构以及减小版图空间，进而实现了显示装置的窄边框设计。
进一步地，如图4所示，锁存模块10包括：第一三态门101、第二三态门102以及第一反相器103。
第一三态门101的输入端连接开启信号，第一三态门101的控制端连接第一时钟信号(CLK1)，第一三态门101的输出端与第二三态门102的输出端相连接。
第二三态门102的输入端连接至少两级输出控制模块的输入端。具体的，如图4所示，以第二三态门102的输入端连接两级输出控制模块(第一级输出控制模块20和第二级输出控制模块21)为例进行说明。其中，第二三态门102的控制端连接第一时钟信号(CLK_1)。
第一反相器103的输入端与第二三态门102的输出端相连接；第一反相器103的输出端与第二三态门102的输入端相连接。
需要说明的是，在如图4所示的一级移位寄存器单元中，是以锁存模块10分别连接两级输出控制模块(第一级输出控制模块20和第二级输出控制模块21)为例进行说明。当然锁存模块10也可以连接多级输出控制模块，每一级输出控制模块的连接方式可以参考上述的两级输出控制模块。
进一步地，输出控制模块包括：与非门和第二反相器，如图4所示，第一级输出控制模块20包括：第一与非门201和第一级输出控制模块20的第二反相器202；第二级输出控制模块21包括：第二与非门211和第二级输出控制模块20的第二反相器212。
第一与非门201的输入端分别连接第二三态门102的输入端以及第二时钟信号(CLK_2)，第一与非门201的输出端连接第一级输出控制模块20的第二反相器202的输入端，当具有多级输出控制模块时，同理可以得出第一级输出控制模块20以后的各级输出控制模块中的与非门和第二反相器的连接方式。
其中，各级输出控制模块中的第二反相器的输出端输出各行栅极行驱动信号，例如图4中，第一级输出控制模块的第二反相器202的输出端输出第一行栅极行驱动信号(L_1)；第二级输出控制模块的第二反相器212的输出端输出第二行栅极行驱动信号(L_2)。
具体的，以图4为例并结合GOA电路工作时序如图5所示，以第二三态门102的输入端连接两级输出控制模块(第一级输出控制模块20和第二级输出控制模块21)，每一级输出控制模块分别包括一个与非门以及一个第二反相器，锁存模块和两级输出控制模块分别输入3个时钟信号(CLK_1、CLK_2、CLK_3)为例，对锁存模块10的工作原理进行详细的说明：
第一次写入阶段T1：开启信号当第一时钟信号(CLK_1)为高电平时写入锁存模块10，使得锁存模块10向第一级输出控制模块20以及第二级输出控制模块21输入高电平，但此时第一级输出控制模块20以及第二级输出控制模块21对应的第二时钟信号(CLK_2)和第三时钟信号(CLK_3)为低电平，因此，两级输出控制模块依次输出的第一栅极行驱动信号(L_1)和第二栅极行驱动信号(L_2)为低电平。
第一次锁存阶段T2：第一时钟信号(CLK_1)为低电平，写入锁存模块10的高电平信号被锁存住，因此持续向第一级输出控制模块20以及第二级输出控制模块21输入高电平。这时，第一级输出控制模块20以及第二级输出控制模块21对应的第二时钟信号(CLK_2)和第三时钟信号(CLK_3)依次输入高电平，并将高电平分别输入到第一与非门201和第二与非门211中，因此，两级输出控制模块依次输出高电平的第一栅极行驱动信号(L_1)和第二栅极行驱动信号(L_2)。其中，第二与非门211或该锁存模块10的输出的信号可以作为输出-开启信号(OUTPUT_STV)输入到下一级移位寄存器单元，作为下一级移位寄存器单元的起始信号。
第二次写入阶段T3：当第一时钟信号(CLK_1)再次为高电平时，锁存模块10进入第二次写入阶段，将低电压的开启信号写入该锁存模块10。
第二次锁存阶段T4：当第一时钟信号(CLK_1)为低电平时，锁存模块进入第二次锁存阶段，写入锁存模块10的低电平信号被锁存住，因此持续向第一级输出控制模块20以及第二级输出控制模块21依次输入低电平。此后，虽然第一级输出控制模块20以及第二级输出控制模块21对应的第二时钟信号(CLK_2)和第三时钟信号(CLK_3)为高电平，但两级输出控制模块依次输出的第一栅极行驱动信号(L_1)和第二栅极行驱动信号(L_2)保持低电平。
采用这样一种结构的锁存模块，可以实现锁存器的功能，并且该锁存模块中包含的TFT的数量较少，从而可以简化了GOA电路的结构。
或者，输出控制模块还可以包括：传输门和缓冲器。例如，当锁存模块10的输出端与三级输出控制模块的输入端相连接时，如图6所示，第一级输出控制模块20包括：第一传输门301和第一缓冲器302；第二级输出控制模块21包括：第二传输门311和第二缓冲器312；第三级输出控制模块22包括：第三传输门321和第三缓冲器322。
传输门的输入端连接时钟信号，传输门的第一控制端连接第二三态门的输出端，传输门的第二控制端连接第二三态门的输入端，传输门的输出端连接缓冲器的输入端。
具体的，以第一级输出控制模块20为例，对传输门和缓冲器的连接关系进行详细的说明：第一传输门301的输入端连接第二时钟信号(CLK_2)，第一传输门301的第一控制端连接第二三态门102的输出端，第一传输门301的第二控制端连接第二三态门102的输入端，第一传输门301的输出端连接第一缓冲器302的输入端。以此类推，可以得出第一级输出控制模块20以后各级输出控制模块中的传输门和缓冲器的连接方式。
其中，各级输出控制模块中的缓冲器的输出端输出各行栅极行驱动信号。具体的，如图6所示，第一级输出控制模块的第一缓冲器302的输出端输出第一行栅极行驱动信号(L_1)；第二级输出控制模块的第二缓冲器312的输出端输出第二行栅极行驱动信号(L_2)；第三级输出控制模块的第三缓冲器322的输出端输出第三行栅极行驱动信号(L_3)。这里是以图6所示的移位寄存器单元包括1个锁存模块和3个输出控制模块，并给栅极驱动电路依次输入4个时钟信号(CLK_1、CLK_2、CLK_3、CLK_4)为例进行的说明，当每一级移位寄存器单元中的输出控制模块的数量发生变化时，时钟信号的数量也将相应地进行变化，其他给栅极驱动电路输入不同数量时钟信号的电路结构在这里不再一一赘述，但都应当属于本发明的保护范围。
综上所述，输出控制模块可以采用不同的电器元件组合而成，而这些电器元件对本领域技术人员而言是很常见的，这样一来，对输出控制模块的制造和加工变得更加简单方便以及多样化，从而降低了产品的生产难度，提高了生产效率。
进一步地，缓冲器包括：缓冲晶体管和放大器，基于图6所示的移位寄存器单元，以第一级输出控制模块20为例，如图7所示，第一缓冲器302包括：第一缓冲晶体管3021和第一放大器3022。
其中，第一缓冲晶体管3021的栅极连接第二三态门102的输入端，第一缓冲晶体管3021的第一级连接第一传输门301的输出端，第一缓冲晶体管3021的第二级接地。
第一放大器3022的输入端连接第一传输门301的输出端，第一放大器3022的输出信号端输出第一行栅极行驱动信号(L_1)。其他各级输出控制模块的缓冲器内的各个电器元件的连接方法同理可得。
采用这样一种结构的缓冲器，由于构成该缓冲器的电器元件对本领域技术人员而言是很常见的，这样一来，对缓冲器的制造和加工变得更加简单方便，从而降低了产品的生产难度，提高了生产效率。
一种栅极驱动电路，包括如上所述的任意一种移位寄存器单元。
如图8所示，除第一级移位寄存器单元外，其余每个移位寄存器单元连接与其相邻的上一级移位寄存器单元的输出端；
除最后一级移位寄存器单元外，其余每个移位寄存器单元的输出端与其相邻的下一级移位寄存器单元相连接。
本发明实施例提供的一种栅极驱动电路。该栅极驱动电路包括多个移位寄存器单元，该移位寄存器单元包括：锁存模块，以及与该锁存模块相连接的至少两级输出控制模块。该锁存模块的输入端分别连接开启信号和时钟信号，其输出端与至少两级输出控制模块的输入端相连接，用于根据输入的时钟信号将开启信号进行锁存；输出控制模块的输入端还连接时钟信号，其输出端根据时钟信号输出栅极行驱动信号；该时钟信号按照时序依次输入锁存模块以及各级输出控制模块。这样一来，由于每个移位寄存器单元中的一个锁存模块可以与多级输出控制模块相连接，所以当移位寄存器单元通过级联构成栅极驱动电路时，电路结构中的TFT数量大大减少，从而简化了GOA电路的结构以及减小版图空间，进而实现了显示装置的窄边框设计。
进一步地，移位寄存器单元连接与其相邻的上一级移位寄存器单元的最后一级输出控制模块，包括：
具体的，如图8或图10所示，移位寄存器单元中的锁存模块10的输入端连接上一级移位寄存器单元中最后一级输出控制模块中与非门的输出端；或者，图10所示，移位寄存器单元中的锁存模块10的输入端连接上一级移位寄存器单元中最后一级输出控制模块的输出信号端；或，
如图9或图11所示，移位寄存器单元中的锁存模块10的输入端连接上一级移位寄存器单元中锁存模块的10输出端。
具体的，该栅极驱动电路中，当每个移位寄存器单元中的锁存模块10包括第一三态门101、第二三态门102以及第一反相器103，且输出控制模块例如第一级输出控制模块20包括与非门201和第二反相器202时，该栅极驱动电路包括：
以图8为例，第二级移位寄存器单元02中的第一三态门111的输入端连接上一级移位寄存器单元(第一级移位寄存器单元01)中最后一级与非门221的输出端；或，
以图9为例，第二级移位寄存器单元02中的第一三态门111的输入端连接上一级移位寄存器单元(第一级移位寄存器单元01)中第二三态门102的输入端。
这样一来，通过采用GOA电路结构采用上述级联方式，不仅可以兼容传统的GOA的外部控制信号，而且可以简化GOA电路的结构，从而显示装置的窄边框设计。
或者，该栅极驱动电路中，当每个移位寄存器单元中的锁存模块10包括第一三态门101、第二三态门102以及第一反相器103，且输出控制模块如第一级输出控制模块20包括传输门301和缓冲器302，缓冲器302如图7所示，包括缓冲晶体管3021和放大器3022时，该栅极驱动电路包括：
以图10为例，第二级移位寄存器单元02中的第一三态门111的输入端连接上一级移位寄存器单元(第一级移位寄存器单元01)中最后一级放大器3222的输出信号端；或，
以图11为例，第二级移位寄存器单元02中的第一三态门111的输入端连接上一级移位寄存器单元(第一级移位寄存器单元01)中第二三态门102的输入端。
这样一来，通过采用GOA电路结构采用上述级联方式，不仅可以兼容传统的GOA的外部控制信号，而且可以简化GOA电路的结构，从而显示装置的窄边框设计。
需要说明的是，在如图8或图10所示的栅极驱动电路中，每一级移位寄存器单元包括1个锁存模块和3个输出控制模块，可以向该栅极驱动电路依次输入4个时钟信号(CLK_1、CLK_2、CLK_3、CLK_4)实现相应的功能；图9所示的栅极驱动电路中，每一级移位寄存器单元包括1个锁存模块和4个输出控制模块，可以向该栅极驱动电路依次输入5个时钟信号(CLK_1、CLK_2、CLK_3、CLK_4、CLK_5)以实现相应的功能；图11所示的栅极驱动电路中，每一级移位寄存器单元包括1个锁存模块和2个输出控制模块，可以向栅极驱动电路依次输入3个时钟信号(CLK_1、CLK_2、CLK_3)。当一级移位寄存器单元中的输出控制模块的数量发生变化时，时钟信号的数量也将相应地进行变化，其他向栅极驱动电路输入不同数量的时钟信号的电路结构在这里不再一一赘述，但都应当属于本发明的保护范围。
进一步地，第一级移位寄存器单元01中的锁存模块10的输入端输入帧起始信号(STV)。
需要说明的是，本发明实施例中CLK与/CLK为两个彼此相位相反，周期相同的时钟信号。
以下以图8为例，并结合图5对栅极驱动电路的工作过程进行详细的描述：
S101、当第一时钟信号(CLK_1)为高电平时，帧起始信号(STV)被写入第一级移位寄存器单元01的锁存模块10中，该锁存模块10向第一级输出控制模块20、第二级输出控制模块21以及第三级输出控制模块22输入高电平。分别输入第一级输出控制模块20的第一与非门201、第二级输出控制模块21的第二与非门211以及第三级输出控制模块22的第三与非门221的第二时钟信号(CLK_2)、第三时钟信号(CLK_3)、以及第四时钟信号(CLK_4)为低电平。因此，各级输出控制模块依次输出的第一栅极行驱动信号(L_1)、第二栅极行驱动信号(L_2)以及第三栅极行驱动信号(L_3)为低电平。各级输出控制模块对应的各行栅极行驱动信号为低电平。
S102、第一时钟信号(CLK_1)为低电平，写入第一级移位寄存器单元01的锁存模块10中高电平信号被锁存住，因此，该锁存模块10持续向第一级输出控制模块20、第二级输出控制模块21以及第三级输出控制模块22输入高电平。分别输入第一级输出控制模块20的第一与非门201、第二级输出控制模块21的第二与非门211以及第三级输出控制模块22的第三与非门221的第二时钟信号(CLK_2)、第三时钟信号(CLK_3)、以及第四时钟信号(CLK_4)为高电平。因此，各级输出控制模块依次输出的第一栅极行驱动信号(L_1)、第二栅极行驱动信号(L_2)以及第三栅极行驱动信号(L_3)为高电平。其中，第三与非门221输出的信号作为第二级移位寄存器单元02的帧起始信号，依次类推，各级输出控制模块依次输出各行栅极行驱动信号。
S103、第一时钟信号(CLK_1)再次为高电平，输入第一级移位寄存器单元01的帧起始信号为低电平，则该低电平被写入第一级移位寄存器单元01的锁存模块10。该锁存模块10向第一级输出控制模块20、第二级输出控制模块21以及第三级输出控制模块22输入低电平。分别输入第一级输出控制模块20的第一与非门201、第二级输出控制模块21的第二与非门211以及第三级输出控制模块22的第三与非门221的第二时钟信号(CLK_2)、第三时钟信号(CLK_3)、以及第四时钟信号(CLK_4)为低电平。因此，各级输出控制模块依次输出的第一栅极行驱动信号(L_1)、第二栅极行驱动信号(L_2)以及第三栅极行驱动信号(L_3)为低电平。各级输出控制模块对应的各行栅极行驱动信号为低电平。
S104、第一时钟信号(CLK_1)为低电平，写入第一级移位寄存器单元01的锁存模块10中低电平信号被锁存住，因此，该锁存模块10持续向第一级输出控制模块20、第二级输出控制模块21以及第三级输出控制模块22输入低电平。分别输入第一级输出控制模块20的第一与非门201、第二级输出控制模块21的第二与非门211以及第三级输出控制模块22的第三与非门221的第二时钟信号(CLK_2)、第三时钟信号(CLK_3)、以及第四时钟信号(CLK_4)为低电平。因此，各级输出控制模块依次输出的第一栅极行驱动信号(L_1)、第二栅极行驱动信号(L_2)以及第三栅极行驱动信号(L_3)为低电平。各级输出控制模块对应的各行栅极行驱动信号为低电平。
以上是对移位寄存器单元的输出控制模块由与非门和第二反相器构成的栅极驱动电路以及向该栅极驱动电路输入4个时钟信号为例进行的说明，其他本发明实施例提供的栅极驱动电路在输入不同的时钟信号时的工作过程不再一一赘述，但都应当属于本发明的保护范围。
一种显示装置，包括如上所述的任意一种栅极驱动电路。
本发明实施例提供的一种显示装置。该显示装置包括栅极驱动电路，栅极驱动电路包括多个移位寄存器，该移位寄存器单元包括：锁存模块，以及与该锁存模块相连接的至少两级输出控制模块。该锁存模块的输入端分别连接开启信号和时钟信号，其输出端与至少两级输出控制模块的输入端相连接，用于根据输入的时钟信号将开启信号进行锁存；输出控制模块的输入端还连接时钟信号，其输出端根据时钟信号输出栅极行驱动信号；该时钟信号按照时序依次输入锁存模块以及各级输出控制模块。这样一来，由于每个移位寄存器单元中的一个锁存模块可以与多级输出控制模块相连接，所以当移位寄存器单元通过级联构成栅极驱动电路时，电路结构中的TFT数量大大减少，从而简化了GOA电路的结构以及减小版图空间，进而实现了显示装置的窄边框设计。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (5)

1.一种移位寄存器单元，其特征在于，包括：锁存模块，以及与所述锁存模块相连接的至少两级输出控制模块；
所述锁存模块的输入端分别连接开启信号和时钟信号，所述锁存模块的输出端与至少两级所述输出控制模块的输入端相连接，用于根据输入的时钟信号将开启信号进行锁存；
所述输出控制模块的输入端连接时钟信号，所述输出控制模块根据所述时钟信号输出栅极行驱动信号；
所述时钟信号按照时序依次输入所述锁存模块以及各级所述输出控制模块；
所述锁存模块包括：第一三态门、第二三态门以及第一反相器；
所述第一三态门的输入端连接所述开启信号，所述第一三态门的控制端连接时钟信号，所述第一三态门的输出端与所述第二三态门的输出端相连接；
所述第二三态门的输入端连接至少两级所述输出控制模块的输入端，所述第二三态门的控制端连接所述时钟信号；
所述第一反相器的输入端与所述第二三态门的输出端相连接；所述第一反相器的输出端与所述第二三态门的输入端相连接；
所述输出控制模块包括：传输门和缓冲器；
所述传输门的输入端连接时钟信号，所述传输门的第一控制端连接所述第二三态门的输出端，所述传输门的第二控制端连接所述第二三态门的输入端，所述传输门的输出端连接所述缓冲器的输入端；
所述缓冲器的输出端输出栅极行驱动信号；
所述缓冲器包括：缓冲晶体管和放大器；
所述缓冲晶体管的栅极连接所述第二三态门的输入端，所述缓冲晶体管的第一级连接所述传输门的输出端，所述缓冲晶体管的第二级接地；
所述放大器的输入端连接所述传输门的输出端，所述放大器的输出信号端输出栅极行驱动信号。
2.一种栅极驱动电路，其特征在于，包括多级如权利要求1所述的移位寄存器单元；
除第一级移位寄存器单元外，其余每个移位寄存器单元连接与其相邻的上一级移位寄存器单元的输出端；
除最后一级移位寄存器单元外，其余每个移位寄存器单元的输出端与其相邻的下一级移位寄存器单元相连接。
3.根据权利要求2所述的栅极驱动电路，其特征在于，当所述输出控制模块包括传输门和缓冲器，所述缓冲器包括缓冲晶体管和放大器时，所述移位寄存器单元连接与其相邻的上一级移位寄存器单元的最后一级输出控制模块包括：
移位寄存器单元中的第一三态门的输入端连接上一级移位寄存器单元中最后一级放大器的输出信号端；或，
移位寄存器单元中的第一三态门的输入端连接上一级移位寄存器单元中第二三态门的输入端。
4.根据权利要求2或3任一所述的栅极驱动电路，其特征在于，所述第一级移位寄存器单元中的锁存模块的输入端输入帧起始信号。
5.一种显示装置，其特征在于，包括如权利要求2至4任一所述的栅极驱动电路。
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