KR100604912B1

KR100604912B1 - 소스 라인 구동 신호의 출력 타이밍을 조절할 수 있는액정 표시 장치의 소스 드라이버

Info

Publication number: KR100604912B1
Application number: KR1020040085091A
Authority: KR
Inventors: 김기준
Original assignee: 삼성전자주식회사
Priority date: 2004-10-23
Filing date: 2004-10-23
Publication date: 2006-07-28
Also published as: US20090303226A1; KR20060035992A; US8537093B2; US7592993B2; US20060089101A1

Abstract

소스 라인 구동 신호의 출력 타이밍을 조절할 수 있는 액정 표시 장치의 소스 드라이버가 제공된다. 소스 드라이버는 다수의 출력 회로들을 포함하고, 각각의 출력 회로들은 출력 버퍼 및 스위치를 포함한다. 출력 버퍼는 아날로그 영상 신호를 증폭하고, 스위치는 제어 신호의 활성화에 응답하여, 출력 버퍼에 의해 증폭된 아날로그 영상 신호를 출력 타이밍이 조절된 소스 라인 구동 신호로서 출력한다. 소스 드라이버는 출력 회로의 스위치를 제어하는 제어 신호의 지연 시간을 조절할 수 있으므로 소스 라인 구동 신호의 출력 타이밍을 조절할 수 있다.

Description

소스 라인 구동 신호의 출력 타이밍을 조절할 수 있는 액정 표시 장치의 소스 드라이버{Source driver capable of controlling output timing of source line driving signal in liquid crystal display device}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 통상적인 소스 드라이버에 포함되는 라인 드라이버(line driver)를 나타내는 블락 다이어그램(block diagram)이다.

도 2는 종래 기술에 따른 도 1에 도시된 출력 회로를 다수개 포함하는 소스 드라이버를 개략적으로 나타내는 회로도이다.

도 3은 도 2에 도시된 제1 출력 회로의 출력 타이밍을 나타내는 예시적인 타이밍 다이어그램이다.

도 4는 도 2의 소스 라인 구동 신호들에 대한 출력 타이밍의 유형들을 나타내는 그래프(graph)이다.

도 5는 본 발명의 일 실시예에 따른 액정 표시 장치의 소스 드라이버를 개략적으로 나타내는 도면이다.

도 6은 도 5에 도시된 제1 제어 회로를 보다 상세하게 나타내는 도면이다.

도 7은 본 발명의 다른 실시예에 따른 소스 드라이버를 개략적으로 나타내는 블락 다이어그램이다.

< 도면의 주요 부분에 대한 부호의 설명>

211 ~ 21n: 출력 회로들 S1 ~ Sn: 스위치들

231 ~ 23n: 제어 회로들 DE1 ~ DEm: 지연 회로들

311 ~ 31p: 출력 회로 블락들 331 ~ 33p: 제어 회로들

본 발명은 박막 트랜지스터(thin film transistor) 액정 표시 장치에 관한 것으로, 보다 상세하게는, 소스 라인 구동 신호의 출력 타이밍을 조절할 수 있는 액정 표시 장치의 소스 드라이버에 관한 것이다.

액정 표시 장치는 노트북 컴퓨터 및 모니터 등에 이용되고 있다. 일반적으로, 액정 표시 장치는 패널(panel)의 게이트 라인들(gate lines)을 구동하는 게이트 드라이버(gate driver)와 패널의 소스 라인들을 구동하는 소스 드라이버(source driver)를 포함한다.

도 1을 참조하면, 라인 드라이버(10)는 하나의 소스 라인을 구동하고, 레벨 쉬프터(level shifter)(12), 디지털-아날로그 변환기(digital-to-analog converter)(DAC, 14), 출력 버퍼(output buffer)(16), 및 스위치(18)를 포함한다.

레벨 쉬프터(12)는 디지털 영상 신호(digital image signal)(D_DATA)의 전압 레벨을 상승시키고, DAC(14)는 레벨 쉬프터(12)로부터 출력되는 디지털 영상 신호를 아날로그 영상 신호(analog image signal)(IN)로 변환하여 출력한다. 아날로그 영상 신호(IN)는 계조 레벨 전압(gray level voltage)을 나타내고 RGB 데이터 신호라고도 한다.

출력 버퍼(16)는 아날로그 영상 신호(IN)를 증폭하고, 스위치(18)는 제어 신호(SW)의 활성화에 응답하여 상기 증폭된 아날로그 영상 신호(IN)를 소스 라인 구동 신호(OUT)로서 출력한다. 출력 버퍼(16) 및 스위치(18)는 출력 회로(output circuit)를 구성한다.

도 2는 종래 기술에 따른 도 1에 도시된 출력 회로를 다수개 포함하는 소스 드라이버를 개략적으로 나타내는 회로도이다. 도 2를 참조하면, 종래의 소스 드라이버(100)는 제1 내지 제n 출력 회로들(111 ~ 11n)을 포함한다. 여기서, n은 2 이상의 자연수이다.

제1 출력 회로(111)는 제1 출력 버퍼(B1) 및 제1 전송 게이트(transmission gate)(S1)를 포함한다. 제1 출력 버퍼(B1)는 전압 팔로워(voltage follower) 구조를 가지는 연산 증폭기(operational amplifier)로 구현될 수 있다. 제1 출력 버퍼(B1)는 제1 아날로그 영상 신호(IN1)를 증폭하여 제1 내부 영상 신호(internal image signal)(INT1)를 출력한다. 제1 전송 게이트(S1)는 제어 신호(SW) 및 제어 신호(SW)의 반전 신호(inversion signal)(SWB)의 활성화에 응답하여 제1 내부 영상 신호(INT1)를 제1 소스 라인 구동 신호(OUT1)로서 출력한다. 제1 소스 라인 구동 신호(OUT1)는 패널(미도시)의 제1 소스 라인을 구동한다.

한편, 제2 내지 제n 출력 회로들(112 ~ 11n)은 제1 출력 회로(111)의 구성 요소와 동일한 구성 요소를 포함하므로, 제2 내지 제n 출력 회로들(112 ~ 11n)에 대한 설명은 생략된다.

제1 내부 영상 신호(INT1) 및 제1 소스 라인 구동 신호(OUT1)는 공통 전압(common voltage)(VCOM)을 기준으로 상하로 변화된다. 공통 전압(VCOM)은 패널의 픽셀(pixel)에 포함된 액정 커패시터(liquid crystal capacitor)의 일단에 인가되는 전압이고 VDD/2 일 수 있다.

제1 내부 영상 신호(INT1)가 하이 레벨(high level)(예를 들어, 전원 전압(VDD))로부터 로우 레벨(low level)(예를 들어, 접지 전압(VSS))로(또는 로우 레벨(VSS)로부터 하이 레벨(VDD)로) 천이(transition)할 때, 제어 신호(SW)가 하이 레벨로 활성화되어 제1 소스 라인 구동 신호(OUT1)가 발생된다. 따라서, 제1 소스 라인 구동 신호(OUT1)의 출력 타이밍(또는 출력 시점)은 제어 신호(SW)의 활성화 시점에 근거하여 결정된다. 또한, 제2 내지 제n 소스 라인 구동 신호들(OUT2 ~ OUTn)의 출력 타이밍도 제어 신호(SW)의 활성화 시점에 근거하여 결정된다.

도 4는 도 2의 소스 라인 구동 신호들에 대한 출력 타이밍의 유형들을 나타내는 그래프(graph)이다. 상기 그래프의 Y축의 출력 타이밍은 절대적인 값이 아닌 상대적인 값이다.

도 4에는 예시적인 출력 타이밍의 유형들(D0 ~ D7)이 도시된다. D0의 경우, 소스 라인 구동 신호들(OUT1 ~ OUTn)의 출력 타이밍이 일정하게 유지되고, D1의 경우, 소스 라인 구동 신호들(OUT1 ~ OUTn)의 출력 타이밍이 계속하여 증가한다. D2 ~ D7의 경우, 소스 라인 구동 신호들(OUT1 ~ OUTn)의 출력 타이밍이 상하로 변동된다. 이와 같은 소스 라인 구동 신호들(OUT1 ~ OUTn)의 출력 타이밍의 편차(offset)는 소스 드라이버 칩(chip)의 특성에 따라 하나의 칩에서도 발생할 수 있고, 소스 드라이버 칩들 상호간에도 발생할 수 있다. 이러한 편차는 패널의 특성을 불안정하게 할 수 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 소스 라인 구동 신호의 출력 타이밍을 조절할 수 있는 액정 표시 장치의 소스 드라이버를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 액정 표시 장치는, 다수의 출력 회로들을 포함하는 것에 관한 것으로서, 상기 각각의 출력 회로들은 아날로그 영상 신호를 증폭하는 출력 버퍼; 및 제어 신호의 활성화에 응답하여, 상기 출력 버퍼에 의해 증폭된 아날로그 영상 신호를 출력 타이밍이 조절된 소스 라인 구동 신호로서 출력하는 스위치를 구비하는 것을 특징으로 한다.

바람직한 실시예에 따르면, 상기 소스 드라이버는 상기 제어 신호를 발생하는 제어 회로를 더 구비하며, 상기 제어 회로는, 스위치 신호를 소정의 지연 시간만큼 지연하여 지연된 스위치 신호를 발생하는 적어도 하나의 지연 회로; 선택 신 호에 응답하여, 상기 스위치 신호 및 상기 지연된 스위치 신호 중 하나를 선택하여 상기 제어 신호를 출력하는 멀티플렉서: 및 상기 제어 신호를 반전하여 상기 제어 신호의 반전 신호를 발생하는 인버터를 구비한다.

바람직한 실시예에 따르면, 상기 지연 회로의 지연 시간은 상기 제어 신호 및 상기 제어 신호의 반전 신호에 의해 상기 소스 라인 구동 신호가 출력될 수 있도록 하기 위하여 소정의 값 이하로 설정된다.

바람직한 실시예에 따르면, 상기 선택 신호는 다수의 비트들로 구성되며, 상기 액정 표시 장치의 타이밍 컨트롤러 또는 상기 소스 드라이버의 옵션 핀들을 통해 입력된다.

바람직한 실시예에 따르면, 상기 스위치는 상기 제어 신호의 활성화 및 상기 제어 신호의 반전 신호의 활성화에 응답하여 동작하는 전송 게이트이고, 상기 출력 버퍼는 전압 팔로워 구조를 가지는 연산 증폭기이다.

상기 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 액정 표시 장치는, 두 개이상의 출력 회로들을 포함하고, 소스 라인 구동 신호들을 출력하는 출력 회로 블락들; 및 상기 소스 라인 구동 신호들의 출력 타이밍을 조절하는 제어 신호들을 발생하는 제어 회로들을 구비하는 것을 특징으로 한다.

바람직한 실시예에 따르면, 상기 각각의 출력 회로들은 아날로그 영상 신호를 증폭하는 출력 버퍼; 및 상기 제어 신호의 활성화에 응답하여, 상기 출력 버퍼에 의해 증폭된 아날로그 영상 신호를 상기 소스 라인 구동 신호로서 출력하는 스위치를 구비한다.

바람직한 실시예에 따르면, 상기 각각의 제어 회로들은 스위치 신호를 소정의 지연 시간만큼 지연하여 지연된 스위치 신호를 발생하는 적어도 하나의 지연 회로; 선택 신호에 응답하여, 상기 스위치 신호 및 상기 지연된 스위치 신호 중 하나를 선택하여 상기 제어 신호를 출력하는 멀티플렉서; 및 상기 제어 신호를 반전하여 상기 제어 신호의 반전 신호를 발생하는 인버터를 구비한다.

이러한 본 발명에 따른 소스 드라이버는 출력 회로의 스위치를 제어하는 제어 신호의 지연 시간을 조절할 수 있으므로 소스 라인 구동 신호의 출력 타이밍을 조절할 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 5를 참조하면, 본 발명의 일 실시예에 따른 소스 드라이버(200)는 제1 내지 제n 출력 회로들(211 ~ 21n) 및 상기 출력 회로들(211 ~ 21n)의 출력 타이밍을 제어하는 제1 내지 제n 제어 회로들(231 ~ 23n)을 구비한다. 여기서, n은 2 이상의 자연수이다.

제1 출력 회로(211)는 제1 출력 버퍼(B1) 및 제1 스위치(S1)를 포함한다. 제1 출력 버퍼(B1)는 전압 팔로워 구조를 가지는 연산 증폭기로 구현될 수 있고, 제1 스위치(S1)는 제1 제어 신호(SW_1) 및 제1 제어 신호(SW_1)의 반전 신호(SW_1B)에 응답하여 동작하는 전송 게이트로 구현될 수 있다.

제1 출력 버퍼(B1)는 도 1에 도시된 레벨 쉬프터 및 DAC를 통해 발생되는 제1 아날로그 영상 신호(IN1)를 증폭한다. 제1 스위치(S1)는 제1 제어 신호(SW_1) 및 제1 제어 신호(SW_1)의 반전 신호(SW_1B)의 활성화에 응답하여 상기 증폭된 아날로그 영상 신호(IN1)를 제1 소스 라인 구동 신호(OUT1)로서 출력한다. 즉, 제1 스위치(S1)는 제1 소스 라인 구동 신호(OUT1)의 출력 타이밍을 조절한다.

제1 제어 회로(231)는 스위치 신호(switch signal)(SW_IN)를 지연하여 다수의 지연된 스위치 신호들을 발생하고, 제1 선택 신호(selection signal)(SEL1)에 응답하여 스위치 신호(SW_IN) 및 상기 지연된 스위치 신호들 중 하나를 선택하여 제1 제어 신호(SW_1) 및 제1 제어 신호(SW_1)의 반전 신호(SW_1B)를 출력한다. 스위치 신호(SW_IN)는 소스 드라이버(200)의 내부에서 발생된다. 그리고, 제1 선택 신호(SEL1)는 다수의 비트들(bits)로 구성되고, 액정 표시 장치의 타이밍 컨트롤러(timing controller) 또는 소스 드라이버 칩의 옵션 핀들(option pins)을 통해 입력될 수 있다.

한편, 제2 내지 제n 출력 회로들(212 ~ 21n)은 제1 출력 회로(211)의 구성 요소들(B1, S1)과 동일한 구성 요소들([B2, S2] ~ [Bn, Sn])을 포함하고, 제2 내지 제n 출력 회로들(212 ~ 21n)의 출력 타이밍을 제어하는 제2 내지 제n 제어 회로들 (232 ~ 23n)은 제1 제어 회로(231)의 기능과 유사한 기능을 수행한다. 따라서, 제2 내지 제n 출력 회로들(212 ~ 21n) 및 제2 내지 제n 제어 회로들(232 ~ 23n)에 대한 상세한 설명은 생략된다. 다만, 제2 내지 제n 출력 회로들(212 ~ 21n)의 입력 신호들은 제2 내지 제n 아날로그 영상 신호들(IN2 ~ INn)이고 제2 내지 제n 출력 회로들(212 ~ 21n)의 출력 신호들은 제2 내지 제n 소스 라인 구동 신호들(IN2 ~ INn)이다. 그리고, 제2 내지 제n 제어 회로들(232 ~ 23n)의 제어 신호들은 제2 내지 제n 선택 신호들(SEL2 ~ SELn)이고, 제2 내지 제n 제어 회로들(232 ~ 23n)의 출력 신호들은 제2 내지 제n 제어 신호들(SW_2 ~ SW_n)이다.

따라서, 본 발명의 일 실시예에 따른 소스 드라이버(200)는 출력 회로의 스위치를 제어하는 제어 신호의 지연 시간을 조절할 수 있으므로 소스 라인 구동 신호의 출력 타이밍을 조절할 수 있다.

도 6을 참조하면, 제1 제어 회로(231)는 제1 내지 제m 지연 회로들(DE1 ~ DEm), 멀티플렉서(multiplexer)(MUX), 및 인버터(inverter)(INV)를 구비한다.

제1 내지 제m 지연 회로들(DE1 ~ DEm)은 스위치 신호(SW_IN)를 소정의 지연시간들 만큼 지연하여 지연된 스위치 신호들(SW_IND1 ~ SW_INDm)을 출력한다. 여기서, m은 2 이상의 자연수로서 소스 드라이버 칩의 사이즈(size)를 고려하여 결정된다.

제1 내지 제m 지연 회로들(DE1 ~ DEm)의 지연 시간들의 크기는 제1 내지 제n 지연 회로들(DE1 ~ DEm)의 지연 시간들의 순서로 증가할 수 있다. 다만, 제1 내지 제m 지연 회로들(DE1 ~ DEm)의 지연 시간들은 제1 제어 신호(SW_1) 및 제1 제어 신호(SW_1)의 반전 신호(SW_1B)에 의해 제1 소스 라인 구동 신호(OUT1)가 출력될 수 있도록 하기 위하여 소정의 값 이하로 설정(setting)된다.

멀티플렉서(MUX)는 제1 선택 신호(SEL1)에 응답하여 스위치 신호(SW_IN) 및 지연된 스위치 신호들(SW_IND1 ~ SW_INDm) 중 하나를 선택하고 상기 선택된 신호를 제어 신호(SW1)로서 출력한다.

인버터(INV)는 제1 제어 신호(SW_1)를 반전하여 제1 제어 신호(SW_1)의 반전 신호(SW_1B)를 발생한다.

한편, 제2 내지 제n 제어 회로들(232 ~ 23n)도 제1 제어 회로(231)의 구성 요소와 동일한 구성 요소를 포함한다.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 소스 드라이버(300)는 제1 내지 제p 출력 회로 블락들(output circuit blocks)(311 ~ 31p) 및 상기 출력 회로 블락들(311 ~ 31p)의 출력 타이밍을 제어하는 제1 내지 제p 제어 회로들(331 ~ 33p)을 구비한다. 즉, 도 7의 소스 드라이버(300)는 도 5에 도시된 출력 회로들(211 ~ 21n) 중 p 개를 하나의 블락으로 하는 출력 회로 블락을 다수개 포함한다. 여기서, n, p, 및 q는 2 이상의 자연수이고, p 및 q는 n 보다 작다.

제1 출력 회로 블락(311)은 q 개의 출력 회로들을 포함한다. 상기 각각의 출력 회로들의 구성 요소는 도 5에 도시된 출력 회로의 구성 요소와 동일하다. 제1 출력 회로 블락(311)은 제1 블락 아날로그 영상 신호들(IN1 ~ INq)을 증폭하고, 제1 제어 신호(SW_1) 및 제1 제어 신호(SW_1)의 반전 신호(SW_1B)의 활성화에 응답하여 상기 증폭된 블락 아날로그 영상 신호들(IN1 ~ INq)을 제1 블락 소스 라인 구동 신호들(OUT1 ~ OUTq)로서 출력한다.

제1 제어 회로(331)의 구성 요소는 도 6에 도시된 제1 제어 회로의 구성 요소와 동일하다. 제1 제어 회로(331)는 스위치 신호(SW_IN)를 지연하여 다수의 지연된 스위치 신호들을 발생하고, 제1 선택 신호(SEL1)에 응답하여 스위치 신호(SW_IN) 및 상기 지연된 스위치 신호들 중 하나를 선택하여 제1 제어 신호(SW_1) 및 제1 제어 신호(SW_1)의 반전 신호(SW_1B)를 출력한다. 스위치 신호(SW_IN)는 소스 드라이버(300)의 내부에서 발생된다. 그리고, 제1 선택 신호(SEL1)는 다수의 비트들(bits)로 구성되고, 액정 표시 장치의 타이밍 컨트롤러 또는 소스 드라이버 칩의 옵션 핀들(option pins)로부터 입력될 수 있다.

한편, 제2 내지 제p 출력 회로 블락들(312 ~ 31p)은 제1 출력 회로 블락(311)의 구성 요소들과 동일한 구성 요소들을 포함하고, 제2 내지 제p 출력 회로 블락들(312 ~ 31p)을 제어하는 제2 내지 제p 제어 회로들(332 ~ 33p)은 제1 제어 회로(331)의 기능과 유사한 기능을 수행한다. 따라서, 제2 내지 제p 출력 회로 블락들(312 ~ 31n) 및 제2 내지 제n 제어 회로들(332 ~ 33n)에 대한 상세한 설명은 생략된다. 다만, 제2 내지 제p 출력 회로 블락들(312 ~ 31n)의 입력 신호들은 제2 내지 제p 블락 아날로그 영상 신호들([INq+1 ~ IN2q] ~ [INn-q+1 ~ INn])이고 제2 내지 제p 출력 회로들(312 ~ 31n)의 출력 신호들은 제2 내지 제p 블락 소스 라인 구동 신호들([OUTq+1 ~ OUT2q] ~ [OUTn-q+1 ~ OUTn])이다. 그리고, 제2 내지 제p 제어 회로들(332 ~ 33p)의 제어 신호들은 제2 내지 제p 선택 신호들(SEL2 ~ SELp)이고, 제2 내지 제p 제어 회로들(332 ~ 33p)의 출력 신호들은 제2 내지 제p 제어 신호들(SW_2 ~ SW_p)이다.

따라서, 본 발명의 다른 실시예에 따른 소스 드라이버(300)는 출력 회로의 스위치를 제어하는 제어 신호의 지연 시간을 조절할 수 있으므로 소스 라인 구동 신호의 출력 타이밍을 조절할 수 있다.

이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따른 소스 드라이버는 출력 회로의 스위치를 제어하는 제어 신호의 지연 시간을 조절할 수 있으므로 소스 라인 구동 신호의 출력 타이밍을 조절할 수 있다.

Claims

다수의 출력 회로들을 포함하는 액정 표시 장치의 소스 드라이버에 있어서,

상기 각각의 출력 회로들은

아날로그 영상 신호를 증폭하는 출력 버퍼; 및

제어 신호의 활성화에 응답하여, 상기 출력 버퍼에 의해 증폭된 아날로그 영상 신호를 출력 타이밍이 조절된 소스 라인 구동 신호로서 출력하는 스위치를 구비하며,

상기 소스 드라이버는 상기 제어 신호를 발생하는 제어 회로를 더 구비하며,

상기 제어 회로는

스위치 신호를 지연하여 지연된 스위치 신호를 발생하는 지연 회로;

선택 신호에 응답하여, 상기 스위치 신호 및 상기 지연된 스위치 신호 중 하나를 선택하고, 상기 선택된 신호를 상기 제어 신호로서 출력하는 멀티플렉서; 및

상기 제어 신호를 반전하여 상기 제어 신호의 반전 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 소스 드라이버.
삭제
제1항에 있어서,

상기 스위치 신호는 상기 소스 라인 구동 신호가 상기 제어 신호 및 상기 제어 신호의 반전 신호에 응답하여 출력되도록 소정의 값 이하인 지연 시간 만큼 지연되는 것을 특징으로 하는 소스 드라이버.
제3항에 있어서,

상기 선택 신호는 다수의 비트들로 구성되며, 상기 액정 표시 장치의 타이밍 컨트롤러 또는 상기 소스 드라이버의 옵션 핀들을 통해 입력되는 것을 특징으로 하는 소스 드라이버.
제1항에 있어서, 상기 스위치는

상기 제어 신호의 활성화 및 상기 제어 신호의 반전 신호의 활성화에 응답하여 동작하는 전송 게이트인 것을 특징으로 하는 소스 드라이버.
제1항에 있어서, 상기 출력 버퍼는

전압 팔로워 구조를 가지는 연산 증폭기인 것을 특징으로 하는 소스 드라이버.
액정 표시 장치의 소스 드라이버에 있어서,

두 개이상의 출력 회로들을 포함하고, 소스 라인 구동 신호들을 출력하는 출력 회로 블락들; 및

상기 소스 라인 구동 신호들의 출력 타이밍을 조절하는 제어 신호들을 발생하는 제어 회로들을 구비하며,

상기 각각의 출력 회로들은

아날로그 영상 신호를 증폭하는 출력 버퍼; 및

상기 제어 신호의 활성화에 응답하여, 상기 출력 버퍼에 의해 증폭된 아날로그 영상 신호를 상기 소스 라인 구동 신호로서 출력하는 스위치를 구비하고,

상기 각각의 제어 회로들은

스위치 신호를 지연하여 지연된 스위치 신호를 발생하는 지연 회로;

선택 신호에 응답하여, 상기 스위치 신호 및 상기 지연된 스위치 신호 중 하나를 선택하고, 상기 선택된 신호를 상기 제어 신호들의 하나로서 출력하는 멀티플렉서; 및

상기 제어 신호들의 하나를 반전하여 상기 제어 신호들의 하나의 반전 신호를 발생하는 것을 특징으로 하는 소스 드라이버.
삭제
삭제
제7항에 있어서,

상기 스위치 신호는 상기 소스 라인 구동 신호가 상기 제어 신호 및 상기 제어 신호의 반전 신호에 응답하여 출력되도록 소정의 값 이하인 지연 시간 만큼 지연되는 것을 특징으로 하는 소스 드라이버.
제10항에 있어서,

상기 선택 신호는 다수의 비트들로 구성되며, 상기 액정 표시 장치의 타이밍 컨트롤러 또는 상기 소스 드라이버의 옵션 핀들을 통해 입력되는 것을 특징으로 하는 소스 드라이버.
제7항에 있어서, 상기 스위치는

상기 제어 신호의 활성화 및 상기 제어 신호의 반전 신호의 활성화에 응답하여 동작하는 전송 게이트인 것을 특징으로 하는 소스 드라이버.
제7항에 있어서, 상기 출력 버퍼는

전압 팔로워 구조를 가지는 연산 증폭기인 것을 특징으로 하는 소스 드라이버.