JP2007097179A - 調整可能なディレイセル及びこれを含むディレイライン - Google Patents

Abstract

【課題】ディレイライン回路及びそのためのディレイセルを提供する。
【解決手段】ディレイライン回路は、調整可能なディレイセル及び複数の固定ディレイセルを含む。調整可能なディレイセルは、第１制御信号によって第１入力信号を伝達する速度を調節する。固定ディレイセルは、調整可能なディレイセルにカスケードで連結され、調整可能なディレイセルで出力される信号を所定時間ディレイして出力することで、ディレイステップを調節する。
【選択図】図５

Description

本発明は、ディレイステップが調整可能なディレイライン回路及びそのためのディレイセルに関する。

ディレイラインは、クロック信号などの信号を所望の時間ディレイさせるために使われる回路であって、ディレイセルが直列に連結されて構成される。特に、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＲＡＭのようにデータ処理速度が速い装置にディレイラインを適用するためには、ディレイの精度が制御されなければならない。すなわち、ＤＤＲ ＲＡＭの速度が高くなるほどディレイセルのディレイステップ（ｄｅｌａｙ ｓｔｅｐまたはｓｔｅｐ ｓｉｚｅ）が小さくならなければならない。すると、ディレイラインに含まれるディレイセルの個数が大きくなり、それによってディレイセルを制御する信号のビット数も大きくならなければならない。したがって、アプリケーションによってディレイラインのディレイステップをより正確に調節する必要がある。

本発明が解決しようとする技術的課題は、所定の制御信号によってディレイステップが変わるディレイライン回路、及びそのためにディレイラインの第一段に含まれてディレイ時間またはステップディレイが調節されるディレイセルを提供することである。

前記技術的課題を解決するための、本発明によるディレイラインは、第１制御信号に応答して伝送される第１入力信号の伝達速度を調節する調整可能なディレイセルを含む。また、前記ディレイラインは、前記調整可能なディレイセルにカスケードで連結されて前記第１制御信号に応じて可変されないディレイ量各々がその入力信号を遅延して伝送する複数の固定ディレイセルを含む。

望ましくは、前記調整可能なディレイセルは、前記ディレイラインの最初のディレイセルであり、前記調整可能なディレイセルの出力は、前記複数の固定ディレイセルの最初のセルの入力信号として供給され、前記複数の固定ディレイセルは、前記調整可能なディレイセルから受信された信号を所定時間ほどディレイして出力する。

前記技術的課題を解決するための、本発明による調整可能なディレイセルは、第１制御信号に応答して伝送された第１入力信号の速度を調節するためのバッファ及びマルチプレクサを含む。前記マルチプレクサは、第２制御信号に応答して前記バッファの出力または第２入力信号を選択して出力する。前記バッファは、前記第１入力信号を反転させる第１インバータ、ドライバ、及び第２インバータを含む。前記ドライバは、前記第１入力信号を受信し、前記第１制御信号によってイネーブルされると、前記第１インバータから反転されて出力された信号と同一の信号を出力する。前記第２インバータは、前記ドライバの出力信号または前記第１インバータから出力される信号を受信して反転させ出力する。前記バッファは、前記第１制御信号に含まれた多数のビットを各々受信する多数のドライバを含む。

望ましくは、前記ドライバは、第３インバータ及びスイッチ部を含む。前記第３インバータは、前記第１入力信号を受信し、前記第１インバータから出力される信号と同一の信号を出力する。前記スイッチ部は、前記ドライバをイネーブルさせるために、前記第１制御信号に応答して第３インバータをイネーブルさせる。前記第１入力信号を伝達する時間は、前記ドライバがイネーブル状態である場合よりディセーブル状態である場合に増加する。前記スイッチ部は、前記第１制御信号に接続される制御ゲートを有するＰＭＯＳトランジスタ及び前記第１制御信号の反転信号に接続される制御ゲートを有するＮＭＯＳトランジスタを含む。

望ましくは、前記バッファは、前記第１制御信号に含まれた多数のビットを各々受信する多数のドライバを含む。前記多数のドライバの各々は、前記第１入力信号を反転させ、前記対応する第１制御信号に含まれた一つのビットに応答して前記反転された第１入力信号を出力する。前記バッファは、前記第１入力信号を反転させる第１インバータを含み、前記反転された第１入力信号を反転出力ノードに出力する。また、前記バッファは、前記反転出力ノードの信号を反転させる第２インバータをさらに含む。前記多数のドライバの各々は、第１電圧源と前記反転出力ノードとの間に直列に連結された第１トランジスタ及び第２トランジスタを含む。また、前記多数のドライバの各々は、前記反転出力ノードと第２電圧源との間に直列に連結された第３トランジスタ及び第４トランジスタを含む。前記第１及び第４トランジスタは、前記第１入力信号に応答してイネーブルされる。前記第２及び第３トランジスタは、前記第１制御信号の多数のビットのうち、相応する１ビットを受信する多数のドライバの各々に応答してイネーブルされる。前記第２電圧源は、接地電圧である。

前記技術的課題を解決するための、本発明による他の調整可能なディレイセルは、第１入力信号をバッファリングするバッファ及びマルチプレクサを含む。前記マルチプレクサは、第２制御信号に応答して前記バッファの出力信号または第２入力信号を選択して出力する。また、前記マルチプレクサは、第１制御信号に応答して伝送された前記第１入力信号の速度を調節する。

前記技術的課題を解決するための本発明によるディレイセルは、バッファとマルチプレクサとを含む。前記バッファは、第１制御信号に応答して伝送された第１入力信号の伝送時間を調節する。前記マルチプレクサは、第２制御信号に応答して前記バッファの出力または第２入力信号を選択して出力する。望ましくは、前記バッファは、前述した本発明による調整可能なディレイセルに含まれたバッファである。

本発明によれば、所定の制御信号によってディレイセルのステップディレイを調節し、ステップディレイが調節可能なディレイセルをディレイラインに備えることによって、本発明のディレイラインが適用される装置のデータ処理速度に合うようにディレイステップを調節できる。

以下、添付された図面を参照して、本発明をより詳しく説明する。

図１は、一般的なディレイラインのブロック図を示したものである。図示されたディレイラインは、同一の動作条件を有する複数のディレイセル１０が直列に連結された形態で、このディレイラインを制御するための信号としては、ディレイセルの個数と同じＮビットのＳＥＬ［Ｎ−１：０］を使う。 ＳＥＬ［Ｎ−１：０］は、１ビットのみ１で残りは０であるワンホット（ｏｎｅ−ｈｏｔ）形態のデータを有する。ＳＥＬ端子に‘０’が入力されたディレイセルではデータ伝達が発生し、ＳＥＬ端子に‘１’が入力されたディレイセルではデータの進行方向と反対方向とにデータが出力されるデータリターンが発生する。

図２は、図１のディレイセル１０の内部回路図である。

図示されたディレイセル１０は、バッファ２１とマルチプレクサ２２とを含む。また、ディレイセル１０は、データ入出力のための複数の端子(ＩＮ、ＰＳ、ＲＴ及びＯＴ)を含み、制御信号を入力される制御端子ＳＥＬを含む。

マルチプレクサ２２は、ＳＥＬ端子に入力されるデータによって入力データを伝達するか、リターンする。より詳細には、ＳＥＬ端子に‘０’が入力されると、ＩＮ端子に入力されたデータはＰＳ端子に伝達され、ＲＴ端子に入力されたデータはＯＴ端子に伝達される。ＳＥＬ端子に‘１’が入力されると、ＩＮ端子に入力されたデータはバッファ２１を通じてＯＴ端子に伝達される。ＳＥＬ端子に‘０’が入力された時、ディレイセル１０のステップディレイは、ＩＮ端子からＰＳ端子へのディレイＴ１と、ＲＴ端子からＯＴ端子までのディレイＴ３とが加えられ、Ｔステップになる。ＳＥＬ端子に‘１’が入力される場合、ＰＳ端子からＯＴ端子までデータが伝達される時間Ｔ２がＴ３と同じであると仮定した時、Ｔ２とＴ１とが加えられ、Ｔステップになる。結局、図１に図示されたディレイラインでは、制御信号の値 ＳＥＬ［Ｎ−１：０］によってＩＮ端子に入力された信号が、Ｔステップ〜（Ｔステップ×Ｎ）のディレイ後にＯＴ端子に出力される。

図３は、本発明によるディレイセルの内部回路図を示したものである。

図示されたディレイセル３０は、バッファ３１及びマルチプレクサ３２を含む。また、ディレイセル３０は、データ入出力のための端子（ＩＮ、ＰＳ、ＲＴ、ＯＴ）、データ伝達方向を制御する方向選択端子ＳＥＬ、そして、ステップディレイ調節のための制御端子ＳＴを含む。

図示されたディレイセル３０のステップディレイは、ＳＴ端子に入力される値によって変わる。ＳＴ端子に入力されるビット数が１である場合、ＳＴ端子に入力される値が‘０’であれば、ＳＥＬ端子に入力される値によってＴ１＋Ｔ２またはＴ１＋Ｔ３のＴステップになる。ＳＴ端子に入力される値が‘１’である場合には、ＳＥＬ端子に入力される値によってＴ１＋Ｔ２またはＴ１＋Ｔ３になるが、このとき、ステップディレイは（Ｔステップ×３／２）になる。このとき、３／２は、ディレイセル３０を構成する素子の大きさによって変わり、該当素子の大きさは所望のステップディレイによって決定される。

図４Ａは、図３のバッファ３１の一具現例を表わす詳細回路図である。

図示されたバッファ３１は、多数のＣＭＯＳトランジスタで具現した例を示したものであり、これに限定されない。

バッファ３１は、第１インバータ４１及び第２インバータ４５で構成された通常のバッファにドライバ４２をさらに含んでなる。

ドライバ４２は、ＣＭＯＳインバータ４４及びスイッチング手段としてＳＴ信号をＰＭＯＳトランジスタ４３１の入力とし、ＳＴ信号を反転したＳＴＢ信号をＮＭＯＳトランジスタ４３２の入力とするＣＭＯＳトランジスタ４３をさらに含んでなる。

ＣＭＯＳトランジスタ４３の動作は、入力データＩＮに対して第１インバータ４１及び第２インバータ４５で構成された通常のバッファと同一である。ドライバ４２の場合、ＳＴ信号によってＣＭＯＳトランジスタ４３がオンまたはオフになることによって、イネーブルまたはディセーブルされる。したがって、ドライバ４２の動作如何によって第２インバータ４５の駆動速度が変わる。

すなわち、ＳＴ信号が‘０’であれば、ＣＭＯＳトランジスタ４３がターンオンされ、それによってドライバ４２がイネーブルされて、第１インバータ４１及びドライバ４２によって第２インバータ４５が駆動される。しかし、ＳＴ信号が‘１’であれば、ＣＭＯＳトランジスタ４３はターンオフされ、それによってドライバ４２がディセーブルされて、第１インバータ４１のみで第２インバータ４５が駆動される。したがって、ＳＴ信号が‘０’である場合に比べて駆動速度がさらに遅くなる。各場合の駆動速度の差によって、データが伝達されるステップディレイが変わる。

ステップディレイの値は、第１インバータ４１及びドライバ４２を構成するトランジスタの大きさを調節することで調節されうる。したがって、本実施形態では、トランジスタの大きさを調節することで、ＳＴ信号が‘１’である場合のステップディレイをＳＴ信号が‘０’である場合のステップディレイであるＴステップより３／２倍大きくなるように調節する。

ＳＴ端子に入力されるビット数が１より大きい場合には、図４に図示されたドライバ４２を並列でさらに連結することで具現できる。

図４Ｂは、図３のバッファの他の具現例を表わす詳細回路図である。図４Ｂに図示されたバッファ３１０は、第１インバータ４１及び第２インバータ４５で構成された通常のバッファに複数のドライバ（３２１〜３２ｎ）をさらに含んでなる。

各ドライバ（３２１〜３２ｎ）は、電源（ＶＤＤ）と反転出力ノード３３１との間に直列に連結されるＰＭＯＳトランジスタ（Ｐ１１およびＰ２１、Ｐ１ｎおよびＰ２ｎ）と、前記反転出力ノード３３１及び接地の間に直列に連結されるＮＭＯＳトランジスタ（Ｎ２１およびＮ１１、Ｎ２１およびＮ１ｎ）とを備える。各ドライバ （３２１〜３２ｎ）の構成は、図４Ａに図示されたドライバの構成と同一である。これらドライバについての詳細な構成及び動作についての説明は省略する。

但し、各ドライバ（３２１〜３２ｎ）は、複数のビット(ここではｎビット、ｎは２以上の自然数)からなるＳＴ信号のうち、対応するビットに応答して動作する。例えば、第１ドライバ３２１は、ＳＴ信号のうち、最下位ビット及びこの反転ビット（ＳＴ［１］、ＳＴＢ［１］）に応答してターンオンまたはターンオフされ、第ｎドライバ３２ｎは、ＳＴ信号のうち、最上位ビット及びこの反転ビット（ＳＴ［ｎ］、ＳＴＢ［ｎ］）に応答してターンオンまたはターンオフされる。

ＳＴ信号のうち、最下位ビット（ＳＴ［１］）が‘０’であれば、第１ドライバ３２１のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ（Ｐ２１、Ｎ２１）がターンオンされ、それによって第１ドライバ３２１がイネーブルされる。一方、ＳＴ信号のうち、最下位ビット（ＳＴ［１］）が‘１’であれば、第１ドライバ３２１のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ（Ｐ２１、Ｎ２１）がターンオフされ、それによって第１ドライバ３２１がディセーブルされる。

ＳＴ信号のうち、最上位ビット（ＳＴ［ｎ］）が‘０’であれば、第ｎドライバ３２ｎのＰＭＯＳトランジスタＰ２ｎ及びＮＭＯＳトランジスタＮ２ｎがターンオンされ、それによって第ｎドライバ３２ｎがイネーブルされる。一方、ＳＴ信号のうち、最上位ビット（ＳＴ［ｎ］）が‘１’であれば、第ｎドライバ３２ｎのＰＭＯＳトランジスタＰ２ｎ及びＮＭＯＳトランジスタＮ２ｎがターンオフされ、それによって第ｎドライバ３２ｎがディセーブルされる。

前述したように、各ドライバ（３２１〜３２ｎ）は、複数のビット（ここではｎビット、ｎは２以上の自然数）からなるＳＴ信号のうち、対応するビットに応答して選択的にイネーブル／ディセーブルされる。イネーブルされるドライバの数が多いほど駆動速度が速い。したがって、ＳＴ信号のビット組合わせによって駆動速度が変わり、駆動速度の差によってデータが伝達されるステップディレイが変わる。

次の表は、ＳＴ信号のビット数による入力値に対するステップディレイの例を表わしたものである。

一方、図３に図示されたディレイセル３０は、バッファ３１に制御信号ＳＴを印加することでステップディレイを調節する場合が例示されているが、それ以外にもバッファ３１の代わりにマルチプレクサ３２に制御信号を印加してステップディレイを調節する場合を具現することもできる。

図５は、本発明のディレイラインに対するブロック図である。図示されたディレイラインは、第一段に図３に図示されたディレイセル３０を含み、残りの段には図２に図示されたディレイセル１０を含む。図示されたところによれば、ステップディレイが調節されるディレイセル３０を第一段にさらに備えることによって、ディレイラインのディレイステップを調節できる。

図６ないし図８は、一般的なディレイラインと本発明によるディレイラインの出力を比べて示したものである。図６は、従来のディレイラインの出力を示したもので、ＳＥＬ端子の入力によるディレイラインへの入力のディレイ結果を示したものである。参照番号６０、６１及び６２は、各々ＳＥＬ端子への入力が各々‘００１’、‘０１０’、‘１００’である場合を示したものである。図示されたところによれば、ＳＥＬ信号によってディレイセルが順次活性化されるにつれ、Ｔステップずつディレイされる結果を表わす。

図７は、ＳＴ端子の入力が１ビットである時、本発明によるディレイラインの出力を示したものである。参照番号７０、７２及び７４は、各々ＳＴ＝‘０’であり、ＳＥＬ端子の入力が各々‘００１’、‘０１０’、‘１００’である場合を示したものであり、参照番号７１及び７３は、各々ＳＴ＝‘１’であり、ＳＥＬ端子の入力が各々‘００１’、‘０１０’である場合を示したものである。

図示されたところによれば、ＳＴ＝‘０’である場合には、ステップディレイがＴステップであり、ＳＴが‘１’である場合、表１のように、ステップディレイが（Ｔステップ×３／２）になることが分かる。したがって、本発明のディレイラインが適用されるアプリケーションによってＳＴ信号及びＳＥＬ信号を制御することでステップディレイを調節できる。

図８は、ＳＴ端子の入力が２ビットである時、本発明によるディレイラインの出力を示したものである。参照番号８０、８４及び８８は、各々ＳＴ＝‘００’であり、ＳＥＬ端子の入力が各々‘００１’、‘０１０’、‘１００’である場合を示したものである。参照番号８１及び８５はＳＴ＝‘０１’であり、ＳＥＬ端子の入力が各々‘００１’、‘０１０’である場合を示したものである。参照番号８２及び８６は、ＳＴ＝‘１０’であり、ＳＥＬ端子の入力が各々‘００１’、‘０１０’である場合を示したものである。参照番号８３及び８７は、ＳＴ＝‘１１’であり、ＳＥＬ端子の入力が各々‘００１’、‘０１０’である場合を示したものである。

図示されたところによれば、表１のように、ＳＴ＝‘００’である場合、ステップディレイはＴステップであり、ＳＴ＝‘０１’である場合、ステップディレイは（Ｔステップ×５／４）に増加し、ＳＴ＝‘１０’である場合、ステップディレイは（Ｔステップ×６／４）、そして、ＳＴ＝‘１１’である場合、ステップディレイは（Ｔステップ×７／４）になることが分かる。したがって、本発明のディレイラインが適用されるアプリケーションによってＳＴ及びＳＥＬ信号を制御することで、ステップディレイを調節できる。

本発明について前記実施形態を参考にして説明したが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるべきである。

本発明は、ディレイステップが調節されるディレイライン回路及びそのためのディレイセルの技術分野に適用可能である。

一般的なディレイラインに対するブロック図を示したものである。 図１のディレイセルに対する内部回路図である。 本発明によるディレイセルの内部回路図を示したものである。 図３のバッファの一具現例を表わす詳細回路図である。 図３のバッファの他の具現例を表わす詳細回路図である。 本発明のディレイラインに対するブロック図である。 一般的なディレイラインの出力を示したものである。 ＳＴ端子の入力が１ビットである時、本発明によるディレイラインの出力を示したものである。 ＳＴ端子の入力が２ビットである時、本発明によるディレイラインの出力を示したものである。

符号の説明

１０ ：ディレイセル
２１ ：バッファ
２２ ：マルチプレクサ
３０ ：ディレイセル
３１ ：バッファ
３２ ：マルチプレクサ
４１ ：第１インバータ
４２ ：ドライバ
４３ ：ＣＭＯＳトランジスタ
４４ ：ＣＭＯＳインバータ
４５ ：第２インバータ
３１０：バッファ
３２１：第１ドライバ
３３１：反転出力ノード
４３１：ＰＭＯＳトランジスタ
４３２：ＮＭＯＳトランジスタ

Claims (18)

1. 第１制御信号に応じて第１入力信号を伝達する速度を調節する調整可能なディレイセルと、
   前記調整可能なディレイセルにカスケードで連結され、前記第１制御信号に応じて可変されないディレイ量各々がその入力信号を遅延して伝送する複数の固定ディレイセルと、を備えることを特徴とするディレイライン。
2. 前記調整可能なディレイセルは、前記ディレイラインの最初のディレイセルを備え、
   前記調整可能なディレイセルの出力は、前記複数の固定ディレイセルの最初のセルの入力信号として供給され、
   前記複数の固定ディレイセルは、前記調整可能なディレイセルから受信された信号を所定時間ディレイして出力することを特徴とする請求項１に記載のディレイライン。
3. 前記調整可能なディレイセルは、
   前記第１制御信号によって前記第１入力信号を伝達する速度が調節されるバッファと、
   前記バッファの出力または第２入力信号を第２制御信号によって選択して出力するマルチプレクサと、を含むことを特徴とする請求項１に記載のディレイライン。
4. 前記バッファは、
   前記第１入力信号を反転する第１インバータと、
   前記第１入力信号を入力されて前記第１制御信号によって前記第１インバータと同じ値を出力するドライバと、
   前記ドライバの出力を反転する第２インバータと、を含むことを特徴とする請求項３に記載のディレイライン。
5. 前記ドライバは、
   前記第１入力信号を入力されて前記第１インバータと同じ値を出力する第３インバータと、
   前記第１制御信号によって前記第３インバータをイネーブルまたはディセーブルさせるスイッチ部と、を含み、
   前記ドライバがイネーブル状態である場合よりディセーブル状態である場合、前記第１入力信号を伝達する時間が増加することを特徴とする請求項４に記載のディレイライン。
6. 前記スイッチ部は、
   前記第１制御信号に接続される制御ゲートを有するＰＭＯＳトランジスタと、
   前記第１制御信号を反転した信号に接続される制御ゲートを有するＮＭＯＳトランジスタと、を含むことを特徴とする請求項４に記載のディレイライン。
7. 前記バッファは、
   前記第１制御信号に含まれる多数のビットを各々受信する多数の前記ドライバを備えることを特徴とする請求項４に記載のディレイライン。
8. 前記バッファは、前記第１制御信号に含まれた多数のビットを各々受信する多数のドライバを含み、
   前記ドライバの各々は、前記第１入力信号を反転させ、前記反転された第１入力信号を前記受信した第１制御信号の多数のビットのうち、相応する１ビットに応答して出力することを特徴とする請求項３に記載のディレイライン。
9. 前記バッファは、
   前記第１入力信号を反転し、前記反転された第１入力信号を反転出力ノードに出力する第１インバータと、
   前記反転出力ノードの信号を反転する第２インバータと、をさらに備え、
   前記多数のドライバの各々は、
   第１電圧源と前記反転出力ノードとの間に直列に接続する第１トランジスタ及び第２トランジスタと、
   前記反転出力ノードと第２電圧源との間に直列に接続する第３トランジスタ及び第４トランジスタと、を含み、
   前記第１及び第２トランジスタは、前記第１入力信号に応答して活性化され、
   前記第３及び第４トランジスタは、前記第１制御信号の多数のビットのうち、相応する１ビットを受信する各々のドライバに応答して活性化されることを特徴とする請求項８に記載のディレイライン。
10. 前記第２電圧源は、接地電源であることを特徴とする請求項９に記載のディレイライン。
11. 前記調整可能なディレイセルは、
    前記第１入力信号をバッファリングするバッファと、
    第２制御信号に応答して前記バッファの出力または第２入力信号を選択して出力するマルチプレクサと、を備え、
    前記第１制御信号によって前記第１入力信号を伝達する速度が調節されることを特徴とする請求項１に記載のディレイライン。
12. 第１制御信号によって第１入力信号を伝達する速度が調節されるバッファと、
    前記バッファの出力または第２入力信号を第２制御信号によって選択して出力するマルチプレクサと、を含むことを特徴とするディレイセル。
13. 前記バッファは、
    前記第１入力信号を反転する第１インバータと、
    前記第１入力信号を入力されて前記第１制御信号によって前記第１インバータと同じ値を出力するドライバと、
    前記ドライバの出力を反転する第２インバータと、を含むことを特徴とする請求項１２に記載のディレイセル。
14. 前記ドライバは、
    前記第１入力信号を入力されて前記第１インバータと同じ値を出力する第３インバータと、
    前記第１制御信号によって前記第３インバータをイネーブルまたはディセーブルさせるスイッチ部と、を含み、
    前記ドライバがイネーブル状態である場合よりディセーブル状態である場合の方が、前記第１入力信号の伝に要する時間が長いことを特徴とする請求項１３に記載のディレイセル。
15. 前記スイッチ部は、
    前記第１制御信号に接続される制御ゲートを有するＰＭＯＳトランジスタと、
    前記第１制御信号を反転した信号に接続される制御ゲートを有するＮＭＯＳトランジスタと、を含むことを特徴とする請求項１４に記載のディレイセル。
16. 前記バッファは、
    前記第１制御信号に含まれた多数のビットを各々受信する多数の前記ドライバを備えることを特徴とする請求項１３に記載のディレイセル。
17. 前記バッファは、
    前記第１制御信号に含まれた多数のビットを各々受信する多数のドライバを含み、
    前記ドライバの各々は、前記第１入力信号を反転させ、前記反転された第１入力信号を前記受信した第１制御信号の多数のビットのうち、相応する１ビットに応答して出力することを特徴とする請求項１３に記載のディレイセル。
18. 前記バッファは、
    前記第１入力信号を反転し、前記反転された第１入力信号を反転出力ノードに出力する第１インバータと、
    前記反転出力ノードの信号を反転する第２インバータと、をさらに備え、
    前記ドライバの各々は、
    第１電圧源と前記反転出力ノードとの間に直列に接続する第１トランジスタ及び第２トランジスタと、
    前記反転出力ノードと第２電圧源との間に直列に接続する第３トランジスタ及び第４トランジスタと、を含み、
    前記第１トランジスタ及び前記第４トランジスタは、前記第１入力信号に応答して活性化され、
    前記第２トランジスタ及び前記第３トランジスタは、前記第１制御信号の多数のビットのうち、相応する１ビットを受信する各々のドライバに応答して活性化されることを特徴とする請求項１７に記載のディレイセル。

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